BRPI0712834A2

BRPI0712834A2 - sistema grÁfico com caches configurÁveis

Info

Publication number: BRPI0712834A2
Application number: BRPI0712834-7A
Authority: BR
Inventors: Chun Yu; Guofang Jiao; Yun Du
Original assignee: Qualcomm Inc
Priority date: 2006-04-26
Filing date: 2007-04-24
Publication date: 2012-07-24
Also published as: RU2412469C2; JP2009535710A; EP2011079B1; EP2011079A1; CA2649567A1; WO2007127745A1; CN101427282A; KR101018999B1; US8766995B2; JP4938843B2; US20070252843A1; RU2008146519A; KR20090026124A; CN101427282B; CA2649567C

Abstract

SISTEMA GRÁFICO COM CACHES CONFIGURÁVEIS. Um sistema gráfico inclui um processador gráfico e um sistema de memória de cache. O processador gráfico inclui unidades de processamento que executam várias operações gráficas para renderizar imagens gráficas. O sistema de memória de cache pode incluir caches totalmente configuráveis, caches parcialmente configuráveis ou uma combinação de caches configuráveis e dedicados, O sistema de memória de cache pode incluir ainda uma unidade de controle, uma barra transversal, e um árbitro. A unidade de controle pode determinar utilização de memória pelas unidades de processamento e atribuir os caches configuráveis às unidades de processamento com base em utilização de memória. Os caches configuráveis podem ser atribuíveis para obter boa utilização desses caches e evitar obstáculo de acesso à memória. A barra transversal acopla as unidades de processamento a seus caches atribuidos. O árbitro facilita trocas de dados entre os caches e uma memória principal.

Description

"SISTEMA GRÁFICO COM CACHES CONFIGURÁVEIS"

FUNDAMENTOS

I. Campo

A presente invenção refere-se genericamente a circuitos, e mais especificamente a um sistema gráfico.

II. Fundamentos

Sistemas gráficos sao amplamente utilizados para renderizar imagens bidimensionais (2-D) e tridimensionais (3-D) para várias aplicações como jogos de video, gráficos, desenho auxiliado por computador (CAD), ferramentas de simulação e visualização, imageamento, etc. Uma imagem 3-D pode ser modelada com superfícies, e cada superfície pode ser aproximada com polígonos (tipicamente triângulos). 0 número de triângulos usados para representar uma imagem 3-D depende da complexidade das superfícies bem como da resolução desejada da imagem e pode ser bem grande, por exemplo, na faixa de milhões. Cada triângulo é definido por três vértices, e cada vértice é associado a vários atributos como coordenadas de espaço, valores de cor e coordenadas de textura. Cada atributo pode ter até quatro componentes. Por exemplo, coordenadas de espaço são tipicamente dadas por coordenadas horizontal e vertical (x e y) e profundidade (z), valores de cor são tipicamente dados por vermelho, verde e azul (r, g, b) e coordenadas de textura são tipicamente dadas por coordenadas horizontal e vertical (u e v).

Um processador gráfico em um sistema gráfico pode executar várias operações gráficas para renderizar uma imagem 2-D ou 3-D. A imagem é composta de muitos triângulos, e cada triângulo é composto de elementos de imagem (pixels). 0 processador gráfico renderiza cada triângulo por determinar os valores de componente de cada pixel no triângulo. As operações gráficas podem incluir rasterização, testes de estêncil e profundidade, mapeamento de textura, sombreamento, etc. Uma vez que o processador gráfico executa várias operações gráficas em dados de pxxel, que podem ser quaisquer dados associados a pixels, a capacidade de rapidamente acessar os dados de pixel tem um grande impacto sobre o desempenho.

SUMÁRIO

Sistemas gráficos com caches configuráveis e tendo bom desempenho são descritos aqui. Um sistema gráfico inclui um processador gráfico e um sistema de memória cache. 0 processador gráfico inclui unidades de processamento que executam várias operações gráficas para renderizar imagens gráficas. 0 sistema de memória cache pode incluir caches totalmente configuráveis, caches parcialmente configuráveis, ou uma combinação de caches configuráveis e dedicados. Um cache é totalmente configurável se puder ser atribuído a qualquer uma das unidades de processamento que podem ser atribuídas com caches. Um cache é parcialmente configurável se puder ser atribuído a qualquer um de um subconjunto das unidades de processamento. Um cache é dedicado se for atribuído a uma unidade de processamento específica. Os caches são memórias rápidas que armazenam dados (por exemplo, dados e/ou instruções de pixel) para as unidades de processamento.

0 sistema de memória cache pode incluir ainda uma unidade de controle, uma barra transversal, e um árbitro. A unidade de controle pode determinar utilização de memória pelas unidades de processamento e atribuir os caches configuráveis às unidades de processamento com base na utilização de memória. Os caches configuráveis podem ser atribuídos para obter boa utilização desses caches e evitar obstáculo de acesso à memória em qualquer ponto no processador gráfico. A barra transversal acopla as unidades de processamento aos seus caches atribuídos. 0 árbitro facilita troca de dados entre os caches e uma memória principal.

Vários aspectos e modalidades da invenção são descritos em detalhe adicional abaixo.

BREVE DESCRIÇÃO DOS DESENHOS

As características e natureza da presente invenção tornar-se-ão mais evidentes a partir da descrição detalhada exposta abaixo quando tomada em combinação com os desenhos nos quais caracteres de referência similares identificam de modo correspondente do início ao fim.

A figura 1 mostra um sistema gráfico com caches dedicados.

A figura 2 mostra um sistema gráfico com caches totalmente configuráveis.

A figura 3 mostra uma barra transversal no sistema gráfico na figura 2.

A figura 4 mostra um cache e uma máquina de estado para uma unidade de processamento.

A figura 5 mostra um sistema gráfico com caches configuráveis e dedicados.

A figura 6 mostra um processo para operar um sistema gráfico com caches configuráveis.

A figura 7 mostra um dispositivo sem fio em um sistema de comunicação sem fio.

DESCRIÇÃO DETALHADA

A palavra "exemplar" é utilizada aqui para significar "servir como exemplo, ocorrência ou ilustração." qualquer modalidade ou desenho descrito aqui como "exemplar" não deve ser necessariamente interpretado corno preferido ou vantajoso em relação a outras modalidades ou desenhos. A figura 1 mostra um diagrama de blocos de um sistema gráfico 100 com caches dedicados. O sistema gráfico 100 inclui um processador gráfico 110 e um sistema de memória cache 130. 0 processador gráfico 110 inclui várias unidades de processamento dispostas em um pipeline e utilizadas para renderizar imagens 2-D e 3D. Um motor de comando 120a recebe e decodifica comandos de entrada que especificam as operações gráficas a serem executadas. Um motor de configuração z e posição de triângulo 120b computa parâmetros necessários para o processo de rasterização subseqüente. Por exemplo, o motor 120b pode computar os coeficientes de equações lineares para as três bordas de cada triângulo, os coeficientes para gradiente de profundidade (z), etc. Um motor de rasterização 120c decompõe cada triângulo ou linha em pixels e gera uma coordenada de tela para cada pixel.

Um motor de teste de profundidade e estêncil, 120d executa um teste de estêncil em cada pixel, se habilitado, para determinar se o pixel deve ser exibido ou descartado. Um buffer de estêncil (não mostrado na figura 1) armazena o valor atual de estêncil para cada localização de pixel na imagem sendo renderizada. O motor 120d compara o valor de estêncil armazenado para cada pixel contra um valor de referência e retém ou descarta o pixel com base no resultado da comparação. O motor 120d também executa um teste de profundidade (que também é denominado um teste-z) em cada pixel, se aplicável, para determinar se o pixel deve ser exibido ou descartado. Um buffer-z (não mostrado na figura 1) armazena o valor z atual para cada local de pixel na imagem sendo renderizada. O motor 120d compara o valor z de cada pixel (o valor z atual) contra o valor z correspondente no buffer-z (o valor z armazenado), exibe o pixel e atualiza o buffer-z e possivelmente o buffer de estêncil se o valor z atual for mais próximo/mais perto do que o valor z armazenado, e descarta o pixel se o valor z atual for mais distante do que o valor z armazenado.

Um motor de configuração de atributo 120e computa parâmetros necessários para a interpolação subseqüente de atributos de pixel. Por exemplo, o motor 120e pode computar os coeficientes de equações lineares para interpolação de atributos. Um motor de interpolação de pixel 120f computa valores de componente de atributo para cada pixel em cada triângulo baseado na coordenada de tela de pixel e utilizando a informação a partir do motor 120e. Um motor de mapeamento de textura 120g executa mapeamento de textura, se habilitado, para aplicar textura a cada triângulo. Uma imagem de textura pode ser armazenada em um buffer de textura (não mostrado na figura 1). Os três vértices de cada triângulo podem ser associados a três coordenadas (u, v) na imagem de textura, e cada pixel do triângulo pode ser então associado a coordenadas de textura especificas na imagem de textura. Texturização é obtida por modificar a cor de cada pixel com a cor da imagem de textura no local indicado pelas coordenadas de textura de pixel.

Cada pixel é associado a informações como cor, profundidade, textura, etc. Um fragmento é um pixel e suas informações associadas. Um shader de fragmento 120h aplica programa de software, que pode ser composto de uma seqüência de instruções, para cada fragmento. 0 shader de fragmento 120h pode enviar também solicitações de textura para motor de mapeamento de textura 120g. Um motor de fragmento 120i executa funções como teste alfa, mesclagem de fog, mesclagem alfa, operação lógica e operação de dithering em cada fragmento e provê resultados para um buffer de cor. As operações gráficas mostradas na figura 1 são conhecidas na técnica. Um processador gráfico pode implementar uma interface de software como Open Graphics Library (OpenGL), Direct3D, etc. OpenGL é descrito em um documento intitulado "The OpenGL® Graphics System: A specification", versão 2.0, datado de 22 de outubro de 2004, que é publicamente disponível.

Em geral, um processador gráfico pode incluir qualquer número de unidades de processamento para qualquer conjunto de operações gráficas. Cada unidade de processamento pode ser um motor que é implementado com hardware dedicado, um processador, ou uma combinação de ambos. Por exemplo, os motores mostrados na figura 1 podem ser implementados com hardware dedicado ao passo que o shader de fragmento pode ser implementado com uma unidade de processamento central programável (CPU). As unidades de processamento podem ser dispostas em várias ordens dependendo da otimização desejada. Por exemplo, para conservar energia, pode ser desejável executar testes de estêncil e profundidade cedo no pipeline de modo que pixels que não são visíveis são descartados cedo, como mostrado na figura 1. As unidades de processamento também podem ser dispostas em outras ordens, por exemplo, o motor de teste de profundidade e estêncil 120d pode ser localizado após o motor de mapeamento de textura 120g.

0 sistema de memória cacife 130 inclui caches dedicados 150a até 150f para algukas das unidades de processamento 120 no processador gráfico 110. No desenho mostrado na figura 1, o cache de estêncil 150a armazena valores de estêncil para pixels em uma região da imagem sendo renderizada, e cache de profundidade 150b armazena valores de profundidade para pixels na região igual ou diferente. 0 motor de teste de profundidade e estêncil 120d acessa os valores de estêncil armazenados em cache 150a e executa testes de estêncil utilizando esses valores de estêncil. 0 motor 120d também acessa valores z armazenados em cache 150b e executa testes de profundidade utilizando esses valores z. O cache de textura 150c armazena uma tabela de mapeamento de textura que é utilizado pelo motor de mapeamento de textura 120g para mapear textura em triângulos. O cache de instrução de shader 150d armazena instruções para shader de fragmento 120h, e o cache de dados de shader 150e armazena dados para shader de fragmento 120h. O cache de cor 150f armazena valores de cor (por exemplo, vermelho, verde e azul) para pixels.

Um árbitro 160 acopla a e facilita trocas de dados entre caches 150a até 150f e uma memória principal 170. Um erro de cache é declarado sempre que uma unidade de processamento 120 acessar um cache associado 150 para dados e os dados solicitados não estiverem armazenados no cache. O erro de cache resulta no teor atual do cache sendo armazenado de volta para a memória principal 170, se necessário, e uma região nova de dados sendo buscada a partir da memória principal 170 e carregada no cache. Os dados solicitados podem ser então obtidos a partir do cache e fornecidos à unidade de processamento. O árbitro 160 permite um cache de cada vez para trocar dados com a memória principal 170.

O sistema de memória cache 130 na figura 1 aperfeiçoa o desempenho de acesso de memória para o sistema gráfico 100. Os caches 150 são memórias rápidas, pequenas localizadas próximas ao processador gráfico 110. As memórias rápidas de cache melhoram a velocidade de processamento porque as unidades de processamento 120 podem recuperar dados e armazenar resultados mais rapidamente. A memória principal 170 é uma memória mais lenta, grande localizada mais distante (por exemplo, off-chip) do processador gráfico 110. A memória principal 170 armazena dados e instruções que podem ser carregados em caches 150. Os caches 150 reduzem o número de buscas a partir da memória principal 170 e genericamente melhoram o desempenho do sistema gráfico 100.

A figura 1 mostra o uso de caches dedicados. Cada cache 150 armazena dados ou instruções para uma unidade de processamento especifica 120. A utilização de cada cache 150 depende da aplicação gráfica sendo executada. Por exemplo, uma aplicação gráfica 3-D pode executar somente passagem z, que pode ligar somente o teste de profundidade e/ou estêncil. Para essa aplicação, somente cache de estêncil 150a e/ou cache de profundidade 150b pode ser utilizado e os caches restantes 150c até 150f podem ser ociosos. Como outro exemplo, uma aplicação de shader simples pode não utilizar cache de instruções de shader 150d ou cache de dados de shader 150e e esses caches podem ser ociosos. Ainda como outro exemplo, uma aplicação gráfica pode desabilitar mapeamento de textura, em cujo caso o cache de textura 150c pode não ser necessário. Como visto por esses exemplos, o uso de caches dedicados pode resultar em utilização deficiente dos caches por algumas aplicações gráficas. O uso de caches dedicados pode resultar também em ocorrência de gargalo de acesso à memória em locais diferentes para aplicações gráficas diferentes. 0 obstáculo limita o desempenho do sistema gráfico 100.

A figura 2 mostra uma modalidade de um sistema gráfico 200 com caches totalmente configuráveis. O sistema gráfico 200 inclui um processador gráfico 210 e um sistema de memória cache 230. 0 processador gráfico 210 inclui unidades de processamento 220a até 220i que podem operar como descrito acima para unidades de processamento 120a até 120i, respectivamente, na figura 1. Como mostrado na figura 2, somente algumas das unidades de processamento podem utilizar caches para armazenar dados e/ou instruções. Em particular, caches podem ser utilizados para armazenar valores de estêncil e/ou profundidade para o motor de teste de estêncil e profundidade 220d, dados de textura para o motor de mapeamento de textura 220g, instruções e/ou dados para shader de fragmento 220h, e valores de cor para o motor de fragmento 220i.

0 sistema de memória de cache 230 inclui caches totalmente conf iguráveis N 250a até 250n que podem ser atribuídos para armazenar dados e/ou instruções para unidades de processamento 220 no processador gráfico 210, onde em geral N ≥ 1. Os caches são totalmente configuráveis em que cada cache pode ser atribuído a qualquer unidade de processamento que pode ser atribuída com caches. Em uma modalidade, cada cache 250 pode ser atribuída a somente uma unidade de processamento 220, porém uma dada unidade de processamento 220 pode ser atribuída com zero, um ou múltiplos caches 250. Uma unidade de controle 232 atribui os caches disponíveis 250a até 250n para o motor de teste de estêncil e profundidade 220d, motor de mapeamento de textura 220g, shader de fragmento 220h, e/ou motor de fragmento 220i com base em utilização de memória por essas unidades de processamento. Uma barra transversal 240 acopla unidades de processamento 220d, 220g, 220h e 220i a seus caches atribuídos 250a até 250n. Um árbitro 260 acopla caches 250a até 250n a uma memória principal 270 e facilita trocas de dados entre os caches e a memória principal. O árbitro 260 também pode ser mencionado como um seletor, uma interface de memória ou alguma outra terminologia. Em geral, um sistema de memória cache pode incluir qualquer número de caches que pode ser de quaisquer tamanhos. O número de caches e seus tamanhos podem ser selecionados com base em uma compensação entre desempenho de acesso de memória e área de circuito. Tamanhos de cache maior resultam em taxas de acerto de cache mais elevadas e maior probabilidade dos dados solicitados serem armazenados nos caches. Entretanto, tamanhos de cache maior também requerem mais área de circuito, que pode aumentar o custo. Em uma modalidade especifica, o sistema de memória cache 230 inclui doze caches 250, e cada cache tem quatro kilobytes. Em outras modalidades, um número menor de caches ou caches adicionais bem como outros tamanhos de cache podem ser utilizados para o sistema de memória de cache.

A figura 3 mostra um diagrama de blocos de uma modalidade de barra transversal 240 na figura 2. Nessa modalidade, a barra transversal 240 inclui unidades de interface K 310a até 310k, onde em geral K pode ser qualquer valor de número inteiro. As unidades de interface também podem ser mencionadas como unidades mestre ou alguma outra terminologia. Na modalidade mostrada na figura 2, K é igual a seis, e as seis unidades de interface são para estêncil, profundidade, textura, instrução de shader, dados de shader e cor. Uma dada unidade de processamento 220 pode interagir com uma ou múltiplas unidades de interface 310, dependendo das exigências de dados da unidade de processamento. A barra transversal 240 inclui ainda K multiplexadores (Mux) 340a até 340k para as unidades de interface K 310a até 310k, respectivamente, e N multiplexadores 350a até 350n para os N caches 250a até 250n, respectivamente.

Cada unidade de interface 310 acopla-se a uma unidade de processamento associada 220 através de um conjunto respectivo de linhas 302. Cada unidade de interface 310 inclui uma máquina de estado 320 e uma unidade de entrada/saida (I/O) 330. Para cada unidade de interface 310, a unidade I/O 330 recebe dados de endereço e/ou saida a partir da unidade de processamento associada 220 via linhas 302 e provê o endereço/dados para uma entrada de cada de N multiplexadores 350a até 350n. A unidade I/O 330 também recebe dados de entrada ou instruções a partir de um multiplexador associado 340 e provê os dados/instruções para a unidade de processamento associada 220 via linhas 302.

Cada multiplexador 350 recebe endereço/dados a partir de todas as unidades I/O K 330a até 330k em entradas K. Cada multiplexador 350 também recebe um controle respectivo Cn a partir da unidade de controle 232 e provê o endereço/dados a partir de uma entrada, como determinado pelo controle Cn, ao cache associado 250. Cada multiplexador 350 desse modo acopla uma unidade de interface 310 ao cache associado 250.

Cada multiplexador 340 recebe dados de entrada ou instruções a partir de todos os caches N 250a até 250n em entradas N. Cada multiplexador 340 também recebe um controle respectivo Pk a partir da unidade de controle 232 e provê os dados/instruções a partir de uma entrada, como determinado pelo controle Pk, para a unidade I/O associada 330. Cada multiplexador 340 acopla desse modo um cache 250 à unidade de interface associada 310.

Cada cache 250 recebe um endereço a partir do multiplexador associado 350 e determina se os dados/instrução solicitados naquele endereço são armazenados no cache. Cada cache 250 provê um indicador de acerto/erro (h/m) que indica um acerto de cache (por exemplo, lógica elevada) se os dados/instrução solicitados forem armazenados no cache ou um erro de cache (por exemplo, lógica baixa) se os dados/instrução solicitados não forem armazenados no cache. Cada cache 250 prove os dados/instrução solicitados se houver um acerto de cache. Cada cache 250 espera por uma busca a partir da memória principal 270 e então provê os dados/instrução solicitados se houver um erro de cache.

Para cada unidade de interface 310, a máquina de estado 320 recebe os indicadores de acerto/erro a partir de todos os N caches 250a até 250n e um Mk de controle que indica quais caches, caso haja, foram atribuídos àquela unidade de interface. A máquina de estado 320 determina se os dados/instrução solicitados são armazenados em quaisquer dos caches atribuídos com base nos indicadores de acerto/erro para os caches atribuídos. A máquina de estado 320 gera um comando de busca se a instrução/dados solicitados não forem armazenados em qualquer um dos caches atribuídos.

A unidade de controle 232 gera controles Ml até MK para máquinas de estado 320a até 320k, respectivamente, controles Pl até PK para multiplexadores 340a até 340k, respectivamente, e controles Cl até CN para multiplexadores 350a até 350n, respectivamente. Esses controles determinam quais caches, caso haja, são atribuídos a cada unidade de interface 310.

A figura 3 mostra uma modalidade de barra transversal 240 para caches totalmente configuráveis. Em geral, a total capacidade de configuração dos caches pode ser obtida pelo uso de multiplexadores com número suficiente de entradas, projeto das máquinas de estado para avaliar qualquer atribuição de cache possível e geração dos controles adequados para as máquinas de estado e multiplexadores. A barra transversal 240 pode ser implementada também com outros desenhos que podem mapear as unidades de processamento para os caches disponíveis.

A figura 4 mostra um diagrama de blocos de uma modalidade de cache 250n e máquina de estado 320 para unidade de interface 310k na figura 3. O cache 250n inclui um controlador de cache 410, uma tag RAM 420, e uma RAM de dados 430. O controlador de cache 410 executa checagem de endereço para cada acesso de cache 250n e assegura que a instrução/dados corretos estão sendo acessados. A tag RAM 420 fica de olho em quais dados/instruções estão atualmente armazenados no cache 250n. A RAM de dados 430 armazena os dados/instruções. Cada linha de RAM de dados 430 pode armazenar dados para um ou mais pixels ou uma ou mais instruções dependendo de se o cache 250n é configurado para armazenar dados ou instruções.

O cache 250 η pode ser implementado com uma estrutura de cache de mapa direto ou uma estrutura de cache associada ao conjunto modo-M. Para a estrutura de cache de mapa direto, cada linha de uma memória no próximo nível (por exemplo, memória principal 270) pode ser mapeada para somente uma linha de RAM de dados 430. Cada linha de RAM de dados 430 (ou cada linha de cache) é associada a um indicador na tag RAM 420 que identifica a linha específica da memória principal 270 sendo armazenada naquela linha de cache. Como exemplo, se a memória principal 270 tiver 256k linhas e RAM de dados 430 tiver 4k linhas, então cada linha de cache é associada a um endereço de 12 bits específico, e 32 linhas da memória principal 270 são mapeadas para cada linha de cache. A linha específica da memória principal 270 sendo armazenada em cada linha de cache pode ser então identificada por um endereço de 12 bits para a linha de cache e um indicador de 5 bits que indica qual das 32 linhas da memória principal 270 é armazenada na linha de cache. Para a estrutura cache associada do conjunto modo-M, cada linha da memória principal 270 pode ser mapeada para qualquer uma de M linhas possíveis de RAM de dados 430. Em geral, a estrutura de indicador pode ser dependente do tamanho de memória principal, tamanho de cache, estrutura de cache, tamanho de cada linha de cache, e/ou outros fatores.

A tag RAM 420 armazena um indicador para cada linha de RAM de dados 430 e é atualizada sempre que qualquer linha na RAM de dados 430 for substituída. O indicador para cada linha de cache indica a linha da memória principal 270 sendo armazenada naquela linha de cache. Na unidade de controle 410, um parser de endereço 412 recebe a partir do multiplexador 350n um endereço para um acesso de memória por uma unidade de processamento 220, realiza parse do endereço para obter um indicador alvo e um endereço de linha de cache, provê o endereço de linha cache para a tag RAM 420, e provê o tag alvo para uma lógica de comparação 414. A tag RAM 420 provê o indicador armazenado para o endereço de linha cache a partir do parser 412. A lógica de comparação 414 compara o indicador armazenado contra o tag alvo, indica um acerto de cache se os tags forem iguais, e indica um erro de cache se os tags forem diferentes. A RAGM de indicador 420 pode ser acessada múltiplas vezes se cache 250n implementar a estrutura cache associada de conjunto modo-M.

A unidade de acesso de memória 416 manipula acesso de RAM de dados 430 quando há um acerto de cache. Se o acesso de memória for uma leitura, então a RAM de dados 430 é acessada para ler os dados/instrução armazenados no endereço de linha de cache. Se o acesso de memória for uma gravação, então a RAM de dados 430 é gravada no endereço de linha de cache e um "bit sujo" de cache é atualizado para indicar que a linha cache foi gravada, de modo que a linha será gravada de volta para a memória principal 270 antes de ser substituída.

A máquina de estado 320 para a unidade de interface 310k determina se a instrução/dados solicitados são armazenados em qualquer cache atribuído àquela unidade de interface. Na máquina de estado 320, um mapeador 450 recebe o MK de controle a partir da unidade de controle 232 e gera N sinais de habilitação para os N caches 250a até 250n. Cada sinal de habilitação é definido para lógica elevada se o cache associado 250 for atribuído à unidade de interface 310k. N portas AND 452a até 452n recebem os N sinais de habilitação e N indicadores de acerto/erro a partir de N caches 250a até 250n, respectivamente. Cada porta AND 452 provê (1) uma lógica baixa se seu sinal de habilitação estiver em lógica baixa, que indica que o cache associado 250 não é atribuído à unidade de interface 310k, ou (2) o indicador de acerto/erro a partir do cache associado 250 se o sinal de habilitação estiver em lógica elevada, que indica que o cache é atribuído à unidade de interface 310kr Uma porta OR 454 recebe as saídas de portas AND 452a até 452n e gera um indicador de acerto para a unidade de interface 310k.

Uma unidade de preenchimento de cache 4 60 orienta um preenchimento de cache de um dos caches atribuídos para a unidade de interface 310k quando há um erro de cache. Em uma modalidade, um cache atribuído que é utilizado menos recentemente (LRU), isto é, não usado para o tempo mais longo, é selecionado para o preenchimento de cache. A unidade de preenchimento de cache 4 60 pode encher toda ou uma parte do cache selecionado com novos dados/instruções a partir da memória principal 270. A unidade de interface 310k pode ser parada enquanto a linha cache alvo é cheia a partir da memória principal 270 e a tag RAM do cache selecionado é atualizado para refletir os novos dados/instruções carregados na RAM de dados.

Um sistema gráfico com caches totalmente configuráveis provê a maior flexibilidade em termos de atribuir caches a unidades de processamento. Uma dada unidade de processamento pode ser atribuída com zero, um, múltiplo ou mesmo todos os caches disponíveis, dependendo das exigências de dados das unidades de processamento. Os caches disponíveis podem ser atribuídos às unidades de processamento em um modo para obter boa utilização dos caches e evitar obstáculo de acesso à memória em qualquer lugar no processador gráfico independente da aplicação gráfica sendo executada. Os caches disponíveis podem ser atribuídos de forma inteligente a unidades de processamento como descrito abaixo.

Em muitas ocorrências, bom desempenho pode ser obtido com caches parcialmente configuráveis. Os caches são parcialmente configuráveis em que cada cache pode ser atribuído a um de um subconjunto de unidades de processamento. Estudos foram executados em várias aplicações gráficas para determinar os benefícios de utilizar caches para diferentes operações gráficas. Esses estudos indicam que caches são muito úteis em aumentar o desempenho de testes de profundidade e estêncil e mapeamento de textura para muitas aplicações gráficas e são de um certo modo benéficos para cor e shader. Conseqüentemente, um sistema de memória de cache pode ser projetado com muitos dos caches disponíveis sendo configuráveis para testes de profundidade e estêncil e mapeamento de textura e somente alguns dos caches sendo configuráveis para cor e shader. 0 emprego de caches parcialmente configuráveis pode simplificar os desenhos da unidade de controle que atribui os caches configuráveis bem como a barra transversal que acopla as unidades de processamento a seus caches atribuídos.

A figura 5 mostra uma modalidade de um sistema gráfico 500 com caches configuráveis e dedicados. O sistema gráfico 500 inclui um processador gráfico 510 e um sistema de memória cache 530. 0 processador gráfico 510 pode incluir unidades de processamento que operam como descrito acima para unidades de processamento 120a até 120i na figura 1. Em particular, o processador gráfico 510 pode incluir um motor de teste de estêncil e profundidade, um motor de mapeamento de textura, um shader de fragmento, e um motor de fragmento que pode utilizar dados e/ou instruções armazenadas em caches.

Na modalidade mostrada na figura 5, o sistema de memória cache 530 inclui R caches parcialmente configuráveis 550a até 550r e um cache dedicado 550s, onde em geral R ≥ 1. A tabela 1 mostra atribuições possíveis de cada um dos caches 550a até 550s, onde cada "X" indica uma atribuição válida de cache. Como mostrado na tabela 1, cada um dos P caches parcialmente configuráveis 550a até 550p pode ser atribuído para teste de estêncil, teste de profundidade, ou mapeamento de textura. O cache parcialmente configurável 550q pode ser atribuído para instrução de shader, teste de estêncil, teste de profundidade ou mapeamento de textura. O cache parcialmente configurável 550r pode ser atribuído para dados de shader, teste de estêncil, teste de profundidade, ou mapeamento de textura. O cache dedicado 550s é utilizado para armazenar valores de cor para o motor de fragmento. Em uma modalidade, P = 8, e até 10 caches podem ser atribuídos para teste de estêncil, teste de profundidade, e/ou mapeamento de textura, considerando que caches 550q e 550r não são utilizados para dados e instruções de shader. Um número menor de caches ou caches adicionais também podem ser utilizados para o sistema de memória de cache 530.

Tabela 1

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Uma unidade de controle 532 atribui os caches configuráveis 550a até 550r ao motor de teste de profundidade e estêncil, o motor de mapeamento de textura, e/ou o shader de fragmento com base em utilização de memória por essas unidades de processamento. Uma barra transversal 540 acopla as unidades de processamento aos seus caches atribuídos 550a até 550r. Um árbitro 560 acopla caches 550a até 550s a uma memória principal 570.

A figu ra 5 também mostra uma modalidade de barra transversal 540. Nessa modalidade, a barra transversal 540 inclui unidades de interface 580a até 580c para teste de estêncil, teste de profundidade, mapeamento de textura, instrução de shader, e dados de shader, respectivamente. A unidade de interface 580a acopla o motor de teste de estêncil e profundidade a caches atribuídos para teste de estêncil, caso haja, entre caches 550a até 550r. A unidade de interface 580b acopla o motor de teste de profundidade e estêncil a caches atribuídos para teste de profundidade, caso haja, entre caches 550a até 550r. A unidade de interface 580c acopla o motor de mapeamento de textura a caches atribuídos, caso haja, entre caches 550a até 550r. A unidade de interface 580d acopla o shader de fragmento a cache 550q, se atribuído. A unidade de interface 580e acopla o shader de fragmento a cache 550r, se atribuído. Cada unidade de interface 580 pode incluir uma máquina de estado e uma unidade I/O, por exemplo, como mostrado na figura 3. Para simplicidade, os multiplexadores para as unidades de interface e os multiplexadores para os caches não são mostrados na figura 5.

A figura 5 mostra uma modalidade específica de um sistema de memória de cache com caches configuráveis e dedicados. Em geral, um sistema de memória cache pode incluir qualquer número de caches configuráveis e qualquer número de caches dedicados. Os caches configuráveis podem ser utilizados para qualquer conjunto de operações gráficas, e os caches dedicados podem ser também utilizados para qualquer conjunto de operações gráficas. 0 uso de caches tanto configuráveis como dedicados pode simplificar os desenhos da unidade de controle e barra transversal.

Nas modalidades mostradas nas figuras 2 e 5, a unidade de controle pode atribuir os caches configuráveis às unidades de processamento de várias maneiras. Em uma modalidade, a unidade de controle atribui caches para cada imagem gráfica ou quadro a ser renderizado com base em utilização de memória em um quadro/imagem anterior. A unidade de controle pode determinar utilização de memória por contagem do número de acessos de memória feitos por cada unidade de processamento, o número de acertos de cache para cada cache, o número de erros de cache para cada cache, etc. A unidade de controle pode então atribuir mais caches a unidades de processamento com utilização de memória elevada e um número menor ou nenhum cache para as unidades de processamento com baixa utilização de memória. Em outra modalidade, a unidade de controle atribui os caches configuráveis às unidades de processamento com base em coerência de quadros/imagens gráficas. Coerência se refere à quantidade de alterações em quadros 2D/3D consecutivos. Um número menor de caches pode ser atribuído para coerência mais elevada quando quadros são mais prováveis de renderizar conteúdo similar, e mais caches podem ser atribuídos para menos coerência.

Ainda em outra modalidade, a unidade de controle atribui os caches configuráveis às unidades de processamento com base em características da aplicação gráfica sendo executada. Por exemplo, se o sistema gráfico estiver executando uma aplicação gráfica 2-D, então o teste de profundidade pode não ser necessário, e nenhum cache pode ser atribuído para teste de profundidade. No outro extremo, se uma aplicação gráfica 3-D utilizar somente passagem z, então todos os caches configuráveis podem ser atribuídos ao teste de profundidade. Como outro exemplo, se um programa de shader simples estiver sendo executado e todas as instruções de shader puderem ser armazenadas no shader de fragmento, então nenhum cache pode ser atribuído ao shader de fragmento.

Ainda em outra modalidade, a unidade de controle atribui dinamicamente os caches configuráveis. Por exemplo, a unidade de controle pode atribuir um ou mais caches a uma unidade de processamento quando solicitações de dados são enviadas pela unidade de processamento. A unidade de controle pode ajustar o número de caches atribuídos à unidade de processamento com base no número de solicitações, estatísticas de erro/acerto de cache, e/ou outros fatores, que podem ser determinados em movimento. Operações de nivelar e invalidar podem ser executadas em movimento para um cache que é comutado ou reatribuído a partir de uma unidade de processamento para outra unidade de processamento.

Ainda em outra modalidade, a unidade de controle atribui caches utilizando uma combinação de atribuições estática e dinâmica. Por exemplo, a unidade de controle pode pré-atribuir um ou mais caches para uma dada unidade de processamento no inicio de renderizar um quadro, imagem, ou lote, por exemplo, com base em estatística atual em utilização de memória pela unidade de processamento. A unidade de controle pode ajustar a atribuição de cache a essa unidade de processamento durante a renderização do quadro, imagem, ou lote, por exemplo, periodicamente. A nova atribuição de cache para cada período de renderização pode ser determinada com base na estatística obtida para o período de renderização anterior.

A unidade de controle pode também atribuir os caches configuráveis com base em outros critérios. A unidade de controle pode atribuir caches em cada imagem/quadro, sempre que alterações em utilização de memória forem detectadas, quando uma aplicação gráfica é primeiramente executada, e/ou em outros momentos.

Para simplicidade, as figuras 1 até 5 mostram os sistemas de memória de cache incluindo um banco de caches. Um cache pode ser implementado com um bloco de memória. Um cache ou um sistema de memória cache também pode ser implementado com uma estrutura hierárquica tendo múltiplos níveis, por exemplo, nível 1, nível 2, nível 3, etc. Os caches em um nível inferior (por exemplo, nível 1) tendem a ser mais rápidos porém menores do que os caches em um nível mais elevado (por exemplo, nível 2). Os caches em cada nível podem ser cheios pelos caches no nível mais elevado seguinte sempre que ocorrerem erros de cache. 0 número de níveis, o número de caches em cada nível e os tamanhos de cache para os diferentes níveis podem ser fixos ou configuráveis. Por exemplo, o número de níveis, o número de caches em cada nível, e/ou os tamanhos de cache podem ser selecionados para obter bom desempenho e podem ser conf iguráveis com base nas características das aplicações gráficas.

A figura 6 mostra uma modalidade de um processo 600 para operar um sistema gráfico com caches configuráveis. A utilização de memória por uma pluralidade de unidades de processamento configuradas para executar operações gráficas para renderizar imagens gráficas é determinada (bloco 612). A utilização de memória pode ser determinada por monitorar acessos de memória feitos pelas unidades de processamento, por determinar as características da aplicação gráfica sendo executada, e/ou em outros modos. Uma pluralidade de caches é atribuída a pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento com base em utilização de memória (bloco 614). Cada unidade de processamento pode ser atribuída com zero, um, múltiplo ou todos os caches dependendo de (1) utilização de memória por aquela unidade de processamento bem como de outras unidades de processamento e (2) os caches disponíveis para atribuição para aquela unidade de processamento. A utilização de memória pode ser determinada com base em várias estatísticas como, por exemplo, solicitações de dados pela unidade de processamento, estatísticas de erro/acerto de cache, etc. A atribuição de cache pode ser executada periodicamente (por exemplo, cada quadro/imagem gráfica), sempre que uma alteração em utilização de memória for detectada, etc. Os caches também podem ser reatribuir durante renderização de uma imagem/quadro com base em alterações detectadas em utilização de memória. Cada de pelo menos uma unidade de processamento é acoplada a um conjunto respectivo de caches atribuídos à unidade de processamento, por exemplo, via uma unidade de interface respectiva (bloco 616).

0 sistema gráfico e caches configuráveis descritos aqui podem ser utilizados para comunicação sem fio, computação, funcionamento em rede, eletrônica pessoal, etc. Um uso exemplar de um sistema gráfico com caches configuráveis para comunicação sem fio é descrito abaixo.

A figura 7 mostra um diagrama de blocos de uma modalidade de um dispositivo sem fio 700 em um sistema de comunicação sem fio. 0 dispositivo sem fio 700 pode ser um telefone celular, um terminal, um handset, um assistente pessoal digital (PDA), ou algum outro dispositivo. O sistema de comunicação sem fio pode ser um sistema de Acesso múltiplo por divisão de código (CDMA), um Sistema Global para Comunicações móveis (GSM), ou algum outro sistema.

0 dispositivo sem fio 700 é capaz de fornecer comunicação bidirecional via um percurso de recepção e um percurso de transmissão. No percurso de recepção, os sinais transmitidos pelas estações base são recebidos por uma antena 712 e fornecidos a um receptor (RCVR) 714. O receptor 714 condiciona e digitaliza o sinal recebido e provê amostras a uma seção digital 720 para processamento adicional. No percurso de transmissão, um transmissor (TMTR) 716 recebe dados a serem transmitidos a partir da seção digital 720, processa e condiciona os dados, e gera um sinal modulado, que é transmitido via antena 712 para as estações base.

A seção digital 720 inclui várias unidades de interface e processamento como, por exemplo, um processador de modem 722, um processador de vídeo 724, um processador de aplicação 726, um processador de display 728, um controlador/processador 730, um processador gráfico 740, e uma interface de barramento externa (EBI) 760. O processador de modem 722 executa processamento para transmissão e recepção de dados (por exemplo, codificação, modulação, demodulação e decodificação). O processador de video 724 executa processamento em conteúdo de video (por exemplo, imagens fixas, vídeos em movimento, e textos em movimento) para aplicações de vídeo como camcorder, reprodução de vídeo e conferência de vídeo. O processador de aplicação 726 executa processamento para várias aplicações como chamadas em vários modos, navegação em rede, tocador de mídia, e interface de usuário. O processador de display 728 executa processamento para facilitar o display de vídeos, gráficos, e textos em uma unidade de display 780. 0 controlador/processador 730 pode dirigir a operação de várias unidades de interface e processamento na seção digital 720.

O processador gráfico 740 executa o processamento para aplicações gráficas e pode ser implementado como descrito acima. Um sistema de memória cache 750 armazena dados e/ou instruções para processador gráfico 740 e pode ser implementado com caches configuráveis e possivelmente caches dedicados. O sistema de memória cache 750 pode incluir ainda uma barra transversal que acopla os caches configuráveis às unidades de processamento no processador gráfico 740 e um árbitro que acopla os caches a uma memória principal 770 via um barramento 732 e EBI 760. A EBI 760 facilita a transferência de dados entre seção digital 720 (por exemplo, os caches) e memória principal 770.

A seção digital 720 pode ser implementada com um ou mais processadores de sinais digitais (DSPs), microprocessadores, computadores de conjunto de instrução reduzida (RISCs) , etc. A seção digital 720 também pode ser fabricada em um ou mais circuitos integrados de aplicação específica (ASICs) ou algum outro tipo de circuitos integrados (ICs).

Os sistemas gráficos e caches configuráveis descritos aqui podem ser implementados em várias unidades de hardware. Por exemplo, os sistemas gráficos e caches configuráveis podem ser implementados em ASICs, dispositivo de processamento de sinal digital (DSPDs), dispositivos lógicos programáveis (PLDs), disposição de porta programável em campo (FPGAs), processadores, controladores, microcontroladores, microprocessadores, e outras unidades eletrônicas.

Certas posições dos sistemas gráficos podem ser implementadas em firmware e/ou software. Por exemplo, a unidade de controle pode ser implementada com firmware e/ou módulos de software (por exemplo, procedimentos, funções e assim por diante) que executam as funções descritas aqui. Os códigos de firmware e/ou software podem ser armazenados em uma memória (por exemplo, memória 770 na figura 7) e executados por um processador (por exemplo, processador 730). A memória pode ser implementada no processador ou externo ao processador.

A descrição anterior das modalidades reveladas é fornecida para permitir que qualquer pessoa versada na técnica faça ou utilize a presente invenção. Várias modificações nessas modalidades serão prontamente evidentes para aqueles versados na técnica, e os princípios genéricos definidos aqui podem ser aplicados em outras modalidades sem se afastar do espírito ou escopo da invenção. Desse modo, a presente invenção não pretende ser limitada às modalidades mostradas aqui porém deve ser acordada o escopo mais amplo compatível com os princípios e aspectos novos revelados aqui.

Claims

1. Equipamento compreendendo: uma pluralidade de unidades de processamento configuradas para realizar operações gráficas para renderizar imagens gráficas; uma pluralidade de caches configurados para armazenar dados para pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento; e uma barra transversal configurada para acoplar a pluralidade de caches a referida pelo menos uma unidade de processamento.

2. Equipamento, de acordo com a reivindicação 1, em que cada um da pluralidade de caches é atribuível a qualquer uma da pluralidade de unidades de processamento.

3. Equipamento, de acordo com a reivindicação 1, em que cada um da pluralidade de caches é atribuível a qualquer um de um subconjunto respectivo da pluralidade de unidades de processamento.

4. Equipamento, de acordo com a reivindicação 1, em que a pluralidade de caches compreende um ou mais caches dedicados atribuídos a uma ou mais unidades de processamento e pelo menos um cache configurável atribuível a unidades de processamento restantes.

5. Equipamento, de acordo com a reivindicação 4, em que cada cache configurável é atribuível a qualquer um de um subconjunto respectivo das unidades de processamento restantes.

6. Equipamento, de acordo com a reivindicação 4, em que as unidades de processamento restantes compreendem um motor de teste de profundidade e um motor de mapeamento de textura.

7. Equipamento, de acordo com a reivindicação 1, compreendendo adicionalmente: uma unidade de controle configurada para averiguar utilização de memória pela pluralidade de unidades de processamento e para atribuir a pluralidade de caches a pelo menos uma unidade de processamento com base em utilização de memória.

8. Equipamento, de acordo com a reivindicação 7, em que a unidade de controle é configurada para atribuir a pluralidade de caches para cada imagem gráfica a ser renderizada com base em utilização de memória para uma imagem gráfica anterior.

9. Equipamento, de acordo com a reivindicação 7, em que a unidade de controle é configurada para averiguar a utilização de memória com base em solicitações de dados pelas unidades de processamento, estatísticas de erro/acerto de cache, ou uma combinação dos mesmos.

10. Equipamento, de acordo com a reivindicação 7, em que a unidade de controle é configurada para detectar alterações em utilização de memória pela pluralidade de unidades de processamento durante renderização de uma imagem e para reatribuir a pluralidade de caches com base nas alterações detectadas em utilização de memória.

11. Equipamento, de acordo com a reivindicação 1, compreendendo adicionalmente: uma unidade de controle configurada para atribuir a pluralidade de caches a pelo menos uma unidade de processamento com base em utilização de memória por uma aplicação gráfica sendo executada.

12. Equipamento, de acordo com a reivindicação 1, em que a barra transversal compreende: uma pluralidade de unidades de interface, cada unidade de interface configurada para acoplar uma unidade de processamento associada a um conjunto de caches atribuídos à unidade de processamento.

13. Equipamento, de acordo com a reivindicação 12, em que cada unidade de interface compreende: uma máquina de estado configurada para determinar se dados solicitados pela unidade de processamento associada são armazenados em qualquer um do conjunto de caches atribuídos à unidade de processamento.

14. Equipamento, de acordo com a reivindicação 13, em que a máquina de estado para cada unidade de interface recebe indicadores de erro/acerto de cache a partir da pluralidade de caches e um controle indicando o conjunto de caches atribuídos à unidade de processamento associado.

15. Equipamento, de acordo com a reivindicação 13, em que a máquina de estado para cada unidade de interface é configurada para preencher um do conjunto de caches atribuídos à unidade de processamento associado quando ocorre um erro de cache.

16. Equipamento, de acordo com a reivindicação 1, em que a pluralidade de caches é disposta em uma estrutura hierárquica com pelo menos dois níveis de caches.

17. Equipamento, de acordo com a reivindicação 16, em que pelo menos um nível na estrutura hierárquica tem um número configurável de caches.

18. Equipamento, de acordo com a reivindicação 16, em que pelo menos um nível na estrutura hierárquica tem tamanhos de cache configuráveis.

19. Equipamento, de acordo com a reivindicação 1, em que a pluralidade de caches é disposta em um número configurável de níveis em uma estrutura hierárquica.

20. Equipamento, de acordo com a reivindicação 1, em que a pluralidade de caches tem tamanhos de cache configuráveis.

21. Equipamento, de acordo com a reivindicação 1, compreendendo adicionalmente: um árbitro acoplado à pluralidade de caches e configurável para facilitar trocas de dados entre a pluralidade de caches e uma memória principal.

22. Equipamento, de acordo com a reivindicação 1, em que a pluralidade de unidades de processamento compreende um motor de teste de profundidade e um motor de mapeamento de textura.

23. Equipamento, de acordo com a reivindicação 22, em que a pluralidade de unidades de processamento é disposta em um pipeline, e em que o motor de teste de profundidade é localizado mais cedo no pipeline do que o motor de mapeamento de textura.

24. Circuito integrado compreendendo: uma pluralidade de unidades de processamento configuradas para realizar operações gráficas para renderizar imagens gráficas; uma pluralidade de caches configurados para armazenar dados para pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento; e uma barra transversal configurada para acoplar a pluralidade de caches a pelo menos uma unidade de processamento.

25. Circuito integrado, de acordo com a reivindicação 24, em que cada uma da pluralidade de caches é atribuível a qualquer um de um respectivo subconjunto da pluralidade de unidades de processamento.

26. Circuito integrado, de acordo com a reivindicação 24, compreendendo adicionalmente: uma unidade de controle configurada para averiguar utilização de memória pela pluralidade de unidades de processamento e atribuir a pluralidade de caches a pelo menos uma unidade de processamento com base em utilização de memória.

27. Dispositivo sem fio compreendendo: um processador gráfico compreendendo uma pluralidade de unidades de processamento configuradas para executar operações gráficas para renderizar imagens gráficas; e um sistema de memória cache compreendendo: uma pluralidade de caches configurados para armazenar dados para pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento, e uma barra transversal configurada para acoplar a pluralidade de caches a pelo menos uma unidade de processamento.

28. Dispositivo sem fio, de acordo com a reivindicação 27, em que o sistema de memória cache compreende adicionalmente: um árbitro acoplado à pluralidade de caches e configurado para facilitar trocas de dados entre a pluralidade de caches e uma memória principal.

29. Método compreendendo: determinar utilização de memória por uma pluralidade de unidades de processamento configuradas para realizar operações gráficas para renderizar imagens gráficas; atribuir uma pluralidade de caches a pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento com base em utilização de memória pela pluralidade de unidades de processamento; e acoplar cada uma de pelo menos uma unidade de processamento a um conjunto respectivo dos caches atribuídos à unidade de processamento.

30. Método, de acordo com a reivindicação 29, compreendendo adicionalmente: acoplar um ou mais caches diretamente a uma ou mais unidades de processamento entre a pluralidade de unidades de processamento.

31. Método, de acordo com a reivindicação 29, em que a atribuição da pluralidade de caches compreende: atribuir a pluralidade de caches a pelo menos uma unidade de processamento para cada imagem gráfica a ser renderizada com base em utilização de memória para uma imagem gráfica anterior.

32. Equipamento compreendendo: meios para determinar utilização de memória por uma pluralidade de unidades de processamento configuradas para realizar operações gráficas para renderizar imagens gráficas; meios para atribuir uma pluralidade de caches a pelo menos uma unidade de processamento entre a pluralidade de unidades de processamento com base em utilização de memória pela pluralidade de unidades de processamento; e meios para acoplar cada de pelo menos uma unidade de processamento a um conjunto respectivo dos caches atribuídos à unidade de processamento.

33. Equipamento, de acordo com a reivindicação 32, compreendendo adicionalmente: meios para acoplar um ou mais caches diretamente a uma ou mais unidades de processamento entre a pluralidade de unidades de processamento.

34. Equipamento, de acordo com a reivindicação 32, em que os meios para atribuir a pluralidade de caches compreendem: meios para atribuir a pluralidade de caches a pelo menos uma unidade de processamento para cada imagem gráfica a ser renderizada com base em utilização de memória para uma imagem gráfica anterior.