BRPI0515920B1 - Método, meio operável por computador e sistema para virtualização de recursos de processador - Google Patents

Método, meio operável por computador e sistema para virtualização de recursos de processador Download PDF

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Norman Day Michael
Richard Nutter Mark
Xenidis James
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Abstract

sistema e método para tornar virtuais recursos de processador. um sistema e um método para o virtualização de recursos do processador é apresentado. uma thread é criada em um processador e a memória local do processador é mapeada em um espaço de endereço eficaz. ao fazer assim, a memória local do processador é acessível por outros processadores, independentemente de se o processador está funcionando. as threads adicionais criam mapeamentos locais adicionais do espaço de endereço eficaz. o espaço de endereço eficaz corresponde a uma memória local física ou a uma área de cópia "virtual". quando o processador está funcionando, um processador diferente pode acessar os dados que estão situados na memória local do primeiro processador da área de armazenamento local do processador. quando o processador não está funcionando, uma cópia virtual da memória local do processador é armazenado em uma posição de memória (isto é, memória cache travada, memória de sistema fixada, memória virtual etc.) para que outros processadores continuem acessando.

Description

(54) Título: MÉTODO, MEIO OPERÁVEL POR COMPUTADOR E SISTEMA PARA VIRTUALIZAÇÃO DE RECURSOS DE PROCESSADOR (51) Int.CI.: G06F 12/02; G06F 12/109 (52) CPC: G06F 12/0284,G06F 12/109 (30) Prioridade Unionista: 30/09/2004 US 10/955,093 (73) Titular(es): INTERNATIONAL BUSINESS MACHINES CORPORATION (72) Inventor(es): MAXIMINO AGUILAR JR.; MICHAEL NORMAN DAY; MARK RICHARD NUTTER; JAMES XENIDIS
1/27 “MÉTODO, MEIO OPERÁVEL POR COMPUTADOR E SISTEMA PARA
VIRTUALIZAÇÃO DE RECURSOS DE PROCESSADOR”.
Fundamentos da Invenção
1. Campo técnico [0001] A presente invenção diz respeito, em geral, um sistema e método para a visualização de recursos de processador. Mais particularmente, a presente invenção diz respeito a um sistema e método para virtualizar memória de processador tal que um ou mais threads podem acessar a memória do processador, independentemente de um estado do processador.
2. Descrição da Técnica Relacionada [0002] Sistemas de computadores estão se tornando mais e mais complexos. A indústria da informática tipicamente dobra o desempenho de um sistema de computador a cada 18 meses (por exemplo, computador pessoal, PDA, console de game). Para que a indústria de computadores realize essa tarefa, a indústria dos semicondutores produz circuitos integrados que dobram o desempenho a cada 18 meses. Um sistema de computador usa circuitos integrados para funções específicas baseadas em arquitetura de circuitos integrados. Duas arquiteturas fundamentais são: 1) baseadas em microprocessador e 2) baseadas em processador de sinal digital.
[0003] Um circuito integrado com uma arquitetura baseada em microprocessador é tipicamente usado para lidar com operações de controle, enquanto um circuito integrado com uma arquitetura baseada em processador de sinal digital é normalmente projetado para tratar manipulações de processamento de sinal (ou seja, operações matemáticas). À medida que a tecnologia evolui, a indústria de informática
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2/27 e indústria de semi-condutores perceberam a importância do uso de ambas as arquiteturas, ou tipos de processador, em um projeto de sistema de computador.
[0004] Muitos sistemas de computadores utilizam uma arquitetura de múltiplos processadores, a fim de fornecer uma quantidade substancial de poder de processamento durante a tentativa de suportar uma ampla gama de aplicações de software. Um desafio encontrado, porém, é que cada um destes processadores dedicados inclui memória interna que não é acessível por outros processadores, como uma área de armazenamento local e arquivos de registrador. Outro desafio encontrado é que, se um determinado processador está indisponível, outros processadores não podem acessar os dados do processador indisponível.
[0005] Além disso, um processador pode executar vários threads que acessam o mesmo espaço de memória. Um desafio encontrado é que quando uma determinado thread está acessando um determinado espaço de memória, os outros threads devem esperar até que o thread particular esteja completa antes dos outros threads serem capazes de acessar o espaço de memória.
3.Sumário [0006] Foi descoberto que os referidos desafios são abordados em concretizações da invenção pelo mapeamento de uma memória de processador local em um espaço de endereçamento efetivo para cado thread que uma aplicação cria, e usando uma entrada de tabela de paginação para cado thread em que um tradutor de endereço acessa a fim de determinar se para obter uma cópia eletrônica dos dados para o thread processar. Para cado thread que uma aplicação cria, um sistema operacional guarda uma entrada de tabela de
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3/27 paginação em uma tabela de paginação que inclui um endereço efetivo e um endereço real. O endereço real corresponde a uma localização de armazenamento local ou a uma área de cópia eletrônica. Quando um tradutor de endereço recebe um pedido do thread para recuperar os dados, o tradutor de endereço busca a entrada de tabela de paginação e recupera os dados da localização de endereço real.
[0007] Em concretizações da invenção, um primeiro processador inclui um sistema operacional pelo qual o sistema operacional pode ser um sistema operacional de tempo real (por exemplo, um sistema operacional de jogo) ou um sistema operacional virtual (por exemplo, um sistema operacional de navegação da web). O sistema operacional invoca um thread para uma aplicação específica. O thread é responsável por executar tarefas específicas, tais como a renderização do terreno para uma aplicação de jogo. Quando o sistema operacional invoca o thread, o sistema operacional envia uma entrada de tabela de paginação para uma tabela de paginação. A entrada de tabela de paginação inclui um endereço efetiva e um endereço real que corresponde a uma localização de dados que utiliza o thread. O endereço real pode corresponder a uma localização de memória local física (por exemplo, armazenamento local), ou o endereço real pode corresponder a uma área de cópia eletrônica. Por exemplo, a área de cópia eletrônica pode ser em cache, memória de sistema com pinos ou disco.
[0008] O thread envia uma solicitação que inclui um endereço efetivo para um tradutor de endereço. O endereço efetivo indica a localização de memória efetiva dos dados que o thread pretende acessar. O tradutor de endereço recebe o pedido, e busca uma entrada de tabela de paginação na
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4/27 tabela da paginação em que o tradutor de endereço identifica o endereço real que corresponde ao endereço efetivo. Se o endereço real corresponde a uma área de armazenamento do processador local, o tradutor de endereço recupera os dados da área de armazenamento do processador local e transfere os dados para o thread. Se o endereço real corresponde a uma área de cópia eletrônica, o tradutor de endereço obtém uma cópia dos dados cópia da área de cópia eletrônica e passa a cópia dos dados para o thread.
[0009] O sistema operacional gerencia os dados do thread salvando e restaurando os dados de e para a área de cópia eletrônica com base em políticas específicas e no estado de um processador correspondente. Em casos especiais, como quando uma memória de processador está sendo utilizada por múltiplos threads, o sistema operacional poderá criar cópia eletrônicas do armazenamento local para cado thread que utiliza diferentes cópia eletrônicas. O sistema operacional cria uma nova entrada de tabela de paginação na tabela de paginação cada vez que o sistema operacional executa uma operação de salvar ou restaurar.
4.Breve descrição dos Desenhos [0010] Concretizações da invenção serão agora descritas, a título de exemplo, apenas com referência aos desenhos anexos, em que:
A Figura 1 é um diagrama mostrando um processador principal acessando uma memória local do processador secundário.
A Figura 2 é um diagrama mostrando umo thread que está incluída em um processador secundário acessando uma memória local do processador principal.
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A Figura 3 é um diagrama de umo thread acessando uma cópia eletrônica de uma memória local do processador que está localizada em uma área de cópia eletrônica;
A Figura 4 é um fluxograma de alto nível mostrando as etapas tomadas em um sistema operacional que gerencia a memória do processador com base em uma ou mais threads.
A Figura 5 é um fluxograma mostrando as etapas tomadas ao copiar os dados que estão incluídos em uma memória local de processador secundário em uma área de cópia eletrônica.
A Figura 6 é um fluxograma mostrando as etapas tomadas para restaurar e salvar dados de e para um armazenamento local do processador.
A Figura 7 é um fluxograma mostrando as etapas tomadas na tradução de um endereço usando uma entrada de tabela de paginação e fornecendo dados para umo thread com base no endereço traduzido.
A Figura 8 é um diagrama mostrando uma pluralidade de processadores executando uma pluralidade de threads cujos endereços são mapeados em um espaço de endereçamento comum.
A Figura 9 é um diagrama mostrando dois sistemas operacionais compartilhando recursos de processador em um ambiente de processadores heterogêneos.
Figura 10 é um diagrama mostrando uma arquitetura elemento processador que inclui uma pluralidade de processadores heterogêneos.
A figura 11A ilustra um sistema de tratamento de informação que é um exemplo simplificado de um sistema de computador capaz de executar as operações de computação descritas a seguir.
A Figura 11B é um diagrama com uma área de armazenamento local dividido em memória privada e uma memória não privada.
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5.Descrição Detalhada [0011] A descrição seguinte destina-se a fornecer uma descrição detalhada de um exemplo da invenção e não deve ser tomada para ser uma limitação da invenção em si. Pelo contrário, qualquer número de variações pode cair no escopo de aplicação da invenção, que é definido pelas reivindicações que seguem a descrição.
[0012] A Figura 1 é um diagrama mostrando um processador principal acessando um local de memória do processador secundário. Processador A 100 é um processador principal, que inclui um sistema operacional 115. O sistema Operacional 115 pode ser um sistema operacional de tempo real, como um sistema operacional de jogo, ou o sistema operacional 115 pode ser um sistema operacional virtual, tal como um sistema operacional de navegação da web.
[0013] O sistema operacional 115 recebe um pedido de thread da aplicação 105, por meio da qual o sistema operacional 115 invoca o thread 1 110. O thread 1 110 é responsável por executar tarefas específicas, tais como renderização de terrenos em uma aplicação de jogo. Quando o sistema operacional 115 invoca o thread 1 110, o sistema operacional 115 envia a entrada de tabela de paginação 150 para a tabela de paginação 140. A entrada de tabela de paginação 150 inclui um endereço efetivo e um endereço real que corresponde à localização de dados que o thread 1 110 utiliza. O endereço real pode corresponder a uma localização de memória local física (por exemplo, armazenamento local), ou o endereço real pode corresponder a uma área de cópia eletrônica. Por exemplo, uma cópia eletrônica dos dados pode ser armazenada em cache, memória de sistema com pinos, ou
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7/27 disco (ver Figura 4 e texto correspondente para mais detalhes quanto à memória local física e áreas de cópia eletrônica.
[0014] O thread 1 110 envia um pedido 120 para o tradutor de endereço 130 solicitando acesso a uma determinada porção de memória. A solicitação 120 inclui um endereço efetivo que indica a efetiva localização de memória dos dados que o thread 1 110 pretende ter acesso. O tradutor de endereço 130 recebe o pedido 120, e procura a entrada de tabela de paginação 150 na tabela de paginação 140. O tradutor de endereço 130 identifica que a localização de endereço real local está localizada em um armazenamento local B 170 do processador B 160. O tradutor de endereço 130 recupera dados 180 a partir do armazenamento local B 170, e envia os dados 180 para o thread 1 110. Em uma concretização, tradutor de endereço 130 incrementalmente envia dados 160 para o thread 1 110, como em uma maneira paginação por paginação. Em uma concretização, um thread pode residir em um processador 160 B por meio do qual o thread recupera dados de um armazenamento local do processador A 100 (ver figura 2 e o correspondente texto para mais detalhes sobre threads residentes no processador B 160).
[0015] A Figura 2 é um diagrama mostrando um thread que está incluída em um processador secundário acessando uma memória local do processador principal (por exemplo, um armazenamento local). A Figura 2 é semelhante à Figura 1, com a ressalva de que o processador 160 B inclui um thread que solicita dados de uma memória local do processador A 100, como um armazenamento local 260.
[0016] O processador A 100 inclui sistema operacional 115, segundo o qual, quando o sistema operacional
115 invoca o thread 200, o sistema operacional 115 envia uma
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8/27 entrada de tabela de paginação 240 para a tabela de paginação 140. A entrada de tabela de paginação 240 inclui um endereço efetivo e um endereço real que corresponde a uma localização de dados que o thread 200 utiliza.
[0017] O thread 2 200 envia pedido 220 ao tradutor de endereço 130. O tradutor de endereço 130 busca a entrada tabela de paginação 240, e determina que os dados estão localizados em um armazenamento local A 260. O tradutor de endereço 130 recupera dados 280 a partir do armazenamento local 260, e fornece os dados 280 o thread 2 200. O tradutor de endereço 130, a tabela de paginação 140, o processador B 160, o processador A 100 e o sistema operacional 115 são os mesmos que aqueles apresentados na Figura 1.
[0018] A Figura 3 é um diagrama de um thread acessando uma cópia eletrônica de uma memória local do processador que está localizado em uma área de cópia eletrônica. Durante a operação, um sistema operacional salva e restaura a memória física para as áreas de cópia eletrônica com base na informação de política. Por exemplo, um sistema operacional pode salvar e restaurar dados em intervalos de tempo particulares (ver Figura 6 e texto correspondente para mais detalhes). Quando os dados são varridos de um armazenamento local para uma área de cópia eletrônica, o sistema operacional muda uma entrada de tabela de paginação na tabela de paginação 140 de modo que o tradutor 130 recupera os dados da área de cópia eletrônica correta.
[0019] O processador A 100 inclui um thread 3 300, que envia uma solicitação 310 para o tradutor de endereço 130. Por sua vez, o tradutor de endereço 130 identifica a entrada de tabela de paginação na tabela de paginação 140, e determina que os dados estão localizados em uma área de
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9/27 cópia eletrônica, tal como as áreas de cópias eletrônicas 320. As áreas de cópias eletrônicas 320 incluem cache 330, kernel 340, e armazenamento de disco 350. Cache 330 pode ser um cache L1 ou L2, o kernel 340 pode ser memória de sistema com pinos, o armazenamento em disco 350 pode ser um disco rígido externo.
[0020] O tradutor de endereço 130 recupera dados 360 a partir de áreas de cópia eletrônica 320 e fornece dados 360 para o thread 3 300 para posterior processamento. O tradutor de endereço 130, a tabela de paginação 140 e um processador 100 são os mesmos que aqueles apresentados na Figura 1.
[0021] A Figura 4 é um fluxograma de alto nível mostrando as etapas tomadas no sistema operacional que gerencia a memória de processador com base em uma ou mais threads. O processamento começa em 400, quando o sistema operacional recebe um pedido de thread da aplicação 105 (etapa 410). Por exemplo, a aplicação 105 pode desejar invocar um thread que realiza cálculos complexos, tal como a renderização do terreno. O sistema operacional inicia uma thread na etapa 420 por meio da qual o sistema operacional identifica recursos para suportar o thread, tal como o processador B 160. A aplicação 105 e o processador 160 B são os mesmos que aqueles apresentados na Figura 1.
[0022] Uma etapa 430, o processamento identifica o estado de tarefa do processador B 160. Por exemplo, se uma thread requer dados a partir de uma determinada memória local do processador, o sistema operacional identifica se o mesmo processador é o processador que está atribuído para suportar o thread.
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10/27 [0023] A determinação é feita quanto ao fato de se o thread deve acessar uma memória local do processador físico (armazenamento local) para obter os dados ou se o thread deveria ter acesso a uma cópia eletrônica dos dados em uma área de cópia eletrônica (decisão 440) . Por exemplo, se o thread executa no mesmo processador que inclui os dados, o thread pode acessar o armazenamento local do processador. Em outro exemplo, um thread pode executar em um processador diferente do que a localização dos dados, caso em que o sistema operacional copia os dados para uma área de cópia eletrônica de modo que o thread pode ter acesso a cópia eletrônica, independentemente de o processador correspondente está inativo.
[0024] Se o thread deve usar a memória física local, a decisão 440 se divide para o ramo físico 442, no qual o sistema operacional cria uma entrada de tabela de paginação da tabela de paginação 140 (etapa 450), que inclui um endereço real que é utilizado por um tradutor de endereço para acessar aos dados de uma memória local de processador, ou armazenamento local. A tabela de paginação 140 é a mesma que aquela apresentada na Figura 1.
[0025] Por outro lado, se o thread deve usar uma cópia eletrônica do armazenamento local, a decisão 440 se divide para o ramo Cópia Eletrônica 448, na qual o processamento copia os dados no armazenamento local para uma área de cópia eletrônica (bloco de processo pré-definido 460, ver Figura 5 e texto correspondente para mais detalhes). O sistema operacional cria uma entrada de tabela de paginação da tabela de paginação 140 (etapa 470), que inclui um endereço real que é utilizado por um tradutor de endereço para acessar uma cópia eletrônica de dados em uma área de
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11/27 cópia eletrônica. Portanto, quando o thread solicita dados, o tradutor de endereço acessa uma área de cópia eletrônica, a fim de fornecer os dados para o thread, independentemente do respectivo estado do processador (ver Figura 3 e texto correspondente para mais detalhes sobre área de cópia eletrônica).
[0026] O sistema operacional executa gestão de memória, recuperando e salvando os dados para dentro e fora do armazenamento local com base em políticas específicas de gestão. Durante o processo de gestão de memória, o sistema operacional poderá restaurar dados a partir de uma área de cópia eletrônica do processador para um armazenamento local, ou o sistema operacional poderá salvar os dados no armazenamento local em uma área de cópia eletrônica (bloco de processo pré-definido 480, ver Figura 6 e texto correspondente para mais detalhes).
[0027] A determinação é feita para determinar se o sistema operacional deve continuar processando pedidos de thread e gerenciar a memória (decisão 490) . Se o sistema operacional deve continuar, a decisão 490 divide-se para o ramo Sim 492 que retorna em loop para processar mais pedidos de threads. Este ciclo continua até que o sistema operacional deva parar, ponto no qual a decisão 490 dividese para o ramal Não 498, no qual o sistema operacional termina em 499.
[0028] A Figura 5 é um fluxograma que mostra as etapas tomadas em copiar os dados que estão incluídos na memória local do processador secundário (ou seja, no armazenamento local) em uma área de cópia eletrônica. O processamento começa em 500, em que o processamento recupera os dados do armazenamento local B 170 na etapa 510. O
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12/27 armazenamento local B 170 é o mesmo que aquele apresentado na Figura 1.
[0029] A determinação é feita quanto a guardar os dados no cache, tal como cache L1 bloqueado ou cache L2 bloqueado (decisão 520) . Se o sistema operacional deve salvar os dados em cache, a decisão 520 divide-se para o ramal Sim 522, no qual o processamento armazena uma cópia dos dados no cache 330 na etapa 530, e retorna em 540. A Cache 330 é a mesmo que aquela apresentada na Figura 3. Por outro lado, se o sistema operacional não deve armazenar os dados em cache, a decisão 520 se divide para o ramal Não 528 ignorando as etapas de armazenamento de dados no cache.
[0030] A determinação é feita quanto ao fato de se salvar os dados na memória de sistema com pinos, tal como a memória que está reservada dentro do kernel (decisão 550). Se o sistema operacional deve guardar os dados na memória de sistema com pinos, a decisão 550 divide-se para o ramal Sim 552, no qual o processamento armazena uma cópia dos dados no kernel 340 na etapa 560, e retorna em 570. O kernel 340 é o mesmo que o apresentado na Figura 3. Por outro lado, se o sistema operacional não deve armazenar os dados na memória de sistema com pinos, a decisão 550 divide-se para o ramal Não 558 ignorando as etapas de armazenamento de dados no sistema de memória com pinos.
[0031] A determinação é feita quanto a guardar os dados no disco, como um disco rígido externo (decisão 580). Se o sistema operacional deve salvar os dados em disco, a decisão 580 divide-se para o ramal Sim 582, no qual o processamento armazena os dados em armazenamento de disco 350 na etapa 590, e retorna em 595. O armazenamento em disco 350 é o mesmo que o apresentado na Figura 3. Por outro lado,
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13/27 se o sistema operacional não deve armazenar os dados em disco, a decisão 580 divide-se para o ramal Não 588 ignorando as etapas de armazenando dados em disco, e retorna a 595.
[0032] A Figura 6 é um fluxograma mostrando as etapas tomadas para restaurar e salvar dados de e para um armazenamento local de processador (ou seja, memória local). Um sistema operacional gera dados correspondentes de thread ao salvar e restaurar os dados com base em políticas específicas e no estado dos processadores correspondentes. Um sistema operacional tenta proporcionar um thread com a capacidade de acesso aos dados na memória física local, por oposição ao acesso a uma cópia eletrônica dos dados em uma área de cópia eletrônica. Em casos especiais, como quando uma memória de processador está sendo utilizada por múltiplos threads, o sistema operacional cria cópias eletrônicas do armazenamento local por meio do qual os threads utilizam as cópias eletrônicas.
[0033] O processamento começa em 600, quando o processamento recupera políticas do armazenamento de políticas 610 na etapa 605. O armazenamento de políticas 610 pode ser armazenado em uma área de armazenamento não volátil, tal como um disco rígido do computador. O processamento seleciona uma primeira tarefa na etapa 615. Em uma concretização, o tratamento pode selecionar um primeiro thread, em vez de uma primeira tarefa.
[0034] A determinação é feita para determinar se restaurar dados a partir de uma área de cópia eletrônica para um armazenamento local (decisão 620). Por exemplo, um thread pode estar em baixa prioridade e, entretanto, ter utilizado uma cópia eletrônica de dados em uma área de cópia
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14/27 eletrônica. Para continuar com este exemplo, o sistema operacional pode mover o thread para uma alta prioridade e o sistema operacional restaura o armazenamento local com a cópia eletrônica e, por sua vez, instrui um tradutor de endereço para recuperar dados a partir do armazenamento local para fornecer à thread.
[0035] Se o sistema operacional pretende restaurar dados a partir de uma área de cópia eletrônica para um armazenamento local, a decisão 620 divide-se para o ramo Sim 622 ficando, no qual o processamento recupera a cópia eletrônica da área de cópia eletrônica 320 na etapa 625, e armazena a cópia eletrônica no armazenamento local B 170 (etapa 630). As áreas de cópias eletrônicas 320 e o armazenamento local B 170 são os mesmos que aqueles mostrados nas figuras 3 e 1, respectivamente. O processamento muda uma entrada de tabela de paginação na tabela de paginação 140 na etapa 635, que inclui um novo endereço correspondente a uma localização de armazenamento local em que o tradutor de endereço recupera os dados para fornecer para o thread. Durante as etapas 625, 630 e 635, o tradutor de endereço está bloqueado tal que a memória local B 170 está inacessível por outros threads até que a operação de restauração esteja completa. Por outro lado, se o sistema operacional não deve efetuar uma operação de restauração, a decisão 620 divide-se para o ramal Não 628 ignorando as etapas de restauração de dados.
[0036] A determinação é feita quanto ao fato de se guardar os dados de um armazenamento local uma área de cópia eletrônica (decisão 640). Por exemplo, um thread pode ser colocado em baixa prioridade e, portanto, o sistema operacional encarrega um tradutor endereço, através de uma
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15/27 entrada de tabela de paginação, de utilizar uma cópia eletrônica dos dados.
[0037] Se o sistema operacional deseja salvar os dados em uma área de cópia eletrônica, a decisão 640 dividese para o ramal Sim 642, no qual o processamento recupera os dados do armazenamento local B 170 na etapa 645, e copia os dados para as áreas de cópias eletrônicas 320 (etapa 650). As áreas de cópias eletrônicas 320 podem incluir cache, sistema de memória com pinos, ou de disco (ver figuras 3, 5, e texto correspondente para mais detalhes sobre área de cópia eletrônica).
[0038] O processamento muda uma entrada de tabela de paginação da tabela de paginação 140 na etapa 655 que inclui um novo endereço real correspondente à área de cópia eletrônica em que um tradutor de endereço usa para obter os dados para o thread correspondente. Durante as etapas 645, 650 e 655, o tradutor de endereço está bloqueado tal que a memória local B 170 está inacessível por outros threads até que a operação salvar seja concluída.
[0039] A determinação é feita para determinar se existem mais tarefas para processar (decisão 660). Se há mais tarefas a processar, decisão 660 divide-se para o ramal Sim 662 que entra em loop de volta para selecionar (etapa 670) e processa a próxima tarefa. Este ciclo continua até que não haja mais tarefas a processar, ponto em que a decisão 660 divide-se para o ramal Não 668 no qual o processamento retorna a 680.
[0040] A Figura 7 é um fluxograma que mostra as etapas tomadas na tradução de um endereço usando uma entrada de tabela de paginação e fornecendo dados para um thread com base no endereço traduzido. O processamento começa em 700,
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16/27 em que o tradutor de endereço recebe um pedido do thread 720 na etapa 710. O thread 720 pode ser um thread particular, tal como o thread 1 110, o thread 2 200, ou o thread 3 300 que são mostradas nas Figuras 1, 2 e 3, respectivamente. O thread 720 inclui um endereço efetivo que corresponde à localização dos dados que o thread 720 pretende ter acesso.
[0041] Na etapa 730, o tradutor de endereço acessa a tabela de paginação 140 e traduz o endereço efetivo para um endereço real usando uma ou mais das entradas de tabela de paginação. Um sistema operacional gerencia as entradas de tabela de paginação de modo que cada entrada de tabela de paginação inclui um endereço real, que corresponde a uma memória local física ou uma área de cópia eletrônica (ver Figura 6 e texto correspondente para mais informações relativas a gerenciamento de entrada de tabela de paginação). A tabela de paginação 140 é a mesma que aquela apresentada na Figura 1.
[0042] O tradutor de endereço recupera dados a partir de qualquer área de cópia eletrônicas 320 ou memória local B 170 com base no endereço traduzidos real (etapa 740). A área de cópia eletrônica 320 e a memória local B 170 são as mesmas que aquelas mostradas nas figuras 3 e 1, respectivamente. Na etapa 750, o processamento passa os dados recuperados paro thread 720. Em uma concretização, o tradutor de endereço incrementalmente passa os dados para o thread 720, tal como uma paginação de dados em um tempo.
[0043] A determinação é feita para determinar se o tradutor de endereço deve continuar a processar pedidos de thread (decisão 760). Se o tradutor de endereço deve continuar a processar pedidos de thread, a decisão 760 divide-se para o ramo Sim 762, em que entra em loop de
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17/27 volta para processar mais pedidos de thread. Este ciclo continua até que não haja mais pedidos thread a serem processados, ponto no qual a decisão 760 divide-se para o ramo Não 768, em que a tradução de endereço acaba em 770.
[0044] A Figura 8 é um diagrama mostrando uma pluralidade de processadores executando uma pluralidade de threads cujos endereços são mapeados em um espaço de endereçamento comum. A presente invenção permite que múltiplos threads funcionem em múltiplos processadores, cada um, enquanto cada respectivo acesso à memória do thread é gerido por um sistema operacional e mapeado em um espaço de endereçamento, como o espaço de endereçamento 850.
[0045] O processador B1 800 inclui thread E 805 e thread F 810. O espaço de endereçamento efetivo do thread E 805 e do thread F 810 são o espaço de endereçamento efetivo E 855 e o espaço de endereçamento efetivo F 860, respectivamente, ambos os quais estão incluídos no espaço de endereçamento 850. Cada thread executa operações independentes e, além disso, alguns threads podem ser controlados por um primeiro sistema operacional e outros threads podem ser controlados por um segundo sistema operacional (veja a Figura 9 e texto correspondente para mais detalhes sobre vários sistemas operacionais).
[0046] O processador B2 815 inclui três threads, que são thread G 820, thread H 825, I e thread 830. Como pode ser visto na Figura 8, o endereço efetivo do thread G 820, o do thread H 825 e o do thread I 830 são o endereço eficaz G 865, o endereço eficaz H 870, e o endereço eficaz I 875, respectivamente, que estão localizados no espaço de endereçamento 850.
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18/27 [0047] Por último, o processador B3 860 inclui duas threads, que são o thread J 840 e thread K 845. O espaço de endereçamento efetivo do thread J 840 e do thread K 845 são o espaço de endereçamento efetivo J 880 e o espaço de endereçamento efetivo K 885, respectivamente, que estão localizados no espaço de endereçamento 850.
[0048] Os threads mostrados na figura 8 podem ser geridos de modo que seus respectivos processadores são virtuais para um sistema operacional ou um aplicativo. Por exemplo, podem existir dois sistemas operacionais, tal que um sistema operacional pensa que está controlando três processadores, enquanto o outro sistema operacional pensa que está controlando dois processadores, embora haja apenas três processadores no sistema de computador (ver Figura 9 e o texto correspondente para mais detalhes sobre compartilhamento de recursos entre os dois sistemas operacionais.
[0049] A Figura 9 é um diagrama mostrando dois sistemas operacionais compartilhando recursos de processador em um ambiente de processador heterogêneo. A Figura 9 mostra a utilização de virtualizar uma memória local de processador, a fim de compartilhar recursos entre os diferentes sistemas operacionais. Por exemplo, um sistema de computador pode executar dois sistemas operacionais e incluir oito processadores. Neste exemplo, o primeiro sistema operacional requer seis processadores e o segundo sistema operacional requer todos os oito processadores. Neste exemplo, os recursos do processador são virtualizados e compartilhados entre os dois sistemas operacionais, a fim de satisfazer os requisitos de ambos os sistemas operacionais.
Petição 870170057703, de 10/08/2017, pág. 26/40
19/27 [0050] O processador A 100 inclui um sistema operacional 1 900 e um sistema operacional 2 950. Cada sistema operacional pode ser responsável por funções específicas. Por exemplo, o sistema operacional 1 900 pode ser um sistema operacional de tempo real para um aplicativo de jogo e o sistema operacional 2 950 pode ser um sistema operacional virtual que gerencie navegação na web.
[0051] A Figura 9 mostra um processador B1 800, um processador B2 815, e um processador B3 835 executando múltiplos threads. O sistema operacional 1 900 utiliza threads E 805, H 825, I 830, J 840 e K 845. Como tal, o sistema operacional 900 acha que tem controle de todos os três processadores (B1 800, B2 815 e B3 835). Os processadores Bl 800, B2 815 e B3 835 são os mesmos que aqueles apresentados na Figura 8.
[0052] Além disso, a Figura 9 mostra que o sistema operacional 2 950 utiliza threads F 810 e G 820. Como tal, o sistema operacional 950 acha que tem controle de dois processadores (800 B1 e B2 815). Combinados, os sistemas operacionais acham que há cinco processadores no sistema de computador, quando, na realidade, são apenas três. Threads E 805, F 810, G 820, C 825, I 830, J 840, e 845 K são as mesmas que aquelas mostradas na Figura 8.
[0053] Cada um dos threads pode ter acesso à memória local correspondente a um dos outros processadores usando a invenção descrita aqui. Por exemplo, o thread E 805 poderá acessar a memória local do processador B3 835 enviando um pedido para um tradutor de endereço para acessar a memória local do processador B3 835. Neste exemplo, o tradutor de endereço identifica um endereço real correspondente à memória local do processador B3 835 utilizando uma entrada
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20/27 de tabela de paginação que está localizada em uma tabela de paginação. O endereço real pode corresponder a uma memória local física, ou o endereço real pode corresponder a uma área de cópia eletrônica que inclui uma cópia eletrônica dos dados do processador B3 835 (ver figuras 1 a 7 e texto correspondente para mais detalhes quanto à tradução de endereço).
[0054] arquitetura
A Figura 10 é um diagrama mostrando uma de elemento processador que inclui uma pluralidade de processadores heterogêneos. Os processadores heterogêneos compartilham uma memória comum e um barramento comum. A arquitetura de elemento processador (PEA) 1000 envia e recebe informações para/ de dispositivos externos através entrada/ saída 1070, e distribui as informações para o plano de controle 1010 e plano de dados 1040 utilizando o barramento de elemento processador 1060. O plano de controle 1010 gerencia o PEA 1000 e distribui trabalho para o plano de dados 1040.
[0055] O plano de controle 1010 inclui unidade de processamento 1020 que executa o sistema operacional (OS) 1025. Por exemplo, a unidade de processamento 1020 pode ser um núcleo PC Power que está incorporado no PEA 1000 e o OS 1025 pode ser um sistema operacional Linux. A unidade de processamento 1020 gerencia uma tabela de mapeamento de memória comum para PEA 1000. A tabela de mapeamento de memória corresponde às localizações de memória incluídas no PEA 1000, tal como a memória L2 1030, bem como memória nãoprivada incluída no plano de dados 1040 (veja as Figuras 11A e 11B, e texto correspondente para mais detalhes sobre o mapeamento de memória).
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21/27 [0056] O plano de dados 1040 inclui complexo de processamento sinergético (SPC) 1045, 1050 e 1055. Cada SPC é utilizado para processar informações de dados e cada SPC pode ter diferentes conjuntos instrução. Por exemplo, o PEA 1000 pode ser utilizado em um sistema de comunicações sem fio e cada SPC pode ser responsável pelo processamento separado de tarefas, tais como a modulação, processamento de taxa de chip, codificação e interfaceamento de rede. Em outro exemplo, cada SPC pode ter conjuntos de instrução idênticos e podem ser utilizados em paralelo para realizar operações que se beneficiam de processos paralelos. Cada SPC inclui uma unidade de processamento sinérgica (SPU), que é um núcleo de processamento, tal como um processador de sinal digital, um microcontrolador, um microprocessador, ou uma combinação desses núcleos.
[0057] Os SPC 1045, 1050 e 1055 estão ligados ao barramento de elemento processador 1060, que transmite informações entre o plano de controle 1010, o plano de dados 1040, e entrada / saída 1070. O barramento 1060 é um barramento multi-processador coerente on-chip que passa informações entre E / S 1070, o plano de controlo 1010 e plano de dados 1040. E/ S 1070 inclui lógica flexível de entrada / saída que atribui dinamicamente pinos interface para controladores de entrada / saída baseados em dispositivos periféricos que estão ligados ao PEA 1000. Por exemplo, o PEA 1000 pode ser ligado a dois dispositivos periféricos, tais como o periférico A e o periférico B, em que cada periférico se conecta a um determinado número de pinos de entrada e saída no PEA 1000. Neste exemplo, a lógica flexível de entrada / saída é configurada para rotear os pinos de entrada e saída externos do PEA 1000 que estão
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22/27 ligados a um periférico A para um primeiro controlador de entrada/saída (ou seja, IOC A) e rotear os pinos de entrada e saída externos do PEA 1000 que estão ligados a um periférico B para um segundo controlador de entrada/saída (ou seja, COI B).
[0058] A figura 11A ilustra um sistema de tratamento de informação que é um exemplo simplificado de um sistema de computador capaz de realizar as operações de computação descritas a seguir. O exemplo apresentado na Figura 11A mostra uma pluralidade de processadores heterogêneos usando um mapa memória comum, a fim de compartilhar memória entre os processadores heterogêneos. O dispositivo 1100 inclui a unidade de processamento 1130 que executa um sistema operacional para os dispositivos 1100. A unidade de processamento 1130 é semelhante à unidade de processamento 1020 mostrada na Figura 10. A unidade de processamento 1130 utiliza mapeamento de memória do sistema 1120 para alocar espaço de memória em todo o dispositivo 1100. Por exemplo, a unidade de processamento 1130 usa o mapa de memória do sistema 1120 para identificar e alocar áreas de memória quando a unidade de processamento 1130 quando um pedido de memória. A unidade de processamento 1130 acessa a memória L2 1125 para a recuperação de dados e informações de pedidos. A memória L2 1125 é semelhante à memória L2 1030 mostrada na Figura 10.
[0059] O mapa de memória do sistema 1120 separa as áreas de mapeamento de memória em regiões que são as regiões 735, 745, 750, 755 e 760. A região 735 é uma região de mapeamento para a memória de sistema externa que pode ser controlada por um dispositivo de entrada/ saída separado. A região 745 é uma região de mapeamento para as localizações
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23/27 de armazenamento não-privadas correspondentes a um ou mais complexos de processamento sinergéticos, tal como o SPC 1102. O SPC 1102 é semelhante ao SPC mostrado na Figura 10, tal como o SPC A 1045. O SPC 1102 inclui memória local, tal como o armazenamento local 1110, em que parte da memória local pode ser alocada para a memória do sistema global para os outros processadores terem acesso. Por exemplo, 1 MB do armazenamento local 1110 pode ser atribuído ao armazenamento não-privado, em que se torna acessível por outros processadores heterogêneos. Neste exemplo, aliases de armazenamento local 745 gerenciam o 1 MB de armazenamento não privado localizado no armazenamento local 1110.
[0060] A região 750 é uma região de mapeamento para buffers de tradução lookaside (TLB' s) e controle do fluxo de memória (registradores MFC). Um buffer de tradução lookaside inclui referências cruzadas entre os endereços virtuais e os endereços reais de paginação referenciados recentemente da memória. O controle do fluxo de memória fornece funções de interface entre o processador e o barramento, como controle de DMA e sincronização.
[0061] A região 755 é uma região de mapeamento para o sistema operacional e é uma memória de sistema com pinos com garantias de largura de banda e latência. A região 760 é uma região de mapeamento para dispositivos de entrada/ saída que são externos ao dispositivo 1100 e são definidos pelo sistema e arquiteturas de entrada / saída.
[0062] O complexo de processamento sinergético (SPC) 1102 inclui unidade de processamento sinergéticas (SPU) 1105, armazenamento local 1110, e unidade de gerenciamento de memória (MMU) 1115. A unidade de processamento 1130 gerencia o SPU 1105 e processa dados em resposta à direção
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24/27 processamento armazenamento da unidade de processamento 1130. Por exemplo, a SPU 1105 pode ser um núcleo de processamento sinal digital, um núcleo microprocessador, um núcleo microcontrolador ou uma combinação desses núcleos. O armazenamento local 1110 é uma área de armazenamento que o SPU 1105 configura para a área de armazenamento privada e uma área de armazenamento nãoprivado. Por exemplo, se o SPU 1105 requer uma quantidade substancial de memória local, o SPU 1105 pode alocar 100% do armazenamento local 1110para memória privada. Em outro exemplo, se o SPU 1105 requer uma quantidade mínima de memória local, o SPU 1105 pode alocar 10% do armazenamento local 1110 para memória privada e alocar os 90% restantes de armazenamento local 1110 para memória não privada (ver Figura 11B e texto correspondente para mais detalhes sobre a configuração de armazenamento local).
[0063] As porções de armazenamento local 1110 que são alocadas à memória não privada são gerenciadas pelo mapa de memória de sistema 1120 na região 745. Estas regiões de memória não-privadas podem ser acessadas por outras SPUs ou por unidade de processamento 1130. MMU 1115 inclui uma função de acesso de memória direto (DMA) e transmite informações a partir de um armazenamento local 1110 para outras localizações de memória dentro do dispositivo 1100.
[0064] A Figura 11B é um diagrama mostrando uma área de armazenamento local dividido em memória privada e memória não privada. Durante o boot do sistema, a unidade de sinérgico (SPU) 1160 particiona o local 1170 em duas regiões, que são o armazenamento privado 775 e o armazenamento não privado 780.
A SPU 1160 é semelhante à SPU 1105 e o armazenamento local
1170 é semelhante ao armazenamento local 1110 que são
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25/27 mostrados na figura 11A. O armazenamento privado 775 é acessível pela SPU 1160, enquanto o armazenamento não privado 780 é acessível pela SPU 1160, bem como de outras unidades de processamento dentro de um determinado dispositivo. A SPU 1160 utiliza armazenamento privado 775 para acesso rápido aos dados. Por exemplo, a SPU 1160 pode ser responsável por cálculos complexos que requerem que a SPU 1160 acesse rapidamente extensas quantidades de dados que são armazenados na memória. Neste exemplo, a SPU 1160 podem alocar 100% do armazenamento local 1170 para armazenamento privado 775, a fim de garantir que a SPU 1160 tenha memória local suficiente para o acesso. Em outro exemplo, a SPU 1160 pode não exigir uma grande quantidade de memória local e, portanto, pode alocar 10% do armazenamento local 1170 para armazenamento privado 775 e alocar os 90% restantes do armazenamento local 1170 para armazenamento não privado 780.
[0065] Uma região de mapeamento de memória do sistema tal como aliases de armazenamento local 1190, gerencia porções do armazenamento local 1170 que são alocadas para o armazenamento não privado. Aliases de local de armazenamento 1190 é semelhante à aliases de local de armazenamento 745 que é mostrada na figura 11A. Aliases de local de
armazenamento 1190 gerenciam o armazenamento não privada
para cada SPU e permite que outros SPU acessem o
armazenamento não privada, bem como uma unidade de
processamento de controle de dispositivo.
[0066] Embora o sistema de computador descrito nas figuras 10, 11A, e 11B são capazes de executar os processos descritos neste documento, este sistema de computador é simplesmente um exemplo de um sistema de computador. Aqueles qualificados na técnica irão apreciar que muitos outros
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26/27 projetos de sistema de computador são capazes de realizar os processos descritos a seguir.
[0067] Uma das implementações preferidas da invenção é uma aplicação, ou seja, um conjunto de instruções (código de programa) em um módulo de código que pode, por exemplo, ser residente na memória de acesso aleatório do computador. Até exigido pelo computador, o conjunto de instruções pode ser armazenado em uma outra memória de computador, por exemplo, em uma unidade de disco rígido, ou em um armazenamento removível, como um disco óptico (para eventual utilização em um CD-ROM) ou disquete (para eventual utilização de uma unidade de disquete), ou baixado através da Internet ou outra rede de computadores. Assim, a presente invenção pode ser implementada como um produto de programa de computador para uso em computador. Além disso, embora os vários métodos descritos são convenientemente executados em um computador de uso geral seletivamente ativado ou reconfigurado por software, uma pessoa de habilidade ordinária na técnica também reconhecerá que tais métodos podem ser realizados em hardware, em firmware, ou em aparelhos mais especializados construídos para realizar as etapas necessárias do método.
[0068] Embora concretizações particulares da presente invenção tenham sido apresentadas e descritas, será óbvio para aqueles qualificados na técnica que, com base nos ensinamentos aqui apresentados, mudanças e alterações podem ser feitas sem se afastar da presente invenção e de seus aspectos mais amplos e, portanto, as reivindicações anexas englobam em seu escopo todas essas alterações e modificações que estão dentro do verdadeiro escopo da presente invenção. Além disso, deve ser entendido que a invenção é definida
Petição 870170057703, de 10/08/2017, pág. 34/40
27/27 exclusivamente pelas reivindicações anexas. Será entendido por aqueles com habilidade na técnica que, se um número específico de um elemento de reivindicação introduzido é pretendido, tal pretensão será recitada explicitamente nas reivindicações, e na ausência de tal recitação, essa limitação não está presente. Para um exemplo não-limitante, com uma ajuda para a compreensão, as seguintes reivindicações anexas contêm o uso de frases introdutória pelo menos um e um ou mais, para introduzir elementos de reivindicação. No entanto, a utilização de tais expressões não deve ser interpretado de forma a concluir que a introdução de um elemento de reivindicação pelo artigo indefinido um ou uma limite qualquer reivindicação particular que contenha tal elemento de reivindicação introduzido para invenções que contenham apenas um desses elementos, mesmo quando a mesma reivindicação inclui as frases de introdução um ou mais ou pelo menos e artigos indefinidos tais como um ou uma, o mesmo é válido para a utilização nas reivindicações dos artigos definidos.
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1/3

Claims (11)

  1. REIVINDICAÇÕES
    1. Método para virtualização de recursos de processador caracterizado pelo fato de que compreende:
    receber uma solicitação de thread (410) de um sistema operacional em execução em um primeiro processador para acionar uma thread;
    em resposta a receber uma solicitação de thread, determinar um estado de processador (430) de um segundo processador, o segundo processador incluindo dados em um armazenamento local (1170) acessível pela thread;
    em resposta a determinar que o estado do segundo processador indica que a thread deveria acessar uma cópia virtual dos dados, copiar os dados (460) do armazenamento local do segundo processador para uma área de cópia virtual (320), resultando em uma cópia virtual dos dados;
    após a cópia, receber uma solicitação de dados da thread que inclui um endereço eficaz, em que i endereço eficaz corresponde aos dados que estão localizados no armazenamento local do segundo processador;
    traduzir o endereço eficaz para um endereço real usando uma entrada de tabela de página, em que o endereço real corresponde à área de cópia virtual; e fornecer a cópia virtual dos dados localizados na área de cópia virtual para o primeiro processador usando o endereço real.
  2. 2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a área de cópia virtual é selecionada do grupo que consiste de um cache (330), um kernel (340) e um disco (350).
  3. 3. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que ainda compreende:
    Petição 870170089234, de 20/11/2017, pág. 8/10
    2/3 recuperar uma ou mais políticas (610);
    determinar (620) se restaura os dados com base em uma ou mais das políticas; e restaurar os dados em resposta à determinação, a restauração ainda compreendendo:
    recuperar (625) os dados da área de cópia virtual; salvar (630) os dados no armazenamento local; e mudar uma entrada de tabela de página que corresponde à restauração.
  4. 4. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o armazenamento local (1170) corresponde aos registros localizados no segundo processador (1160).
  5. 5. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro processador (1130) é uma unidade de processamento e o segundo processador (1102) é uma unidade de processamento sinérgica.
  6. 6. Meio operável por computador para virtualização de recursos de processador caracterizado pelo fato de que tem o método definido em qualquer das reivindicações 1 a 5 gravado no mesmo.
  7. 7. Sistema para virtualização de recursos de processador compreendendo:
    uma pluralidade de processadores (100, 800, 815, 835); um ou mais dispositivos de armazenamento não voláteis acessíveis pela pluralidade de processadores;
    uma memória compartilhada acessível pela pluralidade de processadores; e caracterizado pelo fato de que uma ferramenta de gerenciamento de dados para fornecer dados para uma thread, a ferramenta de gerenciamento de dados compreendo um meio
    Petição 870170089234, de 20/11/2017, pág. 9/10
    3/3 operável por computador eficaz para executar o método tal como definido em qualquer uma das reivindicações 1 a 5.
  8. 8. Sistema, de acordo com a reivindicação 7, caracterizado pelo fato de que o endereço real corresponde a uma área de cópia virtual, a área de cópia virtual selecionado do grupo que consiste de um cache (330), um kernel (340) e um disco (350).
  9. 9. Sistema, de acordo com a reivindicação 7, caracterizado pelo fato de que o meio operável por computador é ainda eficaz para:
    recuperar (610) uma ou mais políticas de um ou mais dispositivos de armazenamento não-voláteis;
    determinar (630) se restaura os dados com base em uma ou mais políticas; e restaurar os dados em resposta à determinação, o meio operável por computador ainda efetivo para:
    recuperar (625) os dados de uma área de cópia virtual incluída na memória compartilhada;
    salvar (630) os dados no armazenamento local; e mudar (635) uma entrada de tabela de página que corresponde à restauração.
  10. 10. Sistema, de acordo com a reivindicação 7, caracterizado pelo fato de que o primeiro processador (1130) e o segundo processador (1102) são heterogêneos.
    Petição 870170089234, de 20/11/2017, pág. 10/10
    1/11
    FIGURA 1
    2/11
    FIGURA 2
    3/11
    FIGURA 3
    4/11 f' F'm À < 42g )
    FIGURA 4
    5/11
    Armazenamento local B 12&
    FIGURA 5
    6/11
    Ψ
    Λ Retornar
    FIGURA 6
    7/11 não
    FIGURA 7
    8/11
    .. Processador B2 ; Thread G 820 ·' Thread H 825 ; Thread 1 830 :
    Processador Β3 Thread
    AJâSÍJA·’
    Thread K V--' 845 /
    Espaço de Endereça mento 850 Endereço áfétivo E Endereço Efetivo F 8^0^'·^··- Endereço Efetivo G Endereço Efetivo H Endereço Efetivo 1 . EndereçoEfetivo J /.U/.03 /. „ Endereço Efetivo K 11Í885/J,/'
    FIGURA 8
    9/11
    ProcessadorA /,/,: 100 /
    z* /
    / \ / > \x' \ \ / χ \ v \/\ /\ \ / \ \ z*·
    Processador B2 ///;&ÍÊ·/· .
    Thread G
    820 >·;·:
    Thread H
    -/'/825
    X! Thread I 830
    Processador B3
    Thread J
    Wsé;
    Thread K : 845/
    FIGURA 9
    10/11
    FIGURA 10
  11. 11/11
    FIGURA 11A
    FIGURA 11B
BRPI0515920-2A 2004-09-30 2005-08-24 Método, meio operável por computador e sistema para virtualização de recursos de processador BRPI0515920B1 (pt)

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