BR112019018177A2

BR112019018177A2 - Método de codificação/decodificação de código polar e aparelho de codificação/decidificação

Info

Publication number: BR112019018177A2
Application number: BR112019018177-6A
Authority: BR
Inventors: Huang Lingchen; Li Rong; Xu Chen; Zhang Gongzheng; Dai Shengchen
Original assignee: Huawei Technologies Co., Ltd.
Priority date: 2017-03-02
Filing date: 2018-03-02
Publication date: 2020-03-31
Also published as: US11095312B2; CN114553243A; US20200028524A1; EP3579423A4; WO2018157854A1; CN108540141A; CN108540141B; EP3579423A1

Abstract

modalidades deste pedido de patente fornecem um método de codificação polar que inclui: executar codificação de crc em um bloco de informações para obter um bloco codificado de crc com um comprimento de b, onde um comprimento de crc é lcrc, um comprimento de bloco de informações é k, e b = k + lcrc; intercalar o bloco codificado de crc, onde lpc bits de crc em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de crc dos lpc bits de crc está localizado após todos os bits verificados mediante utilização do bit de crc, e lpc é um inteiro maior que 0 e menor que lcrc; e mapear os blocos codificados intercalados para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar. o método de codificação pode ainda melhorar o desempenho de um código polar ca.

Description

MÉTODO DE CODIFICAÇÃO/DECODIFICAÇÃO DE CÓDIGO POLAR E APARELHO DE CODIFICAÇÃO/DECODIFICAÇÃO

CAMPO TÉCNICO [001] Modalidades da presente invenção referem-se ao campo de comunicações sem fio e, mais especificamente, a um método de codificação/decodificação polar e a um aparelho de codificação/decodificação.

ANTECEDENTES [002] Em um sistema de comunicações, a confiabilidade de transmissão de dados é geralmente melhorada por meio de codificação de canal, para garantir qualidade de comunicação. Código polar (Inglês: polar code) proposto pelo professor Turco Arikan é o primeiro código de alto desempenho que provou teoricamente ser capaz de alcançar uma capacidade de Shannon e que tem baixa complexidade de codificação/decodificação. O código polar é um código linear de blocos. Uma matriz de codificação do código polar é Gn, e um processo de codificação é xi^N = ui^N Gn, onde ui^N = (ui, U2, us, . . ., un) é um vetor linha binário de um comprimento N (a saber, um comprimento de código mãe) , Gn é uma matriz NxN, e Gn = ^2®^<log2^<w) ’. F 2®^<log ₂ <^w> > é definido como um produto de

Γ1 Kronecker (Kronecker) de log₂N matrizes F₂. A matriz F2= [i U [003] Em um processo de codificação de um código polar convencional, uma parte dos bits de ui^N são utilizados para transportar informação e são referidos como bits de informação, e um conjunto de índices destes bits é denotado como A. A outra parte de bits é configurada para valores fixos que são pré-acordados por uma extremidade de transmissão e uma extremidade de recepção e são referidos como bits fixos ou bits congelados (frozen bits), e um

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2/68 conjunto de índices dos bits fixos é representado mediante utilização de um conjunto complemento A^c de A. 0 processo de codificação do código polar é equivalente a xi^N = uaGn (A) ®uaC Gn(A^c) . Aqui, Gn(A) é uma submatriz obtida baseada em linhas correspondentes aos índices no conjunto A em Gn, e Gn(A^c) é uma submatriz obtida baseada em linhas correspondentes aos índices no conjunto A^c em Gn. ua é um conjunto de bits de informação em ui^N, e uma quantidade de bits de informação é K; e un é um conjunto de bits congelados em ui^N, uma quantidade de bits congelados é (N-K) , e os bits congelados são bits conhecidos. Valores destes bits congelados são geralmente configurados para 0. Contudo, os bits fixos podem ser configurados aleatoriamente desde que a extremidade de transmissão e a extremidade de recepção pré-acordem. Quando os bits fixos são configurados para 0, a saída de codificação do código polar pode ser simplificada como: xi^N = uaGn(A) , e xi^N = uaGn(R) , Gn (A) é uma matriz KxN.

[004] Um processo de construção do código polar, a saber, um processo de seleção do conjunto A, determina o desempenho do código polar. O processo de construção do código polar é geralmente como segue: um total de N canais polarizados respectivamente correspondentes a N linhas da matriz de codificação são determinados baseados em um comprimento de código mãe N; é calculada a confiabilidade dos canais polarizados; e índices dos primeiros K canais polarizados com confiabilidade relativamente elevada são usados como elementos no conjunto A, e índices correspondentes a (N-K) canais polarizados remanescentes são usados como elementos no conjunto A^c dos índices dos bits fixos. O conjunto A determina posições dos bits de informação, e o conjunto A^c

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3/68 determina posições dos bits fixos.

[005] Em uma extremidade de decodificação, o código polar pode ser decodificado em sequência a partir de um primeiro bit mediante utilização de um algoritmo de decodificação de cancelamento sucessivo (Inglês: Successive Cancellation, SC abreviado). Um algoritmo de decodificação de lista de cancelamento sucessivo (Inglês: Successive Cancellation List, SCL abreviado) é um melhoramento em relação ao algoritmo de decodificação de SC. Com base no algoritmo de decodificação de SCL, uma pluralidade de resultados de decodificação de candidatos é mantida em um processo de decodificação. Na SCL, o processo de decodificação é considerado como um processo de pesquisa de percurso. Para ser especifico, é usado um primeiro bit como um nó raiz para extensão de um percurso, e é usada uma métrica para avaliar o percurso. A métrica é atualizada dinamicamente com extensão do percurso de acordo com uma regra predefinida. Para cada tempo de extensão (quando um bit seguinte é decodificado), L percursos candidatos cujas métricas de percurso são ótimas em uma camada corrente são mantidos até que a extensão seja executada até uma última camada (um último bit é decodificado). Finalmente, um percurso cuja métrica é ótima nos L percursos candidatos é usado como saida de decodificação. Pode ser obtido desempenho de decodificação de máxima probabilidade mediante utilização do algoritmo de decodificação de SCL.

[006] Para melhorar o desempenho de um código polar, é proposto um código CA polar para melhorar o código polar no estado da técnica. O código CA polar é um código polar concatenado de CRC (Inglês: Cyclic Redundancy Check,

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4/68 verificação de redundância cíclica), e é referido como um código CA polar. Codificação de CRC é executada em um bloco de informações, e em seguida bits codificados de CRC são mapeados para bits de informação. Correspondentemente, durante decodificação, é usado um algoritmo de decodificação de CA-SCL (Lista de Cancelamento Sucessivo Auxiliado por CRC) para decodificação, em outras palavras, um percurso candidato que passa na CRC é selecionado, a partir das L saidas de percursos candidatos em decodificação de SCL, como saída de decodificação. Se for detectado um percurso correto devido a uma baixa métrica em um nó intermediário de decodificação de CA-SCL, uma verificação de CRC subsequente não pode melhorar o desempenho de decodificação de SCL.

SUMÁRIO [007] Modalidades deste pedido de patente fornecem um método de codificação polar, um aparelho de codificação, um método de decodificação e um aparelho de decodificação, para melhorar ainda mais o desempenho de um código CA polar.

[008] De acordo com um primeiro aspecto, é fornecido um método de codificação que inclui:

executar codificação de CRC em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B, onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K, e B = K + Lcrc;

intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e

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5/68 mapear o bloco codificado intercalado para posições de bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, onde as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.

[009] De acordo com um segundo aspecto, é fornecido um aparelho de codificação que inclui:

uma unidade de codificação de CRC, configurada para executar codificação de CRC em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B, onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K, e B = K + Lcrc;

uma unidade de intercalação, configurada para intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e uma unidade de codificação polar, configurada para: mapear o bloco codificado obtido após a intercalação ser executada pela unidade de intercalação para posições de bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de

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6/68 código codificada polar, onde as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.

[0010] De acordo com um terceiro aspecto, é fornecido um aparelho de codificação que inclui:

uma memória, configurada para armazenar um programa; e um processador, configurado para executar o programa armazenado na memória, onde quando o programa é executado, o processador é configurado para: executar codificação de CRC em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B, onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K, e B = K + Lcrc; intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e mapear o bloco codificado intercalado para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, onde as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.

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7/68 [0011] De acordo com um quarto aspecto, é fornecido um aparelho de codificação que inclui:

ao menos uma extremidade de entrada, configurada para

receber um bloco de um processador	informações;
de	sinais,	configurado	para:	executar
codificação de CRC	no	bloco de	informações	para	obter um
bloco codificado de	CRC com um	comprimento	de B,	onde um
comprimento de CRC	é	Lcrc, um comprimento de	bloco de

informações é K, e B = K + Lcrc; intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e mapear o bloco codificado intercalado para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, onde as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar; e ao menos uma extremidade de saida, configurada para fornecer a palavra de código codificada polar obtida pelo processador de sinais.

[0012] De acordo com um quinto aspecto, é fornecido um método de codificação polar que inclui:

obter posições de bits de informação e de um bit

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8/68 congelado nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de verificação de redundância ciclica CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc;

decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é definido para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação;

desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos, e utilizar, como saida de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso seja ótima.

[0013] De acordo com um sexto aspecto, é fornecido um aparelho de codificação que inclui:

uma unidade de obtenção, configurada para obter posições de bits de informação e de um bit congelado nos bits a serem

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9/68 decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc;

uma unidade de decodificação, configurada para: decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é configurado para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação;

uma unidade de intercalação, configurada para desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e uma unidade de verificação de CRC, configurada para: executar uma verificação de CRC nos T percursos candidatos e utilizar, como saida de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso seja ótima.

[0014] De acordo com um sétimo aspecto, é fornecido um aparelho de codificação que inclui:

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10/68 uma memória, configurada para armazenar um programa; e um processador, configurado para executar o programa armazenado na memória, onde quando o programa é executado, o processador é configurado para: obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é configurado para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação; desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos, e utilizar, como saida de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso seja ótima.

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11/68 [0015] De acordo com um oitavo aspecto, é fornecido um aparelho de decodificação que inclui:

ao menos uma extremidade de entrada, configurada para receber informações referentes a bits a serem decodificados;

um processador de sinais, configurado para: obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas sejam ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é definido para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação; desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos; e ao menos uma unidade de saida, configurada para utilizar, como saida de decodificação, um bloco de informações em um

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12/68 percurso candidato que passe na verificação de CRC e cuja métrica de percurso seja ótima.

[0016] Com referência a todos os aspectos acima mencionados, em uma primeira possivel implementação, a intercalação do bloco codificado de CRC inclui: intercalar o bloco codificado de CRC mediante utilização de uma sequência de intercalação π = [TCi, K2, ···, K_n] , e permutar uma sequência de bits codificados de CRC [bi, b2, ···, bn] em bKi, bK2, · · ·, bKn, onde n é um inteiro maior que 0 e menor que ou igual a B, e um valor de π_η representa um número de sequência de posição de bit que é de um bit de ordem n do bloco codificado intercalado e que está no bloco codificado de CRC antes da intercalação ser executada.

[0017] Com referência a todos os aspectos acima mencionados e à primeira possivel implementação, em uma segunda possivel implementação, Lpc, Lcrc, T e um limite superior de taxa de alarme falso FAR que é especificado em um sistema de comunicações satisfazem a seguinte condição: Lpc < Lcrc - log2T + log2FAR.

[0018] Com referência a todos os aspectos acima mencionados e a ambas as possíveis implementações acima mencionadas, em uma terceira possivel implementação, Lcrc é 27 e Lpc é 8; ou Lcrc é 24 e Lpc é 6; ou Lcrc é 22, 23, 14 ou 15 e Lpc é 4.

[0019] Com referência a qualquer um do quinto ao oitavo aspectos, em uma quarta possivel implementação, a métrica é uma métrica de percurso PM [0020] Com referência a qualquer um do quinto ao oitavo aspectos ou à quarta possivel implementação, em uma quinta possivel implementação, se nenhum dos T percursos candidatos

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13/68 passa na verificação de CRC, um bloco de informações de um percurso cuja métrica é ótima nos T percursos candidatos é usada como saida de decodificação, ou é determinado que a decodificação falha.

[0021] Com referência ao primeiro ao quarto aspectos, em uma sexta possivel implementação, a codificação de CRC é um tempo de codificação de CRC. O bloco codificado de CRC é obtido após apenas o um tempo de codificação de CRC ser executado baseado no comprimento Lcrc.

[0022] Com referência a todos os aspectos e todas as possíveis implementações acima mencionados, em uma sexta possivel implementação, Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc - Lpc = 18.

[0023] Com referência a todos os aspectos e todas as possíveis implementações acima mencionados, em uma sétima possivel implementação, Lpc = 1 e Lcrc = 11; Lpc = 2 e Lcrc = 12; Lpc = 4 e Lcrc = 14; Lpc = 6 e Lcrc = 16; ou Lpc = 8 e Lcrc = 18.

[0024] Com referência a todos os aspectos e todas as possíveis implementações acima mencionados, em uma oitava possivel implementação, Lpc = 1 e Lcrc = 19; Lpc = 2 e Lcrc = 20; Lpc = 4 e Lcrc = 22; Lpc = 6 e Lcrc = 24; ou Lpc = 8 e Lcrc = 26.

[0025] De acordo com um nono aspecto deste pedido de patente, é fornecido um meio de armazenamento legivel por computador. O meio de armazenamento legivel por computador armazena uma instrução, onde quando a instrução é executada em um computador, o computador é capaz de executar o método de codificação ou o método de decodificação nos aspectos acima mencionados ou nas possíveis implementações.

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14/68 [0026] De acordo com outro aspecto deste pedido de patente, é fornecido um produto de programa de computador que inclui uma instrução, onde quando a instrução é executada em um computador, o computador é capaz de executar o método de codificação ou o método de decodificação nos aspectos ou nas possíveis implementações acima mencionados.

[0027] De acordo com ainda outro aspecto deste pedido de patente, é fornecido um programa de computador, onde quando o programa de computador é executado em um computador, o computador é capaz de executar o método de codificação ou o método de decodificação nos aspectos ou nas possíveis implementações acima mencionados.

[0028] Nas modalidades deste pedido de patente, após a codificação de CRC, é executada intercalação no bloco codificado de CRC, de modo que uma parte dos bits de CRC no bloco codificado intercalado seja distribuída entre os bits do bloco de informações, e cada bit de CRC na parte de bits de CRC está localizada após todos os bits verificados mediante utilização do bit de CRC, em outras palavras, cada uma das partes de bits de CRC é usada para verificar apenas bits que são do bloco de informações e estão antes do bit de CRC. No processo de decodificação, a parte de bits de CRC é usada como bits de verificação de paridade para decodificação. Se um bit de informação anterior é decodificado incorretamente, um valor de um bit de CRC que é calculado com base no bit de informação anterior será mais provavelmente consistente com uma LLR recebida. Neste caso, uma métrica do percurso é degradada, e este percurso incorreto mais provavelmente será excluído quando métricas de percursos candidatos forem classificadas. Portanto, o

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15/68 desempenho de decodificação CA-SCL é melhorado.

DESCRIÇÃO RESUMIDA DE DESENHOS [0029] A Figura 1 é um diagrama esquemático de um procedimento básico de comunicação sem fio entre uma extremidade de transmissão e uma extremidade de recepção;

a Figura 2 (a) é um diagrama esquemático de extensão de percurso e cálculo de métrica quando uma LLR de um bit corrente for maior que 1 de acordo com uma modalidade deste pedido de patente;

a Figura 2(b) é um diagrama esquemático de extensão de percurso e cálculo de métrica quando uma LLR de um bit corrente for menor que 0 de acordo com uma modalidade deste pedido de patente;

a Figura 3 é um diagrama esquemático de extensão de percurso e atualização de PM em decodificação de SCL;

a Figura 4 é um diagrama esquemático de um processo de codificação CA polar;

a Figura 5 é um diagrama esquemático de uma construção CA polar;

a Figura 6 é um diagrama esquemático de um processo de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 7 é um diagrama estrutural esquemático de um aparelho de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 8 é um fluxograma esquemático de um método de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 9 é um diagrama esquemático de uma relação de verificação entre cada bit especial de CRC e bits de

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16/68 informação antes do bit especial de CRC de acordo com uma modalidade deste pedido de patente;

a Figura 10 é um diagrama esquemático de uma construção CA polar de acordo com uma modalidade deste pedido de patente;

a Figura 11 é um fluxograma de outro método de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 12 é um diagrama estrutural esquemático de outro aparelho de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 13 é um diagrama estrutural esquemático de ainda outro aparelho de codificação de acordo com uma modalidade deste pedido de patente;

a Figura 14 é um diagrama estrutural esquemático de um aparelho de decodificação de acordo com uma modalidade deste pedido de patente;

a Figura 15 é um fluxograma esquemático de um método de decodificação de acordo com uma modalidade deste pedido de patente;

a Figura 16 é um diagrama esquemático de extensão de percurso e atualização de métrica de percurso em decodif icação de SCL de acordo com uma modalidade deste pedido de patente;

a Figura 17 (a) mostra a comparação entre desempenho de CA polar em um canal de AWGN em uma solução deste pedido de patente e desempenho de CA polar em um canal de AWGN em uma solução convencional quando List = 8 e K = 32;

a Figura 17(b) mostra a comparação entre desempenho de CA polar em um canal de AWGN em uma solução deste pedido de

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17/68 patente e desempenho de CA polar em um canal de AWGN em uma solução convencional quando K = 48;

a Figura 18 é um diagrama estrutural esquemático de outro aparelho de decodificação de acordo com uma modalidade deste pedido de patente; e a Figura 19 é um diagrama estrutural esquemático de ainda outro aparelho de decodificação de acordo com uma modalidade deste pedido de patente.

DESCRIÇÃO DE MODALIDADES [0030] As soluções técnicas nas modalidades deste pedido de patente podem ser aplicadas a um sistema de comunicações 5G ou a um futuro sistema de comunicações, ou podem ser aplicadas a diversos outros sistemas de comunicações tais como um sistema global para comunicações móveis (GSM, Global System for Mobile Communications') , um sistema de acesso múltiplo por divisão de código (CDMA, Code Division Multiple Access), um sistema de acesso múltiplo por divisão de código de banda larga (WCDMA, Wideband Code Division Multiple Access) , um sistema de serviço geral de pacotes de rádio (GPRS, General Packet Radio Service) , um sistema de evolução a longo prazo (LTE, Long Term Evolution) , um sistema duplex por divisão de frequência (FDD, Frequency Division Duplex) LTE, um sistema duplex por divisão de tempo (TDD, Time Division Duplex) LTE, e um sistema universal de sistemas de telecomunicações móveis (UMTS, Universal Mobile Telecommunications System).

[0031] A Figura 1 mostra um procedimento básico de comunicação sem fio. Em uma extremidade de transmissão, uma fonte é enviada após codificação de fonte, codificação de canal e modulação digital serem sequencialmente executadas

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18/68 na fonte. Em uma extremidade de recepção, a fonte é submetida a desmodulação digital, decodificação de canal e decodificação de fonte sequencialmente, e em seguida um coletor é fornecido. Código polar pode ser usado para codificação e decodificação de canal, e decodificação de SC e decodificação de SCL podem ser usadas durante decodificação de canal. Um algoritmo de decodificação de SCL é um melhoramento em relação a um algoritmo de decodificação de SC. Uma pluralidade de percursos candidatos é mantida em um processo de decodificação, e um percurso é selecionado como um resultado de decodificação baseado em uma métrica de cada percurso candidato.

[0032] Para uma métrica de um percurso de ordem 1 PMl(i), ou seja, uma métrica de percurso (Inglês: path metric, PM abreviado) do percurso de ordem 1 quando um bit de ordem i é decodificado, uma fórmula de cálculo é mostrada como fórmula (1) (assumindo que quando LLR>0, um valor correspondente à LLR é 0, ou quando LLR<0, um valor correspondente à LLR é 1):

' PM_L(i — 1), quando o valor correspondente à LLR for

PMi (i) — consistente com um resultado de decisão

PM_L(i — 1) + \LLR_l(i)\, quando o valor correspondente à LLR for v inconsistente com um resultado de decisão fórmula (1) onde LLR(i) representa uma razão log-verossimilhança (Inglês: Log-likelihood Ratio, LLR abreviado) do bit corrente. O valor correspondente à LLR pode ser 0 ou 1. Por exemplo, quando LLR<0, o valor correspondente à LLR é 1, ou quando a LLR>0, o valor correspondente à LLR é 0. Com certeza, em aplicação real, pode ser usado alternativamente outro método. Por exemplo, quando a LLR<0, o valor correspondente à LLR é configurado para 0, ou quando a LLR>0,

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19/68 o valor correspondente à LLR é configurado para 1. Quando a LLR=0, o valor correspondente à LLR pode ser considerado 0 ou 1, e pode ser configurado conforme desejado em aplicação real. Se o valor correspondente à LLR do bit corrente for consistente com o resultado de decisão, a PM permanece inalterada; ou se o valor (0 ou 1) correspondente à LLR do bit corrente for inconsistente com o resultado de decisão, uma valor de penalidade |LLR(i)| é adicionado à PM. O valor de penalidade é um valor absoluto da LLR do bit corrente. Pode ser aprendido a partir da fórmula de cálculo da PM que um menor PM indica que uma probabilidade entre uma palavra de código correspondente ao percurso e um sinal recebido é relativamente elevada e indica que a métrica do percurso é mais desejável. Portanto, um percurso cuja PM é minima pode ser finalmente fornecido como um resultado de decodificação. Na fórmula (1), se o valor (0 ou 1) correspondente à LLR do bit corrente for inconsistente com o resultado de decisão, o valor de penalidade |LLR(i)| pode alternativamente ser subtraído da PM, isto é, PM1(i)=PM1(i—1)-|LLR(i)|. Correspondentemente, selecionar um percurso cuja métrica seja ótima significa selecionar um percurso cuja PM seja máxima. Este pedido de patente utiliza a fórmula (1) como um exemplo para descrição.

[0033] Em um processo de decodificação de SCL, se o bit corrente for um bit de configuração, cada percurso é estendido para dois percursos, e um total de 2L percursos são obtidos por meio de extensão, onde L é uma quantidade de percursos candidatos que necessitam ser finalmente mantidos. Um resultado de decisão de cada nó é 0 ou 1, e uma PM de cada percurso é calculada de acordo com a fórmula precedente.

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Em seguida, os percursos obtidos por meio de extensão são classificados com base nas PMs, L percursos cujas PMs são menores são mantidos, e os L percursos remanescentes são excluídos. Isto é também referido como poda. Se o bit corrente é um bit congelado, um nó correspondente em cada percurso não é estendido e é determinado diretamente como um valor fixo conhecido correspondente, e uma PM do percurso é calculada de acordo com a fórmula (1).

[0034] Para facilidade de descrição, um exemplo no qual quando a LLR<0, o valor correspondente à LLR é 1, ou quando LLR>0, o valor correspondente à LLR é 0 é usado como um exemplo para descrição. Como mostrado na Figura 2(a), se uma LLR(i) de um bit decodificado corrente for maior que 0 (um valor correspondente à LLR é 0), em um processo de extensão de percurso, se o bit corrente for um bit de informação, dois percursos necessitam ser obtidos por meio de extensão. Se um resultado de decisão for também 0, o resultado de decisão é consistente com o valor correspondente à LLR (representado por d na Figura 2). Neste caso, PM(i)=PM(i1). Se um resultado de decisão for 1, o resultado de decisão é inconsistente com o valor correspondente à LLR (representado por x na Figura 2). Neste caso, PM(i)=PM(il) + |LLR(i) I . Se o bit corrente for um bit congelado, um percurso não é estendido, e uma PM é calculada baseada em um valor fixo conhecido. Se o valor fixo conhecido for 0 e o valor correspondente à LLR for também 0, o valor fixo conhecido é consistente com o valor correspondente à LLR. Neste caso, PM(i)=PM(i—1). Se o valor fixo conhecido for 1, o valor fixo é inconsistente com o valor correspondente à LLR. Neste caso, PM(i)=PM(i-1)+|LLR(i)|. Como mostrado na

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Figura 2(b), se uma LLR(i) de um bit decodificado corrente for menor que 0 (um valor correspondente a uma LLR é 1), em um processo de extensão de percurso, se o bit corrente for um bit de informação, dois percursos necessitam ser obtidos por meio de extensão. Se um resultado de decisão for 0, o resultado de decisão é inconsistente com o valor correspondente à LLR. Neste caso, PM(i)=PM(i-1)+|LLR(i)|. Se um resultado de decisão for 1, o resultado de decisão é consistente com o valor correspondente à LLR. Neste caso, PM (i) =PM (i-1) . Se o bit corrente for um bit congelado, um percurso não é estendido, e uma PM é calculada baseada em um valor fixo conhecido. Se o valor fixo conhecido for 0 e o valor correspondente à LLR for também 1, o valor fixo conhecido é inconsistente com o valor correspondente à LLR, e PM (i)=PM(i-1) + |LLR(i) | . Se o valor fixo conhecido for 1, o valor fixo é consistente com o valor correspondente à LLR, e PM(i) =PM(i-l) .

[0035] A Figura 3 mostra um exemplo no qual dois percursos candidatos são mantidos em um processo de decodificação de um algoritmo de decodificação de SCL quando List=2. Geralmente, os primeiros diversos bits são bits congelados, e são configurados para valores fixos, por exemplo, 0. Portanto, a decodificação realmente começa a partir de um primeiro bit de informação. Na Figura 3, um percurso cuja PM é minima é mantido durante cada extensão, e dois percursos candidatos Ll e L2 indicados por setas são finalmente obtidos. Uma PM do percurso Ll é finalmente 0,0, e uma PM do outro percurso L2 é finalmente 0,2. Portanto, o percurso Ll cuja PM é menor, isto é, 0,0, é selecionado como saída de decodificação, e um valor de um bit de informação

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22/68 que é obtido por meio de decodificação é 0011. Um código polar e um código de CRC, (Cyclic Redundancy Check, verificação de redundância cíclica) são concatenados para obter um código concatenado, referido como um código CA polar. Após ser executada uma verificação de CRC, um percurso que passa na CRC é selecionado, como saída de decodificação, a partir de saídas de percursos candidatos na decodificação de SCL. Um algoritmo de decodificação de CA-SCL (lista de cancelamento sucessivo auxiliado por CRC) pode melhorar significativamente o desempenho do código polar.

[0036] Um processo para construir o código CA polar é como segue: Assumindo que um tamanho de bloco de informações é Kinfo, um comprimento de CRC é Kcrc, e um comprimento de código mãe do código polar é N, Kinfo+Krcr canais polarizados com maior confiabilidade necessitam ser selecionados a partir de N canais polarizados como bits de informação, e um canal polarizado remanescente é usado como um bit congelado. Um processo de codificação CA polar é mostrado na Figura 4. Primeiro, é executada codificação de CRC em um bloco de informações, e em seguida um bit codificado de CRC é mapeado para uma posição de um bit de informação. Um valor fixo acordado entre uma extremidade de transmissão e uma extremidade de recepção é configurado em uma posição de um bit congelado. Em seguida, é executada codificação polar para obter um bloco codificado CA polar. Em um processo de decodificação de SCL, o bloco de informações e o bit de CRC são ambos desconhecidos, e é executada decodificação baseada em um processo de decodificação de SCL normal. Após a decodificação de SCL terminar, são obtidos L resultados de decodificação candidatos, e os resultados de decodificação

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23/68 incluem o bloco de informações e o bit de CRC. É executada uma verificação de CRC em cada resultado candidato começando a partir de um percurso cuja PM é minima. Se o percurso passa na verificação de CRC, um bloco de informações no percurso é usado como saida de decodificação. Se nenhum percurso passa na verificação de CRC, um bloco de informações no percurso cuja PM é minima é usado como saida de decodificação, ou uma falha de decodificação é indiretamente indicada.

[0037] Como mostrado na Figura 5, em um processo de codificação/decodificação CA polar, todos os bits de CRC são usados como bits de informação para processamento, e os bits de CRC são usados para fornecer auxilio para seleção de um percurso quando a decodificação de SCL termina. Contudo, em um nó intermediário na SCL, um percurso corrente pode ser excluido devido a uma PM ser excessivamente grande.

[0038] Nas modalidades deste pedido de patente, em um processo de codificação/decodificação CA polar, uma parte de bits de CRC é movida para posições entre bits de um bloco de informações por meio de intercalação, e valores da parte de bits de CRC são determinados baseados em valores de bits de um bloco de informações localizado antes dos bits de CRC, em outras palavras, é executada uma verificação de paridade, mediante utilização dos bits de CRC, nos bits de informação localizados antes dos bits de CRC, de modo a fornecer auxilio para decodificação de SCL do código CA polar. Isto aumenta uma probabilidade de exclusão de um percurso incorreto no modo intermediário, e melhora o desempenho do código CA polar. A parte de bits de CRC pode também ser referida como bits de verificação de paridade (PC) ou bits especiais de CRC. Em qualquer caso, estes bits especiais de CRC satisfazem

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24/68 as seguintes condições: Os bits especiais de CRC estão localizados entre bits de um bloco de informações em uma sequência codificada (sequência de intercalação) , e são usados para verificar apenas os bits do bloco de informações localizados antes dos bits especiais de CRC. Equações de verificação dos bits especiais de CRC são determinadas por meio de decodificação de CRC, isto é, os bits especiais de CRC são usados para verificar que bits são determinados em um processo de codificação de CRC. Bits verificados mediante utilização de um bit especial de CRC não se alteram após a intercalação, mas apenas as posições dos bits a serem verificados se alteram, de modo que todos os bits verificados mediante utilização do bit especial de CRC estão localizados antes do bit especial de CRC. Deste modo, quando o bit especial de CRC é decodificado durante a decodificação, um valor do bit especial de CRC é determinado diretamente baseado nos bits verificados mediante utilização do bit especial de CRC e localizados antes do bit especial de CRC. Uma vez que diferentes parâmetros tais como um comprimento de bloco de informações, um comprimento de CRC e um polinômio gerador de CRC são enviados sempre, uma posição do bit especial de CRC muda e não é sempre uma posição fixa. Uma diferente quantidade de bits especiais de CRC pode alternativamente ser configurada de acordo com um requisito real. Para facilidade de descrição, estes bits são coletivamente referidos como bits especiais de CRC como segue.

[0039] Como mostrado na Figura 6, um processo de codificação inclui as seguintes etapas:

(1) Codificação de CRC: Codificação de CRC é executada

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25/68 em um bloco de informações para obter um bloco codificado de CRC.

(2) Intercalação: Intercalação é executada no bloco codificado de CRC. É usado um algoritmo de decodificação sucessiva de SCL. Se uma parte de bits de CRC é usada como bits de PC para verificação, estes bits de CRC estão relacionados apenas com os bits a serem decodificados localizados fora dos bits de CRC. Por meio da intercalação, pode ser garantido que uma parte de bits de informação que estão distribuídos entre bits do bloco de informações e que são verificados mediante utilização de um bit de CRC estão localizados antes do bit de CRC.

(3) Codificação polar: Um bloco codificado intercalado é mapeado para posições de bits de informação (posições de bits correspondentes a canais polarizados com confiabilidade relativamente elevada). Uma posição de um bit congelado é correspondente a um canal polarizado remanescente, e o bit congelado é configurado para um valor fixo acordado, por exemplo, 0 ou 1. Codificação polar é executada nos bits de informação e no bit congelado para obter uma palavra de código codificada polar.

[0040] Quando decodificação é executada em uma extremidade de recepção, o algoritmo de decodificação de SCL é usado para a decodificação, é executada extensão de percurso nos bits de informação, e é feita uma decisão baseada em uma métrica de percurso. Contudo, extensão de percurso não é exigida para um bit especial de CRC que é distribuído entre blocos de informação e que está localizado após todos os bits de informação verificados mediante utilização do bit especial de CRC, e um valor do bit especial

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26/68 de CRC é determinado baseado nos bits de informação que são obtidos por meio da decodificação e que estão localizados antes do bit especial de CRC. Extensão de percurso não é executada no bit congelado. 0 bit congelado é decodificado diretamente como um valor fixo. Após a decodificação de SCL terminar, são obtidos L percursos candidatos, é executada desintercalação em uma parte ou todos os L percursos candidatos para obter o bloco de informações e os bits de CRC, é executada uma verificação de CRC em cada percurso, e é selecionado um percurso que passa na verificação de CRC e cuja PM é ótima, como saida de decodificação, a partir dos percursos candidatos. Durante decodificação, o bit de CRC pode ser usado para selecionar um resultado de decodificação a partir dos percursos candidatos, e pode também ser usado para uma verificação de erro, isto é, para determinar se o resultado de decodificação é correto ou não. Durante a decodificação, o bit especial de CRC pode ser usado como um bit de PC para decodif icação, de modo a fornecer auxilio para a decodificação de SCL. Isto aumenta uma probabilidade de excluir um percurso incorreto. A verificação de erro pode alternativamente ser executada durante a decodificação. Uma vez encontrado que nenhum dos percursos obtidos por meio de extensão pode passar na verificação executada mediante utilização do bit de CRC, decodificação subsequente é interrompida, isto é, a decodificação é terminada, e é determinado que a decodificação falhou.

[0041] Uma vez que o valor do bit especial de CRC é determinado por valores dos bits de informação que são obtidos por meio da decodificação e que estão localizados antes do bit especial de CRC, uma vez que os bits de

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27/68 informação que são obtidos por meio de decodificação e que estão localizados antes do bit especial de CRC são incorretos, quando o bit especial de CRC é decodificado, uma possibilidade de que uma valor do bit especial de CRC que é obtido por meio de cálculo baseado nos bits de informação seja inconsistente com o valor recebido correspondente a uma LLR aumenta. Correspondentemente, quando uma PM do percurso é calculada, um valor absoluto da LLR do bit especial de CRC é adicionado à PM por meio de cálculo de acordo com a fórmula (1) . Isto aumenta a PM do percurso, de modo que uma possibilidade de excluir o percurso em um processo de decodificação subsequente aumenta.

[0042] Um aparelho de codificação 700 mostrado na Figura 7 pode executar um método de codificação mostrado na Figura 7. O aparelho de codificação 700 inclui uma unidade de codificação de CRC 701, uma unidade de intercalação 702 e uma unidade de codificação polar 703. Como mostrado na Figura 7, o método de codificação nesta modalidade deste pedido de patente pode incluir o processo a seguir:

801. Executar codificação de verificação de redundância ciclica CRC em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B, onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K e B=K+Lcrc.

[0043] A unidade de codificação de CRC 701 é configurada para executar codificação de CRC em um bloco de informações a ser enviado para obter K+Lcrc bits codificados de CRC. Um polinômio gerador de CRC é [Co, Ci, . .., Cn-κ] , onde K é um comprimento de bloco de informações, n=K+Lcrc, e uma matriz geradora original da codificação de CRC é uma matriz de K*n:

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		0		¢1 -	' <<< *		G-k 0	.. . .... 0 ’ ... ... 0
		0			' - (		q ... ... ... .

[0044] Mediante utilização de um método de eliminação Gaussiana, a matriz geradora precedente é simplificada como: G=[I P] , onde I é uma matriz unitária K*K e P é uma matriz K*Lcrc. A matriz G é a matriz K*n. Um número de linha de cada linha pode ser entendido como um número de sequência de um bit de um correspondente bloco de informações, um número de coluna de cada coluna pode ser entendido como um número de sequência de uma correspondente saída de bits após a codificação de CRC, e um valor de cada bit de CRC codificado é uma soma de valores de bits correspondentes a todas as linhas cujos valores são 1 na coluna. Neste caso, cada coluna da matriz P é correspondente a um bit de CRC, e bits correspondentes a números de linhas aos quais valores 1 na coluna são correspondentes são usados como bits do bloco de informações que são verificadas mediante utilização do bit de CRC. Lcrc=4 e K=12 são usados como exemplo. A matriz G=[I P] é gerada por meio de cálculo baseado em um polinômio gerador [1 0 0 1 1] de CRC-4, como mostrado na Tabela 1.

[0045] Neste documento, a codificação de CRC é executada uma vez no bloco de informações.

Tabela 1 Matriz geradora de CRC com um comprimento de CRC de 4 quando k=12

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bloco de informações, e [bl, b2, ..., bl6] representa um bloco codificado de CRC, onde bl3, bl4, bl5 e bl6 são bits de CRC. Pode ser aprendido a partir da tabela que bits do bloco de informações aos quais valores 1 em uma coluna correspondente a bl3 são correspondentes são a2, a3, a4, a5, a7, a9 e alO, e correspondentes bits codificados de CRC são b2, b3, b4, b5, b7, b9 e blO. Portanto, bl3=b2+b3+b4+b5+b7-i-b9+bl0, uma equação de verificação é: b2+b3+b4+b5+b7+b9+bl0+bl3=0, e uma sequência [2, 3, 4, 5, 7, 9, 10, 13] pode ser usada para representar a equação de verificação. Similarmente, para bl4, bl5 e bl6, equações de verificação baseadas na Tabela 1 podem ser respectivamente representadas como [3, 4, 5, 7, 9, 10, 11, 14], [4, 5, 6, 7, 9, 11, 12] e [1, 2, 3, 4, 6, 8, 9, 12] .

[0047] Diferentes comprimentos de CRC são correspondentes a diferentes polinômios geradores de CRC. Um mesmo comprimento de CRC pode ser correspondente a uma pluralidade de diferentes polinômios. A seguir são listados diversos comprimentos de CRC e correspondentes polinômios geradores.

[0048] É assumido que o comprimento Lcrc é 14, e

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30/68 correspondentes polinômios geradores de CRC incluem:

[100111110011111] [101000101010011] [110111111011111] [100000000101011] [111010101110111] [110100100101111] [100111011010011] [101010010011111] [100011001000101] [100011000111101] [110011101010111] [100000000000111] [110111111111111] [100100000000101] [110111001010111] [101111111110111] [100001111010001] [101000111011101] [101010110011101] [111110111011111] [100001001011011] [100011011100011] [101110111111011] [0049] É assumido que o comprimento Lcrc é 15, e correspondentes polinômios geradores de CRC incluem:

[1001111001000111] [1011111111111111] [1001111010100011] [1011011010101111]

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31/68 [1001011111110011] [1001101001111001] [1010100110101101] [1000000000000011] [1011010010001111] [1000011000001101] [1010111111001111] [1110111101111111] [1100111101001011] [1100011000010111] [1000000000101001] [1011100110111101] [1001001011101101] [1001101011001011] [1011011110101011] [1101010100011011] [1010111001110101] [1100010110011001] [1001000010111001] [1110100000010101] [0050] É assumido que o comprimento Lcrc é 18, correspondentes polinômios geradores de CRC incluem:

[1000111001011110011] [1000000000000100111] [1000111000101111101] [1011010000100111111] [1000011011101010111] [1010111110110101101] [1011101110010010011] [1001101010001111011]

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32/68 [1010000111101110011] [1000000000000110001] [1001011111010100111] [1011100111110111101] [1001111011101111001] [1100101100011010011] [1110010101010100111] [1001011111011010101] [0051] É assumido que o comprimento Lcrc é 19, e correspondentes polinômios geradores de CRC incluem:

[11011111011010101111] [10010000000100111111] [10000001001101110101] [11011010001001100111] [10001011111000111001] [11101010111001111111] [10011110110101000101] [10000000000000100111] [10010111010110011001] [11101111011000011111] [10000000000000101001] [10100011101011110011] [10001001111011101011] [10101101000010110101] [10100001011010010011] [11101111001110001111] [0052] É assumido que o comprimento Lcrc é 22, e correspondentes polinômios geradores de CRC incluem:

[11000010001111110100111] [11011011100100000000001]

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33/68 [10100101001101010101001] [11100100010101111010011] [10011100101001101101011] [11101111000011000101101] [11111011111000101100011] [10010111101111011111011] [11011011100000100110001] [11100010110000110100101] [10000000000000000000011] [10101011101101110100111] [11011011110110001001111] [10010010000111100101001] [10000000000000010001111] [11100101011011010100111] [10101010010101001010101] [10110111001110100100011] [10100010011100111111101] [10010001111011110001001] [10001011101111101101111] [0053] É assumido que o comprimento Lcrc é 23, e correspondentes polinômios geradores de CRC incluem:

[101010000001101111100001] [100101101011000010110001] [101101100111100101001001] [110011100110001011100011] [100011010110001101010111] [100001010010111101100001] [100001001001111001110111] [101111001111011001000111] [100000000000000000100001]

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34/68 [100000000000001010101001] [100000000000000000110111] [100100110101101010100101] [101001111011111011011101] [100101101111001110100011] [110101111000000111101011] [101111000100100000110011] [100011010011101011111001] [100011000111011011101111] [0054] É assumido que o comprimento Lcrc é 26, e correspondentes polinômios geradores de CRC incluem:

[110011110000011001111011111] [111010011001101110010011111] [100111111010110111101100111] [101001000010100010111110101] [110110010010101010110010111] [111011011000010100011001111] [111110100110010001001010111] [101001010011110111100111101] [101110100000001111101001111] [101101100000111011100111111] [111010010010111110010011111] [100000000000000000001000111] [110000011011111110011101011] [100111100010110100100101011] [100000000000000000000010011] [100011101110110110000100101] [110001000111101001101011011] [100101000111110110011010111] [100001100001101100001100001]

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35/68 [101100010001010100010001101] [101011110110001001001110111] [100100100011010011101111101] [101011111110111101100011111] [110010110111101111011010011] [0055] É assumido que o comprimento Lcrc é 27, e correspondentes polinômios geradores de CRC incluem:

[1011110000001000110001101011] [1000100001010010110100001101] [1000000000000000000000100111] [1101001100001100011000100111] [1110100010111101000101111111] [1000000000000000000000100011] [1101010011000010001101111111] [1010001101011111111100110101] [1100101101111010101000100111] [1011000011010010101111000111] [1101100001111111111000011011] [1001100101101100101100011111] [1010010000111110110010010111] [1000010010110001100000011111] [1000111010011111101010001111]

802: Intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, e cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC.

[0056] A unidade de intercalação 702 é configurada para intercalar o bloco codificado de CRC. Um resultado de intercalação é que os Lpc bits de CRC estão localizados entre

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36/68 os bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc. 0 fato da unidade de intercalação 702 poder ser configurada para intercalar o bloco codificado de CRC inclui: intercalar o bloco codificado de CRC mediante utilização de uma sequência de intercalação π = [TCi, K2, ···, π_η], e permutar uma sequência de bits codificados de CRC [bi, b2, · · ·, b_n] em bTCi, bK2, . . ., bK_n, onde n é um inteiro maior que 0 e menor que ou igual a B, e um valor de π_η representa um número de sequência de posição de bit que é de um bit de ordem n do bloco codificado intercalado e que está no bloco codificado de CRC antes da intercalação ser executada. Como mostrado na Figura 9, após a intercalação, uma parte dos bits de CRC é distribuída entre os bits do bloco de informações, e cada bit de CRC da parte dos bits de CRC é usado para bits de verificação do bloco de informações que estão localizados antes do bit de CRC, como mostrado por setas na Figura 9.

[0057] Uma quantidade Lpc de uma parte dos bits especiais de CRC pode ser configurada para qualquer inteiro maior que 0 e menor que Lcrc. Por exemplo, se Lcrc=27, um valor de Lpc pode ser qualquer valor na faixa de 1 a 2 6, por exemplo, pode ser 8. Por exemplo, se um valor de Lcrc for 22, 23, 14 ou 15, um valor de Lpc é 4. Pode alternativamente ser especificado que se Lcrc estiver dentro de uma faixa específica, o valor de Lpc é fixo. Por exemplo, se Lcrc for menor que ou igual a 23, o valor de Lpc é sempre configurado para 4 .

[0058] Se for considerada uma taxa de alarme falso (FAR),

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37/68 o valor de Lpc está relacionado com o comprimento de CRC Lcrc, uma quantidade T de percursos nos quais é executada decodificação auxiliada por CRC após decodificação de SCL, e um requisito para a taxa de alarme falso (false alarm rate, FAR) . A taxa de alarme falso indica uma probabilidade de ocorrência de um evento em que um resultado de decodificação é incorreto, mas uma verificação de CRC tem êxito. Por exemplo, o valor de Lpc pode ser selecionado com referência à seguinte fórmula (2);

Lp_C<L_crc- log₂T + log₂FAR fórmula (2) [0059] Na formula (2), Lpc é uma parte do comprimento de CRC, Lcrc é todo o comprimento de CRC, e T é uma quantidade pré-acordada de percursos candidatos que necessitam passar na verificação de CRC para selecionar um resultado de decodificação durante a decodificação. Se existirem L percursos candidatos, T é um inteiro maior que 0 e menor que L.

[00 60] Em um sistema de comunicações, pode ser especificado um limite superior de taxa de alarme falso. Por exemplo, é assumido que uma taxa de alarme falso exigida por um canal de controle de enlace descendente em NR 5G seja menor que ou igual a 2 ¹⁶ (detecção cega não é considerada), e se uma quantidade T de percursos nos quais é executada decodificação auxiliada por CRC após decodificação de SCL ser executada em um código polar for 4, e o comprimento de CRC Lore for 24, uma quantidade de bits de CRC que pode ser usada para uma verificação de paridade é Lpc<(24-2-16)=6. É assumido que uma taxa de alarme falso exigida por um canal de controle de enlace descendente é menor que ou igual a 2 ⁸, e se uma quantidade T de percursos nos quais é executada

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38/68 decodificação auxiliada por CRC após decodificação de SCL ser executada em um código polar for 8, e o comprimento de CRC Lcrc for 24, uma quantidade de bits de CRC que pode ser usada para uma verificação de paridade é Lpc<24-3-8=13.

[0061] Em uma implementação, valores fixos de Lcrc e Lpc podem ser calculados usando L_pc=Lcrc-log2T+log2FAR, isto é, Lcrc-Lp_C=log2T-log2FAR. Por exemplo, se FAR=2 ¹⁶ e T=4, LcrcLpc=18; se FAR=2 ⁸ e T=4, Lcrc-Lpc=10; se FAR=2 ¹⁶ e T=8, Lcrc-Lpc=19; ou se FAR=2 ⁸ e T=8, Lcrc-Lpc=ll. Com certeza, um valor de (Lcrc-Lpc) varia com valores de T e FAR. Diferentes combinações podem alternativamente ser configuradas baseadas no valor de (Lcrc-Lpc) e ser armazenadas em uma extremidade de codificação e uma extremidade de decodificação. Por exemplo, quando LcrcLpc=10, Lpc e Lcrc podem ser: Lpc=l e Lcrc=ll; Lpc=2 e Lcrc=12; Lpc=4 e Lcrc=14; Lpc=6 e Lcrc=16; ou Lpc=8 e Lcrc=18. Quando Lcrc-Lpc=18, Lpc e Lcrc podem ser: Lpc=l e Lcrc=19; Lpc=2 e Lcrc=20; Lpc=4 e Lcrc=22; Lpc=6 e Lcrc=24; ou Lpc=8 e Lcrc=26.

[0062] Um	bit	codificado de	CRC	está	geralmente
localizado em	uma	última posição	de um	bloco	codificado.
Como mostrado	na	Tabela 1, b!3,	bl4,	bl5 e	bl6 estão

localizados após bl, b2, ..., e bl2. Na extremidade de decodificação, é executada uma verificação de CRC após decodificação de todos os blocos de informações e bits de CRC estar terminada. Para permitir uma parte de bits de CRC verificados antes dos terminais de decodificação, as posições de bits de um bloco de informações e dos bits de CRC podem ser alteradas por meio de intercalação, de modo que parte dos bits de CRC esteja localizada entre bits de

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39/68 informação, e bits de um bloco de informação a ser verificado sejam também localizados antes dos bits de CRC.

[0063] A intercalação pode ser executada no bloco codificado de CRC [bi, b2, ···, bn] mediante utilização da sequência de intercalação π = [TCi, K2, ···, K_n] , onde um valor de cada elemento em π é um número de sequência do bloco codificado de CRC, e representa um bloco codificado intercalado C = [Ci, C2, ···, C_n] = [bKi, bK2, . .., bTCn] . A Tabela 1 é usada como um exemplo. A sequência de intercalação pode ser π = [2, 3, 4, 5, 7, 9, 10, 13, 8, 6, 11, 14, 12, 1, 15, 16], e representa uma sequência de intercalação C = [Ci, C₂, ..., C12] = [b2, b3, b4, b5, b7, b9, blO, b!3, b8, b6, bll, bl4, bl2, bl, bl5, bl6], onde bits sublinhados são bits de CRC, e uma correspondência entre bits antes e após a intercalação é mostrada na Tabela 2. Pode ser aprendido que um bit de CRC bl3 é movido para uma posição de C8 após a intercalação, e b2, b3, b4, b5, b7, b9 e blO antes de b8 são todos bits verificados mediante utilização de bl3, e são correspondentes a Cl, C2, C3, C4, C5, C6 e C7, respectivamente. bl4 é movido para uma posição de C12 após intercalação, e b3, b4, b5, b7, b9, blO e bll são todos bits verificados mediante utilização de bl4, e são respectivamente correspondentes a C2, C3, C4, C5, Cg, C?, C9, Cio e Cn intercalados que estão também localizados antes de bl4. As posições de bl5 e bl6 não são alteradas, mas posições de bits verificados mediante utilização de bl5 e bl6 são alteradas. Os bits b4, b5, b6, b7, b9, bll e bl2 verificados mediante utilização de bl5 são correspondentes a C3, C4, Cio, C5, Cg, Cn e C13 intercalados. Os bits bl, b2, b3, b4, b6, b8, b9 e b!2 verificados mediante utilização de b!6 são

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40/68 correspondentes a C14, Ci, C2, C3, Cio, C9, Cg e C13 intercalados. Para o número de sequência do bloco codificado intercalado, equações de verificação são atualizadas para:

Ci+C2+C3+C4+Cs+Cg+C7+C8⁼0;

C2+C3+C4+C5+Cg+C?+C9+Cio+Cii+Ci2⁼O;

C3+C4+Cio+C5+Cg+Cn+Ci3+Ci5⁼O; e

C14 + Cl + C2 + C3 + Clo + C9 + Cg + C13 + C16 = O.

[0064] Equações de verificação representadas por sequências são como segue:

[1, 2, 3, 4, 5, 6, 7, 8]; [2, 3, 4, 5, 6, 7, 9, 10, 11, 12]; [3, 4, 10, 5, 6, 11, 13, 15]; e [14, 1, 2, 3, 10, 9, 6,

13, 16] .

Tabela 2

b

bl

b

b6

bl

2

3

4

5

7

9

0

3

8

1

4

2

5

6

Ci

c₂

c₃

c₄

c₅

c₆

c₇

Cg

c₉

Ci

Cn

C12

C13

Ci

C15

C16

0

4

[0065] Em um exemplo na Tabela 2, bl3 é movido para uma posição que está após todos os bits verificados mediante utilização de bl3 e que está tão perto quanto possivel da parte dianteira. Isto não é limitado a isso. Por exemplo, bl3 pode alternativamente ser movido para uma posição que está perto da parte posterior, por exemplo, movido para uma posição após b8. Similarmente, bl4 pode ser movido para uma posição após bl2. bl3 e bl4 são referidos como bits especiais de CRC. Após a intercalação, os bits especiais de CRC são distribuídos entre bits do bloco de informações, e todos os bits de blocos de informações verificados mediante utilização dos bits especiais de CRC estão localizados antes dos bits especiais de CRC. Os bits de CRC remanescentes bl5

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41/68 e bl6 podem não ser usados como bits especiais de CRC, e ser usados como bits normais de CRC para uma verificação de CRC. A verificação de CRC é executada após os terminais de decodificação e é usada para selecionar um percurso candidato. Os dois bits de CRC estão localizados no final, ou podem ser movidos para qualquer outra posição em um processo de intercalação. Por exemplo, pode ser usada uma sequência de intercalação π = [2, 3, 15, 4, 5, 16, 7, 9, 10, 8, 13, 6, 11, 14, 12, 1]. Uma diferença a partir de um modo de intercalação mostrado na Tabela 3 reside no fato de bl3 ser movido para uma posição após b8, e bl5 e bl6 serem também distribuídos entre os bits do bloco de informações.

Tabela 3

62	63	615	64	65	616	67	69	610	68	613	66	611	614	612	61
Ci	c₂	çq	c₄	c₅	Çg	c₇	c₈	c₉	Cio	Cn	C12	C13	C14	C15	C16

803: Mapear o bloco codificado intercalado para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar.

[0066] A unidade de codificação polar 703 é configurada para: mapear o bloco codificado intercalado para bits de informação, configurar o bit congelado para o valor fixo acordado, e executar codificação polar de Arikan nos bits de informação e no bit congelado para obter a palavra de código codificada polar. A palavra de código obtida por meio de codificação pode também ser referida como um bloco codificado, uma sequência codificada, ou similar. As posições dos bits de informação são correspondentes aos primeiros B canais polarizados de canais polarizados do

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42/68 código polar que são classificados com base na confiabilidade em ordem descendente, um bit correspondente a um dos remanescentes (N-B) canais polarizados é usado como um bit congelado e é configurado para um valor fixo acordado, e N é um comprimento de código mãe do código polar.

[0067] Como mostrado na Figura 10, o código polar, o bloco de informações e os bits de CRC construídos nesta modalidade deste pedido de patente estão distribuídos juntos em um canal polarizado mais confiável, e o bit congelado é distribuído em um canal polarizado cuja confiabilidade é menor que aquela dos bits de informação. Após o bloco codificado intercalado ser mapeado para as posições dos bits de informação correspondentes aos canais polarizados, os bits de CRC são distribuídos entre os bits do bloco de informações. Durante decodificação, uma parte dos bits de CRC são usados como bits de verificação de paridade. Isto pode melhorar uma probabilidade de excluir um percurso incorreto durante decodificação de CA-SCL. Além disso, um bit de CRC remanescente pode ainda ser usado para uma verificação de CRC. Uma vez que uma equação de verificação de um bit especial de CRC é determinada em um processo de verificação de CRC, a equação de verificação não necessita ser configurada separadamente.

[0068] Na etapa 802, a sequência de intercalação pode ser predefinida após cálculo, ou pode ser calculada em um modo em tempo real em um processo de codificação. Existe uma pluralidade de métodos para determinar a sequência de intercalação. A seguir são fornecidos alguns exemplos.

[0069] A sequência de intercalação π é calculada baseada em uma matriz geradora de CRC, no comprimento de CRC Lcrc,

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43/68 no comprimento de bit de informação K e na quantidade Lpc dos bits especiais de CRC, e um processo pode incluir as etapas a seguir:

(1) Permutação elementar de linhas é executada na matriz geradora de CRC G=[I P] para obter G=[I' P'] · (a) Por meio da permutação de linhas, as primeiras pl linhas em uma primeira coluna de P' são 1, e todos os subsequentes elementos são 0. Uma linha de ordem (pi+1) até uma linha de ordem (pi+p2) em uma segunda coluna são 1, e todos os subsequentes elementos são 0. Por analogia, uma linha de ordem (pi+p2. . .+p_n-i+l) em uma coluna de ordem (n-1) é 1, e todos os subsequentes elementos são 0.

(b) Uma sequência inicial de intercalação πο é obtida baseada em números de sequência de colunas correspondentes a elementos 1 em cada linha de P.

(2) Lpc linhas são inseridas em P' para obter P. Os bits especiais de CRC correspondentes a Lpc colunas em P' são selecionados, e em seguida P' é processada para colunas correspondentes a todos os bits de CRC coluna por coluna do seguinte modo:

(a) Se uma coluna de ordem i for correspondente a um bit especial de CRC, uma linha é inserida abaixo de uma linha na qual um último elemento 1 na coluna de ordem i está localizado, e um número da linha inserida é gravado. Um elemento de ordem i na linha inserida é 1, e os elementos remanescentes são 0.

(b) Se uma coluna de ordem i for correspondente a um bit comum de CRC, uma linha é inserida abaixo de qualquer linha, e um número da linha inserida é gravado. Um elemento de ordem i na linha inserida é 1, e os elementos

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44/68 remanescentes são 0.

(3) P é lida. Para as Lpc colunas correspondentes aos bits especiais de CRC em P, um conjunto de números de sequência de linhas aos quais elementos 1 são correspondentes é lido coluna por coluna. Para a coluna de ordem i, um conjunto lido representa uma equação de verificação PCFi.

(4) Com base no número de linha da linha inserida gravado na etapa (2), uma sequência π_ρ = [K+l, K+2, . .., K+Lcrc] é sequencialmente inserida na sequência inicial de intercalação Ko para obter uma sequência final de intercalação π = [TCi, K2, π_η] , e é obtida uma equação final de verificação.

[0070] Deverá ser observado que um processo de operação para a matriz P nas etapas (1) e (2) não é único, desde que um último elemento 1 em cada coluna das Lpc colunas correspondentes aos bits especiais de CRC esteja localizado na linha inserida na etapa (2).

[0071] A seguir é usado CRC-4 como um exemplo para descrever um processo de geração da sequência de intercalação.

[0072] (1) A matriz G=[I P] é gerada por meio de cálculo baseado em um polinômio gerador [1 0 0 1 1] de CRC-4 quando K=12, como mostrado na Tabela 1. Permutação de linhas é executada na matriz geradora G. Uma segunda linha, uma terceira linha, uma quarta linha, uma quinta linha, uma sétima linha, uma nona linha e uma décima linha são permutadas para uma primeira linha, a segunda linha, a terceira linha, a quarta linha, a quinta linha, a sexta linha e a sétima linha com base em números de linhas correspondentes a elementos 1 em uma décima terceira coluna;

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45/68 uma décima primeira linha é permutada para a décima linha baseada em números de linhas correspondentes a elementos 1 em uma décima quarta coluna; uma décima segunda linha é permutada para a décima primeira linha baseada em números de linhas correspondentes a elementos 1 na décima quinta coluna; e G=[I' P'] é finalmente obtida, como mostrado na Tabela 4. Com base em uma matriz quadrada 1' à esquerda de G' , números de sequência de colunas correspondentes a elementos 1 são lidos linha por linha para obter a sequência inicial de intercalação TCo=[2, 3, 4, 5, 7, 9, 10, 8, 6, 11, 12, 1], onde Ko indica intercalação inicial executada no bloco de informações.

Tabela 4

	bl	b2	b3	b4	b5	b6	b7	b8	b9	bio	bll	bl2	bl3	bl4	bl5	bl6
a2	0	1	0	0	0	0	0	0	0	0	0	0	llillll	lllll	lliil	lllll
a3	0	0	1	0	0	0	0	0	0	0	0	0	llillll	lllll	llillll	lllll
a4	0	0	0	1	0	0	0	0	0	0	0	0	llilli	lllll	lllll	lllll
a5	0	0	0	0	1	0	0	0	0	0	0	0	llilli	lllll	lllll	lllll
a7	0	0	0	0	0	0	1	0	0	0	0	0	lliill	llillll	lllll	llillll
a9	0	0	0	0	0	0	0	0	1	0	0	0	llilli	lllll	lllll	lllll
alO	0	0	0	0	0	0	0	0	0	1	0	0	lllll	lllll	llillll	lllll
a8	0	0	0	0	0	0	0	1	0	0	0	0	lliil	lio	lllll	lllll
a6	0	0	0	0	0	1	0	0	0	0	0	0	lliil	1&1	lllll	llillll
all	0	0	0	0	0	0	0	0	0	0	1	0	lllll	lâi	lliil	lllll
al2	0	0	0	0	0	0	0	0	0	0	0	1	lllll	lllll	1111	lllll
al	1	0	0	0	0	0	0	0	0	0	0	0	lliil	lliil	lllll	llili

[0073] (2) Uma linha é inserida em P' para obter P. Um elemento 1 na linha inserida pode ser adjacente a um último elemento 1 na coluna em P', ou pode estar separado de um último elemento 1 na coluna em P' com diversas linhas. A

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46/68 linha inserida representa uma posição de um bit de CRC intercalado. Por exemplo, uma linha é inserida acima de cada uma de uma oitava linha, uma décima segunda linha, uma décima quarta linha e uma décima sexta linha da matriz P' sequencialmente, e uma sequência de números de linhas inseridas é [8, 12, 14, 16], como mostrado da Tabela 5.

[0074] (3) Bits de CRC [13, 14, 15, 16] são inseridos na sequência inicial de intercalação nas posições de [8, 12, 14, 16], para obter uma sequência final de intercalação π = [2, 3, 4, 5, 7, 9, 10, 13, 8, 6, 11, 14, 12, 15, 1, 16] . Equações de verificação dos quatro bits de CRC podem ser representadas em sequência como segue: [1, 2, 3, 4, 5, 6, 7, 8], [2, 3, 4, 7, 9, 10, 11, 12], [3, 4, 5, 6, 10, 11, 13, 14] e [1, 2, 3, 6, 9, 10, 13, 15, 16] .

[0075] As posições das linhas inseridas não são limitadas. Os bits do bloco de informações que satisfazem a verificação podem estar localizados antes dos bits especiais de CRC e tão perto quanto possível da parte dianteira, e as posições de inserção de bits comuns de CRC podem ser aleatórias. Por exemplo, uma linha pode ser inserida acima de cada uma de uma nona linha, uma décima terceira linha, a décima quarta linha e a décima sexta linha da matriz P' sequencialmente, e uma sequência de números de linhas inseridas é [9, 13, 14, 16], como mostrado na Tabela 6. Os bits de CRC [13, 14, 15, 16] são inseridos na sequência inicial de intercalação nas posições [9, 13, 14, 16], para obter uma sequência final de intercalação π = [2, 3, 4, 5, 7, 9, 10, 8, 13, 6, 11, 12, 14, 15, 1, 16] . Equações de verificação dos quatro bits de CRC podem ser representadas em sequência como segue: [1, 2, 3, 4, 5, 6, 7, 9], [2, 3, 4,

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7, 8, 10, 11, 13], [3

4, 5, 6, 10, 11, 13, 14] e [1, 2, 3

6, 9, 10, 13, 15

16] .

Tabela 5

Tabela 6

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lllilli	llilll
1	0
lllilli	lllilli
llilll	lillill
lllilli	lllilli
0	1
0	0
lllilli	lllilli
0	0

liliii	llilll
0	0
lllilli;	llilll
lllilli;	llilll
fill	llilll
0	0
1	0
lllll







0	1

[0076] A Figura 11 é um fluxograma esquemático de outro método de codificação de acordo com uma modalidade deste pedido de patente. O método pode ser executado pelo aparelho de codificação mostrado na Figura 7 ou por um aparelho de codificação mostrado na Figura 12 ou Figura 13. O método inclui as etapas a seguir:

1101: Obter um comprimento de CRC Lcrc e um polinômio de CRC. Esta etapa pode ser executada por uma unidade de obtenção 701 na Figura 7, um processador 1202 na Figura 12, ou um processador de sinais 1302 na Figura 13. O comprimento de CRC Lcrc pode ser pré-configurado em uma extremidade de transmissão e em uma extremidade de recepção em um sistema de comunicações.

1102: Executar codificação de CRC em um bloco de informações. Esta etapa pode ser executada pela unidade de codificação de CRC 701 na Figura 7, o processador 1202 na Figura 12, ou o processador de sinais 1302 na Figura 13.

[0077] É assumido que A=K, B=K+Lcrc, uma entrada de sequência na codificação de CRC é ao, ai, a2, ···, Sa-i, bits de verificação gerados após a codificação de CRC são po, pi, ···, PLcrc-i, e uma saida de sequência após a codificação de

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CRC é bi, b2, · · ., bB-i · A sequência obtida por meio da codificação de CRC satisfaz a fórmula (3).

(b_k = a_k, parak = 0,1,2, ...,A — 1 i λ λ I λ λ ι q di fórmula (3) (b_k = p_k-_A, parak = A,A + 1,A + 2, ...,B — 1

1103: Obter uma sequência intercalada π = [JCi, K2, ···, Kb] , onde a sequência intercalada pode ser predefinida, ou pode ser obtida por meio de cálculo baseado em uma matriz geradora de CRC, um comprimento de bloco de informações e um comprimento de CRC Lcrc. Por meio de intercalação, Lpc bits de CRC localizados entre bits do bloco de informações, e bits de informação a serem verificados estão localizados antes do bit de CRC. Lpc pode ser uma quantidade menor que Lcrc, ou pode ser selecionado com base em uma faixa determinada pela fórmula (2) . Lpc é selecionado de acordo com uma regra predefinida, e pode ser configurado na extremidade de transmissão e na extremidade de recepção no sistema de comunicações.

1104: Intercalar, com base na sequência de intercalação, a sequência bi, b2, ···, be-i fornecida após a codificação de CRC para obter uma sequência de intercalação Co, Ci, . . ., Cci, onde C=B. Valores da sequência Co, Ci, . .., Cc-i são correspondentes a bJCi, bK2, . .., bTÍE.

1105: Configurar valores dos bits de informação e de um bit congelado para obter di, d2, . .., do-ι, onde D=N e N é um comprimento de código mãe de um código polar. Esta etapa pode ser executada pela unidade de codificação polar 703 na Figura 7, pelo processador 1202 na Figura 12, ou pelo processador de sinais 1302 na Figura 13. Os valores de conjunto dos bits de informação e do bit congelado são obtidos baseados na fórmula (4).

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50/68 {di = Cj, i c um conjunto de bits de informação ou um conjunto de bits de CRC d_t— O, i E um conjunto de bits congelados fórmula (4)

1106: Executar codificação polar de Arikan para fornecer uma sequência codificada eo, ei, e2, . .., Θε-ι, onde E=N. Um processo de cálculo na codificação polar pode ser representado mediante utilização da fórmula (5) a seguir. Esta etapa pode ser executada pela unidade de codificação polar 703 na Figura 7.

[eo, ei, e2, . .., eE-i] = [do, di, d2, . .., dD~i]-F2®ⁿ, onde n=log2N. fórmula (5) [0078] Opcionalmente, o método pode ainda incluir a etapa 1105: Executar correspondência de taxas na sequência codificada, e fornecer uma sequência codificada Fo, Fi, F2, • · ·, Ff-i após a correspondência de taxas, onde F=M, e M é um comprimento de código alvo. Se o comprimento de código alvo M for diferente do comprimento do código mãe N, a correspondência de taxas é executada na sequência codificada obtida na etapa 1105, por exemplo, a correspondência de taxas é executada mediante utilização de um método de repetição, encurtamento ou perfuração. Quando o comprimento do código mãe N for menor que o comprimento do código alvo Μ, (M-N) bits podem ser repetidos na sequência codificada para obter uma sequência codificada do comprimento do código alvo M. Se o comprimento do código mãe N for maior que o comprimento do código alvo Μ, (N-M) bits podem ser perfurados ou encurtados para obter uma sequência codificada do comprimento do código alvo M, onde uma solução de perfuração ou encurtamento pode ser predefinida. A etapa 1105 pode ser executada por uma unidade de correspondência de taxas (não mostrada nas

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51/68 figuras) no aparelho de codificação na Figura 7, no processador 1202 na Figura 12 ou no processador de sinais 1302 na Figura 13.

[0079] Como mostrado na Figura 12, este pedido de patente fornece outro aparelho de codificação 1200 que pode implementar o método de codificação neste pedido de patente. O aparelho de codificação 1200 inclui uma memória 1201 e um processador 1202.

[0080] A memória 1201 é configurada para armazenar um programa.

[0081] O processador 1202 é configurado para: executar o programa armazenado na memória e, quando o programa é executado, executar o método de codificação mostrado na Figura 8. Por exemplo, o método inclui: executar codificação de CRC em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B. Onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K e B=K+Lcrc; intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e mapear o bloco codificado intercalado para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, onde posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B

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52/68 canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.

[0082] Para conteúdo como uma quantidade Lpc de bits especiais de CRC, uma sequência de intercalação e um método de geração, pode ser feita referência ao método de codificação acima mencionado. A memória 1201 pode ser uma unidade fisicamente independente, ou pode estar integrada em um processador 1202. Para outro conteúdo relacionado com o método de codificação, pode ser feita referência à Figura 8 e partes correlatas na modalidade correspondente à Figura 8, e detalhes não são descritos neste documento.

[0083] O aparelho de codificação na Figura 12 pode ainda incluir um transmissor (não mostrado na figura), configurado para enviar um bloco codificado obtido após a codificação polar ser executada nos bits de informação e no bit congelado pelo processador 1202.

[0084] Como mostrado na Figura 13, este pedido de patente fornece ainda outro aparelho de codificação 1300 que pode implementar o método de codificação neste pedido de patente. O aparelho de codificação 1300 inclui ao menos uma extremidade de entrada (input) 1301, um processador de sinais 1302 e ao menos uma extremidade de saida (output) 1303.

[0085] A ao menos uma extremidade de entrada (input) 1301 é configurada para receber um bloco de informações.

[0086] O processador de sinais 1302 é configurado para: executar codificação de CRC no bloco de informações para obter um bloco codificado de CRC com um comprimento de B, onde um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K e B=K+Lcrc; intercalar o bloco codificado de CRC, onde Lpc bits de CRC em um bloco codificado

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53/68 intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e mapear o bloco codificado intercalado para bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, onde posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.

[0087] A ao menos uma extremidade de saída (output) 1303 é configurada para fornecer o bloco codificado obtido pelo processador de sinais 1302.

[0088] Para conteúdo como uma quantidade Lpc de bits especiais de CRC, uma sequência de intercalação e um método de geração, pode ser feita referência ao método de codificação acima mencionado. Opcionalmente, o processador de sinais 1302 pode ser implementado mediante utilização de hardware, por exemplo, um processador de banda base, um circuito de processamento, um codificador, ou um circuito de codificação. Para outro conteúdo relacionado com o método de codificação, pode ser feita referência à Figura 8 e partes correlatas na modalidade correspondente à Figura 8, e detalhes não são descritos neste documento.

[0089] O aparelho de codificação na Figura 12 pode ainda incluir um transmissor (não mostrado na figura), configurado

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54/68 para enviar a saída de bloco codificado pela extremidade de saída (output) 1303.

[0090] O aparelho de codificação neste pedido de patente pode ser qualquer dispositivo com uma função de comunicações sem fio, por exemplo, um ponto de acesso, uma estação, equipamento de usuário, ou uma estação base.

[0091] Um aparelho de decodificação 1400 mostrado na Figura 14 pode ser configurado para executar um método de decodificação neste pedido de patente. Como mostrado na Figura 15, um processo de decodificação inclui o processo a seguir:

1501: Obter posições de bits de informação e de um bit congelado nos bits a serem decodificados.

[0092] Uma unidade de obtenção 1401 é configurada para obter as posições dos bits de informação e do bit congelado nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, e cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC. A unidade de obtenção 1401 pode obter as posições dos bits de informação e do bit congelado baseada em uma sequência de classificação de confiabilidade de canais polarizados, onde a confiabilidade de canais polarizados correspondentes aos bits de informação é maior que a confiabilidade de um canal polarizado correspondente ao bit congelado. Especificamente, com base na sequência de classificação de confiabilidade de canais polarizados, a unidade de obtenção 1401 seleciona K+Lcrc canais polarizados mais confiáveis como bits de informação, e utiliza os canais

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55/68 polarizados remanescentes como bits congelados, onde K é um tamanho do bloco de informações, e Lcrc é uma quantidade de bits de CRC.

1502: Decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas sejam ótimas.

[0093] Uma unidade de decodificação 1402 é configurada para: decodificar sequencialmente os bits a serem decodificados mediante utilização do algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer os L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é configurado para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e bits de CRC remanescentes (Lcrc-Lpc) são decodificados em um modo de decodif icação dos bits de informação.

[0094] Em um processo de decodificação de SCL, é usado um bit de CRC como um bit de informação para decodificação e é um bit desconhecido, e extensão de percurso necessita ser executada no processo de decodificação. Em uma extremidade de codificação, são determinados valores de uma parte de bits de CRC, por meio de intercalação, apenas por bits de informação que estão localizados antes dos bits de CRC. Portanto, se a parte dos bits de CRC é usada como bits de verificação de paridade, os bits de CRC são decodificados

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56/68 em um modo de decodificação do bit congelado, e são usados como bits conhecidos para decodificação, e extensão de percurso não é executada no processo de decodificação, mas os resultados de decodificação da parte de bits de CRC são determinados mediante utilização de equações de verificação e bits de informação decodificados localizados antes da parte dos bits de CRC. Extensão de percurso não necessita ser executada no bit congelado, desde que o bit correspondente seja diretamente configurado para um valor fixo no processo de decodificação. Para um processo de decodificação especifico, pode ser feita referência à Figura 2 e à Figura 3 e correspondentes descrições da Figura 2 e da Figura 3.

1503: Desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L.

[0095] Uma unidade de desintercalação 1403 é configurada para executar a desintercalação nos T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L. Para ser especifico, a unidade de desintercalação 1403 pode executar a desintercalação em todos os L percursos candidatos (quando T=L), ou pode selecionar uma parte de percursos para a desintercalação (quando T<L) . Se Lcrc, Lpc e um limite superior de taxa de alarme falso forem dados, um valor de T pode ser determinado mediante referência à fórmula (2).

1504: Executar uma verificação de CRC nos percursos candidatos.

[0096] Uma unidade de verificação de CRC 1404 pode executar sequencialmente a verificação de CRC nos T percursos candidatos a partir de um percurso candidato cuja métrica

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57/68 seja ótima. A unidade de verificação de CRC pode executar a verificação de CRC em cada um dos T percursos candidatos para obter um resultado: a verificação tem êxito ou a verificação falha. Alternativamente, após ser obtido o primeiro percurso candidato que passa na verificação de CRC, os percursos candidatos remanescentes não são mais verificados.

1505: Utilizar, como saída de decodificação, um bloco de informações em um percurso candidato que passa na verificação de CRC e cuja métrica é ótima.

[0097] Uma unidade de saída 1405 é configurada para selecionar, como saída deste tempo de decodificação, o bloco de informações correspondente ao bit de informação no percurso candidato que passa na verificação de CRC e cuja métrica é ótima. Se a unidade de verificação de CRC 1404 começar a verificação de CRC a partir do percurso candidato cuja métrica é ótima, o primeiro percurso candidato que passa na verificação de CRC pode ser usado diretamente como um resultado de decodificação, e um bloco de informações no primeiro percurso candidato é fornecido.

[0098] A etapa 1501 pode ainda incluir: obter uma equação de verificação. A equação de verificação pode ser determinada mediante utilização de um polinômio de CRC e de uma sequência de intercalação. Bits de informação verificados mediante utilização de cada bit de CRC dependem de uma matriz geradora determinada pelo polinômio de CRC, e a sequência de intercalação pode determinar posições, após intercalação, de bits de informação verificados mediante utilização de cada bit de CRC, de modo que seja obtida uma equação de verificação intercalada.

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58/68 [0099] A Figura 16 mostra um exemplo no qual dois percursos candidatos são mantidos em um processo de decodificação de um algoritmo de decodificação de SCL quando List=2. Geralmente, os primeiros diversos bits são bits congelados e são configurados para valores fixos, por exemplo, 0 ou 1. Portanto, a decodificação começa na verdade a partir do primeiro bit de informação. Na Figura 16, uma PM é calculada mediante utilização da fórmula (1). Um percurso cuja PM é mínima é mantido durante cada extensão, e dois percursos candidatos LI e L2 indicados por setas são finalmente obtidos. Uma PM do percurso LI é finalmente 0,3, e uma PM do outro percurso é finalmente 0,2. Uma verificação de CRC é primeiro executada no percurso L2 cuja PM é mínima (uma métrica é ótima). Se o percurso L2 passa na verificação, L2 é selecionado como saída de decodificação. Se o percurso L2 não passa na verificação, a verificação é executada no percurso LI. Se o percurso LI passa na verificação, LI é selecionado como saída de decodif icação. Se nem LI nem L2 passam na verificação, o percurso L2 cuja PM é menor (cuja métrica é ótima) pode ser selecionado como um resultado de decodificação para ser fornecido. Se nem LI nem L2 passam na verificação, pode alternativamente ser determinado que este tempo de decodificação falha. No processo de decodificação, um valor de List pode ser diferente, por exemplo, List=8, 16, 32 ou 64.

[00100] Os bits de ordem i marcados na Figura 16 são uma parte de bits de CRC (bits especiais de CRC) descritos neste pedido de patente. Duas setas 1601 indicam que um valor do bit especial de CRC é determinado por um bit de ordem (i—3) (bit de informação). Pode ser aprendido que quando um bit de

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59/68 ordem i é decodificado, extensão de percurso não necessita ser executada, e um valor do bit de ordem i é determinado por um valor do bit de ordem (i—3) no percurso. Portanto, um valor de um bit especial de CRC no percurso Ll é 0, e um valor de um bit especial de CRC em L2 é 1. Uma diferença entre a Figura 16 e a Figura 3 reside no fato de o bit de ordem i ser correspondente a um bit congelado na Figura3, e o bit de ordem i ser correspondente a um bit especial de CRC na Figura 15. Quando o bit especial de CRC é decodificado, a PM na Figura 16 muda em relação à PM na Figura 3. Especificamente, na Figura 16, é assumido que uma LLR(i) do bit especial de CRC no percurso Ll e uma LLR(i) do bit especial de CRC no percurso 2 são menores que 0, e é assumido que um valor correspondente é 1 quando a LLR(i) é menor que 0. No percurso Ll, um resultado de decodificação 0 do bit de ordem i é inconsistente com um resultado correspondente à LLR(i), e com base na fórmula (1), um |LLR(i)| é adicionado à PM, assumindo que |LLR(i) | é 0,3. No percurso L2, um resultado de decodificação 1 do bit de ordem i é consistente com o valor correspondente à LLR(i), e com base na fórmula (1), PM(i)=PM(i-1)=0,2. Se a decodificação executada em um bit anterior em Ll for incorreta, o bit especial de CRC i é determinado baseado em um resultado obtido por meio da decodificação executada no bit anterior em Ll, e pode também ser incorreta. Isto aumenta uma probabilidade de que o resultado de decodif icação do bit de ordem i seja inconsistente com o valor correspondente à LLR(i), e um valor de penalidade |LLR(i)| é adicionado à PM(i). Neste caso, a PM do percurso aumenta, e uma probabilidade de que o percurso incorreto seja excluído durante decodificação aumenta. Nesta

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60/68 modalidade, uma menor PM indica um melhor percurso, e uma maior PM indica um pior percurso.

[00101] A Figura 17(a) mostra a comparação entre o desempenho de CA polar em um canal de AWGN em uma solução deste pedido de patente e o desempenho de CA polar em um canal de AWGN em uma solução convencional quando List=8 e K=32. A Figura 17(b) mostra a comparação entre o desempenho de CA polar em um canal de AWGN em uma solução deste pedido de patente e o desempenho de CA polar em um canal de AWGN em uma solução convencional quando K=48. Em CA polar convencional, todos os bits de CRC são usados para uma verificação de CRC executar correção de erro ou detecção de erro. Na solução deste pedido de patente, uma parte de bits de CRC é intercalada entre bits de um bloco de informações, todos os bits do bloco de informações verificado estão localizados antes dos bits de CRC, e a parte de bits de CRC é usada como bits de PC para decodificação. Na Figura 17(a) e na Figura 17(b), curvas de desempenho representadas por linhas sólidas são correspondentes a um comprimento de CRC 27. Oito bits são intercalados e usados como bits de PC para fornecer auxílio para decodificação de SCL, e os bits de CRC remanescentes são usados para selecionar um percurso após a decodificação de SCL. Linhas tracejadas são correspondentes ao comprimento de CRC 27, e são todas usadas para selecionar um percurso após a decodificação de SCL. Pode ser aprendido que na solução deste pedido de patente, em comparação com o CA polar, um ganho de desempenho é maior que 0,4 dB quando K=32, e um ganho é maior que 0,1 dB quando K=48.

[00102] Um aparelho de decodificação 1800 mostrado na Figura 18 pode também ser configurado para executar um método

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61/68 de decodificação. 0 aparelho de decodificação 1800 inclui uma memória 1801 e um processador 1802.

[00103] A memória 1801 é configurada para armazenar um programa.

[00104] 0 processador 1802 é configurado para: executar o programa armazenado na memória e, quando o programa é executado, executar o método de decodificação mostrado na Figura 15. 0 método inclui: obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é configurado para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e bits de CRC remanescentes (Lcrc-Lpc) são decodificados em um modo de decodificação dos bits de informação; desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos,

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62/68 e utilizar, como saída de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso seja ótima.

[00105] Se nenhum dos T percursos candidatos passar na verificação de CRC, um percurso cuja métrica seja ótima pode ser selecionado como a saída de decodificação, ou pode ser determinado que a decodificação falha.

[00106] Para conteúdo como uma quantidade Lpc de bits especiais de CRC, uma sequência de intercalação, um método de geração e uma quantidade de vezes de uma verificação de CRC, pode ser feita referência às modalidades do método de codificação e do método de decodificação. A memória 1801 pode ser uma unidade fisicamente independente, ou pode estar integrada no processador 1802.

[00107] O aparelho de decodificação na Figura 18 pode ainda incluir um receptor (não mostrado na figura), configurado para receber informações referentes aos bits a serem decodificados.

[00108] Como mostrado na Figura 19, este pedido de patente fornece outro aparelho de decodificação 1900 que pode implementar o método de decodificação neste pedido de patente. O aparelho de decodificação 1900 inclui ao menos uma extremidade de entrada (input) 1901, um processador de sinais 1902 e ao menos uma extremidade de saida (output) 1903.

[00109] A ao menos uma extremidade de entrada (input) 1901 é configurada para receber informações referentes a bits a serem decodificados.

[00110] O processador de sinais 1902 é configurado para: obter posições de bits de informação e de um bit congelado

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63/68 nos bits a serem decodificados, onde os bits de informação incluem K bits de um bloco de informações e Lcrc bits de CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, onde em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é configurado para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e bits de CRC remanescentes (Lcrc-Lpc) são decodificados em um modo de decodificação dos bits de informação; desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, onde T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos.

[00111] A ao menos uma extremidade de saída (output) 1903 é configurada para utilizar, como saída de decodificação, um bloco de informações em um primeiro percurso candidato que passa na verificação de CRC.

[00112] Para conteúdo como uma quantidade Lpc de bits especiais de CRC, uma sequência de intercalação, um método de geração e uma quantidade de vezes de uma verificação de CRC, pode ser feita referência às modalidades do método de

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64/68 codificação e do método de decodificação.

[00113] Opcionalmente, o processador de sinais 1902 pode ser implementado mediante utilização de hardware, por exemplo, um processador de banda base, um circuito de processamento, um codificador, ou um circuito de codificação.

[00114] O aparelho de decodificação na Figura 19 pode ainda incluir um receptor (não mostrado na figura), configurado para receber as informações referentes aos bits a serem decodificados.

[00115] O aparelho de decodificação nesta modalidade deste pedido de patente pode ser qualquer dispositivo com uma função de comunicações sem fio, por exemplo, um ponto de acesso, uma estação, equipamento de usuário, ou uma estação base.

[00116] O bloco de informações descrito nas modalidades deste pedido de patente refere-se a bits de informação (information bits) a serem enviados, ou pode ser referido como uma sequência de bits de informação (information bit sequence), uma sequência de bits a serem codificados (to-becoded bit sequence), um bloco de dados (data block), bits de dados (data bits), um conjunto de bits de informação (information bit set), um vetor de bits de informação (information bit vector), ou similar. Correspondentemente, o comprimento do bloco de informações pode ser chamado de tamanho de bloco de informações, e refere-se a uma quantidade de bits em uma sequência de bits de informação, uma quantidade de bits a serem decodificados em uma sequência de bits a serem decodificados, uma quantidade de bits em um bloco de dados, uma quantidade de bits de dados, ou uma

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65/68 quantidade de elementos em um conjunto de bits de informação. 0 bloco codificado (coded block) descrito nas modalidades deste pedido de patente pode alternativamente ser referido como bits codificados (coded bits), uma sequência de bits codificados (coded bit sequence), ou similar.

[00117] O algoritmo de decodificação de lista de cancelamento sucessivo SCL descrito nas modalidades deste pedido de patente inclui outro algoritmo de decodificação, similar à SCL, no qual a decodificação é executada sequencialmente e que fornece uma pluralidade de percursos candidatos, ou um algoritmo aperfeiçoado em relação ao algoritmo de decodificação de SCL.

[00118] Em uso real, o aparelho de decodificação ou o aparelho de decodificação descrito nas modalidades deste pedido de patente pode ser um dispositivo independente ou pode ser um dispositivo integrado; e é configurado para: codificar informações a serem codificadas e em seguida enviar informações codificadas, ou decodificar informações recebidas.

[00119] Nos exemplos descritos nas modalidades deste pedido de patente, unidades e processos de métodos podem ser implementados por hardware eletrônico ou uma combinação de software de computador e hardware eletrônico. O fato de as funções serem executadas por hardware ou software depende de aplicações especificas e condições de restrições de projeto das soluções técnicas. Pessoas versadas na técnica podem implementar as funções descritas mediante utilização de diferentes métodos para cada aplicação especifica.

[00120] Nas diversas modalidades fornecidas neste pedido de patente, deverá ser entendido que o aparelho e método

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66/68 revelados podem ser implementados de outros modos. As modalidades de aparelhos descritos são meramente exemplos. Por exemplo, a divisão de unidades é meramente divisão lógica de funções e pode ser outra divisão durante implementação real. Por exemplo, uma pluralidade de unidades e componentes pode ser combinada ou integrada em outro sistema. Algumas etapas no método podem ser ignoradas ou podem não ser executadas. Além disso, acoplamentos ou acoplamentos diretos ou conexões de comunicação entre as unidades podem ser implementados mediante utilização de algumas interfaces, e estas interfaces podem ser implementadas em forma eletrônica, mecânica ou outras formas.

[00121] As unidades descritas como partes separadas podem estar ou não estar fisicamente separadas, e podem estar localizadas em uma posição ou podem estar distribuídas por uma pluralidade de unidades de rede. Além disso, unidades funcionais nas modalidades deste pedido de patente podem estar integradas em uma unidade de processamento, ou cada uma das unidades pode existir fisicamente isolada, ou duas ou mais unidades estarem integradas em uma unidade.

[00122] Todas ou algumas das modalidades podem ser implementadas mediante utilização de software, hardware, firmware, ou qualquer combinação destes. Quando é usado software para implementar as modalidades, as modalidades podem ser implementadas completa ou parcialmente em uma forma de um produto de programa de computador. O produto de programa de computador inclui uma ou mais instruções de computador. Quando as instruções de programa de computador são carregadas e executadas no computador, os procedimentos ou funções de acordo com as modalidades da presente invenção

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67/68 são todos ou parcialmente gerados. 0 computador pode ser um computador de uso geral, um computador dedicado, uma rede de computadores, ou outro aparelho programável. As instruções de computador podem ser armazenadas em um meio de armazenamento legível por computador, ou podem ser transmitidas mediante utilização do meio de armazenamento legível por computador. As instruções de computador podem ser transmitidas de um site da Internet, computador, servidor, ou centro de dados para outro site da Internet, computador, servidor, ou centro de dados em um modo com fio (por exemplo, um cabo coaxial, uma fibra ótica, ou uma linha digital de assinante (DSL)) ou sem fio (por exemplo, infravermelho, rádio, ou micro-ondas). 0 meio de armazenamento legível por computador pode ser qualquer meio utilizável acessível a um computador, ou um dispositivo de armazenamento de dados, tal como um servidor ou um centro de dados, integrando um ou mais meios utilizáveis. 0 meio utilizável pode ser um meio magnético (por exemplo, um disco flexível, um disco rígido, uma fita magnética, uma unidade flash USB, uma ROM, ou uma RAM), um meio ótico (por exemplo, um CD ou um DVD) , um meio semicondutor (por exemplo, um disco de estado sólido (Solid State Disk, SSD)), ou similar.

[00123] As modalidades acima mencionadas destinam-se meramente à descrição das soluções técnicas da presente invenção, mas não à limitação da presente invenção. Embora a presente invenção seja descrita em detalhe com referência às modalidades acima mencionadas, pessoas versadas na técnica deverão entender que podem ainda fazer modificações nas soluções técnicas descritas nas modalidades acima mencionadas ou fazer substituições equivalentes para alguns

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68/68 de seus recursos 1 substituições não correspondentes se nas modalidades da écnicos. Contudo, estas modificações ou fazem a essência de soluções técnicas afastar do âmbito das soluções técnicas presente invenção.

Claims

REIVINDICAÇÕES EMENDADAS

1. Método de codificação polar, caracterizado pelo fato de o método compreender:

executar codificação de verificação de redundância cíclica, CRC, em um bloco de informações para obter um bloco codificado de CRC com um comprimento de B, em que um comprimento de CRC é Lcrc , um comprimento de bloco de

informações é K, e B = K + Lcrc;

intercalar o bloco codificado de CRC, em que Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e mapear o bloco codificado intercalado para posições de bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, em que as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.
2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de a intercalação do bloco codificado de CRC compreender: intercalar o bloco codificado de CRC mediante utilização de uma sequência de intercalação π = [πι, %2, . .., π_η] , e permutar uma sequência de bits codificados de CRC [bi, b2, . .., b_n} em [b%i, b%2,

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..., b%_n] , em que n é um inteiro maior que 0 e menor que ou igual a B, e um valor de π_η representa um número de sequência de posição de bit que é de um bit de ordem n do bloco codificado intercalado e que está no bloco codificado de CRC antes da intercalação ser executada.
3. Método, de acordo com a reivindicação 1 ou 2, caracterizado pelo fato de Lpc satisfazer a seguinte condição: Lpc < Lcrc - log2T + log2FAR, em que

T representa uma quantidade pré-acordada de percursos candidatos para selecionar um resultado de decodificação por meio de verificação CRC durante decodificação, e FAR representa um limite superior de taxa de alarme falso especificado em um sistema de comunicações.
4. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc Lpc = 18.
5. Método, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de Lpc = 1 e Lcrc = 11; Lpc = 2 e Lcrc = 12; Lpc = 4 e Lcrc = 14; Lpc = 6 e Lcrc = 16; ou Lpc = 8 e Lcrc = 18.
6. Método, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de Lpc = 1 e Lcrc = 19; Lpc = 2 e Lcrc = 20; Lpc = 4 e Lcrc = 22; Lpc = 6 e Lcrc = 24; ou Lpc = 8 e Lcrc = 26.
7. Aparelho de codificação, caracterizado pelo fato de o aparelho compreender:

uma unidade de codificação de verificação de redundância cíclica, CRC, configurada para executar codificação de CRC em um bloco de informações para obter um

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3/9 bloco codificado de CRC com um comprimento de B, em que um comprimento de CRC é Lcrc, um comprimento de bloco de informações é K, e B = K + Lcrc;

uma unidade de intercalação, configurada para intercalar o bloco codificado de CRC, em que Lpc bits de CRC em um bloco codificado intercalado estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; e uma unidade de codificação polar, configurada para: mapear o bloco codificado obtido após a intercalação ser executada pela unidade de intercalação para posições de bits de informação, configurar um bit congelado para um valor fixo acordado, e executar codificação polar nos bits de informação e no bit congelado para obter uma palavra de código codificada polar, em que as posições dos bits de informação são posições correspondentes a B canais polarizados com ótima confiabilidade, uma posição do bit congelado é uma posição correspondente a um dos N-B canais polarizados remanescentes, e N é um comprimento de código mãe de um código polar.
8. Aparelho, de acordo com a reivindicação 7, caracterizado pelo fato de a unidade de intercalação intercalar o bloco codificado de CRC mediante utilização de uma sequência de intercalação π = [πι, %2, . .., π_η] , e permutar uma sequência de bits codificados de CRC [bi, b2, ..., b_n] em b%i, b%2, . .., b%_n, em que n é um inteiro maior que 0 e menor que ou igual a B, e um valor de π_η representa um número de sequência de posição de bit que é de um bit de

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4/9 ordem n do bloco codificado intercalado e que está no bloco codificado antes da intercalação ser executada.
9. Aparelho, de acordo com a reivindicação 7 ou 8, caracterizado pelo fato de Lpc satisfazer a seguinte condição: Lpc < Lcrc - log2T + log2FAR, em que

T representa uma quantidade pré-acordada de percursos candidatos para selecionar um resultado de decodificação por meio de verificação de CRC durante decodificação, e FAR representa um limite superior de taxa de alarme falso especificado em um sistema de comunicações.
10. Aparelho, de acordo com qualquer uma das reivindicações 7 a 9, caracterizado pelo fato de Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc Lpc = 18.
11. Aparelho, de acordo com qualquer uma das reivindicações 7 a 10, caracterizado pelo fato de Lpc = 1 e Lcrc = 11; Lpc = 2 e Lcrc = 12; Lpc = 4 e Lcrc = 14; Lpc = 6 e Lcrc = 16; ou Lpc = 8 e Lcrc = 18.
12. Aparelho, de acordo com qualquer uma das reivindicações 7 a 10, caracterizado pelo fato de Lpc = 1 e Lcrc = 19; Lpc = 2 e Lcrc = 20; Lpc = 4 e Lcrc = 22; Lpc = 6 e Lcrc = 24; ou Lpc = 8 e Lcrc = 26.
13. Aparelho de codificação, caracterizado pelo fato de o aparelho compreender:

uma memória, configurada para armazenar um programa; e um processador, configurado para executar o programa armazenado na memória, em que, quando o programa é executado, o método, conforme definido em qualquer uma das reivindicações 1 a 6, é executado.

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14. Aparelho de codificação, caracterizado pelo fato de o aparelho compreender: ao menos um terminal de entrada, configurado para receber um bloco de informações;

um processador de sinais, configurado para: executar o método, conforme definido em qualquer uma das reivindicações 1 a 6.
15. Método de codificação polar, caracterizado pelo fato de o método compreender:

obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, em que os bits de informação compreendem K bits de um bloco de informações e Lcrc bits de verificação de redundância cíclica CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc;

decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, em que em um processo de decodificação, um valor de um bit congelado em cada percurso candidato é definido para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação ;

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6/9 desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, em que T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos, e utilizar, como saida de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso é ótima.
16. Método, de acordo com a reivindicação 15, caracterizado pelo fato de Lpc, Lcrc, T e um limite superior de taxa de alarme falso FAR que é especificado em um sistema de comunicações satisfazerem a seguinte relação: Lpc < Lcrc - log2T + log2FAR.
17. Método, de acordo com a reivindicação 15 ou 16, caracterizado pelo fato de Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc - Lpc = 18.
18. Aparelho de decodificação polar, caracterizado pelo fato de o aparelho compreender:

uma unidade de obtenção, configurada para obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, em que os bits de informação compreendem K bits de um bloco de informações e Lcrc bits de verificação de redundância cíclica CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc;

uma unidade de decodificação, configurada para: decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos

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7/9 candidatos cujas métricas são ótimas, em que em um processo de decodif icação, um valor de um bit congelado em cada percurso candidato é definido para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação;

uma unidade de intercalação, configurada para desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, em que T é um inteiro maior que 0 e menor que ou igual a L; e uma unidade de verificação de CRC, configurada para executar uma verificação de CRC nos T percursos candidatos; e uma unidade de salda, configurada para utilizar, como salda de decodif icação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso é ótima.
19. Aparelho, de acordo com a reivindicação 18, caracterizado pelo fato de Lpc, Lcrc, T e um limite superior de taxa de alarme falso FAR que é especificado em um sistema de comunicações satisfazerem a seguinte relação: Lpc < Lcrc - log2T + log2FAR.
20. Aparelho, de acordo com a reivindicação 18 ou 19, caracterizado pelo fato de Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc - Lpc = 18.
21. Aparelho de decodificação, caracterizado pelo fato de o aparelho de decodificação compreender:

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8/9 uma memória, configurada para armazenar um programa; e um processador, configurado para executar o programa armazenado na memória, em que, quando o programa é executado, o método, conforme definido em qualquer uma das reivindicações 15 a 17, é executado.
22. Aparelho de decodificação, caracterizado pelo fato de o aparelho de decodificação compreender:

ao menos um terminal de entrada, configurado para receber informações referentes a bits a serem decodificados;

um processador de sinais, configurado para: obter posições de bits de informação e de um bit congelado nos bits a serem decodificados, em que os bits de informação compreendem K bits de um bloco de informações e Lcrc bits de verificação de redundância cíclica CRC, Lpc bits de CRC estão localizados entre bits do bloco de informações, cada bit de CRC dos Lpc bits de CRC está localizado após todos os bits verificados mediante utilização do bit de CRC, e Lpc é um inteiro maior que 0 e menor que Lcrc; decodificar sequencialmente os bits a serem decodificados mediante utilização de um algoritmo de decodificação de lista de cancelamento sucessivo SCL, e fornecer L percursos candidatos cujas métricas são ótimas, em que em um processo de decodif icação, um valor de um bit congelado em cada percurso candidato é definido para um valor fixo acordado, um valor de cada bit de CRC dos Lpc bits de CRC é determinado baseado em um valor de um bit que é do bloco de informações, que é verificado mediante utilização do bit de CRC, e que está localizado antes do bit de CRC, e os bits

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9/9 de CRC remanescentes (Lcrc - Lpc) são decodificados em um modo de decodificação dos bits de informação; desintercalar T percursos candidatos cujas métricas são ótimas nos L percursos candidatos, em que T é um inteiro maior que 0 e menor que ou igual a L; e executar uma verificação de CRC nos T percursos candidatos; e ao menos uma unidade de saida, configurada para utilizar, como saida de decodificação, um bloco de informações em um percurso candidato que passe na verificação de CRC e cuja métrica de percurso é ótima.
23. Aparelho, de acordo com a reivindicação 22, caracterizado pelo fato de Lpc, Lcrc, T e um limite superior de taxa de alarme falso FAR que é especificado em um sistema de comunicações satisfazerem a seguinte relação: Lpc < Lcrc - log2T + log2FAR.
24. Aparelho, de acordo com a reivindicação 22 ou 23, caracterizado pelo fato de Lcrc e Lpc satisfazerem a seguinte relação: Lcrc - Lpc = 10; ou Lcrc - Lpc = 18.