BR112019017665A2

BR112019017665A2 - Fornecimento de modo de taxa de dados única (sdr) ou modo de taxa de dados dupla (ddr) para o barramento de comando e endereço (ca) de unidade de relógio de registro (rcd) para memória de acesso aleatório dinâmica (dram)

Info

Publication number: BR112019017665A2
Application number: BR112019017665-9A
Authority: BR
Inventors: Wang Liyong; Singh Bains Kuljit; Queen Wesley
Original assignee: Qualcomm Incorporated
Priority date: 2017-02-27
Filing date: 2018-02-22
Publication date: 2020-03-31
Also published as: TWI757432B; JP6873257B2; KR20190122682A; EP3586237A1; CN110291511A; WO2018156780A1; EP3586237B1; US20180246665A1; JP2020508515A; US10884639B2; TW201835778A; KR102265828B1; CN110291511B; CA3051008A1; ES2867956T3; CA3051008C

Abstract

aspectos da revelação são dirigidos ao fornecimento de um modo de taxa de dados única (sdr) ou um modo de taxa de dados dupla (ddr) para uma unidade de relógio de registro (rcd) para uma memória. por conseguinte, o aparelho e o método podem incluir determinar critérios de seleção de modo de taxa de dados; selecionar um modo de taxa de dados com base nos critérios de seleção de modo de taxa de dados; configurar uma interface de hospedeiro para o modo de taxa de dados; e configurar uma interface de entrada de rcd para o modo de taxa de dados. em um aspecto, o aparelho e método incluem ainda ativar um sinal de relógio na interface de hospedeiro, e na interface de entrada de rcd; transferir dados a partir da interface de hospedeiro para a interface de entrada de rcd usando o sinal de relógio; e transferir os dados a partir de uma interface de saída de rcd usando o sinal de relógio em modo 1n ou modo 2n. e o modo de taxa de dados é um entre o modo de sdr ou o modo de ddr.

Description

FORNECIMENTO DE MODO DE TAXA DE DADOS ÚNICA (SDR) OU MODO DE TAXA DE DADOS DUPLA (DDR) PARA O BARRAMENTO DE COMANDO E ENDEREÇO (CA) DE UNIDADE DE RELÓGIO DE REGISTRO (ROD) PARA MEMÓRIA DE ACESSO ALEATÓRIO DINÂMICA (DRAM)

Referência remissiva a pedidos relacionados [0001] O presente pedido reivindica prioridade ao pedido provisional US pendente no. 62/463.896 depositado no Departamento de Patentes e Marcas Registradas dos Estados Unidos da América em 27 de fevereiro de 2017, e pedido não provisional no. 15/901.693 depositado no Departamento de patentes e Marcas Registradas dos Estados Unidos da América em 21 de fevereiro de 2018, cujo teor na íntegra é incorporado aqui por referência.

Campo técnico [0002] A presente revelação refere-se em geral ao campo de barramento de comando e endereço (CA) de dispositivos de memória, e em particular, ao fornecimento de modo de taxa de dados única (SDR) ou modo de taxa de dados dupla (DDR) para o barramento de comando e endereço (CA) de uma unidade de relógio de registro (RCD) para uma memória de acesso aleatório dinâmica (DRAM).

Antecedentes [0003] Tecnologia de Memória de acesso aleatório dinâmico (DRAM) pode utilizar modo de Taxa de dados dupla (DDR) no mecanismo de endereçamento, por exemplo, barramento de entrada de comando/endereço (CA) da Unidade de relógio de registro (RCD) a partir de um hospedeiro e modo de Taxa de dados única (SDR) no barramento de saída CA do RCD para o dispositivo DRAM. Em

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2/33 um exemplo, o barramento de entrada CA pode ser roteado em um percurso de sinal longo a partir do hospedeiro para a entrada de RCD. Entretanto, devido ao comprimento de percurso, ruído de percurso, atenuação de percurso, e reflexo de percurso (por exemplo, descasamento de impedância), a integridade de sinal do barramento de entrada CA pode ser severamente comprometida, especialmente à medida que a taxa de relógio aumenta.

[0004] Por exemplo, degradações de integridade de sinal podem limitar escalonamento de frequência de relógio (isto é, operar a frequência de relógio em uma taxa mais alta) para melhorar o desempenho geral do sistema de processamento. Além disso, degradações de integridade de sinal podem resultar em calibragem de sinal inferior a ótima durante inicialização de DRAM. Também, a degradação de integridade de sinal pode piorar quando múltiplos dispositivos de memória (por exemplo, DRAMs) são instalados com um barramento de CA comum, que pode aumentar carregamento de barramento e levar à degradação adicional de integridade de sinal. Desse modo, há necessidade de arquiteturas aperfeiçoadas de elemento de armazenagem que preservam exigências de integridade de sinal para um percurso de controle de memória (por exemplo, barramento de CA) à medida que a frequência de relógio aumenta.

Sumário [0005] O que se segue apresenta um sumário simplificado de um ou mais aspectos da presente revelação, para fornecer uma compreensão básica de tais aspectos. Esse sumário não é uma visão geral extensa de todos os aspectos considerados da revelação e não pretende identificar

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3/33 elementos principais ou críticos de todos os aspectos da revelação nem delinear o escopo de todos ou quaisquer aspectos da revelação. Sua finalidade exclusiva é apresentar alguns conceitos de um ou mais aspectos da revelação em uma forma simplificada como um prelúdio para a descrição mais detalhada que é apesentada posteriormente.

[0006] Em um aspecto, a revelação fornece seleção de modo. Por conseguinte, um método para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de relógio de registro (RCD) para uma memória, incluindo determinar um ou mais critérios de seleção de modo de taxa de dados, selecionar um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados; configurar uma interface de hospedeiro para o modo de taxa de dados; e configurar uma interface de entrada de RCD da Unidade de relógio de registro (RCD) para o modo de taxa de dados.

[0007] Em um exemplo, o modo de taxa de dados é um entre o modo SDR ou o modo DDR. Em um exemplo, a interface de hospedeiro é uma saída de um hospedeiro para conexão com a Unidade de relógio de registro (RCD) através de um barramento de entrada. Em um exemplo, a interface de entrada de RCD é uma entrada da Unidade de relógio de registro (RCD) para conexão com o hospedeiro através do barramento de entrada. Em um exemplo, o modo de taxa de dados é definido em inicialização e permanece estático por toda uma sessão. Em um exemplo, o modo de taxa de dados é variável entre o modo de SDR e o modo de DDR por toda uma sessão.

[0008] Em um exemplo, o método inclui ainda

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4/33 transferir dados entre a interface de hospedeiro e a interface de entrada de RCD usando um sinal de relógio. Em um exemplo, os dados de transferência incluem uma operação de GRAVAR. Em um exemplo, os dados de transferência incluem uma operação de LER. Em um exemplo, os dados incluem um comando ou um endereço.

[0009] Em um exemplo, o método inclui ainda transferir os dados a partir de uma interface de salda de RCD usando o sinal de relógio em modo IN ou modo 2N. Em um exemplo, a interface de salda de RCD é uma saída do RCD para a memória através de um barramento de saída. Em um exemplo, a memória é uma memória de acesso aleatório dinâmica (DRAM).

[00010] Em um exemplo, o método inclui ainda ativar o sinal de relógio na interface de hospedeiro e na interface de entrada de RCD. Em um exemplo, o método inclui ainda configurar a interface de hospedeiro para iniciar uma transferência de dados na interface de hospedeiro usando um sinal de relógio. Em um exemplo, o método inclui ainda configurar a interface de entrada de RCD para iniciar um recebimento de dados na interface de entrada de RCD usando o sinal de relógio. Em um exemplo, um ou mais critérios de seleção de modo de taxa de dados incluem pelo menos um entre uma velocidade de relógio, um comprimento de rajada, uma estatística de acesso, uma razão de ler/gravar, uma latência, um fator de carga, um clustering de página, uma característica de streaming, uma limitação de energia cc, ou uma característica de tráfego de dados quantificada usando uma métrica de correlação de endereço.

[00011] Outro aspecto da revelação fornece um

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5/33 aparelho para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de relógio de registro (RCD) para uma memória, o aparelho incluindo um controlador de memória, em que o controlador de memória determina um ou mais critérios de seleção de modo de taxa de dados, seleciona um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados, configura uma interface de hospedeiro para o modo de taxa de dados e configura uma interface de entrada de RCD para o modo de taxa de dados; um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD; e um hospedeiro acoplado ao controlador de memória, em que o hospedeiro transfere dados entre a interface de hospedeiro e a interface de entrada de RCD usando o sinal de relógio.

[00012] Em um exemplo, o aparelho inclui ainda uma Unidade de relógio de registro (RCD) acoplado ao controlador de memória, em que o RCD transfere os dados a partir de uma interface de saida de RCD usando o sinal de relógio no modo IN ou modo 2N. Em um exemplo, o hospedeiro inclui a interface de hospedeiro e a Unidade de relógio de registro (RCD) inclui a interface de entrada de RCD e a interface de saida de RCD. Em um exemplo, o modo de taxa de dados é um entre o modo SDR ou o modo DDR. Em um exemplo, o modo de taxa de dados é definido em inicialização e permanece estático por toda uma sessão. Em um exemplo, o modo de taxa de dados é variável entre o modo de SDR e o modo de DDR por toda uma sessão.

[00013] Outro aspecto da revelação fornece um aparelho para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de

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6/33 relógio de registro (RCD) para uma memória, incluindo meio para determinar um ou mais critérios de seleção de modo de taxa de dados; meio para selecionar um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados; meio para configurar uma interface de

hospedeiro	para o	modo	de taxa de	dados;	e	meio	para
configurar	uma interface	de entrada	de RCD (	ia	Unidade de
relógio de	registro	(RCD)	para o modo	de taxa	de	dados	•
	;00014]	Em um	exemplo, o	aparelho	inclui	ainda

meio para ativar um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD; e meio para transferir dados a partir da interface de hospedeiro para a interface de entrada de RCD usando o sinal de relógio. Em um exemplo, o aparelho inclui ainda meio para transferir os dados a partir de uma interface de saída de RCD usando o sinal de relógio em modo IN ou modo 2N. Em um exemplo, o modo de taxa de dados é um entre o modo SDR ou o modo DDR.

[00015] Outro aspecto da revelação fornece uma mídia legível por computador que armazena código executável por computador, operável em um dispositivo incluindo pelo menos um processador e pelo menos uma memória acoplada a pelo menos um processador, em que pelo menos um processador é configurado para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de relógio de registro (RCD) para uma memória, o código executável por computador incluindo: instruções para fazer com que um computador determine um ou mais critérios de seleção de modo de taxa, instruções para fazer com que o computador selecione um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados;

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7/33 instruções para fazer com que o computador configure uma interface de hospedeiro para o modo de taxa de dados; e instruções para fazer com que o computador configure uma interface de entrada de RCD da Unidade de relógio de registro (RCD) para o modo de taxa de dados.

[00016] Em um exemplo, a mídia legível por computador inclui ainda instruções para fazer com que o computador ative um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD; instruções para fazer com que o computador transfira dados a partir da interface de hospedeiro para a interface de entrada de RCD usando o sinal de relógio, e em que o modo de taxa de dados é um entre o modo de SDR ou o modo de DDR; e instruções para fazer com que o computador transfira os dados a partir de uma interface de saída de RCD usando o sinal de relógio no modo IN ou modo 2N.

[00017] Esses e outros aspectos da invenção tornar-se-ão mais completamente entendidos após um exame da descrição detalhada, que se segue. Outros aspectos, características e modalidades da presente invenção tornarse-ão evidentes para aqueles com conhecimentos comuns na técnica, após exame da seguinte descrição de modalidades exemplificadoras específicas da presente invenção em combinação com as figuras em anexo. Embora características da presente invenção possam ser discutidas em relação a certas modalidades e figuras abaixo, todas as modalidades da presente invenção podem incluir uma ou mais das características vantajosas discutidas aqui. Em outras palavras, embora uma ou mais modalidades possam ser discutidas como tendo certas características vantajosas,

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8/33 uma ou mais de tais características também podem ser usadas de acordo com as várias modalidades da invenção discutidas aqui. Em modo similar, embora modalidades exemplificadoras possam ser discutidas abaixo como modalidades de dispositivo, sistema, ou método deve ser entendido que tais modalidades exemplificadoras podem ser implementadas em vários dispositivos, sistemas e métodos.

BREVE DESCRIÇÃO DOS DESENHOS [00018] A figura 1 ilustra um sistema de memória de exemplo mostrando sinalização entre um controlador de memória e memória.

[00019] A figura 2 ilustra um sistema de memória de exemplo com um Dispositivo de relógio de registro (RCD) entre um hospedeiro e uma memória.

[00020] A figura 3 ilustra um exemplo de um RCD de dois canais com dois barramentos de entrada e quatro barramentos de saída.

[00021] A figura 4 ilustra um exemplo de um diagrama de temporização de intervalo de uma unidade (UI) no modo de Taxa de dados única (SDR).

[00022] A figura 5 ilustra um exemplo de um diagrama de temporização de intervalo de duas unidades (UI) em modo de Taxa de Dados única (SDR).

[00023] A figura 6 ilustra um diagrama de fluxo de exemplo para selecionar e executar um modo de taxa de dados para um barramento de comando/endereço (CA) para uma Unidade de relógio de registro (RCD) para uma Memória de acesso aleatório dinâmica (DRAM).

Descrição detalhada [00024] A descrição detalhada exposta abaixo

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9/33 com relação aos desenhos apensos é destinada como uma descrição de vários aspectos da presente revelação e não pretende representar os únicos aspectos nos quais a presente revelação pode ser posta em prática. Cada aspecto descrito nessa revelação é fornecido meramente como exemplo ou ilustração da presente revelação e não deve ser necessariamente interpretado como preferido ou vantajoso em relação a outros aspectos. A descrição detalhada inclui detalhes específicos para fins de fornecer uma compreensão completa da presente revelação. Entretanto, será evidente para aqueles versados na técnica que a presente revelação pode ser posta em prática sem esses detalhes específicos. Em algumas ocorrências, estruturas e dispositivos bem conhecidos são mostrados em forma de diagrama de blocos para evitar obscurecer os conceitos da presente revelação. Acrônimos e outra terminologia descritiva podem ser usados meramente por conveniência e clareza e não pretendem limitar o escopo da presente revelação.

[00025] Embora para fins de simplicidade de explicação, as metodologias sejam mostradas e descritas como uma série de atos deve ser entendido e reconhecido que as metodologias não são limitadas pela ordem de atos, visto que alguns atos podem, de acordo com um ou mais aspectos, ocorrer em ordens diferentes e/ou simultaneamente com outros atos daquela mostrada e descrita aqui. Por exemplo, aqueles versados na técnica entenderão e reconhecerão que uma metodologia pode ser alternativamente representada como uma série de eventos ou estados inter-relacionados, como em um diagrama de estado. Além disso, nem todos os atos ilustrados podem ser necessários para implementar uma

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10/33 metodologia de acordo com um ou mais aspectos.

[00026] Um dispositivo de memória de acesso aleatório dinâmica (DRAM) é comumente usado como um elemento de armazenagem em sistemas de processamento, como computadores pessoais (PCs), computadores laptop, dispositivos móveis, onde cada célula de memória pode incluir um transistor e um capacitor para armazenar um único bit de informações. Uma DRAM pode ser usada para pelo menos dois tipos de operações de transferência de dados, uma operação GRAVAR e uma operação LER. Uma DRAM pode armazenar uma pluralidade de bits na memória, uma operação GRAVAR, usando linhas de dados de GRAVAR para transferir bits de uma fonte de dados para as portas de entrada de dados de DRAM para armazenagem de dados na memória. Também, uma DRAM pode recuperar uma pluralidade de bits da memória, uma operação LER, usando linhas de dados de LER para transferir bits a partir das portas de saida de dados de DRAM para um destino de dados para dados recuperados da memória. As operações GRAVAR e LER podem ser controladas através de um percurso de controle separado, por exemplo, um barramento de comando/endereço (CA) . Comandos são um conjunto de padrões de bits que designam uma operação ou estado desejado, por exemplo, GRAVAR, LER, LIMPAR, REDEFINIR, etc. Um endereço é um grupo especifico de padrões de bit que designa um local de memória desejado para uma operação GRAVAR ou uma operação LER. Observe que a quantidade de bits em um padrão de bits de endereço não é igual necessariamente à quantidade de bits transferidos em uma operação GRAVAR ou LER.

[00027] Em geral, uma operação de transferência

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11/33 de dados em um sistema de processamento ocorre entre um hospedeiro e um elemento de armazenagem. Um hospedeiro pode incluir um processador (por exemplo, uma unidade de processador central (CPU), microprocessador, microcontrolador, multiprocessador, etc.). Em um exemplo, o percurso de controle (por exemplo, barramento CA) de um hospedeiro para um elemento de armazenagem (por exemplo, DRAM) pode exigir um dispositivo intermediário (por exemplo, uma Unidade de relógio de registro (RCD)) para condicionamento de sinal. Condicionamento de sinal pode incluir, por exemplo, armazenamento, registro de sinais, nova sincronização, novo acionamento, etc. 0 RCD pode fazer parte do elemento de armazenagem, por exemplo, uma DRAM, ou pode ser um componente em um módulo de memória, por exemplo, um módulo de memória em linha dual (DIMM).

[00028] Um dispositivo de memória (por exemplo, DRAM) pode usar um sinal de relógio, por exemplo, um sinal de referência de onda quadrada periódica (por exemplo, com níveis baixo e alto alternados), para regular operação síncrona da DRAM. Um sinal de relógio pode incluir uma pluralidade de ciclos de relógio de repetição. Em geral, uma DRAM pode funcionar em uma variedade de modos, por exemplo, modos de taxa de dados. Dois modos de taxa de dados usados são modo de taxa de dados única (SDR) e modo de taxa de dados dual (DDR) . Modos de taxa de dados podem ser usados para o percurso de controle (por exemplo, barramento CA). Por exemplo, no modo SDR, dados são transferidos somente em uma borda em elevação (isto é, transição baixa/alta) ou uma borda em queda (isto é, transição alta/baixa) de um ciclo de relógio. Isto é, uma

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12/33 operação de transferência de dados ocorre somente uma vez por ciclo de relógio. No modo DDR, dados são transferidos tanto na borda em elevação como na borda em queda do ciclo de relógio. Isto é, operações de transferência de dados ocorrem duas vezes por ciclo de relógio.

[00029] Tecnologia de DRAM desenvolveu ao longo do tempo para obter dispositivos de memória progressivamente mais capazes. Por exemplo, tecnologia de DRAM progrediu de DDR1 até DDR2, DDR3, DDR4, DDR5, etc. Exigências de interface de DRAM são especificadas por corpos de padrões de indústria, por exemplo, Joint Electronic Device Engineering Council (JEDEC), para assegurar a compatibilidade de dispositivo entre fornecedores diferentes.

[00030] Uma forma de memória volátil (isto é, elemento de armazenagem) é uma Memória de acesso aleatório dinâmica (DRAM). Um hospedeiro (por exemplo, computador, processador, controlador, etc.) pode empregar a DRAM para armazenagem rápida e recuperação de dados e instruções. Dados podem ser armazenados e/ou recuperados na DRAM usando um mecanismo de endereçamento (por exemplo, percurso de controle de memória) para especificar um local de DRAM para armazenagem de dados ou recuperação de dados. Um tipo de percurso de controle de memória é um barramento de comando/endereço (CA). Em alguns casos, um dispositivo intermediário, conhecido como uma Unidade de relógio de registro (RCD) media entre o hospedeiro e a DRAM por fornecer condicionamento de sinal. O RCD tem um barramento de CA de entrada e um barramento de CA de saída. Uma forma de mediação é mediação de modo de taxa de dados. Dois modos

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13/33 de taxa de dados de DRAM usados são modo de taxa de dados única (SDR) e modo de taxa de dados dual (DDR).

[00031] A figura 1 ilustra um sistema de memória de exemplo 100 mostrando sinalização entre um controlador de memória e memória. Mostrados na figura 1 estão dois elementos, um controlador de memória 110 e uma memória 120. Também são mostrados na figura 1 três percursos de sinais entre o controlador de memória 110 e a memória 120: a) um barramento de comando/endereço (CA) 130; b) um barramento de dados 140; e c) um sinal de relógio 150. Em um exemplo, o controlador de memória 110 faz parte de um hospedeiro que envia dados no barramento de dados 140 para a memória 12 0 como parte de uma operação GRAVAR ou recebe dados no barramento de dados 140 a partir da memória 120 como parte da operação LER. O barramento de comando/endereço (CA) 130 pode ser usado para executar as operações GRAVAR ou LER e especificar o endereço de memória desejado para qualquer operação. Além disso, o sinal de relógio 150 pode ser usado para acompanhar as operações GRAVAR e LER de modo síncrono. Em um exemplo, o sinal de relógio 150 é gerado por um gerador de relógio 160 que é acoplado ao controlador de memória 110. Em outro exemplo, embora não mostrado, o gerador de relógio 160 pode ser acoplado diretamente à memória 120. Em outro exemplo, o gerador de relógio 160 pode ser acoplado a qualquer um ou ambos do controlador de memória 110 e memória 120 através de um circuito de distribuição de relógio (não mostrado).

[00032] A figura 2 ilustra um sistema de memória de exemplo 200 com um Dispositivo de relógio de registro (RCD) 220 entre um hospedeiro 210 e uma memória

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230. Em um exemplo, a memória 230 é Memória de acesso aleatório dinâmica (DRAM). Mostrados na figura 2 estão um

barramento	de	entrada	de controle/endereço	(CA)	240 e	um
barramento	de	saída	de controle/endereço	(CA)	250 .	0
hospedeiro	210	pode incluir uma interface de	hospedeiro	que

é uma saída do hospedeiro 210 conectado ao barramento de entrada de CA 240 que é entrado no RCD 220. O RCD 220 pode incluir uma interface de entrada de RCD que é uma entrada para o RCD conectado ao barramento de entrada de CA 240 a partir do hospedeiro 210. A interface de hospedeiro e a interface de entrada de RCD permitem interconexão entre o hospedeiro 210 e o RCD 220 usando o barramento de entrada de CA 240. O RCD 220 pode incluir uma interface de saída de RCD que é uma saída para a memória 230 através do barramento de saída de CA 250 para a memória 230.

[00033] O barramento de entrada de CA 240 com (N+p) bits fornece dados de comando e dados de entrada de endereço a partir do hospedeiro 210 para o RCD 220. N indica a quantidade de bits sendo transferidos através do barramento de entrada de CA e p indica a quantidade de bits de paridade através do barramento de entrada de CA. Por exemplo, p=0 indica um caso sem paridade, p = 1 indica um caso de paridade única, p = 2 indica um caso de paridade dupla, etc. O barramento de saída de CA 250 com (2N+q) bits fornece dados de saída de comando e dados de saída de endereço a partir do RCD 220 para a memória 230. 2N indica a quantidade de bits sendo transferidos através do barramento de saída de CA e p indica a quantidade de bits de paridade através do barramento de saída de CA. O barramento de saída de CA pode adicionar bits de paridade

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15/33 (isto é, q Φ 0) ou pode não adicionar bits de paridade (isto é, q = 0) . Também, uma linha de controle de seleção de modo 260 é mostrada como uma entrada de seleção de modo para o RCD. Em um exemplo, a linha de controle de seleção de modo 260 pode ser usada para selecionar um modo de taxa de dados para o barramento de entrada de CA 240. Por exemplo, os modos de taxa de dados podem ser Taxa de dados única (SDR), Taxa de dados dupla (DDR), Taxa de dados quadrupla (QDR) , etc. Em um exemplo, o modo de taxa de dados pode ser variável ao longo de uma sessão. Isto é, o modo de taxa de dados pode variar entre o modo de SDR e o modo de DDR. Em um exemplo, uma sessão é uma duração de tempo para execução para um grupo de etapas operacionais. Por exemplo, uma sessão pode ser uma duração de tempo entre um login de usuário e logout de usuário.

[00034] Em um exemplo, a seleção de modo de taxa de dados pode permitir otimização de cenários operacionais. Por exemplo, a seleção de modo de taxa de dados pode otimizar a seleção do modo de SDR ou modo de DDR dependente de uma variedade de cenários operacionais. Em um aspecto, a seleção de modo de taxa de dados pode ser baseada em velocidade de relógio, comprimentos de rajada, limitações de energia de cc, características de tráfego de dados, estatísticas de acesso, razão de ler/gravar, latência, fator de carga, clustering de página, e/ou características de streaming. Por exemplo, o modo de taxa de dados pode ser selecionado dependendo da velocidade de relógio uma vez que a operação de modo de DDR pode ser limitada por uma velocidade máxima de relógio de modo de DDR (por exemplo, devido ao escalonamento de velocidade

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16/33 mais alta limitada no modo de DDR). Por exemplo, o modo de taxa de dados pode ser selecionado dependendo de comprimento de rajada uma vez que um comprimento de rajada mais longo fornece uma taxa de transferência de dados mais alta de modo que o modo de SDR possa ser ótimo. Por exemplo, o modo de taxa de dados pode ser selecionado dependendo das limitações de energia de cc uma vez que a operação de modo de DDR pode consumir mais energia cc do que o modo de SDR. Por exemplo, o modo de taxa de dados pode ser selecionado dependendo de estatísticas de acesso ou características de tráfego de dados (por exemplo, acesso aleatório ou acesso agrupado (correlacionado)). Em um exemplo, acesso aleatório pode ser mais apropriado com o modo de DDR e o acesso agrupado pode ser mais apropriado com o modo de SDR. Em um exemplo, características de tráfego de dados podem ser quantificadas usando uma métrica de correlação de endereço. Uma métrica de correlação de endereço quantifica aleatoriedade em acessos de memória sequencial. Em um exemplo a métrica de correlação de endereço é um valor normalizado que varia de 0 a 1, onde 0 indica acessos de memória sequencial totalmente não correlacionados (por exemplo, acesso aleatório) e 1 indica acessos de memória sequenciais totalmente correlacionados (por exemplo, acesso de memória agrupado).

[00035] Em um exemplo, a seleção de modo de taxa de dados pode permitir limitações de temporização mais relaxadas, economia de energia cc, tempo de treinamento de caracterização de canal reduzido (por exemplo, treinamento de equalizador) , etc., quando o modo de SDR é selecionado. Por exemplo, limitações de temporização mais relaxadas

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17/33 podem incluir um tempo de configuração e retenção de interface mais relaxado, por exemplo, relaxando de um ciclo de meio relógio no modo de DDR para um ciclo de relógio completo no modo de SDR. Em um exemplo, essa limitação de temporização relaxada facilita escalonamento para uma velocidade de relógio mais alta e na obtenção de exigências de inclinação de relógio apertadas. Adicionalmente, em um exemplo, limitações de painel podem não permitir uso de modo de DDR.

[00036] A figura 3 ilustra um exemplo de um RCD de dois canais 300 com dois barramentos de entrada de CA e quatro barramentos de saída de CA. No exemplo da figura 3, dois barramentos de entrada de CA são mostrados (DOCA 320 e DICA 330), e quatro barramentos de saída de CA são mostrados (Q0CA 340, Q0BCA 350, Q1ACA 360 e Q1BCA 370) . Cada canal do RCD 300 pode incluir um barramento de entrada de CA e dois barramentos de saída de CA. Por exemplo, um primeiro canal pode incluir DOCA 320 para um barramento de entrada de CA e Q0ACA 340 e Q0BCA 350 para dois barramentos de saída de CA. Por exemplo, um segundo canal pode incluir DICA 330 para um barramento de entrada de CA e Q1ACA 360 e Q1BCA 37 0 para dois barramentos de saída de CA. Em um exemplo, os barramentos de entrada de CA incluem cada, N bits e os barramentos de saída de CA incluem cada 2N bits. Os barramentos de entrada de CA podem incluir também bits de paridade de entrada de bits p de comprimento; isto é, p = 0, p = 1 ou p > 1. E os barramentos de saída de CA podem incluir bits de paridade de saída de comprimento q; isto é, q=0, q=louq>l. Em um exemplo, o barramento de entrada de CA pode operar no modo de SDR ou modo de DDR, e

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18/33 o barramento de saída de CA pode operar no modo de SDR. Para o barramento de saída de CA, o modo de SDR pode ser também indicado como modo 2N. No modo 2N, dados são transferidos somente em borda de relógio alternada, por exemplo, borda de elevação alternada. No modo IN, dados são transferidos em toda borda de relógio, por exemplo, toda borda de elevação.

[00037] Em um exemplo, o RCD 300 suporta dois modos de taxa de dados de entrada, modo de SDR (taxa de dados única) e modo de DDR (taxa de dados dupla), no barramento de entrada de CA (isto é, voltado para o hospedeiro) para controlar o registro de bits no barramento de entrada de CA. Por exemplo, o modo de taxa de dados de entrada pode ser selecionado usando uma linha de controle de seleção de modo para o RCD. Um exemplo, de uma linha de controle de seleção de modo é ilustrado na figura 2 como a linha de controle de seleção de modo 260. Em outro exemplo, o modo de dados de entrada pode ser selecionado por programar um bit de controle de modo no RCD. O bit de controle de modo é programado, por exemplo, através de um comando no barramento de entrada de CA.

[00038] Em um exemplo, um estado default da linha de controle de seleção de modo é modo de SDR. Em um exemplo, o estado default é um estado de sistema que é empregado se nenhum comando explícito for usado para definir o estado de sistema. O barramento de entrada de CA tem uma largura de bits de N bits. Em um exemplo, N = 7.

Como exemplo, um bit de paridade de entrada único ou múltiplos bits de paridade de entrada pode ser adicionado ao barramento de entrada de CA, além de N bits.

Isto é,

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19/33 ou p > 1. 0 barramento de saída de CA tem uma largura de bits de 2N bits. Em um exemplo, 2N = 14. Como exemplo, bits de paridade de saída podem não ser adicionados ao barramento de saída de CA; isto é, q = 0. Ou, bits de paridade de saída podem ser adicionados ao barramento de saída de CA; isto é, q = 1 ou q > 1. Em um exemplo, o RCD pode expandir a largura de bit do barramento de entrada de CA a partir de N bits para 2N bits no barramento de saída de CA.

[00039] A Tabela 1 ilustra um mapeamento possível dos bits de barramento de entrada de CA (também conhecido como DCA) para os bits de barramento de saída de CA (também conhecido como QCA) . Por exemplo, os bits de barramento de entrada de CA podem ser individualmente designados como bit de entrada zero, bit de entrada um, bit de entrada dois, etc., onde bit de entrada zero pode ser o bit menos significativo (LSB) dos bits de barramento de entrada de CA. Por exemplo, DCAO pode se referir a bit de entrada zero de DOCA ou DICA, DCA1 pode se referir a bit de entrada um de DOCA ou DICA, DCA2 pode se referir a bit de entrada dois de DOCA ou DICA, etc. Por exemplo, os bits de barramento de saída de CA podem ser individualmente designados como bit de saída erro, bit de saída um, bit de saída dois, etc., onde bit de saída zero pode ser o bit menos significativo (LSB) dos bits de barramento de saída de CA. Por exemplo, QCAO pode se referir ao bit de saída zero de QOCA ou Q1CA, QCA1 pode se referir ao bit de saída um de QOCA ou Q1CA, ACA2 pode se referir ao bit de saída dois de QOCA ou Q1CA, etc.

Tabela 1

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UI	DCA0	DCA1	DCA2	DCA3	DCA4	DCA5	DCA6
0	QCA0	QCA1	QCA2	QCA3	QCA4	QCA5	QCA6
j	QCA7	QCA8	QCA9	QCA10	QCA II	QCA12	QCA13

[00040] Também, em um exemplo UI indica Intervalo de Unidade, também conhecido como um tempo de duração de símbolo. Por exemplo, um UI é um intervalo de tempo mínimo entre alterações de estado de sinal (por exemplo, tempo de pulso ou tempo de duração de símbolo) onde um UI é o tempo gasto por cada pulso ou símbolo sucessivo. Em um exemplo, a Tabela 1 mostra um mapeamento de dados de entrada para dados de saída, onde pode haver 7 bits de dados de entrada (por exemplo, DCA) e 14 bits de dados de saída (por exemplo, QCA). Por exemplo, os dados de entrada (por exemplo, DCA) podem ser transferidos através de dois UIs rotulados como UI 0 e UI 1. Por exemplo, dados de entrada a partir de UI 0 podem gerar um primeiro subconjunto de dados de saída (por exemplo, QCA 0 - QCA 6) e dados de entrada a partir de UI 1 podem gerar um segundo subconjunto de dados de saída (por exemplo, QCA 7 - QCA 13) .

[00041] Por exemplo, no modo de SDR para o barramento de entrada de CA (isto é, DCA), a linha de controle de seleção de modo permanece no modo de SDR para a interface de hospedeiro e o barramento de saída de CA (isto é, QCA) opera no modo 2N quando o modo de SDR é habilitado no barramento de entrada de CA (DCA) . Nesse caso, uma vantagem pode ser que o RCD obtém mais tempo de configuração e retenção no barramento de saída de CA no

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21/33 modo 2N, que melhora a margem de integridade de sinais.

[00042] Em um exemplo, pode haver um retardo adicional de relógio de meio ciclo no barramento de saida de CA no modo de SDR uma vez que dados são capturados em uma borda de elevação seguinte do sinal de relógio ao invés de uma borda de queda seguinte do sinal de relógio. Em um exemplo, o impacto sobre desempenho desse retardo é mínimo uma vez que a latência de ler é tipicamente dezenas de ciclos de relógio. Além disso, a taxa de utilização de barramento de saída de CA pode ser dobrada no modo de SDR, porém o impacto sobre desempenho é mínimo uma vez que tipicamente leva oito ciclos de relógio para transferir dados para cada comando para uma DRAM.

[00043] A figura 4 ilustra um exemplo de um diagrama de temporização de um intervalo de unidade (UI) 400 no modo de Taxa de Dados única (SDR) . No exemplo da figura 4, um comando ou endereço é transferido sobre um UI, onde um UI representa um tempo de duração de símbolo. Um relógio de entrada DCK_t e seu complemento DCK_c são mostrados no topo da figura 4 com a borda de elevação de relógio indicada com uma seta em elevação. Um sinal de seleção de chip de entrada DCS_n é usado para selecionar um chip para uma operação de entrada de memória. Um comando ou endereço é transferido usando um sinal de barramento de CA de entrada DCA. Em um exemplo, DCA tem 7 bits de entrada, indicado como DCA[6:0]. Paridade para o sinal de barramento de CA de entrada pode ser transferida usando um sinal de paridade DPAR (não mostrado). Um relógio de saída QCK_t e seu complemento QCK_c são também ilustrados. Um sinal de seleção de chip de saída QCS_n é usado para selecionar um

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22/33 chip para uma operação de saída de memória. Um comando ou endereço é transferido usando um sinal de barramento de CA de saída QCA. Em um exemplo, QCA tem 14 bits de saída, indicados como DCA[13:0]. Em um exemplo, QCA transfere dados em todo ciclo de relógio, isto é, uma vez por UI.

[00044] A figura 5 ilustra um exemplo de um diagrama de temporização de dois intervalos de unidade (UI) 500 no modo de Taxa de dados única (SDR) . No exemplo da figura 5, um comando ou endereço é transferido sobre dois UIs, onde um UI representa um tempo de duração de símbolo. Um relógio de entrada DCK_t e seu complemento DCK_c são mostrados no topo da figura 5 com a borda de elevação de relógio indicada com uma seta em elevação. Um sinal de seleção de chip de entrada DCS_n é usado para selecionar um chip para uma operação de entrada de memória. Um comando ou endereço é transferido usando um sinal de barramento de CA de entrada DCA. Em um exemplo, DCA tem 7 bits de entrada, indicados como DCA[6:0]. Paridade para o sinal de barramento de CA de entrada pode ser transferida usando um sinal de paridade DPAR (não mostrado). Um relógio de saída QCK_t e seu complemento QCK_c são também ilustrados. Um sinal de seleção de chip de saída QCS_n é usado para selecionar um chip para uma operação de saída de memória. Um comando ou endereço é transferido usando um sinal de barramento de CA de saída QCA. Em um exemplo, o QCA tem 14 bits de saída, indicados como DCA[13:0]. em um exemplo, QCA transfere dados em ciclo de relógio alternado, isto é, uma vez por 2 UI.

[00045] A Tabela 2 ilustra as características do retardo de propagação tPDM através da Unidade de relógio

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23/33 de registro (RCD).

Tabela 2

Símbolo	Parâmetros	condições	Min	Max	Unidade
tPDM (1,2)	Retardo de propagação, comutação de bit único, ponto de cruzamento de borda em queda CK_t/CK_c até a saída.	Operação TBD V	TBD	TBD	ns

1. tPDM definido para somador de latência de comando OnCK.

2. tPDM para modo de SDR é medido a partir do ponto de cruzamento de borda de elevação CK_t/CK_c até a saída .

[00046] A figura 6 ilustra um diagrama de fluxo de exemplo 600 para selecionar e executar um modo de taxa de dados para um barramento de comando/endereço (CA) para uma Unidade de relógio de registro (RCD) para uma Memória de acesso aleatório dinâmica (DRAM). No bloco 610, determinar um ou mais critérios de seleção de modo de taxa de dados. Em um aspecto, os critérios de seleção de modo de taxa de dados podem ser baseados em recursos de memória e/ou necessidades de aplicação. Os exemplos de recursos de memória podem incluir velocidade de relógio e/ou comprimentos de rajada. Os exemplos de necessidades de aplicação podem incluir estatísticas de acesso, razão de ler/gravar, latência, fator de carga, clustering de página, e/ou características de streaming. Em um exemplo, os

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24/33 critérios de seleção de modo de taxa de dados podem incluir limitações de energia de cc e/ou características de tráfego de dados.

[00047] Por exemplo, para velocidades de relógio além de um valor limiar de velocidade, o modo de DDR pode não ser exequível e um critério de seleção de modo de taxa de dados pode ser baseado na velocidade de relógio. Em um exemplo, se a velocidade de relógio exceder o valor limiar de velocidade, selecione o modo de SDR. Se a velocidade de relógio não exceder o valor de limiar de velocidade, selecione o modo de DDR. Em um exemplo, o valor de limiar de velocidade pode ser 4.8 Gigatransf ers por segundo (Gtps).

[00048] Por exemplo, o critério de seleção de modo de taxa de dados pode ser baseado em um comprimento de rajada. Em um exemplo, se o comprimento de rajada for maior ou igual a um valor de limiar de comprimento de rajada, selecione o modo de SDR. Se o comprimento de rajada for menor gue um valor de limiar de comprimento de rajada, selecione o modo de DDR. Em um exemplo, o valor de limiar de comprimento de rajada é 16 ciclos de relógio. Em outro exemplo, o valo de limiar de comprimento de rajada é 32 ciclos de relógio. Em um exemplo, o comprimento de rajada é um grupo de símbolos (medido em ciclos de relógio) transferidos no barramento de entrada de CA 240 (mostrado na figura 2).

[00049] Por exemplo, o critério de seleção de modo de taxa de dados pode ser baseado em características de tráfego de dados ou estatísticas de acesso, como uma métrica de correlação de endereço. Uma métrica de

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25/33 correlação de endereço quantifica aleatoriedade em acessos de memória sequencial. Em um exemplo, a métrica de correlação de endereço é um valor normalizado que varia de 0 a 1, onde 0 indica acessos de memória sequencial totalmente não correlacionados (por exemplo, acesso aleatório) e 1 indica acessos de memória sequenciais totalmente correlacionados (por exemplo, acesso de memória agrupado) . Em um exemplo, defina um limiar de métrica de correlação de endereço para o critério de seleção de modo de taxa de dados. Por exemplo, se a métrica de correlação de endereço exceder o limiar de métrica de correlação de endereço, selecione o modo de SDR. De outro modo selecione o modo de DDR. Em um exemplo, a etapa no bloco 610 é executada por um controlador de memória (por exemplo, controlador de memória 110).

[00050] No bloco 620, selecione um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados. Em um exemplo, os modos de taxa de dados são modo de taxa de dados única (SDR) e modo de taxa de dados dupla (DDR) . Em outro exemplo, o modo de taxa de dados é modo de taxa de dados quádruplo (QDR) . Em um exemplo, a etapa no bloco 620 é executada por um controlador de memória (por exemplo, controlador de memória 110) .

[00051] No bloco 630, configurar uma interface de hospedeiro para o modo de taxa de dados. A interface de hospedeiro é uma saída do hospedeiro, por exemplo, para o RCD através de um primeiro barramento (por exemplo, barramento de entrada de CA 240 mostrado na figura 2). Por exemplo, se o modo de SDR for o modo de taxa de dados,

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26/33 então a interface de hospedeiro é configurada para o modo de SDR. Em outro exemplo, se o modo de DDR for o modo de taxa de dados, então a interface de hospedeiro é configurada para o modo de DDR. Em um aspecto, a interface de hospedeiro é uma primeira interface de barramento de comando/endereço. Em um aspecto, a interface de hospedeiro inclui um primeiro barramento de dados e um primeiro sinal de relógio. Em um aspecto, configurar a interface de hospedeiro pode incluir iniciar transferência de dados na interface de hospedeiro através do primeiro barramento de dados usando o primeiro sinal de relógio. Em um exemplo, a etapa no bloco 630 é executada por um controlador de memória (por exemplo, controlador de memória 110).

[00052] No bloco 640, configurar uma interface de entrada de RCD para o modo de taxa de dados (isto é, o modo de SDR ou o modo de DDR) . A interface de entrada de RCD é uma entrada para o RCD, por exemplo, a partir do hospedeiro através do primeiro barramento (por exemplo,

barramento	de	entrada de	CA	240 mostrado na figura 2). Em
um exemplo	, a	interface	de	entrada de RCD é	uma segunda
interface	de	barramento	de	comando/endereço.	A primeira
interface	de	barramento	de	comando/endereço <	e a segunda
interface	de	barramento	de	comando/endereço	podem ser

conectadas a um barramento de entrada de CA. Em um exemplo, a interface de hospedeiro para o modo de SDR e a interface de entrada de RCD inclui N bits de entrada. E, em outro exemplo, a interface de hospedeiro para o modo de DDR e a interface de entrada de RCD inclui N bits de entrada. Em um exemplo, a interface de hospedeiro e a interface de entrada de RCD podem incluir uma pluralidade de bits de paridade de

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27/33 entrada. E, em um aspecto, configurar a interface de entrada de RCD pode incluir iniciar recebimento de dados na interface de entrada de RCD usando o sinal de relógio. Em um exemplo, a etapa no bloco 640 é executada por um controlador de memória (por exemplo, controlador de memória 110) .

[00053] No bloco 650, ativar um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD. Em um exemplo, o sinal de relógio é um sinal de onda quadrada. Em outro exemplo, o sinal de relógio é um sinal de onda senoidal. Em outro exemplo, o sinal de relógio é um sinal periódico com taxa de relógio R. em um exemplo, o modo de SDR transfere dados nas bordas de elevação de sinal de relógio. Em outro exemplo, o modo de SDR transfere dados nas bordas em queda de sinal de relógio. Em um exemplo, o modo de DDR transfere dados tanto nas bordas de elevação de sinal de relógio como nas bordas em queda de sinal de relógio. Em um exemplo, o modo de DDR transfere dados tanto nas bordas de elevação de sinal de relógio como nas bordas de queda de sinal de relógio. Em um exemplo, a etapa no bloco 650 é executada por um gerador de relógio (por exemplo, gerador de relógio 160).

[00054] No bloco 660, transferir dados a partir da interface de hospedeiro para a interface de entrada de RCD usando o sinal de relógio para o modo de taxa de dados (isto é, o modo de SDR ou o modo de DDR). Em um exemplo, os dados transferidos são um comando. Em um exemplo, os dados transferidos são um endereço. Em um exemplo, o endereço é usado para especificar um local de memória para armazenagem de dados ou recuperação de dados. Em um exemplo, no bloco

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660, os dados são transferidos entre a interface de hospedeiro e a interface de entrada de RCE. Em um exemplo, a transferência dos dados inclui uma operação GRAVAR. Em um exemplo, a transferência de dados inclui uma operação LER. Em um exemplo, os dados incluem um comando ou um endereço. Em um exemplo, um comando inclui um conjunto de padrões de bits que designam um estado ou operação desejada, por exemplo, GRAVAR, LER, LIMPAR, REDEFINIR, etc. Em um exemplo, um endereço é um grupo especifico de padrões de bit que designa um local de memória desejado para uma operação GRAVAR ou uma operação LER.

[00055] Em um exemplo, a etapa no bloco 660 é executada por um hospedeiro (por exemplo, hospedeiro 210). Em um exemplo, a etapa no bloco 660 é executada por um hospedeiro (por exemplo, hospedeiro 210) em combinação com um RCD (por exemplo, RCD 220) . Em um exemplo, a etapa no bloco 660 é executada usando um barramento de entrada (por exemplo, barramento de entrada de CA 240) .

[00056] No bloco 670, transferir dados de uma interface de saida de RCD para uma memória usando o sinal de relógio no modo IN ou modo 2N. No modo IN, dados são transferidos em toda borda de sinal de relógio, por exemplo, toda borda de elevação ou toda borda de queda. A interface de saida de RCD é uma saida do RCD para uma memória (por exemplo, memória 230 mostrada na figura 2) através de um segundo barramento (por exemplo, barramento de saida de CA 250 mostrado na figura 2). No modo 2N, dados são transferidos em borda de sinal de relógio alternada, por exemplo, borda de elevação alternada ou borda de queda alternada. Em um exemplo, os dados transferidos são um

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29/33 comando. Em um exemplo, os dados transferidos são um endereço. Em um exemplo, o endereço é usado para especificar um local de memória para armazenagem de dados (por exemplo, operação GRAVAR) ou recuperação de dados (por exemplo, operação LER) . Em um exemplo, a memória é uma memória de acesso aleatório dinâmica (DRAM). Em um exemplo, a etapa no bloco 670 é executada por um RCD (por exemplo, RCD 220) em combinação com uma memória (por exemplo, memória 230). Em um exemplo, a etapa no bloco 670 é executada usando um barramento de saída (por exemplo, barramento de saída de CA 250).

[00057] Uma pessoa versada na técnica entendería que as etapas reveladas no diagrama de fluxo de exemplo na figura 6 podem ser trocadas em sua ordem sem se afastar do escopo e espírito da presente revelação. Também, uma pessoa versada na técnica entendería que as etapas ilustradas no diagrama de fluxo não são exclusivas e outras etapas podem ser incluídas ou uma ou mais das etapas no diagrama de fluxo de exemplo podem ser deletadas sem afetar o escopo e espírito da presente revelação.

[00058] Aqueles versados reconheceríam ainda que os vários componentes, blocos lógicos e/ou etapas de algoritmo ilustrativos, descritas com relação aos exemplos revelados na presente invenção podem ser implementados como hardware eletrônico, firmware, software de computador, ou combinações dos mesmos. Para ilustrar claramente essa capacidade de troca de hardware, firmware e software, vários componentes ilustrativos, blocos lógicos e/ou etapas de algoritmo foram descritos acima em geral em termos de sua funcionalidade. O fato de se tal funcionalidade é

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30/33 implementada como hardware, firmware ou software depende da aplicação específica e limitações de design impostas sobre o sistema geral. Técnicos especializados podem implementar a funcionalidade descrita em modos variáveis para cada aplicação específica, porém tais decisões de implementação não devem ser interpretadas como causando afastamento do escopo ou espírito da presente revelação.

[00059] Por exemplo, para as várias etapas descritas nos blocos da figura 6, a implementação pode incluir hardware e/ou software. Em alguns exemplos, um controlador de memória que reside no hospedeiro (por exemplo, hospedeiro 210 mostrado na figura 2) ou externo ao hospedeiro pode alojar o hardware e/ou software. Para uma implementação de hardware, as unidades de processamento podem ser implementadas em um ou mais circuitos integrados de aplicação específica (ASICs), processadores de sinais digitais (DSPs), dispositivos de processamento de sinais digitais (DSPDs), dispositivos de lógica programável (PLDs), disposições de porta programáveis em campo (FPGAs), processadores, controladores, microcontroladores, microprocessadores, outras unidades eletrônicas projetadas para executar as funções descritas nas mesmas, ou uma combinação dos mesmos. Com software, a implementação pode ser através de módulos (por exemplo, procedimentos, funções, etc.) que executam as funções descritas nos mesmos. Os códigos de software podem ser armazenados em unidades de memória e executados por uma unidade de processador. Adicionalmente, os vários diagramas de fluxo ilustrativos, blocos lógicos e/ou etapas de algoritmo descritas aqui também podem ser codificados como instruções

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31/33 legíveis por computador carregadas em qualquer mídia legível por computador conhecida na técnica ou implementada em qualquer produto de programa de computador conhecido na técnica. Em um aspecto, a mídia legível por computador inclui mídia legível por computador não transitória.

[00060] Mídia legível por computador pode incluir tanto mídia de armazenagem em computador como mídia de comunicação incluindo qualquer mídia que facilite a transferência de um programa de computador a partir de um lugar para outro. Uma mídia de armazenagem pode ser qualquer mídia disponível que possa ser acessada por um computador. Como exemplo, e não limitação, tal mídia legível por computador pode incluir RAM, ROM, EEPROM, CDROM ou outra armazenagem de disco ótico, armazenagem de disco magnético ou outros dispositivos de armazenagem magnética, ou qualquer outra mídia que possa ser usada para carregar ou armazenar código de programa desejado na forma de instruções ou estruturas de dados e que possa ser acessado por um computador.

[00061] Em um aspecto, uma ou mais das etapas para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para o barramento de comando e endereço (CA) de uma unidade de relógio de registro (RCD) para uma memória de acesso aleatório dinâmica (DRAM) na figura 6 podem ser executadas por um ou mais processadores que podem incluir hardware, software, firmware, etc. Em um aspecto, uma ou mais das etapas na figura 6 podem ser executadas por um ou mais processadores que podem incluir hardware, software, firmware, etc. Um ou mais processadores, por exemplo, podem ser usados para

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32/33 executar software ou firmware necessário para executar as etapas no diagrama de fluxo da figura 14. Software será interpretado amplamente como significando instruções, conjuntos de instruções, código, segmentos de código, código de programa, programas, subprogramas, módulos de software, aplicativos, aplicativos de software, pacotes de software, rotinas, sub-rotinas, objetos, executáveis, threads de execução, procedimentos, funções, etc., quer mencionados como software, firmware, middleware, microcódigo, linguagem de descrição de hardware, ou de outro modo. 0 software pode residir em uma mídia legível por computador. A mídia legível por computador pode ser uma mídia legível por computador não transitória. Uma mídia legível por computador não transitória inclui, como exemplo, um dispositivo de armazenagem magnética (por exemplo, disco rígido, disco flexível, tira magnética) , um disco ótico (por exemplo, um compact disc (CD) ou um digital versatile disc (DVD)), um cartão inteligente, um dispositivo de memória flash (por exemplo, um cartão, um stick, ou uma unidade de chave), uma memória de acesso aleatório (RAM), uma memória somente de leitura (ROM), uma ROM programável (FROM), uma FROM apagável (EPROM), uma PROM eletricamente apagável (EEPROM), um registro, um disco removível, e qualquer outra mídia adequada para armazenar software e/ou instruções que podem ser acessadas e lidas por um computador.

[00062] A mídia legível por computador também pode incluir, como exemplo, uma onda portadora, uma linha de transmissão e qualquer outra mídia adequada para transmitir software e/ou instruções que possam ser

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33/33 acessadas e lidas por um computador. A mídia legível por computador pode residir no sistema de processamento, externo ao sistema de processamento, ou distribuída através de múltiplas entidades incluindo o sistema de processamento. A mídia legível por computador pode ser incorporada em um produto de programa de computador. Como exemplo, um produto de programa de computador pode incluir uma mídia legível por computador em materiais de embalagem. A mídia legível por computador pode incluir software ou firmware para um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para o barramento de comando e endereço (CA) de uma unidade de relógio de registro (RCD) para uma memória de acesso aleatório dinâmica (DRAM). Aqueles versados na técnica reconhecerão a forma melhor de implementar a funcionalidade descrita apesentada em toda essa revelação dependendo da aplicação específica e limitações de design em geral impostas sobre o sistema geral.

[00063] A descrição anterior dos aspectos revelados é fornecida para permitir que qualquer pessoa versada na técnica faça ou use a presente revelação. Várias modificações nesses aspectos serão prontamente evidentes para aqueles versados na técnica e os princípios genéricos definidos aqui podem ser aplicados a outros aspectos sem se afastar do espírito ou escopo da revelação.

Claims

REIVINDICAÇÕES

1. Método para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de Relógio de registro (RCD) para uma memória, compreendendo:

Determinar um ou mais critérios de seleção de modo de taxa de dados;

Selecionar um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados;

Configurar uma interface de hospedeiro para o modo de taxa de dados ; e Configurar uma interface de entrada de RCD da Unidade de relógio de registro (RCD) para o modo de taxa de dados. 2. Método, , de acordo com a reivindicação 1, em

que o modo de taxa de dados é um entre o modo SDR ou o modo

DDR.

3. Método, de acordo com a reivindicação 2, em que a interface de hospedeiro é uma saída de um hospedeiro para conexão com a Unidade de relógio de registro (RCD) através de um barramento de entrada.

4. Método, de acordo com a reivindicação 3, em que a interface de entrada de RCD é uma entrada da Unidade de relógio de registro (RCD) para conexão com o hospedeiro através do barramento de entrada.

5. Método, de acordo com a reivindicação 1, em que o modo de taxa de dados é definido na inicialização e permanece estático por toda uma sessão.

6. Método, de acordo com a reivindicação 1, em que o modo de taxa de dados é variável entre o modo SDR e o

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2/6 modo DDR por toda uma sessão.

7. Método, de acordo com a reivindicação 1, compreendendo ainda transferir dados entre a interface de hospedeiro e a interface de entrada de RCD usando um sinal

de relógio. 8 . Método, de acordo com a reivindicação 7, em que os dados de transferência incluem uma operação de GRAVAR. 9. Método, de acordo com a reivindicação 7, em

que os dados de transferência incluem uma operação de LER.

10. Método, de acordo com a reivindicação 7, em que os dados incluem um comando ou um endereço.

11. Método, de acordo com a reivindicação 7, compreendendo ainda transferir os dados a partir de uma interface de salda de RCD usando o sinal de relógio no modo IN ou modo 2N.

12. Método, de acordo com a reivindicação 11, em que a interface de salda RCD é uma saída do RCD para a memória através de um barramento de saída.

13. Método, de acordo com a reivindicação 12, em que a memória é uma memória de acesso aleatório dinâmica (DRAM) .

14. Método, de acordo com a reivindicação 7, compreendendo ainda ativar o sinal de relógio na interface de hospedeiro e na interface de entrada de RCD.

15. Método, de acordo com a reivindicação 1, compreendendo ainda configurar a interface de hospedeiro para iniciar uma transferência de dados na interface de hospedeiro usando um sinal de relógio.

16. Método, de acordo com a reivindicação 15,

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3/6 compreendendo ainda configurar a interface de entrada de RCD para iniciar um recebimento de dados na interface de entrada de RCD usando o sinal de relógio.

17. Método, de acordo com a reivindicação 1, em que um ou mais critérios de seleção de modo de taxa de dados incluem pelo menos um entre uma velocidade de relógio, um comprimento de rajada, uma estatística de acesso, uma razão de ler/gravar, uma latência, um fator de carga, um clustering de página, uma característica de streaming, uma limitação de energia cc, ou uma característica de tráfego de dados quantificada usando uma métrica de correlação de endereço.

18. Aparelho para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) parra uma Unidade de relógio de registro (RCD) para uma memória, o aparelho compreendendo:

Um controlador de memória, em que o controlador de memória determina um ou mais critérios de seleção de modo de taxa de dados, seleciona um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados, configura uma interface de hospedeiro para o modo de taxa de dados e configura uma interface de entrada de RCD para o modo de taxa de dados;

Um gerador de relógio acoplado ao controlador de memória, em que o gerador de relógio ativa um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD; e

Um hospedeiro acoplado ao controlador de memória, em que o hospedeiro transfere dados entre a interface de hospedeiro e a interface de entrada de RCD usando o sinal

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4/6 de relógio.

19. Aparelho, de acordo com a reivindicação 18, compreendendo ainda uma Unidade de relógio de registro (RCD) acoplado ao controlador de memória, em que o RCD transfere os dados a partir de uma interface de saida de RCD usando o sinal de relógio para o modo IN ou o modo 2N.

20. Aparelho, de acordo com a reivindicação 19, em que o hospedeiro compreende a interface de hospedeiro e a Unidade de relógio de registro (RCD) compreende a interface de entrada de RCD e a interface de saida de RCD.

21. Aparelho, de acordo com a reivindicação 18, em que o modo de taxa de dados é um entre o modo SDR ou o modo DDR.

22. Aparelho, de acordo com a reivindicação 21, em que o modo de taxa de dados é definido na inicialização e permanece estático por toda uma sessão.

23. Aparelho, de acordo com a reivindicação 21, em que o modo de taxa de dados é variável entre o modo SDR e o modo DDR por toda uma sessão.

24. Aparelho para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de relógio de registro (RCD) para uma memória, compreendendo:

Meio para determinar um ou mais critérios de seleção de modo de taxa de dados;

Meio para selecionar um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados;

Meio para configurar uma interface de hospedeiro

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5/6 para o modo de taxa de dados; e

Meio para configurar uma interface de entrada de RCD da Unidade de relógio de registro (RCD) para o modo de taxa de dados.

25. Aparelho, de acordo com a reivindicação 24, compreendendo ainda:

Meio para ativar um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD, e

Meio para transferir dados a partir da interface de hospedeiro para a interface de entrada de RCD usando o sinal de relógio.

26. Aparelho de acordo com a reivindicação 25, compreendendo ainda meio para transferir os dados a partir de uma interface de saida de RCD usando o sinal de relógio no modo IN ou modo 2N.

27. Aparelho, de acordo com a reivindicação 24, em que o modo de taxa de dados é um entre o modo SDR ou o modo DDR.

28. Mídia legível por computador que armazena código executável por computador, operável em um dispositivo compreendendo pelo menos um processador e pelo menos uma memória acoplada a pelo menos um processador, em que pelo menos um processador é configurado para fornecer um modo de taxa de dados única (SDR) ou um modo de taxa de dados dupla (DDR) para uma Unidade de relógio de registro (RCD) para uma memória, o código executável por computador compreendendo:

Instruções para fazer com que um computador determine um ou mais critérios de seleção de modo de taxa de dados;

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Instruções para fazer com que o computador selecione um modo de taxa de dados com base em um ou mais critérios de seleção de modo de taxa de dados;

Instruções para fazer com que o computador configure uma interface de hospedeiro para o modo de taxa de dados; e

Instruções para fazer com que o computador configure uma interface de entrada de RCD da Unidade de Relógio de registro (RCD) para o modo de taxa de dados.

29. Mídia legível por computador, de acordo com a reivindicação 28, compreendendo ainda:

Instruções para fazer com que o computador ative um sinal de relógio na interface de hospedeiro e na interface de entrada de RCD; e

Instruções para fazer com que o computador transfira dados a partir da interface de hospedeiro para a interface de entrada de RCD usando o sinal de relógio e em que o modo de taxa de dados é um entre o modo SDR ou o modo DDR.

30. Mídia legível por computador, de acordo com a reivindicação 29, compreendendo ainda:

Instruções pra fazer com que o computador transfira dados de uma interface de saída de RCD usando o sinal de relógio no modo IN ou modo 2N.