BR112019013032A2 - circuito de controle de banda de segurança de frequência de tensão dinamicamente adaptativo - Google Patents

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BR112019013032A2
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Alan Bowman Keith
Ho Lam
Reza Kakoee Mohammad
Toosizadeh Navid
Krishnan Kannan Saravana
Jason Hu Shih-Hsin
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Qualcomm Inc
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Abstract

em certos aspectos, um sistema compreende um circuito de mitigação de declínio de tensão configurado para monitorar o declínio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que um limite de declínio. em uma aspecto, o sistema também inclui um monitor de desempenho configurado para rastrear vários ciclos clock pelos quais o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro de um período de tempo, e ajustar o limite de declínio com base no número de ciclos clock. em um outro aspecto, o sistema também inclui um monitor de desempenho configurado para rastrear um número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro de um período de tempo, e ajustar o limite de declínio com base no número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo.

Description

CIRCUITO DE CONTROLE DE BANDA DE SEGURANÇA DE FREQUÊNCIA
DE TENSÃO DINAMICAMENTE ADAPTATIVO
REFERÊNCIA CRUZADA AO PEDIDO RELACIONADO [001] Este pedido reivindica prioridade a e o benefício de Pedido Não Provisório N- 15/393,107 depositado no Escritório de Marcas e Patentes U.S. em 28 de dezembro de 2016, o conteúdo total do qual é incorporado aqui por referência.
FUNDAMENTOS
Campo [002] Os aspectos da presente divulgação referem-se geralmente ao declínio de tensão, e mais particularmente, à mitigação de declínio de tensão.
Fundamentos [003] Um circuito (por exemplo, processador) em um chip recebe energia de uma fonte de tensão através de uma rede de distribuição de energia (PDN) . As mudanças abruptas na atividade do circuito podem induzir grandes transientes da corrente na PDN. Os grandes transientes da corrente causam declínio na tensão de alimentação. Se a magnitude de um declínio de tensão for grande o suficiente para fazer com que a tensão de alimentação decline abaixo de uma tensão de alimentação mínima necessária para operação apropriada do circuito, em seguida, o circuito
poderá funcionar mal (por exemplo, as violações de
temporização podem ocorrer em percursos críticos do
circuito).
SUMÁRIO
[004] 0 seguinte apresenta um resumo
simplificado de uma ou mais modalidades de modo a fornecer
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2/53 um entendimento básico de tais modalidades. Este resumo não é uma visão geral abrangente de todas as modalidades consideradas, e não é intencionada a identificar os elementos chave ou críticos de todas as modalidades nem delinear o escopo de qualquer ou todas as modalidades. 0 seu único propósito é para apresentar alguns conceitos de uma ou mais modalidades em uma forma simplificada como um prelúdio para a descrição mais detalhada que é apresentada mais tarde.
[005] Um primeiro aspecto refere-se a um sistema. O sistema inclui um circuito de mitigação de declínio de tensão configurado para monitorar o declínio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que um limite de declínio. O sistema também inclui um monitor de desempenho configurado para rastrear vários ciclos clock pelos quais o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro de um período de tempo, e ajustar o limite de declínio com base no número de ciclos clock.
[006] Um segundo aspecto refere-se a um método para ajustar um limite de declínio. O método inclui monitorar o declínio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio. O método também inclui rastrear vários ciclos clock pelos quais a mitigação de declínio de tensão é realizada dentro de um período de tempo, e ajustar o limite
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3/53 de declínio com base no número de ciclos clock.
[007] Um terceiro aspecto refere-se a um sistema. O sistema inclui um circuito de mitigação de declinio de tensão configurado para monitorar o declinio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a mitigação de declinio de tensão para o circuito se o declinio de tensão monitorado for igual a ou maior do que um limite de declinio. O sistema também inclui um monitor de desempenho configurado para rastrear um número de vezes que o circuito de mitigação de declinio de tensão realiza a mitigação de declinio de tensão dentro de um periodo de tempo, e ajustar o limite de declinio com base no número de vezes que o circuito de mitigação de declinio de tensão realiza a mitigação de declinio de tensão dentro do periodo de tempo.
[008] Um quarto aspecto refere-se a um método. O método inclui monitorar o declinio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a mitigação de declinio de tensão para o circuito se o declinio de tensão monitorado for igual a ou maior do que o limite de declinio. O método também inclui rastrear um número de vezes que a mitigação de declinio de tensão é realizada dentro de um periodo de tempo, e ajustar o limite de declinio com base no número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo.
[009] Para a realização dos fins anteriores e relacionados, a uma ou mais modalidades incluem as características em seguida completamente descritas e particularmente apontadas nas reivindicações. A seguinte descrição e os desenhos anexos apresentam em detalhes
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4/53 certos aspectos ilustrativos da uma ou mais modalidades. Estes aspectos são indicativos, entretanto, de apenas algumas das várias maneiras em que os princípios de várias modalidades podem ser utilizados e as descrito modalidades são intencionadas a incluírem todos os tais aspectos e seus equivalentes.
BREVE DESCRIÇÃO DOS DESENHOS [0010] A Figura 1 mostra um exemplo de um circuito que recebe uma tensão de alimentação a partir de uma fonte de tensão através de uma rede de distribuição de energia (PDN).
[0011] A Figura 2 mostra um exemplo de declinio de tensão em uma tensão de alimentação.
[0012] A Figura 3 mostra um exemplo de uma banda de segurança construída em uma tensão de alimentação para levar em conta o pior caso de declínio de tensão.
[0013] A Figura 4 mostra um exemplo de um circuito de mitigação de declínio de tensão de acordo com certos aspectos da presente divulgação.
[0014] A Figura 5 mostra um exemplo de uma redução na banda de segurança fornecida usando-se o circuito de mitigação de declínio de tensão de acordo com certos aspectos da presente divulgação.
[0015] A Figura 6 mostra um outro exemplo de um monitor de desempenho de acordo com certos aspectos da presente divulgação.
[0016] A Figura 7A é um fluxograma que mostra um método exemplificativo para ajustar um limite de declínio de acordo com certos aspectos da presente divulgação.
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5/53 [0017] A Figura 7B é um fluxograma que mostra um outro método exemplificativo para ajustar um limite de declinio de acordo com certos aspectos da presente divulgação.
[0018] A Figura 8 mostra um exemplo em que a tensão de alimentação e a banda de segurança são ajustadas com ajustes no limite de declinio de acordo com certos aspectos da presente divulgação.
[0019] A Figura 9A é um fluxograma que mostra ainda um outro método exemplificativo para ajustar um limite de declinio de acordo com certos aspectos da presente divulgação.
[0020] A Figura 9B é um fluxograma que mostra ainda um outro método exemplificativo para ajustar um limite de declinio de acordo com certos aspectos da presente divulgação.
[0021] A Figura 10 mostra uma implementação exemplificativa de um redutor clock de acordo com certos aspectos da presente divulgação.
[0022] A Figura 11 mostra uma implementação exemplificativa de um divisor clock de acordo com certos aspectos da presente divulgação.
[0023] A Figura 12 mostra uma implementação exemplificativa de um monitor de declinio com base em tensão de acordo com certos aspectos da presente divulgação.
[0024] A Figura 13 mostra um exemplo de um dispositivo de retardo em um percurso de distribuição clock de acordo com certos aspectos da presente divulgação.
[0025] A Figura 14 mostra uma implementação
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6/53 exemplificativa de um monitor de declínio com base em temporização de acordo com certos aspectos da presente divulgação .
[002 6] A Figura 15 mostra um exemplo de um dispositivo de retardo ajustável de acordo com certos aspectos da presente divulgação.
[0027] A Figura 16 é um fluxograma que mostra um método exemplificativo para ajustar um limite de declínio de acordo com aspectos da presente divulgação.
[0028] A Figura 17 é um fluxograma que mostra um outro método exemplificativo para ajustar um limite de declínio de acordo com aspectos da presente divulgação.
DESCRIÇÃO DETALHADA [0029] A descrição detalhada apresentada abaixo, em relação aos desenhos anexos, é intencionada como uma descrição de várias configurações e não é intencionada a representar as únicas configurações em que os conceitos descritos aqui podem ser praticados. A descrição detalhada inclui detalhes específicos para o propósito de fornecer uma compreensão completa dos vários conceitos. Entretanto, será evidente para a pessoa versada na técnica que estes conceitos podem ser praticados sem estes detalhes
específicos. Em alguns casos, as estruturas e os
componentes bem conhecidos são mostrados em forma de
diagrama de bloco de modo a evitar obscurecer tais
conceitos.
[0030] A Figura 1 mostra um exemplo de um
circuito 110 (por exemplo, processador) que recebe energia a partir de uma fonte de tensão 120 através de uma rede de distribuição de energia (PDN) 115. A fonte de tensão 120
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7/53 pode incluir um circuito integrado de gerenciamento de energia (PMIC) configurado para gerar uma tensão de alimentação VDD, que é fornecida para o circuito 110 através da PDN 115. A este respeito, o PMIC pode incluir um regulador de tensão (regulador de comutação) configurado para converter uma tensão de entrada (por exemplo, de uma bateria ou uma outra fonte) em a tensão de alimentação VDD. O circuito 110 recebe um sinal clock (denotado CLK) para operações de temporização do circuito 110. Tipicamente, o circuito 110 necessita de uma tensão de alimentação minima para operar adequadamente em uma certa frequência clock. Por exemplo, o circuito 110 pode necessitar de uma tensão de alimentação minima para que os percursos criticos no circuito 110 atendam certos requisitos de temporização (por exemplo, tempos de preparação) para operação apropriada.
[0031] As mudanças abruptas na atividade do circuito 110 (por exemplo, processador) podem induzir grandes transientes da corrente na PDN 115. Os grandes transientes da corrente causam declinio na tensão de alimentação VDD. Isso ocorre porque a fonte de tensão 120 (por exemplo, PMIC) não é capaz de responder instantaneamente a um grande transiente de corrente devido às indutâncias na PDN 115. Como um resultado, o transiente de corrente descarrega capacitores na PDN 115 (por exemplo, capacitores de desacoplamento) e/ou capacitores em outros circuitos acoplados à PDN 115, que causam um declinio na tensão de alimentação VDD.
[0032] A este respeito, a Figura 2 mostra um exemplo de um declinio 210 na tensão de alimentação VDD causado por um grande transiente de corrente. Se a
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8/53 magnitude do declínio de tensão 210 for grande o suficiente para fazer com que a tensão de alimentação VDD decline abaixo da tensão de alimentação mínima necessária para operação apropriada do circuito 110, em seguida, o circuito 110 pode funcionar mal (por exemplo, as violações de temporização podem ocorrer em percursos críticos do circuito 110).
[0033] Para resolver isso, uma banda de segurança (margem de tensão) é tipicamente construída na tensão de alimentação VDD. A banda de segurança é uma quantidade pela qual a tensão de alimentação VDD é elevada acima da tensão mínima para acomodar o declínio de tensão. A Figura 3 mostra um exemplo de uma tensão de alimentação VDD com uma banda de segurança de cerca de 100 mV. Na Figura 3, a forma de onda de tensão 310 mostra flutuações da tensão de alimentação em torno do nível de tensão de alimentação desejado (também denominadas como a tensão de alimentação alvo), e a linha 320 mostra a tensão mínima (denotada VMIN) necessária para a operação apropriada do circuito 110 em uma frequência clock alvo. Neste exemplo, a banda de segurança é fundamentada em um pior caso de declínio de tensão de modo que a tensão de alimentação VDD não declina abaixo da tensão mínima VMIN para o pior caso de declínio de tensão. Uma desvantagem deste método é que a tensão de alimentação VDD necessita ser aumentada para adicionar a banda de segurança, que aumenta o consumo de energia do circuito 110.
[0034] A banda de segurança pode ser reduzida usando mitigação de declínio de tensão. A este respeito, a Figura 4 mostra um exemplo de um circuito de mitigação de
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9/53 declínio de tensão 410. O circuito de mitigação de declínio de tensão 410 inclui um monitor de declínio de tensão 420 e um redutor clock 430. O monitor de declínio de tensão 410 pode ser configurado para monitorar a tensão de alimentação VDD para declínio de tensão, como discutido mais abaixo. O redutor clock 430 recebe um sinal clock de entrada (denotado CLK_IN) a partir de uma fonte clock 450, e emite um sinal clock de saída (denotado CLK_OUT) para o circuito 110 para as operações de temporização do circuito 110. O redutor clock 430 é configurado para operar em um ou dois modos sob o controle do monitor de declínio de tensão 420. No primeiro modo, o redutor clock 430 é configurado para passar o sinal clock de entrada CLK_IN para o circuito 110 como o sinal clock de saída CLK_OUT. No segundo modo, o redutor clock 430 é configurado para reduzir a frequência do sinal clock de entrada CLK_IN para produzir um sinal clock de frequência reduzida e emitir o sinal clock de frequência reduzida para o circuito 110 como o sinal clock de saída CLK_OUT.
[0035] Neste exemplo, o monitor de declínio de tensão 420 monitora o declínio de tensão na tensão de alimentação e compara o declínio de tensão monitorado com um limite de declínio. O declínio de tensão pode ser uma quantidade pela qual a tensão de alimentação declina abaixo da tensão de alimentação alvo (isto tensão de alimentação sem declínio). Por exemplo se a tensão de alimentação alvo for
0 mV e a tensão de alimentação declinar para 870 mV em seguida, o declínio de tensão é cerca de 30 mV.
[0036] Se o declínio de tensão estiver abaixo
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10/53 do limite de declínio (por exemplo, 50 mV), em seguida, o monitor de declínio de tensão 420 não responde ao declínio. Neste caso, o redutor clock 430 opera no primeiro modo e passa o sinal clock de entrada CLK_IN para o circuito 110 como o sinal clock de saída CLK_OUT. O circuito 110 (por exemplo, processador) funciona na frequência clock alvo (por exemplo, 2 GHz), que corresponde à frequência do sinal clock de entrada CLK_IN.
[0037] Se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio, em seguida, o monitor de declínio de tensão 420 instrui o redutor clock 430 para operar no segundo modo, em que o redutor clock 430 reduz a frequência do sinal clock de entrada CLK_IN e emite o sinal clock de frequência resultante reduzido para o circuito 110. Por exemplo, o redutor clock 430 pode reduzir a frequência clock por 50 % (por exemplo, reduzir a frequência clock de 2 GHz para 1 GHz) . A redução na frequência clock evita que o declínio de tensão provoque o circuito 110 mal funcionamento (por exemplo, evita as violações de temporização em percursos críticos do circuito 110). Isso ocorre porque os requisitos de temporização para percursos críticos do circuito 110 são relaxados na frequência clock reduzida, permitindo que o circuito 110 tolere um grande declínio de tensão na frequência clock reduzida.
[0038] Quando a tensão de alimentação recupera o declínio (o declínio de tensão monitorado declina abaixo do limite de declínio), o monitor de declínio de tensão 420 pode instruir o redutor clock 430 para comutar de volta para a operação no primeiro modo, em que o redutor clock
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430 passa o sinal clock de entrada CLK_IN para o circuito 110. Isso restaura a frequência clock no circuito 110 de volta para a frequência clock alvo (isto é, a frequência do sinal clock de entrada CLK_IN).
[0039] O circuito de mitigação de declínio de tensão 410 permite que a banda de segurança seja reduzida, e, portanto, a tensão de alimentação VDD seja reduzida para reduzir consumo de energia. Isso ocorre porque o circuito de mitigação de declínio de tensão 410 inicia (aciona) mitigação de declínio (isto é, reduz a frequência clock no circuito 110) antes da tensão de alimentação declinar abaixo da tensão mínima necessária para a operação apropriada na frequência clock alvo (por exemplo, 2 GHz) . Como um resultado, a banda de segurança não necessita mais ser grande o suficiente para sempre impedir que a tensão de alimentação cruze a tensão mínima.
[0040] A este respeito, a Figura 5 mostra um exemplo em que a banda de segurança é reduzida para 50 mV. Neste exemplo, existem duas tensões mínimas VMTN_i e VMTN_2. A primeira tensão mínima VMTN_i é a tensão mínima necessária para o circuito 110 operar adequadamente na frequência clock alvo (por exemplo, 2 GHz) . A primeira tensão mínima Vmtn_i é a mesma como a tensão mínima VMIN mostrada na Figura 3. A segunda tensão mínima VMTN_2 é a tensão mínima necessária para o circuito 110 operar adequadamente na frequência clock reduzida (por exemplo, 1 GHz). Como mostrado na Figura 5, a segunda tensão mínima VMTN_2 é menor do que a primeira tensão mínima VMTN_i. Neste exemplo, o limite de declínio pode ser ajustado tal que o circuito de mitigação de declínio de tensão 410 inicia (aciona) a
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12/53 mitigação de declínio quando a tensão de alimentação declina para a primeira tensão mínima VMTN_i. Neste caso, o circuito de mitigação de declínio de tensão 410 inicia a mitigação de declínio cada vez que a tensão de alimentação cruza a primeira tensão mínima VMTN_i. No exemplo mostrado na Figura 5, a tensão de alimentação 510 cruza a primeira tensão mínima VMTN_! um número de vezes durante o período de tempo mostrado na Figura 5, e portanto, realiza a mitigação de declínio de tensão um número de vezes durante o período de tempo mostrado na Figura 5.
[0041] Existe uma troca entre energia e desempenho. Reduzir o limite de declínio permite que a tensão de alimentação seja movida para mais perto da tensão mínima para a frequência clock alvo, e consequentemente a tensão de alimentação a ser reduzida. A redução na tensão de alimentação reduz o consumo de energia.
[0042] Entretanto, reduzir o limite de declínio faz com que o circuito de mitigação de declínio de tensão 410 inicie a mitigação de declínio para menor declínios de tensão, e portanto, para iniciar a mitigação de declínio mais frequentemente (mais vezes). Um problema com isto é que o desempenho do circuito 110 é reduzido cada vez que a mitigação de declínio é realizada devido à redução na frequência clock no circuito 110.
[0043] Portanto, pode ser desejável ajustar o limite de declínio a um valor que fornece uma troca ideal entre energia e desempenho. Por exemplo, um limite de declínio ideal pode ser definido como um limite de declínio que resulta em mitigação de declínio de tensão sendo realizada uma certa porcentagem do tempo (por exemplo, 0,1
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13/53 por cento do tempo).
[0044] Em sistemas atuais, o limite de declinio é estático (fixo) durante a operação do circuito 110. Um problema com isto é que a magnitude e/ou frequência de tensão declinio na tensão de alimentação podem variar for diferente cargas de trabalho do circuito 110 (por exemplo, processador). Como um resultado, um limite de declinio ideal para uma carga de trabalho não é geralmente ideal para uma outra carga de trabalho. Tipicamente, o limite de declinio é ajustado com base no pior caso carga de trabalho do circuito 110. Assim, o limite de declinio não é tipicamente ideal para a maioria de cargas de trabalho do circuito 110.
[0045] As modalidades da presente divulgação que abordam o problema acima fornecendo-se um monitor de desempenho que ajusta dinamicamente (adapta) o limite de declinio para mudanças na carga de trabalho do circuito 110 (por exemplo, processador), como discutido mais abaixo.
[004 6] A Figura 6 mostra um exemplo de um monitor de desempenho 620 configurado para ajustar dinamicamente o limite de declinio usado pelo monitor de declinio de tensão 420, como discutido mais abaixo.
[0047] O monitor de declinio de tensão 420 monitora o declinio de tensão na tensão de alimentação e compara o declinio de tensão monitorado com o limite de declinio. Se o declinio de tensão monitorado for abaixo do limite de declinio, em seguida, o monitor de declinio de tensão 420 não responde ao declinio. Neste caso, o redutor clock 430 opera no primeiro modo, em que o redutor clock 430 passa o sinal clock de entrada CLK_IN para o circuito
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110. Se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio, em seguida, o monitor de declínio de tensão 420 instrui o redutor clock 430 para operar no segundo modo para reduzir a frequência clock no circuito 110, como discutido acima. Como discutido mais abaixo, o monitor de declínio de tensão 420 pode detectar o declínio de tensão usando detecção de declínio com base na tensão ou detecção de declínio com base na temporização.
[0048] O monitor de desempenho 620 rastreia vários ciclos clock (períodos) do sinal clock de entrada CLK_IN sobre o qual a mitigação de declínio é realizada (isto é, a frequência clock é reduzida). Por exemplo, o monitor de declínio de tensão 420 pode emitir um primeiro valor lógico (por exemplo, zero) para o redutor clock 430 para instruir o redutor clock 430 para operar no primeiro modo, e emitir um segundo valor lógico (por exemplo, um) para o redutor clock 430 para instruir o redutor clock 430 operar no segundo modo. Neste exemplo, o monitor de desempenho 620 pode rastrear o número de ciclos clock sobre o qual a mitigação de declínio é realizada rastreando-se o número de ciclos clock sobre os quais o monitor de declínio de tensão 420 emite o segundo valor lógico (por exemplo, um) para o redutor clock 430.
[0049] Em um exemplo, o monitor de desempenho 620 pode rastrear o número de ciclos clock sobre o qual a mitigação de declínio é realizada dentro de um período de tempo (janela de tempo) . Deve ser avaliado que os ciclos clock sobre os quais a mitigação de declínio é realizada tipicamente incluem ciclos clock não consecutivos que assumem a mitigação de declínio é realizada mais de uma vez
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15/53 dentro do período de tempo. 0 monitor de desempenho 620 pode rastrear o número de ciclos clock sobre os quais a mitigação de declínio é realizada incrementando-se o valor de contagem de um contador para cada clock ciclo durante o qual a mitigação de declínio é realizada (por exemplo, cada ciclo clock durante o qual o monitor de declínio de tensão 420 emite o segundo valor lógico para o redutor clock 430). Neste exemplo, o monitor de desempenho 620 pode periodicamente redefinir o contador (por exemplo, no final do período de tempo). O monitor de desempenho também pode redefinir o contador quando o limite de declínio for alterado.
[0050] O monitor de desempenho 620 pode então determinar se o limite de declínio necessita ser ajustado com base no número de ciclos clock sobre o qual a mitigação de declínio é realizado. Por exemplo, se o número de ciclos clock sobre o qual a mitigação de declínio é realizada for baixo (por exemplo, igual a ou abaixo de um primeiro número de limite) , em seguida, o monitor de desempenho 620 pode determinar que o limite de declínio possa ser reduzido. Neste caso, o monitor de desempenho 620 diminui o limite de declínio (por exemplo, por uma etapa predeterminada). O monitor de desempenho 620 também pode instruir a fonte de tensão 120 (por exemplo, PMIC) para reduzir a tensão de alimentação VDD, que reduz a banda de segurança e consumo de energia.
[0051] Se o número de ciclos clock sobre o qual a mitigação de declínio é realizada for alto (por exemplo, igual a ou acima de um segundo número de limite), em seguida, o monitor de desempenho 620 pode determinar que
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16/53 o limite de declínio é muito baixo (por exemplo, a mitigação de declínio está sendo realizada muito frequentemente (muitas vezes) e negativamente impactando o desempenho do circuito 110). Neste caso, o monitor de desempenho 620 aumenta o limite de declínio (por exemplo, por uma etapa predeterminada). O monitor de desempenho 620 também pode instruir a fonte de tensão 120 para aumentar a tensão de alimentação VDD, que aumenta a banda de segurança.
[0052] Se o número de ciclos clock sobre o qual a mitigação de declínio é realizada estiver dentro de uma certa faixa (por exemplo, entre o primeiro número de limite e o segundo número de limite), em seguida, o monitor de desempenho 620 poderá deixar o limite de declínio atual sozinho.
[0053] O monitor de desempenho 620 ajusta dinamicamente o limite de declínio em resposta para mudanças na carga de trabalho do circuito 110 (por exemplo, processador) . Isso ocorre porque, quando uma mudança na carga de trabalho aumenta a magnitude e/ou frequência de declínios de tensão tal que o número de ciclos clock sobre o qual a mitigação de declínio é realizada torna-se alto (por exemplo, igual a ou acima do segundo número de limite), o monitor de desempenho 620 aumenta o limite de declínio. Quando uma mudança na carga de trabalho diminui a magnitude e/ou frequência de declínios de tensão tal que o número de ciclos clock sobre os quais a mitigação de declínio é realizada torna-se baixo (por exemplo, igual a ou abaixo do primeiro número de limite), o monitor de desempenho 620 diminui o limite de declínio.
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17/53 [0054] No exemplo acima, o monitor de desempenho 620 rastreia o número de ciclos do sinal clock de entrada CLK_IN sobre o qual a mitigação de declinio é realizada. Entretanto, deve ser avaliado que a presente divulgação não é limitada a este exemplo. Por exemplo, o monitor de desempenho 620 pode rastrear o número de ciclos clock do sinal clock de frequência reduzida sobre o qual a mitigação de declinio é realizada, ou rastrear o número de ciclos clock de um outro sinal clock sobre o qual a mitigação de declinio é realizada.
[0055] Em um outro exemplo, o monitor de desempenho 620 pode rastrear o número de vezes que a mitigação de declinio é realizada (acionada ou iniciada) dentro de um periodo de tempo. Neste exemplo, o monitor de desempenho 620 pode rastrear o número de vezes que a mitigação de declinio é realizada incrementando-se o valor de contagem de um contador cada vez que a mitigação de declinio é realizada (por exemplo, cada vez que a saida do monitor de declinio 420 comuta do primeiro valor lógico para o segundo valor lógico). Neste exemplo, o monitor de desempenho 620 pode diminuir o limite de declinio se o número de vezes que a mitigação de declinio é realizada for baixo (por exemplo, igual a ou abaixo de um primeiro número de limite), e aumentar o limite de declinio se o número de vezes que a mitigação de declinio é realizada for alto (por exemplo, igual a ou acima de um segundo número de limite). O primeiro e segundo números de limite neste exemplo pode diferir do primeiro e do segundo números de limite no exemplo anterior, em que o número de ciclos clock sobre o qual a mitigação de declinio é realizada é rastreado. O
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18/53 monitor de desempenho 620 pode deixar o limite de declínio sozinho se o número de vezes que a mitigação de declínio é realizada estiver dentro de uma certa faixa (por exemplo, entre o primeiro número de limite e o segundo número de limite).
[0056] A fonte de tensão 120 pode incluir um circuito integrado de gerenciamento de energia (PMIC) configurado para ajustar a tensão de alimentação VDD para qualquer uma de uma pluralidade de níveis de tensão de alimentação diferentes. Neste exemplo, o monitor de desempenho 620 pode aumentar a tensão de alimentação VDD enviando-se uma instrução (por exemplo, uma solicitação) para a fonte de tensão 120 para ajustar o nível de tensão de alimentação da tensão de alimentação VDD para uma da pluralidade de níveis de tensão de alimentação que é maior do que o nível de tensão de alimentação atual. O monitor de desempenho 620 pode diminuir a tensão de alimentação VDD enviando-se uma instrução (por exemplo, uma solicitação) para a fonte de tensão 120 para ajustar o nível de tensão de alimentação da tensão de alimentação VDD para uma da pluralidade de níveis de tensão de alimentação que é menor do que o nível de tensão de alimentação atual.
[0057] A Figura 7A é um fluxograma que ilustra um método 700 para ajustar o limite de declínio de acordo com certos aspectos. O método 700 pode ser realizado pelo monitor de desempenho 620.
[0058] Na etapa 710, o monitor de desempenho 620 rastreia vários ciclos clock sobre os quais a mitigação de declínio é realizada dentro de um período de tempo. Os ciclos clock podem ser ciclos clock do sinal clock de
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19/53 entrada CLK_IN, ciclos clock do sinal clock de frequência reduzida, ou ciclos clock de um outro sinal clock.
[0059] Na etapa 720, o monitor de desempenho 620 determina se o número de ciclos clock é igual a ou abaixo de um primeiro número de limite. Se o número de ciclos clock for igual a ou abaixo do primeiro número de limite, em seguida, o monitor de desempenho 620 diminui o limite de declínio e diminui a tensão de alimentação VDD na etapa 725.
[0060] Na etapa 730, o monitor de desempenho 620 determina se o número de ciclos clock é igual a ou acima de um segundo número de limite. O segundo número de limite pode ser maior do que o primeiro número de limite. Se o número de ciclos clock for igual a ou acima do segundo número de limite, em seguida, o monitor de desempenho 620 aumenta o limite de declínio e aumenta a tensão de alimentação VDD na etapa 735.
[0061] Na etapa 740, o monitor de desempenho 620 deixa o limite de declínio e a tensão de alimentação apenas se nenhuma das condições na etapas 720 e 730 forem satisfeitas (isto é, o número de ciclos clock está entre o primeiro e o segundo números de limite). Deve ser avaliado que o monitor de desempenho 620 não está limitado para realizar as etapas na ordem exemplificativa mostrada na Figura 7A, e pode realizar as etapas em uma ordem diferente.
[0062] A Figura 7B é um fluxograma que ilustra um método 750 para ajustar o limite de declínio de acordo com certos aspectos. O método 750 pode ser realizado pelo monitor de desempenho 620.
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20/53 [0063] Na etapa 760, o monitor de desempenho 620 rastreia um número de vezes que a mitigação de declínio é realizada dentro de um período de tempo. Por exemplo, o monitor de desempenho 620 pode rastrear o número de vezes que a mitigação de declínio é realizada incrementando-se um contador cada vez que a mitigação de declínio é acionada.
[0064] Na etapa 770, o monitor de desempenho 620 determina se o número de vezes que a mitigação de declínio é realizada é igual a ou abaixo de um primeiro número de limite. Se o número de vezes mitigação de declínio é realizada for igual a ou abaixo do primeiro número de limite, em seguida, o monitor de desempenho 620 diminui o limite de declínio e diminui a tensão de alimentação VDD na etapa 775.
[0065] Na etapa 780, o monitor de desempenho 620 determina se o número de vezes mitigação de declínio é realizada é igual a ou acima de um segundo número de limite. O segundo número de limite pode ser maior do que o primeiro número de limite. Se o número de vezes que a mitigação de declínio é realizada for igual a ou acima do segundo número de limite, em seguida, o monitor de desempenho 620 aumenta o limite de declínio e aumenta a tensão de alimentação VDD na etapa 785.
[0066] Na etapa 790, o monitor de desempenho
620 deixa o limite de declínio e a tensão de alimentação apenas se nenhuma das condições na etapas 770 e 780 forem satisfeitas (isto é, o número de vezes que a mitigação de declínio é realizada está entre o primeiro e segundo números de limite) . Deve ser avaliado que o monitor de desempenho 620 não está limitado para realizar as etapas na
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21/53 ordem exemplificativa mostrada na Figura 7B, e pode realizar as etapas em uma ordem diferente.
[00 67] A Figura 8 mostra um exemplo em que o limite de declinio é ajustado de acordo com aspectos da presente divulgação. Cada vez que o limite de declinio é ajustado neste exemplo, o monitor de desempenho 620 também ajusta a tensão de alimentação VDD. Por exemplo, no tempo tl, o monitor de desempenho 620 diminui o limite de declinio e diminui a tensão de alimentação VDD. A banda de segurança diminui de 50 mV para 35 mV. No tempo t2, o monitor de desempenho 620 aumenta o limite de declinio e aumenta a tensão de alimentação VDD. A banda de segurança aumenta de 15 mV para 25 mV.
[0068] No exemplo acima, quando o limite de declinio é diminuído, o monitor de desempenho 620 também diminui a tensão de alimentação VDD, e, quando o limite de declínio é aumentado, o monitor de desempenho 620 também aumenta a tensão de alimentação VDD.
[0069] Em um outro exemplo, quando o limite de declínio é diminuído, o monitor de desempenho 620 pode deixar a tensão de alimentação VDD sozinha e aumentar a frequência do sinal clock de entrada CLK_IN (isto é, frequência clock alvo) em vez disso. Aumentar a frequência do sinal clock de entrada CLK_IN aumenta o desempenho do circuito 110 (por exemplo, processador) durante a operação normal. Aumentar a frequência do sinal clock de entrada CLK_IN também reduz a banda de segurança aumentando-se a tensão mínima necessária para a operação do circuito 110 (por exemplo, tensão mínima necessária para que os percursos críticos do circuito 110 atendam aos requisitos
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22/53 de temporização).
[0070] Neste exemplo, quando o limite de declinio é aumentado, o monitor de desempenho 620 pode deixar a tensão de alimentação VDD sozinha e diminuir a frequência do sinal clock de entrada CLK_IN (isto é, frequência clock alvo) em vez disso. Diminuir a frequência do sinal clock de entrada CLK_IN aumenta a banda de segurança diminuindo-se a tensão minima necessária para a operação do circuito 110 (por exemplo, tensão minima necessária para que os percursos criticos no circuito 110 atendam aos requisitos de temporização). Isso ocorre porque a diminuição na frequência do sinal clock de entrada CLK_IN relaxa os requisitos de temporização de percursos criticos do circuito 110.
[0071] A fonte clock 450 pode ser configurada para gerar qualquer uma de uma pluralidade de diferente frequências clock de uma frequência clock de referência (por exemplo, usando uma ou mais malhas fechadas de fase (loops bloqueados) (PLLs)) . Neste exemplo, o monitor de desempenho 620 pode aumentar a frequência do sinal clock de entrada CLK_IN enviando-se uma instrução (por exemplo, uma solicitação) para a fonte clock 450 para ajustar a frequência clock do sinal clock de entrada CLK_IN para uma da pluralidade de frequências clock que é maior do que a frequência clock atual. O monitor de desempenho 620 pode diminuir a frequência clock do sinal clock de entrada CLK_IN enviando-se uma instrução (por exemplo, uma solicitação) para a fonte clock 450 para ajustar a frequência clock do sinal clock de entrada CLK_IN para uma da pluralidade de frequências clock que é menor do que a
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23/53 frequência clock atual.
[0072] A Figura 9A é um fluxograma que ilustra um método 900 para ajustar o limite de declinio de acordo com certos aspectos. O método 900 pode ser realizado pelo monitor de desempenho 620.
[0073] Na etapa 910, o monitor de desempenho 620 rastreia vários ciclos clock sobre os quais a mitigação de declinio é realizada dentro de um periodo de tempo. A etapa 910 pode ser a mesma como a etapa 710 discutida acima com referência à Figura 7A.
[0074] Na etapa 920, o monitor de desempenho 620 determina se o número de ciclos clock é igual a ou abaixo de um primeiro número de limite. Se o número de ciclos clock for igual a ou abaixo do primeiro número de limite, em seguida, o monitor de desempenho 620 diminui o limite de declinio e aumenta a frequência do sinal clock de entrada CLK_IN (aumenta a frequência clock alvo) na etapa 925.
[0075] Na etapa 930, o monitor de desempenho 620 determina se o número de ciclos clock é igual a ou acima de um segundo número de limite. O segundo número de limite pode ser maior do que o primeiro número de limite. Se o número de ciclos clock for igual a ou acima do segundo número de limite, em seguida, o monitor de desempenho 620 aumenta o limite de declinio e diminui a frequência do sinal clock de entrada CLK_IN (diminui a frequência clock alvo) na etapa 935.
[0076] Na etapa 940, o monitor de desempenho 620 deixa o limite de declinio e a frequência clock apenas se nenhuma das condições na etapas 920 e 930 forem
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24/53 satisfeitas (isto é, o número de ciclos clock está entre o primeiro e o segundo números de limite). Deve ser avaliado que o monitor de desempenho 620 não está limitado para realizar as etapas na ordem exemplificativa mostrada na Figura 9A, e pode realizar as etapas em uma ordem diferente.
[0077] A Figura 9B é um fluxograma que ilustra um método 950 para ajustar o limite de declínio de acordo com certos aspectos. O método 950 pode ser realizado pelo monitor de desempenho 620.
[0078] Na etapa 960, o monitor de desempenho 620 rastreia um número de vezes que a mitigação de declínio é realizada dentro de um período de tempo. A etapa 960 pode ser a mesma como a etapa 760 discutida acima com referência à Figura 7B.
[0079] Na etapa 970, o monitor de desempenho 620 determina se o número de vezes que a mitigação de declínio é realizada é igual a ou abaixo de um primeiro número de limite. Se o número de vezes que a mitigação de declínio é realizada for igual a ou abaixo do primeiro número de limite, em seguida, o monitor de desempenho 620 diminui o limite de declínio e aumenta a frequência do sinal clock de entrada CLK_IN (aumenta a frequência clock alvo) na etapa 975.
[0080] Na etapa 980, o monitor de desempenho 620 determina se o número de vezes que a mitigação de declínio é realizada é igual a ou acima de um segundo número de limite. O segundo número de limite pode ser maior do que o primeiro número de limite. Se o número de vezes que a mitigação de declínio é realizada for igual a ou
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25/53 acima do segundo número de limite, em seguida, o monitor de desempenho 620 aumenta o limite de declinio e diminui a frequência do sinal clock de entrada CLK_IN (diminui a frequência clock alvo) na etapa 985.
[0081] Na etapa 990, o monitor de desempenho 620 deixa o limite de declinio e a frequência clock apenas se nenhuma das condições na etapas 970 e 980 forem satisfeitas (isto é, o número de vezes mitigação de declinio é realizada está entre o primeiro e o segundo números de limite) . Deve ser avaliado que o monitor de desempenho 620 não está limitado para realizar as etapas na ordem exemplificativa mostrada na Figura 9B, e pode realizar as etapas em uma ordem diferente.
[0082] Deve ser avaliado que a presente divulgação não está limitado aos exemplos discutidos acima. Por exemplo, quando o limite de declinio é diminuído, o monitor de desempenho 620 pode tanto diminuir a tensão de alimentação VDD quanto aumentar a frequência clock do sinal clock de entrada CLK_IN. Quando o limite de declínio é aumentado, o monitor de desempenho 620 pode tanto aumentar a tensão de alimentação VDD quanto diminuir a frequência clock do sinal clock de entrada CLK_IN.
[0083] Em um exemplo, pode ser um nível de tensão de alimentação máximo para o circuito 110. 0 nível de tensão de alimentação máximo pode ser o nível de tensão de alimentação máximo em que a fonte de tensão e/ou monitor de desempenho são configurados para ajustar a tensão de alimentação VDD. Neste exemplo, quando o limite de declínio é aumentado, o monitor de desempenho 620 pode aumentar a tensão de alimentação VDD ou diminuir a frequência do sinal
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26/53 clock de entrada CLK_IN dependendo de se o nível de tensão de alimentação atual está no nível de tensão de alimentação máximo. Se o nível de tensão de alimentação atual estiver abaixo o nível de tensão de alimentação máximo, em seguida, o monitor de desempenho 620 aumenta a tensão de alimentação VDD. Se o nível de tensão de alimentação atual já estiver no nível de tensão de alimentação máximo, em seguida, o monitor de desempenho 620 diminui a frequência do sinal clock de entrada CLK_IN.
[0084] Em um outro exemplo, pode ser um nível de tensão de alimentação mínimo para o circuito 110. O nível de tensão de alimentação mínimo pode ser o nível de tensão de alimentação mínimo em que a fonte de tensão e/ou monitor de desempenho são configurados para ajustar a tensão de alimentação VDD. Neste exemplo, quando o limite de declínio é diminuído, o monitor de desempenho 620 pode diminuir a tensão de alimentação VDD ou aumentar a frequência clock do sinal clock de entrada CLK_IN dependendo de se o nível de tensão de alimentação atual está no nível de tensão de alimentação mínimo. Se o nível de tensão de alimentação atual estiver acima do nível de tensão de alimentação mínimo, em seguida, o monitor de desempenho 620 diminui a tensão de alimentação VDD. Se o nível de tensão de alimentação atual já estiver no nível de tensão de alimentação mínimo, em seguida, o monitor de desempenho 620 aumenta a frequência do sinal clock de entrada CLK_IN.
[0085] Em um outro exemplo, pode ser uma frequência clock mínima para o circuito 110. A frequência clock mínima pode ser a frequência clock mínima em que a
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27/53 fonte clock e/ou monitor de desempenho são configurados para ajustar para o sinal clock de entrada. Neste exemplo, quando o limite de declinio é aumentado, o monitor de desempenho 620 pode aumentar a tensão de alimentação VDD ou diminuir a frequência do sinal clock de entrada CLK_IN dependendo de se a frequência do sinal clock de entrada CLK_IN está na frequência clock minima. Se a frequência clock do sinal clock de entrada CLK_IN estiver acima da frequência clock minima, em seguida, o monitor de desempenho 620 diminui a frequência do sinal clock de entrada CLK_IN. Se a frequência clock do sinal clock de entrada CLK_IN já estiver na frequência clock minima, em seguida, o monitor de desempenho aumenta a tensão de alimentação.
[008 6] Em um outro exemplo, pode ser um frequência clock máxima para o circuito 110. A frequência clock máxima pode ser a frequência clock máxima em que a fonte clock e/ou monitor de desempenho são configurados para ajustar para o sinal clock de entrada. Neste exemplo, quando o limite de declinio é diminuído, o monitor de desempenho 620 pode diminuir a tensão de alimentação VDD ou aumentar a frequência do sinal clock de entrada CLK_IN dependendo de se a frequência do sinal clock de entrada CLK_IN está na frequência clock máxima. Se a frequência clock do sinal clock de entrada CLK_IN estiver abaixo da frequência clock máxima, em seguida, o monitor de desempenho 620 aumenta a frequência do sinal clock de entrada CLK_IN. Se a frequência clock do sinal clock de entrada CLK_IN já estiver na frequência clock máxima, em seguida, o monitor de desempenho diminui a tensão de
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28/53 alimentação .
[0087] A Figura 10 mostra uma implementação exemplificativa do redutor clock 430 de acordo com certos aspectos da presente divulgação. Neste exemplo, o redutor clock 430 inclui uma unidade de controle 1010, um multiplexador 1020, e um divisor clock 1030. O divisor clock 1030 é configurado para receber o sinal clock de entrada CLK_IN, e para reduzir a frequência do sinal clock de entrada CLK_IN para produzir o sinal clock de frequência reduzida. O multiplexador 1020 tem uma primeira entrada 1022 configurada para receber o sinal clock de entrada CLK_IN, uma segunda entrada 1024 configurada para receber o sinal clock de frequência reduzida do divisor clock 1030, e uma saída 1026 configurada para emitir o sinal clock CLK_OUT para o circuito 110. O multiplexador 1020 é configurado para selecionar uma do sinal clock de entrada CLK_IN e do sinal clock de frequência reduzida, e para emitir o um do sinal clock de entrada CLK_IN selecionado e o sinal clock de frequência reduzida para o circuito 110 sob o controle da unidade de controle 1010. A unidade de controle 1010 é configurada para receber um sinal do monitor de declínio de tensão 420, e para controlar as operações do divisor clock 1030 e do multiplexador 1020 com base no sinal, como discutido mais abaixo.
[0088] Em operação, o monitor de declínio de tensão 420 pode emitir o primeiro valor lógico (por exemplo, zero) para a unidade de controle 1010 para instruir a unidade de controle 1010 para operar o redutor clock 430 no primeiro modo, e emitir o segundo valor lógico (por exemplo, um) para a unidade de controle 1010 para
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29/53 instruir a unidade de controle 1010 para operar o redutor clock 430 no segundo modo.
[0089] Quando a unidade de controle 1010 recebe o primeiro valor lógico, a unidade de controle 1010 envia um sinal de seleção (denotado Sei) para o multiplexador 1026 instruindo o multiplexador 1020 para selecionar o sinal clock de entrada CLK_IN. Neste caso, o multiplexador 1020 passa o sinal clock de entrada CLK_IN para o circuito 110. Durante este tempo, o divisor clock 1030 pode ser desabilitado para economizar energia.
[0090] Quando o sinal do monitor de declínio de tensão 420 muda do primeiro valor lógico para o segundo valor lógico para acionar a mitigação de declínio, a unidade de controle 1010 habilita o divisor clock 1030 e comuta o multiplexador 1020 da primeira entrada 1022 para a segunda saída 1024. A unidade de controle 1010 pode cronometrar o comutador do sinal clock de entrada CLK_IN para o sinal clock de frequência reduzida tal que o comutador ocorre quando o sinal clock de entrada CLK_IN e o sinal clock de frequência reduzida são logicamente baixos para evitar uma falha na saída do multiplexador 1020.
[0091] Quando o sinal do monitor de declínio de tensão 420 muda do segundo valor lógico de volta para o primeiro valor lógico, a unidade de controle comuta de volta para o sinal clock de entrada CLK_IN. A unidade de controle 1010 pode cronometrar o comutador do sinal clock de frequência reduzida de volta para o sinal clock de entrada CLK tal que o comutador ocorre quando o sinal clock de frequência reduzida e o sinal clock de entrada CLK_IN são logicamente baixos para evitar uma falha na saída do
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30/53 multiplexador 1020. Depois do comutador, a unidade de controle 1010 pode desabilitar o divisor clock 1030.
[0092] A Figura 11 mostra uma implementação exemplificativa do divisor clock 1030 de acordo com certos aspectos da presente divulgação. Neste exemplo, o divisor clock 1030 é configurado para dividir a frequência do sinal clock CLK_IN por dois (isto é, reduzir a frequência do sinal clock CLK_IN em 50 %). O divisor clock 1030 inclui um flip- flop 1110, um conversor 1130, e uma porta E 1120. A porta E 1120 tem uma primeira entrada 1122, uma segunda entrada 1124 que recebe um sinal de habilitação (denotado En_c) da unidade de controle 1010, e uma saida 1126. O flip-flop 1110 tem uma entrada de dados 1112 acoplada à saida 1126 da porta E, uma entrada clock 1114 que recebe o sinal clock de entrada CLK_IN, e uma saida 1116 que emite o sinal clock de frequência reduzida (denotado CLK div). O flip-flop 1110 é configurado para reter o valor lógico na entrada 1112 em cada borda de elevação do sinal clock de entrada CLK_IN, e emitir o valor lógico retido para um periodo (ciclo) do sinal clock de entrada CLK_IN. A primeira entrada 1122 da porta E 1120 é acoplada à saída 1116 do flip-flop 1110 através do conversor 1130.
[0093] Em operação, a unidade de controle 1010 desabilita o divisor clock 1030 fazendo o valor lógico do sinal de habilitação En_c zero. Isto faz com que a porta E 1120 emita um valor lógico de zero para o flip-flop 1110, e assim o flip-flop 1110 emite um valor lógico de zero. Portanto, quando a unidade de controle 1010 desabilita o divisor clock 1030, a saída do divisor clock 1030 permanece logicamente baixa.
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31/53 [0094] A unidade de controle 1010 permite ο divisor clock 1030 fazendo o valor lógico do sinal de habilitação EN_c uma. Isto faz com que a saida do flip-flop 1110 comute os estados lógicos em cada borda de elevação do sinal clock de entrada CLK_IN. Como um resultado, a saida do flip-flop 1110 (que emite o sinal clock de frequência reduzida CLK div) comuta os estados lógicos para a metade da freguência do sinal clock de entrada CLK_IN. Assim, o sinal clock de frequência reduzida CLK_div tem uma frequência clock que é metade da frequência clock do sinal clock de entrada CLK_IN.
[0095] A Figura 12 mostra um exemplo em que o monitor de declinio de tensão 420 usa detecção de declinio com base em tensão de acordo com certos aspectos da presente divulgação. Neste exemplo, o monitor de declinio de tensão 420 inclui um detector de tensão 1210 e uma unidade de monitor 1220. O detector de tensão 1210 é configurado para medir o nivel de tensão da tensão de alimentação VDD, e emitir o nivel de tensão medido para a unidade de monitor 1220.
[0096] A unidade de monitor 1220 compara o nivel de tensão medido com um nivel de tensão limite, em que o limite de declinio corresponde à magnitude da diferença entre o nivel de tensão alvo da tensão de alimentação VDD (isto é, nivel de tensão sem declinio) e o nivel de tensão limite. Por exemplo, se o nivel de tensão alvo é 900 mV e o nivel de tensão limite é 850 mV, em seguida, o limite de declinio é cerca de 50 mV.
[0097] Se o nivel de tensão medido estiver acima do nivel de tensão limite, em seguida, a unidade de
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32/53 monitor 1220 não responde. Isso ocorre quando a magnitude do declinio de tensão na tensão de alimentação está abaixo do limite de declinio. Se o nivel de tensão medido for igual a ou abaixo do nivel de tensão limite, em seguida, a unidade de monitor 1220 aciona a mitigação de declinio (por exemplo, emite o segundo valor lógico para o redutor clock 420 para operar o redutor clock 430 no segundo modo). Isso ocorre quando a magnitude do declinio de tensão é igual a ou maior do que o limite de declinio.
[0098] Neste exemplo, o monitor de desempenho 620 pode diminuir o limite de declinio aumentando-se o nivel de tensão limite, diminuindo-se a tensão de alimentação VDD, ou ambos. O monitor de desempenho 620 pode diminuir a tensão de alimentação VDD enviando-se uma instrução para a fonte de tensão 120 para ajustar o nivel de tensão de alimentação da tensão de alimentação VDD para um nivel de tensão que é menor do que o nivel de tensão atual. Neste exemplo, quando o monitor de desempenho 620 diminui o limite de declinio, o monitor de desempenho 620 pode diminuir a tensão de alimentação pela mesma quantidade como o limite de declinio ou uma quantidade diferente.
[0099] Neste exemplo, o monitor de desempenho 620 pode aumentar o limite de declinio diminuindo-se o nivel de tensão limite, aumentando-se a tensão de alimentação VDD, ou ambos. O monitor de desempenho 620 pode aumentar a tensão de alimentação VDD enviando-se uma instrução para a fonte de tensão 120 para ajustar o nivel de tensão de alimentação da tensão de alimentação VDD para um nivel de tensão que é maior do que o nivel de tensão atual. Neste exemplo, quando o monitor de desempenho 620
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33/53 aumenta o limite de declínio, o monitor de desempenho 620 pode aumentar a tensão de alimentação pela mesma quantidade como o limite de declínio ou uma quantidade diferente.
[00100] A Figura 13 mostra um exemplo em que o sinal clock de entrada CLK_IN é enviado para o redutor clock 430 através de dispositivo de retardo clock 1310. Como discutido mais abaixo, o dispositivo de retardo clock 1310 explora o efeito de compensação de dados clock para fornecer o monitor de declínio de tensão 420 mais tempo para responder a um evento de declínio de tensão. O dispositivo de retardo clock 1310 inclui múltiplos buffers 1320-1 a 1320-n (isto é, conversores) ao longo do percurso clock entre a fonte clock 450 e o redutor clock 430. Cada buffer adiciona um retardo de tempo ao sinal clock de entrada CLK_IN. Assim, o dispositivo de retardo clock 1310 retarda o sinal clock de entrada CLK_IN por um retardo aproximadamente igual à soma dos retardos dos buffers 13201 a 1320-n. Cada um dos buffers 1320-1 a 1320-n é alimentado pela tensão de alimentação VDD. Como um resultado, os retardos dos buffers 1320-1 a 1320-n são afetados pelo declínio de tensão na tensão de alimentação Vdd · [00101] Quando um declínio de tensão ocorre na tensão de alimentação VDD, os retardos dos buffers 1320-1 a 1320 no dispositivo de retardo clock 1310 aumenta. Isso faz com que o período clock na saída do dispositivo de retardo clock 1310 se estenda para compensar aumentos nos retardos de percursos críticos no circuito 110 causados pelo declínio de tensão. Esse fenômeno é conhecido como o efeito de compensação de dados clock. Esse efeito é temporário
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34/53 (por exemplo, dura vários ciclos clock). Embora temporário, o efeito de compensação de dados clock forneça o monitor de declínio de tensão 420 com mais tempo para responder ao declínio de tensão antes que o declínio de tensão cause erros de temporização no circuito 110 adiando-se degradação de retardo de percurso crítico do circuito 110. Em certos aspectos, o dispositivo de retardo clock 1310 pode ser implementado com um dispositivo de retardo tendo um retardo ajustável de modo a ajustar o retardo do sinal clock de entrada CLK_IN.
[00102] A Figura 14 mostra um exemplo em que o monitor de declínio de tensão 420 usa detecção de declínio com base na temporização de acordo com certos aspectos da presente divulgação. Neste exemplo, o monitor de declínio de tensão 420 inclui um circuito de acionamento 1410, um dispositivo de retardo ajustável 1422, que recebe flipflops 1450, 1455 e 1460, e um circuito de detecção de erro 1420. 0 monitor de declínio de tensão 420 também inclui uma porta E 1430, um primeiro dispositivo de retardo finamente ajustável 1435, uma porta OR 1440, e um segundo dispositivo de retardo finamente ajustável 1445, como discutido mais abaixo.
[00103] O circuito de acionamento 1410 recebe um sinal de habilitação (denotado En_m) e o sinal clock de entrada CLK_IN. Para o exemplo em que o dispositivo de retardo 1310 retarda o sinal clock de entrada CLK_IN para o redutor clock 430, o sinal clock de entrada CLK_IN mostrado na Figura 14 pode bypassar o dispositivo de retardo 1310. O circuito de acionamento 1410 é configurado para emitir um sinal de dados (denotado din) que comuta os estados
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35/53 lógicos (alterna) em cada borda de elevação do sinal clock CLK_IN.
[00104] No exemplo na Figura 14, o circuito de acionamento 1410 inclui um flip-flop de acionamento 1415, um conversor 1418 e uma porta E 1412. A porta E 1412 tem uma entrada acoplada à saída do flip-flop de acionamento 1415 através do conversor 1418, uma outra entrada acoplada ao sinal de habilitação En_m, e uma saída acoplada à entrada de dados do flip-flop de acionamento 1415. A entrada clock do flip-flop de acionamento 1415 é acionada pelo sinal clock de entrada CLK_IN.
[00105] Em operação, o circuito de acionamento 1410 é habilitado quando o sinal de habilitação En_m é um. Neste caso, o circuito de acionamento 1410 emite um sinal de dados din que comuta os estados lógicos (alterna) em cada borda de elevação do sinal clock de entrada CLK_IN. O circuito de acionamento 1410 é desabilitado quando o sinal de habilitação En_m é zero. Neste caso, a saída do circuito de acionamento 1410 permanece logicamente baixa.
[00106] A saída do circuito de acionamento 1410 é acoplada à entrada de dados de flip-flop de recepção 1450 (também denominado como um flip-flop de verificação) através de um percurso rápido 1427, que tem um retardo muito mais curto do que o dispositivo de retardo ajustável 1422. 0 retardo curto do percurso rápido 1427 garante que o sinal de dados din chegue no flip-flop de verificação 1450 rápido o suficiente para atender tempo de atualização no flip-flop de verificação 1450 mesmo na presença de um grande declínio de tensão. Como discutido mais abaixo, a saída do flip-flop de verificação 1450 é usada pelo
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36/53 circuito de detecção de erro 1420 para detectar um erro de temporização devido ao declinio de tensão.
[00107] A saida do circuito de acionamento 1410 também é acoplada à entrada de dados de flip- flop de recepção 1455 (também denominado como um flip-flop de elevação) através de um primeiro retardo percurso que inclui o dispositivo de retardo ajustável 1422, a porta E 1430 e o primeiro dispositivo de retardo ajustável 1435. A porta E 1430 tem uma primeira entrada acoplada ao percurso rápido 1427, e uma segunda entrada acoplada à saida do dispositivo de retardo ajustável 1422, como mostrado na Figura 14. O primeiro dispositivo de retardo ajustável 1435 é acoplado entre a saida da porta E 1430 e a entrada de dados do flip-flop de elevação 1455.
[00108] A saida do circuito de acionamento 1410 também é acoplada à entrada de dados de flip- flop de recepção 1460 (também denominado como um flip-flop de descida) através de um segundo retardo percurso que inclui o dispositivo de retardo ajustável 1422, a porta OR 1440 e o segundo dispositivo de retardo ajustável 1445. A porta OR 1440 tem uma primeira entrada acoplada ao percurso rápido 1427, e uma segunda entrada acoplada à saida do dispositivo de retardo ajustável 1422, como mostrado na Figura 14. O segundo dispositivo de retardo finamente ajustável 1445 é acoplado entre a saida da porta OR 1440 e da entrada de dados do flip-flop de descida 1460.
[00109] A entrada clock de cada um dos flipflops de recepção 1450, 1455 e 1460 é acionada pelo sinal clock CLK_IN. Em um exemplo, cada um dos flip-flops de recepção é configurado para reter (capturar) o valor lógico
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37/53 na respectiva entrada de dados em cada borda ativa do sinal clock CLK_IN. Cada borda ativa pode ser uma borda de elevação do sinal clock CLK_IN se os flip-flops de recepção são acionados por borda positiva. Em um outro exemplo, cada borda ativa pode ser uma borda de descida do sinal clock CLK_IN se os flip-flops de recepção são acionados por borda negativa. Neste exemplo, o circuito de acionamento 1410 pode ser configurado para comutar (alternar) o sinal de
dados em bordas de descida do sinal clock CLK_IN em vez de
bordas de elevação do sinal clock CLK_IN.
[00110] 0 circuito de detecção de erro 1420 é
acoplado à saida dos flip-flops de recepção 1450, 1455 e
1460. Como discutido mais abaixo, o circuito de detecção de erro 1420 examina os valores lógicos na saida dos flipflops de recepção 1450, 1455 e 1460 para detectar um erro de temporização no primeiro retardo percurso e/ou um erro de temporização no segundo retardo percurso devido a um declínio de tensão.
[00111] Como discutido mais abaixo, o retardo de tempo do dispositivo de retardo ajustável 1422 determina uma margem de temporização para o primeiro e o segundo retardo percursos. A margem de temporização pode corresponder a uma quantidade de tempo pela qual o sinal de dados din atende aos requisitos de temporização (por exemplo, tempos de preparação) no flip-flip de elevação 1455 e flip-flop de descida 460. Quanto menor o retardo de tempo do dispositivo ajustável 1422, maior a margem de temporização, e, quanto maior o retardo de tempo do dispositivo ajustável 1422, menor a margem de temporização. Assim, a margem de temporização pode ser ajustada
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38/53 ajustando-se (sintonizando) o retardo de tempo do dispositivo de retardo ajustável 1422, como discutido mais abaixo.
[00112] A operação do monitor de declinio com base em temporização será agora descrita de acordo com certos aspectos da presente divulgação.
[00113] Para uma borda de elevação do sinal de dados din, o sinal de dados din se propaga rapidamente a partir do circuito de acionamento 1410 para a entrada de dados do flip-flop de verificação 1450 através do percurso rápido 1427. O sinal de dados din também se propaga rapidamente para a entrada de dados do flip-flop de descida 1460 através do percurso rápido 1427, a porta OR 1440 e o segundo dispositivo de retardo finamente ajustável 1445. Isso ocorre porque a porta OR 1440 passa a borda de elevação do sinal de dados din no percurso rápido 1427 para a entrada de dados do flip-flop de descida 1460 através do segundo dispositivo de retardo finamente ajustável 1445. Assim, a borda de elevação do sinal de dados din bypassa o dispositivo de retardo ajustável 1422 para o flip-flop de descida 1460. Como um resultado, tanto o flip-flop de verificação 1450 quanto o flip-flop de descida retém corretamente um valor lógico de um na próxima borda de elevação do sinal clock CLK_IN. O valor lógico de um retido pelo flip-flop de descida 1460 configura o flip-flop de descida 1460 para o seguinte ciclo clock, como discutido mais abaixo.
[00114] Para a borda de elevação do sinal de dados din, o sinal de dados din se propaga para a entrada de dados do flip-flop de elevação 1455 através do primeiro
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39/53 percurso de retardo que inclui o dispositivo de retardo ajustável 1422, a porta E 1430 e o segundo dispositivo de retardo ajustável 1435. Isso ocorre porque a porta E 1430 bloqueia a borda de elevação no percurso rápido 1427 a partir do flip-flop de elevação 1455. O flip-flop de elevação 1455 retém corretamente um valor lógico de um na próxima borda de elevação do sinal clock CLK_IN se a borda de elevação do sinal de dados din chegar na entrada de dados do flip-flop de elevação 1455 em time atendam o tempo de atualização no flip-flop de elevação 1455.
[00115] O circuito de detecção de erro 1420 em seguida, compara a saida o flip-flop de verificação 1450 com saida do flip-flop de elevação 1455 para determinar se a temporização está sendo satisfeita para a borda de elevação do sinal de dados din. Se ambas as saidas forem as mesmas (lógica um) , em seguida, o circuito de detecção de erro 1420 determina que a temporização está sendo satisfeita. Se as saidas forem diferentes, em seguida, o circuito de detecção de erro 1420 determina que a temporização não está sendo satisfeita (por exemplo, devido a um declinio de tensão), como discutido mais abaixo.
[00116] Para uma borda de descida do sinal de dados din, o sinal de dados din se propaga rapidamente a partir do circuito de acionamento 1410 para a entrada de dados do flip-flop de verificação 1450 através do percurso rápido 1427. O sinal de dados din também se propaga rapidamente para a entrada de dados do flip-flop de elevação 1455 através do percurso rápido 1427, a porta E 1430 e o primeiro dispositivo de retardo finamente ajustável 1435. Isso ocorre porque a saida da porta E 1430
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40/53 desce na borda de descida do sinal de dados din no percurso rápido 1427. Assim, a borda de descida do sinal de dados din bypassa o dispositivo de retardo ajustável 1422 para o flip-flop de elevação 1455. Como um resultado, tanto o flip-flop de verificação 1450 quanto o flip-flop de elevação 1455 retém corretamente um valor lógico de zero na próxima borda de elevação do sinal clock CLK_IN. 0 valor lógico de zero retido pelo flip-flop de elevação 1455 configura o flip-flop de elevação para o seguinte ciclo clock.
[00117] Para a borda de descida do sinal de dados din, o sinal de dados din se propaga para a entrada de dados do flip-flop de descida 1460 através do segundo percurso de retardo que inclui o dispositivo de retardo ajustável 1422, a porta OR 1440 e o segundo dispositivo de retardo ajustável 1445. Isso ocorre porque a saída da porta OR 1440 não desce até que a porta OR 1440 receba a borda de descida do sinal de dados din a partir da saída do dispositivo de retardo ajustável 1422. O flip-flop de descida 1460 retém corretamente um valor lógico de zero na próxima borda de elevação do sinal clock CLK_IN se a borda de descida do sinal de dados din chegar na entrada de dados do flip-flop de descida 1460 a tempo de atender o tempo de atualização no flip-flop de descida 1460.
[00118] O circuito de detecção de erro 1420 em seguida, compara a saída o flip-flop de verificação 1450 com a saída do flip-flop de descida 1460 para determinar se temporização está sendo satisfeita para a borda de descida do sinal de dados din. Se ambas as saídas forem as mesmas (lógica zero), em seguida, o circuito de detecção de erro
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1420 determina que a temporização está sendo satisfeita. Se as saidas forem diferentes, em seguida, o circuito de detecção de erro 1420 determina que temporização não está sendo satisfeita (por exemplo, devido a um declinio de tensão).
[00119] Em certos aspectos, o tempo de retardo do dispositivo de retardo ajustável 1422 pode ser ajustado para fornecer uma certa margem de temporização para o primeiro e para o segundo percursos de retardo no nivel de tensão alvo de alimentação. A margem de temporização é comum em ambos os percursos de retardo visto que o dispositivo de retardo ajustável 1422 é comum a ambos os percursos de retardo. O dispositivo de retardo ajustável 1422 inclui múltiplos buffers que são alimentados pela tensão de alimentação VDD tal que os retardos dos buffers aumentam à medida que o nivel de tensão de alimentação diminui devido ao declinio de tensão. Como um resultado, o retardo do dispositivo de retardo ajustável 1422 é afetado pelo declinio de tensão na tensão de alimentação (similar aos percursos de retardo no circuito 110) . Geralmente, o retardo do dispositivo de retardo ajustável 1422 aumenta à medida que o nivel de tensão de alimentação diminui devido ao declinio de tensão. Se a magnitude do declinio de tensão for grande o suficiente, em seguida, um ponto é alcançado no qual o primeiro percurso de retardo e/ou o segundo percurso de retardo não atenda mais a temporização. O circuito de detecção de erro 1420 detecta isso detectandose uma diferença entre a saida do flip-flop de verificação 1450 e do flip-flop de elevação 1455 e/ou uma diferença entre a saida do flip-flop de verificação 1450 e do flip
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42/53 flop de descida 1460. Quando isso ocorre, o circuito de detecção de erro 1420 emite um sinal de erro para acionar a mitigação de declinio, como discutido mais abaixo.
[00120] A margem de temporização determina a magnitude de declinio de tensão necessária para fazer com que um erro de temporização. Quanto maior a margem de temporização, maior a magnitude de declinio de tensão necessária para causar um erro de temporização, e, quanto menor a margem de temporização, menor a magnitude de declinio de tensão necessária para causar um erro de temporização. Como discutido acima, a margem de temporização é ajustada ajustando-se (sintonizando) o retardo do dispositivo de retardo ajustável 1422, em que aumentar o retardo diminui a margem de temporização e diminuir o retardo aumenta a margem de temporização. Assim, a magnitude de declinio de tensão necessária para causar um erro de temporização pode ser ajustada ajustando-se o retardo do dispositivo de retardo ajustável 1422. Quanto menor o retardo, maior a magnitude de declinio de tensão necessária para causar um erro de temporização, e, quanto maior o retardo, menor a magnitude de declinio de tensão necessária para causar um erro de temporização.
[00121] Neste exemplo, o limite de declinio do monitor de declinio de tensão pode ser definido como a magnitude de declinio de tensão necessária para causar um erro de temporização. Assim, o circuito de detecção de erro 1420 emite o sinal de erro quando o declinio de tensão na tensão de alimentação é igual a ou maior do que o limite de declinio.
[00122] Neste exemplo, o limite de declinio
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43/53 pode ser ajustado ajustando-se (sintonizando) o retardo do dispositivo de retardo ajustável 1422. Quanto menor o retardo, maior a magnitude de declínio de tensão necessária para causar um erro de temporização (e consequentemente maior o limite de declínio), e, quanto menor o retardo, menor a magnitude de declínio de tensão necessária para causar um erro de temporização (e consequentemente menor o limite de declínio). Assim, neste exemplo, o monitor de desempenho 620 pode aumentar o limite de declínio diminuindo-se a configuração de retardo do dispositivo de retardo ajustável 1422, e diminuir o limite de declínio aumentando-se a configuração de ajuste do dispositivo de retardo ajustável 1422.
[00123] Como discutido acima, o circuito de detecção de erro 1420 emite o sinal de erro para acionar a mitigação de declínio. A este respeito, o redutor clock 430 pode ser acoplado à saída do circuito de detecção de erro 1420 para receber o sinal de erro. O redutor clock 430 pode
ser configurado para operar no segundo modo (isto é,
reduzir a frequência clock no circuito 110) quando o
redutor clock 430 recebe o sinal de erro a partir do
circuito de detecção de erro 1 420 . 0 redutor clock 430 pode
ser configurado para operar no primeiro modo (isto é,
passar o circuito de sinal clock de entrada CLK_IN 110) quando o sinal de erro não é recebido. Por exemplo, o sinal de erro pode ter um valor lógico de um. Neste exemplo, o redutor clock 430 pode comutar do primeiro modo para o segundo modo quando a saída do circuito de detecção de erro 1420 comuta do zero para um indicando um erro de temporização. Como discutido acima, o sinal clock CLK_IN
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44/53 para o redutor clock 430 pode ser retardado pelo dispositivo de retardo 1310 para dar ao monitor de declínio de tensão 420 mais tempo para responder ao declinio explorando-se o efeito de compensação de dados clock.
[00124] No exemplo na Figura 14, o circuito de detecção de erro 1420 inclui uma primeira porta XOR 1470, uma segunda porta XOR 1472, e uma porta OR 1475. A primeira porta XOR 1470 tem uma primeira entrada acoplada à saida do flip-flop de verificação 1450 e segunda entrada acoplada à saida do flip-flop de elevação 1455. A segunda porta XOR 1472 tem uma primeira entrada acoplada à saida do flip-flop de verificação 1450 e uma segunda entrada acoplada à saida do flip-flop de descida 1460. A porta OR 1475 tem uma primeira entrada acoplada à saida da primeira porta XOR 1470 e uma segunda entrada acoplada à saida da segunda porta XOR 1472. A porta OR 1475 emite uma lógica um quando a saida do flip-flop de verificação 1450 e do flip-flop de elevação 1455 são diferentes, a saida do flip-flop de verificação 1450 e do flip-flop de descida 1460 são diferentes, ou ambos. Como um resultado, a porta OR 1475 emite uma lógica um quando existe um erro de temporização. Assim, neste exemplo, o sinal de erro tem um valor lógico de um.
[00125] O circuito de detecção de erro 1420 também inclui um flip-flop de erro 1480, uma porta OR 1482, e um multiplexador 1485. O multiplexador 1485 tem uma primeira entrada acoplada à saida da porta OR 1475 e uma segunda entrada acoplada à porta OR 1482. A saida do multiplexador 1485 emite o sinal de erro discutido acima.
[00126] O flip-flop de erro 1480 tem uma
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45/53 entrada de dados acoplada à saída da porta OR 1475, e uma entrada clock que é acionada pelo sinal clock CLK_IN. A porta OR 1482 tem uma primeira entrada acoplada à saída da porta OR 1475 e uma segunda entrada acoplada à saída do flip-flop de erro 1480. Assim, a porta OR 1482 emite uma lógica um indicando um erro se o valor de saída atual de porta OR 1475 é uma, o valor de saída de porta OR 1475 no ciclo clock anterior (que é retido pelo flip-flop de erro 1480) é um, ou ambos.
[00127] O multiplexador 1485 é configurado para selecionar a saída da porta OR 1475 ou a saída da porta OR 1482 de acordo com um sinal de seleção de modo de erro (denotado erro_sel). Assim, o circuito de detecção de erro 1420 pode operar em um ou dois modos com base na saída selecionada pelo multiplexador 1485. No primeiro modo, o multiplexador 1485 seleciona a saída da porta OR 1475. Neste modo, o circuito de detecção de erro 1420 emite a saída de sinal de erro atual pela porta OR 1475. No segundo modo, o multiplexador 1485 seleciona a saída da porta OR 1482. Neste modo, o circuito de detecção de erro 1420 emite a OR do valor lógico atual do sinal de erro e o valor lógico anterior do sinal de erro retido pelo flip-flop de erro 1480.
[00128] A Figura 15 mostra uma implementação exemplificativa do circuito de retardo ajustável 1422 de acordo com certo aspecto da presente divulgação. Neste exemplo, o circuito de retardo ajustável 1422 inclui dois percursos de retardo 1520 e 1530 e um primeiro multiplexador 1540 configurado para selecionar um dos percursos de retardo de acordo com um sinal de seleção de
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46/53 percurso (denotado percurso_sel). 0 percurso 1520 inclui múltiplos buffers, e o percurso 1530 inclui uma combinação de buffers e componentes de retardo interconectados. Os buffers são alimentados pela tensão de alimentação VDD, como mostrado na Figura 15.
[00129] O circuito de retardo ajustável 1422 também inclui uma cadeia de retardo composta de múltiplos buffers 1550-1 a 1550-n acoplados em série, e um segundo multiplexador 1560. Cada buffer pode ser implementado por um par de conversores. O segundo multiplexador 1560 tem múltiplas entradas, em que cada entrada é acoplada a um diferente ponto (derivação) na cadeia de retardo, como mostrado na Figura 15. Como um resultado, cada uma das entradas do segundo multiplexador 1560 é acoplada a um número diferente dos buffers 1550-1 a 1550-n na cadeia de retardo, e consequentemente um percurso de retardo diferente. Neste exemplo, o multiplexador 1560 seleciona um dos percursos de retardo (e consequentemente o retardo de tempo correspondente) de acordo com um sinal de seleção de retardo de tempo (denotado tdl), e emite o sinal no percurso de retardo selecionado como a saida do dispositivo de retardo ajustável 1422. Assim, o retardo do dispositivo de retardo ajustável 1422 é ajustado controlando-se o percurso de retardo selecionado pelo segundo multiplexador 1560 usando o sinal de seleção de retardo de tempo tdl. A este respeito, o sinal de seleção de retardo de tempo tdl pode ser uma configuração de retardo de múltiplo bit, em que os valores dos bits especificam o percurso de retardo selecionado pelo segundo multiplexador 1560, e consequentemente o retardo do dispositivo de retardo
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ajustável 1422 .
[00130] Como mostrado na Figura 15, os
múltiplos buffers 1550-1 a 1550-n na cadeia de retardo são
alimentados pela tensão de alimentação VDD. Assim, os
retardos dos buffers 1550-1 a 1550-n são afetados pelo declinio na tensão de alimentação. Geralmente, os retardos dos buffers aumentam como a magnitude de um declínio de tensão aumenta.
[00131] Retornando à Figura 14, a configuração de retardo do dispositivo de retardo ajustável 1422 é ajustada usando o sinal de seleção de retardo de tempo tdl discutido acima. Assim, neste exemplo, o monitor de desempenho 620 pode ajustar o limite de declínio ajustandose a configuração de retardo do dispositivo de retardo ajustável 1422 usando sinal de seleção de retardo de tempo tdl. Por exemplo, o monitor de desempenho 620 pode diminuir o limite de declínio aumentando-se a configuração de retardo do dispositivo de retardo ajustável 1422, que reduz a margem de temporização do primeiro e do segundo percursos de retardo. Neste exemplo, o monitor de desempenho 620 pode aumentar a configuração de retardo ajustando-se o sinal de seleção de retardo de tempo (por exemplo, mudando um de mais bits do sinal de seleção) para fazer com que o segundo multiplexador 1560 selecione um percurso de retardo com um número maior de buffers. Em um outro exemplo, o monitor de desempenho 620 pode aumentar o limite de declínio diminuindo-se a configuração de retardo do dispositivo de retardo ajustável 1422, que aumenta a margem de temporização do primeiro e do segundo percursos de retardo. Neste exemplo, o monitor de desempenho 620 pode diminuir o
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48/53 retardo ajuste ajustando-se o sinal de seleção de tempo (por exemplo, mudando um de mais bits do sinal de seleção) para fazer com que o segundo multiplexador 1560 selecione um percurso de retardo com menos buffers.
[00132] O primeiro dispositivo de retardo finamente ajustável 1435 é configurado para ajustar finamente o retardo do primeiro percurso de retardo de acordo com sinal de seleção de retardo de tempo td2. A este respeito, o primeiro dispositivo de retardo finamente ajustável 1435 permite ajustar finamente o retardo do primeiro percurso de retardo em pequenos incrementos de retardo e em uma faixa menor do que o dispositivo de retardo ajustável 1422. Por exemplo, toda a faixa ajustável do primeiro dispositivo de retardo finamente ajustável 1435 pode aproximadamente abranger o retardo de um dos buffers no dispositivo de retardo ajustável 1422.
[00133] O segundo dispositivo de retardo finamente ajustável 1445 é configurado para ajustar finamente o retardo do segundo percurso de retardo de acordo com sinal de seleção de retardo de tempo td3. A este respeito, o segundo dispositivo de retardo finamente ajustável 1445 permite ajustar finamente o retardo do segundo percurso de retardo em pequenos incrementos de retardo e em uma faixa menor do que o dispositivo de retardo ajustável 1422. O primeiro e o segundo dispositivos de retardo ajustáveis finamente permitem os retardos do primeiro percurso de retardo e o segundo percursos de retardo para serem independentemente ajustados em uma pequena faixa para levar em conta pequenas diferenças em tempos de preparação elevados e de descida.
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49/53 [00134] Em certos aspectos, um procedimento de autocalibrarão pode ser realizado no monitor de declinio de tensão 420 para ajustar a margem de temporização inicial (e consequentemente, o limite de declinio) para o monitor de declinio de tensão 420 em uma tensão de alimentação inicial e/ou frequência inicial do sinal clock de entrada CLK_IN. O procedimento de autocalibrarão pode incluir operar o circuito 110 em um modo seguro (por exemplo, operar o circuito 110 na frequência clock reduzida) durante a calibração, visto que, o circuito de mitigação de declinio de tensão 410 pode não ser capaz de realizar a mitigação de declinio durante a calibração. O procedimento de autocalibrarão também pode incluir encontrar configurações de retardo dos dispositivos de retardo 1422, 1435 e 1445 que resultam em uma margem de temporização de aproximadamente zero. Isso pode ser realizado ajustando-se (sintonizando) as configurações de retardo dos dispositivos de retardo 1422, 1435 e 1445 enquanto se observa a saida do circuito de detecção de erro 1420 para encontrar as mais altas configurações de retardo que resultam em nenhum sinal de erro na saida do circuito de detecção de erro 1420. Depois das configurações de retardo correspondentes para a margem de temporização de zero são determinadas, uma margem de temporização inicial desejada é adicionada ao monitor de declinio de tensão diminuindo-se a configuração de retardo do dispositivo de retardo ajustável 1422 por um retardo de tempo correspondente à margem de temporização inicial desejada. Depois da margem de temporização inicial (e consequentemente limite de declinio inicial) ser definida, o monitor de desempenho 620 pode fazer ajustes para a
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50/53 margem de temporização (e consequentemente limite de declinio) durante a operação, como discutido acima. Mais detalhes no procedimento de autocalibrarão podem ser encontrados em Pat. U.S. No 9.413.344, intitulado Circuitos de Calibração Automática para Calibração Operacional de Retardos de Tempo de Percurso Critico em Sistemas de Distribuição Clock Adaptativo, e Métodos e Sistemas Relacionados, concedida a em 09 de agosto de 2016, todo o relatório descritivo do qual é incorporado aqui por referência.
[00135] A Figura 16 é um fluxograma que ilustra um método 1600 para ajustar um limite de declinio de acordo com certos aspectos. O método 1600 pode ser realizado pelo circuito de mitigação de declinio de tensão 410 e pelo o monitor de desempenho 620.
[00136] Na etapa 1610, o declinio de tensão em uma tensão de alimentação fornecida a um circuito é monitorado. O declinio de tensão pode ser monitorado usando declinio com base em tensão monitorada ou declinio com base em temporização monitorada.
[00137] Na etapa 1620, a mitigação de declinio de tensão é realizada para o circuito se o declinio de tensão monitorado for igual a ou maior do que o limite de declinio. A mitigação de declinio de tensão pode incluir reduzir a frequência clock do circuito. O limite de declinio pode ser ajustado ajustando-se um nivel de tensão limite para declinio com base em tensão monitorada ou ajustando um retardo de um dispositivo de retardo ajustável em um percurso de retardo para declinio com base em temporização monitorada.
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51/53 [00138] Na etapa 1630, vários ciclos clock pelos quais a mitigação de declínio de tensão é realizada dentro de um período de tempo é rastreado. O número de ciclos clock pode ser rastreado, por exemplo, incrementando-se o valor de contagem de um contador para cada ciclo clock durante o qual a mitigação de declínio é realizada.
[00139] Na etapa 1640, o limite de declínio é ajustado com base no número de ciclos clock. Por exemplo, o limite de declínio pode ser diminuído se o número de ciclos clock estiver abaixo de um primeiro limite e aumentado se o número de ciclos clock estiver acima de um segundo limite.
[00140] A Figura 17 é um fluxograma que ilustra um método 1700 para ajustar um limite de declínio de acordo com certos aspectos. O método 1700 pode ser realizado pelo circuito de mitigação de declínio de tensão 410 e pelo monitor de desempenho 620.
[00141] Na etapa 1710, o declínio de tensão em uma tensão de alimentação fornecida a um circuito é monitorado. O declínio de tensão pode ser monitorado usando declínio com base em tensão monitorada ou declínio com base em temporização monitorada.
[00142] Na etapa 1720, a mitigação de declínio de tensão é realizada para o circuito se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio. A mitigação de declínio de tensão pode incluir reduzir a frequência clock do circuito. O limite de declínio pode ser ajustado ajustando-se uma nível de tensão limite para declínio com base em tensão monitorada ou ajustando um retardo de um dispositivo de retardo ajustável
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52/53 em um percurso de retardo para declínio com base em temporização monitorada.
[00143] Na etapa 1730, um número de vezes que a mitigação de declínio de tensão é realizada dentro de um período de tempo é rastreado. O número de vezes que o declínio de tensão é realizado pode ser rastreado, por exemplo, incrementando-se o valor de contagem de um contador cada vez que a mitigação de declínio de tensão é acionada.
[00144] Na etapa 1740, o limite de declínio é ajustado com base no número de vezes que a mitigação de declínio de tensão é realizada dentro do período de tempo. Por exemplo, o limite de declínio pode ser diminuído se o número de vezes que a mitigação de declínio de tensão é realizada dentro do período de tempo estiver abaixo de um primeiro limite e aumentada se o número de vezes que a mitigação de declínio de tensão é realizada dentro do período de tempo estiver acima de um segundo limite.
[00145] O monitor de desempenho 620 e o monitor de declínio de tensão 420 discutidos acima podem ser implementados com um processador de uso geral, um processador de sinal digital (DSP), um circuito integrado de aplicação específica (ASIC), uma matriz de porta programável em campo (FPGA) ou outro dispositivo lógico programável, componentes de hardware discretos (por exemplo, portas lógicas), ou qualquer combinação destes concebidos para realizar as funções descritas aqui. Um processador pode realizar as funções descritas aqui executando-se software compreendendo código para realizar as funções. O software pode ser armazenado em um meio de
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53/53 armazenamento legível por computador, tal como uma RAM, uma ROM, uma EEPROM, um disco óptico, e/ou um disco magnético.
[00146] A descrição anterior da divulgação é fornecida para permitir que qualquer pessoa versada na técnica faça ou use a divulgação. Várias modificações para a divulgação serão prontamente evidente para a pessoa versada na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outras variações sem se afastar do espírito ou escopo da divulgação. Assim, a divulgação não se destina a ser limitada aos exemplos aqui descritos, mas deve ser-lhe atribuído o mais amplo escopo consistente com os princípios e características inovadoras aqui descritas.

Claims (30)

  1. REIVINDICAÇÕES
    1. Sistema, que compreende:
    um circuito de mitigação de declinio de tensão configurado para monitorar o declinio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a
    mitigação de declinio de tensão para o circuito se o declinio de tensão monitorado for igual a ou maior do que um limite de declinio; e um monitor de desempenho configurado para
    rastrear vários ciclos clock pelos quais o circuito de mitigação de declinio de tensão realiza a mitigação de declinio de tensão dentro de um periodo de tempo, e ajustar o limite de declinio com base no número de ciclos clock.
  2. 2. Sistema, de acordo com a reivindicação 1, em que o circuito de mitigação de declinio de tensão é configurado para:
    realizar a mitigação de declinio de tensão reduzindo-se uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitir o sinal clock de frequência reduzida para o circuito; e passar o sinal clock de entrada para o circuito quando a mitigação de declinio de tensão não estiver sendo realizada.
  3. 3. Sistema, de acordo com a reivindicação 2, em que o número de ciclos clock são vários ciclos clock do sinal clock de entrada ou vários ciclos do sinal clock de frequência reduzida.
  4. 4. Sistema, de acordo com a reivindicação 1, em que o monitor de desempenho é configurado para ajustar o
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    2/10 limite de declinio com base no número de ciclos clock comparando-se o número de ciclos clock com um primeiro número de limite, e diminuindo o limite de declinio se o número de ciclos clock estiver abaixo do primeiro número de limite.
  5. 5. Sistema, de acordo com a reivindicação 4, em que o monitor de desempenho é configurado para diminuir a tensão de alimentação se o limite de declinio for diminuido.
  6. 6. Sistema, de acordo com a reivindicação 4, em que o circuito de mitigação de declinio de tensão é configurado para:
    realizar a mitigação de declinio de tensão reduzindo-se uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitindo o sinal clock de frequência reduzida para o circuito;
    passar o sinal clock de entrada para o circuito quando a mitigação de declinio de tensão não estiver sendo realizada; e aumentar uma frequência do sinal clock de entrada se o limite de declinio for diminuido.
  7. 7. Sistema, de acordo com a reivindicação 4, em que o monitor de desempenho é configurado para ajustar o limite de declinio com base no número de ciclos clock comparando-se o número de ciclos clock com um segundo número de limite, e aumentando o limite de declinio se o número de ciclos clock estiver acima do segundo número de limite.
  8. 8. Sistema, de acordo com a reivindicação 1, em
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    3/10 que o circuito de mitigação de declinio de tensão compreende:
    um circuito de acionamento configurado para emitir um sinal de dados;
    um flip-flop de recepção;
    um percurso de retardo entre o circuito de acionamento e o flip-flop de recepção, em que o percurso de retardo inclui um dispositivo de retardo ajustável, o sinal de dados se propaga a partir do circuito de acionamento para o flip-flop de recepção através do percurso de retardo, e o flip-flop de recepção é configurado para reter valores lógicos do sinal de dados em bordas ativas de um sinal clock de entrada; e um circuito de detecção de erro configurado para detectar um erro de temporização no flip-flop de recepção com base nos valores lógicos retidos, e para acionar a mitigação de declinio de tensão se o erro de temporização for detectado;
    em que o monitor de desempenho é configurado para ajustar o limite de declinio ajustando-se uma configuração de retardo do dispositivo de retardo ajustável.
  9. 9. Sistema, de acordo com a reivindicação 8, em que o dispositivo de retardo ajustável compreende: uma pluralidade de percursos de atraso, cada uma da pluralidade de percursos de atraso incluindo um número diferente de buffers alimentados pela tensão de alimentação; e um multiplexador configurado para selecionar uma da pluralidade de percursos de atraso de acordo com um sinal de seleção de retardo, em que o monitor de desempenho é configurado para ajustar o configuração de retardo do
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    4/10 dispositivo de retardo ajustável ajustando-se o sinal de seleção de retardo.
  10. 10. Método para ajustar um limite de declínio, que compreende:
    monitorar o declínio de tensão em uma tensão de alimentação fornecida a um circuito;
    realizar a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio;
    rastrear vários ciclos clock pelos quais a mitigação de declínio de tensão é realizada dentro de um período de tempo; e ajustar o limite de declínio com base no número de ciclos clock.
  11. 11. Método, de acordo com a reivindicação 10, em que realizar a mitigação de declínio de tensão compreende reduzir uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitir o sinal clock de frequência reduzida para o circuito, e em que o método compreende ainda passar o sinal clock de entrada para o circuito quando a mitigação de declínio de tensão não estiver sendo realizada.
  12. 12. Método, de acordo com a reivindicação 11, em que o número de ciclos clock são vários ciclos clock do sinal clock de entrada ou vários ciclos do sinal clock de frequência reduzida.
  13. 13. Método, de acordo com a reivindicação 10, em que ajustar o limite de declínio com base no número de ciclos clock compreende comparar o número de ciclos clock com um primeiro número de limite, e diminuir o limite de
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    5/10 declínio se o número de ciclos clock estiver abaixo do primeiro número de limite.
  14. 14. Método, de acordo com a reivindicação 13, que ainda compreende diminuir a tensão de alimentação se o limite de declínio for diminuído.
  15. 15. Método, de acordo com a reivindicação 13, em que realizar a mitigação de declínio de tensão compreende reduzir uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitir o sinal clock de frequência reduzida para o circuito, e em que o método compreende ainda passar o sinal clock de entrada para o circuito quando a mitigação de declínio de tensão não estiver sendo realizada, e aumentar uma frequência do sinal clock de entrada se o limite de declínio for diminuído.
  16. 16. Método, de acordo com a reivindicação 13, em que ajustar o limite de declínio com base no número de ciclos clock compreende ainda comparar o número de ciclos clock com um segundo número de limite, e aumentar o limite de declínio se o número de ciclos clock estiver acima do segundo número de limite.
  17. 17. Método, de acordo com a reivindicação 10, em que monitorar o declínio de tensão compreende detectar um erro de temporização em um percurso de retardo causado pelo declínio de tensão, o percurso de retardo incluindo um dispositivo de retardo ajustável, e em que realiza a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio compreende realizar a mitigação de declínio de tensão para o circuito se o erro de
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    6/10 temporização for detectado, e ajustar o limite de declinio compreende ajustar uma configuração de retardo do dispositivo de retardo ajustável.
  18. 18. Sistema, que compreende:
    um circuito de mitigação de declinio de tensão configurado para monitorar o declinio de tensão em uma tensão de alimentação fornecida a um circuito, e realizar a
    mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que um limite de declínio; e um monitor de desempenho configurado para rastrear um número de vezes que o circuito de mitigação de
    declinio de tensão realiza a mitigação de declinio de tensão dentro de um período de tempo, e ajustar o limite de declínio com base no número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo.
  19. 19. Sistema, de acordo com a reivindicação 18, em que o monitor de desempenho é configurado para ajustar o limite de declínio com base no número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo comparando-se o número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo com um primeiro número de limite, e diminuir o limite de declínio se o número de vezes gue o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo estiver abaixo do primeiro número de limite.
  20. 20. Sistema, de acordo com a reivindicação 19, em
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    7/10 que o monitor de desempenho é configurado para diminuir a tensão de alimentação se o limite de declínio for diminuído.
  21. 21. Sistema, de acordo com a reivindicação 19, em que o circuito de mitigação de declínio de tensão é configurado para:
    realizar a mitigação de declínio de tensão reduzindo-se uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitir o sinal clock de frequência reduzida para o circuito;
    passar o sinal clock de entrada para o circuito quando a mitigação de declínio de tensão não estiver sendo realizada; e aumentar uma frequência do sinal clock de entrada se o limite de declínio for diminuído.
  22. 22. Sistema, de acordo com a reivindicação 19, em que o monitor de desempenho é configurado para ajustar o limite de declínio com base no número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo comparando-se o número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo com um segundo número de limite, e aumentar o limite de declínio se o número de vezes que o circuito de mitigação de declínio de tensão realiza a mitigação de declínio de tensão dentro do período de tempo estiver acima do segundo número de limite.
  23. 23. Sistema, de acordo com a reivindicação 18, em que o circuito de mitigação de declínio de tensão
    Petição 870190057811, de 24/06/2019, pág. 67/92
    8/10 compreende :
    um circuito de acionamento configurado para emitir um sinal de dados;
    um flip-flop de recepção;
    um percurso de retardo entre o circuito de acionamento e o flip-flop de recepção, em que o percurso de retardo inclui um dispositivo de retardo ajustável, o sinal de dados se propaga a partir do circuito de acionamento para o flip-flop de recepção através do percurso de retardo, e o flip-flop de recepção é configurado para reter os valores lógicos do sinal de dados em bordas ativas de um sinal clock de entrada; e um circuito de detecção de erro configurado para detectar um erro de temporização no flip-flop de recepção com base nos valores lógicos retidos, e para acionar a mitigação de declinio de tensão se o erro de temporização for detectado;
    em que o monitor de desempenho é configurado para ajustar o limite de declinio ajustando-se uma configuração de retardo do dispositivo de retardo ajustável.
  24. 24. Sistema, de acordo com a reivindicação 23, em que o dispositivo de retardo ajustável compreende:
    uma pluralidade de percursos de atraso, cada uma da pluralidade de percursos de atraso incluindo um número diferente de buffers alimentados pela tensão de alimentação; e um multiplexador configurado para selecionar uma da pluralidade de percursos de atraso de acordo com um sinal de seleção de retardo, em que o monitor de desempenho é configurado para ajustar a configuração de retardo do
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    9/10 dispositivo de retardo ajustável ajustando-se o sinal de seleção de retardo.
  25. 25. Método para ajustar um limite de declinio, que compreende:
    monitorar o declinio de tensão em uma tensão de alimentação fornecida a um circuito;
    realizar a mitigação de declinio de tensão para o circuito se o declinio de tensão monitorado for igual a ou maior do que o limite de declinio;
    rastrear um número de vezes que a mitigação de declinio de tensão é realizada dentro de um periodo de tempo; e ajustar o limite de declinio com base no número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo.
  26. 26. Método, de acordo com a reivindicação 25, em
    que ajustar o limite de declinio com base no número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo compreende c lomparar o número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo com um primeiro número de limite , e diminuir o limite de declinio se o número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo estiver abaixo do primeiro número de limite.
  27. 27. Método, de acordo com a reivindicação 26, que ainda compreende diminuir a tensão de alimentação se o limite de declinio for diminuído.
  28. 28. Método, de acordo com a reivindicação 26, em que realizar a mitigação de declinio de tensão compreende
    Petição 870190057811, de 24/06/2019, pág. 69/92
    10/10 reduzir uma frequência de um sinal clock de entrada para produzir um sinal clock de frequência reduzida, e emitir o sinal clock de frequência reduzida para o circuito, e em que o método compreende ainda passar o sinal clock de entrada para o circuito quando a mitigação de declinio de tensão não estiver sendo realizada, e aumentar uma frequência do sinal clock de entrada se o limite de declinio for diminuido.
  29. 29. Método, de acordo com a reivindicação 25, em que ajustar o limite de declinio com base no número de vezes que a mitigação de declinio de tensão é realizada dentro do periodo de tempo compreende ainda comparar o número de vezes que a mitigação de declinio de tensão foi realizada dentro do periodo de tempo com um segundo número de limite, e aumentar o limite de declinio se o número de vezes que a mitigação de declinio de tensão foi realizada dentro do periodo de tempo estiver acima do segundo número de limite.
  30. 30. Método, de acordo com a reivindicação 25, em que monitorar o declinio de tensão compreende detectar um erro de temporização em um percurso de retardo causado pelo declínio de tensão, o percurso de retardo incluindo um dispositivo de retardo ajustável, e em que realiza a mitigação de declínio de tensão para o circuito se o declínio de tensão monitorado for igual a ou maior do que o limite de declínio compreende realizar a mitigação de declínio de tensão para o circuito se o erro de temporização for detectado, e ajustar o limite de declínio compreende ajustar uma configuração de retardo do dispositivo de retardo ajustável.
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