BR112017018314B1

BR112017018314B1 - Aparelho e método de puncionamento de paridade, e aparelho de puncionamento de paridade inverso

Info

Publication number: BR112017018314B1
Application number: BR112017018314-5A
Authority: BR
Inventors: Sung-Ik Park; Sun-Hyoung KWON; Jae-Young Lee; Heung-Mook Kim
Original assignee: Electronics And Telecommunications Research Institute
Priority date: 2015-02-27
Filing date: 2016-02-25
Publication date: 2023-10-31
Also published as: US10284227B2; CA2977627C; US11316531B2; KR102634679B1; CA2977627A1; MX2017010997A; BR112017018314A2; US20180041225A1; KR20220141767A; WO2016137253A1; US20200412380A1; US20190215009A1; US10812104B2

Abstract

dispositivo de perfuração de paridade para codificação da informação de sinalização de comprimento fixo, e método de perfuração de paridade utilizando o mesmo. tem-se a descrição de uma aparelhagem e método de perfuração de paridade para informação de sinalização de comprimento fixo. uma aparelhagem de perfuração de paridade de acordo com uma modalidade da presente invenção inclui a memória configurada para proporcionar com uma sequência de símbolos de bits de paridade para a perfuração de paridade para os bits de paridade de uma palavra codificada por ldpc, cujo comprimento é 16200 e cuja taxa de código é de 3/15, e um processador configurado para perfurar uma quantidade de bits correspondendo a um tamanho de perfuração final a partir da parte traseira da sequência de símbolos de bits de paridade.

Description

Campo Técnico

[001] A presente invenção se refere a técnicas de codificação e modulação de canal para a transmissão de informação de sinalização, e mais particularmente, a aparelhos de codificação e decodificação para a transmissão de forma efetiva da informação de sinalização em um sistema de difusão digital da próxima geração.

Fundamentos Técnicos

[002]A Modulação Codificada com Intercalação de Bits (BICM) consiste em uma tecnologia de transmissão eficiente via largura de banda, sendo implementada em tal maneira que um codificador de correção de erro, um intercalador de bit por bit e um modulador de alta ordem são combinados entre si.

[003]O BICM pode proporcionar com excelente desempenho empregando uma estrutura simples devido a utilizar um codificador de verificação de paridade de baixa densidade (LDPC) ou um codificador Turbo na forma de codificador de correção de erro. Além disso, o BICM pode proporcionar com flexibilidade de alto nível devido a ele selecionar a ordem de modulação e o comprimento e a taxa de código de um código de correção de erro em diversas formas. Devido a essas vantagens, o BICM tem sido utilizado em padrões de difusão, tal como os padrões DVB-T2 e DVB-NGH, e apresenta uma forte possibilidade de ser utilizado nos outros sistemas de difusão da próxima geração.

[004]Tal BICM pode não ser somente utilizado para a transmissão de dados, como também para a transmissão de informação de sinalização. Em particular, as técnicas de codificação e modulação de canal para a transmissão de informação de sinalização necessitam de serem mais robustas do que as técnicas de modulação e codificação de canal para a transmissão de dados.

[005]Portanto, em particular, existe uma necessidade presente por novas técnicas de codificação e modulação de canal para a transmissão de informação de sinalização.

Descrição do Problema Técnico

[006]Um objetivo da presente invenção consiste na provisão de técnicas de codificação e modulação de canal que são apropriadas para a transmissão de informação de sinalização via um canal de sistema de difusão.

[007]Um outro objetivo da presente invenção consiste na provisão de uma nova técnica de puncionamento (puncturing) de paridade que é otimizada para a transmissão da informação de sinalização.

Solução Técnica

[008]De modo a se chegar aos objetivos acima, a presente invenção proporciona com um aparelho de puncionamento de paridade, incluindo: memória configurada para proporcionar com uma sequência de bits de paridade para o punciona- mento de paridade para os bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é 3/15; e um processador configurado para puncionar uma quantidade de bits correspondendo a um tamanho final de puncionamento a partir do lado traseiro da sequência de bits de paridade.

[009]Neste caso, a palavra-código de LDPC pode incluir a informação de sinalização de comprimento fixo preenchido com zeros como bits de informação.

[010] Neste caso, o tamanho de puncionamento final pode ser calculado empregando um tamanho de puncionamento temporário, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão, o número de bits de transmissão pode ser calculado se empregando a quantidade temporária de bits de transmissão e uma ordem de modulação, a quantidade temporária de bits de transmissão pode ser calculado utilizando a diferença entre a soma do comprimento de sequência de bits codificados em BCH e 12960, e o tamanho de puncionamento temporária, e o tamanho de puncionamento temporário podem ser calculados sem a consideração de uma diferença entre o comprimento de uma sequência de bits codificados de informação de LDPC e o comprimento de sequência de bits codificados em BCH.

[011] Neste caso, o tamanho de puncionamento temporário pode ser calculado se empregando um primeiro inteiro, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro diferente do primeiro inteiro.

[012]Neste caso, o primeiro inteiro pode ser 0, e o segundo inteiro pode ser 9360. Neste caso, a ordem de modulação pode ser 2 correspondendo ao QPSK.

[013]Neste caso, a sequência de bits de paridade pode ser gerada pela segmentação dos bits de paridade de palavra-código de LDPC em uma pluralidade de grupos e em seguida intercalando em grupo (group-wise interleaving) os grupos utilizando uma ordem de intercalação em grupo.

[014] Neste caso, a ordem de intercalação em grupo pode corresponder a uma sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

[015]Além do mais, de acordo com uma modalidade da presente invenção, tem-se a provisão de um método de puncionamento de paridade, incluindo; o cálculo de um tamanho final de puncionamento; e o puncionamento de quantidade de bits correspondendo ao tamanho final de puncionamento a partir do lado traseiro de uma sequência de bits de paridade para puncionamento de paridade para os bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é 3/15.

[016]Neste caso, a palavra-código de LDPC pode incluir a informação de sinalização de comprimento fixo preenchido com zeros.

[017] Neste caso, o método de puncionamento de paridade pode compre- ender ainda do cálculo de um tamanho de puncionamento temporário; cálculo de uma quantidade temporária de bits de transmissão fazendo emprego de uma diferença entre uma soma de um comprimento de uma sequência de bits codificados em BCH e 12960 puncionamento temporário; e cálculo de uma quantidade de bits de transmissão utilizando a quantidade temporária de bits de transmissão e uma ordem de modulação. Neste caso, o cálculo do tamanho de puncionamento final pode calcular o tamanho de puncionamento utilizando a quantidade temporária de bits de transmissão, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão.

[018]Neste caso, o tamanho de puncionamento temporário pode ser calculado sem considerar uma diferença entre um comprimento de uma sequência de bits codificados de informação de LDPC e o comprimento de uma sequência de bits codificados em BCH.

[019]Neste caso, o tamanho de puncionamento temporário pode ser calculado se empregando um primeiro inteiro, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro diferente do primeiro inteiro.

[020]Neste caso, o primeiro inteiro pode ser 0, e o segundo inteiro pode ser 9360. Neste caso, a ordem de modulação pode ser 2 correspondendo ao QPSK.

[021]Neste caso, a sequência de bits de paridade pode ser gerada pela segmentação dos bits de paridade da palavra-código de LDPC em uma pluralidade de grupos e em seguida intercalando o grupo-integrador com os grupos utilizando uma ordem de intercalação em grupo.

[022]Neste caso, a ordem de intercalação em grupo pode corresponder a uma sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

[023]Além do mais, de acordo com uma modalidade da presente invenção, tem-se a provisão de um aparelho de puncionamento inverso de paridade, incluindo: um processo configurado para calcular um tamanho final de puncionamento, e para desempenhar a puncionamento inverso correspondendo a um tamanho de puncionamento final, gerando, desse modo, uma sequência de bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15; com a memória configurada para armazenar a sequência de bits de paridade.

[024] Neste caso, a palavra-código de LDPC pode incluir uma informação de sinalização de comprimento fixo preenchido com zeros.

[025]Neste caso, o tamanho final de puncionamento pode ser calculado pelo emprego de um tamanho de puncionamento temporário, uma quantidade de bits de transmissão e uma quantidade temporária de bits de transmissão, a quantidade de bits de transmissão pode ser calculada pelo emprego da quantidade temporária de bits de transmissão e uma ordem de modulação, e a quantidade temporária de bits de transmissão pode ser calculada pelo emprego de uma diferença entre uma soma de um comprimento de sequência de bits codificados em BCH e 12960, e o tamanho de puncionamento temporário, e o tamanho de puncionamento temporário pode ser calculado sem consideração de uma diferença entre um comprimento de uma sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH.

[026]Neste caso, o tamanho de puncionamento temporário pode ser calculado se utilizando um primeiro inteiro, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro diferente do primeiro inteiro.

[027]Neste caso, o primeiro inteiro pode ser 0, e o segundo inteiro pode ser 9360. Neste caso, a ordem de modulação pode ser 2 correspondendo ao QPSK.

Efeitos Vantajosos

[028]De acordo com a presente invenção, tem-se a provisão de técnicas de codificação e decodificação que são apropriadas para a transmissão da informação de sinalização via um canal de difusão de sistema.

[029]Além disso, na presente invenção, tem-se a otimização do punciona- mento e encurtamento de acordo com uma quantidade de informação de sinalização na construção do BICM para a transmissão de informação de sinalização, tendo-se a capacidade de transmitir/receber de forma eficiente a informação de sinalização. Descrição dos Desenhos a Fig. 1 consiste em um diagrama de blocos mostrando um sistema de co- dificação/decodificação de informação de sinalização de acordo com uma modalidade da presente invenção; a Fig. 2 consiste em um fluxograma operacional mostrando um método de codificação de informação de sinalização de acordo com uma modalidade da presente invenção; a Fig. 3 consiste em um fluxograma operacional mostrando um método de decodificação de informação de sinalização de acordo com uma modalidade da presente invenção; a Fig. 4 consiste em um diagrama mostrando uma estrutura de difusão de sinal de acordo com uma modalidade da presente invenção; a Fig. 5 consiste em um diagrama mostrando a estrutura de uma matriz de verificação de paridade (PCM) correspondendo a um código LDPC de acordo com uma modalidade da presente invenção; a Fig. 6 consiste em um diagrama mostrando um exemplo da operação da unidade de preenchimento com zeros apresentada na Fig. 1; a Fig. 7 consiste em um diagrama mostrando um exemplo da operação da unidade de permutação de paridade apresentado na Fig. 1; a Fig. 8 consiste em um diagrama mostrando um exemplo da operação da unidade de remoção de zeros apresentada na Fig. 1; a Fig. 9 consiste em um diagrama de blocos mostrando um aparelho de puncionamento de paridade de acordo com uma modalidade da presente invenção; e a Fig. 10 consiste em um fluxograma operacional mostrando um método de puncionamento de paridade de acordo com uma modalidade da presente invenção.

Modo Voltado à Invenção

[030] A presente invenção será descrita em detalhes abaixo com referência aos desenhos de acompanhamento. Omitiu-se adiante as descrições repetidas e as descrições das funções e configurações bem conhecidas que tenham sido consideradas como tornando as partes essenciais da presente invenção desnecessariamente obscuras. As modalidades da presente invenção destinam-se a descreverem plenamente a presente invenção a indivíduos incorporando conhecimentos ordinários na técnica ao qual a presente invenção diz respeito. Por consequência, os formatos, tamanhos, etc. dos componentes nos desenhos podem estar exage-rados deixando mais simplificada a descrição.

[031]As modalidades preferidas da presente invenção serão descritas em detalhes abaixo com referência aos desenhos de acompanhamento.

[032]A Fig. 1 consiste em um diagrama de blocos mostrando um sistema de codificação/decodificação de informação de sinalização, de acordo com uma modalidade da presente invenção.

[033]Com referência a Fig. 1, o sistema de codificação/decodificação de informação de sinalização inclui um aparelho de codificação de informação de sinalização 100, e um aparelho de decodificação de informação de sinalização 300.

[034]O aparelho de codificação de informação de sinalização 100 e a 300 desempenham a comunicação através das mídias de um canal sem fio 200.

[035]A informação de sinalização 100 codifica e modula o canal de informação de sinalização, tal como o L1-Basic, o L1-Detail, ou coisas do gênero.

[036]A informação de sinalização 100 inclui uma unidade de segmentação 101, uma unidade de mesclagem 120, um codificador de BCH 130, uma unidade de preenchimento com zeros 140, um codificador de LDPC 150, uma unidade de permutação de paridade 160, uma unidade de puncionamento de paridade 170, uma unidade de remoção de zeros 180, uma unidade de intercalação de bit 190, e uma unidade de mapeamento de constelação 195.

[037]A informação de sinalização 100 mostrada na Fig. 1 pode ser vista como correspondendo a um aparelho de Modulação Codificada de Bit Intercalado (BICM). Neste caso, o codificador de correção de erro do aparelho BICM pode ser observado como correspondendo a unidade de segmentação 110, a unidade de mesclagem 120, o codificador de BCH 130, a unidade de preenchimento com zeros 140, o codificador de LDPC 150, a unidade de permutação de paridade 160, a unidade de puncionamento de paridade 170, e a unidade de remoção de zeros 180 que são apresentadas na Fig. 1.

[038]Quando o comprimento da informação de sinalização é maior do que um comprimento pré-ajustado, a unidade de segmentação 110 segmenta a informação de sinalização em uma pluralidade de grupos de modo a segmentar a informação de sinalização em uma pluralidade de palavras-código de LDPC e efetuar em seguida a transmissão das palavras-código de LDPC. Ou seja, quando a informação de sinalização não pode estar contida em uma simples palavra-código de LDPC, a unidade de segmentação pode determinar a quantidade de palavras- código aonde a informação de sinalização deve de estar contida, podendo codificar em seguida a informação de sinalização de acordo com a quantidade determinada de palavras-código.

[039]Por exemplo, quando o comprimento da informação de sinalização pré-fixado como o L1-Basic, a informação de sinalização 100 pode não incluir a unidade de segmentação 110.

[040]Por exemplo, quando a extensão da informação de sinalização é variável como o L1-Detail, a informação de sinalização 100 pode incluir a unidade de segmentação 110.

[041]A unidade de mesclagem 120 desempenha a mesclagem de modo a proteger a informação de sinalização. Neste caso, a mesclagem pode ser realizada empregando diversos métodos que são conhecidos no campo técnico atual.

[042]O codificador em BCH 130 desempenha a codificação BCH utilizando uma paridade BCH cujo comprimento de paridade Nbch _ Parity é de 168 bits.

[043]Neste caso, a codificação em BCH pode ser a mesma como da codificação BCH para o código LDPC aonde o comprimento do dado BICM é de 16200.

[044]Neste caso, um polinomial BCH utilizado para a codificação BCH pode ser expresso na Tabela 1 abaixo, e a codificação BCH expressa na Tabela 1 pode apresentar uma capacidade de correção de erro de 12 bits.Tabela 1

[045]Após a codificação de BCH ter sido realizada, a unidade de preenchimento com zeros 140 desempenha o preenchimento ou encurtamento de zeros.

[046]Neste caso, o preenchimento com zeros significa que parte de uma sequência de bits é preenchida com bit "0".

[047]Tem-se como resultado da codificação BCH, o comprimento da sequência de bits pode ser expressa por Nbch = Ksig + Nbch _ Parity. Neste caso, Ksig pode representar o número de bits de informação da codificação BCH. Por exemplo, quando o Ksig é fixado como 200 bits, o Nbch pode ser de 368 bits.

[048]Quando o codificador de LDPC 150 utiliza o código LDPC cuja taxa de código é 3/15 e cujo comprimento é de 16200, o comprimento de informação Kidpc do código LDPC é de 3240 bits. Neste caso, uma vez que a informação que atualmente vem a ser transmitida é de Nbch bits e o comprimento da parte de informação do código de LDPC é de Kidpc bits, o preenchimento com zeros, ou seja, o processo de bits de preenchimento correspondente a Kidpc - Nbch com o bit "0" vindo a ser executado. O Kidpc - Nbch pode ser de 2871 no caso da informação L1-Basic.

[049]Neste caso, a ordem de preenchimento com zeros desempenha um papel importante na determinação do desempenho do codificador, e a ordem da preenchimento com zeros pode ser expressa como de ordem padronizada de encurtamento.

[050]Neste caso, os bits preenchidos com zeros são empregados somente para codificação LDPC, e não são transmitidos de fato.

[051]Os bits de informação de LDPC compostos de Kidpc bits são segmentados em grupos Ninfo _ group , conforme mostrado na Equação 1 adiante. Por exemplo, quando Kidpc é 3240, Ninfo _ group é 9, e portanto, os bits de informação LDPC podem ser agrupados em 9 grupos.

[052]aonde Zj consiste em um grupo composto de 360 bits.

[053]A parte de Kidpc bits que é preenchida em zero é determinada de acor- do com o procedimento a seguir.

[054](Etapa 1) Primeiramente, o número de grupos aonde todos os seus bits serão preenchidos com “0” é calculado empregando-se a Equação 2 abaixo:

[055]Por exemplo, quando Kidpc é 3249 e Nbch é 368, então Npad pode ser 7.O fato de que Npad é 7 indica que o número de grupos pelos quais todos os seus bits virão a ser preenchidos com “0” é 7.

[056](Etapa 2) Quando Npad não é 0, a preenchimento com zeros é executada junto aos grupos Npadna ordem de Zπs(0),Zπs(i),---,Zπs(Npad-i) de acordo com a ordem de padronização de encurtamento π s(j) da Tabela 2 abaixo. Neste caso, πs(j) pode se referir a ordem de padronização de encurtamento de um grupo de bit j - ésimo.

[057]Quando Npad é 0, o procedimento acima é omitido.Tabela 2

[058]A ordem de padrão de encurtamento da Tabela 2 acima indica que os objetivos de preenchimento com zeros são selecionados na ordem de um quinto grupo indexado como 4, um segundo grupo indexado como 1, um sexto grupo indexado como 5, um terceiro grupo indexado como 2, um nono grupo indexado como 8, um sétimo grupo indexado 6, um primeiro grupo indexado como 0, um oitavo grupo indexado como 7, e um quarto grupo indexado como 3. Ou seja, quando somente 7 grupos são selecionados como objetivos de preenchimento com zeros no exemplo da Tabela 2 acima, são selecionados um total de 7 grupos, ou seja, o quinto grupo indexado como 4, o segundo grupo indexado como 1, o sexto grupo indexado como 6, o terceiro grupo indexado como 2, o nono grupo indexado como 8, o sétimo grupo indexado como 6, e o primeiro grupo indexado como 0, como os objetivos de preenchimento com zeros.

[059]Em particular, a ordem de padrão de encurtamento da Tabela 2 acima pode ser otimizada para informação de sinalização de comprimento fixo.

[060]Quando feita a determinação da quantidade de grupos em que todos os seus bits são preenchidos como "0" e os grupos correspondentes são determinados, todos os bits dos grupos determinados são preenchidos com "0".

[061](Etapa 3) Adicionalmente, para um grupo correspondendo a Zπs (Npadd) bits correspondendo ao (Kidpc - Nbch - 360 x Npad) partir do início do grupo são adicionalmente preenchidos com zeros. Neste caso, o fato de que a preenchimento com zeros é realizada a partir do início do grupo correspondente pode indicar que a preenchimento com zeros é realizada a partir de um bit correspondendo a um índice menor.

[062](Etapa 4) Após a indexação com zeros ter sido toda finalizada, uma sequência de bits codificados de informação de LDPC é gerada por meio de mapeamento sequencial de Nbch bits codificados em BCH junto a uma parte restante que não sido preenchida com zeros.

[063]O codificador LDPC 150 desempenha a codificação de LDPC empregando Kidpc e que tenha sido preenchida com zeros e aonde a informação de sinalização tenha sido mapeada.

[064] Neste caso, o codificador de LDPC 150 pode corresponder a uma palavra-código de LDPC cuja taxa de código é de 3/15 e cujo comprimento é de 16200. A palavra-código de LDPC consiste em um código sistemático, e o codificador de LDPC 150 gera um vetor de saída, tal como dado pela Equação 3 abaixo:

[065]Por exemplo, quando o Kidpc é de 3240, os bits parciais podem compreender de 12960 bits.

[066]A unidade de permutação de paridade 160 realiza a intercalação de paridade de grupo-integrados junto a uma parte de paridade, não uma parte de informação, como uma tarefa preliminar para o puncionamento de paridade.

[067]Neste caso, a unidade de permutação de paridade 160 pode executar a intercalação de paridade fazendo uso da Equação 4 abaixo:aonde Yj consiste no j -ésimo grupo de bits intercalados em grupo- integrador, e o π(j) consiste da ordem de intercalação em grupo, o qual pode ser definido na Tabela 3 abaixo:Tabela 3

[068] Ou seja, a unidade de permutação 160 libera 3240 bits (9 grupos de bits) correspondendo a bits de informação entre os 16200 bits (45 grupos de bits) da palavra-código de LDPC sem alterações, os grupos de 12960 bits de paridades em 36 grupos de bits cada um dos quais incluindo 360 bits e intercambiados com 36 grupos de bits de modo a intercalar o grupo-integrador correspondendo a Tabela 3 acima.

[069] A ordem de intercalação em grupo da Tabela 3 indica que um vigési- mo-primeiro grupo indexado como 20 se faz localizado junto a uma localização de décimo grupo indexado como 9, um vigésimo-quarto grupo indicado como 23 se faz localizado junto a uma localização de décimo-primeiro grupo indexado como 10, um vigésimo-sexto grupo indexado como 25 se faz localizado junto a uma localização de décimo-segundo grupo indexado com 11, ..., e um décimo-oitavo grupo de bits indexado como 17 se faz localizado junto a uma localização de quadragé- simo-quinto grupo indexado como 44.

[070]Neste caso, o grupo de bis (o grupo de bits indexado como 20) junto a uma localização frontal pode corresponder aos bits de paridade mais importantes, e ao grupo de bits (o grupo de bits indexado como 17) junto a uma localização traseira pode corresponder aos bits de paridade de menores importâncias.

[071]Em particular, a ordem de intercalação em grupo da Tabela 3 pode ser otimizada para a informação de sinalização de comprimento fixo.

[072]Após a intercalação de paridade (permutação de paridade) ter sido finalizada, a unidade de puncionamento de paridade (permutação parcial) ter sido finalizada, a unidade de puncionamento de paridade 170 pode puncionar as paridades parciais da palavra-código de LDPC. Os bits perfurados não são transmitidos. Neste caso, após ter havido a finalização da intercalação de paridade, a repetição de paridade em cuja parte dos bits de paridade de LDPC intercalados em pa-ridade é repetida, podendo ser realizada antes de ser realizada o puncionamento de paridade.

[073]A unidade de puncionamento de paridade 170 calcula um tamanho de puncionamento final, e perfura os bits correspondendo ao tamanho de punciona- mento final calculado. O tamanho de puncionamento final correspondendo a quantidade de bits a serem perfurados pode ser calculado de acordo com o comprimento Nbch da sequência de bits codificados em BCH da forma como se segue:

[074](Etapa 1) Um tamanho de puncionamento temporária N^n_temp calcu lado empregando a Equação 5 abaixo:aonde Kidpc consiste do comprimento da sequência de bits codificados de informação de LDPC, Nbch consiste do comprimento da sequência de bits codificados em BCH, A consiste de um primeiro inteiro, e B consiste de um segundo intei- ro.

[075]Neste caso, a diferença Kldpc - Nbch entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH pode corresponder a um comprimento de preenchimento com zeros ou um comprimento de encurtamento.

[076] Os parâmetros para o puncionamento requerido para o cálculo da Equação 5 podem ser definidos como na Tabela 4 abaixo:Tabela 4aonde NIdpc _ parity consiste da quantidade de bits de paridade da palavra- código de LDPC, e VMOD consiste de uma ordem de modulação. Neste caso, a ordem de modulação pode ser 2, o que é indicativo de QPSK.

[077]Em particular, os parâmetros para puncionamento constantes da Tabela 4 podem ser otimizados para informação de sinalização de comprimento fixo.

[078](Etapa 2) A quantidade temporária de bits de transmissão NFFC _ temp é calculada se utilizando o tamanho de puncionamento temporário calculada Npunc _ temp e Nldpc _ parity da Tabela 4, conforme mostrado na Equação 6 abaixo:

[079](Etapa 3) A quantidade de bits de transmissão NFFC é calculada se utilizando a quantidade temporária de bits de transmissão NFFC _ temp, conforme mostrado na Equação 7 abaixo:

[080]A quantidade de bits de transmissão Nccc consiste da soma do comprimento da parte de informação e o comprimento da parte de paridade após a finalização da puncionamento.

[081](Etapa 4) Um tamanho de puncionamento final Npunc é calculado se empregando a quantidade calculada de bits de transmissão Nccc conforme mos-trado na Equação 8 abaixo:aonde o tamanho de puncionamento final Npunc consiste no tamanho de paridades que é necessário para ser perfurado.

[082]Ou seja, a unidade de puncionamento de paridade 170 pode puncio- nar os últimos bits Npunc da totalidade da palavra-código de LDPC aonde a permutação de paridade e a repetição tenham sido realizadas.

[083]A unidade de remoção de zeros 180 remove os bits preenchidos ze- rados da parte de informação da palavra-código de LDPC.

[084]A unidade de intercalação de bit 190 desempenha a intercalação de bit na palavra-código de LDPC removida de zeros. Neste caso, a intercalação de bits pode ser realizada utilizando-se um método aonde são diferentes a direção pela qual a palavra-código de LDPC vem a ser registrada na memória de um tamanho pré-estabelecido e a direção aonde é efetuada a leitura da palavra-código de LDPC.

[085]A unidade de mapeamento de constelação 195 desempenha o mapeamento de símbolos. Por exemplo, a unidade de mapeamento de constelação 195 pode ser implementada utilizando-se um método QPSK.

[086]O aparelho de decodificação de informação de sinalização 300 demo- dula e decodifica o canal de informação de sinalização, tal como o L1-Basic, L1- Detail, ou coisas do gênero.

[087]O aparelho de decodificação de informação de sinalização 300 inclui uma unidade desmapeamento de constelação 395, uma unidade de desintercala- ção (de-interleaving) de bits 390, uma unidade de remoção inversa de zeros 380, uma unidade puncionamento inverso de paridade 370, uma unidade de permutação inversa de paridade 360, um decodificador de LDPC 360, uma unidade de indexação inversa de zeros 340, um decodificador BCH 330, uma unidade de mes- clagem inversa 320, e uma unidade de segmentação inversa 310.

[088]O aparelho de decodificação de informação de sinalização 300 mostrada na Fig. 1 pode ser vista como correspondendo a um aparelho de decodifica- ção de Modulação Codificada de Bit Intercalado (BICM). Neste caso, o decodifica- dor de correção de erro do aparelho de decodificação de BICM pode ser vista como correspondendo a unidade de remoção inversa de zeros 380, a unidade de puncionamento inverso de paridade 370, a unidade de puncionamento inverso de paridade 360, o decodificador de LDPC 360, a unidade de indexação inversa de zeros 340, o decodificador de BCH 330, a unidade de mesclagem inversa 320 e a unidade de segmentação inversa 310 que são apresentadas na Fig. 1.

[089]A unidade de segmentação inversa 310 desempenha a operação inversa da unidade de mesclagem 110.

[090]A unidade de mesclagem inversa 320 desempenha a operação inversa da unidade de mesclagem 120.

[091]O decodificador de Bch 330 desempenha a operação inversa do codificador BCH 130.

[092]A unidade de indexação inversa de zeros 340 desempenha a operação inversa da unidade de preenchimento com zeros 140.

[093]Em particular, a unidade de indexação inversa de zeros 340 pode receber uma sequência de bits codificados de informação de LDPC a partir do deco- dificador LDPC 350, pode selecionar grupos aonde todos os bits são preenchidos com 0 empregando a ordem padronizada de encurtamento, e pode gerar uma sequência de bits codificados em BCH a partir da sequência de bits codificados de informação de LDPC utilizando grupos exclusivos dos grupos formais.

[094]O decodificador LDPC 350 desempenha a operação inversa do codificador de LDPC 150.

[095]A unidade de permutação inversa de paridade 360 desempenha a operação inversa da unidade de permutação de paridade 160.

[096]Em particular, a unidade de permutação inversa de paridade 360 pode segmentar os bits de paridade da palavra-código de LDPC em uma pluralidade de grupos, e pode desintercalar em grupo os grupos empregando a ordem de intercalação em grupo, gerando dessa forma uma palavra-código de LDPC a ser decodificada de LDPC.

[097]A unidade de puncionamento inverso de paridade 370 desempenha a operação inversa da unidade de puncionamento de paridade 170.

[098]Neste caso, a unidade de puncionamento inverso de paridade 370 pode calcular um tamanho de puncionamento temporário empregando um primeiro inteiro, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro diferente do primeiro inteiro, pode calcular a quantidade temporária de bits de transmissão utilizando a diferença entre a soma do comprimento da sequência de bits codificados em BCH e 12960 e o tamanho de puncionamento temporário, pode calcular a quantidade de bits de transmissão empregando a quantidade temporária de bits de transmissão e a ordem de modulação, pode calcular um tamanho de puncionamento final utilizando a quantidade temporária de bits de transmissão, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão, e pode gerar uma palavra-código de LDPC a ser provida junto à unidade de permutação inversa de paridade 360 levando em conta o tamanho de puncionamento final.

[099]A unidade de remoção inversa de zeros 380 desempenha a operação inversa da unidade de remoção de zeros 180.

[0100]A unidade de desintercalação de bits 390 executa a operação inversa da unidade de intercalação de bits 190.

[0101]A unidade de desmapeamento de constelação 395 executa a operação inversa da unidade de mapeamento de constelação 195.

[0102]A Fig. 2 consiste em um fluxograma operacional mostrando um método de codificação de informação de sinalização de acordo com uma modalidade da presente invenção.

[0103]Com referência a Fig. 2, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a segmentação da informação de sinalização em uma pluralidade de grupos, primeiramente na etapa S210.

[0104]Na etapa S210, quando o comprimento da informação de sinalização é maior do que um comprimento pré-estabelecido, a informação de sinalização é segmentada em uma pluralidade de grupos de modo a segmentar a informação de sinalização em uma pluralidade de palavras-código de LDPC e em seguida efetuar a transmissão das palavras-código de LDPC. Ou seja, quando a informação de sinalização não pode estar contida em uma simples palavra-código de LDPC, a quantidade de palavra-códigos aonde a informação de sinalização deve de estar contida pode ser segmentada de acordo com a quantidade determinada das palavras-código na etapa S210.

[0105]Por exemplo, quando o comprimento da informação de sinalização é variável como o padrão L1-Detail, o método de codificação de informação de sinalização pode incluir a etapa S210.

[0106]Por exemplo, quando o comprimento da informação de sinalização é fixado como o padrão L1-Basic, o método de codificação de informação de sinalização pode não incluir a etapa S210.

[0107]Além do mais, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui o desempenho de mes- clagem em ordem para a proteção da informação de sinalização na etapa S220.

[0108]Neste caso, a mesclagem pode ser realizada utilizando diversos métodos que são conhecidos no campo técnico presente.

[0109] Além do mais, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da codificação de BCH empregando uma paridade BCH cujo comprimento de paridade Nbch _ Parity é de 168 bits na etapa S230.

[0110]A etapa S230 pode ser realizada pelo codificador de BCH 130 mostrado na Fig. 1.

[0111]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução do preenchimento com zeros ou encurtamento após a codificação BCH ter sido realizada na etapa S240.

[0112]Neste caso, a preenchimento com zeros pode ser realizada pela uni- dade de preenchimento com zeros 140 mostrada na Fig. 1.

[0113]Uma vez que a informação que deve de vir a ser atualmente transmitida é de Nbch bits e o comprimento da parte de informação do código LDPC é de Kidpc bits, preenchimento com zeros, ou seja, o processo de bits de preenchimento correspondendo a Kidpc - Nbch com “0” bit é executado na etapa S240.

[0114]O preenchimento com zeros da etapa S240 pode ser realizada de acordo com a ordem de padrão de encurtamento da Tabela 2.

[0115]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a codificação de LDPC utilizando o Kidpc e o qual tenha sido preenchido por zeros e no qual a informação de sinalização tenha sido mapeada na etapa S250.

[0116]Neste caso, a etapa S250 pode ser realizada por um codificador de LDPC correspondendo a uma palavra-código de LDPC cuja taxa de código é 3/15 e cujo comprimento é 16200.

[0117]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução de intercalação de paridade de grupo-integrador junto a uma parte de paridade, e não a uma parte de informação, como uma tarefa preliminar para o puncionamento de paridade na etapa S260.

[0118]Neste caso, na etapa S260, a intercalação de paridade de grupo- integrador pode ser realizada de acordo com a ordem de intercalação em grupo da Equação 4 e Tabela 3.

[0119]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui o puncionamento das paridades parciais da palavra-código de LDPC após ter sido finalizada a intercalação de paridade (permutação de paridade) na etapa S270.

[0120]Na etapa S270, os bits perfurados não são transmitidos.

[0121]Neste caso, após ter sido finalizada a intercalação de paridade, a repetição de paridade em cuja parte se repete os bits de paridade de LDPC intercalados em paridade pode vir a ser executada antes da realização da puncionamento de paridade.

[0122]O puncionamento de paridade da etapa S270 pode ser realizada pela unidade de puncionamento de paridade 170 mostrada na Fig. 1.

[0123]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da remoção de zeros, ou seja, o processo de remoção de bits preenchidos com zeros da parte de informação da palavra-código de LDPC, na etapa S280.

[0124]Além disso, o método de codificação de informação de sinalização de acordo com a modalidade da presente invenção inclui o desempenho da intercalação de bit junto à palavra-código de LDPC com zeros removidos na etapa S290. Neste caso, a etapa S290 pode ser executada empregando-se um método aonde a direção pela qual a palavra-código de LDPC é registrada na memória de um tamanho pré-ajustado e a direção aonde a palavra-código de LDPC vem a ser lida a partir do mesmo são concebidas diferenciadamente.

[0125]Além disso, o método de codificação de informação de sinalização, de acordo com a modalidade da presente invenção inclui o desempenho do mapeamento de símbolos na etapa S295.

[0126]A Fig. 3 consiste em um fluxograma operacional mostrando um método de decodificação de informação de sinalização de acordo com uma modalidade da presente invenção.

[0127]Com referência a Fig. 3, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução do desmapeamento de constelação junto a um sinal recebido via uma antena na etapa S310.

[0128]Neste caso, a etapa S310 pode corresponder a operação inversa da etapa S295 mostrada na Fig. 2, e pode ser realizada pela unidade de desmapea- mento de constelação 395 apresentada na Fig. 1.

[0129]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução de desinter- calação de bits na etapa S320.

[0130]Neste caso, a etapa S320 pode corresponder a operação inversa da etapa S290 mostrada na Fig. 2, e pode ser realizada pela unidade de desintercala- ção de bits 390 mostrada na Fig. 1.

[0131]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui o desempenho da remoção inversa de zeros na etapa S330.

[0132]Neste caso, a etapa S330 pode corresponder a operação inversa da etapa S280 mostrada na Fig. 2, e pode ser realizada pela unidade de remoção inversa de zeros 380 mostrada na Fig. 1.

[0133]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da puncio- namento inverso de paridade na etapa S340.

[0134]Neste caso, a etapa S340 pode corresponder a operação inversa da etapa S270 mostrada na Fig. 2, e pode ser realizada pela unidade de punciona- mento inverso de paridade 370 mostrada na Fig. 1.

[0135]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da permutação inversa de paridade na etapa S350.

[0136]Neste caso, a etapa S350 pode corresponder a operação inversa da etapa S260 mostrada na Fig. 2, e pode ser realizada pela unidade de permutação inversa de paridade 360 mostrada na Fig. 1.

[0137]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da decodifi- cação de LDPC na etapa S360.

[0138]Neste caso, a etapa S360 pode corresponder a operação inversa da etapa S250 mostrada na Fig. 2, e pode ser realizada pelo decodificador de LDPC 350 mostrado na Fig. 1.

[0139]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da indexação inversa de zeros na etapa S370.

[0140]Neste caso, a etapa S370 pode corresponder a operação inversa da etapa S240 mostrada na Fig. 2 e pode ser realizada pela unidade de indexação inversa de zeros 340 mostrada na Fig.1.

[0141]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a decodificação de BCH na etapa S380.

[0142]Neste caso, a etapa S380 pode corresponder a operação inversa da etapa S320 mostrada na Fig. 2, e pode ser realizada pelo decodificador de BCH 330 mostrado na Fig. 1

[0143]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução da mescla- gem inversa na etapa S390.

[0144]Neste caso, a etapa S390 pode corresponder a operação inversa da etapa S220 mostrada na Fig. 2, e pode ser realizada pela unidade de mesclagem inversa 320 mostrada na Fig. 1.

[0145]Além disso, o método de decodificação de informação de sinalização de acordo com a modalidade da presente invenção inclui a execução de segmentação inversa na etapa S395.

[0146]Neste caso, a etapa S395 pode corresponder a operação inversa da etapa S210 mostrada na Fig. 2 e pode ser realizada pela unidade de segmentação inversa mostrada na Fig. 1.

[0147]A Fig. 4 consiste em um diagrama mostrando uma estrutura de difusão de sinal de acordo com uma modalidade da presente invenção.

[0148]Com referência a Fig. 4, a estrutura de difusão de sinal de acordo com a modalidade da presente invenção pode incluir um auto carregador 421, um preâmbulo 423, e símbolos de dados 425.

[0149]O preâmbulo 423 inclui informação de sinalização.

[0150]Em um exemplo mostrado na Fig. 4, o preâmbulo 423 pode incluir a informação L1-Basic 431 e a informação L1-Detail 433.

[0151]Neste caso, a informação L1-Basic 431 pode consistir em informação de sinalização de comprimento fixo.

[0152]Por exemplo, a informação de L1-Basic 431 pode corresponder a 200 bits.

[0153]Neste caso, a informação de L1-Detail 433 pode consistir em informação de sinalização de comprimento variável.

[0154]Por exemplo, a informação de L1-Detail 433 pode corresponder a 200 a 2352 bits.

[0155]Um código LDPC (verificação de paridade de baixa densidade) é conhecido como um código muito próximo ao limite de Shannon para um canal de aditivo de ruído Gaussiano brando (AWGN), e introduz as vantagens de desempenho assintoticamente excelente e tornado paralelo a decodificação em comparação junto a um código turbo.

[0156]Em geral, um código LDPC é definido pela matriz de verificação de paridade de baixa densidade (PCM) que é aleatoriamente gerado. Entretanto, um código LDPC gerado aleatoriamente requer uma grande quantidade de memória para armazenagem de um PCM, e requer um punhado de tempo para acessar a memória. De modo a se superar esses problemas, tem-se proposto um código LDPC (QC-LDPC) quase-cíclico. Um código QC0LDPC que é composto de uma matriz zero ou de uma matriz de permutação de circulação (CPM) é definido por um PCM que é expresso pela Equação 9 vinda a seguir:

[0157]Nesta equação, J consiste de um CPM apresentando um tamanho de L x L, sendo dado pela Equação 10 abaixo. Na descrição dada a seguir, L po- de ser 360.

[0158]Além disso, Ji é obtido pelo desvio de uma matriz de identidade L x L com I (J0) localizado à direita i (0 ≤ i < L) vezes, e J” consiste de uma matriz de zeros L x L . Por consequência, no caso de um código QC-LDPC, é suficiente se somente o expoente do índice i vem a ser armazenado de modo a armazenar Ji, e portanto, sendo consideravelmente reduzida a quantidade de memória requerida para armazenar um PCM.

[0159]A Fig. 5 consiste em um diagrama mostrando a estrutura de um PCM correspondendo a um código de LDPC de acordo com uma modalidade da presente invenção.

[0160]Com referência a Fig. 5, os tamanhos das matrizes A e C são, respectivamente, g x K e (N-K-g) x (K+g), e são compostos, respectivamente, de uma matriz zero L xL e um CPM. Além do mais, a matriz Z compreende de uma matriz zero apresentando um tamanho de g x (N-K-g), a matriz D compreende de uma matriz de identidade apresentando um tamanho de (N-K-g) x (N-K-g), e a matriz B compreendendo de uma matriz diagonal dual apresentando um tamanho de g x g. Neste caso, a matriz B pode compreender de uma matriz aonde todos os elementos exceto os elementos ao longo de uma linha na diagonal e os elementos vizinhos abaixo da linha da diagonal são 0, e podem ser definidos como a Equação 11 abaixo:aonde ILx L consiste de uma matriz de identidade apresentando um tamanho de L x L .

[0161]Ou seja, a matriz B pode ser uma matriz diagonal dual de bit- integrador, ou pode ser uma matriz diagonal dual de bloco-integrador apresentando matrizes de identidade na forma de blocos, conforme o indicado pela Equação 11 acima. A matriz diagonal dual de bit-integrador é descrita em detalhes pela Publicação de Pedido de Patente Coreana No. 2007-0058438, etc.

[0162]Em particular, deve ser apreciado pelos especialistas na área que quando a matriz B vem a consistir em uma matriz diagonal dual de bit-integrador, é possível se realizar a conversão dentro de um formato Quasi-cíclico através de aplicação de permutação de linha ou coluna junto a um PCM incluindo a matriz B e apresentando uma estrutura mostrada na Fig. 5.

[0163]Neste caso, N é o comprimento de uma palavra-código, e K é o comprimento da informação.

[0164]A presente invenção propõe um código QC-LDPC inovativo projetado cuja taxa de código é de 315 e cujo comprimento de palavra-código é 16200, con-forme mostrado na Tabela 4 abaixo. Ou seja, a presente invenção propõe um código LDPC sendo projetado para receber informação incorporando um comprimento de 3240 e gerando uma palavra-código LDPC apresentando um comprimento de 16200.

[0165]A Tabela 5 mostra os tamanhos das matrizes A, B, C, D e Z do código QC-LDPC de acordo com a presente invenção:Tabela 5

[0166]O mais novo código LDPC desenvolvido pode ser representado na forma de uma sequência, uma relação equivalente é estabelecida entre a sequência e a matriz (matriz de verificação de bit de paridade), e a sequência pode ser representada conforme mostrado na tabela a seguir:[Tabela]

[0167]Um código LDPC que é representado na forma de uma sequência vem a ser amplamente empregado no padrão DVB.

[0168]De acordo com uma modalidade da presente invenção, um código LDPC apresentado na forma de uma sequência é codificado como se segue. Assume-se a existência de um bloco de informação apresentando um tamanho de informação K. O codificador LDPC gera uma palavra-código incorporando um tamanho de fazendo emprego do bloco de informação incorporando um tamanho K. Neste caso, Mi = g, e M2 = N-K- g. Além disso,, Mi compreende o tamanho de uma paridade correspondendo a matriz diagonal dual B, e M 2 compreende o tamanho de uma paridade correspondendo a matriz de identidade D. O processo de codificação é executado como se segue:

[0169]- Inicialização:

[0170]O primeiro bit de informaçãoé acumulado junto à endereços de bits de paridades na primeira fileira da sequência na primeira fileira da sequência da tabela acima. Por exemplo, em um código LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15, um processo de acumulação se dá como se segue:aonde a adição ocorre em GF(2).

[0171]- Os bits de informação subsequentes L-1 , ou seja, são acumulados junto à endereços de bits de paridade que são calculados pela equação 13 a seguir:aonde x representa os endereços dos bits de paridades correspondendo ao primeiro bit de informação A, ou seja., os endereços dos bits de paridades especificados na primeira fileira da sequência da Tabela, Q1 -M1/L , Q2 -M2/L, e L - 360. Além disso, Q1 e Q2 são definidos na Tabela 2 vinda a seguir. Por exemplo, para um código LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15, M1 =1080, Q1 = 3, M2 =11880, Q2 = 33 e L - 360, e as operações vindas a seguir são realizadas junto ao segundo bit A utilizando-se a Equação 13 acima:

[0172]A Tabela 6 mostra os tamanhos de M1, Q1, M2 e Q do código QC- LDPC desenvolvido:Tabela 6

[0173]- Os endereços de acumuladores de bits de paridade para os novos 360 bits de informação indo desão calculados e acumulados a partir da Equação 13 se empregando a segunda fileira da sequência.

[0174]- Em uma maneira similar, para todos os grupos compostos de novos bits de informação L , os endereços de acumuladores de bits de paridade são calculados e acumulados a partir da Equação 13 se empregando novas fileiras da sequência.

[0175]- Após todos os bits de informação indo deterem sido exauridos, as operações da equação 14 abaixo são realizadas de modo sequenci- ado a partir de i = 1:

[0176]- Posteriormente, quando uma operação de intercalação de paridade, tal como a referente a Equação 15 abaixo, vem a ser realizada os bits de paridades correspondendo a matriz diagonal dual B são gerados:

[0177]Quando os bits de paridade correspondendo a matriz diagonal dual B houverem sido gerados com o emprego de K bits de informação os bits de paridades correspondendo a matriz de identidade D são gerados com o emprego de M gerado pelos bits de paridades .

[0178]- Para todos os grupos compostos de L bits de informação indo de, os endereços dos acumuladores de bits de paridades são calculados empregando-se as novas fileiras (com início com uma fileira imediatamente posterior a última fileira empregada quando os bits de paridades correspondendo a matriz diagonal dual B houverem sido gerados) da sequência e a Equação 13, com as operações relacionadas sendo executadas.

[0179]- Quando uma operação de intercalação de paridade, tal como aquela referente a equação 16 abaixo, é realizada após todos os bits indo dea houverem sido exauridos, uma paridade correspondendo a matriz de identidade D vem a ser gerada:

[0180]A Fig. 6 consiste em um diagrama mostrando um exemplo da operação de preenchimento com zeros mostrada na Fig. 1.

[0181]Com referência a Fig. 6, pode ser vista uma operação de preenchimento com zeros no caso aonde a ordem de padrão de encurtamento é de [4 1 5 2 8 6 0 7 3].

[0182]No exemplo mostrado na Fig. 6, o comprimento da sequência de bits codificados de informação de LDPC é de 3240, e portanto os bits de informação de LDPC incluem 9 grupos, cada qual composto de 360 bits.

[0183]Primeiramente, quando o número de grupos para os quais todos os seus bits são preenchidos com 0 é determinado utilizando-se a Equação 2, (3240=368/360) - 7,9, e portanto, 7 grupos são determinados como sendo os grupos para os quais todos os seus bits são preenchidos com 0.

[0184]Além disso, uma vez que a ordem de padrão de encurtamento é de [4 1 5 2 8 6 0 7 3], um total de 7 grupos, ou seja, um quinto grupo 610 indexado como 4, um segundo grupo 620 indexado como 1, um sexto grupo 630 indexado como 5, um terceiro grupo 640 indexado como 2, um nono grupo indexado como 8, um sétimo grupo 660 indexado como 6 e um primeiro grupo 670 indexado como 0, são selecionados, e todos os bits dos grupos são preenchidos com 0.

[0185]Além disso, uma vez que um oitavo grupo 680 é indexado como 7 vem a ser o a seguir ao primeiro grupo 670 indexado como 0, 352 (= 3240 - 368 - (360 x 7)) bits a partir do início do oitavo grupo 680 indexado como 7 são preenchidos com 0.

[0186]Após haver sido finalizada o preenchimento com zeros, a sequência de bits codificados em BCH de Nbch (=368) bits é mapeada em sequência atingindo um total de 368 bits, ou seja, os 360 bits do quarto grupo 690 indexado como 3 e os 8 bits restantes do oitavo grupo 680 indexado como 7.

[0187]A Fig. 7 consiste em um diagrama mostrando um exemplo da operação da unidade de permutação de paridade mostrada na Fig. 1.

[0188]Com referência a Fig. 7, pode ser observada uma operação de permutação de paridade no caso aonde a ordem de intercalação em grupo correspondendo a sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17] .

[0189]Os bits de informação Kpc (=3240) não são intercalados, e 36 grupos são compostos cada um dos quais de 360 bits (um total de 12960 bits) tornam- se em uma almejada intercalação.

[0190]Uma vez que a ordem de intercalação em grupo corresponde a sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17], a unidade de permutação de paridade localiza um vigésimo-primeiro grupo indexado como 20 junto a uma localização do décimo grupo 710 indexado como 9, um vigésimo-quarto grupo indexado como 23 junto a uma localização do décimo-primeiro grupo 720 indexado como 10, ..., um trigésimo-oitavo grupo indexado como 37 junto a uma localização do quadragési- mo-quarto grupo indexado como 43, e um décimo-oitavo grupo de bits indexado como 17 junto a uma localização do quadragésimo-quinto grupo indexado como 44.

[0191]O puncionamento de paridade pode ser realizado a partir do lado traseiro dos bits de paridade intercalados em paridade (a partir da extremidade do décimo-oitavo grupo de bits indexado como 17).

[0192]A Fig. 8 consiste em um diagrama mostrando um exemplo da operação da unidade de remoção de zeros mostrada na Fig. 1.

[0193]Com referência a Fig. 8, pode ser visto que a unidade de remoção de zeros gera a informação de sinalização para a transmissão através da remoção de partes preenchidas com zeros a partir da parte de informação de uma palavra- código de LDPC.

[0194]A Fig. 9 consiste em um diagrama de blocos mostrando um aparelho de puncionamento de paridade de acordo com uma modalidade da presente invenção.

[0195]Com referência a Fig. 9a, o aparelho de puncionamento de paridade de acordo com a modalidade da presente invenção inclui um processador 920, e memória 910.

[0196]O processador 920 perfura uma quantidade de bits correspondendo a um tamanho de puncionamento final a partir do lado traseiro de uma sequência de bits de paridades para puncionamento de paridade para os bits de paridades de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de codificação é de 3/15.

[0197]Neste caso, a palavra-código de LDPC pode incluir informação de sinalização de comprimento fixo preenchida com zeros na forma de bits de informação.

[0198]Neste caso, o tamanho de puncionamento final pode ser calculado empregando-se um tamanho de puncionamento temporário, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão, conforme mostrado na Equação 8, a quantidade de bits de transmissão pode ser calculada se empregando a quantidade temporária de bits de transmissão e a ordem de modulação, conforme mostrado na Equação 7, a quantidade temporária de bits de transmissão pode ser calculada se empregando a diferença entre a soma do comprimento da sequência de bits codificados em BCH e 12960 e o tamanho de punci- onamento temporário, conforme mostrado na Equação 6, e o tamanho de puncio- namento temporário pode ser calculado sem se considerar (sem relevância) a diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, conforme mostrado na Equação 5 e Tabela 4 (A=0).

[0199]Neste caso, o tamanho de puncionamento temporário pode ser calculado se empregando um primeiro inteiro A, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro B diferente do primeiro inteiro, conforme mostrado na Equação 5.

[0200]Neste caso, conforme mostrado na Tabela 4 acima, o primeiro interior pode ser 0, o segundo inteiro pode ser 9360, e a ordem de modulação pode ser 2 correspondendo ao QPSK.

[0201]A memória 910 proporciona com uma sequência de bits de paridade para puncionamento de paridade para os bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15.

[0202]Neste caso, a sequência de bits de paridade pode ser gerada pela segmentação dos bits de paridade da palavra-código de LDPC em uma pluralidade de grupos e em seguida com a intercalação em grupo dos grupos utilizando a ordem de intercalação em grupo.

[0203]Neste caso, a ordem de intercalação em grupo pode corresponder a sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

[0204]O aparelho de puncionamento de paridade mostrado na Fig. 9 pode corresponder a unidade de puncionamento de paridade 170 mostrada na Fig. 1.

[0205]Além disso, a estrutura mostrada na Fig. 9 pode corresponder a um aparelho de puncionamento inverso de paridade. Neste caso, o aparelho de punci- onamento inverso de paridade pode corresponder a unidade de puncionamento inverso de paridade 370 mostrada na Fig. 1.

[0206]Quando a estrutura mostrada na Fig. 9 corresponde o aparelho de puncionamento inverso de paridade, o processador 920 calcula um tamanho de puncionamento temporário, calcula uma quantidade temporária de bits de transmissão empregando uma diferença entre uma soma do comprimento de uma sequência de bits codificados em BCH e 12960 e tamanho de puncionamento temporário, calcula a quantidade de bits de transmissão empregando a quantidade temporária de bits de transmissão e uma ordem de modulação, calcula um tamanho de puncionamento final empregando a quantidade temporária de bits de transmissão, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão, e executa a puncionamento inverso de paridade correspondendo ao tamanho de puncionamento final, gerando a sequência de bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15.

[0207]Neste caso, a palavra-código de LDPC pode incluir uma informação de sinalização de comprimento fixo preenchida com zeros na forma de bits de informação.

[0208]Neste caso, o tamanho de puncionamento temporário pode ser calculado sem se consideração (sem relevância) a diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH (A=0), conforme mostrado na Equação 5 e Tabela 4.

[0209]Neste caso, o tamanho de puncionamento temporário pode ser calculado se empregando um primeiro inteiro A, multiplicado com a diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro B diferente do primeiro inteiro, conforme mostrado na Equação 5.

[0210]Neste caso, conforme mostrado na Tabela 4, o primeiro inteiro pode ser 0, o segundo inteiro pode ser 9360, e a ordem de modulação pode ser 2 correspondendo ao QPSK.

[0211]A memória 910 armazena a sequência de bits de paridade.

[0212]A Fig. 10 consiste em um fluxograma operacional mostrando um método de puncionamento de paridade de acordo com uma modalidade da presente invenção.

[0213]Com referência a Fig. 10, o método de puncionamento de paridade de acordo com a modalidade da presente invenção inclui o cálculo de um tamanho de puncionamento final na etapa S1010.

[0214]Muito embora não mostrado na Fig. 10, o método de puncionamento de paridade de acordo com a modalidade da presente invenção pode incluir ainda o cálculo de um tamanho de puncionamento temporário; cálculo de uma quantidade temporária de bits de transmissão empregando uma diferença entre uma soma de um comprimento de uma sequência de bits codificados em BCH e 12960, e o tamanho de puncionamento temporário; e o cálculo de uma quantidade de bits de transmissão empregando a quantidade temporária de bits de transmissão e uma ordem de modulação.

[0215]Neste caso, a etapa S1010 pode calcular o tamanho de punciona- mento final fazendo emprego da quantidade temporária de bits de transmissão, a quantidade de bits de transmissão e a quantidade temporária de bits de transmissão.

[0216]Neste caso, o tamanho de puncionamento temporário pode ser calculado sem se considerar (sem relevância) a diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH (A=0), conforme mostrado na Equação 5 e Tabela 4.

[0217]Neste caso, o tamanho de puncionamento temporário pode ser calculado se empregando um primeiro inteiro A, multiplicado pela diferença entre o comprimento da sequência de bits codificados de informação de LDPC e o comprimento da sequência de bits codificados em BCH, e um segundo inteiro B diferente do primeiro inteiro, conforme mostrado na Equação 5.

[0218]Neste caso, conforme mostrado na Tabela 4, o primeiro inteiro pode ser 0, o segundo inteiro pode ser 9360, e a ordem de modulação pode ser 2 correspondendo ao QPSK.

[0219]Além disso, o método de puncionamento de paridade de acordo com a modalidade da presente invenção inclui a puncionamento de uma quantidade de bits correspondendo ao tamanho de puncionamento final a partir do lado traseiro da sequência de bits de paridade para a puncionamento de paridade para os bits de paridades de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15 na etapa S1020.

[0220]Neste caso, a palavra-código de LDPC pode incluir a informação de sinalização de comprimento fixo preenchida com zeros na forma de bits de informação.

[0221]Neste caso, a sequência de bits de paridade pode ser gerada pela segmentação de bits de paridade da palavra-código de LDPC em uma pluralidade de grupos e em seguida com a intercalação em grupo com os grupos utilizando a ordem de intercalação em grupo.

[0222]Neste caso, a ordem de intercalação em grupo pode corresponder a sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

[0223]Conforme descrito acima, o aparelho de puncionamento de paridade, o método de puncionamento de paridade e o aparelho de puncionamento inverso de paridade de acordo com a presente invenção não ficam restritos aos configurações e métodos das modalidades descritas acima, porém algumas ou todas as modalidades podem ser seletivamente combinadas de modo que as modalidades possam ser modificadas de diversas maneiras.

Claims

1. Aparelho de puncionamento (puncturing) de paridade compreendendo: memória configurada para proporcionar com uma sequência de bits de paridade para puncionamento de paridade para bits de paridade de uma palavra-código de LDPC cujo comprimento é de 16200 e cuja taxa de código é de 3/15, e um processador configurado para puncionar um número de bits correspondendo a um tamanho de puncionamento final em um lado traseiro da sequência de bits de paridade, em que a sequência de bits de paridade é gerada ao segmentar os bits de paridade da palavra-código de LDPC em uma pluralidade de grupos e então intercalando em grupo os grupos usando uma ordem de intercalação em grupo, em que o tamanho de puncionamento final é calculado usando um tamanho de pun- cionamento temporário, um número de bits de transmissão, e um número temporário de bits de transmissão; o número de bits de transmissão é calculado usando o número temporário de bits de transmissão e uma ordem de modulação; o número temporário de bits de transmissão é calculado usando uma diferença entre uma soma de um comprimento de uma sequência de bits codificada por BCH e 12960, e o tamanho de puncionamento temporário; e o tamanho de puncionamento temporário é calculado usando um primeiro inteiro e um segundo inteiro, o primeiro inteiro multiplicado por uma diferença entre o comprimento de uma sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, o segundo inteiro sendo diferente do primeiro inteiro, CARACTERIZADO pelo fato de que o segundo inteiro é 9360, a ordem de modulação é 2 que corresponde ao QPSK e o primeiro inteiro é 0 de modo que o tamanho de puncionamento temporário é calculado sem considerar a diferença entre o comprimento da sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, em que a sequência de bits codificada por BCH é gerada usando 12 polinô- mios e a sequência de bits codificada por BCH tem capacidade de correção de erro de 12 bits.

2. Aparelho de puncionamento de paridade, de acordo com a reivindicação 1, CARACTERIZADO pelo fato da palavra-código de LDPC incluir informação de sinalização de comprimento fixo preenchido com zeros como bits de informação.

3. Aparelho de puncionamento de paridade, de acordo com a reivindicação 1, CARACTERIZADO pelo fato da ordem de intercalação em grupo corresponder a uma sequência de [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

4. Método de puncionamento de paridade compreendendo: calcular um tamanho de puncionamento temporário; calcular um número temporário de bits de transmissão usando uma diferença entre uma soma de um comprimento de uma sequência de bits codificada por BCH e 12960, e o tamanho de puncionamento temporário; calcular um número de bits de transmissão usando o número temporário de bits de transmissão e uma ordem de modulação; calcular um tamanho de puncionamento final; e puncionar um número de bits correspondendo ao tamanho de puncionamen- to final em um lado traseiro de uma sequência de bits de paridade para o punciona- mento de paridade para bits de paridade de uma palavra-código de LDPC cujo comprimento é 16200 e cuja taxa de código é 3/15, em a sequência de bits de paridade é gerada ao segmentar os bits de paridade da palavra-código de LDPC em uma pluralidade de grupos e então intercalando em grupo os grupos usando uma ordem de intercalação em grupo, em que o tamanho de puncionamento final é calculado ao usar o tamanho de puncionamento temporário, o número de bits de transmissão, e o número temporário de bits de transmissão, em que o tamanho de puncionamento temporário é calculado usando um primeiro inteiro e um segundo inteiro, o primeiro inteiro multiplicado por uma diferença entre o comprimento de uma sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, o segundo inteiro sendo diferente do primeiro inteiro, CARACTERIZADO pelo fato de que o segundo é 9360, a ordem de modulação é 2 que corresponde ao QPSK e o primeiro inteiro é 0 de modo que o tamanho de puncionamento temporário é calculado sem considerar a diferença entre o comprimento da sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, em que a sequência de bits codificada por BCH é gerada usando 12 polinô- mios e a sequência de bits codificada por BCH tem capacidade de correção de erro de 12 bits.

5. Método de puncionamento de paridade, de acordo com a reivindicação 4, CARACTERIZADO pelo fato da palavra-código de LDPC incluir uma informação de sinalização de comprimento fixo preenchido com zeros como bits de informação.

6. Método de puncionamento de paridade, de acordo com a reivindicação 4, CARACTERIZADO pelo fato da ordem de intercalação em grupo corresponder a uma sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].

7. Aparelho de puncionamento de paridade inverso compreendendo: um processador configurado para executar despuncionamento (depuncturing) correspondendo a um tamanho de puncionamento final, gerando dessa forma valores de paridade correspondendo a bits de paridade de uma palavra- código de LDPC cujo comprimento é 16200 e cuja taxa de código é 3/15; e memória configurada para armazenar os valores de paridade, em que os valores de paridade são usados para desintercalar em grupo (group-wise de-interleaving) após o despuncionamento, em que o tamanho de puncionamento final é calculado ao usar um tamanho de puncionamento temporário, um número de bits de transmissão e um número temporário de bits de transmissão, o número de bits de transmissão é calculado ao usar o número temporário de bits de transmissão e uma ordem de modulação, o número temporário de bits de transmissão é calculado ao usar uma diferença entre uma soma de um comprimento de uma sequência de bits codificada por BCH e 12960, e o tamanho de puncionamento temporário, e o tamanho de puncionamento temporário é calculado usando um primeiro inteiro e um segundo inteiro, o primeiro inteiro multiplicado por uma diferença entre o comprimento de uma sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, e o segundo inteiro sendo diferente do primeiro inteiro, CARACTERIZADO pelo fato de que o segundo inteiro é 9360, a ordem de modulação é 2 que corresponde ao QPSK e o primeiro inteiro é 0 de modo que o tamanho de puncionamento temporário é calculado sem considerar a diferença entre o comprimento da sequência de bits de informação de LDPC e o comprimento da sequência de bits codificada por BCH, em que a sequência de bits codificada por BCH é gerada usando 12 polinô- mios e a sequência de bits codificada por BCH tem capacidade de correção de erro de 12 bits.

8. Aparelho de puncionamento de paridade inverso, de acordo com a reivindicação 7, CARACTERIZADO pelo fato da palavra-código de LDPC incluir a informação de sinalização de comprimento fixo preenchido com zeros como bits de informação.

9. Aparelho de puncionamento de paridade inverso, de acordo com a reivin- dicação 7, CARACTERIZADO pelo fato da desintercalação em grupo corresponder a um processo reverso de intercalação em grupo correspondendo a uma sequência [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17].