BR102015007449A2 - power detector circuit and power detection method based on pwm technique - Google Patents
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Abstract
resumo circuito detector de potência e método de detecção de potência baseados em técnica de pwm a presente invenção pertence ao setor tecnológico de sistemas eletrônicos e refere-se, mais especificamente, a um circuito detector de potência e método de detecção de potência que utiliza na técnica de pwm. o circuito detector de potência é composto basicamente por um circuito gerador de sinais (1), uma lógica de controle (2) e um filtro de sinais (3), que visa fornecer um circuito que atenda a demanda de medição de potência, propondo uma solução robusta, de baixo consumo e pouca área. a solução em questão tem o intuito de fornecer um detector de potência de baixo consumo baseado em uma técnica de pwm (pulse width modulation) que gera uma tensão analógica proporcional à potência de entrada. 1/1Power Detection Circuit and Power Detection Method Based on PWM Technique The present invention belongs to the electronic systems technology sector and relates more specifically to a power detector circuit and power detection method which uses in the art. from pwm. The power detector circuit is basically composed of a signal generator circuit (1), a control logic (2) and a signal filter (3), which aims to provide a circuit that meets the demand of power measurement, proposing a robust solution, low consumption and small area. The solution in question is intended to provide a low power detector based on a pulse width modulation (PWM) technique that generates an analog voltage proportional to the input power. 1/1
Description
CIRCUITO DETECTOR DE POTÊNCIA E MÉTODO DE DETECÇÃO DE POTÊNCIA BASEADOS EM TÉCNICA DE PWM Setor tecnológico da invenção [01] De uma maneira geral a presente invenção pertence a detectores de potência e refere-se, mais especificamente, a um circuito detector de potência e método de detecção de potência que utiliza na técnica de PWM.POWER DETECTOR CIRCUIT AND PWM TECHNICAL BASED POWER DETECTION METHOD The inventive technology sector [01] Generally the present invention pertains to power detectors and relates more specifically to a power detector circuit and method. power detection system used in the PWM technique.
Estado da técnica conhecido [02] Na maioria dos circuitos usados em sistemas de comunicação, é necessário se monitorar e controlar os níveis de potência dos sinais RF transmitidos e recebidos. Esta informação pode ser usada para diversas funções: minimizar consumo de blocos, controlar o ganho de caminhos de sinais, otimizar performance e eficiência, etc. Para medir potência RF, três principais técnicas são usadas: o detector de pico, o detector logarítmico e o conversor RMS. Cada uma destas técnicas atendem os requerimentos e necessidades de diferentes aplicações e tipos de formas de onda RF, assim como requerimentos de custo e desempenho.Known State of the Art [02] In most circuits used in communication systems, it is necessary to monitor and control the power levels of the transmitted and received RF signals. This information can be used for a variety of functions: minimizing block consumption, controlling signal path gain, optimizing performance and efficiency, etc. To measure RF power, three main techniques are used: the peak detector, the logarithmic detector and the RMS converter. Each of these techniques meets the requirements and needs of different RF waveform applications and types, as well as cost and performance requirements.
[03] Conforme ilustrado na figura 1, objeto de proteção de tecnologias já conhecidas no estado da técnica, o detector de pico ou detector de envelope clássico usa um diodo e um capacitor para capturar e reter o valor de pico de um sinal RF. O sinal de entrada carrega o capacitor através do diodo o qual previne à descarga no caminho reverso, desta maneira a configuração do diodo em série com o capacitor guarda a informação de potência através do pico do sinal de entrada. O resistor serve como elemento de descarga, fazendo com que o sinal de saída sempre esteja em torno do valor de pico do sinal de entrada. Esta topologia é bastante usada quando é necessário se obter o pico ou o valor máximo de um sinal RF, para medir a potência de sinais RF em sistemas de comunicação. Umas das principais limitações destes circuitos é a diferença entre a constante de carga e descarga do capacitor o que acarreta em um baixo tempo de resposta a variações da potência do sinal. Além disso, limitações como baixa impedância de entrada e alta sensitividade a variações de processo e temperatura são bastante comuns. As patentes americanas US20070030034A1, US006064238A e US20110115525A1 apresentam variações desta técnica.[03] As illustrated in Figure 1, object of protection of technologies known in the art, the peak detector or classic envelope detector uses a diode and a capacitor to capture and retain the peak value of an RF signal. The input signal carries the capacitor through the diode which prevents the reverse path discharge, so the diode configuration in series with the capacitor stores the power information across the peak of the input signal. The resistor serves as a discharge element, causing the output signal to always be around the peak value of the input signal. This topology is widely used when the peak or maximum value of an RF signal is required to measure the power of RF signals in communication systems. One of the main limitations of these circuits is the difference between the capacitor charge and discharge constant which leads to a short response time to variations in signal strength. In addition, limitations such as low input impedance and high sensitivity to process and temperature variations are quite common. US Patents US20070030034A1, US006064238A, and US20110115525A1 disclose variations of this technique.
[04] Outra forma de implementação conhecida se dá quando o amplificador logarítmico ou detector logarítmico (log) converte o sinal RF de entrada em uma tensão DC proporcional ao logaritmo da tensão de entrada, gerando uma saída diretamente relacionada em decibéis. Como podemos ver na figura 2, o detector log típico é composto por um amplificador operacional com realimentação negativa através de um diodo (ou transistor), que usa a resposta logarítmica inerente do diodo para gerar uma tensão de saída proporcional ao logaritmo da entrada. Detectores logarítmicos são bastante usados em aplicações RF onde são necessárias medidas de potência e algum tipo de controle, como em transceptores RF. A principal limitação destes circuitos é a falta de precisão devido principalmente a obtenção de um elemento que tenha uma característica logarítmica tensão-corrente pura, sem as limitações dos dispositivos reais. Além disso, limitações como precisão somente em uma pequena faixa de sinais de entrada e alta sensitividade a ruído são bastante comuns. Diversas tecnologias já conhecidas no mercado têm desenvolvido circuitos buscando melhorar estas limitações, a custo de arquiteturas mais complexas com maior gasto de energia e área. Estas soluções em questão podem ser analisadas nos documentos de patente US 3584232 A, US 3781693 A, US 4891603 A, US 2011/0193550 A1.[04] Another known form of implementation is when the logarithmic amplifier or logarithmic detector (log) converts the input RF signal to a DC voltage proportional to the logarithm of the input voltage, generating a directly related output in decibels. As we can see in Figure 2, the typical log detector is a diode (or transistor) negative feedback operational amplifier that uses the inherent logarithmic response of the diode to generate an output voltage proportional to the input logarithm. Logarithmic detectors are widely used in RF applications where power measurements and some type of control are required, such as RF transceivers. The main limitation of these circuits is the lack of precision mainly due to obtaining an element that has a pure voltage-current logarithmic characteristic without the limitations of the actual devices. In addition, limitations such as accuracy only over a small range of input signals and high noise sensitivity are quite common. Several technologies already known in the market have developed circuits seeking to improve these limitations, at the cost of more complex architectures with higher energy consumption and area. These solutions in question can be analyzed in US 3584232 A, US 3781693 A, US 4891603 A, US 2011/0193550 A1.
[05] Outra tecnologia amplamente empregada consiste no uso de detectores RMS (também chamado de conversor RMS ou conversor RMS-DC). Um detector RMS converte o valor RMS (root mean-square) de um sinal em um sinal DC que representa o nível de potência do sinal medido. Estes são capazes de medir a potência RMS de um sinal RF independente da forma de onda do sinal e seu fator crest, o qual é a razão do pico do sinal pelo seu valor RMS. Tipicamente, estes circuitos são implementados em um loop de realimentação com um multiplicador analógico e um amplificador operacional conforme representação da figura 3. Realizar conversão RMS-DC se faz necessário sinais com larga faixa dinâmica tem se mostrado difícil. Dentro deste contexto, várias técnicas têm sido desenvolvidas para executar conversões RMS-DC (principalmente em frequências da ordem de GHz), a custo de arquiteturas complexas e com gasto de energia e área consideráveis. Soluções descritas nos documentos de patentes americanas US 20120013405 A1, US 6348829 B1, US 6348829 B1 apresentam alternativas para esse tipo de implementação de detectores RMS.[05] Another widely used technology is the use of RMS detectors (also called RMS converter or RMS-DC converter). An RMS detector converts the root mean-square (RMS) value of a signal to a DC signal that represents the measured signal's power level. They are able to measure the RMS power of an RF signal regardless of the signal waveform and its crest factor, which is the ratio of the signal peak to its RMS value. Typically, these circuits are implemented in a feedback loop with an analog multiplier and an operational amplifier as depicted in Figure 3. Performing RMS-DC conversion if large dynamic range signals are required has proved difficult. Within this context, various techniques have been developed to perform RMS-DC conversions (mainly at frequencies of the order of GHz) at the cost of complex architectures and with considerable energy and area expenditure. Solutions described in US Patent Documents US 20120013405 A1, US 6348829 B1, US 6348829 B1 provide alternatives to this type of RMS detector implementation.
[06] Sistemas RF os quais operam sobre condições adversas de potência, como em transponders que trabalham em baixas e altas frequências, geralmente apresentam o seu sinal RF captado por uma antena, que por sua vez é distorcido pela presença de elementos conectados a antena que garante a proteção contra alta tensão no circuito. Portanto, considerando as três técnicas previamente descritas, fica evidente que a informação de potência é perdida nestes sistemas, pois a informação de potência é extraída através da magnitude do sinal de entrada do sistema.[06] RF systems that operate under adverse power conditions, such as low- and high-frequency transponders, often have their RF signal picked up by an antenna, which is in turn distorted by the presence of elements connected to the antenna that ensures protection against high voltage in the circuit. Therefore, considering the three techniques previously described, it is evident that power information is lost in these systems because power information is extracted through the magnitude of the system input signal.
[07] A partir do exposto acima, é evidente a necessidade de uma solução que atenda a demanda de medição de potência em tais sistemas, a fim de fornecer uma solução robusta, de baixo consumo e pouca área.[07] From the above, the need for a solution that meets the demand for power measurement in such systems is evident in order to provide a robust, low power consumption and low footprint solution.
Novidades e objetivos da invenção [08] A partir de todos os inconvenientes já conhecidos no estado da técnica a solução presente tem o intuito de fornecer um detector de potência de baixo consumo baseado em uma técnica de PWM (Pulse Width Modulation) que gera uma tensão analógica proporcional à potência de entrada.Novelties and Objects of the Invention [08] From all the drawbacks already known in the prior art the present solution is intended to provide a low power power detector based on a PWM (Pulse Width Modulation) technique that generates a voltage proportional to the input power.
[09] Esta solução pode ser usada também para fins de otimização dos circuitos que compõem o sistema e decisões de controle sobre o sistema, fazendo com que este tenha um melhor desempenho.[09] This solution can also be used for the purpose of optimizing the circuits that make up the system and control decisions over the system, making it perform better.
[010] A tecnologia proposta ainda poderá ser devidamente implementada em qualquer sistema de comunicação por radiofrequência.[010] The proposed technology can still be properly implemented in any radiofrequency communication system.
Descrição dos desenhos anexos [011] A fim de que a presente invenção seja plenamente compreendida e levada à prática por qualquer técnico deste setor tecnológico, a mesma será descrita de forma clara, concisa e suficiente, tendo como base os desenhos anexos e abaixo listados, que a ilustram e subsidiam: [012] Figura 1 representa esquemático do circuito detector de pico ou detector de envelope clássico (ESTADO DA TÉCNICA).Description of the accompanying drawings [011] In order for the present invention to be fully understood and practiced by any person skilled in the art, it will be clearly, concisely and sufficiently described on the basis of the accompanying drawings listed below, which illustrate and subsidize it: Figure 1 represents a schematic of the peak detector circuit or classic envelope detector (STATE OF THE ART).
[013] Figura 2 representa o esquemático típico do circuito amplificador logarítmico ou detector logarítmico (ESTADO DA TÉCNICA).Figure 2 depicts the typical schematic of the logarithmic amplifier circuit or logarithmic detector (state of the art).
[014] Figura 3 representa um diagrama de blocos típica do circuito detector RMS (ESTADO DA TÉCNICA).Figure 3 represents a typical block diagram of the RMS detector circuit (state of the art).
[015] Figura 4 representa o diagrama de blocos da presente invenção.Figure 4 represents the block diagram of the present invention.
[016] Figura 5 representa o primeiro exemplo de esquemático de uma das formas de implementação da presente invenção com portas NOR/ NOR.[016] Figure 5 is the first schematic example of one embodiment of the present invention with NOR / NOR gates.
[017] Figura 6 representa o diagrama de sinais explicativo do primeiro exemplo do circuito gerador de sinais usado na presente invenção.[017] Figure 6 represents the signal diagram explaining the first example of the signal generator circuit used in the present invention.
[018] Figura 7 representa o segundo exemplo de esquemático de uma das formas de implementação da presente invenção com portas AND/ AND.Figure 7 represents the second schematic example of one embodiment of the present invention with AND / AND gates.
[019] Figura 8 representa o diagrama de sinais explicativo do segundo exemplo do circuito gerador de sinais usado na presente invenção.[019] Figure 8 represents the signal diagram explaining the second example of the signal generator circuit used in the present invention.
[020] Figura 9 representa o terceiro exemplo de esquemático de uma das formas de implementação da presente invenção com portas XOR/ XOR.Figure 9 represents the third schematic example of one embodiment of the present invention with XOR / XOR ports.
[021] Figura 10 representa o diagrama de sinais explicativo do terceiro exemplo do circuito gerador de sinais usado na presente invenção.[021] Figure 10 represents the signal diagram explanatory of the third example of the signal generator circuit used in the present invention.
[022] Figura 11 representa o circuito equivalente de carga das implementações de lógicas C NOR D/ C NOR D e C AND D/ C AND D.[022] Figure 11 represents the load equivalent circuit of the logic implementations C NOR D / C NOR D and C AND D / C AND D.
[023] Figura 12 representa o circuito equivalente de descarga das implementações de lógicas CNOR D/ C NOR D e C AND D/ C AND D.[023] Figure 12 represents the equivalent discharge circuit of the implementations of logic CNOR D / C NOR D and C AND D / C AND D.
[024] Figura 13 representa o circuito equivalente de carga da implementação de lógica C XOR D/ CXORD.[13] Figure 13 represents the load equivalent circuit of the C XOR D / CXORD logic implementation.
[025] Figura 14 representa o circuito equivalente de descarga da implementação de lógica C XOR Dl CXORD.Figure 14 represents the equivalent discharge circuit of the C XOR D1 CXORD logic implementation.
[026] Figura 15 representa o esquemático de uma das formas de implementação do circuito gerador de sinais usado na presente invenção.Figure 15 represents the schematic of one of the embodiments of the signal generator circuit used in the present invention.
[027] Figura 16 representa o esquemático de uma das formas de implementação dos estágios lógica de controle e charge pump combinados usados na presente invenção.Figure 16 represents the schematic of one of the embodiments of the combined control logic and charge pump stages used in the present invention.
Descrição detalhada da invenção [028] A presente invenção tem o intuito de fornecer um circuito que atenda a demanda de medição de potência, propondo uma solução robusta, de baixo consumo e pouca área.DETAILED DESCRIPTION OF THE INVENTION The present invention is intended to provide a circuit that meets the power metering demand by proposing a robust, low power consumption and low area solution.
[029] Afigura 4 representa o diagrama de blocos com os principais componentes da invenção proposta. O circuito detector de potência é composto basicamente por um circuito gerador de sinais (1), uma lógica de controle (2) e um filtro de sinais (3). A potência do sinal recebido pelo circuito (Pin) irá gerar uma tensão nos terminais da antena (A e B). As tensões da antena serão comparadas com uma tensão de referência (Vref), gerando os sinais de tensão C e D. Os sinais C e D são as entradas de uma lógica de controle (2), que gera um sinal PWM o qual é filtrado pelo filtro de sinais (3), gerando uma tensão na saída analógica (Vout). Essa tensão na saída analógica (Vout) é proporcional a potência do sinal recebido.Figure 4 represents the block diagram with the main components of the proposed invention. The power detector circuit is basically composed of a signal generator circuit (1), a control logic (2) and a signal filter (3). The signal strength received by the circuit (Pin) will generate a voltage at the antenna terminals (A and B). Antenna voltages will be compared to a reference voltage (Vref), generating voltage signals C and D. Signals C and D are the inputs of a control logic (2), which generates a PWM signal which is filtered. signal filter (3), generating a voltage at the analog output (Vout). This voltage at the analog output (Vout) is proportional to the received signal strength.
[030] A figura 5 representa o primeiro esquemático exemplificativo do circuito detector de potência em questão. O circuito gerador de sinais é composto de dois comparadores (4)(5), visando otimizar a operação do sistema, já que existem dois sinais defasados 180° (A e B), cada um destes gerando o sinal de PWM em cada semi-ciclo. A lógica de controle é composta de uma lógica de duas portas NOR (6) e NOR (7) e será implementada devido a funcionalidade de executar uma soma lógica dos dois sinais. O circuito filtro de sinais é composto de duas fontes de corrente (10)(11), duas chaves (8)(9) e um capacitor de filtro (12). Os sinais C e D, irão habilitar as chaves que ligarão as fontes de correntes. As fontes de corrente irão carregar ou descarregar o capacitor de filtro o qual gera uma tensão de saída proporcional a corrente média fornecida por ciclo da portadora do sinal. É importante salientar que a partir da implementação deste circuito filtro de sinais, é visível o baixo consumo do sistema, bem como a pequena área de silício ocupada e o fato de que os ciclos de carga e descarga dos capacitores serem equivalentes.[030] Figure 5 represents the first exemplary schematic of the power detector circuit in question. The signal generator circuit is composed of two comparators (4) (5), aiming to optimize the system operation, since there are two 180 ° lagged signals (A and B), each of them generating the PWM signal in each semi- cycle. Control logic is composed of two-port logic NOR (6) and NOR (7) and will be implemented due to the functionality of performing a logical sum of the two signals. The signal filter circuit consists of two current sources (10) (11), two switches (8) (9) and a filter capacitor (12). Signals C and D will enable the switches that will turn on the current sources. The current sources will charge or discharge the filter capacitor which generates an output voltage proportional to the average current supplied per signal carrier cycle. It is important to note that from the implementation of this signal filter circuit, it is visible the low consumption of the system, as well as the small occupied silicon area and the fact that the capacitor charging and discharging cycles are equivalent.
[031] A tensão desenvolvida nos terminais da antena é descrita pela equação 1. Onde Pjn é a potência de entrada e R,n é a impedância de entrada.[031] The voltage developed at the antenna terminals is described by equation 1. Where Pjn is the input power and R, n is the input impedance.
Eq. 1 Pela equação 1, é visível que com o aumento da potência, a tensão de pico (Vp) nos terminais da antena aumenta.Eq. 1 From equation 1, it is apparent that with increasing power, the peak voltage (Vp) at the antenna terminals increases.
[032] Um diagrama de sinais exemplificativo do circuito gerador de sinais é representado na figura 6. Pelo diagrama, é visível que o circuito duas funções: a detecção de potência que é obtida pela comparação de uma tensão de referência (Vref) pré-determinada com o sinal da antena A e B; e a medida de potência que é obtida a partir do cruzamento dos sinais A e B com Vref, gerando dois sinais de saída C e D, onde a largura do seu pulso é proporcional a potência de entrada do circuito. A combinação dos sinais C e D em uma lógica NOR cria um sinal de PWM proporcional a potência de entrada.An exemplary signal diagram of the signal generating circuit is shown in Figure 6. From the diagram, it is apparent that the circuit has two functions: the power detection that is obtained by comparing a predetermined reference voltage (Vref). with antenna signal A and B; and the power measure that is obtained by crossing signals A and B with Vref, generating two output signals C and D, where the width of your pulse is proportional to the input power of the circuit. Combining the C and D signals in a NOR logic creates a PWM signal proportional to the input power.
[033] A figura 7, de forma análoga, representa o segundo esquemático exemplificativo do circuito detector de potência em questão. O circuito gerador de sinais é composto de dois comparadores (4)(5). A lógica de controle é composta de uma lógica de duas portas AND (13) e AND (14). O circuito filtro de sinais é composto de duas fontes de corrente (10)(11), duas chaves (8)(9) e um capacitor de filtro (12). Os sinais C e D irão habilitar as chaves que ligarão as fontes de corrente. As fontes de corrente irão carregar ou descarregar o capacitor de filtro o qual gera uma tensão de saída proporcional a corrente média fornecida por ciclo de portadora. A figura 8 apresenta o diagrama de sinais exemplificativo do segundo exemplo de circuito gerador de sinais.Similarly, Figure 7 represents the second exemplary schematic of the power sensing circuit in question. The signal generator circuit is composed of two comparators (4) (5). Control logic is composed of two-gate logic AND (13) and AND (14). The signal filter circuit consists of two current sources (10) (11), two switches (8) (9) and a filter capacitor (12). Signals C and D will enable the switches that will turn on the current sources. Current sources will charge or discharge the filter capacitor which generates an output voltage proportional to the average current supplied per carrier cycle. Figure 8 shows the exemplary signal diagram of the second example signal generator circuit.
[034] Ainda a figura 9 representa o terceiro esquemático exemplificativo do circuito detector de potência em questão. Entretanto, nesse exemplo configurativo, a lógica de controle é composta de uma lógica de duas portas XOR (15) e XOR (16). A figura 10 apresenta o diagrama de sinais exemplificativo do terceiro exemplo de circuito gerador de sinais.Still Figure 9 represents the third exemplary schematic of the power sensing circuit in question. However, in this configurative example, the control logic is composed of two-port logic XOR (15) and XOR (16). Figure 10 shows the exemplary signal diagram of the third example signal generator circuit.
[035] As figuras 11, 12, 13 e 14 representam circuitos equivalentes de carga e descarga das implementações propostas, a partir de transistores MOSFETS. A figura 11 representa o circuito de carga das entradas C e D, implementando as lógicas C NOR DIC NOR D e C AND D/C AND D. Já a figura 12 propõe o circuito de descarga das entradas C e D, implementando as lógicas C NOR D IC NOR De C AND D IC AND D. A figura 13 representa um circuito de carga do capacitor das entradas C e D da presente invenção, implementando C XOR D IC XOR D. Por fim, na figura 14, é proposto um circuito de descarga do capacitor das entradas C e D, com implementação da lógica C XOR D/ C XOR D.Figures 11, 12, 13 and 14 represent equivalent loading and unloading circuits of the proposed implementations from MOSFETS transistors. Figure 11 represents the load circuit of inputs C and D, implementing the logic C NOR DIC NOR D and C AND D / C AND D. Figure 12 proposes the discharge circuit of inputs C and D, implementing the logic C Figure 13 is a capacitor charging circuit of the inputs C and D of the present invention, implementing C XOR D IC XOR D. Finally, in Figure 14, a circuit is proposed. capacitor discharge of inputs C and D, with implementation of the logic C XOR D / C XOR D.
[036] O ciclo de trabalho do sinal PWM de descarga a cada período de portadora dos exemplos propostos é descrita pela equação 2: Eq.2 [037] Onde CTpwM_d é o ciclo de trabalho do sinal PWM de descarga, T é o período do sinal de entrada, Vref é uma tensão de referência e Vp é a tensão de pico.[036] The duty cycle of the discharge PWM signal at each carrier period of the proposed examples is described by equation 2: Eq.2 [037] Where CTpwM_d is the duty cycle of the discharge PWM signal, T is the period of input signal, Vref is a reference voltage and Vp is the peak voltage.
[038] Portanto, a partir do circuito charge pump, pode-se gerar uma tensão de saída média Vout_d que é função do sinal PWM de descarga, que por sua vez depende da potência disponível, como é descrito pela equação 3.[038] Therefore, from the charge pump circuit, an average output voltage Vout_d can be generated which is a function of the discharge PWM signal, which in turn depends on the available power, as described by equation 3.
Eq. 3 [039] Onde Vout_d é uma tensão de saída média, Vref é uma tensão de referência, Vp é a tensão de pico e VDd é a tensão de alimentação.Eq. 3 [039] Where Vout_d is an average output voltage, Vref is a reference voltage, Vp is the peak voltage and VDd is the supply voltage.
[040] Esta equação é válida no intervalo dos limites de alimentação do circuito (0 - VDd) V, que é amostrada de acordo com constante de carga, n, definida pela equação 4: Eq. 4 [041] Onde n é a constante de carga, C é o capacitor, T é o período do sinal de entrada, VDD é a tensão de alimentação e Io é a corrente da fonte de corrente.[040] This equation is valid within the power supply range (0 - VDd) V range, which is sampled according to load constant, n, defined by equation 4: Eq. 4 [041] Where n is the constant load, C is the capacitor, T is the period of the input signal, VDD is the supply voltage and Io is the current of the current source.
[042] De maneira análoga, o ciclo de trabalho do sinal PWM de carga a cada período de portadora dos exemplos propostos é descrita pela equação 5: Eq. 5 [043] Portanto, a partir do circuito charge pump, pode-se gerar uma tensão de saída média Vout_c que é função do sinal PWM de carga, que por sua vez depende da potência disponível, como é descrito pela equação 6.[042] Similarly, the duty cycle of the load PWM signal at each carrier period of the proposed examples is described by equation 5: Eq. 5 [043] Therefore, from the charge pump circuit, one can generate a average output voltage Vout_c which is a function of the load PWM signal, which in turn depends on the available power, as described by equation 6.
Eq. 6 [044] Onde Vout_c é uma tensão de saída média, Vref é uma tensão de referência, Vp é a tensão de pico e VDD é a tensão de alimentação.Eq. 6 [044] Where Vout_c is an average output voltage, Vref is a reference voltage, Vp is the peak voltage and VDD is the supply voltage.
[045] A figura 15 representa um exemplo de implementação do circuito gerador de sinais proposto na presente invenção. O circuito é composto por uma fonte de corrente, pelos transistores NMOS M-ι, M2, M3, M4 e M5 que funcionam como espelho de corrente, pelos transistores PMOS, M6 e M8, e pelos comparadores PMOS, M7 e Mg, em configuração porta-comum. Neste caso, têm-se duas tensões de polarização do circuito, Vbi e Vb2. Os sinais C e D são formados a partir da comparação dos sinais de entrada RF A e B com a respectiva tensão de referência, Vref. A solução em questão prevê o baixo consumo de potência e pequena área de silício ocupada a partir da sua implementação.Fig. 15 is an example of implementation of the signal generating circuit proposed in the present invention. The circuit consists of a current source, the NMOS transistors M-ι, M2, M3, M4 and M5 that act as a current mirror, the PMOS, M6 and M8 transistors, and the PMOS, M7 and Mg comparators, in configuration. common holder. In this case, we have two circuit bias voltages, Vbi and Vb2. Signals C and D are formed by comparing the RF input signals A and B with their respective reference voltage, Vref. The solution in question provides for low power consumption and small silicon footprint from its implementation.
[046] Afigura 16 representa um exemplo de implementação dos estágios lógica de controle e charge pump combinados. Os transistores M10, Mu, M-i2 e M13 implementam uma lógica NOR e OR que controlam a carga e descarga do capacitor C1. A solução em questão prevê pequena área de silício ocupada a partir da sua implementação.[046] Figure 16 represents an example of implementing the combined control logic and charge pump stages. The M10, Mu, M-i2 and M13 transistors implement a NOR and OR logic that controls the capacitor C1 charge and discharge. The solution in question provides a small area of silicon occupied from its implementation.
[047] É importante salientar que as figuras e descrição realizadas não possuem o condão de limitar as formas de execução do conceito inventivo ora proposto, mas sim de ilustrar e tornar compreensíveis as inovações conceituais reveladas nesta invenção. Desse modo, as descrições e imagens devem ser interpretadas de forma ilustrativa e não limitativa, podendo existir outras formas equivalentes ou análogas de implementação do conceito inventivo ora revelado e que não fujam do espectro de proteção delineado nesta invenção.It is important to note that the figures and description made do not have the ability to limit the embodiments of the inventive concept proposed herein, but to illustrate and make understandable the conceptual innovations disclosed in this invention. Accordingly, the descriptions and images should be interpreted in an illustrative and non-limiting manner, and there may be other equivalent or analogous forms of implementation of the inventive concept disclosed herein that do not escape the protective spectrum outlined in this invention.
[048] Tratou-se no presente relatório descritivo de um peculiar e original método e circuito de detecção de potência baseado na técnica de PWM, capaz de aperfeiçoar sobremaneira sua utilização, dotado de novidade, atividade inventiva, suficiência descritiva e aplicação industrial e, consequentemente, revestido de todos os requisitos essenciais para a concessão do privilégio pleiteado.[048] This report describes a peculiar and original power detection method and circuit based on the PWM technique, capable of greatly improving its use, with novelty, inventive activity, descriptive sufficiency and industrial application, and consequently , endowed with all the essential requirements for granting the claimed privilege.
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2015
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Cited By (2)
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