AT516614B1 - Spannungsausgleichsschaltung - Google Patents

Abstract

Schaltungsanordnung für zwei in Reihe geschaltete Transistoren (T1, T2) mit einem ersten und einem zweiten Polanschluss (A, B), wobei der Gate-Anschluss des zweiten Transistors (T2) über eine erste Diode (D1) sowie einen mit der ersten Diode (D1) in Reihe geschalteten ersten Kondensator (C1) mit dem zweiten Polanschluss (B) verbunden ist, und über einen zweiten Kondensator (C2) und eine in Reihe geschaltete zweite Diode (D2) mit dem ersten Polanschluss (A) verbunden ist, wobei zur ersten Diode (D1) und zum zweiten Kondensator (C2) eine Induktivität (L) parallel geschaltet ist, die in Reihe mit einer in Richtung des zweiten Kondensators (C2) in Durchlassrichtung angeordneten dritten Diode (D3) geschaltet ist. Die erfindungsgemäße Schaltungsanordnung vermeidet eine Dissipation der im zweiten Transistor (T2) gespeicherten Energie und erleichtert eine korrekte Auslegung der an den Transistoren (T1, T2) anliegenden Schaltspannung (Ud) und ihre Aufteilung auf die Transistoren (T1, T2).

Description

Beschreibung [0001] Die Erfindung betrifft eine Schaltungsanordnung für zwei in Reihe geschaltete Transistoren mit einem ersten Polanschluss, der auf höherem Potential liegt als ein zweiter Polanschluss, der mit dem Source-Anschluss eines ersten Transistors verbunden ist, dessen Drain-Anschluss mit dem Source-Anschluss eines zweiten Transistors verbunden ist, wobei zwischen Source-Anschluss und Gate-Anschluss des zweiten Transistors eine Zenerdiode geschalten ist, gemäß dem Oberbegriff von Anspruch 1.

[0002] Viele Anwendungen erfordern Transistoren mit Sperrspannungen über 650V, als Beispiel kann etwa der Schalttransistor bei einem Sperrwandler genannt werden. Obwohl etwa MOSFETs mit Sperrspannungen über 650V verfügbar sind, werden sie nur begrenzt eingesetzt, da sie teuer sind und außerdem bei hohen Schaltfrequenzen hohe Verlustleistungen bewirken. Daher werden bevorzugt MOSFETs mit Sperrspannungen bis zu 650V eingesetzt. Um die Sperrspannung zu erhöhen werden daher zwei (theoretisch auch mehrere) MOSFETs in Reihe geschaltet. Durch eine Reihenschaltung von Transistoren lässt sich die Gesamt-Sperrspannung beziehungsweise deren Schaltspannung erhöhen. Voraussetzung hierfür ist jedoch eine Schaltungsanordnung zur Symmetrierung der Transistoren um gleiche Spannungsaufteilung zu erreichen und unterschiedliche Schaltzeitpunkte abzufangen.

[0003] Hierfür wurde etwa eine Schaltungsanordnung gemäß Fig. 1 vorgeschlagen, bei der der Gate-Anschluss des zweiten Transistors über einen Verzweigungspunkt und einer in Richtung des zweiten Polanschlusses in Sperrrichtung angeordneten zweiten Zenerdiode mit dem zweiten Polanschluss verbunden ist, und über den Verzweigungspunkt und einem Widerstand mit dem ersten Polanschluss verbunden ist. Der Gate-Anschluss des ersten Transistors wird über eine Steuerschaltung angesteuert, die den ersten Transistor einschaltet („Transistor geschlossen“) und ausschaltet („Transistor offen“). Falls ein Steuersignal den ersten Transistor ausschaltet, beginnt sich die Drain-Source-Spannung am ersten Transistor aufzubauen, was einen Spannungsanstieg an der zweiten Zenerdiode durch die Ladungen der parasitären Kapazitäten Cgs, CDs und CM des zweiten Transistors bewirkt. Dadurch wird das Gate des zweiten Transistors entladen. Die im zweiten Transistor gespeicherte Energie wird auf diese Weise bei jedem Schaltzyklus größtenteils in der zweiten Zenerdiode dissipiert, wodurch die zweite Zenerdiode insbesondere bei hohen Schaltfrequenzen thermisch stark belastet und mitunter überbelastet wird. Wird der Transistor wieder eingeschaltet, entlädt sich wiederum die parasitäre Kapazität der zweiten Zenerdiode auf das Gate des zweiten Transistors. Die korrekte Auslegung der an den beiden Transistoren anliegenden Schaltspannung, etwa eine Zwischenkreisspannung, und ihrer Aufteilung auf die Transistoren ist somit auch von den parasitären Kapazitäten des zweiten Transistors und der zweiten Zenerdiode abhängig, wodurch die Spannungssymmetrierung erschwert wird.

[0004] Es ist daher das Ziel der Erfindung, eine Schaltungsanordnung für seriell geschaltete Transistoren zu verwirklichen, bei der eine Dissipation der im zweiten Transistor gespeicherten Energie weitestgehend vermieden wird und eine korrekte Auslegung der an den Transistoren anliegenden Schaltspannung und ihrer Aufteilung auf die Transistoren erleichtert wird.

[0005] Diese Ziele werden durch die Merkmale von Anspruch 1 erreicht. Anspruch 1 bezieht sich auf eine Schaltungsanordnung für zwei in Reihe geschaltete Transistoren mit einem ersten Polanschluss, der auf höherem Potential liegt als ein zweiter Polanschluss, der mit dem Source-Anschluss eines ersten Transistors verbunden ist, dessen Drain-Anschluss mit dem Source-Anschluss eines zweiten Transistors verbunden ist, wobei zwischen Source-Anschluss und Gate-Anschluss des zweiten Transistors eine Zenerdiode geschalten ist. Für eine solche Schaltungsanordnung wird erfindungsgemäß vorgeschlagen, dass der Gate-Anschluss des zweiten Transistors über einen Verzweigungspunkt und eine in Richtung des zweiten Polanschlusses in Durchlassrichtung angeordnete erste Diode sowie einen mit der ersten Diode in Reihe geschalteten ersten Kondensator mit dem zweiten Polanschluss verbunden ist, und über den Verzweigungspunkt und einen zweiten Kondensator sowie eine zweite Diode, die in Richtung des ers- ten Polanschlusses in Durchlassrichtung angeordnet und mit dem zweiten Kondensator in Reihe geschaltet ist, mit dem ersten Polanschluss verbunden ist, wobei zur ersten Diode und zum zweiten Kondensator eine Induktivität parallel geschaltet ist, die in Reihe mit einer in Richtung des zweiten Kondensators in Durchlassrichtung angeordneten dritten Diode geschaltet ist.

[0006] Die erfindungsgemäße Schaltungsanordnung verzichtet somit auf die in herkömmlicher Weise vorgesehene, zweite Zenerdiode. Stattdessen wird bei Ausschalten des ersten Transistors die im Gate und den parasitären Kapazitäten CGs, CDs und CM des zweiten Transistors gespeicherte Ladung im ersten Kondensator ohne nennenswerte Dissipation zwischengespeichert. Bei Einschalten des ersten Transistors wird die im ersten Kondensator zwischengespeicherte Ladung über die mit dem ersten Kondensator als Schwingkreis geschaltete Induktivität auf den zweiten Kondensator übertragen. Falls die Summe der am Gate des zweiten Transistors anliegenden Spannung und der am zweiten Kondensator anliegenden Spannung höher als die anliegende Schaltspannung (z.B. eine Zwischenkreisspannung) wird, fließt Strom über die zweite Diode in die Spannungsversorgung der anliegenden Schaltspannung zurück. Wie noch näher erläutert werden wird, entspricht die Spannung am ersten Kondensator aufgrund seiner Aufladung nach dem Ausschalten des ersten Transistors in etwa der Hälfte der anliegenden Schaltspannung. Die erfindungsgemäße Schaltungsanordnung ermöglicht somit eine vorteilhafte und gut kontrollierbare Spannungssymmetrierung für die beiden Transistoren.

[0007] Um das Einschaltverhalten des zweiten Transistors zu optimieren wird ferner vorgeschlagen, dass der erste Kondensator über eine Reihenschaltung einer in Richtung des zweiten Polanschlusses in Durchlassrichtung angeordneten dritten Diode und einem dritten Kondensator mit dem zweiten Polanschluss verbunden ist, wobei sich zwischen der dritten Diode und dem ersten Kondensator ein Anschlusspunkt für eine vierte Diode befindet, die mit dem zweiten Polanschluss verbunden ist und in Richtung des zweiten Polanschlusses in Sperrrichtung angeordnet ist, und sich zwischen der dritten Diode und dem dritten Kondensator ein weiterer Anschlusspunkt für eine fünfte Diode befindet, die mit dem Gate-Anschluss des zweiten Transistors verbunden ist und in Richtung des zweiten Transistors in Durchlassrichtung geschaltet ist.

[0008] Die Erfindung wird in weiterer Folge mithilfe der beiliegenden Zeichnungen näher erläutert. Es zeigen dabei die [0009] Fig. 1 eine Schaltungsanordnung gemäß dem nächstliegenden Stand der Tech nik, [0010] Fig. 2 eine erfindungsgemäße Schaltungsanordnung, [0011] Fig. 3 die erfindungsgemäße Schaltungsanordnung mit eingezeichnetem Strom fluss nach Ausschalten des ersten Transistors, [0012] Fig. 4 die Spannungsverhältnisse am ersten und zweiten Kondensator nach dem Ausschalten des ersten Transistors, [0013] Fig. 5 die erfindungsgemäße Schaltungsanordnung mit eingezeichnetem Strom fluss nach Einschalten des ersten Transistors, [0014] Fig. 6 die Spannungsverhältnisse am ersten und zweiten Kondensator nach dem Aus- und Einschalten des ersten Transistors, und die [0015] Fig. 7 eine weitere Ausführungsform einer erfindungsgemäßen Schaltungsan ordnung.

[0016] Zunächst wird auf die Fig. 1 Bezug genommen, die eine Schaltungsanordnung gemäß dem nächstliegenden Stand der Technik zeigt. An einer Reihenschaltung eines ersten Transistors T1 und eines zweiten Transistors T2 liegt die Schaltspannung Ud an, bei der es sich etwa um eine Zwischenkreisspannung handelt. Ein erster Polanschluss A der Schaltspannung Ud ist dabei über einen Widerstand R mit dem Gate-Anschluss des zweiten Transistors T2 verbunden, und ein zweiter Polanschluss B mit dem Source-Anschluss des ersten Transistors T1. Der Drain-Anschluss des ersten Transistors T1 ist mit dem Source-Anschluss des zweiten Transis- tors T2 verbunden. Zusätzlich ist zwischen dem Source-Anschluss und Gate-Anschluss des zweiten Transistors T2 eine erste Zenerdiode DZ1 geschalten.

[0017] Zur Spannungssymmetrierung der beiden Transistoren T1 und T2 ist ferner eine zweite Zenerdiode DZ2 vorgesehen. Diese zweite Zenerdiode DZ2 ist mit dem Gate-Anschluss des zweiten Transistors T2 verbunden und in Richtung des zweiten Polanschlusses B in Sperrrichtung angeordnet. Die parasitäre Kapazität Cz der zweiten Zenerdiode DZ2 ist in der Fig. 1 strich-liert angedeutet.

[0018] Falls ein Steuersignal den ersten Transistor T1 ausschaltet, beginnt sich die Drain-Source-Spannung Uos.bot am ersten Transistor T1 aufzubauen, was einen Spannungsanstieg an der zweiten Zenerdiode DZ2 bewirkt, bis an ihr die Spannung Uz anliegt. Die Spannung Uz an der zweiten Zenerdiode DZ2 entspricht dabei der Summe aus der Drain-Source-Spannung Uos.bot am ersten Transistor T1 und der Eingangsspannung UGs,toP zwischen dem Gate-Anschluss und dem Source-Anschluss des zweiten Transistors T2. Bei diesem Vorgang wird die parasitäre Kapazität Cz der zweiten Zenerdiode DZ2 durch die Ladungen der parasitären Kapazitäten CGs, CDs und CM des zweiten Transistors T2 aufgeladen. Dadurch wird das Gate des zweiten Transistors T2 entladen. Sobald die Eingangsspannung UGS,toP zwischen dem Gate-Anschluss und dem Source-Anschluss des zweiten Transistors T2 unter die Schwellspannung fällt, öffnet der zweite Transistor T2.

[0019] Wird der erste Transistor T1 mithilfe eines entsprechenden Steuersignals an seinen Gate-Anschluss wieder eingeschaltet, entlädt sich die parasitäre Kapazität Cz der zweiten Zenerdiode DZ2 auf das Gate des zweiten Transistors T2. Die im zweiten Transistor T2 gespeicherte Energie wird jedoch bei jedem Schaltzyklus größtenteils in der zweiten Zenerdiode DZ2 dissi-piert, wodurch die zweite Zenerdiode DZ2 insbesondere bei hohen Schaltfrequenzen thermisch stark belastet und mitunter überbelastet wird. Die korrekte Auslegung der an den beiden Transistoren T1, T2 anliegenden Schaltspannung Ud und ihre Aufteilung auf die Transistoren T1, T2 ist außerdem auch von den parasitären Kapazitäten CGS, CDs und CM des zweiten Transistors T2 und der parasitären Kapazität Cz der zweiten Zenerdiode DZ2 abhängig, wodurch die Spannungssymmetrierung erschwert wird.

[0020] Daher wird erfindungsgemäß eine Schaltungsanordnung für seriell geschaltete Transistoren T1, T2 gemäß Fig. 2 vorgeschlagen, bei der auf die in herkömmlicherWeise vorgesehene zweite Zenerdiode DZ2 verzichtet wird. Stattdessen ist der Gate-Anschluss des zweiten Transistors T2 über einen Verzweigungspunkt V und einen ersten Schaltzweig mit dem zweiten Polanschluss B verbunden, und über den Verzweigungspunkt V und einem zweiten Schaltzweig mit dem ersten Polanschluss A. Der erste Schaltzweig umfasst eine in Richtung des zweiten Polanschlusses B in Durchlassrichtung angeordnete erste Diode Di sowie einen mit der ersten Diode Di in Reihe geschalteten ersten Kondensator Ci. Der zweite Schaltzweig umfasst einen zweiten Kondensator C2 sowie eine zweite Diode D2, die in Richtung des ersten Polanschlusses A in Durchlassrichtung angeordnet und mit dem zweiten Kondensator C2 in Reihe geschaltet ist. Des Weiteren ist parallel zur ersten Diode Di und zum zweiten Kondensator C2 eine Induktivität L parallel geschaltet, die in Reihe mit einer in Richtung des zweiten Kondensators C2 in Durchlassrichtung angeordneten dritten Diode D3 geschaltet ist.

[0021] Die Fig. 3 zeigt den Stromfluss in der erfindungsgemäßen Schaltungsanordnung nach Ausschalten des ersten Transistors T1 vom zweiten Transistor T2 über die in Durchlassrichtung geschaltete erste Diode Di und den ersten Kondensator C-\ zum zweiten Polanschluss B. Die im Gate und den parasitären Kapazitäten CGS, CDs und CM des zweiten Transistors T2 gespeicherte Ladung wird im ersten Kondensator Ci ohne nennenswerte Dissipation zwischengespeichert. Der erste Kondensator C-\ lädt sich somit wie in Fig. 4 gezeigt auf. Die im linken Bereich der dargestellten Grafik gemäß Fig. 4 ersichtliche untere Linie stellt die Spannung im ersten Kondensator Ci dar und die obere Linie die Spannung im zweiten Kondensator C2. Solange beide Transistoren T1 und T2 eingeschaltet sind, ist die Spannung des ersten Kondensators Ci geringer als jene des zweiten Kondensators C2. Nach dem Ausschalten des ersten Transistors T-i beginnt sich der erste Kondensator Ci aufzuladen, wobei der Ladungszustand des zweiten

Kondensators C2 zunächst unverändert bleibt. Sobald die Summe der am Gate des zweiten Transistors T2 anliegenden Spannung und der am zweiten Kondensator C2 anliegenden Spannung höher als die anliegende Schaltspannung Ud wird, fließt Strom über die zweite Diode D2 in die Spannungsversorgung der anliegenden Schaltspannung zurück. Der zweite Kondensator C2 entlädt sich somit zum Teil, und die Aufladung des ersten Kondensators Ci wird abgeschwächt. Die beiden Kapazitäten Ci und C2 laden sich in weiterer Folge zu einem festgelegten Verhältnis zueinander auf, wie der rechte Bereich der in der Fig. 4 dargestellten Grafik zeigt.

[0022] In weiterer Folge stellt sich am ersten Kondensator Ci eine Spannung UG2 gemäß folgender Formel ein UG2 = Ud/2 + Qtot/ (80^2/((^+02)), wobei Qtot die gesamte im zweiten Transistor T2 bei Ausschalten des ersten Transistors T1 gespeicherte Ladung bezeichnet. Die sich am ersten Kondensator Ci einstellende Spannung entspricht somit der Hälfte der anliegenden Schaltspannung Ud plus einem Korrekturterm, der durch die gesamte Ladung Qtot am zweiten Transistor T2 sowie der Kapazitäten des ersten und zweiten Kondensators C-i, C2 gegeben ist. Die erfindungsgemäße Schaltungsanordnung ermöglicht somit eine vorteilhafte und gut kontrollierbare Spannungssymmetrierung für die beiden Transistoren T1, T2.

[0023] Bei Einschalten des ersten Transistors T1 ergeben sich in der erfindungsgemäßen Schaltungsanordnung Stromflüsse wie sie in der Fig. 5 ersichtlich sind. Die im ersten Kondensator Ci zwischengespeicherte Ladung wird über die mit dem ersten Kondensator Ci als Schwingkreis geschaltete Induktivität L auf den zweiten Kondensator C2 übertragen. Der erste Kondensator Ci entlädt sich dadurch, und die Aufladung des zweiten Kondensators C2 nimmt zu, wie anhand der Fig. 6 dargestellt ist. Der in der Fig. 6 ersichtliche linke Bereich entspricht jenem der Fig. 4, und die Spannungsverhältnisse nach Einschalten des ersten Transistors T1 sind im rechten Bereich ersichtlich. Wiederum fließt Strom über die zweite Diode D2 in die Spannungsversorgung der anliegenden Schaltspannung Ud zurück, falls die Summe der am Gate des zweiten Transistors T2 anliegenden Spannung und der am zweiten Kondensator C2 anliegenden Spannung höher als die anliegende Schaltspannung Ud wird. Schließlich erreichen die beiden Kondensatoren C-ι und C2 wieder ihren im linken Bereich der Grafik gemäß Fig. 4 ersichtlichen Ladungszustand.

[0024] Die erfindungsgemäße Schaltungsanordnung vermeidet somit weitestgehend eine Dissipation der im zweiten Transistor T2 gespeicherten Energie und erleichtert eine korrekte Auslegung der an den Transistoren T1, T2 anliegenden Schaltspannung Ud und ihrer Aufteilung auf die Transistoren T1, T2. Dabei ist es möglich, den ersten oder zweiten Schaltzweig mit zusätzlichen Dioden oder kapazitiven Elementen zu versehen, um etwa das Einschaltverhalten des zweiten Transistors T2 zu optimieren. Eine solche Schaltungsanordnung soll im Folgenden anhand der Fig. 7 erläutert werden.

[0025] Die in Fig. 7 gezeigte Schaltung weist im ersten Schaltzweig zusätzlich zu den vorbeschriebenen Komponenten einen dritten Kondensator C4 auf, der über eine dritte Diode D4 in Serie mit dem ersten Kondensator Ci geschaltet ist. Die dritte Diode D4 ist dabei in Richtung des zweiten Polanschlusses B in Durchlassrichtung angeordnet, wobei sich zwischen der dritten Diode D4 und dem ersten Kondensator Ci ein Anschlusspunkt für eine vierte Diode D5 befindet, die mit dem zweiten Polanschluss B verbunden ist und in Richtung des zweiten Polanschlusses B in Sperrrichtung angeordnet ist. Zwischen der dritten Diode D4 und dem dritten Kondensator C4 befindet sich ferner ein Anschlusspunkt für eine fünfte Diode D6, die mit dem Gate-Anschluss des zweiten Transistors T2 verbunden ist und in Richtung des zweiten Transistors T2 in Durchlassrichtung geschaltet ist. Der zusätzliche Kondensator in Form des dritten Kondensators C4 stellt ein zuverlässiges Einschalten des zweiten Transistors T2 sicher, wie im Folgenden erläutert werden soll.

[0026] Hierzu wird zunächst von einem geöffneten Zustand der beiden Transistoren T1, T2 ausgegangen. Wird der erste Transistor T1 geschlossen, sinkt die anliegende Drain-Source-

Spannung Uos.bot des ersten Transistors T1 ab, bis der erste Transistor T1 seinen leitenden Zustand erreicht hat. Ist die Spannung am Kondensator C4 größer als der Spannungsabfall UDs,botdes leitenden ersten Transistor T1 und der Gate-Source-Spannung des zweiten Transistors T2 so wird die Diode D6 leitend und auch der zweite Transistor T2 wird eingeschalten. Dabei werden die in dem Kondensator C4 gespeicherten Ladungen an den Transistor T2 abgegeben.

[0027] Wird der erste Transistor T1 geöffnet, fließt Strom durch die erste Diode Di in den ersten Kondensator Ci und lädt über die dritte Diode D4 auch den dritten Kondensator C4 auf, wobei jedoch der Kapazitätswert des dritten Kondensators C4 wesentlich größer als jener des ersten Kondensators C-ι gewählt wird. Die Aufladung des dritten Kondensators C4 erfolgt daher deutlich langsamer als jene des ersten Kondensators Ci, wodurch der erste Kondensator C-\ den überwiegenden Teil der Spannung aufnimmt. Die im zweiten Transistor T2 gespeicherten parasitären Ladungen werden nun durch diesen Vorgang wieder auf die Kapazität C4 umgespeichert.

[0028] Beim Einschalten des ersten Transistors T1 steht wie erwähnt die Spannung am dritten Kondensator C4 zum Einschalten des zweiten Transistors T2 zur Verfügung. Die Ladung am dritten Kondensator C4 fließt über die fünfte Diode D6 in das Gate des zweiten Transistors T2. Zusätzlich findet der oben beschriebene Schwingvorgang mittels des ersten und zweiten Kondensators Ci, C2 und der InduktivitätL statt. Dieses Schwingverhalten wird durch die vierte Diode D5 ermöglicht, die den ersten Kondensator Ci mit dem zweiten Polanschluss B verbindet und in Richtung des ersten Kondensators C-ι in Durchlassrichtung geschaltet ist.

[0029] Die gezeigte Schaltungsanordnung stellt somit neben der weitest gehenden Vermeidung von Dissipation ein zuverlässiges Einschalten des zweiten Transistors T2 sicher.

Claims (2)

1. Patentansprüche

   1. Schaltungsanordnung für zwei in Reihe geschaltete Transistoren (T1, T2) mit einem ersten Polanschluss (A), der auf höherem Potential liegt als ein zweiter Polanschluss (B), der mit dem Source-Anschluss eines ersten Transistors (T1) verbunden ist, dessen Drain-Anschluss mit dem Source-Anschluss eines zweiten Transistors (T2) verbunden ist, wobei zwischen Source-Anschluss und Gate-Anschluss des zweiten Transistors (T2) eine Zenerdiode (DZi) geschalten ist, dadurch gekennzeichnet, dass der Gate-Anschluss des zweiten Transistors (T2) über einen Verzweigungspunkt (V) und eine in Richtung des zweiten Polanschlusses (B) in Durchlassrichtung angeordnete erste Diode (D-ι) sowie einen mit der ersten Diode (D-ι) in Reihe geschalteten ersten Kondensator mit dem zweiten Polanschluss (B) verbunden ist, und über den Verzweigungspunkt (V) und einen zweiten Kondensator (C2) sowie eine zweite Diode (D2), die in Richtung des ersten Polanschlusses (A) in Durchlassrichtung angeordnet und mit dem zweiten Kondensator (C2) in Reihe geschaltet ist, mit dem ersten Polanschluss (A) verbunden ist, wobei zur ersten Diode (D^ und zum zweiten Kondensator (C2) eine Induktivität (L) parallel geschaltet ist, die in Reihe mit einer in Richtung des zweiten Kondensators (C2) in Durchlassrichtung angeordneten dritten Diode (D3) geschaltet ist.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Kondensator (Ci) über eine Reihenschaltung einer in Richtung des zweiten Polanschlusses (B) in Durchlassrichtung angeordneten dritten Diode (D4) und einem dritten Kondensator (C4) mit dem zweiten Polanschluss (B) verbunden ist, wobei sich zwischen der dritten Diode (D4) und dem ersten Kondensator (Ci) ein Anschlusspunkt für eine vierte Diode (D5) befindet, die mit dem zweiten Polanschluss (B) verbunden ist und in Richtung des zweiten Polanschlusses (B) in Sperrrichtung angeordnet ist, und sich zwischen der dritten Diode (D4) und dem dritten Kondensator (C4) ein weiterer Anschlusspunkt für eine fünfte Diode (D6) befindet, die mit dem Gate-Anschluss des zweiten Transistors (T2) verbunden ist und in Richtung des zweiten Transistors (T2) in Durchlassrichtung geschaltet ist. Hierzu 4 Blatt Zeichnungen