AT505535B1 - Verfahren und vorrichtung zum herabsetzen der frequenz eines digitalen taktsignals - Google Patents

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Herabsetzen der Frequenz bzw. zur Verringerung der Häufigkeit des Auftretens von Tankflanken oder Taktzyklen eines, insbesondere periodischen, digitalen Taktsignals (A), wobei die Taktimpulse des digitalen Taktsignals (A) mit einem zum Taktsignal (A) synchronen Steuersignal (B) verknüpft werden, wobei das Steuersignal (B) vorgibt, ob im Zuge der Verknüpfung der entsprechende Taktimpuls des Taktsignals (A) entweder einen Taktimpuls des taktmäßig zu reduzierenden oder durchzuschleifenden Ausgangssignals (C) bewirkt bzw. ausbildet oder ob ein derartiger Taktimpuls unterdrückt wird. Erfindungsgemäß ist vorgesehen, dass das zum Taktsignal (A) synchrone Steuersignal (B) mit einer vorgegebenen Bitfolge (D) durch zyklisches Aneinanderfügen dieser Bitfolge (D) in einem zyklischen Schieberegister (8) erzeugt wird, welches vom Takt des Taktsignals (A) getriggert wird.

Description

österreichisches Patentamt AT505 535B1 2012-04-15

Beschreibung [0001] Die Erfindung betrifft ein Verfahren zum Herabsetzen der Frequenz eines digitalen Taktsignals gemäß dem Oberbegriff des Anspruches 1. Des weiteren betrifft die Erfindung eine Vorrichtung gemäß dem Oberbegriff des Anspruches 13.

[0002] Für die Verwendung von Mikroprozessoren mit Taktraten bis weit in den MHz-Bereich stellt sich die Erzeugung des Taktsignals typischerweise wie folgt dar: Zunächst wird von einem Quarzoszillator ein primäres Taktsignal erzeugt, welches etwa die Größenordnung von bis zu 50 MHz besitzt. Diese Frequenz ist jedoch für die Anwendung, beispielsweise als Taktsignal für Prozessoren, nicht ausreichend hoch und daher wird dem Oszillator eine PLL nachgeschaltet, welche in der Lage ist, das niederfrequente Taktsignal aus dem Quarzoszillator in ein höherfre-quentes Signal umzuwandeln, sodass eine Anwendung im Zusammenhang mit einem Mikroprozessor möglich ist.

[0003] Das US-Patent US 6009139 zeigt einen programmierbaren Teilerschaltkreis mit einem einstellbaren Schieberegister, das an einen Taktgenerator und an einen Ausgang angeschlossen ist. Das Schieberegister erhält vom Takteingang ein Taktsignal mit einer vorgegebenen Frequenz und gibt an seinem Ausgang ein Ausgangssignal mit einer reduzierten Frequenz weiter, die gemäß einem vom Benutzer ausgewählten Verhältnis reduziert ist.

[0004] WO 01/63768 beschreibt einen verbesserten Taktgenerierungsschaltkreis, der mit einem einzigen Eingangstaktsignal arbeitet und eine Phase Locked Loop (PLL) mit einem digitalen Akkumulator in der Feedbackschleife umfasst, in der entweder das Most Significant Bit oder das Carry Bit des binären Akkumulators verwendet wird, um die Feedbackschleife der PLL anzusteuern.

[0005] Im Band 5 und 6 "Professionelle Schaltungstechnik", Franzis Verlag, ist auf Seite 174 ff ein Teiler beschrieben. Mit solchen Zählern können Teilungsverhältnisse 1/n von der ursprünglichen Taktfrequenz erzielt werden.

[0006] Eine ähnliche Ausführungsform eines Frequenzteilers ist im Buch "AVR-RISC Micro-controller", Franzis Verlag, dargestellt.

[0007] Bei einer digitalen Datenverarbeitungseinheit, ist bei den synchronen Teilen der Strombedarf direkt proportional zur Taktfrequenz. Um Strom zu sparen und damit bei batteriebetriebenen Applikationen die Lebensdauer der Batterien zu verlängern, ist es notwendig, die Taktfrequenz so niedrig wie möglich zu halten, aber andererseits eintreffende Ereignisse entsprechend den Anforderungen der Anwendung in möglichst kurzer Zeit, also mit möglichst hoher Taktfrequenz, zu bearbeiten. Die Aufgabe der Erfindung ist es, ein schnelles und stabiles Umschalten zwischen einzelnen Taktfrequenzen zu ermöglichen bzw. auf einfache Weise eine vorgegebene Taktfrequenz zu reduzieren.

[0008] Das vorgeschlagene Verfahren, das die dem Stand der Technik innewohnenden Probleme lösen soll, ist mit den im Anspruch 1 angeführten Merkmalen charakterisiert.

[0009] Die Taktimpulse des eingehenden Taktsignals werden abhängig von einem dem Takt synchronen Steuersignal wahlweise durchgeschaltet oder unterdrückt. Hierbei ist das Verhältnis der Zeiten, in denen sich das Steuersignal in OFF bzw. ON Zustand befindet, von besonderer Bedeutung, da dieses Verhältnis die Anzahl der Taktflanken vorgibt, die vom Ausgangssignal übernommen werden, womit die Frequenz des Ausgangssignals festgelegt wird.

[0010] Auf diese Art ist es möglich, rasch und mit geringem Aufwand ein stabiles Ausgangssignal zu erzeugen, dessen Frequenz maximal der Frequenz des Eingangstaktsignals entspricht und minimal eine Frequenz von 0Hz ist.

[0011] Bei PLLs beträgt der Zeitbereich zwischen der Umschaltung bzw. Neueinstellung einer Frequenz und dem stabilen Vorliegen derselben etwa 500 ps, wobei es in diesem Zeitbereich zum Überschwingen der Frequenz kommen kann. Bei der erfindungsgemäßen Vorgehensweise ist die Änderung der Frequenz praktisch ohne Verzögerung möglich. Eine Schaltung, die wäh- 1/10 österreichisches Patentamt AT505 535 B1 2012-04-15 rend der Übergangszeit zwischen der Frequenz den Takt unterdrückt, ist bei einem erfindungsgemäßen Vorgehen nicht nötig; [0012] bei einem PLL-Takt von einigen 100 MHz erfolgt die Umschaltung im Bereich von einigen bis 100 Nanosekunden.

[0013] Für das Generieren eines derartigen zum Takt synchronen Steuersignals kann ein zyklisches Schieberegister verwendet werden. Dieses zyklische Schieberegister wird mit dem zu reduzierenden Taktsignal getaktet und das serielle Schiebe-Ausgangssignal des Schieberegisters wird als zum eingehenden, zu reduzierenden Taktsignal synchrones Steuersignal verwendet, um den Takt A zu unterdrücken oder durchzuschalten. Dadurch wird das Ausgangstaktsignal durch die jeweilige(n) Bitfolge oder Bitkombinationen bestimmt, die in das Schieberegister geladen wurde(n). Wenn der Ausgangstakt geändert werden soll, kann eine einer vorgegebenen Frequenz entsprechende Bitfolge in das Schieberegister geladen werden. Der Ladevorgang in das Schieberegister erfolgt synchron zum eingehenden Taktsignal und wird über ein entsprechendes Ladesignal von einer Steuerungseinheit initiiert. Damit die Bitfolge aus einer überprüften Menge von möglichen Werten ausgewählt werden kann, wird vorgeschlagen, über eine Konfigurationseinheit einen Index vorzugeben, der die vorgegebene Frequenz des Ausgangssignals darstellt, mit dem aus einer Tabelle eine zugeordnete Bitfolge ausgelesen wird, die anschließend in das Schieberegister geladen wird.

[0014] Der Ladevorgang erfolgt synchron zum Eingangstaktsignal. Die Verwendung eines Wertes aus der Tabelle hat den Vorteil, dass die Bitbreite des Index und die Ausgangsbreite der Tabelle unterschiedlich sein können und dass außerdem nur sinnvolle und überprüfte Werte zum Erzeugen des ausgehenden Taktsignals Verwendung finden. Beispielsweise kann dadurch verhindert werden, dass der Wert 0 in das Schieberegister geladen wird und damit ein nachgeschaltetes System komplett zum Stillstand kommt.

[0015] Eine Vorrichtung der eingangs genannten Art ist erfindungsgemäß mit den Merkmalen des Kennzeichens des Anspruches 13 charakterisiert. Die Vorrichtung umfasst eine Verknüpfungseinheit, die die Taktimpulse des eingehenden Taktsignals abhängig von dem taktsynchronen Steuersignal unterdrückt bzw. durchschaltet. Um dieses taktsynchrone Steuersignal zu generieren, ist, wie bereits erwähnt, ein zyklisches Schieberegister vorgesehen, welchem dasselbe Taktsignal oder ein zum Eingangstakt phasenverschobenes Taktsignal, insbesondere das invertierte Taktsignal, zugeführt wird, wie der Verknüpfungseinheit. Das Schieberegister ist mit einer Steuereinheit verbunden, über die Bitfolgen in das Schieberegister geladen werden können. Mittels eines Steuersignals wird das Laden der Bitkombination in das Schieberegister initiiert.

[0016] Über eine Synchronisationseinheit, die den asynchronen Eingang der Steuereinheit mit dem Eingangstakt synchronisiert, ist der Steuereinheit eine Konfigurationseinheit vorgeschaltet. Diese Konfigurationseinheit umfasst eine Tabelle oder eine Look Up Table (LUT), die Bitfolgen enthält, die von der Steuereinheit in das Schieberegister geladen werden können. Dies hat den Vorteil, dass optimale Bitfolgen in einer LUT abgelegt werden und für den Benutzer der erfindungsgemäßen Vorrichtung eine komplizierte Auswahl der Bitfolgen nicht notwendig ist.

[0017] Durch die Verwendung des Schieberegisters ergibt sich, dass sich die mögliche Anzahl der einstellbaren Frequenzen durch die Länge des Schieberegisters bestimmt, wobei maximal N Teilerverhältnisse möglich sind, wenn N die Anzahl der im Schieberegister befindlichen Bits ist. Somit kann die Anzahl der möglichen Frequenz-Unterteilungsschritte durch die Festlegung der Länge des Schieberegisters eingestellt werden.

[0018] Ein weiterer Vorteil ergibt sich bei der erfindungsgemäßen Vorgangsweise dadurch, dass das Schieberegister zu jedem PLL-Takt bzw. nach einer Schiebeoperation umkonfiguriert werden kann.

[0019] Um zu verhindern, dass durch inadequate Umschaltzeitpunkte kurzfristig höhere Frequenzen bis zur Taktfrequenz auftreten, kann die Möglichkeit des Umschaltens auf bestimmte Zeitpunkte innerhalb des Schiebezyklus, insbesondere auf den Beginn des Schiebezyklus 2/10 österreichisches Patentamt AT505 535B1 2012-04-15 beschränkt werden. Beinhaltet die erfindungsgemäße Ausführungsform eine Konfigurationsschnittstelle mit LUT, sind in diesem die Bitfolgen zur Adaptionskonfiguration enthalten. Weiters verhindert die LUT, dass ungeeignete bzw. nicht verifizierte Werte in das Schieberegister geladen werden und somit das System gestört wird. Als Konsequenz der mit hoher Geschwindigkeit erfolgenden Frequenzänderung ist es möglich, sehr schnell auf einen geänderten Leistungsbedarf des nachgeschalteten Systems zu reagieren.

[0020] Es können mehrere Frequenzadaptionsmodule parallel angeordnet werden, sodass alle erzeugten ausgehenden Taktsignale von einem gemeinsamen zu reduzierenden Basistakt ausgehen.

[0021] Die taktmäßige Entkopplung der Konfigurationseinheit und die damit einhergehende Unterteilung der erfindungsgemäßen Vorrichtung in zwei getrennte Takt-Domains bewirkt, dass nur der essentielle Teil, nämlich die erfindungsgemäße Verrichtung umfassend das Schieberegister, das Clock Gate sowie die Steuereinheit mit dem schnellen PLL Takt betrieben werden müssen, während der übrige Teil der Schaltung nur mit der Frequenz des Ausgangstaktes betrieben wird.

[0022] Ein nachgeschalteter Frequenzteiler bietet die Möglichkeit, dass der duty cycle des ausgehenden Taktsignals 50 %+-1 PLL-Takt beträgt, bei geeigneter Wahl der Bitmuster, was vor allen bei analogen Anwendungen oft notwendig ist.

[0023] Gemäß den Ansprüchen 22 bis 24 können auf einfache Weise mehrere Taktsignale erzeugt werden, welche in einem Zyklus des Schieberegisters zumindest eine gemeinsame Taktflanke aufweisen.

[0024] Fig. 1 zeigt eine Überblicksschaltung der erfindungsgemäßen Schaltung.

[0025] Fig. 2 zeigt eine Detailansicht der digitalen Frequenzadaptionsstufe sowie der Konfigu rationseinheit.

[0026] Fig. 3 zeigt ein Timing-Diagramm der erfindungsgemäßen Schaltung.

[0027] Fig. 4 zeigt beispielhaft für eine Bitlänge von 20 Bit und eine PLL Frequenz von 200 MHz die Zuordnung von Bitfolgen zu den entsprechenden Frequenzen, die sich in der LUT befinden.

[0028] Fig. 5 zeigt die Verschaltung eines Zählers in einer Frequenzadaptionseinheit.

[0029] Fig. 6 zeigt eine erfindungsgemäße Vorrichtung mit einer einzigen Konfigurationseinheit 3 mit mehreren nachgeschalteten digitalen Frequenzadaptionseinheiten 2.

[0030] Fig. 1 zeigt schematisch eine Ausführungsform einer erfindungsgemäßen Vorrichtung. Einem Quarzoszillator 6 ist eine PLL 5 nachgeschaltet, die das zu reduzierende Taktsignal A erzeugt. Dieses eingehende Taktsignal A wird einer digitalen Frequenzadaptionseinheit 2, umfassend ein Schieberegister 8 und eine Steuereinheit 7, und auch einem als Verknüpfungseinheit 1 dienenden Clock gate zugeführt. Der digitalen Frequenzadaptionseinheit 2 ist eine Konfigurationseinheit 3 vorgeschaltet, welche diese asynchron mit der Bitfolge F versorgt. Die digitale Frequenzadaptionseinheit 2 erzeugt ein zum Takt A synchrones Steuersignal B, welches dem Clock gate 1 zugeführt wird. Das Clock gate 1, welches an seinen Eingängen das zum Takt synchrone Steuersignal B sowie den Takt A erhält, verknüpft diese zum Ausgangstakt C, welcher im folgenden an beliebige digitale synchrone Schaltungen weitergeleitet werden kann.

[0031] Fig. 2 zeigt das Schieberegister 8 sowie die Steuereinheit 7 der digitalen Frequenzadaptionseinheit 2 werden vom Taktsignal A angesteuert. Die Steuereinheit 7 der digitalen Frequenzadaptionseinheit 2, welche über einen Synchronisationseingang asynchron das Signal F von der Konfigurationseinheit 3 erhält, liefert das Signal F synchronisiert mit dem Taktsignal A als Bitfolge D, sowie ein weiteres Steuersignal E, welches mit dem Takt A synchronisiert ist, an das Schieberegister 8. Das Schieberegister 8, welches durch Rückkopplung ein zyklisches Verhalten aufweist, liefert das Steuersignal B. Der digitalen Frequenzadaptionseinheit 2 vorge- 3/10 österreichisches Patentamt AT505 535B1 2012-04-15 schaltet ist die Konfigurationseinheit 3, die eine LUT 9 umfasst. Ein Eingangssignal G der Konfigurationseinheit 3 dient der Ansteuerung der LUT 9.

[0032] In Fig. 3 ist mit Bezugsziffer 21 der Eingangstakt versehen mit nummerierten Zeitpunkten bezeichnet. Bezugsziffer 22 zeigt das Verhalten des Ausgangssignals C, wenn die taktsynchrone Bitfolge stets im ON-Zustand ist. Wie man sehen kann, wird der Takt zur Gänze durchgeschaltet. Mit Bezugsziffer 23 wird eine Bitfolge bezeichnet, die jede zweite Taktfolge passieren lässt, während die übrigen Taktflanken unterdrückt werden. Bezugsziffer 24 bezeichnet ein Taktsignal, welches das Taktsignal in vier von zwanzig Fällen durchschaltet, während in allen übrigen Fällen die Taktflanken unterdrückt werden.

[0033] Fig. 4 liefert eine hexadezimale Darstellung der in einer LUT 9 gespeicherten Bitkombination sowie der zugeordneten Frequenzen. So wie in Abb. 3 sind auch hier die entsprechenden verwendeten Frequenzen mit den selben Bezugszeichen markiert. Die hexadezimale Zeichenfolge FFFFF liefert gemäß Bezugszeichen 22 eine Ausgangsfrequenz von 200 MHz. Die Zeichenfolge 55555 liefert gemäß Bezugszeichen 23 eine Ausgangstaktfrequenz von 100 MHz. Gemäß Bezugszeichen 24 liefert die hexadezimale Zeichenfolge 02041 einen Ausgangstakt von 30 MHz.

[0034] Als Verknüpfungseinheit können verschiedene Gatter wie z.B. NAND, AND, OR und NOR verwendet werden.

[0035] In Fig. 5 wird eine alternative Ausführungsform gezeigt, welche einen Zähler 10 sowie einen Vergleicher 11 aufweist. Ziel dieser Anordnung ist es, das Übernehmen der Bitfolge D in das Schieberegister 8 nur zu bestimmten Zeitpunkten, insbesondere nach a*N Schiebeoperationen, zu ermöglichen, wobei a eine beliebige ganze Zahl und N die Länge des Schieberegisters 8 ist. Dadurch wird erreicht, dass in Kombination mit den in Fig. 4 offenbarten, in der LUT 9 gespeicherte Bitfolgen, alle mögliche ausgehenden Taktsignale eine gemeinsame Flanke nach je a*N Schiebeoperationen aufweisen.

[0036] Hierbei zählt der zyklische Zähler 10, insbesondere aufsteigende, Werte zwischen 0 und N-1, wobei N die Länge des Schieberegisters 8 ist. Das Übernehmen der asynchronen Bitfolge D in das Schieberegister 8 ist nur möglich, wenn der zyklische Zähler einen vorgegebenen Wert, insbesondere 0, aufweist. Um dies zu bewerkstelligen, ist ein Vergleicher 12 vorgesehen, welcher den Wert des Zählers 10 mit einem fest vorgegebenen Wert, insbesondere 0, vergleicht. Das Hilfssignal E' kann beispielsweise aus der Änderung der anliegenden Bitkombination F ermittelt werden. Um ein vom Zählerwert abhängiges Nachladen des Schieberegisters 8 zu erzielen, wird der Ausgangswert des Vergleichers 11 mit dem Hilfssignal E' in einer Verknüpfungseinheit 12 verknüpft und dem Ladesteuereingang LD des Schieberegisters 8 zugeführt.

[0037] In Fig. 6 werden auf der Basis des eingehenden Taktsignals A in verschiedenen Frequenzadaptionseinheiten 2, welche einer Konfigurationseinheit 3 nachgeschaltet sind, verschiedene Steuersignals B sowie Ausgangstaktsignale C erzeugt. Hierbei wird in jeder Frequenzadaptionseinheit 2 durch die Wahl von entsprechenden Bitfolgen gemäß Fig. 4 gewährleistet, dass alle Taktsignale innerhalb eines Schiebezyklus des Schieberegisters zumindest eine gemeinsame Flanke aufweisen.

[0038] Dabei sind die einzelnen Frequenzadaptionseinheiten 2 mit demselben eingehenden Taktsignal A versorgt. Weiters ist jeder Frequenzadaptionseinheit 2 eine mit demselben eingehenden Taktsignal A betriebene Verknüpfungseinheit 1 nachgeschaltet, die mit dem jeweiligen Steuersignal B der Frequenzadaptionseinheit 2 gesteuert wird. Die zyklischen Zähler 10, welche sich in der Frequenzadaptionseinheit 2 befinden, weisen denselben Zählerstand auf und haben dieselbe Zykluslänge, welche insbesondere mit der Bitbreite oder Bitlänge des Schieberegisters 8 oder einem ganzzahligen Teiler dieser Bitlänge übereinstimmt. Nimmt die erfindungsgemäße Vorrichtung den Betrieb auf, so werden die Zählerstände aller Zähler 10 auf einen Startwert, insbesondere 0, zurückgesetzt sowie die Schieberegister aller Frequenzadaptionseinheiten 2 geladen. 4/10

Claims (24)

1. österreichisches Patentamt AT505 535 B1 2012-04-15 Patentansprüche 1. Verfahren zum Herabsetzen der Frequenz bzw. zur Verringerung der Häufigkeit des Auftretens von Tankflanken oder Taktzyklen eines, insbesondere periodischen, digitalen Taktsignals (A), wobei die Taktimpulse des digitalen Taktsignals (A) mit einem zum Taktsignal (A) synchronen Steuersignal (B) verknüpft werden, wobei das Steuersignal (B) vorgibt, ob im Zuge der Verknüpfung der entsprechende Taktimpuls des Taktsignals (A) entweder einen Taktimpuls des taktmäßig zu reduzierenden oder durchzuschleifenden Ausgangssignals (C) bewirkt bzw. ausbildet oder ob ein derartiger Taktimpuls unterdrückt wird, dadurch gekennzeichnet, dass das zum Taktsignal (A) synchrone Steuersignal (B) mit einer vorgegebenen Bitfolge (D) durch zyklisches Aneinanderfügen dieser Bitfolge (D) in einem zyklischen Schieberegister (8) erzeugt wird, welches vom Takt des Taktsignals (A) getriggert wird.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Verknüpfung in einer logischen Schaltung (1), vorzugsweise in einem Clock Gate, durchgeführt wird.
3. 3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Flanken des Steuersignals (B) um eine vorgegebene, insbesondere gegenüber der Taktdauer, kurze Zeitspanne, insbesondere 1 bis 10% einer Taktlänge, den Flanken des Taktsignals (A) voreilen, bzw. zu einem früheren Zeitpunkt an der logischen Schaltung (1) anliegen.
4. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Frequenz des Ausgangssignals (C) von dem Verhältnis der Zeitspannen bestimmt wird, für die sich das Steuersignal (B) im eingeschalteten bzw. im ausgeschalteten Zustand befindet.
5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die vorgegebene Bitfolge bzw. -kombination (D), vorzugsweise parallel, synchron zum Taktsignal (A) in das zyklische Schieberegister (8) geladen wird.
6. 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine die Bitfolge (D) generierende Steuerungseinheit (7) und das Schieberegister (8) von, dem selben Taktsignal (A) getaktet werden.
7. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die vorgegebenen, eine bestimmte Taktfrequenz des Ausgangssignals (C) bestimmenden Bitfolgen (D) für ihre Zufuhr an das zyklischen Schieberegister (8) gespeichert werden.
8. 8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Bitfolge (D) abhängig von einem den numerischen Wert der Frequenz des Ausgangssignals (C) bestimmenden Eingangssignal (G) aus einem Speicher (9) ausgewählt und als Bitfolge (F) an die Steuereinheit (7) weitergeleitet wird, wobei die Bitfolge (F) mit dem Taktsignal (A) synchronisiert und an den Ausgang der Steuereinheit (7) als Bitfolge (D) weitergeleitet wird, und dass die Bitfolge (D) durch einen zum Taktsignal (A) synchronen, über die Steuerleitung (E) geleiteten Steuerimpuls in das zyklischen Schieberegister (8) geladen wird.
9. 9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass Änderungen der anliegenden Bitkombination (F) synchron in die Steuereinheit (7) übernommen werden und dass bei der synchronen Übernahme der Bitfolge (D) ein Steuersignal (E) generiert wird, welches eine Übernahme des in der Bitfolge (D) gespeicherten Wortes in das Schieberegister (8) veranlasst.
10. 10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Taktsignal (A) von einem Quarzoszillator (6) und gegebenenfalls einer dem Oszillator nachgeschalteten PLL (5) generiert wird.
11. 11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das taktmäßig reduzierte Ausgangssignal (C) synchronen Bauelementen (4) oder Systemen, insbesondere Mikroprozessoren und/oder Speicherbausteinen, zugeführt wird. 5/10 österreichisches Patentamt AT505 535 B1 2012-04-15
12. 12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, - dass in einem Zähler (10) das ein zyklischer Zählerwert bestimmt wird, welcher synchron zum Taktsignal (A) inkrementiert oder um 1 erhöht wird, - dass der Zählerwert beim Erreichen eines vorgegebenen Wertes, insbesondere der Länge des Schieberegisters (8) oder eines ganzzahligen Teilers der Länge des Schieberegisters (8), zurückgesetzt wird, und - dass eine Bitkombination (D) nur zu Zeitpunkten geladen wird, in denen der Zähler einen vorgegebenen Wert, vorzugsweise den Wert 0, aufweist.
13. 13. Vorrichtung zum Herabsetzen der Frequenz bzw. zur Verringerung der Häufigkeit des Auftretens von Tankflanken oder Taktzyklen eines, digitalen Taktsignals (A), insbesondere zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 10, wobei die Vorrichtung eine logische Schaltung (1) umfasst, der das zu reduzierende Taktsignal (A) zugeführt ist und welche die Taktimpulse des Taktsignals (A) abhängig von einem taktsynchronen Steuersignal (B) unterdrückt oder durchschaltet und ein taktmäßig reduziertes oder identisches Ausgangssignal (C) erstellt, welches bezüglich seiner Flanken mit dem Taktsignal (A) übereinstimmt, dadurch gekennzeichnet, - dass der logischen Schaltung (1) ein vom Takt des eingehenden Taktsignals (A) gesteuertes, insbesondere zyklisches, Schieberegister (8) vorgeschaltet ist, an dessen Ausgang das Steuersignal (B) anliegt.
14. 14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die Verknüpfungseinheit eine logische Schaltung (1), vorzugsweise ein Clock Gate, umfasst, der das Steuersignal (B) zugeführt ist und die vorgibt, ob das entsprechende Taktsignal (A) entweder an den Ausgang (C) der logischen Schaltung (1) geführt oder unterdrückt wird.
15. 15. Vorrichtung nach einem der Ansprüche 13 bis 14, dadurch gekennzeichnet, dass dem Schieberegister (8) eine Steuereinheit (7) vorgeschaltet ist, die eine am Eingang der Steuereinheit (7) anliegende Bitkombination (F) mit dem Taktsignal (A) synchronisiert und, vorzugsweise parallel, an das Schieberegister weiterleitet (D) und ein Ausgangs-Steuersignal (E) abgibt, das die Übernahme der anliegenden Bitkombination (D) in das Schieberegister (8) triggert oder auslöst.
16. 16. Vorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der Steuereinheit (7) eine Konfigurationseinheit (3) vorgeschaltet ist, wobei am Eingang der Konfigurationseinheit (3) ein vorgegebenes Signal (G) anliegt, welches den numerischen Wert der geforderten Frequenz des taktmäßig reduzierten Ausgangssignals (C) darstellt und dass die Konfigurationseinheit (3) einen Look Up Table (9) enthält, in dem vorgegebenen Frequenzen entsprechende Bitfolgen gespeichert sind, sodass am Ausgang der Konfigurationseinheit (3) eine Bitfolge (F) anliegt, welche durch das Eingangssignal (G) aus dem Speicher (9) ausgewählt wurde.
17. 17. Vorrichtung nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass ein zyklischer taktgesteuerter Zähler (10) zur Steuerung des Zeitpunktes der Übernahme der Bitfolge (D) in das Schieberegister (8) in der Steuereinheit (7) vorgesehen ist, dass dem Zähler ein Vergleicher (11) nachgeschaltet ist, welcher den Zählerstand mit einem vordefinierten Wert vergleicht, dass der Zähler (10) einen Takteingang aufweist, an dem das Taktsignal (A) anliegt, dass der Ausgang des Vergleichers (11) sowie die, das Steuersignal (E) führende Leitung am Eingang einerweiteren Verknüpfungseinheit (10) angeschlossen sind und der Ausgang der weiteren Verknüpfungseinheit (10) an den Ladeeingang (LD) des Schieberegisters (8) angeschlossen ist, und dass am Ausgang der weiteren Verknüpfungseinheit (10) ein Steuerimpuls oder ein Steuersignal genau dann anliegt, wenn das Steuersignal (E) aktiv ist und der Vergleicher (11) die Gleichheit seiner Eingangssignale feststellt.
18. 18. Vorrichtung nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass der Zählzyklus des Zählers (10) und die Länge des Schieberegisters (8) gleich lang sind. 6/10 österreichisches Patentamt AT505 535 B1 2012-04-15
19. 19. Vorrichtung nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass der Zyklus des Zählers (10) und der Schiebezyklus des Schieberegisters (8) synchron beginnen bzw. ablaufen.
20. 20. Vorrichtung nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass das Laden neuer Bitfolgen (D) in das Schieberegister (8) periodisch nach dem Ablauf je einer bestimmten Anzahl von Taktflanken erfolgt, wobei die Anzahl der Taktflanken der Länge des Zählzyklus des zyklischen Zählers (10) entspricht.
21. 21. Vorrichtung nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, dass dem ausgehenden Taktsignal (C) ein Frequenzhalbierer, insbesondere ein Flipflop, nachgeschaltet ist.
22. 22. Vorrichtung nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, dass mehrere digitale Frequenzadaptionseinheiten (2) vorgesehen sind, welche an einer gemeinsamen Konfigurationseinheit (3) angeschlossen sind und an dasselbe Taktsignal (A) angeschlossen sind.
23. 23. Vorrichtung nach Ansprüche 22, dadurch gekennzeichnet, dass die Länge der in den Frequenzadaptionseinheiten (2) befindlichen Schieberegister (8) gleich ist.
24. 24. Vorrichtung nach einem der Ansprüche 22 bis 23, dadurch gekennzeichnet, dass die zyklischen Zähler der Frequenzadaptionseinheiten (2) mit dem Taktsignal (A) synchronisiert sind, und insbesondere denselben Zählerstand aufweisen. Hierzu 3 Blatt Zeichnungen 7/10