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Analog-Digital-Umsetzer nach dem Prinzip der zeitlich gestaffelten Codierung
Die Erfindung bezieht sich auf einen Analog-Digital-Umsetzer nach dem Prinzip der zeitlich gestaffelten Codierung, für Geräte und Anlagen zur Verarbeitung von im besonderen sehr breitbandigen elektrischen Signalen.
Codierer dieser Art ermöglichen es, den zeitlichen Rahmen für die Codierung eines Amplitudenwertes über den durch zwei aufeinanderfolgendeAmplitudenproben gegebenen Zeitraum (Abtastperiode) hinaus auszudehnen und eignen sich daher besonders für die Verarbeitung breitbandiger Signale. Hiezu wird der Codiervorgang in Teilcodiervorgänge zerlegt und das Ergebnis eines Teilcodiervorganges zusammen mit dem inzwischen gespeicherten Analogwert dem nächsten Teilcodierer zugeführt, der eine zweite Teilcodierung vornimmt. Gleichzeitig kann der erste Teilcodierer schon den nächsten Abtastwert verarbeiten. Auf den zweiten Teilcodierer kann gegebenenfalls noch ein dritter und auf diesen ein weiterer usw. folgen. Die Teilcodierer selbst können für ein, zwei und mehr Binärelemente ausgelegt sein.
In dem Falle, in dem jeder Teilcodierer nur einem Binärelement zugeordnet ist, müssen so viele Teilcodierer, wie der gewünschte Code Binärelemente aufweist, hintereinander geschaltet werden. Die Teilcodierer bestehen im wesentlichen aus wenigstens einem Entscheider mit Bewerter und einem Netzwerk, von denen der Entscheider der eigentlichen Codierung und das Netzwerk zusammen mit dem Bewerter der Erzeugung des dem im Zuge der Umsetzung nachfolgenden Teilcodierer zuzuführenden Amplitudenwertes dient. Das Netzwerk hat hiebei vor allem die Aufgabe, den Analogwert über die Zeit hinweg zu verzögern, die der Entscheider einschliesslich des Bewerters fur seine Funktion benötigt.
Es sind nach dem Prinzip der zeitlich gestaffelten Codierung arbeitende Analog-Digital-Umsetzer bekannt, bei denen das Netzwerk im wesentlichen aus einer Verzögerungsleitung besteht, die dabei von einem Koaxialleitungsabschnitt realisiert ist. Verzögerungsleitungen dieser Art lassen sich mit den an sie zu stellenden Anforderungen bei erträgliche Aufwand nur verwirklichen, solange sowohl die Bandbreite des zu codierenden Analogsignals als auch die Stellenzahl des verwendeten binären Codes in angemessenen Grenzen bleiben. Zur Umsetzung beispielsweise eines Signals von 5 MHz Bandbreite mit 256 Amplitudenstufen entsprechend einem binären Code mit n = 8 Elementen lassen sich die durch die hohe Codiergeschwindigkeit und-genauigkeit bedingten Forderungen hinsichtlich Reflexionsfaktor, Dämpfungs- und Phasengang für diese Verzögerungsleitungen praktisch nicht mehr erfüllen.
Der Erfindung liegt die Aufgabe zugrunde, für einen mit hoher Codiergeschwindigkeit und-genauigkeit arbeitenden Analog-Digital-Umsetzer der einleitend beschriebenen Art einen einfachen, die geschilderten Schwierigkeiten überwindenden Lösungsweg aufzuzeigen.
Ausgehend von einem Analog-Digital-Umsetzer nach dem Prinzip der zeitlich gestaffelten Codierung für Geräte und Anlagen zur Verarbeitung von im besonderen sehr breitbandigen elektrischen Signa-
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len, bestehend aus zwei und mehr Teilcodierern, denen Amplitudenwerte des umzusetzenden Analog- signals nacheinander im Rhythmus einer wenigstens der zweifachen Signalbandbreite entsprechenden
Signalabtastfrequenz zugeführt sind und bei dem die Teilcodierer jeweils wenigstens einen Entscheider mit Bewerter sowie ein Netzwerk umfassen, von denen der Entscheider der eigentlichen Codierung und das Netzwerk zusammen mit dem Bewerter der Erzeugung des dem im Zuge der Umsetzung nachfolgen- den Teilcodierer zuzuführenden Amplitudenwertes dient, dadurch gekennzeichnet,
dass das einen Trep- penspannungserzeuger darstellende Netzwerk aus einer Verstärkerschaltung in Reihe mit einem Speicher und einer im Rhythmus der Signalabtastfrequenz gesteuerten Schalteinrichtung besteht und dass die auf die einzelnen in Kette geschalteten Teilcodierer bezogenen Steuerpulse für die Schalteinrichtungen der betreffenden Treppenspannungserzeuger im Sinne einer gegenseitig unabhängigen Arbeitsweise der ein- zelnen Teilcodierer in ihrer Aufeinanderfolge in der Phase gegenseitig verschoben sind.
Die erfindungsgemässe Ausbildung des Netzwerkes für die Überbrückung der Funktionszeit von Ent- scheider und Bewerter durch einen als Zwischenspeicher wirksamen Treppenspannungserzeuger, ermög- licht es, das Analogsignal bei verhältnismässig geringem Aufwand auch bei höchsten Anforderungen an die Linearität zu verzögern. Damit erweist sich aber der Erfindungsgegenstand in ausserordentlich vor- teilhafter Weise bei grosser Codiergenauigkeit als für sehr hohe Codiergeschwindigkeiten geeignet.
An sich kann das umzusetzende Analogsignal dem Codierer in kontinuierlicher Form angeboten werden. Jedoch ist es zweckmässig, es zuvor im Rhythmus der Signalabtastfrequenz in einem dem Codierer vorgeschalteten Treppenspannungserzeuger in ein Treppensignal umzuformen.
Jeder Treppenspannungserzeuger kann in vorteilhafter Weise einen ersten Verstärker aufweisen, der mit seinem Ausgang über die Schalteinrichtung auf eine, den eigentlichen Speicher darstellenden Kondensator arbeitet, dem sich ein zweiter Verstärker anschliesst.
Bei einem bevorzugten Ausführungsbeispiel ist jeder Teilcodierer zur Erzeugung nur eines Elementes des n-stelligen binären Codes ausgestaltet.
In diesem Falle besteht, abgesehen vom letzten Teilcodierer, zweckmässig jeder Teilcodierer aus zwei einander parallelgeschalteten Signalwegen, von denen der eine durch einen Treppenspannungserzeuger und der andere vom gegebenenfalls durch vor-und nachgeschaltete Trennverstärker erweiterten Entscheider gebildet ist, von denen der ausgangsseitige Trennverstärker des Entscheiders den Bewerter mit umfasst. Dabei sind die Teilcodierer entsprechend der abnehmenden Rangfolge der sie darstellenden n Codeelemente hintereinander geschaltet. Die Reihenschaltung der Teilcodierer ermöglicht in besonders einfacher Weise den Aufbau des Gesamtcodierers in einzelnen Baugruppen, die dabei jeweils von einem Teilcodierer gebildet sind.
Besonders günstig gestalten sich die Verhältnisse, wenn ein solcher aus n in Reihe geschalteten, ein Element darstellenden Teilcodierern nach der Erfindung zur Umsetzung eines Analogsignals in einen n Stellen aufweisenden gewöhnlichen binären Code vorgesehen wird. In diesem Falle können nämlich die Entscheider sämtlicher Teilcodierer dadurch gleich ausgebildet werden, indem die Stufenverstärkung eines Teilcodierers längs eines vom Treppenspannungserzeuger gebildeten Signalweges zwei beträgt.
Der Entscheider und die Schalteinrichtung des Treppenspannungserzeugers eines Teilcodierers werden zweckmässig vom gleichen Taktpuls gesteuert, Dabei unterscheiden sich die Taktpulse für die Schalt- einrichtung des Treppenspannungserzeugers und den Entscheider von zwei unmittelbar aufeinanderfolgenden Teilcodierern voneinander durch eine 1800 Phasenverschiebung.
Um unter anderem den Einfluss von äusseren Störungen auf den Analog-Digital-Umsetzer nach der Erfindung möglichst klein zu machen, ist es sinnvoll, die Teilcodierer sowohl hinsichtlich ihres Einund Ausganges als auch hinsichtlich der sie darstellenden Signalwege zwischen Ein- und Ausgang erdsymmetrisch aufzubauen.
An Hand von in den Zeichnungen dargestellten Ausführungsbeispielen soll die Erfindung im folgenden noch näher erläutert werden.
In den Zeichnungen bedeuten : Fig. 1 ein Prinzipschaltbild für einen mit zeitlich gestaffelter Codierung arbeitenden Analog-Digital-Umsetzer nach der Erfindung ; Fig. 2 ein Funktionsschema zum Prinzipschaltbild nach der Fig. l ; Fig. 3 das Blockschaltbild eines Analog-Digital-Umsetzers nach der Erfindung ; Fig. 4 ein Zeitdiagramm der an verschiedenen Stellen der Schaltung nach der Fig. 3 auftretenden Spannungen und Fig. 5 das Blockschaltbild eines weiteren Analog-Digital-Umsetzers nach der Erfindung.
Das Prinzipschaltbild nach der Fig. 1 stellt einen Analog-Digital-Umsetzer fur einen n = 3 Stellen aufweisenden binären Code dar. Zur Gewinnung der drei Stellen des binären Codes weist die Schaltung drei Teilcodierer auf, von denen die Teilcodierer für das höchstwertige Element --1-- und das zweit-
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höchstwertlge Element --2-- jeweils aus einem Entscheider --E1 bzw. E2--, einem Treppenspannungserzeuger --Tpl bzw. Tp2--und einem Verstärker--Vl bzw. V2-- bestehen. Der Teilcodierer für das niedrigstwertige Element --3-- sieht dagegen lediglich den Entscheider --E3-- vor. Die Codeelemente treten hiebei au den entsprechend mit --1 bis 3-- bezeichneten Ausgängen der Entscheider-El bisE3- auf.
Das umzusetzende Analogsignal--Si--wird dem Eingang --e-- zugeführt, der hiebei der Eingang des ersten Teilcodierers für das höchstwertige Element --1-- ist. Die den Entscheidern--El und E2-- parallelgE-schalteten Treppenspannungserzeuger --Tp1 und Tp2-- verzögern das Analogsignal --Si-zwischen den Schaltungspunkten--1 und II-- bzw. den am Ausgang des Verstärkers--VI--auftreten- den Rest d.'s Analogsignals zwischen den Schaltungspunkten --III und IV--um die Zeit--At--im Sinne einer Überbrückung der Entscheiderzeiten der Entscheider--El bzw. E2--.
Da eine Überbrückung der Entscheideizeit des letzten Entscheiders --E3-- nicht mehr erforderlich ist, wird der am Schaltungspunkt--V--des Ausgangs des Verstärkers --V2-- auftretende Signalrest lediglich dem Eingang des genannten letzten Entscheiders zur Bewertung zugeffihrt.
Zum besseren Verständnis der Wirkungsweise der bei der Schaltung nach Fig. 1 zum Tragen kommenden zeitgestaffelten Codierung dient das in Fig. 2 angegebene Funktionsschema. Hiebei ist angenommen, dass die Amplitude des Analogsignals--Si--zwischen den Werten +A und-A liegen kann und entsprechend den von einem dreistelligen Binärcode darzustellenden acht Amplitudenwerten in acht Quantisierungsintervalle 0 - 7 unterteilt ist. Wie die Fig. 2 erkennen lässt, ist die über der Abszisse aufgetragene Signalamplitude vom Wert-A bis +A in dem mit 1 bezeichneten Bereich der Abszisse in Gestalt von die einzelnen Quantisierungsintervalle darstellenden übereinander angeordneten Kästchen angegeben.
Eine gleiche Darstellungsweise ist in den mit--II bis V--bezeichneten Bereichen auf der Abszisse vorgenommen. Die Bereiche--I bis V--entsprechen hiebei den Schaltungspunkten --I bis V-- in
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die Amplitude einem der unterhalb der Abszisse vorhandenen Quantisierungsintervalle--0 bis 3-- oder aber einem der oberhalb der Abszisse liegenden Quantisierungsintervalle--4 bis 7-zuzuordnen ist. Ist der einen Augenblickswert des Analogsignals darstellende Amplitudenwert positiv, so wird von ihm der Wert A/2 abgezogen ; ist er negativ, so wird der Wert A/2 addiert. In Fig. 1 ist dies durch den mit A/2 bezeichneten Pfeil in der Zuleitung vom Ausgang des Entscheiders--El--zum Schaltungspunkt-H- angedeutet.
Die durch diese Addition oder Subtraktion des Wertes A/2 zum Augenblickswert des Ana- logsignals vollzogene Bewertung erfolgt durch einen vom Entscheider--El--mitumfaËtenBewerter. Die Bewertung wird dadurch möglich, dass der Treppenspannungserzeuger--Tpl--die Entscheiderzeit überbrückt. Die Addition bzw. die Subtraktion des Wertes A/2 ist im Funktionsschema der Fig. 2 im Bereich --II-- der Abszisse dadurch zum Ausdruck gebracht, dass entweder die Quantisierungsintervalle --0 bis 3-- des Bereiches --1-- um den Wert A/2 nach oben bzw. die Quantisierungsintervalle--4 bis 7--um den Wert A/2 nach unten verschoben angegeben sind.
Der auf diese Weise gebildete, dem folgenden Teilcodierer für die weitere Codierung zuzuführende neue Amplitudenwert wird im Verstärker --VI-- um den Faktor --2-- verstärkt (Abschnitt ill). Diese Massnahme ist zwar nicht erforderlich, hat jedoch den Vorteil, dass seine Bewertung im Entscheider --E2-- nicht nur in der gleichen Weise durchgeführt werden kann, sondern dass ihm im Schaltungspunkt--IV--in Abhangigkeit des Entschei- derergebnisses dieses Entscheiders wieder der gleiche Wert A/2 addiert oder subtrahiert werden kann.
Der Entscheider --E2-- entscheidet wie der erste Entscheider wieder darüber, ob der seinem Eingang zugeführte Amplitudenwert positiv oder negativ ist. Ist er positiv, d. h. stimmt er mit einem der Quan- tisierungsintervalle --2, 3,6, 7-- überein, dann wird der Wert A/2 davon subtrahiert ; ist er negativ, d. h. stimmt er mit einem der Quantisierungsintervalle --0, 1,4, 5-- überein, dann wird der Wert A/2 hinzu addiert. Dieser Bewertungsvorgang ist in Fig. l wieder durch den mit A/2 bezeichneten Pfeil in der Verbindung zwischen dem Ausgang des Entscheiders --E2-- und dem Schaltungspunkt --IV-angedeutet. Das Ergebnis dieser Addition bzw. Subtraktion ist in dem mit-IV-bezeichneten Bereich auf der Abszisse in entsprechender Weise angegeben.
Der nunmehr noch vom dritten Teilcodierer auszuwertende, im Schaltungspunkt-IV-nach Fig. l neu gebildete Amplitudenwert wird über den Verstärker --V2-- mit dem Verstärkungsgrad --2-- dem Eingang des Entscheiders --E3-- zugeführt (Abschnitt --V--). Die Entscheider-El bis E3-- geben an die Ausgänge für die Elemente-1 bis 3-- je nachdem, ob die Entscheider einen positiven oder negativen Wert feststellen, eine binäre "Eins" oder eine binäre "Null" ab.
Das nähere Einzelheiten angebende Blockschaltbild der Fig. 3 für ein Ausführungsbeispiel eines Ana-
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Erfindungüber dem am Eingang des Verstarkers--V1--aniiegenden Treppensignal um eine halbe Stufenbreite versetzt ist. Auf diese Weise wird die Zeit des Entscheiders --E1-- einschliesslich der Zeit des von ihm gesteuerten Bewerters überbrückt, so dass die Überlagerung der Spannung am Ausgang-b--des Verstärkers --TV1'-- zum Treppenspannungssignal hinsichtlich des geprüften Amplitudenwertes am Schal- tungspunkt --d-- phasenrichtig erfolgen kann.
In analoger Weise wiederholt sich dieser Vorgang für den am Ausgang des zweiten Teilcodierers jeweils anstehenden zu prüfenden Amplitudenwert des Analogsignals. Dies ist dadurch ermöglicht, dass der den zweiten Teilcodierer hinsichtlich des Schalters --S2-- des Treppenspannungserzeugers und des Entscheiders--E2-- steuernde Takt --T2-- gegenüber dem auf die entsprechenden Elemente des ersten Teilcodierers einwirkenden Taktes--T1--um eine halbe Taktperiode verschoben ist.
Selbstverständlich ist es nicht zwingend, das eingangsseitige Treppensignal wie auch diehieraus abgeleiteten Signale jeweils in der Mitte einer Treppenstufe abzutasten. Zweckmässig wird der Abtastzeitpunkt so festgelegt, dass irgendwelche Einflüsse, beispielsweise Einschwingvorgänge für den zu prüfenden Signalwert im Zeitpunkt eines Taktimpulses nicht mehr bzw. noch nicht wirksam sind.
Damit der Analog-Digital-Umsetzer nach der Erfindung unter anderem weitgehend gegen äussere Störbeeinflussungen abgesichert ist, ist es ausserordentlich vorteilhaft, ihn symmetrisch aufzubauen. Ein entsprechendes Blockschaltbild für ein zur Fig. 1 und zur Fig. 3 analoges Ausführungsbeispiel ist in Fig. 5 dargestellt. Die einzelnen Teilcodierer unterscheiden sich, abgesehen von ihrem symmetrischen Aufbau von den Teilcodierern des in Fig. 3 dargestellten Analog-Digital-Umsetzers lediglich dadurch, dass hier der entscheiderausgangsseitige Verstärker --TV1'bzw. TV2'-- nicht nur die Bewertung durchführt, son- dern auch den Elementausgang abgibt.
Der vom ausgangsseitigen Signal des Treppenspannungserzeugers in Abhängigkeit des Entscheiderergebnisses zuzufügende oder abzuziehende Bewertungsgrösse wird mit Hilfe einer Stromquelle --1-- und eines vom Verstärker --TV1' bzw. TV2'-- gesteuerten Umschalters --U1 bzw. U2-- ermöglicht : d. h, je nach dem Entscheiderergebnis wird die Stromquelle --1-- an den einen Ausgang bzw. an den andern Ausgang des symmetrischen Treppenspannungserzeugers angelegt.
Die Elementausgänge --1 und 2-- stehen mit einer ersten Verzögerungseinrichtung --L1-- in Verbindung, die aus einer Verzögerungsschaltung --Kl-- für den Elementausgang --1-- des ersten Teilcodierers und eine Verzögerungsschaltung --K2-- für den Elementausgang --2-- des zweiten Teilcodierers besteht. Diese Verzögerungsschaltungen sind so bemessen, dass an ihren Ausgängen das in einer
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des UND-Gatters --G1-- mit dem Eingang der Verzögerungsschaltung--KI'--, der Ausgang des UNDGatters --G2-- mit dem Ausgang der Verzögerungsschaltung --Kl'-- bzw. dem Eingang der Verzöge- rungsschaltung --K2'-- und der Ausgang des UND-Gatters --G3-- mit dem Ausgang der den Ausgang der Verzögerungseinrichtung --L2-- stellenden Verzögerungsschaltung - -K2'-- verbunden.
Diese zweite Verzögerungseinrichtung setzt die an den Ausgängen der UND-Gatter parallel ankommenden Codeelemente in ein Zeitmultiplexsignal um, das dann am Ausgang der Verzögerungseinrichtung abgenommen wird.
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