KR101520141B1 - 통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법 - Google Patents

통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법 Download PDF

Info

Publication number
KR101520141B1
KR101520141B1 KR1020117009958A KR20117009958A KR101520141B1 KR 101520141 B1 KR101520141 B1 KR 101520141B1 KR 1020117009958 A KR1020117009958 A KR 1020117009958A KR 20117009958 A KR20117009958 A KR 20117009958A KR 101520141 B1 KR101520141 B1 KR 101520141B1
Authority
KR
South Korea
Prior art keywords
communication packet
bit
component
identifier
communication
Prior art date
Application number
KR1020117009958A
Other languages
English (en)
Other versions
KR20110089129A (ko
Inventor
시아막 타발래이
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Publication of KR20110089129A publication Critical patent/KR20110089129A/ko
Application granted granted Critical
Publication of KR101520141B1 publication Critical patent/KR101520141B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

실시예에 따르면, 시스템은 제 1 컴포넌트 및 제 2 컴포넌트를 포함한다. 시스템은 제 1 및 제 2 컴포넌트 사이의 통신 인터페이스를 또한 포함한다. 제 1 컴포넌트로부터 제 2 컴포넌트로 전송된 통신 패킷은 비트 반전 식별자를 포함한다.

Description

통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법{BIT INVERSION FOR COMMUNICATION INTERFACE}
선택적 데이터 비트 반전은 다양한 상황에서 전력 소비를 감소시킬 수 있다. 일반적으로, 전력 소비는 디폴트 전압 레벨을 다른 상태(고 또는 저)로 강제하는 것의 발생을 감소시킴으로써 감소된다. 예를 들어, 선택적 비트 반전이 휘발성 메모리 내에 데이터를 저장하는 전력 소비를 감소시키는데 사용될 수 있다. 선택적 비트 반전은 또한 통신 인터페이스를 통해 데이터를 전송하는 전력 소비를 감소시키는데 사용될 수 있다.
반전된 비트를 정확하게 해석하고 그리고/또는 원래 데이터를 복원하기 위해, 비트 반전의 발생에 관한 통지를 제공할 필요가 있다. 예를 들어, 핀 및 대응 로직이 비트 반전이 발생할 때 신호하기 위해 전자 컴포넌트에 추가될 수 있다. 불행하게도, 이러한 핀은 비트 반전 기술을 채용하는 비용을 바람직하지 않게 증가시킨다.
본 발명의 예시적인 실시예의 상세한 설명을 위해, 이제 첨부 도면을 참조할 것이다.
도 1a는 다양한 실시예에 따른 시스템을 도시하는 도면.
도 1b는 다양한 실시예에 따른 다른 시스템을 도시하는 도면.
도 2는 다양한 실시예에 따른 통신 패킷을 도시하는 도면.
도 3a 및 도 3b는 다양한 실시예에 따른 통신 패킷 그룹을 도시하는 도면.
도 4는 다양한 실시예에 따른 방법을 도시하는 도면.
도 5는 다양한 실시예에 따른 컴퓨터 시스템을 도시하는 도면.
표기법 및 명명법
특정 용어가 특정 시스템 컴포넌트를 칭하기 위해 이하의 상세한 설명 및 청구범위 전체에 걸쳐 사용된다. 당 기술 분야의 숙련자가 이해할 수 있는 바와 같이, 컴퓨터 회사는 상이한 명칭으로 컴포넌트를 칭할 수 있다. 이 명세서는 기능이 아닌 명칭이 상이한 컴포넌트들을 구별하도록 의도된 것은 아니다. 이하의 설명 및 청구범위에서, 용어 "구비하는" 및 "포함하는"은 개방형 방식으로 사용되고, 따라서 "포함하지만, 이에 한정되는 것은 아닌"을 의미하는 것으로 해석되어야 한다. 또한, 용어 "결합" 또는 "결합되다"는 간접, 직접, 광학 또는 무선 전기 접속을 의미하도록 의도된다. 따라서, 제 1 디바이스가 제 2 디바이스에 결합되면, 이 접속은 직접 전기 접속을 통한 것, 다른 디바이스 및 접속부를 경유하는 간접 전기 접속을 통한 것, 광학 전기 접속을 통한 것, 또는 무선 전기 접속을 통한 것일 수 있다. 용어 "시스템"은 2개 이상의 하드웨어 및/또는 소프트웨어 컴포넌트의 집합을 칭하고, 전기 디바이스 또는 디바이스들 또는 그 서브시스템을 칭하는데 사용될 수 있다. 또한, 용어 "소프트웨어"는 소프트웨어를 저장하는데 사용된 매체에 무관하게, 프로세서 상에서 실행할 수 있는 임의의 실행 가능 코드를 포함한다. 따라서, 때때로 "매립된 펌웨어"라 칭하는 비휘발성 메모리 내에 저장된 코드가 소프트웨어의 정의 내에 포함된다.
상세한 설명
이하의 설명은 본 발명의 다양한 실시예에 관한 것이다. 이들 실시예 중 하나 이상이 바람직할 수 있지만, 개시된 실시예는 청구범위를 포함하여 본 명세서의 범주를 한정하는 것으로서 해석되거나 달리 사용되어서는 안된다. 게다가, 당 기술 분야의 숙련자는 이하의 설명이 광범위한 용례를 갖고, 임의의 실시예의 설명이 단지 그 실시예의 예시인 것을 의미하고 청구범위를 포함하는 본 명세서의 범주가 그 실시예에 한정되는 것을 암시하도록 의도된 것은 아니라는 것을 이해할 수 있을 것이다.
본 명세서에 개시된 실시예는 비트 반전을 위한 방법 및 시스템에 관한 것이다. 적어도 몇몇 실시예에서, 통신 패킷은 통신 패킷의 반전된 비트 및/또는 적어도 하나의 후속 통신 패킷의 반전된 비트와 관련된 비트 반전 표시자를 포함한다. 통신 패킷을 수신하는 컴포넌트는 비트 반전 표시자를 점검하고(통신 패킷의 사전 결정된 위치에서) 이에 따라 반전된 비트를 처리하도록 구성된다.
도 1a는 실시예에 따른 시스템(100A)을 도시한다. 시스템(100A)에서, 제 1 컴포넌트(120)는 통신 인터페이스(130)를 경유하여 제 2 컴포넌트(140)에 결합된다. 예를 들어, 몇몇 실시예에서, 제 1 컴포넌트(120)는 프로세서이고, 제 2 컴포넌트(140)는 동적 랜덤 액세스 메모리(DRAM)이다. 대안적인 실시예에서, 제 1 컴포넌트(120)는 송신기(또는 송수신기)이고, 제 2 컴포넌트(140)는 수신기(또는 송수신기)이다. 제 1 및 제 2 컴포넌트 그룹의 다른 예는, 메모리 디바이스와 쌍을 이룬 메모리 제어기, I/O 디바이스와 쌍을 이룬 입력/출력(I/O) 버스 제어기, 종단 디바이스(end-device)와 쌍을 이룬 링크 개시기 및 링크 개시기와 쌍을 이룬 링크 응답기를 포함하지만, 이들에 한정되는 것은 아니다.
도시된 바와 같이, 제 1 컴포넌트(120)는 통신 패킷 로직(124) 및 비트 반전 로직(128)을 포함한다. 통신 패킷 로직(124)은 제 1 컴포넌트(120)로부터 제 2 컴포넌트(140)로 전송될 통신 패킷을 준비한다. 예로서, 제 1 컴포넌트(120)가 프로세서에 대응하고 제 2 컴포넌트(140)가 DRAM에 대응하면, 통신 패킷은 기록 패킷에 대응할 수 있다. 다른 예로서, 제 1 컴포넌트(120)가 송신기에 대응하고 제 2 컴포넌트(140)가 수신기에 대응하면, 통신 패킷은 관리 또는 데이터 질의, 스누프(snoop) 또는 디렉토리 업데이트에 대응할 수 있다.
비트 반전 로직(128)은 통신 패킷(또는 통신 패킷에 관한 정보)을 수신하고 비트 반전이 적합한지 여부를 판정한다. 예를 들어, 비트 반전 적합성은 비트 반전이 전력 소비를 감소시키고, 신호 완전성을 향상시키고, 보안을 증가시키고, 그리고/또는 오류 확률을 감소시키는지 여부에 기초할 수 있다. 비트 반전이 적합하지 않으면, 통신 패킷은 비트의 반전 없이 그리고 비트 반전 표시자 없이 제 1 컴포넌트(120)로부터 제 2 컴포넌트(140)로 전송된다. 대안적으로, 통신 패킷은 비트 반전이 사용되고 있지 않다는 것을 알리는 비트 반전 표시자가 함께 전송될 수 있다.
비트 반전이 적합하면, 비트 반전 로직(128)은 비트를 반전함으로써 통신 패킷을 수정하거나, 통신 패킷 로직(124)에게 사전 결정된 알고리즘에 기초하여 비트를 반전함으로써 통신 패킷을 수정하도록 명령한다. 현재 공지되어 있는 또는 이후에 개발될 사용될 수 있는 다수의 알고리즘이 존재하기 때문에 실시예는 임의의 특정 비트 반전 알고리즘에 한정되는 것은 아니다. 비트 반전 로직(128)은 또한 대응 비트 반전 표시자가 통신 패킷 내에 포함될 수 있게 한다. 예를 들어, 몇몇 실시예에서, 반전된 비트를 갖는 각각의 통신 패킷은 그 고유의 비트 반전 표시자를 포함할 수 있다. 추가적으로 또는 대안적으로, 통신 패킷은 적어도 하나의 후속 통신 패킷을 위한 비트 반전 표시자를 포함할 수 있다.
도시된 바와 같이, 제 2 컴포넌트(140)는 통신 인터페이스(130)를 경유하여 수신된 통신 패킷의 해석 및 처리를 지원하기 위한 패킷 해석 로직(142)을 포함한다. 실시예에 따르면, 패킷 해석 로직(142)은 수신된 통신 패킷을 비트 반전 표시자의 존재 및/또는 값에 대해 점검한다. 비트 반전 표시자의 존재의 검출시에, 패킷 해석 로직(142)은 사용되고 있는 비트 반전 알고리즘에 기초하여 대응 반전된 비트를 해석하고 그리고/또는 복원하도록 동작한다. 대안적으로, 사전 결정된 비트 반전 표시자 값의 검출시에, 패킷 해석 로직(142)은 사용되고 있는 비트 반전 알고리즘에 기초하여 대응 반전된 비트를 해석하고 그리고/또는 복원하도록 동작한다.
도 1b는 실시예에 따른 다른 시스템(100B)을 도시한다. 도 1b에서, 통신 패킷 로직(124)은 파이프라인(126)을 포함한다. 달리 말하면, 통신 패킷을 준비하고 전송하는 프로세스는 다수의 프로세싱 스테이지를 수반한다. 파이프라인(126)에 액세스함으로써, 비트 반전 로직(128)은 다수의 사이클이 경과될 때까지 전송되지 않을 수 있는 통신 패킷(또는 통신 패킷에 관한 정보)을 수신한다. 따라서, 비트 반전 로직(128)은 비트 반전이 파이프라인 내의 계류중인 통신 패킷에 적합한지 여부를 판정할 수 있다. 예로서, 파이프라인(126)이 10개의 스테이지를 가지면, 비트 반전 로직(128)은 비트 반전이 파이프라인 내의 통신 패킷의 최대 임계수(10이 이 예에서 최고 가능한 양임)에 적합한지 여부를 판정할 수 있다.
비트 반전이 적합하면, 비트 반전 로직(128)은 비트를 반전함으로써 통신 패킷을 수정하거나 통신 패킷 로직(124)에게 비트를 반전함으로써 통신 패킷을 수정하라고 명령한다. 비트 반전 로직(128)은 또한 대응 비트 반전 표시자가 통신 패킷 내에 포함될 수 있게 한다. 전술된 바와 같이, 각각의 통신 패킷은 그 고유의 비트 반전 표시자 및/또는 적어도 하나의 후속의 통신 패킷을 위한 비트 반전 표시자를 가질 수 있다.
도 2는 실시예에 따른 통신 패킷(200A)을 도시한다. 도시된 바와 같이, 통신 패킷(200A)은 비반전 비트를 갖는 제 1 섹션(202) 및 반전된 비트(대각선 스트라이프로 표현됨)를 갖는 제 2 섹션(204)을 포함한다. 제 1 섹션(202)은 제 2 섹션(204)과 관련된 비트 반전 표시자(206)를 포함한다. 달리 말하면, 비트 반전 표시자(206)는 제 2 섹션(204)이 반전된 비트를 갖는 것을 신호하는데 사용된다.
적어도 몇몇 실시예에서, 제 1 섹션(202)은 통신 패킷(200A)의 명령 필드의 적어도 일부에 대응한다. 예를 들어, 명령 필드는 기록 동작, 관리 동작, 스누프 동작, 디렉토리 업데이트 동작 또는 다른 명령을 지시할 수 있다. 이러한 실시예에서, 제 2 섹션(204)은 명령 필드, 데이터 필드 및/또는 어드레스 필드의 부분에 대응한다. 일반적으로, 제 2 섹션(204)은 비트 반전 표시자(206)를 따르고 제 2 컴포넌트(140)로 하여금 비트 반전 표시자(206)를 해석하고 비반전 비트가 아닌 반전된 비트를 처리하도록 자신을 구성하기에 충분한 시간을 허용하는 임의의 섹션일 수 있다.
도 3a는 실시예에 따른 통신 패킷 그룹(300A)을 도시한다. 도 3a에서, 통신 패킷 그룹(300A)은 적어도 하나의 후속 통신 패킷(200B)으로 이어지는 통신 패킷(200A)을 포함한다. 도시된 바와 같이, 적어도 하나의 후속 통신 패킷(200B)은 통신 패킷(200A)의 반전 표시자(206)에 의해 시그널링된 반전된 비트를 갖는다. 실시예에 따르면, 후속의 통신 패킷(200B)은 비반전 비트를 갖는 제 1 섹션(202B) 및 반전된 비트를 갖는 제 2 섹션(204B)을 포함할 수 있다. 그러나, 다른 후속의 통신 패킷 실시예가 다양할 수 있다. 예를 들어, 몇몇 후속 통신 패킷은 반전된 비트를 갖지 않거나 모두 반전된 비트를 가질 수 있다. 또한, 반전된 비트의 배치도 다양할 수 있다[예를 들어, 제 1 섹션(202B)은 반전된 비트를 가질 수 있고, 제 2 섹션(204B)은 비반전 비트를 가질 수 있음].
일반적으로, 비트 반전 시그널링의 복잡성은 프로세싱 요건 및/또는 통신 패킷 내로의 비트 반전 표시자(206)의 배치를 용이하게 하기 위해 최소화되어야 한다. 예를 들어, 많은 통신 프로토콜들은 현재 명령 필드 내 모든 비트를 사용하는 것이 아니며 그리고/또는 빈번히 사용되지는 않는 특정 용도 비트를 규정한다. 이러한 비트(개별적으로 또는 함께)는 비트 반전 표시자(206)로서 사용될 수 있다. 이들 실시예에서, 제 1 섹션(202) 내의 비트 반전 표시자(206)의 위치는 사용되고 있지 않은 이용 가능한 비트(들)에 대응한다. 명령 필드 내의 이용 가능한 비트의 수 및 요구된 상세의 양에 따라, 비트 반전 시그널링은 간단하거나 복잡할 수 있다. 비트 반전 시그널링의 간단한 예는 단일 비트를 이용할 수 있다. 비트가 단언(assert)되면, 동일한 통신 패킷 또는 후속의 통신 패킷의 사전 결정된 섹션은 반전된 비트를 갖도록 해석될 수 있다[예를 들어, 제 2 컴포넌트(140)에 의해]. 비트 반전 시그널링의 복잡한 예는 4개의 비트(비트 0 내지 3)를 이용할 수 있다. 예로서, 비트 0은 비트 반전의 존재(또는 부재)를 신호하고, 비트 1 내지 3은 3개의 통신 패킷 중 어느 것이 사전 결정된 섹션(예를 들어, 데이터 필드) 내에서 반전된 비트를 갖는지(예를 들어, 현재 통신 패킷 및 2개의 후속의 통신 패킷)를 알린다. 다른 예로서, 비트 0은 비트 반전의 존재를 신호하고, 비트 1 내지 3은 통신 패킷의 어느 사전 결정된 비트(예를 들어, 명령 필드, 어드레스 필드 또는 데이터 필드의 부분)가 반전되어 있는지를 알린다. 비트의 수를 한정하지 않거나 비트 반전 표시자의 배치에 한정되지 않고도 다른 실시예가 마찬가지로 가능하다.
도 3b는 실시예에 따른 통신 패킷 그룹(300B)을 도시한다. 도시된 바와 같이, 통신 패킷 그룹(300B)은 적어도 하나의 후속의 통신 패킷(200B)으로 이어지는 통신 패킷(200C)을 포함한다. 도 3b에서, 통신 패킷(200C)은 비트 반전 표시자(206)를 포함하지만, 반전된 비트를 갖지 않는다. 그러나, 적어도 하나의 후속 통신 패킷(200B)은 통신 패킷(200C)의 비트 반전 표시자(206)에 의해 시그널링된 반전된 비트를 갖는다. 전술된 바와 같이, 후속 통신 패킷(200B)의 실시예는 다양하다. 도시된 바와 같이, 후속 통신 패킷(200B)은 비반전 비트를 갖는 제 1 섹션(202B)과, 반전된 비트를 갖는 제 2 섹션(204B)을 가질 수 있다. 비트 반전 시그널링은 또한 도 3a에 대해 전술된 바와 같이 다양할 수 있고 명령 필드 내의 이용 가능한 비트에 기초할 수 있다.
실시예에 따르면, 선택적 비트 반전이 통신 인터페이스(130)의 디폴트 전압 레벨을 다른 상태(고 또는 저)로 강제하는 것의 발생을 감소시킴으로써 통신 인터페이스(130)를 통해 데이터를 전송하는 전력 소비를 감소시키는데 사용될 수 있다. 도 4는 실시예에 따른 방법(400)을 도시한다. 도시된 바와 같이, 방법(400)은 블록 402에서 시작하고, 통신 인터페이스를 통해 전송을 위해 통신 패킷의 비트를 선택적으로 반전함으로써 계속된다(블록 404). 블록 406에서, 관련 비트 반전 식별자가 통신 패킷 및 이전의 통신 패킷 중 적어도 하나에 제공되고, 방법(400)은 블록 408에서 종료된다. 예로서, 관련 비트 반전 식별자를 제공하는 것(블록 406에서와 같이)은 비트 반전 식별자를 갖는 통신 패킷 명령 필드를 준비하는 것을 포함할 수 있다.
몇몇 실시예에 따르면, 방법(400)은 또한 비트 반전 시그널링을 위해 요구되는 시간 길이가 사전 결정된 임계치보다 작은지 여부를 판정하고, 만일 작으면 반전된 비트를 갖는 통신 패킷 내에 관련 비트 반전 식별자를 제공하는 것을 포함할 수 있다. 비트 반전 시그널링을 위해 요구되는 시간 길이가 사전 결정된 임계치보다 크면, 방법(400)은 이전의 통신 패킷 내에 관련 비트 반전 식별자를 제공하는 것을 수반한다. 방법(400)은 파이프라인 내의 정보를 분석하고 상기 정보에 기초하여 통신 패킷의 비트를 반전해야 하는지 여부를 판정하는 것을 포함할 수 있다. 몇몇 경우에, 방법(400)은 파이프라인 내의 정보를 분석하고 상기 정보에 기초하여 복수의 통신 패킷 내의 비트를 반전하도록 결정하는 것을 수반한다. 이러한 경우에, 비트 반전 식별자는 복수의 통신 패킷과 관련된다.
한정적인 것은 아니지만 다른 실시예에서, 전술된 컴포넌트 및 방법은 범용 컴퓨터 또는 서버 상에서 구현될 수 있다. 도 5는 실시예에 따른 컴퓨터 시스템(500)을 도시한다. 컴퓨터 시스템(500)은 프로세서(502)를 포함한다. 프로세서(502)는 예를 들어, 마이크로프로세서, 마이크로제어기, 중앙 프로세서 유닛(CPU), 메인 프로세싱 유닛(MPU), 디지털 신호 프로세서(DSP), 진보형 축소 명령 세트 컴퓨팅(RISC) 기계, (ARM) 프로세서 등과 같은 다양한 프로세서 중 적어도 하나일 수 있다는 것이 이해되어야 한다. 프로세서(502)는 프로세서(502)의 메인 메모리 내에[예를 들어, 랜덤 액세스 메모리(RAM)(508) 내에] 및/또는 프로세서(502)의 온-보드 메모리 내에 존재할 수 있는 코딩된 명령을 실행한다. RAM(508)은 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM) 및/또는 임의의 다른 유형의 RAM 디바이스에 대응할 수 있다. 프로세서(502)는 또한 필요에 따라 2차 저장 장치(504) 및 판독 전용 메모리(ROM)(506)와 통신한다.
다른 디바이스와의 통신을 용이하게 하기 위해, 프로세서(502)는 입력/출력(I/O) 인터페이스(510) 및 네트워크 인터페이스(512)에 결합된다. 예로서, I/O 인터페이스(510)는 키보드, 터치패드, 버튼, 키패드, 스위치, 다이얼, 마우스, 트랙볼, 카드 리더, 액정 디스플레이(LCD), 프린터, 터치스크린 디스플레이, 발광 다이오드(LED) 또는 다른 디바이스와 같은 디바이스와 인터페이스하는데 사용될 수 있다. 한편, 네트워크 인터페이스(512)는 매체 액세스 제어기(MAC) 계층 기능 및 물리적(PHY) 계층 기능을 지원할 수 있다. 네트워크 인터페이스(512)는 유선 및/또는 무선 통신을 지원한다.
2차 저장 장치(504)는 통상적으로 하나 이상의 디스크 드라이브 또는 테이프 드라이브로 구성되고, 데이터의 비휘발성 저장을 위해 그리고 RAM(508)이 모든 작업 데이터를 보유하기에 충분히 크지 않으면 오버플로우 데이터 저장 디바이스로서 사용된다. 2차 저장 장치(504)는 이러한 프로그램이 실행을 위해 선택될 때 RAM(508)에 로딩되는 프로그램을 저장하는데 사용될 수도 있다. ROM(506)은 프로그램 실행 중에 판독되는 명령 및 가능하게는 데이터를 저장하는데 사용된다. ROM(506)은 통상적으로 2차 저장 장치(504)의 더 큰 메모리 용량에 대해 작은 메모리 용량을 갖는 비휘발성 메모리 디바이스이다. RAM(508)은 휘발성 데이터를 저장하기 위해 가능하게는 명령을 저장하기 위해 사용된다. ROM(506) 및 RAM(508)의 모두로의 액세스는 통상적으로 2차 저장 장치(504)보다 빠르다.
실시예에 따르면, 컴퓨터 시스템(500)은 도 1의 적어도 하나의 컴포넌트[예를 들어, 제 1 컴포넌트(120), 제 2 컴포넌트(140) 또는 양자 모두]를 구현한다. 예를 들어, 도 1의 제 1 컴포넌트(120)는 프로세서(502)로 대표될 수 있고, 도 1의 제 2 컴포넌트(140)는 RAM(508)으로 대표될 수 있다. 대안 실시예에서, 도 1의 제 1 컴포넌트(120) 및 제 2 컴포넌트(140)는 송신기, 수신기, 송수신기, 또는 네트워크 인터페이스(512)의 다른 PHY 계층 컴포넌트로 대표된다.
상기 설명은 본 발명의 원리 및 다양한 실시예를 예시하는 것으로 의도된다. 다수의 변형 및 수정이 일단 상기 설명이 완전히 이해되면 당 기술 분야의 숙련자들에게 명백하게 될 것이다. 이하의 청구범위는 모든 이러한 변형 및 수정을 포함하는 것으로 해석되는 것으로 의도된다.

Claims (15)

  1. 제 1 컴포넌트와,
    제 2 컴포넌트와,
    상기 제 1 컴포넌트와 제 2 컴포넌트 사이의 통신 인터페이스를 포함하는 시스템으로서,
    상기 제 1 컴포넌트로부터 상기 제 2 컴포넌트로 전송되는 통신 패킷은 비트 반전 식별자(bit inversion identifier)를 포함하고,
    상기 비트 반전 식별자는 비트 반전 시그널링을 위한 시간 기간이 사전 결정된 임계치보다 작은지 또는 큰지 여부의 판정에 기초하여 상기 통신 패킷 또는 후속 통신 패킷 내의 반전된 비트를 식별하는
    시스템.
  2. 제 1 항에 있어서,
    상기 비트 반전 식별자는 상기 통신 패킷의 제 1 섹션 내에 위치되고 상기 통신 패킷의 제 2 섹션을 위한 비트 반전을 지시하는
    시스템.
  3. 제 2 항에 있어서,
    상기 제 1 섹션은 명령 필드(command field)의 제 1 부분을 포함하고, 상기 제 2 섹션은 상기 명령 필드의 제 2 부분을 포함하는
    시스템.
  4. 제 2 항에 있어서,
    상기 제 1 섹션은 명령 필드를 포함하고, 상기 제 2 섹션은 어드레스 필드와 데이터 필드 중 적어도 하나를 포함하는
    시스템.
  5. 제 1 항에 있어서,
    상기 비트 반전 식별자는 적어도 하나의 후속 통신 패킷을 위한 비트 반전을 지시하는
    시스템.
  6. 제 1 항에 있어서,
    상기 비트 반전 식별자는 상기 통신 패킷 및 적어도 하나의 후속의 통신 패킷의 적어도 일부를 위한 비트 반전을 지시하는
    시스템.
  7. 제 1 항에 있어서,
    상기 제 2 컴포넌트는 동적 랜덤 액세스 메모리(DRAM)를 포함하고, 상기 통신 패킷은 기록 패킷을 포함하는
    시스템.
  8. 삭제
  9. 삭제
  10. 통신 인터페이스를 통한 전송을 위한 통신 패킷의 비트를 선택적으로 반전시키는 단계와,
    상기 통신 패킷 및 이전의 통신 패킷 중 적어도 하나 내에 관련 비트 반전 식별자를 제공하는 단계를 포함하되,
    비트 반전 시그널링을 위한 시간 기간이 사전 결정된 임계치보다 작은지 여부를 판정하고, 만일 작으면 상기 통신 패킷 내에 상기 관련 비트 반전 식별자를 제공하고,
    비트 반전 시그널링을 위한 시간 기간이 사전 결정된 임계치보다 큰지 여부를 판정하고, 만일 크면 파이프라인 내의 이전의 통신 패킷 내에 상기 관련 비트 반전 식별자를 제공하는
    방법.
  11. 제 10 항에 있어서,
    상기 관련 비트 반전 식별자를 제공하는 단계는 상기 관련 비트 반전 식별자를 갖는 통신 패킷 명령 필드를 준비하는 단계를 포함하는
    방법.
  12. 삭제
  13. 삭제
  14. 제 10 항에 있어서,
    파이프라인 내의 정보를 분석하고 상기 정보에 기초하여 상기 통신 패킷의 비트를 반전할지 여부를 판정하는 단계를 추가로 포함하는
    방법.
  15. 제 10 항에 있어서,
    파이프라인 내의 정보를 분석하고 상기 정보에 기초하여 복수의 통신 패킷 내의 비트를 반전하도록 결정하는 단계를 추가로 포함하고, 상기 관련 비트 반전 식별자는 복수의 통신 패킷과 관련되는
    방법.
KR1020117009958A 2008-10-30 2008-10-30 통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법 KR101520141B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2008/081853 WO2010050957A1 (en) 2008-10-30 2008-10-30 Bit inversion for communication interface

Publications (2)

Publication Number Publication Date
KR20110089129A KR20110089129A (ko) 2011-08-04
KR101520141B1 true KR101520141B1 (ko) 2015-05-21

Family

ID=42129112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117009958A KR101520141B1 (ko) 2008-10-30 2008-10-30 통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법

Country Status (6)

Country Link
US (1) US20110200059A1 (ko)
EP (1) EP2351304A4 (ko)
JP (1) JP5341198B2 (ko)
KR (1) KR101520141B1 (ko)
CN (1) CN102204199A (ko)
WO (1) WO2010050957A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106411460B (zh) * 2011-11-01 2019-11-19 英特尔公司 用于无线网络中业务指示映射的方法和设置
US9019896B2 (en) * 2012-04-23 2015-04-28 Qualcomm Incorporated Systems and methods for low overhead paging
KR102238176B1 (ko) 2014-04-16 2021-04-12 삼성전자주식회사 단일 와이어 프로토콜 통신에서의 데이터 통신 방법 및 그에 따른 단일 와이어 프로토콜 통신 시스템
CN108337724A (zh) * 2018-03-15 2018-07-27 浙江工业大学 一种用于无源反射通信中降低发送能耗的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227947A1 (en) * 2000-11-22 2003-12-11 Yeshik Shin Method and system for communicating control information via out-of-band symbols
US20050185442A1 (en) * 2004-02-19 2005-08-25 Micron Technology, Inc. Memory device having terminals for transferring multiple types of data
US20070075838A1 (en) * 2005-10-04 2007-04-05 Symbol Technologies, Inc. Method and apparatus for avoiding radio frequency identification (RFID) tag response collisions

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342548A (ja) * 1986-08-08 1988-02-23 Fuji Electric Co Ltd 光伝送装置
JPH03242026A (ja) * 1990-02-20 1991-10-29 Nippon Telegr & Teleph Corp <Ntt> 符号列の直流抑圧方式
JPH04111259A (ja) * 1990-08-31 1992-04-13 Sony Corp 情報伝送装置
US5617417A (en) * 1994-09-07 1997-04-01 Stratacom, Inc. Asynchronous transfer mode communication in inverse multiplexing over multiple communication links
JPH0983581A (ja) * 1995-09-20 1997-03-28 Toshiba Corp データ伝送処理装置
US7107451B2 (en) * 1996-07-02 2006-09-12 Wistaria Trading, Inc. Optimization methods for the insertion, protection, and detection of digital watermarks in digital data
JP3334121B2 (ja) * 1996-08-30 2002-10-15 オムロン株式会社 送受信装置
US6535217B1 (en) * 1999-01-20 2003-03-18 Ati International Srl Integrated circuit for graphics processing including configurable display interface and method therefore
JP2003249919A (ja) * 2001-12-17 2003-09-05 Fujitsu Ltd 双方向通信方法
US6898648B2 (en) * 2002-02-21 2005-05-24 Micron Technology, Inc. Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing
JP2005033519A (ja) * 2003-07-14 2005-02-03 Aica Kogyo Co Ltd 信号伝送方式
KR100845141B1 (ko) * 2007-01-17 2008-07-10 삼성전자주식회사 싱글 레이트 인터페이스 장치, 듀얼 레이트 인터페이스장치 및 듀얼 레이트 인터페이싱 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227947A1 (en) * 2000-11-22 2003-12-11 Yeshik Shin Method and system for communicating control information via out-of-band symbols
US20050185442A1 (en) * 2004-02-19 2005-08-25 Micron Technology, Inc. Memory device having terminals for transferring multiple types of data
US20070075838A1 (en) * 2005-10-04 2007-04-05 Symbol Technologies, Inc. Method and apparatus for avoiding radio frequency identification (RFID) tag response collisions

Also Published As

Publication number Publication date
JP2012507927A (ja) 2012-03-29
CN102204199A (zh) 2011-09-28
JP5341198B2 (ja) 2013-11-13
EP2351304A1 (en) 2011-08-03
WO2010050957A1 (en) 2010-05-06
US20110200059A1 (en) 2011-08-18
EP2351304A4 (en) 2012-12-05
KR20110089129A (ko) 2011-08-04

Similar Documents

Publication Publication Date Title
US10002085B2 (en) Peripheral component interconnect (PCI) device and system including the PCI
US7290066B2 (en) Methods and structure for improved transfer rate performance in a SAS wide port environment
US9563368B2 (en) Embedded multimedia card and method of operating the same
TWI377472B (en) Method and computer system of selecting a command to send to memory
WO2019156727A1 (en) Method and system for user-space storage i/o stack with user-space flash translation layer
US11314571B2 (en) Multi-processor system with distributed mailbox architecture and communication method thereof
US20130019048A1 (en) Memory Access To A Dual In-line Memory Module Form Factor Flash Memory
US8516170B2 (en) Control flow in a ring buffer
US11132189B2 (en) Firmware update device and firmware update method
US7895376B2 (en) Hardware configuration information system, method, and computer program product
KR101520141B1 (ko) 통신 인터페이스용 비트 반전을 위한 시스템, 장치 및 방법
US8832538B2 (en) Detecting data transmission errors in an inter-integrated circuit (‘I2C’) system
WO2016127600A1 (zh) 异常处理方法及装置
US9098645B2 (en) Increasing data transmission rate in an inter-integrated circuit (‘I2C’) system
JP2008539495A (ja) サービスに対する要求をラッチするスレーブ装置
EP1918823A1 (en) Method and apparatus for transmitting data using direct memory access control
CN110175146B (zh) 硬盘信息获取方法和获取硬盘信息的装置
US10146623B2 (en) Indicating rebuild state of storage devices
US10656952B2 (en) System on chip (SOC) and method for handling interrupts while executing multiple store instructions
JP2007188428A (ja) 半導体ストレージ装置およびストレージシステム
JP2016143422A (ja) シリアルデバイスの構成
US10949095B2 (en) Method, network adapters and computer program product using network adapter memory to service data requests
US10853255B2 (en) Apparatus and method of optimizing memory transactions to persistent memory using an architectural data mover
TWI633437B (zh) 偵測使用中邏輯頁面之資料儲存裝置與資料儲存方法
CN110990313A (zh) 一种i3c总线处理时钟拉伸的方法、设备以及存储介质

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee