JPH04111259A - 情報伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 り発明が解決しようとする課題（第４図）Ｅ課題を解決
するための手段（第１図〜第３図）Ｆ作用（第１図〜第
３図） Ｇ実施例（第１図〜第４図） Ｈ発明の効果 Ａ産業上の利用分野 本発明は情報伝送装置に関し、例えば映像信号をディジ
タルデータに変換して記録し再生するディジタルビデオ
テープレコーダに適用して好適なものである。

Ｂ発明の概要 本発明は、情報伝送装置において、ディジタルデータを
連続する複数ワード単位で正転又は反転すると共に、そ
の正転又は反転に応じて識別ビットを付加して伝送する
ようにしたことにより、伝送レートをできるだけ増すこ
とな（、低域成分を抑圧すると共に直流成分の発生を未
然に防止し得る。

Ｃ従来の技術 従来ディジタルビデオテープレコーダ（ＤＶＴＲ）にお
いては、入力映像信号を所定のサンプリング周期でアナ
ログディジタル変換し、この結果得られる８ビツト毎の
ディジタルデータをビットシリアルでなる記録データに
変換して、磁気テープ上に記録するようになされている
。

ここで一般に磁気記録系は直流成分を記録することがで
きないことが知られており、またＤＶＴＲの記録系には
ロータリトランス等のように低域成分を伝送できない系
が存在し、さらにアジマス記録する場合には低域成分の
クロストークが問題となる。

このような磁気記録系の特徴により、８ビツト毎のディ
ジタルデータは記録データのビット系列中にできるだけ
低域成分を持たないような変調処理（いわゆるチャンネ
ルコーディング）が施されている。

Ｄ発明が解決しようとする課題 ところでかかる構成のＤＶＴＲにおいては、８ビツト毎
のディジタルデータを出現確率に応じて低域成分を持た
ないような８ビツトのディジタルデータに変換すると共
に、隣接する画素に対応するディジタルデータを互いに
反転するようになされた、いわゆる８−８変換Ａ　Ｓ　
Ｅ　（ａｄａｐｔｅｄ　５ｐｅｃｔｒａｌ　ｅｎｅｒｇ
ｙ）によってチャンネルコーディングするようになされ
たものが提案されている。

この８−８変換ＡＳＥによるチャンネルコーディングに
おいては、まず入力ディジタルデータの８ビツトで表さ
れる２５６個の符号が、第４図に示す８−８マツピング
テーブル上の対応する８ビツトの符号に変換される。

すなわちこの８−８マツピングテーブルは、８ビツト中
のビット０の数及びビット１の数のバランスのとれたＤ
　Ｓ　Ｖ　（ｄｉｇｉｔａｌ　ｓｕ＋＋　ｖａｒｉａｔ
ｉｏｎ）　＝０でなる符号の７０個分（＝　ｌＩＣ４で
なる）を配し、その上下に８ビツト中のビット０の数及
びビットｌの数のバランスがそれぞれＤＳＶ＝±２、±
４、±６、±８でなる符号の５６個分、２８個分、８個
分、１個分（＝ｍＣｓ、ｓｃｚ　、Ｉ　Ｃ１、Ｓ　ＣＯ
でなる）を配して構成されている。

なおここでＤＳＶは、ディジタルデータ中の０又は１で
なる２値レベルをそれぞれ±１とした時の記録波形の積
分値を表し、この場合には８ビツト中のビット１の数及
びビットＯの数の差分を算出している。従ってＤＳＶが
限り無く大きくなる可能性が存在するとき、そのディジ
タルデータの符号は直流成分を有し、逆にＤＳＶの変動
範囲が有限のとき、ディジタルデータの符号がＤＣフリ
ーとなる。

またこの８−８マツピングテーブルでは、入力ディジタ
ルデータの２５６個の符号が画素として出現確率の高い
値ｒ　１２８Ｊ付近を中心に対応するようになされてお
り、このようにすれば映像信号として出現する画素デー
タは大半がＤＳＶ＝Ｏ又は±２の範囲に入る。

実際上コンポーネントビデオ信号を記録再生するＤ−１
フオーマツトのＤＶＴＲに規定される輝度信号のコーデ
ィングパラメータ（すなわち黒レベルが値ｒ１６Ｊ　、
白レベルが値「２３５」でなる）では、約８３％の画素
データがＤＳＶ＝Ｏ又は±２の範囲に入る。

このようにして８−８マツピングテーブル上の対応する
８ビツトの符号に変換された入力ディジタルデータは、
連続する２画素分を１組として片方の画素の符号が反転
され、かくして連続する画素に相関性が多い画像の場合
直流バランスをとるようになされている。

この８−８変換ＡＳＥによれば、８ビツトのディジタル
データを出現確率に応じて低域成分を持たない８ビツト
のディジタルデータに変換するため冗長ビットを必要と
せず、これによりチャンネルコーディングによって記録
データレートが増加することを未然に防止し得る。

ところがかかる８−８変換ＡＳＥは、映像信号の統計的
性質及び連続する画素の相関性を利用して低域成分を抑
圧すると共に、直流成分の発生を未然に防止しようとす
るもので、連続する画素間の相関性が低いような場合や
誤り訂正符号等では、その効果が期待できないばかりか
低域成分や直流成分が発生してしまう場合があり、実際
上８−８変換ＡＳＥでは、本質的に低域成分を抑圧した
り直流成分の発生を防止することはできないという問題
があった。

この問題を解決するためには、８−８変換ＡＳ已に代え
て、８ビツトのディジタルデータを低域成分をできるだ
け持たない１０　（又は９）ビットのディジタルデータ
に変換する８−１０（又は９）変換でチャンネルコーデ
ィングすれば良いと考えられる。

ところがこのように８−１０（又は９）変換の手法でチ
ャンネルコーディングすると、低域成分を抑圧すると共
に直流成分の発生を防止し得るが、記録データレートが
２５％（又は１２．５％）も増加してしまい、高密度記
録の点で未だ不十分であった。

本発明は以上の点を考慮してなされたもので、伝送レー
トの増加をできるだけ防止して低域成分を抑圧すると共
に直流成分の発生を未然に防止し得る情報伝送装置を提
案しようとするものである。

Ｅ課題を解決するための手段 かかる課題を解決するため本発明においては、ディジタ
ルデータを伝送する情報伝送装置１．２０において、デ
ィジタルデータＤＣ１０ビット系列中の０の数及び１の
数の差分ＤＳ６、ＤＳ７が０に収束するように連続する
複数ワード単位Ｄｏ、Ｄｌ、Ｄ２、・・・・・・で正転
又は反転すると共に、その複数ワード単位ＤＯ，ＤＩ、
Ｄ２、・・・・・・に正転又は反転に応じた識別ビット
ＩＤ２を付加するようにした。

Ｆ作用 ディジタルデータＤＧＩを連続する複数ワード単位ＤＯ
１Ｄ１、Ｄ２、・・・・・・で正転又は反転すると共に
、その正転又は反転に応じて識別ビットＩＤ２を付加し
て伝送するようにしたことにより、伝送レートをできる
だけ増すことなく、低域成分を抑圧すると共に直流成分
の発生を未然に防止し得る。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

第１図において、１は全体としてディジタルビデオテー
プレコーダの記録変調回路を示し、映像信号が所定のタ
イミングでサンプリングされて、第１のディジタルデー
タＤＧＩとして８−８変換回路２に入力されている。

この日−８変換回路２は、第４図について上述した８−
８マツピングテーブルを予め記憶したＲＯＭ　（ｒｅａ
ｄ　ｏｎｌｙ　ａ＋ｅｓ＋ｏｒｙ）を含んで構成されて
おり、入力される第１のディジタルデータＤＧＩをアド
レスとして８−８マツピングテーブルのディジタルデー
タを読み出すと共に、隣接する画素に応じたディジタル
データの一方を反転し、かくして８−８変換ＡＳＥの手
法によるチャンネルコーディング処理を実行するように
なされている。

これにより８−８変換回路２は、第１のクロックＣＫＩ
　（第２図（Ａ））の立ち上がりのタイミングで得られ
る８ビツトのディジタルデータＤＣ２（ＤＯ，ＤＩ、Ｄ
２、Ｄ３、・・・・・・（第２図（Ｂ）））を第１のＤ
ＳＶ発生回路３に入力すると共に、第１の遅延回路４を
通じて第１のクロックＣＫＩの１クロック周期分遅延し
て第３のディジタルデータＤＧ３　（Ｄｏ、Ｄｌ、Ｄ２
、Ｄ３、・・・・・・（第２図（Ｃ）））として第２の
ＤＳＶ発生回路５に入力する。

第１、第２のＤＳＶ発生回路３．５は、それぞれ８ビツ
トのディジタルデータに対応するＤＳＶが予め記憶され
たＲＯＭ構成でなり、入力される第２、第３のディジタ
ルデータＤＧ２、ＤＯ３をアドレスとして記憶されたＤ
ＳＶを読み出す。

これにより第１、第２のＤＳＶ発生回路３．５はそれぞ
れディジタルデータＤＣ２、ＤＯ３に応じた第１、第２
のＤＳＶデーデーＳＩ、ＤＳ２を発生し、これらが第１
の加算回路６で加算され、この結果得られる２ワ一ド分
のＤＳＶの値でなる第３のＤＳＶデーデーＳ３が第１の
ラッチ回路７に入力される。

この第１のラッチ回路７は第１のクロックＣＫ１の９０
°分だけ位相が遅れると共に１／２分周されてなる第２
のクロックＣＫ２　（第２図（Ｄ））の立ち上がりのタ
イミングで第３のＤＳＶデーデーＳ３をラッチし、これ
を第４のＤＳＶデーデーＳ４　（ＤＳＯＩ、ＤＳ２３、
ＤＳ４５、・・・・・・（第２図（Ｅ）））として第１
の減算回路８及び第２の加算回路９に送出する。

この第１の減算回路８及び第２の加算回路９には、ＤＳ
Ｖ積算回路１０で積算された第５のＤＳ■デーデーＳ５
が入力されており、これによりそれぞれディジタルデー
タＤＣ２の２ワ一ド分を反転した場合と、反転しない（
以下これを正転と呼ぶ）場合とのＤＳＶ積算値を試算し
、これをそれぞれ第６、第７のＤＳＶデーデーＳ６、Ｄ
ＳＶとして比較回路１１に入力する。

比較回路１１はＲＯＭ構成でなり、第６、第７のＤＳＶ
デーデーＳ６、ＤＳＶのうちどちらが０に近いかを判断
し、第６のＤＳＶデーデーＳ６が０に近いとき論理「Ｈ
」レベルを有し、逆に第７のＤＳＶデーデーＳ７がＯに
近いとき論理「Ｌ」レベルを有する第１の識別信号ＩＤ
Ｉを第２のラッチ回路１２に送出する。

第２のラッチ回路１２は第１のクロックＣＫＩに対して
１／２分周されてなる第３のクロックＣＫ３（第２図（
Ｆ））の立ち上がりのタイミングで第１の識別信号ＩＤ
Ｉをラッチし、これを第２の識別信号ＩＤ２　（第２図
（Ｇ））としてイクスクルーシブオア回路構成のデータ
反転回路１３、パラレルシリアル変換回路１４及び第３
のＤＳＶ発生回路１５に送出する。

データ反転回路１３には、これに加えて第３のディジタ
ルデータＤＧ３が第２の遅延回路１６を通じて第１のク
ロックＣＫＩの２クロック周期分遅延され、第４のディ
ジタルデータＤＧ４　（Ｄｏ、Ｄｌ、Ｄ２、Ｄ３、・・
・・・・第２図（Ｈ）））として入力されている。

これによりデータ反転回路１３は、第２の識別信号ＩＤ
２に応じて第３のクロックＣＫ３の１周期分毎、すなわ
ち２ワ一ド分毎にディジタルデータＤＧ４を反転又は正
転し、これを第５のディジタルデータＤＧ５としてパラ
レルシリアル変換回路１４に送出すると共に第４のＤＳ
Ｖ発生回路１７に送出する。

このパラレルシリアル変換回路１４は第５のディジタル
データＤＧ５の２ワ一ド分毎に対応する第３のクロック
ＣＫ３と、当該筒３のクロックＣＫ３を１７倍してなる
第４のクロックＣＫ４に基づいて、第５のディジタルデ
ータＤＧ５をシリアルデータに変換する。

またこのパラレルシリアル変換回路１４の場合、第４の
クロックＣＫ４の１６クロツク周期分でなる２ワードの
シリアルデータに続く第４のクロックＣＫ４の１クロッ
ク周期分の間第２の識別信号ＩＤ２に応じた識別ビット
を付加し、これを記録ディジタル信号Ｓ１として送出す
る。

ここで第３のＤＳＶ発生回路１５は予め論理「Ｈ」又は
「Ｌ」レベルに応じて値ｒｌＪ又は「ＯｊでなるＤＳＶ
データが記憶されたＲＯＭ構成でなり、これにより入力
される第２の識別信号ＩＤ２に応じた第８のＤＳＶデー
デーＳ８を第３の加算回路１８に送出する。

また第４のＤＳＶ発生回路１７は、第１、第２のＤＳＶ
発生回路３．５と同様にＤＳＶデータが記憶されたＲＯ
Ｍ構成でなり、２ワード毎に反転又は正転されてなるデ
ィジタルデータＤＧ５に応じて記憶されているＤＳＶデ
ータを読み出し、これを第９のＤＳＶデーデーＳ９とし
て第３の加算回路１８に送出する。

第３の加算回路１８は入力される第８及び第９のＤＳＶ
デーデーＳ８及びＤＳ９を加算し、この加算結果でなる
第１０のＤＳＶデーデーＳＩＯをＤＳＶ積算回路ｌＯに
送出する。

かくしてＤＳＶ積算回路１０においては、実際にパラレ
ルシリアル変換回路１４から送出される記録ディジタル
信号Ｓ１のＤＳＶを順次積算し得るようになされている
。

このようにしてこの記録変調回路１においては、８−８
変換ＡＳＥによって変換されたディジタルデータの２画
素分をＩＭｉとして積算したＤＳＶが０に収束するよう
に、ディジタルデータを２画素分すなわち２ワ一ド分単
位で反転又は正転すると共に、２ワ一ド分単位の反転又
は正転結果を表す識別ビットを付加するようにしたこと
により、低域成分を抑圧すると共に直流成分の発生を未
然に防止し得る記録ディジタル信号Ｓｌを得ることがで
きる。

またこのようにすれば、実際上８ビツトのディジタルデ
ータの２ワ一ド分すなわち１６ビツト分が１７ビツト分
の記録ディジタル信号に変換されるため、記録データレ
ートの増加は１７／１６倍すなわち６．２５％であり、
必要最小限に防止することができる。

なおこの記録ディジタル信号Ｓ１は増幅回路で増幅され
た後、ドラム上の回転ヘッドに供給され、かくして記録
ディジタル信号Ｓ１が磁気テープ上に記録される。

またこの実施例の場合、このような記録ディジタル信号
Ｓ１が記録された磁気テープは回転ヘッドによって読み
出され、増幅回路で増幅されると共に抽出されたセルフ
クロラフによって同期化され、再生ディジタル信号Ｓ２
としてセルフクロックでなる第１０のクロックＣＫＩＯ
と共に、第３図に示す再生復調回路２０に入力される。

この再生復調回路２０において、再生ディジタル信号Ｓ
２は同期検出回路２１、シリアルパラレル変換回路２２
及びＩＤ検出回路２３に入力される。

また第１０のクロックＣＫＩＯは上述した記録変調回路
１の第４のクロックＣＫ４と同様の周波数で、再生ディ
ジタル信号Ｓ２についてのピットクロックでなり、同期
検出回路２１、シリアルパラレル変換回路２２、ＩＤ検
出回路２３及びクロック発生回路２４に入力される。

同期検出回路２１は再生ディジタル信号Ｓ２の所定記録
単位毎の先頭に記録された同期パターンを検出し、これ
を同期検出信号ＳＹとしてシリアルパラレル変換回路２
２、ＩＤ検出回路２３及びクロック発生回路２４に送出
する。

クロック発生回路２４は同期検出信号ＳＹ及び第１０の
クロックＣＫＩＯに基づいて、第１０のクロックＣＫＩ
Ｏを１／１７分周した内部クロックの８クロック期間の
間立ち上がる共に続く９クロック期間の間立ち下がる第
１１のクロックＣＫ１１を発生してシリアルパラレル変
換回路２２に送出すると共に、内部クロックの８クロッ
ク期間を１周期とする第１２のクロックＣＫ１２を発生
して８−８逆変換回路２５に送出する。

これによりシリアルパラレル変換回路２２は、同期検出
信号ＳＹ、第１０のクロックＣＫＩＯ。

第１１のクロックＣＫＩＩに応じたタイミングで入力さ
れる再生ディジタル信号Ｓ２を８ビツトのパラレルデー
タに変換し、第１０のディジタルデータＤＣＩＯとして
、イクスクルーシブオア回路構成のデータ反転回路２６
に入力する。

またＩＤ検出回路２３は同期検出信号ＳＹ及び第１０の
クロックＣＫＩＯに応じたタイミングで再生ディジタル
信号Ｓ２に含まれる反転又は正転の識別ビットを検出し
、これを第１０の識別信号ＩＤｌ０としてデータ反転回
路２６に入力する。

かくしてデータ反転回路２６は第１０の識別信号ＩＤｌ
０の値に応じて第１０のディジタルデータＤＣＩＯを反
転又は正転し、これを第１１のディジタルデータＤＧＩ
Ｉとして８−８逆変換回路２５に送出する。

この８−８逆変換回路２５はＲＯＭ構成でなり、上述し
た記録変調回路１の８−８変換回路２に記憶されている
８−８マツピングテーブルの逆変換用テーブルが予め記
憶されており、第１１のディジタルデータＤｅｌｌをア
ドレスとして逆変換用テーブルのディジタルデータを読
み出すことにより、８−８変換ＡＳＥの手法によってチ
ャンネルコーディングされたディジタルデータを復調し
、これを第１２のディジタルデータＤＧ１２として送出
するようになされている。

かくしてこの再生復調回路２０においては、８−８変換
ＡＳＥによって変換されたディジタルデータの２画素分
を１組として積算したＤＳＶが０に収束するように、デ
ィジタルデータを２画素分すなわち２ワ一ド分単位で反
転又は正転すると共に、２ワ一ド分単位の反転又は正転
結果を表す識別ビットを付加して記録された記録ディジ
タル信号Ｓ１を再生すると共に復調してなるディジタル
データＤＧ１２を得ることができる。

以上の構成によれば、ディジタルデータを連続する２ワ
一ド単位で正転又は反転すると共に、その正転又は反転
に応じて識別ビットを付加して記録し再生するようにし
たことにより、データレートをできるだけ増すことなく
、低域成分を抑圧すると共に直流成分の発生を未然に防
止し得るディジタルビデオテープレコーダを実現できる
。

なお上述の実施例においては、予め８−８変換ＡＳＥの
手法でチャンネルコーディングされたディジタルデータ
を変調して記録し、再生時には復調後に８−８逆変換し
た場合について述べたが、これに限らず、ディジタルデ
ータを他のチャンネルコーディング方法でコーディング
したり直接変調して記録するようにしても良い。

また上述の実施例においては、ディジタルデータを２ワ
一ド単位で反転又は正転して記録した場合について述べ
たが、ディジタルデータは２ワードに限らず複数ワード
単位で反転又は正転するようにしても、上述の実施例と
同様の効果を実現できる。

さらに上述の実施例においては、本発明をＤＶＴＲに適
用した場合について述べたが、本発明はこれに限らず、
例えばディジタル通信システムの送受信装置等地の情報
伝送装置に広く適用して好適なものである。

Ｈ発明の効果 上述のように本発明によれば、ディジタルデータを連続
する複数ワード単位で正転又は反転すると共に、その正
転又は反転に応じて識別ビットを付加して伝送するよう
にしたことにより、伝送レートをできるだけ増すことな
（、低域成分を抑圧すると共に直流成分の発生を未然に
防止し得る情報伝送装置を実現できる。

【図面の簡単な説明】

第１図は本発明による情報伝送装置を適用したＤＶＴＲ
の記録系の一実施例を示すブロック図、第２図はその動
作の説明に供するタイミングチャート、第３図はＤＶＴ
Ｒの再生系を示すブロック図、第４図は８−８マツピン
グテーブルの説明に供する路線図である。 １・・・・・・記録変調回路、２・・・・・・８−８変
換回路、３．５．１５．１７・・・・・・ＤＳＶ発生回
路、４．１６・・・・・・遅延回路、６．９．１８・・
・・・・加算回路、７．１２・・・・・・ラッチ回路、
８・・・・・・減算回路、１０・・・・・・ＤＳＶ積算
回路、１１・・・・・・比較回路、１３．２６・・・・
・・データ反転回路、１４・・・・・・パラレルシリア
ル変換回路、２０・・・・・・再生復調回路、２１・・
・・・・同期検出回路、２２・・・・・・シリアルパラ
レル変換回路、２３・・・・・・ＩＤ検出回路、２４・
・・・・・クロック発生回路、２５・・・・・・８−８
逆変換回路。

Claims (1)

1. 【特許請求の範囲】 ディジタルデータを伝送する情報伝送装置において、 上記ディジタルデータのビット系列中の０の数及び１の
   数の差分が０に収束するように連続する複数ワード単位
   で正転又は反転すると共に、当該複数ワード単位に上記
   正転又は上記反転に応じた識別ビットを付加するように
   した ことを特徴とする情報伝送装置。