KR100476379B1 - Method for fabricating capacitor - Google Patents
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Abstract
본 발명은 캐패시터의 높이를 결정짓는 산화막의 식각조절의 어려움을 극복하면서 플러그의 산화나 접합의 불량을 억제하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 관통하여 상기 반도체기판에 접속되는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택을 포함한 전면에 제1 산화막과 제2 산화막 사이에 Al2O3-xNx(0<x<3)이 삽입된 삼중층 구조의 제2 절연막을 형성하는 단계, 상기 제2 절연막을 식각하여 상기 스토리지노드콘택을 오픈시키는 개구를 형성하는 단계, 상기 개구내에 하부전극을 형성하는 단계, 상기 Al2O3-xNx을 정지막으로 이용하여 상기 제2 산화막을 선택적으로 딥아웃하는 단계, 및 상기 제2 산화막이 제거된 결과물 전면에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a capacitor suitable for suppressing oxidation of a plug or defective bonding while overcoming the difficulty of etching control of an oxide film that determines the height of a capacitor, and forming a first insulating film on a semiconductor substrate. Forming a storage node contact penetrating through the first insulating layer and connected to the semiconductor substrate; and Al 2 O 3-x N x (0 <0) between the first oxide layer and the second oxide layer on the entire surface including the storage node contact. forming a second insulating film having a triple layer structure in which x <3) is inserted, forming an opening for etching the second insulating film to open the storage node contact, forming a lower electrode in the opening, the Al 2 O 3-x N x a selectively deep out in the second oxide film by using a stop layer, and the first dielectric film and the upper front of the resultant oxide film 2 is removed, And forming a pole in turn.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor.
최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다. In recent years, the area occupied by a capacitor has been decreasing due to the high integration, miniaturization, and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be secured at least.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 스토리지노드를 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 스토리지노드의 유효 표면적을 극대화시키고 있다. To secure the capacitance of the capacitor, the storage node of the capacitor is formed into various structures such as a cylinder structure, a stack structure, and a concave structure to maximize the effective surface area of the capacitor storage node under a limited area. I'm making it.
또한, 캐패시터 용량을 확보하기 위해 스토리지노드의 높이를 증가시키고 있다.In addition, the height of the storage node is increasing to secure the capacitor capacity.
도 1a 내지 도 1b는 종래기술에 따른 메모리소자의 제조 방법을 도시한 공정 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a memory device according to the prior art.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 분리를 위한 소자분리막(12)을 형성하여 활성영역을 정의하고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)을 차례로 형성한다.As shown in FIG. 1A, an isolation region 12 is formed on the semiconductor substrate 11 to form an isolation region, thereby defining an active region, and forming a gate oxide layer 13 and a word on the active region of the semiconductor substrate 11. Lines 14 are formed in sequence.
다음으로, 워드라인(14) 양측의 반도체기판(11)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(15a, 15b)을 형성한 후, 트랜지스터가 형성된 반도체기판(11)상에 제1 층간절연막(16)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(16)을 식각하여 일측 소스/드레인영역(15a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(17)을 형성한다. 여기서, 비트라인콘택(17)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, the source / drain regions 15a and 15b of the transistor are formed by ion implanting impurities into the semiconductor substrate 11 on both sides of the word line 14, and then the first interlayer is formed on the semiconductor substrate 11 on which the transistor is formed. After depositing and planarizing the insulating layer 16, the first interlayer insulating layer 16 is etched with a contact mask (not shown) to form a bit line contact hole for exposing one source / drain region 15a and a bit line contact. A bit line contact 17 is formed in the hole. Here, the bit line contact 17 may be formed through deposition of tungsten (W) through etch back or chemical mechanical polishing (CMP).
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(18)을 형성하고, 비트라인(18)을 포함한 전면에 제2 층간절연막(19)을 증착한 후 평탄화한다.Next, a bit line conductive film is deposited on the entire surface, and then patterned to form a bit line 18 connected to the bit line contact, and a second interlayer insulating film 19 is deposited on the entire surface including the bit line 18. Flatten.
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(19)과 제1 층간절연막(16)을 동시에 식각하여 타측 소스/드레인영역(15b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 폴리실리콘플러그(20), 티타늄실리사이드(Ti-silicide)(21) 및 티타늄나이트라이드(TiN)(22)의 순서로 적층된 스토리지노드콘택(StorageNode Contact; SNC)을 매립시킨다. Next, the second interlayer insulating layer 19 and the first interlayer insulating layer 16 are simultaneously etched with a storage node contact mask (not shown) to form a storage node contact hole exposing the other source / drain region 15b. Buried a storage node contact (SNC) stacked in the order of the polysilicon plug 20, the titanium silicide 21, and the titanium nitride 22 in the storage node contact hole. .
다음으로, 스토리지노드콘택이 매립된 제2 층간절연막(19)상에 스토리지노드의 높이를 결정짓는 캡핑산화막(23)을 형성한 후, 캡핑산화막(23)을 선택적으로 식각하여 스토리지노드콘택을 오픈시키는 스토리지노드 예정영역, 즉 오목(concave) 패턴을 형성한다.Next, after the capping oxide layer 23 is formed on the second interlayer insulating layer 19 having the storage node contact embedded therein, the capping oxide layer 23 is selectively etched to open the storage node contact. Forming a storage node predetermined region, that is, a concave pattern.
다음으로, 오목패턴을 포함한 전면에 스토리지노드용 도전막을 증착한 후, 에치백 또는 화학적기계적연마를 통해 오목패턴내에만 스토리지노드(24)를 형성한 다.Next, after depositing a conductive film for a storage node on the entire surface including the concave pattern, the storage node 24 is formed only in the concave pattern through etch back or chemical mechanical polishing.
도 1b에 도시된 바와 같이, 캡핑산화막(23)을 습식케미컬(wet chemical)을 이용한 딥아웃(dip out) 공정으로 제거하여 스토리지노드(24)를 노출시킨다.As shown in FIG. 1B, the capping oxide layer 23 is removed by a dip out process using wet chemical to expose the storage node 24.
다음으로, 스토리지노드(24)를 포함한 전면에 유전막(25)과 플레이트노드(26)를 형성한다.Next, the dielectric layer 25 and the plate node 26 are formed on the entire surface including the storage node 24.
상술한 종래기술에서는 스토리지노드의 높이를 결정짓는 캡핑산화막 제거시 하부의 제2 층간절연막이 식각되는 문제가 있다.In the above-described prior art, there is a problem in that the lower second interlayer insulating layer is etched when the capping oxide layer which determines the height of the storage node is removed.
이를 해결하기 위해 식각속도가 늦은 산화막과 식각속도가 빠른 산화막의 이중층이 제안되었으나, 식각속도가 늦은 산화막과 식각속도가 빠른 산화막의 이중층에서는 스토리지노드를 형성하기 위해 수행되는 습식케미컬을 이용한 딥아웃공정에서 식각조절이 불량하여 제거해야될 산화막과 잔류시켜야할 산화막의 조절이 어렵다.In order to solve this problem, a double layer of an oxide film having a low etching rate and an oxide layer having a high etching rate has been proposed. However, in a double layer of an oxide film having a low etching rate and a high etching rate, a deep chemical process using wet chemicals is performed to form a storage node. It is difficult to control the oxide film to be removed and the oxide film to be left because the etching control is poor.
이를 해결하기 위해 질화막과 산화막의 이중층 구조가 제안되었으나, 질화막 공정이 700℃ 이상의 고온 열공정이 필요하기 때문에 폴리실리콘플러그의 산화와 불순물접합의 접합불량을 초래하는 문제가 있다.In order to solve this problem, a double layer structure of a nitride film and an oxide film has been proposed, but since the nitride film process requires a high temperature thermal process of 700 ° C. or more, there is a problem of inducing oxidation of the polysilicon plug and poor bonding of impurity bonding.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 높이를 결정짓는 산화막의 식각조절의 어려움을 극복하면서 플러그의 산화나 접합의 불량을 억제하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다. The present invention has been made to solve the problems of the prior art, to provide a method of manufacturing a capacitor suitable for suppressing the oxidation of the plug or poor bonding while overcoming the difficulty of etching control of the oxide film that determines the height of the capacitor. There is a purpose.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 관통하여 상기 반도체기판에 접속되는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택을 포함한 전면에 제1 산화막과 제2 산화막 사이에 Al2O3- xNx(0<x<3)이 삽입된 삼중층 구조의 제2 절연막을 형성하는 단계, 상기 제2 절연막을 식각하여 상기 스토리지노드콘택을 오픈시키는 개구를 형성하는 단계, 상기 개구내에 하부전극을 형성하는 단계, 상기 Al2O3-xNx을 정지막으로 이용하여 상기 제2 산화막을 선택적으로 딥아웃하는 단계, 및 상기 제2 산화막이 제거된 결과물 전면에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a method of manufacturing a capacitor includes: forming a first insulating film on a semiconductor substrate, forming a storage node contact connected to the semiconductor substrate through the first insulating film, and the storage node. Forming a second insulating film having a triple layer structure in which Al 2 O 3 -x N x (0 <x <3) is inserted between the first oxide film and the second oxide film on the entire surface including the contact, and etching the second insulating film Forming an opening for opening the storage node contact, forming a lower electrode in the opening, and selectively dipping out the second oxide film using the Al 2 O 3-x N x as a stop film And forming a dielectric film and an upper electrode in order on the entire surface of the resultant product from which the second oxide film is removed.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.As shown in FIG. 2A, an isolation region 32 for device isolation is formed on the semiconductor substrate 31 to define an active region, and a gate oxide layer 33 and a word are formed on the active region of the semiconductor substrate 31. Lines 34 are formed in sequence.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다. 한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Next, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form source / drain regions 35a and 35b of the transistor. Although not shown in the drawings, spacers may be formed on both sidewalls of the word line, thereby forming a source / drain region having a lightly doped drain (LDD) structure. In other words, the LDD region is formed by ion implanting low concentration impurities using a word line as a mask, and then spacers are formed on both sidewalls of the word line, and the ion / implant implanted with high concentration impurities using the word line and spacer as a mask to contact the LDD region. A drain region is formed.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백이나 화학적기계적연마를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 36 on the semiconductor substrate 31 on which the transistor is formed, the first interlayer insulating layer 36 is etched with a contact mask (not shown) to etch one side source / drain region ( A bit line contact hole exposing 35a) is formed, and a bit line contact 37 embedded in the bit line contact hole is formed. Here, the bit line contact 37 may be formed through etch back or chemical mechanical polishing after depositing tungsten (W).
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.Next, after the bit line conductive film is deposited on the entire surface, patterning is performed to form a bit line 38 connected to the bit line contact, and a second interlayer insulating layer 39 is deposited on the entire surface including the bit line 38. Flatten.
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 폴리실리콘플러그(40), 티타늄실리사이드(41) 및 티타늄나이트라이드(42)의 순서로 적층된 스토리지노드콘택을 매립시킨다. 여기서, 티타늄실리사이드(41)는 폴리실리콘플러그(40)와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드(42)는 폴리실리콘플러그(40)와 하부전극간 상호확산을 방지하는 확산방지막이다.Next, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 are simultaneously etched with a storage node contact mask (not shown) to form a storage node contact hole exposing the other source / drain region 35b. The storage node contacts are stacked in the storage node contact holes in the order of the polysilicon plug 40, the titanium silicide 41, and the titanium nitride 42. Here, the titanium silicide 41 forms an ohmic contact between the polysilicon plug 40 and the lower electrode, and the titanium nitride 42 is a diffusion barrier that prevents mutual diffusion between the polysilicon plug 40 and the lower electrode.
다음으로, 스토리지노드콘택이 매립된 제2 층간절연막(39)상에 스토리지노드의 높이를 결정짓는 캡핑산화막(43)으로서 제1 산화막(43a), 알루미늄계 산화물(43b), 제2 산화막(43c)을 차례로 형성한다.Next, the first oxide film 43a, the aluminum oxide 43b, and the second oxide film 43c are capping oxide films 43 that determine the height of the storage node on the second interlayer insulating film 39 having the storage node contacts embedded therein. ) In turn.
여기서, 제1 및 제2 산화막(43a, 43c)은 HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), O3-TEOS, BPSG(Boro Phosphorous Silicate Glass), HTO(High Temperature Oxide), LTO(Low Temperature Oxide) 및 MTO(Middle Temperature Oxide)로 이루어진 그룹중에서 선택된 하나이고, 제1 산화막(43a)은 500Å∼3000Å의 두께로 형성되며, 제2 산화막(43c)은 3000Å∼40000Å의 두께로 형성된다.The first and second oxide layers 43a and 43c may be formed of high density plasma (HDP) oxide, plasma enhanced-tetra ethyl ortho silicate (PE-TEOS), O 3 -TEOS, boro phosphorous silicate glass (BPSG), and HTO ( High Temperature Oxide), LTO (Low Temperature Oxide) and MTO (Middle Temperature Oxide) is selected from the group, the first oxide film (43a) is formed to a thickness of 500 ~ 3000Å, the second oxide film 43c is 3000Å It is formed in the thickness of -40000 Pa.
그리고, 제1 산화막(43a)과 제2 산화막(43c) 사이에 삽입된 알루미늄계 산화물(43b)로는 Al2O3-xNx(0<x<3)을 50Å∼100Å의 두께로 형성되며, 스퍼터링법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 플라즈마원자층증착법(PEALD)으로 형성된다. 예컨대, 알루미늄계 산화물(43b)은 150℃∼650℃의 온도와 1mTorr∼30torr의 압력하에서 증착하고, 특히 플라즈마원자층증착(PEALD)시 플라즈마를 발생시키기 위해 100W∼3000W 범위의 파워를 인가한다.As the aluminum oxide 43b interposed between the first oxide film 43a and the second oxide film 43c, Al 2 O 3 -x N x (0 <x <3) is formed to a thickness of 50 kPa to 100 kPa. , Sputtering, chemical vapor deposition (CVD), atomic layer deposition (ALD) or plasma atomic layer deposition (PEALD). For example, the aluminum oxide 43b is deposited at a temperature of 150 ° C. to 650 ° C. and a pressure of 1 mTorr to 30 torr, and in particular, a power of 100 W to 3000 W is applied to generate a plasma during plasma atomic layer deposition (PEALD).
여기서, 알루미늄계 산화물(43b)로는 Al2O3, Al2O2N, Al2 ON2이 가능하며, Al2O3에 질소(N)를 첨가하면 선택비 특성이 더욱 향상된다.Here, Al 2 O 3 , Al 2 O 2 N, and Al 2 ON 2 may be used as the aluminum oxide 43b. The addition ratio of nitrogen (N) to Al 2 O 3 further improves selectivity characteristics.
도 2b에 도시된 바와 같이, 제2 산화막(43c)과 알루미늄계 산화물(43b), 제1 산화막(43a)을 동시에 식각하여 스토리지노드콘택을 오픈시키는 하부전극이 형성될 영역, 즉 개구를 형성한 후, 개구를 포함한 전면에 하부전극용 도전막을 증착한다. 다음으로, 하부전극용 도전막을 에치백하거나 화학적기계적연마하여 이웃한 하부전극과 서로 격리되는 하부전극(44), 즉 개구내에만 하부전극(44)을 잔류시킨다.As shown in FIG. 2B, the second oxide layer 43c, the aluminum oxide 43b, and the first oxide layer 43a are simultaneously etched to form a region, ie, an opening, in which a lower electrode for opening the storage node contact is formed. After that, a conductive film for the lower electrode is deposited on the entire surface including the opening. Next, the lower electrode 44 is etched back or chemically mechanically polished to separate the lower electrode 44, that is, isolated from each other, from the adjacent lower electrode.
여기서, 하부전극(44)용 도전막은 Ru, Pt, Ir, W, IrOx, RuOx, WN, TiN을 사용하며, 이들 도전막들은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 플라즈마원자층증착법(PEALD)을 통해 증착된다.Here, the conductive film for the lower electrode 44 uses Ru, Pt, Ir, W, IrO x , RuO x , WN, TiN, and these conductive films are physical vapor deposition (PVD), chemical vapor deposition (CVD), atoms Deposition through layer deposition (ALD) or plasma atomic layer deposition (PEALD).
도 2c에 도시된 바와 같이, 캡핑산화막(43) 중 제2 산화막(43c)을 습식케미컬을 이용한 딥아웃공정으로 제거한다.As illustrated in FIG. 2C, the second oxide layer 43c of the capping oxide layer 43 is removed by a dip out process using wet chemicals.
이때, 알루미늄계 산화물(43b)은 습식케미컬에 의한 산화막 식각선택비가 높기때문에 딥아웃공정시 케미컬에 대한 정지막(stop layer)으로 사용되어 제2 산화막만 선택적으로 제거할 수 있다. 즉, 알루미늄계 산화물(43b)이 존재하므로 제거될 산화막과 잔류시켜야할 산화막의 조절이 용이하다. 또한, 알루미늄계 산화물(43b)은 증착온도가 낮기 때문에 폴리실리콘플러그의 산화나 접합의 불량을 억제한다.At this time, since the aluminum oxide 43b has a high oxide film etching selectivity due to the wet chemical, the aluminum oxide 43b may be used as a stop layer for the chemical during the deep-out process to selectively remove only the second oxide film. That is, since the aluminum oxide 43b is present, it is easy to control the oxide film to be removed and the oxide film to be left. In addition, since the aluminum oxide 43b has a low deposition temperature, oxidation of the polysilicon plug and poor bonding are suppressed.
한편, 딥아웃은 액체 케미컬을 사용, HF, BOE(Buffered Oxide Etchant), NH4OH, H2SO4 및 이들의 혼합물중에서 선택된 하나를 사용한다.On the other hand, the dip-out uses a liquid chemical, one selected from HF, Buffered Oxide Etchant (BOE), NH 4 OH, H 2 SO 4 and mixtures thereof.
상술한 딥아웃공정후 드러나는 하부전극(44)은 실린더(cylinder) 형태를 갖는다.The lower electrode 44 exposed after the above-described deep out process has a cylinder shape.
도 2d에 도시된 바와 같이, 스토리지노드를 포함한 전면에 유전막(45)과 상부전극(46)을 형성한다.As shown in FIG. 2D, the dielectric layer 45 and the upper electrode 46 are formed on the entire surface including the storage node.
여기서, 유전막(45)은 SBT(SrBi2Ta2O9), SBTN[SrBi2(Ta1- xNbx)2O9], Bi4Ti3O12, BLT[(Bi1-x,Lax)Ti3O12], (Pb, Zr)TiO3, Ta2O5, Al2O3, SrTiO3, BST, ZrO3, HfO3를 이용한다. 그리고, 유전막의 형성은 핵생성 및 결정립성장의 과정을 거치는데, 핵형성을 위해 급속열처리(Rapid Thermal Anneal; RTA)를 실시한다. 이때, 급속열처리의 승온 속도는(ramp-up rate)는 80℃/sec∼250℃/sec가 되도록 한다. 이어서, 결정립 성장을 위해 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 가스분위기에서 600℃∼800℃ 온도로 로열처리(Furnace anneal) 공정을 실시한다.Here, the dielectric film 45 may include SBT (SrBi 2 Ta 2 O 9 ), SBTN [SrBi 2 (Ta 1- x Nb x ) 2 O 9 ], Bi 4 Ti 3 O 12 , BLT [(Bi 1-x , La x ) Ti 3 O 12 ], (Pb, Zr) TiO 3 , Ta 2 O 5 , Al 2 O 3 , SrTiO 3 , BST, ZrO 3 , HfO 3 . In addition, the formation of the dielectric film undergoes a process of nucleation and grain growth, and rapid thermal annealing (RTA) is performed for nucleation. At this time, the ramp-up rate of the rapid heat treatment is 80 ° C./sec to 250 ° C./sec. Subsequently, a furnace anneal process is performed at 600 ° C. to 800 ° C. in an O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe, or He gas atmosphere for grain growth.
그리고, 상부전극(46)은 Ru, Pt, Ir, W, IrOx, RuOx, WN, TiN을 사용하며, 이들 도전막들은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 플라즈마원자층증착법(PEALD)을 통해 증착된다.In addition, the upper electrode 46 uses Ru, Pt, Ir, W, IrO x , RuO x , WN, TiN, and these conductive films are physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition. (ALD) or plasma atomic layer deposition (PEALD).
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 캐패시터의 높이를 결정짓는 산화막 식각조절이 용이하고, 플러그의 산화나 접합의 불량을 방지하므로 캐패시터의 신뢰성을 향상시킬 수 있는 효과가 있다. The present invention as described above is easy to control the oxide film etch to determine the height of the capacitor, it is possible to improve the reliability of the capacitor because it prevents the oxidation of the plug or poor bonding.
도 1a 내지 도 1b는 종래기술에 따른 메모리소자의 제조 방법을 도시한 공정 단면도,1A to 1B are cross-sectional views illustrating a method of manufacturing a memory device according to the prior art;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도.2A through 2D are cross-sectional views illustrating a method of manufacturing a memory device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체기판 32 : 소자분리막31: semiconductor substrate 32: device isolation film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막35a, 35b: source / drain regions 36: first interlayer insulating film
37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line
39 : 제2 층간절연막 40 : 폴리실리콘플러그39: second interlayer insulating film 40: polysilicon plug
41 : 티타늄실리사이드 42 : 티타늄나이트라이드41: titanium silicide 42: titanium nitride
43a : 제1 산화막 43b : 알루미늄계 산화물43a: first oxide film 43b: aluminum oxide
43c : 제2 산화막 44 : 하부전극43c: second oxide film 44: lower electrode
45 : 유전막 46 : 상부전극45 dielectric layer 46 upper electrode
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