JP3936410B2 - Fin-type capacitor and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシター製造方法に係り、さらに詳細にはフィン構造の電極と強誘電体膜または高誘電体膜を具備するフィン形キャパシター製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Randam Access Memory)装置の集積度が増加するにつれ、制限されたセルの面積内でキャパシタンスを増加させるために様々な方法が提案されているが、普通次の三つに分けられる。即ち、第１方法：誘電体膜を薄膜化する方法、第２方法：キャパシターの有効面積を増加させる方法、第３方法：誘電定数が高い物質を用いる方法である。
【０００３】
この中で、第１方法は誘電体膜の厚さを１００Å以下に薄膜化する場合フアウラノードハイム（Flower-Nordheim)電流により信頼性が低下するので大容量のメモリ素子に適用しにくいという短所がある。
【０００４】
従って、最近では第２方法のキャパシターの有効面積を増やすためのものとしてシリンダ形、フィン形などの３次元構造を有するキャパシターが提案されている。
【０００５】
さらに、第３方法の誘電定数の高い物質を使用する方法としては、ペロブスカイト(perovskite)構造の強誘電体、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）又はＢＳＴ（ＢａＳｒＴｉＯ3 ）などを誘電体膜として使用したり高誘電率物質である五酸化タンタルを誘電膜として使用する方法が提案されている。
【０００６】
強誘電体は既存の酸化膜とは違って自発分極現象を有し、誘電定数が普通数百より１０００程度の物質を言う。このような強誘電体を誘電体膜として用いる場合は、数百Åの厚膜の強誘電体を使用することにより１０Å以下の薄い等価酸化膜厚さを実現し得る。一方、五酸化タンタルは既存の酸化シリコンや窒化シリコンに比べ３倍位の高い誘電率を有する高誘電率物質であって高集積ＤＲＡＭの誘電膜として広く研究されている。
【０００７】
前記ＰＺＴやＢＳＴなどを誘電膜として用いるためには、キャパシターの電極を構成する物質が、第一に電極の表面に形成される誘電体膜がペロブスカイト構造を形成することにおいて８００℃以上の高温を必要とするので電極物質が高温で安定したものでなければならなく、第二に電極と強誘電体との界面に低誘電体膜が生成されてはいけなく、第三にシリコン又は強誘電体の構成元素が相互拡散されることを防止しなければならなく、第四にそのパターニングが容易であるべき条件を満足しなければならない。
【０００８】
しかしながら、現在ＰＺＴやＢＳＴなどの強誘電物質を採用しているキャパシターの電極物質として一番多く使用されているＰｔは前記の第１〜第３の条件は満足しているが第４の条件が満足できない。
【０００９】
このため、Ｒｕを含む物質がＰＺＴ及びＢＳＴの電極として提案されたことがある（米国特許番号第５１８５６８９号）。
【００１０】
しかしながら、前記引用技術においては電極を平板形に形成して用いたのでキャパシター有効面積が前記平板の広さに限定される問題がある。一般的に白金などの貴金属物質は蝕刻しにくいのでパターニングが容易でないという問題がある。
【００１１】
図１は前記従来の方法により製造された強誘電体キャパシターを有するメモリセルを示した断面図である。
【００１２】
図１を参照すれば、フィールド酸化膜１２により制限される活性領域を有する半導体基板１０にゲート酸化膜１４、ドレイン領域１８ａ、ソース領域１８ｂ及びゲート電極１６とを具備するトランジスタと、前記ドレイン領域１８ａに接続される下部ビットライン２０とを形成した後、結果物の全面に絶縁層を形成する。次いで、前記ソース領域１８ｂを露出させるコンタクトホールを形成した後、前記コンタクトホールの内部を導電物質で埋め立てて導電性プラグ２２を形成する。次いで、前記結果物上に拡散障壁２４及び白金よりなるキャパシター下部電極２６を順に形成し、次に前記下部電極２６の側壁に酸化物スペーサ２８を形成する。次いで、前記結果物上にＢＳＴよりなる強誘電体膜３０とキャパシターの上部電極３２を順に形成した後上部ビットライン３４及びアルミニウム配線３６を順に形成する。
【００１３】
前記した従来の方法によりストレージノードを形成する場合、ストレージ電極の平坦な表面しか利用し得ないので面積増加には限りがある。即ち既存の強誘電体キャパシターで下部電極として使用された物質はパターニングしにくくてフィン形などの複雑な構造を形成し得ない問題があった。
【００１４】
一方、五酸化タンタルをキャパシター製造に使用する場合キャパシター形成後のＢＰＳＧフローによるキャパシター特性の劣化が起こる問題があった。このような五酸化タンタルキャパシターの劣化を防ぐための電極構造としてコンキワォンらは論文“Ｄｅｇｒａｄａｔｉｏｎ−Ｆｒｅｅ Ｔａ２Ｏ５Ｃａｐａｃｉｔｏｒ ａｆｔｅｒ ＢＰＳＧ Ｒｅｆｌｏｗ ａｔ ８５０℃ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭｓ”（ＩＥＤＭ，１９９３）でポリーＳｉ／ＴｉＮ／Ｔａ２Ｏ５／ポリーＳｉ構造を発表した。しかしながらこの場合、上部電極としてスパッタＴｉＮを使用するのでストレージノードが複雑になるとＴｉＮの段差塗布性が悪くなる問題があった。即ち既存の五酸化タンタルキャパシターでは複雑な構造の下部電極を採用することが困難であった。
【００１５】
【発明が解決しようとする課題】
本発明の目的は強誘電体物質と共に使用されるキャパシターの電極がフィン構造と形成されてキャパシタンスの増加されたフィン構造のキャパシターを提供することである。
【００１６】
本発明の他の目的は前記キャパシタンスの増加されたフィン構造のキャパシターの製造方法を提供することである。
【００１７】
本発明のさらに他の目的は高誘電物質と高誘電物質と共に用いられ得る金属電極をパターニングすることによりキャパシタンスの増加されたフィン形キャパシター及びその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
前記目的を達成するために本発明は、導電性金属酸化物よりなる第１物質層及び金属よりなる第２物質層が交互に積層されるものの、前記第２物質を蝕刻してその幅が第１物質層の幅より短くなってフィン形構造を形成した第１電極と、第２電極と、前記第１電極と第２電極との間に形成それた誘電物質を含めて構成されたことを特徴とするキャパシターである。
【００１９】
前記第１電極の前記第１物質層はルテニウム酸化物（Ｒｕｔｈｅｎｉｕｍ ｏｘｉｄｅ）、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ ｏｘｉｄｅ）、オスミウム酸化物（Ｏｓｍｉｕｍ ｏｘｉｄｅ）及びイリジウム酸化物（Ｉｒｉｄｉｕｍ ｏｘｉｄｅ）よりなるグループから選択された物質よりなることができる。前記第１電極の前記第２物質層は白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）とよりなることができる。
【００２０】
前記第２物質層の側面の露出部は前記第２物質層の構成物質の酸化物で覆われることが望ましい。前記第２物質層の露出部を覆う前記酸化物の厚さは５０〜２００Åであることが望ましい。
【００２１】
前記誘電物質はＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、Ｂｉ３Ｔｉ４Ｏ１２、ジルコン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａｔｅ）、ＢＳＴ（ＢａＳｒＴｉＯ３）、ＳＴＯ（ＳｒＴｉＯ３）、五酸化タンタル、酸化シリコン、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、チタンシリケート、窒化シリコン、酸化チタン、チタン酸鉛及びＳｒＢｉ２Ｔａ２Ｏ９とよりなる群の中で選択された少なくともいずれか一つであることが望ましい。この中でＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、ＢＳＴ（ＢａＳｒＴｉＯ３）などは強誘電物質としてペロブスカイト構造を有する。
【００２２】
前記第２電極はＲｕ、Ｐｔ、Ｔｉ及びＩｒとよりなる群の中で選択されたいずれか一つが含められる。
【００２３】
前記キャパシターはトランジスタの電極に連結されＤＲＡＭセル又は不揮発性メモリセルを構成する。
【００２４】
更に、前記キャパシターは、前記第１電極と半導体基板上のソース領域を電気的に接続させる導電性プラグ及び前記第１電極と前記導電性プラグとの間に形成される拡散障壁がさらに含めて構成されることができる。
【００２５】
本発明によるフィン構造のキャパシター製造方法は、導電性金属酸化物よりなる第１物質層及び金属よりなる第２物質層を交互に積層する段階と、写真蝕刻方法で前記積層された第１物質層及び第２物質層をパターニングする段階と、第２物質層に対して蝕刻選択性を有する蝕刻液で選択的蝕刻を行ってフィン形構造の第１電極を形成する段階と、前記第１電極上に誘電物質を積層する段階と、前記誘電物質の上部に第２電極を形成する段階とを含めて構成される。
【００２６】
前記キャパシターの製造方法は前記フィン形構造第１電極の中の第２物質層の露出面を酸化する段階を更に含めて構成されることができる。この際、前記第２物質層の露出面に形成される酸化の結果形成された酸化物層の厚さは５０〜２００Åであることが望ましい。
【００２７】
前記第１物質層はルテニウム酸化物、インジウムスズ酸化物、オスミウム酸化物、イリジウム酸化物とより構成されることができる。さらに、前記第１電極の前記第２物質層はＰｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ａｌ、Ｔｉ及びＴａとより構成され得る。
【００２８】
前記第２電極はＲｕ、Ｐｔ、Ｔｉ及びＩｒとよりなる群で選択されたいずれか一つを含めて形成することもできる。前記キャパシター製造方法はさらに、前記第１電極と半導体基板上のソース領域を電気的に接続させる導電性プラグを形成する段階と、前記第１電極と前記導電性プラグとの間に拡散障壁を形成する段階とを含めて構成され得る。
【００２９】
本発明の一実施例によれば、前記第１物質層は導電性金属酸化物で形成し前記第２物質層は金属で形成し、前記第１物質層及び第２物質層がスパッタリング工程で積層される。このスパッタリング工程は具体的に、金属より構成された第１ターゲットと導電性金属酸化物より構成された第２ターゲットとがそれぞれ装着されたスパッタリング装置を利用して金属のみを蒸着させる段階及び導電性金属酸化物のみを蒸着させる段階を少なくとも一回以上繰り返すことより構成される。
【００３０】
本発明の他の実施例によれば、前記スパッタリング工程が、金属で構成されたターゲットのみが装着されたスパッタリング装置を利用して酸素と不活性ガスとが混合された雰囲気でスパッタリングして導電性金属酸化物層を形成する段階と、スパッタリングチャンバより酸素を排出させる段階と、不活性ガスのみある雰囲気でスパッタリングして金属層を形成する段階を少なくとも一回以上繰り返し行われることより構成される。
【００３１】
ここで、前記金属はＲｕ又はＩｒであり、前記金属酸化物はＲｕＯ2 又はＩｒＯ2 であることが望ましい。
【００３２】
本発明の他の実施例によると、前記第１物質層及び第２物質層が化学気相蒸着法で積層される。前記化学気相蒸着法は前記第１物質層を形成する段階と第２物質層を形成する段階に区分して行われる。
【００３３】
本発明のさらに他の実施例によれば、前記第２電極がポリシリコンを含めて構成され前記誘電物質が五酸化タンタルを含めて構成されることを特徴とするキャパシターが提供される。
【００３４】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
【００３５】
実施例１
図２乃至図８は本発明の方法によりキャパシターを形成する工程を示した断面図である。
【００３６】
図２は半導体基板５０上にコンタクトホール６７及び導電性プラグ６８を形成する段階を示す。フィールド酸化膜５２により活性領域の限定された半導体基板５０上にゲート酸化膜５４及びゲート電極５６を形成する。次いで、前記ゲート電極５６をイオン注入マスクとして使用して不純物イオンを注入することにより、前記基板にドレイン領域６０ａとソース領域６０ｂを形成する。次に、前記結果物上に第１絶縁膜５８を形成しこれを異方性蝕刻して前記ドレイン領域６０ａを露出させた後、前記ドレイン領域６０ａ上に第２絶縁膜６４でキャツピングされたビットライン６２を形成する。次いで、前記基板５０の全面に平坦化層６６を形成する。次に、写真蝕刻工程で前記ソース領域６０ｂに積層されている平坦化層６６及び第１絶縁膜５８を蝕刻することにより、キャパシターの下部電極をソース領域に接続させるためのコンタクトホール６７を形成する。次いで、前記コンタクトホール６７の形成された基板５０上に導電物質、例えば不純物のトーピングされたポリシリコンを蒸着した後エッチバックすることにより、前記コンタクトホール６７の内部を導電性プラグ６８で埋め立てる。
【００３７】
図３を参照すれば、前記導電性プラグ６８と、後に形成される下部電極（第１電極）との間で拡散障壁の役割をするＴｉＮ層７０を数十乃至３００Åの厚さに形成する。
【００３８】
図４を参照すれば、前記拡散障壁の上部にＲｕＯ2 層７２ａ，７２ｂ，７２ｃとＲｕ層７４ａ，７４ｂを繰り返し蒸着する。この際、拡散障壁上の最初の層と最後の層はＲｕＯ2 となる。
【００３９】
Ｒｕ層とＲｕＯ2 層はアルゴン（Ａｒ）雰囲気でＤＣ又はＲＦスパッタリングや化学気相蒸着法を用いて積層する。積層される各層の厚さはそれぞれ１００〜１０００Åであり得る。下部電極の厚さは３０００Åにするが、各層が５００ÅであるＲｕＯ2 層を三つの層にし、各層が７５０ÅであるＲｕ層を二つの層にすることが望ましい。積層厚さ及び積層層数は確保しようとする誘電容量により調節し得る。
【００４０】
図５を参照すれば、前記ＲｕＯ２層７２ａ，７２ｂ，７２ｃ及びＲｕ層７４ａ，７４ｂの積層膜及びＴｉＮ層７０に対して写真蝕刻工程を行って下部電極パターンを形成する。パターニングの結果導電性プラグ６８の上部にＴｉＮ層８０及びＲｕＯ２層８２ａ，８２ｂ，８２ｃとＲｕ層８４ａ，８４ｂとが交互に積層された構造が得られる。この際。前記積層膜はＨＢｒ混合ガスを使用した反応性イオン蝕刻法（ＲＩＥ）によりパターニングする。
【００４１】
図６を参照すれば、５％ＮａＯＣＩ＋３％ＮａＯＨの水溶液を使用して下部電極のＲｕ層９４ａ，９４ｂのみを選択的に蝕刻する。Ｒｕ層９４ａ，９４ｂは前記蝕刻液に溶ける反面ＲｕＯ２層９２ａ，９２ｂ，９２ｃは溶けない特性を有しておるので前記選択的蝕刻が可能になる。この際、前記した湿式蝕刻のみならず乾式蝕刻も可能であり、Ｒｕの蝕刻速度に応じて蝕刻時間を適切に調節することによりＲｕ層が蝕刻されて凹む深さを調節し得る。
【００４２】
前記選択的蝕刻を行った結果としてＲｕ層だけ蝕刻されたステップまたはぺこりと陥入された部分ができる。このステップ部分は下部電極の有効面積を増やす作用をする。前記蝕刻による効果はＲｕとＲｕＯ2 層の代わりにＩｒとＩｒＯ2 とよりなる構造でも同一である。
【００４３】
図７を参照すれば、蝕刻されたＲｕ層の表面が酸化されてＲｕＯ2 となるように酸素雰囲気で熱処理する。この際形成されるＲｕＯ2 層１０６ａ，１０６ｂの厚さは１００Å位である。前記熱酸化の結果下部電極はいずれもＲｕＯ2 で覆われるようになる。ここでＲｕとＲｕＯ2 は下部電極として使用されるに充分な電気伝導性を有しておる。
【００４４】
図８を参照すれば、形成された下部電極の表面にＢＳＴ，ＰＺＴなどを蒸着して強誘電体膜１１８よりなるキャパシターの誘電膜を形成する。前記誘電膜の蒸着方法としては段差塗布性の優れたＣＶＤ法、ゾル−ゲル法、液体ソース化学気相蒸着法（ＬＳＣＶＤ）法などが望ましい。
【００４５】
次に上部電極（第２電極、図示せず）を形成するが、この際下部電極の表面に屈曲が存するので段差塗布性の優れたＣＶＤ法を用いて導電性金属或いは貴金属電極を蒸着する。
【００４６】
図９は金属酸化膜と金属膜を積層してキャパシターの下部電極を形成する方法を示した。
【００４７】
図９Ａを参照すれば、ＲｕＯ2 とＲｕが同時に蒸着された二元ターゲットスパッタリング装置を利用してＲｕ／ＲｕＯ2 積層膜を形成する方法が示されている。
【００４８】
前記スパッタリングではＲｕターゲットのみをスパッタリングする段階１とＲｕＯ２のみをスパッタリングする段階２とをそれぞれ区分して実施し前記段階１，２を望むＲｕ／ＲｕＯ２層数ほど繰り返す。スパッタリング条件としてはＡｒやＮ２などの不活性ガス雰囲気、１〜１００ｍＴｏｒｒのチャンバ圧力及び常温〜５００℃の基板温度を取ることが望ましい。
【００４９】
図９Ｂを参照すれば、Ｒｕ単一ターゲットの装着されたスパッタリング装置を利用してＲｕ／ＲｕＯ2 積層膜を形成するもう一つの方法が示されている。
【００５０】
具体的に１〜１００ｍＴｏｒｒのチャンバ圧力、常温〜５００℃の基板温度で望むＲｕ／ＲｕＯ２層数ほどスパッタリングを繰り返すことによりＲｕ／ＲｕＯ２積層膜を形成する。この際、前記スパッタリングはＡｒ或いはＮ２などの不活性ガスを流す第１段階と前記不活性ガスに全体放電ガスの１〜５０％である酸素を流して酸化性雰囲気でスパッタリングする２段階とチャンバ内部の圧力が１ｍＴｏｒｒ以下になるようにチャンバ内のガスを排気させてチャンバ内部の酸素を取り除く３段階に区分して行われる。
【００５１】
図９Ｃは通常の低圧気相蒸着法を利用してＲｕＯ2 とＲｕを順に積層する方法を示した。
【００５２】
化学気相蒸着でＲｕとＲｕＯ2 とのソースは有機ルテニウム物質であるが、望ましくはそれぞれＲｕ3 （ＣＯ）12、Ｒｕ（Ｃ3 Ｈ5 ）2 を使用したほうがいい。Ｒｕ3 （ＣＯ）12は３００℃の真空で、Ｒｕ（Ｃ3 Ｈ5 ）2 は５７５℃の酸素雰囲気で化学反応を起こしてそれぞれＲｕ薄膜とＲｕＯ2 薄膜とより形成される。
【００５３】
前記化学気相蒸着はＲｕ（Ｃ3 Ｈ5 ）2 とＯ2 との混合よりなる第１反応ガスをチャンバ内に注入してＲｕＯ2 層を形成する１段階とＲｕ3 （ＣＯ）12のみよりなる第２反応ガスを注入してＲｕ層を形成する２段階と分けられて行われる。この１段階の工程と２段階の工程を繰り返し行うことによりＲｕ／ＲｕＯ2 積層膜を形成し得る。
【００５４】
実施例２
キャパシターの誘電膜として強誘電体薄膜の代わりにＴａ2 Ｏ5 又はシリコン窒化膜を用いることを除いては実施例１と同一である。Ｔａ2 Ｏ5 を用いた場合層間の低誘電膜が形成されないのでさらに薄い等価酸化膜を有するキャパシターが得られる。これに反し多結晶のシリコンを下部電極として使用する従来の方法ではＴａより酸化能力の良いシリコンがＴａ2 Ｏ5 層の酸素を取って多結晶シリコンとＴａ2 Ｏ5 との間の低誘電物質であるシリコン酸化膜を生成するようになりこれによりキャパシタテーの等価酸化膜が厚くなる。
【００５５】
実施例３
ＲｕとＲｕＯ2 の代わりに金属及びこの金属の酸化物又は窒化物を用いることを除けば実施例１と同一である。前記金属酸化物又は窒化物はその造成中の酸素又は窒素の量を調節して導電性を与えると同時に前記金属とは蝕刻特性が異なるようにする。このような性質を利用して選択的蝕刻を行うことにより実施例１のように下部電極の表面積を増やす。前記金属はＰｔ又はＰｄであることが望ましい。
【００５６】
図１０は本発明による下部電極の断面図と平面図である。
図１０Ａは本発明の方法により製造された下部電極の高さと金属層がストレージノードの内側に蝕刻されて凹んだ深さとを下部電極の断面図を通じて示した。Ｈは下部電極の高さを示し、ｘは下部電極の内側に蝕刻されて凹んだ金属層の深さを示す。
【００５７】
図１０Ｂは本発明の下部電極の平面図である。ここで下部電極の上部表面は正方形でありその一辺の長さをａと示した。
【００５８】
図１０Ａ及び図１０Ｂで示したａ，Ｈ及びｘを利用して下部電極の有効面積Ｓを次のように計算することができる。
【００５９】
Ｓ＝キャップ面積＋側面積＋面積増加分＝ａ2 ＋４ａＨ＋［２ａｘ＋２ｘ（ａ−２ｘ）］×２ｎ
但しａは下部電極の上部表面が正方形である場合の一辺の長さを示し、ｘは第２物質層が蝕刻されて凹んだ長さを示し、Ｈは下部電極の長さを示し、ｎはＲｕ層数を示す。
【００６０】
ａを２５６Ｍ ＤＲＡＭと１Ｇ ＤＲＡＭでそれぞれ０．７μｍ、０．４μｍとし、Ｈを０．３μｍとした時のキャパシター下部電極の有効面積の増加値は次の表の通りである。
【００６１】
【表１】

Figure 0003936410
【００６２】
（註）有効面積の増加値の単位はμｍ2 である。
【００６３】
前記表より判るように本発明により金属層を例えば３層に使用すると１Ｇ ＤＲＡＭと２５６Ｍ ＤＲＡＭのキャパシター投影面積で有効面積がそれぞれ２．１３倍、３．１７倍増加する効果がある。
【００６４】
実施例４
五酸化タンタルで誘電膜を形成することと上部電極を形成する工程が付け加わったこととを除けば実施例１と同一である。
【００６５】
図１１乃至図１２は前記図７に示された下部電極に連続して五酸化タンタル誘電膜及び上部電極を形成する工程を順次に示した断面図である。
【００６６】
図１１は図７で形成された下部電極１２０の表面に五酸化タンタル層１２２を形成したものを示した。
【００６７】
前記五酸化タンタル層１２２は具体的に、４００〜５００℃の温度と４００ｍＴｏｒｒの圧力でＴａ（Ｃ2 Ｈ5 ）5 とＯ2 を原料として形成される。
【００６８】
図１２を参照すれば、前記下部電極１２０及び五酸化タンタル層１２２に対しＵＶ−オゾン及び乾燥酸素熱処理を行った後上部電極の形成のためのポリシリコン１２４を蒸着する。前記蒸着は具体的にＳｉＨ4 と３％ＰＨ4 ガスを使用して５７０℃の温度で低圧化学気相蒸着法を用いてなる。
【００６９】
図１３乃至図１４は前記実施例による本発明の効果を表として示した。図１３を参照すれば、キャパシターの有効面積（横軸）に対応して必要な誘電膜をシリコン酸化膜に換算した厚さを（縦軸）を示した。２５６Ｍ ＤＲＡＭ及び１Ｇ ＤＲＡＭキャパシターの投影面積をそれぞれ０．４μｍ×０．９μｍ，０．３４μｍ×０．５μｍとし、ＤＲＡＭの駆動に要するキャパシタンスはセル当たり２５ｆＦと仮定した。さらに、選択的蝕刻により中心方向に蝕刻されて凹む深さは０．１５μｍと仮定した。
【００７０】
０．５μｍ高さのスタック形キャパシターの場合だと、キャパシターの有効面積はキャパシターの占める面積の約５倍であるので、２５６Ｍ ＤＲＡＭ及び１Ｇ ＤＲＡＭに要するキャパシタンスを確保するための五酸化タンタルの酸化膜の厚さはそれぞれ２３Å，１８Å以下になるべきである。これは五酸化タンタルの薄膜化の限界に近接するものか薄膜化の不可能な厚さになるものかである。従って、五酸化タンタルの薄膜化の限界内でＤＲＡＭに必要な有効キャパシタンスを得るためにはキャパシターの占有面積に対する有効キャパシターの面積との比が２５６Ｍでは５以上、１Ｇでは１１以上にならなければならない。しかしながら、このような有効キャパシター面積／占有面積を得るためには下部電極がシリンダ又は二重シリンダ構造となるべきでありこの場合五酸化タンタルを使用することは不可能である。
【００７１】
図１４は本発明の方法によるフィン形下部電極に五酸化タンタルを適用する場合、ＲｕＯ2 ／Ｒｕ積層の下部電極のＲｕ層の層数に応じた有効キャパシター面積／キャパシター占有面積及び２５６Ｍ ＤＲＡＭで２５ｆＦを得るために必要な誘電膜をシリコン酸化膜に換算した厚さの関係を示した。下部電極の厚さは０．５μｍと仮定した。２５６Ｍ ＤＲＡＭではＲｕが２層以上であれば３２Åの有効酸化膜の換算厚さを有する五酸化タンタル層を利用して２５ｆＦ以上のキャパシタンスが確保できることが判る。
【００７２】
以上、本発明を具体的な実施例を挙げて説明したが、これは当業者によりさらに改良及び変形されることができる。例えば上記各実施例においては、第１物質としてＲｕＯ２を用い、第２物質としてＲｕを用いたものであるが、第１物質としては、ＲｕＯ２の他に、インジウムスズ酸化物、オスミウム酸化物及びイリジウム酸化物などを用いることができ、第２物質としては、Ｒｕの他に、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）などを用いることができる。また、誘電物質としても、上記実施例で用いたＢＳＴ、ＰＺＴ、五酸化タンタル（Ｔａ２Ｏ５）、窒化シリコン（シリコン窒化膜）の他に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、Ｂｉ３Ｔｉ４Ｏ１２、ジルコン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａｔｅ）、ＳＴＯ（ＳｒＴｉＯ３）、酸化シリコン、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、チタンシリケート、酸化チタン、チタン酸鉛及びＳｒＢｉ２Ｔａ２Ｏ９などを用いることができる。
【００７３】
また、Ｒｕ及びＲｕＯ2 よりなる電極は他の形態、即ちトレンチ形、タブルボックス形、平行平板形、クラウン形又はネスティド形などで製造されることができる。
【００７４】
さらに、本発明の電極としては、ＤＲＡＭメモリセルだけでなく不揮発性メモリセルも形成し得る。本発明のＲｕ及びＲｕＯ2 はキャパシター電極の一部だけを構成することができる。例えば電極がアルミニウムやポリシリコンで構成されその表面がＲｕで覆われて電極の酸化が防げる。
【００７５】
またさらに、本発明で触れたＲｕ物質の外にもＲｕを含む物質であれば本発明のキャパシター製造に使用されることができる。例えばカルシウムルテネート、ストロンチウムルテネート、タリュームルテネート、バリウムルテネート、ビスマスルテネート及び鉛ルテネートなどを本発明によるキャパシター電極物質として使用し得る。一方電極間のキャパシター絶縁層として、さらに多様な物質を使用し得る。
【００７６】
上記実施例で言及した拡散障壁層は選択的な性質であって本発明の改良及び変形において必ず必要なものではない。従って、本発明は前記した特定な形態のみに限定されず、本発明の意図と観点を外れない範囲内で変形されることができる。
【００７７】
【発明の効果】
本発明の導電性金属酸化物よりなる第１物質および金属よりなる第２物質より構成された電極は酸素雰囲気で安定する。従って、本発明のキャパシター電極は酸素雰囲気でもその伝導性を保つ所、洗浄サイクル、脱イオン水濯ぎ及び空気雰囲気への露出などのような後続作業で酸化より起こる問題が防止される。これにより酸化物の蝕刻の除去や酸素よりウェーハ分離などのような別の工程無しにもキャパシター電極の電気的接触を向上させ得る。
【００７８】
さらに、本発明のキャパシターは強誘電体薄膜を具備するのみならずフィン形の構造を有するのでキャパシタンスが増加される。
【００７９】
一方、五酸化タンタルを本発明のキャパシターに使用した場合、第１電極が酸化物電極であるＲｕＯ2 なので第１電極と五酸化タンタルとの間で低誘電定数を有する酸化膜の生成される現象が防止されるだけでなく、第１電極がフィン形の構造なので有効キャパシター面積が増えて実際に使用可能な五酸化タンタルの換算したシリコン酸化膜が厚くなり、さらに、第１電極が複雑なフィン形の構造になくても段差塗布性の優れたポリシリコンを第２電極として利用するのでストレージノードの全表面に均一に第２電極を形成し得る。
【図面の簡単な説明】
【図１】 従来の方法により製造された強誘電体キャパシターを有する半導体メモリ装置の断面図である。
【図２】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図３】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図４】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図５】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図６】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図７】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図８】 本発明の方法によりキャパシターを製造する工程を説明するための断面図である。
【図９】 （Ａ）乃至（Ｃ）は本発明によりキャパシターの下部電極を形成する方法を説明するためのグラフである。
【図１０】 （Ａ）及び（Ｂ）はそれぞれ本発明によるキャパシターの下部電極の断面図と平面図である。
【図１１】 本発明によるキャパシターの下部電極上に誘電膜及び上部電極を形成する工程を順次に示した断面図である。
【図１２】 本発明によるキャパシターの下部電極上に誘電膜及び上部電極を形成する工程を順次に示した断面図である。
【図１３】 従来の方法と本発明の実施例によるキャパシターの有効電極の面積と誘電膜の厚さとの関係を示したグラフである。
【図１４】 従来の方法と本発明の実施例によるキャパシターの有効電極の面積と誘電膜の厚さとの関係を示したグラフである。
【符号の説明】
７２ａ，７２ｂ，７２ｃ，８２ａ，８２ｂ，８２ｃ，９２ａ，９２ｂ，９２ｃ，１０２ａ，１０２ｂ，１０２ｃ，１０６ａ，１０６ｂ，１１２ａ，１１２ｂ，１１２ｃ…ＲｕＯ2 層、
７４ａ，７４ｂ，８４ａ，８４ｂ，９４ａ，９４ｂ，１０４ａ，１０４ｂ，１１４ａ，１１４ｂ…Ｒｕ層、
１１８…強誘電体膜、
１２０…下部電極、
１２２…五酸化タンタル、
１２４…ポリシリコン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly to a method of manufacturing a fin-type capacitor having a fin structure electrode and a ferroelectric film or a high dielectric film.
[0002]
[Prior art]
As the integration density of DRAM (Dynamic Randam Access Memory) devices increases, various methods have been proposed to increase the capacitance within the limited cell area. That is, a first method: a method of thinning a dielectric film, a second method: a method of increasing the effective area of the capacitor, and a third method: a method of using a substance having a high dielectric constant.
[0003]
Among them, the first method is disadvantageous in that it is difficult to apply to a large-capacity memory device because the reliability is lowered by the current of the Flower-Nordheim current when the thickness of the dielectric film is reduced to 100 mm or less. There is.
[0004]
Therefore, recently, a capacitor having a three-dimensional structure such as a cylinder shape or a fin shape has been proposed as a means for increasing the effective area of the capacitor of the second method.
[0005]
Furthermore, as a method of using a material having a high dielectric constant in the third method, a ferroelectric material having a perovskite structure, such as PZT (Pb (Zr, Ti) O), is used. Three ) Or BST (BaSrTiO) Three ) Or the like as a dielectric film, or a method using tantalum pentoxide, which is a high dielectric constant material, as a dielectric film.
[0006]
Unlike the existing oxide film, a ferroelectric has a spontaneous polarization phenomenon, and generally has a dielectric constant of several hundred to about 1000. When such a ferroelectric is used as a dielectric film, a thin equivalent oxide film thickness of 10 mm or less can be realized by using a ferroelectric film having a thickness of several hundreds of mm. On the other hand, tantalum pentoxide is a high dielectric constant material having a dielectric constant about three times higher than that of existing silicon oxide or silicon nitride, and has been widely studied as a dielectric film for highly integrated DRAMs.
[0007]
In order to use PZT, BST, etc. as a dielectric film, the material constituting the electrode of the capacitor has a high temperature of 800 ° C. or higher when the dielectric film formed on the surface of the electrode first forms a perovskite structure. The electrode material must be stable at high temperature because it requires, secondly low dielectric film should not be formed at the interface between electrode and ferroelectric, thirdly silicon or ferroelectric It is necessary to prevent the constituent elements of the element from being interdiffused, and fourthly, the condition that the patterning should be easy must be satisfied.
[0008]
However, Pt, which is most frequently used as an electrode material for capacitors that currently employ ferroelectric materials such as PZT and BST, satisfies the first to third conditions, but the fourth condition is I'm not satisfied.
[0009]
For this reason, materials containing Ru have been proposed as electrodes for PZT and BST (US Pat. No. 5,185,689).
[0010]
However, in the cited technique, since the electrodes are formed in a flat plate shape, there is a problem that the effective area of the capacitor is limited to the width of the flat plate. Generally, there is a problem that patterning is not easy because noble metal materials such as platinum are difficult to etch.
[0011]
FIG. 1 is a cross-sectional view showing a memory cell having a ferroelectric capacitor manufactured by the conventional method.
[0012]
Referring to FIG. 1, a transistor having a gate oxide film 14, a drain region 18a, a source region 18b, and a gate electrode 16 on a semiconductor substrate 10 having an active region limited by a field oxide film 12, and the drain region 18a. After forming the lower bit line 20 connected to, an insulating layer is formed on the entire surface of the resultant structure. Next, after forming a contact hole that exposes the source region 18b, a conductive plug 22 is formed by filling the inside of the contact hole with a conductive material. Next, a diffusion barrier 24 and a capacitor lower electrode 26 made of platinum are sequentially formed on the resultant structure, and then an oxide spacer 28 is formed on the side wall of the lower electrode 26. Next, the ferroelectric film 30 made of BST and the upper electrode 32 of the capacitor are sequentially formed on the resultant structure, and then the upper bit line 34 and the aluminum wiring 36 are sequentially formed.
[0013]
When a storage node is formed by the conventional method described above, the area increase is limited because only the flat surface of the storage electrode can be used. That is, the material used as the lower electrode in the existing ferroelectric capacitor has a problem that it is difficult to pattern and a complicated structure such as a fin shape cannot be formed.
[0014]
On the other hand, when tantalum pentoxide is used for manufacturing a capacitor, there is a problem that the capacitor characteristics are deteriorated due to the BPSG flow after the capacitor is formed. As an electrode structure for preventing the deterioration of such a tantalum pentoxide capacitor, Konkiwan et al., “Degradation-Free Ta” 2 O 5 Capacitor after BPSG Reflow at 850 ° C. for High Density DRAMs ”(IEDM, 1993) with poly Si / TiN / Ta 2 O 5 / Announced the poly-Si structure. However, in this case, since sputtered TiN is used as the upper electrode, there is a problem that the step coverage of TiN is deteriorated when the storage node becomes complicated. Immediately Already The existing tantalum pentoxide capacitor has difficulty in adopting a lower electrode having a complicated structure.
[0015]
[Problems to be solved by the invention]
An object of the present invention is to provide a capacitor having a fin structure in which an electrode of a capacitor used with a ferroelectric material is formed with a fin structure to increase the capacitance.
[0016]
Another object of the present invention is to provide a method of manufacturing a fin-type capacitor having an increased capacitance.
[0017]
It is still another object of the present invention to provide a fin type capacitor having an increased capacitance by patterning a high dielectric material and a metal electrode that can be used with the high dielectric material, and a method of manufacturing the same.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the present invention metal Although the first material layer made of oxide and the second material layer made of metal are alternately stacked, the second material is etched to make the width shorter than the width of the first material layer to form a fin-shaped structure. The capacitor includes the first electrode, the second electrode, and the dielectric material formed between the first electrode and the second electrode.
[0019]
The first material layer of the first electrode is selected from the group consisting of ruthenium oxide, indium tin oxide, osmium oxide, and iridium oxide. Can consist of different materials. The second material layer of the first electrode is platinum (Pt), palladium (Pd), iridium (Ir), ruthenium (Ru). A It can be comprised of luminium (Al), titanium (Ti) and tantalum (Ta).
[0020]
The exposed portion of the side surface of the second material layer may be covered with an oxide of a constituent material of the second material layer. The thickness of the oxide covering the exposed portion of the second material layer is preferably 50 to 200 mm.
[0021]
The dielectric material is PZT (Pb (Zr, Ti) O. 3 ), PLZT ((Pb, La) (Zr, Ti) O 3 ), Bi 3 Ti 4 O 12 , Zircon acid Lead (lead zirconate), BST (BaSrTiO) 3 ), STO (SrTiO 3 ), Tantalum pentoxide, silicon oxide, ONO (oxide-nitride-oxide), titanium silicate, Silicon nitride , Titanium oxide, titanium acid Lead and SrBi 2 Ta 2 O 9 And at least one selected from the group consisting of: Among them, PZT (Pb (Zr, Ti) O 3 ), PLZT ((Pb, La) (Zr, Ti) O 3 ), BST (BaSrTiO) 3 ) Etc. have a perovskite structure as a ferroelectric substance.
[0022]
The second electrode may include any one selected from the group consisting of Ru, Pt, Ti, and Ir.
[0023]
The capacitor is connected to the electrode of the transistor to constitute a DRAM cell or a nonvolatile memory cell.
[0024]
Furthermore, the capacitor further includes a conductive plug for electrically connecting the first electrode and a source region on the semiconductor substrate, and a diffusion barrier formed between the first electrode and the conductive plug. Can be done.
[0025]
The method for manufacturing a capacitor having a fin structure according to the present invention includes alternately stacking a first material layer made of a conductive metal oxide and a second material layer made of a metal, and the first material layer stacked by a photolithography method. And patterning the second material layer, and etching having etch selectivity with respect to the second material layer In liquid Forming a fin-shaped first electrode by selective etching, laminating a dielectric material on the first electrode, and forming a second electrode on the dielectric material. Composed.
[0026]
The method for manufacturing the capacitor may further include oxidizing the exposed surface of the second material layer in the fin-type structure first electrode. At this time, the thickness of the oxide layer formed as a result of oxidation formed on the exposed surface of the second material layer is preferably 50 to 200 mm.
[0027]
The first material layer may be composed of ruthenium oxide, indium tin oxide, osmium oxide, or iridium oxide. Further, the second material layer of the first electrode may be Pt, Pd, Ir, Ru. , A l, Ti and Ta.
[0028]
The second electrode may be formed to include any one selected from the group consisting of Ru, Pt, Ti, and Ir. The capacitor manufacturing method further includes forming a conductive plug for electrically connecting the first electrode and a source region on the semiconductor substrate, and forming a diffusion barrier between the first electrode and the conductive plug. And the step of performing.
[0029]
According to an embodiment of the present invention, the first material layer includes Conductivity The second material layer is formed of metal oxide, and the first material layer and the second material layer are stacked by a sputtering process. Specifically, the sputtering step includes a first target made of metal and Conductivity Depositing only metal using a sputtering apparatus equipped with a second target composed of a metal oxide, and Conductivity The step of depositing only the metal oxide is constituted by repeating at least once.
[0030]
According to another embodiment of the present invention, the sputtering process uses a sputtering apparatus equipped with only a target composed of metal and oxygen. Bad Sputtering in an atmosphere mixed with active gas Conductivity Forming a metal oxide layer; evacuating oxygen from the sputtering chamber; Bad The step of forming a metal layer by sputtering in an atmosphere containing only active gas is repeated at least once.
[0031]
Here, the metal is Ru or Ir, and the metal oxide is RuO. 2 Or IrO 2 It is desirable that
[0032]
According to another embodiment of the present invention, the first material layer and the second material layer are stacked by chemical vapor deposition. The chemical vapor deposition method is performed by dividing into a step of forming the first material layer and a step of forming the second material layer.
[0033]
According to another embodiment of the present invention, there is provided a capacitor characterized in that the second electrode includes polysilicon and the dielectric material includes tantalum pentoxide.
[0034]
【Example】
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
[0035]
Example 1
2 to 8 are cross-sectional views showing a process of forming a capacitor by the method of the present invention.
[0036]
FIG. 2 shows a step of forming a contact hole 67 and a conductive plug 68 on the semiconductor substrate 50. A gate oxide film 54 and a gate electrode 56 are formed on the semiconductor substrate 50 whose active region is limited by the field oxide film 52. Subsequently, impurity ions are implanted using the gate electrode 56 as an ion implantation mask, thereby forming a drain region 60a and a source region 60b in the substrate. Next, a first insulating film 58 is formed on the resultant structure and anisotropically etched to expose the drain region 60a, and then the bit capped with the second insulating film 64 on the drain region 60a. Line 62 is formed. Next, a planarization layer 66 is formed on the entire surface of the substrate 50. Next, a contact hole 67 for connecting the lower electrode of the capacitor to the source region is formed by etching the planarization layer 66 and the first insulating film 58 stacked on the source region 60b in a photolithography process. . Next, a conductive material, for example, polysilicon doped with impurities, is deposited on the substrate 50 on which the contact holes 67 are formed, and then etched back to fill the contact holes 67 with conductive plugs 68.
[0037]
Referring to FIG. 3, a TiN layer 70 serving as a diffusion barrier between the conductive plug 68 and a lower electrode (first electrode) to be formed later is formed to a thickness of several tens to 300 mm.
[0038]
Referring to FIG. 4, RuO is formed on the diffusion barrier. 2 Layers 72a, 72b, 72c and Ru layers 74a, 74b are repeatedly deposited. At this time, the first layer and the last layer on the diffusion barrier are RuO. 2 It becomes.
[0039]
Ru layer and RuO 2 The layers are stacked using DC or RF sputtering or chemical vapor deposition in an argon (Ar) atmosphere. The thickness of each layer stacked may be 100 to 1000 mm. The thickness of the lower electrode is 3000 mm, but each layer is 500 mm. 2 It is desirable to make the layer into three layers, and to make the Ru layer with each layer 750 mm into two layers. The stacking thickness and the number of stacked layers can be adjusted by the dielectric capacitance to be secured.
[0040]
Referring to FIG. 5, the RuO 2 A lower electrode pattern is formed by performing a photo-etching process on the laminated film of the layers 72a, 72b, 72c and the Ru layers 74a, 74b and the TiN layer 70. As a result of patterning, a TiN layer is formed on the conductive plug 68. 80 And RuO 2 A structure in which the layers 82a, 82b, 82c and the Ru layers 84a, 84b are alternately stacked is obtained. On this occasion. The laminated film is patterned by reactive ion etching (RIE) using an HBr mixed gas.
[0041]
Referring to FIG. 5 Only the Ru layers 94a and 94b of the lower electrode are selectively etched using an aqueous solution of% NaOCI + 3% NaOH. Ru layers 94a and 94b are soluble in the etching solution, but RuO. 2 Since the layers 92a, 92b, and 92c have characteristics that do not melt, the selective etching can be performed. At this time, not only the above-described wet etching but also dry etching is possible, and by appropriately adjusting the etching time according to the Ru etching speed, the depth at which the Ru layer is etched and recessed can be adjusted.
[0042]
As a result of the selective etching, only a Ru layer is etched or a part that is indented is formed. This step portion serves to increase the effective area of the lower electrode. The effect of the etching is Ru and RuO. 2 Ir and IrO instead of layers 2 It is the same in the structure consisting of
[0043]
Referring to FIG. 7, the surface of the etched Ru layer is oxidized to form RuO. 2 It heat-processes in oxygen atmosphere so that it may become. RuO formed at this time 2 The thickness of the layers 106a and 106b is about 100 mm. As a result of the thermal oxidation, both lower electrodes are RuO. 2 It will be covered with. Where Ru and RuO 2 Has sufficient electrical conductivity to be used as the lower electrode.
[0044]
Referring to FIG. 8, BST, PZT or the like is deposited on the surface of the formed lower electrode to form a capacitor dielectric film made of the ferroelectric film 118. As a method for depositing the dielectric film, a CVD method, a sol-gel method, a liquid source chemical vapor deposition method (LSCVD) method or the like excellent in step coatability is desirable.
[0045]
Next, an upper electrode (second electrode, not shown) is formed. At this time, since the surface of the lower electrode is bent, a conductive metal or noble metal electrode is vapor-deposited by using a CVD method having excellent step coatability.
[0046]
FIG. 9 shows a method of forming a lower electrode of a capacitor by laminating a metal oxide film and a metal film.
[0047]
Referring to FIG. 9A, RuO 2 And Ru / RuO using a dual target sputtering system in which Ru and Ru are simultaneously deposited 2 A method of forming a laminated film is shown.
[0048]
In sputtering, only Ru target is sputtered 1 and RuO. 2 Ru / RuO in which Step 2 and Step 2 are performed separately. 2 Repeat as many times as there are layers. As sputtering conditions, Ar or N 2 Such as Bad It is desirable to take an active gas atmosphere, a chamber pressure of 1 to 100 mTorr, and a substrate temperature of room temperature to 500 ° C.
[0049]
Referring to FIG. 9B, a Ru / RuO is formed using a sputtering apparatus equipped with a Ru single target. 2 Another method for forming a laminated film is shown.
[0050]
Specifically, desired Ru / RuO at a chamber pressure of 1 to 100 mTorr and a substrate temperature of room temperature to 500 ° C. 2 Ru / RuO by repeating sputtering for the number of layers 2 A laminated film is formed. At this time, the sputtering is performed using Ar or N. 2 The first stage in which an inert gas is flown, the second stage in which oxygen which is 1 to 50% of the total discharge gas is passed through the inert gas and sputtering is performed in an oxidizing atmosphere, and the pressure inside the chamber is 1 mTorr or less. Chamber This is performed in three stages by exhausting the gas in the chamber and removing oxygen inside the chamber.
[0051]
FIG. 9C shows RuO using a normal low pressure vapor deposition method. 2 And a method of sequentially stacking Ru and Ru.
[0052]
Ru and RuO in chemical vapor deposition 2 And the source of the organic ruthenium material, preferably each Ru Three (CO) 12 , Ru (C Three H Five ) 2 Should be used. Ru Three (CO) 12 Is a vacuum of 300 ° C. and Ru (C Three H Five ) 2 Undergoes a chemical reaction in an oxygen atmosphere at 575 ° C. to cause Ru thin film and RuO, respectively. 2 Formed with a thin film.
[0053]
The chemical vapor deposition is performed by Ru (C Three H Five ) 2 And O 2 A first reaction gas consisting of a mixture with the above is injected into the chamber and RuO 2 One stage to form a layer and Ru Three (CO) 12 This is performed separately from the two steps of injecting the second reaction gas consisting of only the Ru layer to form the Ru layer. By repeating this one-step process and two-step process, Ru / RuO 2 A laminated film can be formed.
[0054]
Example 2
Instead of a ferroelectric thin film as a capacitor dielectric film, Ta 2 O Five Alternatively, the second embodiment is the same as the first embodiment except that a silicon nitride film is used. Ta 2 O Five In the case of using, a low dielectric film between layers is not formed, so that a capacitor having a thinner equivalent oxide film can be obtained. On the other hand, in the conventional method using polycrystalline silicon as the lower electrode, silicon having better oxidation ability than Ta is used. 2 O Five Take oxygen in the layer and polycrystalline silicon and Ta 2 O Five A silicon oxide film, which is a low dielectric material between the two, is generated, thereby increasing the equivalent oxide film of the capacitor tape.
[0055]
Example 3
Ru and RuO 2 Example 1 is the same as Example 1 except that a metal and an oxide or nitride of this metal are used instead of. The metal oxide or nitride adjusts the amount of oxygen or nitrogen during its formation to provide conductivity, and at the same time has different etching characteristics from the metal. By performing selective etching using such properties, the surface area of the lower electrode is increased as in the first embodiment. The metal is preferably Pt or Pd.
[0056]
FIG. 10 is a sectional view and a plan view of a lower electrode according to the present invention.
FIG. 10A shows the height of the lower electrode manufactured by the method of the present invention and the depth at which the metal layer is etched and recessed inside the storage node through the sectional view of the lower electrode. H indicates the height of the lower electrode, and x indicates the depth of the recessed metal layer etched inside the lower electrode.
[0057]
FIG. 10B is a plan view of the lower electrode of the present invention. Here, the upper surface of the lower electrode is square, and the length of one side thereof is indicated as a.
[0058]
The effective area S of the lower electrode can be calculated as follows using a, H, and x shown in FIGS. 10A and 10B.
[0059]
S = cap area + side area + area increase = a 2 + 4aH + [2ax + 2x (a-2x)] × 2n
Where a represents the length of one side when the upper surface of the lower electrode is square, x represents the length of the second material layer etched and recessed, H represents the length of the lower electrode, and n represents The number of Ru layers is shown.
[0060]
The increase in effective area of the capacitor lower electrode when a is 0.7 μm and 0.4 μm for 256M DRAM and 1G DRAM and H is 0.3 μm is as shown in the following table.
[0061]
[Table 1]
Figure 0003936410
[0062]
(Ii) The unit of increase in effective area is μm 2 It is.
[0063]
As can be seen from the above table, using three metal layers, for example, according to the present invention has the effect of increasing the effective area by 2.13 times and 3.17 times in the capacitor projected areas of 1G DRAM and 256M DRAM, respectively.
[0064]
Example 4
Except for forming a dielectric film with tantalum pentoxide and adding a step of forming an upper electrode, the process is the same as that of the first embodiment.
[0065]
11 to 12 are cross-sectional views sequentially showing a process of forming a tantalum pentoxide dielectric film and an upper electrode in succession to the lower electrode shown in FIG.
[0066]
FIG. 11 shows a tantalum pentoxide layer 122 formed on the surface of the lower electrode 120 formed in FIG.
[0067]
Specifically, the tantalum pentoxide layer 122 is Ta (C) at a temperature of 400 to 500 ° C. and a pressure of 400 mTorr. 2 H Five ) Five And O 2 Is used as a raw material.
[0068]
Referring to FIG. 12, the lower electrode 120 and the tantalum pentoxide layer 122 are subjected to UV-ozone and dry oxygen heat treatment, and then polysilicon 124 for forming the upper electrode is deposited. The deposition is specifically SiH. Four And 3% PH Four Using low pressure chemical vapor deposition at a temperature of 570 ° C. using a gas.
[0069]
13 to 14 show the effects of the present invention according to the above embodiment as a table. Referring to FIG. 13, the thickness (vertical axis) of the required dielectric film converted to a silicon oxide film corresponding to the effective area (horizontal axis) of the capacitor is shown. The projected areas of 256M DRAM and 1G DRAM capacitor were 0.4 μm × 0.9 μm and 0.34 μm × 0.5 μm, respectively, and the capacitance required for driving the DRAM was assumed to be 25 fF per cell. Further, it was assumed that the depth etched by selective etching in the central direction was 0.15 μm.
[0070]
In the case of a 0.5 μm high stack type capacitor, the effective area of the capacitor is about 5 times the area occupied by the capacitor, and therefore, a tantalum pentoxide oxide film for securing the capacitance required for 256M DRAM and 1G DRAM. Should be less than 23 mm and 18 mm respectively. This is either close to the limit of tantalum pentoxide thinning or becomes a thickness that cannot be thinned. Therefore, in order to obtain the effective capacitance necessary for the DRAM within the limit of thinning of tantalum pentoxide, the ratio of the area of the effective capacitor to the area occupied by the capacitor must be 5 or more at 256M and 11 or more at 1G. . However, in order to obtain such an effective capacitor area / occupied area, the lower electrode should have a cylinder or double cylinder structure, and in this case, it is impossible to use tantalum pentoxide.
[0071]
FIG. 14 shows the case where tantalum pentoxide is applied to the fin-shaped lower electrode according to the method of the present invention. 2 The relationship between the effective capacitor area / capacitor occupied area according to the number of Ru layers of the lower electrode of the / Ru stack and the thickness of the dielectric film necessary for obtaining 25 fF in the 256M DRAM is shown as a silicon oxide film. The thickness of the lower electrode was assumed to be 0.5 μm. It can be seen that in a 256M DRAM, if Ru is two or more layers, a capacitance of 25 fF or more can be secured by using a tantalum pentoxide layer having a converted thickness of an effective oxide film of 32 mm.
[0072]
Although the present invention has been described with reference to specific embodiments, it can be further improved and modified by those skilled in the art. For example, in each of the above embodiments, RuO is used as the first substance. 2 And Ru is used as the second substance, but RuO is used as the first substance. 2 In addition, indium tin oxide, osmium oxide, iridium oxide, and the like can be used. As the second substance, in addition to Ru, platinum (Pt), palladium (Pd), iridium (Ir) A Luminium (Al), titanium (Ti), tantalum (Ta), or the like can be used. Further, as the dielectric material, BST, PZT, tantalum pentoxide (Ta 2 O 5 ), Silicon nitride (silicon nitride film), PLZT ((Pb, La) (Zr, Ti) O 3 ), Bi 3 Ti 4 O 12 , Lead zirconate, STO (SrTiO 3 ), Silicon oxide, ONO (oxide-nitride-oxide), titanium silicate, titanium oxide, lead titanate and SrBi 2 Ta 2 O 9 Etc. can be used.
[0073]
Ru and RuO 2 The electrode comprising may be manufactured in other forms, such as a trench shape, a double box shape, a parallel plate shape, a crown shape or a nested shape.
[0074]
Furthermore, not only DRAM memory cells but also non-volatile memory cells can be formed as electrodes of the present invention. Ru and RuO of the present invention 2 Can constitute only part of the capacitor electrode. For example, the electrode is made of aluminum or polysilicon, and the surface thereof is covered with Ru to prevent the electrode from being oxidized.
[0075]
In addition to the Ru material mentioned in the present invention, any material containing Ru can be used for manufacturing the capacitor of the present invention. For example, calcium ruthenate, strontium ruthenate, thulium ruthenate, barium ruthenate, bismuth ruthenate and lead ruthenate can be used as the capacitor electrode material according to the present invention. On the other hand, various materials can be used as the capacitor insulating layer between the electrodes.
[0076]
The diffusion barrier layers mentioned in the above embodiments are selective in nature and are not necessarily required for the improvement and modification of the present invention. Therefore, the present invention is not limited to the specific form described above, and can be modified within the scope of the intention and the viewpoint of the present invention.
[0077]
【The invention's effect】
Conductivity of the present invention metal A first substance comprising an oxide and metal An electrode made of the second material is stable in an oxygen atmosphere. Accordingly, the capacitor electrode of the present invention prevents problems caused by oxidation in subsequent operations such as maintaining its conductivity in an oxygen atmosphere, cleaning cycles, deionized water rinses and exposure to air atmosphere. As a result, the electrical contact of the capacitor electrode can be improved without a separate process such as removal of oxide etching or wafer separation from oxygen.
[0078]
Furthermore, the capacitor of the present invention not only includes a ferroelectric thin film but also has a fin-like structure, thereby increasing capacitance.
[0079]
On the other hand, when tantalum pentoxide is used for the capacitor of the present invention, RuO whose first electrode is an oxide electrode. 2 Therefore, not only is the phenomenon that an oxide film having a low dielectric constant is generated between the first electrode and tantalum pentoxide, but the first electrode is a fin-shaped structure, so that the effective capacitor area increases and is actually used. The silicon oxide film converted to tantalum pentoxide, which is possible, becomes thicker. Furthermore, even if the first electrode does not have a complicated fin-shaped structure, polysilicon having excellent step coatability is used as the second electrode. The second electrode can be formed uniformly on the entire surface.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor memory device having a ferroelectric capacitor manufactured by a conventional method.
FIG. 2 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 3 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 4 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 5 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 6 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 7 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIG. 8 is a cross-sectional view for explaining a process for manufacturing a capacitor by the method of the present invention.
FIGS. 9A to 9C are graphs for explaining a method of forming a lower electrode of a capacitor according to the present invention.
FIGS. 10A and 10B are a cross-sectional view and a plan view, respectively, of a lower electrode of a capacitor according to the present invention.
FIG. 11 is a cross-sectional view sequentially illustrating a process of forming a dielectric film and an upper electrode on a lower electrode of a capacitor according to the present invention.
FIG. 12 is a cross-sectional view sequentially illustrating a process of forming a dielectric film and an upper electrode on a lower electrode of a capacitor according to the present invention.
FIG. 13 is a graph showing the relationship between the area of the effective electrode of the capacitor and the thickness of the dielectric film according to the conventional method and the embodiment of the present invention.
FIG. 14 is a graph showing the relationship between the area of an effective electrode of a capacitor and the thickness of a dielectric film according to a conventional method and an embodiment of the present invention.
[Explanation of symbols]
72a, 72b, 72c, 82a, 82b, 82c, 92a, 92b, 92c, 102a, 102b, 102c, 106a, 106b, 112a, 112b, 112c ... RuO 2 layer,
74a, 74b, 84a, 84b, 94a, 94b, 104a, 104b, 114a, 114b ... Ru layer,
118: Ferroelectric film,
120 ... lower electrode,
122 ... tantalum pentoxide,
124: Polysilicon.

Claims (25)

導電性金属酸化物よりなる第１物質層及び金属よりなる第２物質層が交互に積層され、前記第２物質層が蝕刻されてその幅が第１物質層の幅より短くなってフィン形構造を形成する第１電極と、第２電極と、前記第１電極と第２電極との間に形成された誘電物質とを含めてなることを特徴とするキャパシター。A first material layer made of a conductive metal oxide and a second material layer made of metal are alternately stacked, and the second material layer is etched so that its width is shorter than the width of the first material layer, thereby forming a fin-shaped structure. A capacitor comprising: a first electrode forming a second electrode; a second electrode; and a dielectric material formed between the first electrode and the second electrode. 前記第２物質層の露出面が酸化層で覆われていることを特徴とする請求項１記載のキャパシター。  The capacitor according to claim 1, wherein an exposed surface of the second material layer is covered with an oxide layer. 前記第２物質層の露出面を覆う前記酸化層の厚さが５０〜２００Åであることを特徴とする請求項２記載のキャパシター。  The capacitor according to claim 2, wherein the oxide layer covering the exposed surface of the second material layer has a thickness of 50 to 200 mm. 前記第１電極の前記第１物質層はルテニウム酸化物（Ｒｕｔｈｅｎｉｕｍｏｘｉｄｅ）、インジウムスズ酸化物（ＩｎｄｉｕｍＴｉｎｏｘｉｄｅ）、オスミウム酸化物（Ｏｓｍｉｕｍｏｘｉｄｅ）及びイリジウム酸化物（Ｉｒｉｄｉｕｍｏｘｉｄｅ）よりなるグループから選択された物質より構成されたことを特徴とする請求項１記載のキャパシター。  The first material layer of the first electrode is made of a material selected from the group consisting of ruthenium oxide, indium tin oxide, osmium oxide, and iridium oxide. The capacitor according to claim 1. 前記第１電極の第２物質層は白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）より構成されたグループから選択された物質より構成されることを特徴とする請求項１記載のキャパシター。Group second material layer of the first electrode is composed of platinum (Pt), palladium (Pd), iridium (Ir), ruthenium (Ru), A aluminum (Al), titanium (Ti) and tantalum (Ta) 2. The capacitor according to claim 1, wherein the capacitor is made of a material selected from the group consisting of: 前記誘電物質がＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、Ｂｉ３Ｔｉ４Ｏ１２、ジルコン酸鉛（ｌｅａｄｚｉｒｃｏｎａｔｅ）、ＢＳＴ（ＢａＳｒＴｉＯ３）、ＳＴＯ（ＳｒＴｉＯ３）、五酸化タンタル、酸化シリコン、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、チタンシリケート、窒化シリコン、酸化チタン、チタン酸鉛及びＳｒＢｉ２Ｔａ２Ｏ９とよりなる群の中で選択された少なくともいずれか一つであることを特徴とする請求項１記載のキャパシター。Wherein the dielectric material is PZT (Pb (Zr, Ti) O 3), PLZT ((Pb, La) (Zr, Ti) O 3), Bi 3 Ti 4 O 12, zirconate lead (leadzirconate), BST (BaSrTiO 3 ), STO (SrTiO 3), tantalum pentoxide, silicon oxide, ONO (oxide-nitride-oxide ), titanium silicates, silicon nitride, titanium oxide, among the group consisting of a lead titanate and SrBi 2 Ta 2 O 9 The capacitor according to claim 1, wherein the capacitor is at least one selected. 前記第２電極がＲｕ、Ｐｔ、Ｔｉ及びＩｒとよりなる群の中で選択されたいずれか一つを含むことを特徴とする請求項１記載のキャパシター。  The capacitor according to claim 1, wherein the second electrode includes any one selected from the group consisting of Ru, Pt, Ti, and Ir. 前記第２電極がポリシリコンを含めて構成され前記誘電物質が五酸化タンタルを含めて構成されることを特徴とする請求項１記載のキャパシター。  The capacitor according to claim 1, wherein the second electrode includes polysilicon and the dielectric material includes tantalum pentoxide. 前記キャパシターがトランジスタの電極に連結されてＤＲＡＭセル又は不揮発性メモリセルを構成することを特徴とする請求項１記載のキャパシター。Capacitor of claim 1, wherein said capacitor is characterized in that it constitutes a DRAM cell or a nonvolatile Memorise Le is coupled to the electrode of the transistor. 前記キャパシターが、前記第１電極と半導体基板上のソース領域を電気的に接続させる導電性プラグと、前記第１電極と前記導電性プラグとの間に形成される拡散障壁をさらに含めて構成されることを特徴とする請求項１記載のキャパシター。  The capacitor further includes a conductive plug that electrically connects the first electrode and a source region on the semiconductor substrate, and a diffusion barrier formed between the first electrode and the conductive plug. The capacitor according to claim 1. 導電性金属酸化物よりなる第１物質層及び金属よりなる第２物質層を交互に積層する段階と、
写真蝕刻方法で前記積層された第１物質層及び第２物質層をパターニングする段階と、
第２物質層に対して蝕刻選択性を有する蝕刻液で選択的蝕刻を行ってフィン形構造の第１電極を形成する段階と、
前記第１電極上に誘電物質を積層する段階と、
前記誘電物質の上部に第２電極を形成する段階とを含めて構成されたことを特徴とするキャパシターの製造方法。Alternately stacking a first material layer made of a conductive metal oxide and a second material layer made of a metal;
Patterning the stacked first material layer and second material layer by a photolithography method;
Selectively etching the second material layer with an etchant having etch selectivity to form a fin-shaped first electrode;
Laminating a dielectric material on the first electrode;
A method of manufacturing a capacitor, comprising: forming a second electrode on the dielectric material. 前記フィン形構造の第１電極中の第２物質層の露出面を酸化する段階をさらに含めてなることを特徴とする請求項１１記載のキャパシターの製造方法。  The method of claim 11, further comprising oxidizing the exposed surface of the second material layer in the fin-shaped first electrode. 前記第２物質層の露出面の酸化の結果形成された酸化物層の厚さが５０〜２００Åであることを特徴とする請求項１２記載のキャパシターの製造方法。  13. The method of manufacturing a capacitor according to claim 12, wherein the thickness of the oxide layer formed as a result of oxidation of the exposed surface of the second material layer is 50 to 200 mm. 前記第１電極の前記第１物質層はルテニウム酸化物、インジウムスズ酸化物、オスミウム酸化物、イリジウム酸化物、とより構成されたグループより選択された物質よりなることを特徴とする請求項１１記載のキャパシターの製造方法。  12. The first material layer of the first electrode is made of a material selected from the group consisting of ruthenium oxide, indium tin oxide, osmium oxide, and iridium oxide. Capacitor manufacturing method. 前記第１電極の前記第２物質層はＰｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ａｌ、Ｔｉ、及びＴａとより構成するグループより選択された物質より構成されることを特徴とする請求項１１記載のキャパシターの製造方法。12. The second material layer of the first electrode is made of a material selected from a group consisting of Pt, Pd, Ir, Ru , Al, Ti, and Ta. Capacitor manufacturing method. 前記誘電物質がＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、Ｂｉ３Ｔｉ４Ｏ１２、ジルコン酸鉛（ｌｅａｄｚｉｒｃｏｎａｔｅ）、ＢＳＴ（ＢａＳｒＴｉＯ３）、ＳＴＯ（ＳｒＴｉＯ３）、五酸化タンタル、酸化シリコン、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、チタンシリケート、窒化シリコン、酸化チタン、チタン酸鉛及びＳｒＢｉ２Ｔａ２Ｏ９とよりなる群の中で選択された少なくとも一つであることを特徴とする請求項１１記載のキャパシターの製造方法。Wherein the dielectric material is PZT (Pb (Zr, Ti) O 3), PLZT ((Pb, La) (Zr, Ti) O 3), Bi 3 Ti 4 O 12, zirconate lead (leadzirconate), BST (BaSrTiO 3 ), STO (SrTiO 3), tantalum pentoxide, silicon oxide, ONO (oxide-nitride-oxide ), titanium silicates, silicon nitride, titanium oxide, among the group consisting of a lead titanate and SrBi 2 Ta 2 O 9 The method of manufacturing a capacitor according to claim 11, wherein at least one selected. 前記第２電極がＲｕ、Ｐｔ、Ｔｉ及びＩｒとよりなる群の中で選択されたいずれか一つを含むことを特徴とする請求項１１記載のキャパシターの製造方法。  12. The method of manufacturing a capacitor according to claim 11, wherein the second electrode includes any one selected from the group consisting of Ru, Pt, Ti, and Ir. 前記キャパシター製造方法が、前記第１電極と半導体基板上のソース領域を電気的に接続させる導電性プラグを形成する段階と、
前記第１電極と前記導電性プラグとに間の拡散障壁を形成する段階とをさらに含めて構成されることを特徴とする請求項１１記載のキャパシター製造方法。Forming a conductive plug for electrically connecting the first electrode and a source region on a semiconductor substrate;
12. The method of manufacturing a capacitor according to claim 11, further comprising a step of forming a diffusion barrier between the first electrode and the conductive plug. 前記第１物質層及び第２物質層がスパッタリング工程で積層されることを特徴とする請求項１１記載のキャパシターの製造方法。  The method of claim 11, wherein the first material layer and the second material layer are stacked by a sputtering process. 前記スパッタリング工程が、金属より構成された第１ターゲツト及び導電性金属酸化物より構成された第２ターゲットとがそれぞれ装着されたスパッタリング装置を利用して、金属のみを蒸着させる段階及び導電性金属酸化物のみを蒸着させる段階を少なくとも一回以上繰り返し行われることより構成されたことを特徴とする請求項１９記載のキャパシターの製造方法。The sputtering process is, by using the sputtering apparatus and the second target is mounted respectively configured Ri by first Tagetsuto and conductive metal oxides composed of metal, stage and conductive metal is deposited only metal 20. The method of manufacturing a capacitor according to claim 19, wherein the step of depositing only the oxide is repeated at least once. 前記スパッタリング工程が、金属で構成されたターゲットのみが装着されたスパッタリング装置を利用して酸素と不活性ガスとが混合された雰囲気でスパッタリングで導電性金属酸化物層を形成する段階と、スパッタリングチャンバより酸素を排出させる段階と、不活性ガスのみある雰囲気でスパッタリングして金属層を形成する段階を少なくとも一回以上繰り返し行われることより構成されたことを特徴とする請求項１９記載のキャパシターの製造方法。Forming a conductive metal oxide layer by sputtering in an atmosphere in which oxygen and an inert gas are mixed using a sputtering apparatus in which only a target composed of metal is mounted; and a sputtering chamber. 20. The method of manufacturing a capacitor according to claim 19, wherein the step of discharging oxygen further and the step of forming a metal layer by sputtering in an atmosphere containing only an inert gas are repeated at least once. Method. 前記第１物質層はＲｕＯ２又はＩｒＯ２よりなり、前記第２物質層はＲｕ又はＩｒよりなることを特徴とする請求項１９記載のキャパシターの製造方法。The method of claim 19, wherein the first material layer is made of RuO 2 or IrO 2 , and the second material layer is made of Ru or Ir. 前記第１物質層及び第２物質層が化学気相蒸着法で積層されることを特徴とする請求項１１記載のキャパシターの製造方法。  The method of claim 11, wherein the first material layer and the second material layer are stacked by chemical vapor deposition. 前記化学気相蒸着法が前記第１物質層を形成する段階と前記第２物質層を形成する段階とに区分して行われることを特徴とする請求項２３記載のキャパシターの製造方法。  24. The method of manufacturing a capacitor according to claim 23, wherein the chemical vapor deposition method is performed by dividing into a step of forming the first material layer and a step of forming the second material layer. 前記蝕刻液は、ＮａＯＣｌ＋ＮａＯＨ水溶液であることを特徴とする請求項２２記載のキャパシターの製造方法。23. The method of manufacturing a capacitor according to claim 22 , wherein the etching solution is a NaOCl + NaOH aqueous solution.
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