KR100418570B1 - Capacitor making methods of ferroelectric random access memory - Google Patents
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Abstract
본 발명은 스택 구조의 강유전체 캐패시터에서 셀플레이트인 상부전극을 캐패시터 단위로 용이하게 분리하는 커패시터의 제조방법으로서, 스택 구조의 캐패시터의 상부전극을 상하부의 두께 차이가 있는 PVD법으로 증착하고, 블랑켓 에치백(blanket etchback)함으로써 셀플레이트를 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있는 효과가 있다.The present invention is a method of manufacturing a capacitor to easily separate the upper electrode of the cell plate in a capacitor unit in the ferroelectric capacitor of the stack structure, by depositing the upper electrode of the capacitor of the stacked structure by the PVD method having a thickness difference of the upper and lower parts, and the blanket The cell plates can be separated by etchback. Therefore, the present invention can omit the mask process, and it is possible to solve the technical difficulty of etching the valley portion of the stack structure.
Description
본 발명은 FeRAM(Ferroelectric Random Access Memory)의 커패시터 제조방법에 관한 것으로 특히 커패시터의 상부전극의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a FeRAM (Ferroelectric Random Access Memory), and more particularly, to a method of manufacturing an upper electrode of a capacitor.
FeRAM은 강유전체(Ferroelectric Material)의 분극반전과 히스테리시스 (Hysteresis) 특성을 이용한 비휘발성(Nonvolatile) 기억소자의 일종으로서 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 DRAM과 같은 고속, 대용량, 저전력을 가질 수 있는 이상적인 메모리이다. FeRAM 소자의 강유전체 유전물질로는 Sr1-xBi2Ta2O9(이하 SBT라 한다), Sr1-xBi2(Ta1-yNby)2O9-Z(이하 SBTN라 한다), Pb(ZrxTi1-X)O3(이하 PZT라 한다), SrTiO3(이하 ST라 한다), (BixLay)4Ti3O12(이하 BLT라 한다)박막이 주로 사용된다. 강유전체는 두 개의 안정한 잔류분극(remnantpolarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.FeRAM is a kind of nonvolatile memory device using polarization inversion and hysteresis of ferroelectric material. It is an ideal memory to have low power. Ferroelectric dielectric materials of FeRAM devices include Sr 1-x Bi 2 Ta 2 O 9 (hereinafter referred to as SBT) and Sr 1-x Bi 2 (Ta 1-y Nb y ) 2 O 9-Z (hereinafter referred to as SBTN). , Pb (Zr x Ti 1-X ) O 3 (hereinafter referred to as PZT), SrTiO 3 (hereinafter referred to as ST), (Bi x La y ) 4 Ti 3 O 12 (hereinafter referred to as BLT) . Ferroelectrics have two stable remnant polarization states, so that the thin film is applied to nonvolatile memory devices. Nonvolatile memory devices using a ferroelectric thin film use the principle of inputting a signal by adjusting the direction of polarization in the direction of an applied electric field and storing digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. .
FeRAM은 집적도가 향상될수록 잔류분극값의 향상이 요구된다. 잔류분극값의 향상에는 분극값이 높은 물질을 사용하는 방법과 캐패시터의 구조를 3차원으로 하는 방법이 있다.As the degree of integration of FeRAM increases, the residual polarization value needs to be improved. There are two methods for improving the residual polarization value: a method using a material having a high polarization value, and a method of making the capacitor structure three-dimensional.
이 중 캐패시터의 전극구조를 3차원으로 하는 방법은 기판의 활성영역(active region)을 도전물질로 연결하는 콘택플러그 상에 캐패시터를 바로 형성하게 된다. 상기 콘택플러그는 보통 리세스된 폴리실리콘을 형성하고, 리세스된 폴리실리콘을 티타늄 실리사이드와 베리어메탈로 채우게 된다. 베리어메탈은 TiN, TaN, TiSiN, TaAlN 등이 사용되는데, 이는 고온 열공정에 취약하기 때문에 보통은 외부 산소의 확산 방지 특성이 우수한 IrOx/Ir 층을 폴리실리콘 상부에 사용하게 된다.Among these methods, the electrode structure of the capacitor is three-dimensionally formed directly on the contact plug connecting the active region of the substrate with a conductive material. The contact plugs usually form recessed polysilicon and fill the recessed polysilicon with titanium silicide and barrier metal. As the barrier metal, TiN, TaN, TiSiN, TaAlN, etc. are used, which is vulnerable to high temperature thermal process, and usually uses an IrO x / Ir layer on the top of polysilicon which is excellent in preventing diffusion of external oxygen.
3차원 캐패시터의 구조로는 크게 스택 구조, 컨캐이브 구조로 구분된다.The structure of the three-dimensional capacitor is classified into a stack structure and a convex structure.
그런데 스택형 구조가 컨캐이브 구조보다 캐패시터의 전기적 특성 확보 측면에서 유리하다. 그 이유는 스택 구조가 컨캐이브 구조보다 우수한 단차피복성(step coverage) 특성 및 스택의 상부와 하부 사이의 조성 차이를 최소화 할 수 있는 장점이 있기 때문이다. 하지만 단순 스택(simple stack) 캐패시터는 금속 하부전극을 기존의 CVD(Chemical Vapor Deposition)로 하부전극 증착 후 식각 공정에 의해 패턴닝(patterning) 하는 경우 식각의 어려움이 있다. 그 이유는 하부전극으로 쓰이는 노블금속은 매우 단단하고 안정된 내열성(refractory) 금속이기 때문에 다른 화학물질과 반응하기 어렵기 때문이다. 비록 하부전극을 반응성 이온 식각(Reactive Ion Etching, RIE)으로 패턴닝(patterning)하는 것이 가능하나 현실적으로 장비의 성숙도(maturity)로는 측벽경사(sidewall slope) 문제가 있다. 따라서 식각의 어려움을 피할 수 있는 전기화학적 박막성장(Electro-Chemical Deposition, 이하 ECD법이라 한다)이 사용되고 있다.However, the stacked structure is advantageous in terms of securing the electrical characteristics of the capacitor than the concave structure. This is because the stack structure has an advantage of minimizing the difference in composition between the top and bottom of the stack and the step coverage characteristics superior to the concave structure. However, a simple stack capacitor has difficulty in etching when the metal lower electrode is patterned by an etching process after deposition of the lower electrode by conventional chemical vapor deposition (CVD). The reason is that the noble metal used as the lower electrode is a very hard and stable refractory metal, which makes it difficult to react with other chemicals. Although it is possible to pattern the lower electrode by reactive ion etching (RIE), in reality, there is a sidewall slope problem as the maturity of the equipment. Therefore, electrochemical thin film growth (Electro-Chemical Deposition, hereinafter referred to as ECD method) is used to avoid the difficulty of etching.
한편 FeRAM은 동작 특성상 DRAM과는 다르게 셀플레이트에서도 구동신호가 필요하기 때문에 상부전극을 캐패시터 단위로 분리(isolation)시켜야 하는 특징이 있다. 스택 구조의 캐패시터는 이 경우 셀플레이트가 되는 상부전극을 캐패시터 단위로 패터닝 하여야 하는데 스택 구조의 깊은 골에서 식각하여야 한다. 즉, 스택 구조의 경우에는 캐패시터 분리 공정이 컨캐이브 구조에 비하여 어렵다는 단점이 있다.On the other hand, since FeRAM requires a driving signal in a cell plate unlike DRAM, it is necessary to isolate the upper electrode by a capacitor unit. In this case, the capacitor of the stack structure should pattern the upper electrode serving as a cell plate in units of capacitors, which should be etched in the deep valley of the stack structure. That is, in the case of the stack structure, the capacitor separation process is difficult compared to the convex structure.
도 1a는 캐패시터의 상부구조가 분리된 3차원 스택구조의 평면도이다.1A is a plan view of a three-dimensional stack structure in which a superstructure of a capacitor is separated.
상부전극을 캐패시터의 단위로 분리하기 위해서는 도 1a에서 스택 구조의 캐패시터의 스택(100) 하단의 깊은 골짜기(105)를 식각하여야 한다.In order to separate the upper electrode into units of a capacitor, the deep valley 105 at the bottom of the stack 100 of the capacitor having the stack structure needs to be etched in FIG. 1A.
도 1b는 상기 도 1a의 A-A′의 단면도이다. 반도체기판(110) 상에 도전성 플러그(120)를 가지는 층간절연막(115)이 형성되어져 있다. 상기 도전성플러그(120)와 연결되는 하부전극(125), 유전체막(130), 상부전극(135)이 형성되어져 있다. FeRAM에서는 셀플레이트에도 구동신호가 필요하기 때문에 상기 상부전극(135)은 캐패시터 단위로 분리되어야 하며, 하부전극(125) 스택의 높이가 높아질수록 사진식각공정이 어려운 문제점이 있다.FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A. An interlayer insulating film 115 having a conductive plug 120 is formed on the semiconductor substrate 110. A lower electrode 125, a dielectric film 130, and an upper electrode 135 connected to the conductive plug 120 are formed. In FeRAM, since a driving signal is required in a cell plate, the upper electrode 135 should be separated by a capacitor unit. As the height of the stack of the lower electrode 125 increases, the photolithography process becomes difficult.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 스택 구조의 강유전체 캐패시터에서 셀플레이트인 상부전극을 캐패시터 단위로 용이하게 분리하는 강유전체 메모리 소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, an object of the present invention is to provide a method for manufacturing a ferroelectric memory device for easily separating the upper electrode of the cell plate in the capacitor unit of the stack structure of the ferroelectric capacitor.
도 1a는 캐패시터의 상부구조가 분리된 3차원 스택구조의 평면도,1A is a plan view of a three-dimensional stack structure in which a superstructure of a capacitor is separated;
도 1b는 캐패시터의 상부구조가 분리된 3차원 스택구조의 단면도,1B is a cross-sectional view of a three-dimensional stack structure in which the upper structure of the capacitor is separated;
도 2a는 본 발명에 따른 도전성 플러그를 형성한 후의 단면도,Figure 2a is a cross-sectional view after forming the conductive plug according to the present invention,
도 2b는 본 발명에 따른 실리사이드를 형성한 단면도,Figure 2b is a cross-sectional view of forming a silicide according to the present invention,
도 2c는 본 발명에 따른 확산방지막/산화방지막 패턴 형성 단면도,Figure 2c is a cross-sectional view of forming a diffusion barrier / antioxidant pattern in accordance with the present invention,
도 2d는 본 발명에 따른 제2 층간절연막 증착 단면도,2D is a cross-sectional view of the deposition of a second interlayer dielectric film according to the present invention;
도 2e는 본 발명에 따른 제2 층간절연막을 평탄화한 단면도,2E is a cross-sectional view of planarizing a second interlayer insulating film according to the present invention;
도 2f는 본 발명에 따른 IrOx층과 제3 층간절연막 형성 단면도,2F is a cross-sectional view of forming an IrO x layer and a third interlayer dielectric film according to the present invention;
도 2g는 본 발명에 따른 제3 층간절연막을 선택적 식각하고 하부전극 형성 단면도,2G is a cross-sectional view of selectively forming a third interlayer insulating film and forming a lower electrode according to the present invention;
도 2h은 본 발명에 따른 제3 층간절연막을 제거한 단면도,2H is a cross-sectional view of a third interlayer dielectric film removed according to the present invention;
도 2i은 본 발명에 따른 IrOx층 패턴 형성 단면도,2I is a cross-sectional view of forming an IrO x layer pattern according to the present invention;
도 2j는 본 발명에 따른 유전체막과 상부전극 도전층 증착 단면도,2J is a sectional view of depositing a dielectric film and an upper electrode conductive layer according to the present invention;
도 2k는 본 발명에 따른 상부전극 패턴 형성 단면도.Figure 2k is a cross-sectional view of the upper electrode pattern formation in accordance with the present invention.
도 3은 본 발명에 따른 캐패시터 단면 사진.Figure 3 is a cross-sectional view of the capacitor according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200 : 반도체 기판 255a : 하부전극 패턴200: semiconductor substrate 255a: lower electrode pattern
260 : 유전체막 265a : 상부전극 패턴260 dielectric film 265a upper electrode pattern
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 강유전체 메모리 소자 제조방법에 있어서, 제1 층간절연막을 관통하여 기판 상에 콘택되는 도전성 플러그를 형성하는 단계; 상기 도전성 플러그 상부에 확산방지막/산화방지막 패턴을 형성하는 단계; 상기 확산방지막/산화방지막 패턴이 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 평탄화하여 상기 확산방지막/산화방지막 패턴을 노출시키는 단계; 상기 제2 층간절연막이 평탄화된 전체 구조 상부에 IrOx층 및 제3 층간절연막을 형성하는 단계; 상기 제3 층간절연막을 선택적 식각하여 스토리지노드 영역의 IrOx층을 개방하는 단계; 상기 IrOx층을 시드층으로 하여 ECD법으로 하부전극을 형성하는 단계; 상기 제3 층간절연막을 습식 제거하는 단계; 상기 결과물 기판 전면을 블랑켓 식각하여 노출된 IrOx층을 제거하는 단계; 상기 IrOx층이 제거된 전체 구조 상부에 유전체막을 형성하는 단계; 상기 유전체막 상부에 PVD법으로 스택 구조 상부는 두껍게, 하부는 얇게 상부전극 도전층을 증착하는 단계; 및 상기 상부전극 도전층을 블랑켓 에치백하여 상부전극 패턴을 형성하는 단계를 포함하는 강유전체 메모리 소자 제조방법이 제공된다.According to an aspect of the present invention for achieving the above object, a method of manufacturing a ferroelectric memory device comprising the steps of: forming a conductive plug to be contacted on a substrate through a first interlayer insulating film; Forming a diffusion barrier / antioxidation layer pattern on the conductive plug; Forming a second interlayer insulating film on the entire structure of the diffusion barrier / antioxidation film pattern; Planarizing the second interlayer insulating film to expose the diffusion barrier / antioxidation pattern; Forming an IrO x layer and a third interlayer insulating film over the entire structure of the second interlayer insulating film; Selectively etching the third interlayer insulating film to open an IrO x layer in a storage node region; Forming a lower electrode by ECD using the IrO x layer as a seed layer; Wet removing the third interlayer insulating film; Blanket etching the entire surface of the resulting substrate to remove the exposed IrO x layer; Forming a dielectric film over the entire structure from which the IrO x layer has been removed; Depositing an upper electrode conductive layer thickly on an upper portion of the stack structure and thinning a lower portion of the stack structure on the dielectric layer by PVD; And blanket-etching the upper electrode conductive layer to form an upper electrode pattern.
본 발명은 3차원 구조의 강유전체 커패시터 제조방법에 있어서, 캐패시터의 하부전극 스택을 형성하는 방법은 전기화학적 박막성장(Electro-Chemical Deposition, 이하 ECD법이라 한다)으로 스택 구조를 성장시키거나 또는 화학기상 증착법(Chemical Vapor Deposition, 이하 CVD법이라 한다)으로 증착하고, 사진식각공정으로 스택 구조를 패턴하는 등의 방법으로 하부전극을 형성한다. 하부전극은 Ru, Ir, Pt 등의 노블금속 또는 이들의 산화물인 IrOx, RuOx등을 적용할 수 있으며, 상기한 각각의 조합으로 되는 하이브리드(hybrid) 전극을 적용할 수도 있다. 또한, 본 발명은 3차원 스택 구조의 강유전체 커패시터 제조방법에 있어서, 상부전극을 PVD법으로 증착한다. PVD법에서 대표적인 스퍼터링(sputtering)법은 기체를 이온화하여, 이 기체이온이 포텐셜(potential)에 의해 가속되어 타겟(target)을 때린다. 이 때 이온의 충돌에 의해 타겟의 원자가 튀어나와 기판까지 기상 이동하여 기판 표면에서 응축 성장하게 된다. 스택 구조에서는 상부전극을 스퍼터링법에 의해 증착할 경우, 스택 하부의 골짜기 부분은 얇게 증착되게 되며, 이 상부전극을 블랑켓 에치백(blanket etchback)함으로써 셀플레이트를 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있다.In the method of manufacturing a ferroelectric capacitor having a three-dimensional structure, the method for forming the lower electrode stack of the capacitor is to grow the stack structure by electrochemical thin film growth (ECD method) or chemical vapor The lower electrode is formed by depositing by a chemical vapor deposition (hereinafter referred to as a CVD method) and patterning a stack structure by a photolithography process. The lower electrode may be a noble metal such as Ru, Ir, or Pt, or an oxide thereof, IrO x , RuO x, or the like, and a hybrid electrode formed of a combination of the above may be applied. In addition, the present invention is a method of manufacturing a ferroelectric capacitor having a three-dimensional stack structure, the upper electrode is deposited by the PVD method. A typical sputtering method in the PVD method ionizes a gas, and this gas ion is accelerated by the potential to hit the target. At this time, the atoms of the target are protruded by the collision of ions and vapor-phase moves to the substrate to condense and grow on the surface of the substrate. In the stack structure, when the upper electrode is deposited by the sputtering method, the valley portion of the lower portion of the stack is deposited thinly, and the cell plate may be separated by blanket etchback of the upper electrode. Accordingly, the present invention can omit the mask process and solve the technical difficulty of etching the valley portion of the stack structure.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 실시예에서는 하부전극 스택 형성방법을 ECD법으로 적용하였다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the embodiment, the lower electrode stack forming method was applied by the ECD method.
도 2a 내지 도 2k는 본 발명에 따른 강유전체 캐패시터 형성 단면도이다.2A to 2K are cross-sectional views of ferroelectric capacitor formation according to the present invention.
도 2a는 본 발명에 따른 도전성 플러그를 형성한 후의 단면도이다.2A is a cross-sectional view after forming the conductive plug according to the present invention.
반도체기판(200)상에 소정영역에 활성영역(210) 및 비활성영역을 한정하는 소자분리막(205)을 형성한다. 소자분리막들 사이에 게이트절연막, 게이트전극, 및 소오스/드레인 영역으로 구성되는 모스트랜지스터(도면에는 도시되어 있지 않음)를 형성하고, 상기 드레인 영역과 연결되는 비트라인(도시되어 있지 않음)을 형성한다. 다음으로 반도체기판 전면에 제1 층간절연막(215)을 형성한 후, 상기 제1 층간절연막(215)을 관통하여 반도체기판의 활성영역(210)과 연결되는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 상기 콘택홀을 채우는 폴리실리콘을 증착한다. 상기 도전물질은 폴리실리콘 대신에 W, TiN, TaN 등을 사용할 수도 있다.An isolation layer 205 is formed on the semiconductor substrate 200 to define an active region 210 and an inactive region. A MOS transistor (not shown) including a gate insulating film, a gate electrode, and a source / drain region is formed between the device isolation layers, and a bit line (not shown) connected to the drain region is formed. . Next, after the first interlayer insulating layer 215 is formed on the entire surface of the semiconductor substrate, a contact hole is formed through the first interlayer insulating layer 215 to be connected to the active region 210 of the semiconductor substrate. Polysilicon filling the contact hole is deposited on the entire surface of the semiconductor substrate on which the contact hole is formed. The conductive material may be W, TiN, TaN or the like instead of polysilicon.
상기 제1 층간절연막이 노출될 때까지 상기 폴리실리콘을 에치백 또는 CMP 공정을 진행하여 평탄화 한다. 따라서 콘택홀 내부에는 폴리실리콘 패턴이 형성된 폴리실리콘 플러그(220)를 형성한다.The polysilicon is planarized by an etch back or CMP process until the first interlayer dielectric layer is exposed. Therefore, a polysilicon plug 220 having a polysilicon pattern is formed in the contact hole.
상기 폴리실리콘 플러그는 도전물질의 종류에 따라 TiN 플러그, TaN 플러그, W 플러그 등으로 형성할 수도 있다.The polysilicon plug may be formed of a TiN plug, a TaN plug, a W plug, or the like depending on the type of the conductive material.
도 2b는 본 발명에 따른 실리사이드(225)를 형성한 단면도이다.2B is a cross-sectional view of the silicide 225 according to the present invention.
상기 평탄화 공정을 진행한 후에는 Ti, Co, 및 Ni로 구성된 금속물질 중에서 하나를 증착하며, 증착방법으로는 CVD법으로 한다. 증착 후 급속열처리(RTP, Rapid Thermal Processing) 또는 로(furnace)를 이용한 열처리를 실시한다. 상기 열처리에 의하여 상기 열처리에 의하여 층간절연막 상에 있는 금속물질 중의 하나는 실리사이드 반응을 일으키지 않으나, 폴리실리콘 상에 있는 금속물질 중의 하나는 실리콘과 실리사이드화 하여 TiSi2, CoSi2, NiSi2중에서 하나인 실리사이드(225)를 형성한다. 상기 열처리가 완료된 반도체기판에 SC-1(Standard Cleaning-1, 암모니아와 과산화수소와 물의 혼합물)으로 세정 공정을 진행함으로써 층간절연막상에 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다. 이 실리사이드는 폴리실리콘과 오믹콘택(Ohmic Contact)을 형성하여 접촉저항을 감소시키기 위함이다.After the planarization process, one of the metal materials consisting of Ti, Co, and Ni is deposited, and the deposition method is CVD. After deposition, heat treatment using rapid thermal processing (RTP) or furnace is performed. By the heat treatment, one of the metal materials on the interlayer insulating film by the heat treatment does not cause a silicide reaction, but one of the metal materials on the polysilicon is silicided with silicon and is one of TiSi 2 , CoSi 2 , and NiSi 2 . Silicide 225 is formed. The cleaning process is performed on SC-1 (Standard Cleaning-1, a mixture of ammonia, hydrogen peroxide and water) on the heat-treated semiconductor substrate to remove the metal material that did not cause the silicide reaction on the interlayer insulating film. This silicide is to form ohmic contact with polysilicon to reduce contact resistance.
도 2c는 본 발명에 따른 확산방지막(230)/산화방지막(235) 패턴을 플러그 상단부에 형성 단면도이다.Figure 2c is a cross-sectional view of forming a diffusion barrier 230 / antioxidant film 235 pattern in the upper end of the plug.
상기 실리사이드(225) 형성 후에는 기판 전면에 확산방지막(230)과 산화방지막(235)을 증착한다.After the silicide 225 is formed, a diffusion barrier 230 and an antioxidant layer 235 are deposited on the entire surface of the substrate.
확산방지막(230)은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO 중에서 선택된 물질을 사용한다. 확산방지막의 증착방법은 CVD법, ALD법, PVD법 등을 이용하며, 두께는 50Å 내지 1000Å의 범위로 한다. 바람직하게는 확산방지막의 특성을 개선할 목적으로 N2,O2플라즈마 처리를 수행한다.The diffusion barrier 230 uses a material selected from TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO. The deposition method of the diffusion barrier film is CVD, ALD, PVD, etc., and the thickness is in the range of 50 kV to 1000 kV. Preferably, N 2 and O 2 plasma treatment is performed for the purpose of improving the characteristics of the diffusion barrier.
산화방지막(235)은 Ir, Ru, RuTiN, RuTaN 중에서 선택된 물질을 사용한다. 산화방지막의 증착방법은 CVD법, ALD법, PVD법 등을 이용하며, 두께는 100Å 내지 5000Å의 범위로 한다. 바람직하게는 산화방지막의 특성을 개선할 목적으로 N2, O2플라즈마 처리를 수행한다.The antioxidant film 235 uses a material selected from Ir, Ru, RuTiN, and RuTaN. The deposition method of the antioxidant film uses a CVD method, an ALD method, a PVD method, or the like, and the thickness is in the range of 100 kPa to 5000 kPa. Preferably, N 2 , O 2 plasma treatment is performed for the purpose of improving the properties of the antioxidant film.
상기 확산방지막(230)/산화방지막(235) 적층은 사진식각 공정을 진행하여 플러그 위쪽의 확산방지막(230)/산화방지막(235) 적층만 남기고 나머지는 제거한다. 이 때 바람직하게는 Ir 등으로 이루어진 산화방지막에 펜스가 발생하지 않도록 충분히 경사식각(slope etch)을 할 수 있다. 또한 TiN 등의 하드마스크를 이용하여 상기 확산방지막(230)/산화방지막(235)적층을 식각한 후에 하드마스크를 제거할 수도 있다. 하드마스크의 두께는 100Å 내지 1000Å의 범위로 한다.The diffusion barrier 230 / antioxidant layer 235 is stacked by a photolithography process, leaving only the diffusion barrier 230 / antioxidant layer 235 stacked above the plug and removing the rest. At this time, preferably, a slope etch can be sufficiently performed so that a fence does not occur in the antioxidant film made of Ir or the like. In addition, the hard mask may be removed after etching the stack of the diffusion barrier 230 / antioxidant layer 235 using a hard mask such as TiN. The thickness of the hard mask is in the range of 100 mV to 1000 mV.
도 2d는 본 발명에 따른 제2 층간절연막(240) 증착 단면도이다.2D is a cross-sectional view of the deposition of the second interlayer insulating film 240 according to the present invention.
다음으로 기판 전면에 제2 층간절연막(240)을 증착한다. 제2 층간절연막(240)은 상기 산화방지막(235)이 산화방지 특성을 보이기 위한 두께를 증착하여야 하므로, 상기 확산방지막(230)/산화방지막(235) 패턴의 두께보다 두껍게 증착하여야 한다. 즉, 제2 층간절연막(240)의 두께는 500Å 내지 6000Å의 범위로 한다.Next, a second interlayer insulating film 240 is deposited on the entire surface of the substrate. The second interlayer insulating film 240 should be deposited to have a thickness greater than that of the diffusion barrier film 230 / antioxid film 235 pattern, since the antioxidant film 235 should be deposited to have a thickness for exhibiting antioxidant properties. That is, the thickness of the second interlayer insulating film 240 is in the range of 500 kV to 6000 kV.
제2 층간절연막(240)은 SiOx, SiON, Si3N4중에서 선택된 절연막을 사용하고, 증착방법은 CVD법, PVD법, ALD법, 스핀온(Spin-on)법 등의 방법을 사용한다. 제2 층간절연막 증착 후에는 절연특성 개선 및 치밀화를 위하여 열처리를 수행한다. 열처리는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하며, O2, N2, 또는 Ar 등의 불활성 가스의 분위기에서 행하며, 온도는 400℃ 내지 800℃로 한다. 열처리 시간은 는 1초 내지 5시간으로 한다.The second interlayer insulating film 240 uses an insulating film selected from SiO x , SiON, Si 3 N 4 , and the deposition method uses a method such as a CVD method, a PVD method, an ALD method, or a spin-on method. . After the deposition of the second interlayer insulating film, heat treatment is performed to improve insulation properties and to increase density. The heat treatment is carried out using a rapid heat treatment (RTP) method or a furnace, and is performed in an atmosphere of an inert gas such as O 2 , N 2 , or Ar, and the temperature is 400 ° C. to 800 ° C. The heat treatment time is 1 second to 5 hours.
도 2e는 본 발명에 따른 제2 층간절연막(240a)을 평탄화한 단면도이다.2E is a cross-sectional view of planarizing the second interlayer insulating film 240a according to the present invention.
상기 제2 층간절연막(240)을 CMP공정으로 산화방지막(235) 표면이 나올때까지 평탄화 한다. 이 경우 CMP공정은 산화방지막은 CMP가 잘 안되므로 충분한 시간을 실시할 수 있다.The second interlayer insulating film 240 is planarized until the surface of the antioxidant film 235 comes out by a CMP process. In this case, the CMP process can be performed for a sufficient time because the antioxidant film is not well CMP.
도 2f는 본 발명에 따른 IrOx층(245)과 제3 층간절연막(250)을 형성한 단면도이다.2F is a cross-sectional view of an IrO x layer 245 and a third interlayer dielectric film 250 according to the present invention.
평탄화 후에, IrOx층(245)을 증착하는데, 이는 시드층으로서의 역할 뿐만 아니라, 하부전극의 접착층(glue layer), 확산방지막(230)/산화방지막(235)의 상호 확산 방지막의 역할을 한다. IrOx층(245)의 증착방법은 PVD법, CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 1000Å으로 한다.After planarization, the IrO x layer 245 is deposited, which serves not only as a seed layer but also as a cross diffusion barrier of the adhesive layer of the lower electrode and the diffusion barrier 230 / antioxidant layer 235. The deposition method of the IrO x layer 245 is PVD method, CVD method, ALD method, etc., and the thickness is 50 kPa to 1000 kPa.
다음으로 제3 층간절연막(250)을 증착하며, 두께는 5000Å 내지 20000Å의 범위로 한다. 제3 층간절연막(250)은 후속 공정을 거치면서 모두 식각되므로 PSG(Phospho-Silicate Glass)와 같이 습식식각률(wet etch rate)이 큰 물질을 사용한다.Next, a third interlayer insulating film 250 is deposited, and the thickness is in the range of 5000 kPa to 20000 kPa. Since the third interlayer insulating film 250 is etched through the subsequent process, a material having a high wet etch rate such as PSG (Phospho-Silicate Glass) is used.
도 2g는 본 발명에 따른 제3 층간절연막(250)을 선택적 식각하고 하부전극(255) 형성 단면도이다.2G is a cross-sectional view of selectively etching the third interlayer insulating layer 250 and forming the lower electrode 255 according to the present invention.
상기 제3 층간절연막(250) 증착 후에는, 사진식각 공정을 이용하여 하부전극이 형성될 부위를 개방하여, 제3 층간절연막 패턴(250a)을 형성한다.After the deposition of the third interlayer dielectric layer 250, a portion where the lower electrode is to be formed is opened by using a photolithography process to form a third interlayer dielectric layer pattern 250a.
다음으로 하부전극(255)을 ECD법으로 성장시킨다. 여기에서 하부전극은 Pt, Ir, Ru 등의 노블금속을 사용한다. 이 공정에서는 제3 층간절연막 패턴(250a)의 두께보다 낮게 하부전극(255)을 성장시킨다.Next, the lower electrode 255 is grown by the ECD method. Here, the lower electrode uses a noble metal such as Pt, Ir, or Ru. In this process, the lower electrode 255 is grown below the thickness of the third interlayer insulating film pattern 250a.
도 2h은 본 발명에 따른 제3 층간절연막 패턴(250a)을 제거하여 하부전극 스택(255a) 형성 단면도이다.2H is a cross-sectional view of the lower electrode stack 255a formed by removing the third interlayer insulating film pattern 250a according to the present invention.
상기 제3 층간절연막 패턴(250a)를 습식식각으로 제거하여 하부전극 패턴(255a)을 형성한다. 습식식각시 사용하는 용액은 BOE(Buffered Oxide Etchant), HF 등으로 한다.The third interlayer insulating layer pattern 250a is removed by wet etching to form a lower electrode pattern 255a. The solution used for wet etching is BOE (Buffered Oxide Etchant), HF, etc.
상기 하부전극 스택(250a)을 형성한 후에는 급속열처리(RTP)방법, 로(furnace)를 이용한 열처리, 플라즈마(plasma)를 이용한 열처리 중의 하나를 행한다. 급속열처리(RTP)방법, 로(furnace)를 이용한 열처리는 O2, O3, N2, Ar 등의 분위기에서 행하며, 온도는 200℃ 내지 800℃로 한다. 열처리 시간은 급속열처리(RTP)방법을 이용하는 경우에는 1초 내지 10분으로하며, 로(furnace)를 이용한 열처리는 10분 내지 5시간으로 한다. 한편 플라즈마(plasma)를 이용한 열처리는 O2, O3, N2, N2O, NH3플라즈마를 적용한다.After the lower electrode stack 250a is formed, one of a rapid heat treatment (RTP) method, a heat treatment using a furnace, and a heat treatment using a plasma is performed. Rapid heat treatment (RTP) method, heat treatment using a furnace (furnace) is carried out in the atmosphere of O 2 , O 3 , N 2 , Ar, and the temperature is 200 ℃ to 800 ℃. The heat treatment time is 1 second to 10 minutes when using the rapid heat treatment (RTP) method, the heat treatment using a furnace (furnace) is 10 minutes to 5 hours. On the other hand, the heat treatment using plasma (O 2 , O 3 , N 2 , N 2 O, NH 3 plasma is applied to the plasma.
도 2i은 본 발명에 따른 IrOx층 패턴(245a)을 형성한 단면도이다.2I is a cross-sectional view of an IrO x layer pattern 245a formed in accordance with the present invention.
상기 IrOx층(245)을 블랑켓 에치백(blanket etch)하여 IrOx층을 분리한다.The IrO x layer 245 is blanket etched to separate the IrO x layer.
도 2j는 본 발명에 따른 유전체막(260)과 상부전극 도전층(265)을 증착한 단면도이다.2J is a cross-sectional view of the dielectric film 260 and the upper electrode conductive layer 265 deposited according to the present invention.
유전체막(260)으로는 SBT, SBTN, PZT, ST, BLT 중에서 선택된 유전물질을 사용한다. 증착방법은 단차피복성이 우수한 CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 3000Å의 범위로 한다. 상기 유전체막을 증착한 후에는 O2, N2, Ar, O3, He, Ne, Kr 등의 분위기에서 열처리를 실시하며, 열처리 온도는 400℃ 내지 800℃의 범위에서 실시하며, 열처리 시간은 10분 내지 5시간의 범위에서 실시한다. 열처리 장비는 확산로(diffusion furnace) 또는 RTP로 한다.As the dielectric film 260, a dielectric material selected from SBT, SBTN, PZT, ST, and BLT is used. The vapor deposition method uses a CVD method, an ALD method, etc., having excellent step coverage, and has a thickness in the range of 50 kV to 3000 kV. After depositing the dielectric film, heat treatment is performed in an atmosphere of O 2 , N 2 , Ar, O 3 , He, Ne, Kr, and the like. The heat treatment temperature is performed in the range of 400 ° C. to 800 ° C., and the heat treatment time is 10. It is carried out in the range of minutes to 5 hours. The heat treatment equipment is a diffusion furnace or RTP.
상부전극 도전층(265)은 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하며, 두께는 100Å 내지 2000Å의 범위로 한다.The upper electrode conductive layer 265 uses a material selected from Pt, Ir, Ru, IrO x , RuO x , W, WN x , and TiN, and has a thickness in the range of 100 kPa to 2000 kPa.
상부전극 도전층의 증착방법은 스택구조의 상부는 두껍게 증착되고, 하부는 상대적으로 얇게 증착되는 특성이 있는 PVD법으로 증착하는 것이 특징이다.In the deposition method of the upper electrode conductive layer, the upper part of the stack structure is deposited thickly, and the lower part is deposited by the PVD method, which is characterized by relatively thin deposition.
상부전극 증착 후에는 전기적 특성 개선 및 증착 특성을 개선시킬 목적으로 열처리를 수행한다. 열처리는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하며, O2, N2, 또는 Ar 등의 불활성 가스의 분위기에서 행하며, 온도는 400℃ 내지 800℃로 한다. 열처리 시간은 1초 내지 5시간으로 한다.After the upper electrode is deposited, heat treatment is performed for the purpose of improving electrical characteristics and deposition characteristics. The heat treatment is carried out using a rapid heat treatment (RTP) method or a furnace, and is performed in an atmosphere of an inert gas such as O 2 , N 2 , or Ar, and the temperature is 400 ° C. to 800 ° C. The heat treatment time is 1 second to 5 hours.
도 2k는 본 발명에 따른 상부전극 패턴(265a) 형성한 단면도이다.2K is a cross-sectional view of the upper electrode pattern 265a according to the present invention.
상기 상부전극 도전층(265)을 전면적으로 블랑켓 에치백(blanket etchback)하여 스택 구조의 골짜기에 있는 얇은 상부전극 도전층을 제거하여, 상부전극 패턴을 형성하여, 캐패시터간 분리시킨다.The upper electrode conductive layer 265 is entirely blanket etched back to remove the thin upper electrode conductive layer in the valley of the stack structure, thereby forming an upper electrode pattern, and separating the capacitors.
도 3은 본 발명에 따른 상부전극 패턴 형성 한 후의 사진이다.3 is a photograph after forming the upper electrode pattern according to the present invention.
사진에서 스퍼터링법에 의한 백금 상부전극 도전층이 불균일하게 증착되어있는 것을 알 수 있다. 또한 블랑켓 에치백(blanket etchback)하여 캐패시터 단위로 분리되어 있다.It can be seen from the photograph that the platinum upper electrode conductive layer by the sputtering method is deposited unevenly. In addition, a blanket etchback (blanket etchback) is separated by a capacitor unit.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어진 본 발명은, FeRAM의 커패시터를 제조하는 과정에서 ECD법으로 전기적 특성과 단차피복성이 우수한 스택 구조의 캐패시터를 형성하는 효과가 있다.The present invention made as described above has an effect of forming a capacitor having a stack structure excellent in electrical characteristics and step coverage in the process of manufacturing a capacitor of FeRAM by ECD method.
또한 스택 구조의 캐패시터의 상부전극 도전층을 상하부의 두께 차이가 있는 PVD법으로 증착하고, 블랑켓 에치백(blanket etchback)함으로써 상부전극을 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있는 효과가 있다.In addition, the upper electrode conductive layer of the capacitor having the stacked structure may be deposited by PVD method having a thickness difference between upper and lower portions, and the upper electrode may be separated by blanket etchback. Therefore, the present invention can omit the mask process, and it is possible to solve the technical difficulty of etching the valley portion of the stack structure.
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