DE1474315A1

DE1474315A1 - Circuit arrangement for synchronizing delay lines with a disk memory

Info

Publication number: DE1474315A1
Application number: DE19641474315
Authority: DE
Inventors: Dirks Dr Gerhard
Original assignee: DIRKS DR GERHARD
Current assignee: DIRKS DR GERHARD
Priority date: 1963-08-09
Filing date: 1964-08-10
Publication date: 1969-12-04
Also published as: US3343133A; DE1774942A1; DE1774943C3; DE1474313A1; DE1774943B2; BE651531A; DE1774941C3; DE1774945C3; DE1774941A1; DE1774942C3; DE1474314A1; DE1774943A1; DE1474025C3; DE1774939A1; DE1474025B2; DE1474025A1; DE1774945B2; DE1774945A1; DE1774944A1; DE1474313B2

Description

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PatentanwaltPatent attorney

Bn-Ing.WilhelmReichelBn-Ing.WilhelmReichel Fiankfurl/Main-lFiankfurl / Main-l Parksiiaße 13 LParking space 13 L

43324332

Dr. Gerhard Dirks, Los Altos Hills, Calif., U.S.A.Dr. Gerhard Dirks, Los Altos Hills, Calif., U.S.A.

Schaltungsanordnung zur Synchronisierung von Verzögerungsleitungen mit einem Plattenspeicher Circuit arrangement for synchronizing delay lines with a disk memory

Ausscheidung aus Patent...(Patentanmeldung D 45 148 IXc/42m)Removal from patent ... (patent application D 45 148 IXc / 42m)

Es sind Datenverarbeitungsanlagen bekannt, die mit Plrttenspeichern arbeiten, und die darauf beruhen, daß die einzelnen Informationen von einem Plattenspeicher in einen anderen Plattenspeicher übertragen werden, oder auch von einem Pl;: ttensektor in einen anderen Sektor. Bei,diesen Anlagen sind die einzelnen Informationen in den jeweils freien Plätzen eingespeichert und durch direkten Zugriff zugänglich. There are data processing systems known that with Plrttenspeicher work, and which rely on the individual information from one disk storage to another Disk storage can be transferred, or from a disk sector to another sector. With, these plants the individual pieces of information are stored in the free spaces and can be accessed directly.

Um diese Übertragung von Informationen zwischen den einzelnen Plätzen innerhalb der Plattenspeicher durchzufahren, ist es bekannt, die interessierenden Informationen in Zwischenregister zu übertragen und sie zum richtigen Augenblick in ihren neuen Speicherplatz wieder einzuspeichern. Um diese Zeitpunkte richtig zu bestimmen, und um auch zu wissen, welcher Speichersektor gerade an den Magnetköpfen vorbeiläuft, ist es weiterhin bekannt, auf einer Spur des Plattenspeichers Prüfbits anzubringen, die als Zeittaktimpulse oder "auch zur Markierung der Winkellage des Plattenspeichers dienen. Ein anderer wesentlich einfacherer Weg besteht darin, die Informationen anstatt sie in Zwischenregister zu übertragen, durch Verzögerungsleitungen zu führen.In order to carry out this transfer of information between the individual locations within the disk storage, it is known to transfer the information of interest to intermediate registers and to store them again at the right moment in their new storage location. In order to correctly determine these points in time and also to know which storage sector is currently running past the magnetic heads, it is also known to apply check bits to a track of the disk storage, which serve as clock pulses or "also to mark the angular position of the disk storage. Another A much simpler way is to route the information through delay lines instead of transferring them to intermediate registers.

Dieser Weg bereitet aber in zweierlei Hinsicht Schwierigkeiten. Einmal ist die Drehzahl von Plattenspeichern nicht konstant, da sie üblicherweise von Synchronmotoren angetrieben werden, However, this path presents difficulties in two respects. On the one hand, the speed of disk drives is not constant because they are usually driven by synchronous motors ,

^fir'Cr,;,,. ^fir 'Cr,; ,,.

90 984 ^/ΪΟ'9390 984 ^ / ΪΟ'93

H7A315H7A315

so daß ihre Drehzahl den gleichen Schwankungen wie die Netzfrequenz unterworfen ist. Man muß daher mit Drehzahländerungen von 1$ bis 2yo vom Sollwert rechnen. Eine Pre uenzstabilisierung der Antriebsspsnnung ist der aufzuwendenden Leistung und des damit verbundenen Aufwandes wegen nicht vertretbar. Andererseits sind die Verzögerungszeiten von Verzögerungleitungen insbesondere dann, wenn es sich um akustische Verzögerungsleitungen handelt, temperaturabhängig, so daß immer dann, wenn extrem hohe Anforderungen ;;n die Konstanz der Verzögerung zeiten gestellt werden massen, eine Temperaturstbilisierung notwendig ist.so that their speed has the same fluctuations as the mains frequency is subject. One must therefore reckon with speed changes of 1 $ to 2yo from the setpoint. A stabilization of prevalence the drive voltage is not justifiable because of the work involved and the effort involved. On the other hand, the delay times of delay lines are particularly important when they are acoustic Delay lines act, depending on the temperature, so that whenever extremely high requirements ;; n the constancy the delay times can be set, a temperature stabilization is necessary.

Das Ziel der Erfindung besteht darin, diese Schwierigkeiten zu beseitigen. Es kommt ja bei der Übertragung von Informationen von einem Plattenspeichersektor in einen anderen Sektor nicht pui die Konst nthaltung einer -bsoluten Verzögerungszeit an, sondern vielmehr dtr-uf, eine Verzögerungszeit anzuwenden, die einer ^ektorlänge des Plattenspeicher entspricht, bzw. einer Spurlänge. Da die Drehzahlen des Platten-Speichers schwenken, sind dsnn auch die nzuwendenden Verzögerungen nicht mehr konstant.The aim of the invention is to overcome these difficulties. It is indeed in the transmission of information from a disk sector to another sector not pui the Constitution nthaltung at a -bsoluten delay time, but rather dtr-uf to apply a delay time ektorlänge equivalent of disk space a ^, and a track length. Since the speeds of the disk storage fluctuate, the delays to be applied are no longer constant.

Diese Aufgabe wird mit einer Schaltungsanordnung zur J, nchronisierung von Verzögerungsleitungen mit einem Plattenspeicher gelöst, der eine Spur aufweist, in der mindestens ein Zeittakt-Prüfimpuls eingespeichert ist. Diese Sdxaltungsanordnung ist erfindung^gemäß dadurch gekennzeichnet, diß die Verzögerungsleitungen aus mehreren hintereinander geschalteten Verzögerungsgliedern aufgebaut sind, die steuerbar kurzschließbar sind, und daß der zeitliche Abstand zwischen zwei Zeittakt-Prüfimpulsen gemessen und in Obereinstimmung mit diesem Meßergebnis ganz bestimmte dieser Verzögerungsleitungen kurzgeschlossen sind. This task is accomplished with a circuit arrangement for synchronization of delay lines with a disk memory solved, which has a track in which at least one timing test pulse is stored. According to the invention, this circuit arrangement is characterized in that the delay lines are made up of several delay elements connected in series, which can be short-circuited in a controllable manner are, and that the time interval between two timing test pulses measured and in accordance with this Measurement result of certain of these delay lines are short-circuited.

"-■•■■......ο , _t. 909843/1093"- ■ • ■■ ...... ο, _t . 909843/1093

BAO ORIGINALBAO ORIGINAL

H74315H74315

Diese Schaltungsanordnung wird besonders einfach, wenn das eine Verzögerungsglied eine Verzögerung-zeit aufweist, die der Umlaufgeschwindigkeit des Plittenspeichers bei der höchsten vorkommenden Drehzahl entspricht, und wenn die restlichen Verzögerungsglieder eine solche Verzögerun_feszeit aufweisen, daß in Stufen von je einem halben Bit Jede beliebige Verzögerung zwischen null und der maximalen Zeitdifferenz der Umlaufzeiten des Plattenspeichers bei höchster und bei niedrigster Umlauffre uenz durch steuerbares Kurzschließen einstellbar ist.This circuit arrangement is particularly simple when the delay member has a delay time corresponding to the rotational speed of the Plittenspeichers at the highest occurring speed, and if the remaining delay elements _fe such Verzögerun MTime, in that in steps of half a bit Any Delay between zero and the maximum time difference of the circulation times of the disk storage at the highest and lowest Umlauffre uenz can be set by controllable short-circuiting.

Man kann weiterhin auch den Zeittakt-Prüfimpuls durch eine Verzögerungsleitung hindurchführen, die im Aufbau den Informationsverzögerungoleitungen gleicht und eine Verzögerungszeit aufweist, die gleich der Umlaufzeit des Plattenspeichers bei höchster Umlauffrequenz ist, und die Zeitdifferenz zwischen dem Auftreten des Zeittakt-Prüfimpulses am Ende der Verzögerungsleitung und dem Ablesen diese Impulses vom Plattenspeicher bei der nächsten Umdrehung messen. Bei dieser Anordnung werden auch die temperaturbedingten S©-hwßnkungen der Verzögerungszeiten ausgeglichen, ohne daß es eines weiteren Aufwandes bedarf.You can also pass the timing test pulse through a delay line, which is the information delay lines equals and has a delay time equal to the circulation time of the disk storage is at the highest rotational frequency, and the time difference between the occurrence of the timing test pulse at the end of the Measure the delay line and read this pulse from the disk on the next revolution. At this Arrangement are also the temperature-related fluctuations compensated for the delay times without the need for further effort.

Zweckmäßigerweise wird die Zeitdifferena durch d s Auszählen der Pre uenz eines Generators mittels eines Zählers durchgeführt. Der Zählerst nd wird dsnn nach Beendigung des Zählvorginges in ein Zwischenregister übertragen, das seinerseits da3 Kurzschließen der Verzögerungsglied er ner nforiu tionsliögerungsleitungen steuert.The time difference is expediently carried out by counting the frequency of a generator by means of a counter. The Zählerst nd is dsnn transmitted after completion of the Zählvorginges in an intermediate register, which in turn da3 short-circuiting the delay element he ner nforiu tionsliögerungsleitungen controls.

Als Ausf.Ihrungsteispiel der Erfindung soll nun die Schaltungsanordnung nach Pig. 138 näher beschrieben werden, die zur Synchronisierung von Verzögerungsleitungen mit einem Pl ttenspeicher dient.As an embodiment of the invention, the circuit arrangement after Pig. 138, which are used to synchronize delay lines with a disk memory serves.

908 8 49/1093908 8 49/1093

U7A315U7A315

16· Die Synchronisation von Verzögerungsleitungen rotierenden Speichernc16 · The synchronization of delay lines rotating memory c

lie PIGe 138 iet ein schematiaches Blockdiagramm der Aueführung einer .Anordnung zum Synchronieieren einor Verzögexungsleitung mit einem rotierenden Speicher, wie sie in dem Datenverarbeitungssy3teia der ?IG, 104 verwendet werden kann. In Normalfail rotiert ein rotierender Speicher synchron mit der Frequenz der Speisespannungsversorgung. Dadurch kann die Drehzahl des Speiohere im Bereich von etwa plus oder minus 1 Prozent vom Nennwert abweichen.The PIGe 138 is a schematic block diagram of the implementation of an arrangement for synchronizing a delay line with a rotating memory such as that used in the Data processing system of? IG, 104 can be used. In Normalfail a rotating storage unit rotates synchronously the frequency of the supply voltage supply. This allows the Speed of the storage device in the range of about plus or minus 1 percent deviate from the nominal value.

Eine Verzögerungsleitung hat eine konstante Verzögerungezeito Die Verzögerungszeit einer Verzögerungeleitung soll immer einer bestimmten Länge einer Speicherspur des Speichere entsprechen. Wenn ein Plattenspeicher seine Umfangsgeschwindigkeit ändert, ändert sich das Verhältnis zwischen Verzögerungezeit und Speicherspurlange. Die Verzögerungsleitung muß dann verlängert oder verkürzt werden entsprechend der Drehzahländerung des rotierenden Speichers«A delay line has a constant delay time o The delay time of a delay line should always correspond to a certain length of a storage track of the memory. When a disk storage is its peripheral speed changes, the relationship between delay time and memory track length changes. The delay line must then be lengthened or shortened according to the change in speed of the rotating accumulator "

Die Verzögerungsleitungen, welche justiert werden müssen» bestehen aus einer festen Verzögerungsleitung und einer oder mehreren zusätzlichen Verzögerungsleitungen« Die zusätzlichen Verzögerungsleitungen müssen iiuf die notwendige Zeit gesteuert werden· Blner de# Plattenspeicher besitzt eine Spelonerepur» auf der PrUfimpulee aufgeaeiohnet sind. Die Prüfimpulse werden einer Prüf -Verzögerungsleitung zugeführt, die aus einer festen Verzögerungsleitung und mehreren Verzögerungsleitungen init mehreren steuerbaren Ausgängen besteht.The delay lines that need to be adjusted » consist of a fixed delay line and one or more additional delay lines «The additional Delay lines must be controlled for the necessary time become · Blner de # disk storage has a Speloneretra » are aufeaeiohnet on the PrUfimpulee. The test pulses are a test delay line, which consists of a fixed delay line and several delay lines init consists of several controllable outputs.

Die Prüf-Impulee durchlaufen die gesamte Prüfanordnung<, DerThe test pulses run through the entire test arrangement <, Der

nächstfolgende Prüfimpule durchlauft nicht nur die genemteThe next test pulse not only runs through the genemte

909849/1093909849/1093

.-_; 518 -.- _; 518 -

BAD ORIGINALBATH ORIGINAL

-*"- U74315- * "- U74315

Prüfanordnung, sondefn wird auch an alle Auegange-UND-Tore der Prüfleitung geführte Lediglich einer der Ausgänge kann ein Signal führen. Die Länge der Verzögerungsanordnung zwischen dem Eingang und dem aktiven Ausgang der Prüfleitung entspricht der Länge einer Speicherspur und der Drehzahl des Plattenspeichere.Test arrangement, sondefn is also applied to all exit AND gates The test lead can only have one of the outputs carry a signal. The length of the delay arrangement between the input and the active output of the test line corresponds the length of a storage track and the speed of the disk storage.

Die Verzögerungsleitungen für die Informationen sind vom gleichen Typ wie die Prüfleitung und können durch das Ausgange« signal der Prüfleitung gesteuert werden. Dieses Auegangssignal wird in einem Trigger gespeichert und öffnet jeweils den Auegang der Informationsverzögerungsleitung, der der Drehzahl deeThe delay lines for the information are from same type as the test lead and can be controlled by the output signal of the test lead. This output signal is saved in a trigger and opens the output of the information delay line that corresponds to the speed dee

rotierenden Speichers entspricht» ' j rotating memory corresponds to "'j

Die Zahl der Ausgänge der Verzögerungsleitung hängt von ihrer Länge, der Sub-Bit-Polgefrequenz und der möglichen Drehzahlabweichung des rotierenden Speichers üb. In der gezeigten Ausführung der in FIG. 138 gezeigten Anordnung beträgt der Abstand zwischen zwei benachbarten Ausgängen eine halbe Mikrosekunde. Die Länge der festen Verzögerungsleitung entsprichtThe number of outputs of the delay line depends on its Length, the sub-bit pole frequency and the possible speed deviation of the rotating memory over. In the shown Execution of the in FIG. 138, the distance between two adjacent outputs is half a microsecond. The length of the fixed delay line is the same der hoch dt möglichen Drehzahl, dee rotierenden Speichere. Die ..,the high dt possible speed, dee rotating accumulators. The ..,

zusätzlichen steuerbaren Verzögerungen müssen der Summe deradditional controllable delays must be the sum of the möglioheii positiven und negativen Abweichungen von der Horn- \" drehzahl !entsprechen. . , '. ,. .■ .möglioheii positive and negative deviations from the horn \ " speed! . , '. ,. . ■.

In der PIG. 138 erzeugt die Speioherepur 3486a der PrÜfimpulie solche Prüfimpulse mit einer Folgefrequenz, die der Umfangsgeschwindigkeit des rotierenden Speichers entspricht. Die Speicherspuren 3436b und 3436c sind Informationsspeicherspuren· Die Speicherspuren 3436a bis 3436c befinden sich auf einem Plattenspeicher. Die in PIG. 138 gezeigte Anordnung bestehtIn the PIG. 138 generates the storage trace 3486a of the test pulse such test pulses with a repetition frequency that corresponds to the peripheral speed of the rotating memory. the Storage tracks 3436b and 3436c are information storage tracks The storage tracks 3436a through 3436c are located on disk storage. The ones in PIG. 138 is the arrangement shown

909849/1093 - 519 -909849/1093 - 519 -

U74315U74315

•aus einer Prüfiiepalslettung sowie einer langen und einer kurzen Informationeverzögeirungsleitung, welche mittels der . Prüfimpulsleitung mit dem rotiererden Speicher synchronisiert werden sollen«• from a Prüfiiepalslettung as well as a long and a short information delay line, which by means of the. Test pulse line synchronized with the rotating memory should be "

Ein Kopf 3437a liest einen Impuls aus der Speicherspur 3436a und fuhrt ihn zu der Verzögerungsleitung 3438. Sobald der vom Kopf 3437a gelesene Impuls über Leitung 3439 der Verzögerungsleitung 3438 entnommen wird, wird der Trigger 3441 in SET-Steilung gebracht. Dadurch wird das UND-Tor 3442 geöffnet. Die von dem Generator 3443 erzeugten /mpulse können dae UND-Tor 34-42 passieren und gelangen Über Leitung 3445 zum Zähler 3444.A head 3437a reads a pulse from the storage track 3436a and leads it to delay line 3438. As soon as the pulse read by head 3437a is taken from delay line 3438 via line 3439, trigger 3441 becomes brought into the SET position. This opens AND gate 3442. The / mpulse generated by the generator 3443 can Pass the AND gate 34-42 and get to the Counter 3444.

Per Zähler 3444 besteht aus den acht Triggern 34 46a bis 3446h. Der Zähler 3444 zählt solange Impuls· aus dem Generator 3443» wie das UND-Tor geöffnet ist. Sobald der Kopf 3437a den nächstfolgenden Prüfimpuls liest, wird der Trigger 3441 über Leitung 3447 in RESET-Stellung gebracht, weshalb da*- UND-Tor 3442 go-BChloaoen wird.Per counter 3444 consists of the eight triggers 34 46a to 3446h. The counter 3444 counts as long as the pulse · from the generator 3443 » how the AND gate is open. As soon as the head 3437a reads the next test pulse, the trigger 3441 is over line 3447 brought into RESET position, which is why there * - AND gate 3442 is go-BChloaoen.

Sobald der zweite Impuls der Verzögerungsleitung 3438 zugeführt wird, werden durch ihn die 16 UHD-Tore 3448a bis 344Op über die Leitung 3449 vorbereitet, ua den Inhalt des Zählere 3444 in die Trigger 3451a bis 3451h zu übertragen. Sobald der neu· Prüf impuls in der Verzögerungsleitung 3447 am Ausgang 3452 •recheint und auf di_e Xe₁^g 3453 gelangt, werden die Trigger 3446a bis 3446h des Triggers 3444 in RESET-Stellung gebracht. Der Zähler 3444 ist für den nächsten Prüfzyklus vorbereitet.As soon as the second pulse is fed to the delay line 3438, it prepares the 16 UHD gates 3448a to 344Op via the line 3449, inter alia, to transmit the content of the counter 3444 to the triggers 3451a to 3451h. As soon as the new · test pulse compute one-in delay line 3447 to the output 3452 • and arrives at th _e Xe ₁ ^ g 3453, the trigger 3446a to 3446h of the trigger 3444 in RESET position be brought. The counter 3444 is ready for the next test cycle.

Di· Stellung der Steuertrigger 3451a bis 3451h stellt eineThe position of the control triggers 3451a to 3451h represents a Länge einer Verz^erunssleitung dar. Wenn sich dj.a DrehzahlLength of a delay line. If dj.a speed

->·-.·-::-r;i·«· 909849/1093 *-> · -. · - :: - r; i · «· 909849/1093 *

einee rotierenden Speichere ändert« so sind alle angeschlossenen Verzögerungsleitungen zu verkürzen bzw· zu vorlängern· Die Justierung nuß stufenweise erfolgen. Die Stufen Bliesen kleiner sein als der kleinste Bit-Abstand, um eine genaue Positionierung zu ermöglichen.a rotating memory changes «all connected delay lines have to be shortened or lengthened · The adjustment must be carried out in stages. The steps Bleed be smaller than the smallest bit spacing to allow accurate positioning.

Somit besteht jede angeachloe. ene Verzögerungsleitung aus einer festen Verzögerungsleitung, die der höchsten Drehzahl des rotierenden Speichers entspricht, und einer Anordnung zum Verlängern dieser Verzögerungsleitung bis zu eines Wtrt, welcher der kleinsten Drehzahl des Speichers entspricht« Diese Vorlängerungeanordnung besteht aus mehreren schaltbaren Verzögerungsleitungen verschiedener Länge.Thus every angeachloe exists. a delay line off a fixed delay line, which corresponds to the highest speed of the rotating accumulator, and an arrangement to extend this delay line up to one Wtrt, which corresponds to the lowest speed of the accumulator « This extension arrangement consists of several switchable delay lines of different lengths.

Die FIG. 138 zeigt zwei steuerbare Verzögerungsleitungen, . einer mit großer Verzögerungezeit, in dem unteren Teil der Zeichnung, und einer kurzen Verzögerungsleitung an der rechten Seite der Zeichnung· Die lange Verzögerungsanordnung besteht aus einer Verzögerungsleitung 3454 und den steuerbaren Verzögerungsschaltungen 3455a bis 3455d, welche in der Schaltung einander gleich sind.The FIG. 138 shows two controllable delay lines,. one with a long delay time, in the lower part of the Drawing, and a short delay line on the right side of the drawing · The long delay arrangement exists from a delay line 3454 and the controllable delay circuits 3455a to 3455d, which are in the circuit are equal to each other.

Die steuerbaren Verzögerungsschaltungen 3455a bis 3455d haben verschiedene Längen. Die Schaltung 3455a besteht aus der Verzögerungeleitung 3456a alt der Länge von drei Zeiteinheiten und Ausgängen nach eins, zwei und drei Zeiteinheiten· Die Schaltung 3455b besteht aus der Verzögerungsleitung 3456b mit der Länge von 12 Zeiteinheiten und Ausgängen nach 4, β und 12 Zeiteinheiten. Die Schaltung 3455c besteht aus der Verzögerungsleitung 3456c alt der Länge von 48 Zeiteinheiten und Ausgängen nach 24, 3ό uno 4P Zeiteinheiten. Die Schaltung 3455d besteht aus der Verzögerungsleitung 3456d mit derThe controllable delay circuits 3455a to 3455d have different lengths. The circuit 3455a consists of the delay line 3456a old the length of three time units and outputs after one, two and three time units The circuit 3455b consists of the delay line 3456b with the length of 12 time units and outputs according to 4, β and 12 time units. The circuit 3455c consists of the delay line 3456c old 48 time units in length and outputs after 24, 3ό and 4P time units. The circuit 3455d consists of the delay line 3456d with the

909(ßY/1093909 (ßY / 1093

BADORIGtNM.BADORIGtNM.

-S--S-

U7A315U7A315

Länge von 180 Zeiteinheiten und Ausgängen nach 60, 120 und 180 Zeiteinheiten.Length of 180 time units and exits after 60, 120 and 180 time units.

Die Information wird von der Verzögerungeleitung 3454 über Leitung 3457a der Verzögerungsleitung 3456a zugeführt. Die drei Ausg&ngeleitungen 3453a, 3459a und 3461a der Verzögerungsleitung 3456a und die Leitung 3462a führen die Information nach den VerzÖgerungezeiten von 1, 2, 3 und 0 Zeiteinheiten zu den UND-Toren 3463a, 3464a, 3465a und 3466a« Diese UND-Tore werden von den Triggern 3451a und 3451b Über die Matrix 3467a und die Leitungen 3468a bis 3468d gesteuert. Eines der UND-Tore 1st jeweils geöffnet und führt die Information über das ODER-Tor 3469a zur Verzögerungsschaltung 3455b.The information is fed from delay line 3454 via line 3457a to delay line 3456a. The three output lines 3453a, 3459a and 3461a of the delay line 3456a and the line 3462a carry the information after the delay times of 1, 2, 3 and 0 time units to the AND gates 3463a, 3464a, 3465a and 3466a Triggering 3451a and 3451b Controlled via matrix 3467a and lines 3468a to 3468d. One of the AND gates is always open and carries the information via the OR gate 3469a to the delay circuit 3455b.

Die Verzögerungsschaltuiigen 3455b bis 3455<J arbeiten in der gleichen Weise wie sie für die 'ohaltung 3455a beeohri·- ben wurde. Die Information wird den Schaltungen 3455* bis 3455d über Leitung 3471 entnommen. Die maximale Verzögerungeseit der in FIG. 138 gezeigten Anordnung beträgt insgesamt . 255 Zeiteinheiten· Wenn auf eine Bit-Zeit zwei Zeiteinheiten kommen und eine Drehsahlschwankung von + 1 % auszugleichen ist» raus die Verzbgerungsanordnu ·· die Länge vonThe delay switches 3455b to 3455 <J work in the same way as they were obeyed for the position 3455a. The information is taken from circuits 3455 * to 3455d via line 3471. The maximum delay since the time shown in FIG. 138 is a total of. 255 time units · If there are two time units for a bit time and a lathe fluctuation of + 1 % is to be compensated for, the delay arrangement is out ·· the length of

255255

χ 100 « 6 300 Bi*-Zeitenχ 100 «6 300 Bi * times

2 · 22 · 2

haben. In einem System mit vier verschachtelten Kanälen und einem Acht-Bit-Kode ergibt das eine Länge von 196 Zeichen,to have. In a system with four nested channels and an eight-bit code results in a length of 196 characters,

Die beschriebene Verzögerungsleitung für eine lange Zelt benOtigt sehr wenig Schaltelemente« Auf gleiche V/eise können auch kürzere Verzögerungeleüungen wie die Leitung 3472The delay line described for a long tent requires very few switching elements also shorter delay lines such as line 3472

..,^.i·;,-»,' 909&**/1093 bad.., ^. i ·;, - », '909 & ** / 1093 bad

... ~⁹~ U7A315... ~ ⁹ ~ U7A315

der PIG 138 korrigiert werden„ Pie eteudrbare Verzögerungsleitung 5473 arbeitet wie die beschriebenen Anordnungen 3455a bis 3455d· Sie beoteht aas dwr Verzögerungsleitung 3474 mit der Eingangsleitung 3475 und der AuBgangeleitungen 3476, 3477 und 3478. Die Information gelangt von der Verzögerungsleitung 3472 über die Leitung zu den UND-Toren 3481a bis 3481d. Die UND-Tore 3481a bie 3481d werden von den Triggern 3451g und 3451h über die Matrix 3467d und die Leitungen 3468m bie 3468p gesteuert₀ The PIG 138 can be corrected "Pie etrodrable delay line 5473 works like the described arrangements 3455a to 3455d · It is aas the delay line 3474 with the input line 3475 and the output lines 3476, 3477 and 3478. The information arrives from the delay line 3472 over the line to the AND gates 3481a to 3481d. AND gates 3481a bie 3481d are controlled by the triggers 3451g and 3451h on the matrix 3467d and wires 3468m bie 3468p ₀

Die Information gelangt durch öae ge(iii'nete,UND-Tor der Gruppe 3481a bis 3481d über dae ODßR-Toi· 3483 auf die Auegabeleitung 3482. Die Verzögerungeleiwung 3474 hat eine Länge von 3 Zeit-Einheiten» Die Länge der Verzögerungeleitung 3472 kann um ± 2 Zeit-Einheiten, also eine Bit-Zeit» variiert wer* den. In einem Syβten mit verochachtelten Kanälen und einemThe information arrives through Öae ge (iii'nete, AND gate of the group 3481a to 3481d via the ODßR-Toi · 3483 on the output line 3482. The delay line 3474 has a length of 3 time units. The length of the delay line 3472 can be changed to ± 2 time units, ie one bit time, can be varied. In a system with nested channels and a

* ■ ■* ■ ■

Aoht-Bit-Xode hat die Anordnung 3473 die Lange von drei Zeichenο . Aoht-Bit-Xode has the arrangement 3473 the length of three charactersο.

909849/1093 523 ~909849/1093 523 ~

Claims

U7431*U7431 *

PatentansprücheClaims

1· Schaltungsanordnung zur Synchronisierung von Verzögerungsleltungen mit einem Plattenspeicher, der eine Spur aufweist, in der mindestens ein Zeittakt-Prüfimpuls eingespeichert ist, dadurch gekennzeichnet, daß die Verzögerun gtn aus mehreren hintereinander geschalteten Verzögeruagsgliedern aufgebaut sind, die steuerbar lcurzschließbar sind, und daß der zeitliohe Abstand «wischen zwei Zeittakt-Prüfimpulsen gemessen1 · Circuit arrangement for the synchronization of delay lines with a disk memory having a track, in at least one clock test pulse is stored, characterized in that the delay gtn consists of several delay elements connected in series are constructed, which are controllable short-circuit, and that the temporal interval «measured between two timing test pulses

und in Übereinstimmung mit diesem Meßergebnis ganz bestimmte dieser'Verzögerungsglieder kurzgeschlossen sind.and quite definite in accordance with this measurement result these 'delay elements are short-circuited.

2· Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, da§ das eine Verzögerungsglied der Verzögerungeleituig eine TerzOgerungsselt aufweist, die der Umlauf« geschwindigkeit des Plattenspeicher» bei der höchsten Torkommendem Drehzahl entspricht, und dsJ die reetliohem Verzögerungsglied er ein« soloht Vtrsögerungszeit aufweist, dsJ in Stufen toi Jt einer halte» Bitzelt Jede beliebige Verzögerung zwischen lall und der maximalen Zeltdifferenz der Umlaufzelten des Plattenspeicher· bei höchster und bei niedrigster ümlauffrequenz duroh steuerbares lurzeobließen tiastellbar ist.2 · Circuit arrangement according to claim 1, characterized in that the one delay element of the delay line has a third octave setting which the circulation « speed of the disk storage "corresponds to the highest speed coming up, and dsJ the reetliohem delay element it has a" soloht Vtrsögerungszeit, dsJ in steps toi Any delay between lall and the maximum time difference between the circulation tents of the disk storage · at the highest and at the lowest circulation frequency duroh controllable lurzeo blooming is adjustable.

3. flohaltung»anordnung naoh Anspruch 1, dadurch β S-kennzeichnet, d#J «er Zeittaktprüfimpuls duroh eis« Verzögerungeleitung bindurohfeftihrt ist» die im Aufbau den Informationirerzögerungeltituagea gleiobi und eine Verzögerungsseit aufweist, die gleich der Umlaufzeit des Plattenspeichers bei höchster Umlauffrequenz 1st, und daß der gemessene zeltliche Abstand die Zeitdifferenz zwischen dem Auftreten des Zeittakt-Prüfimpulses am Ende dieser Verzögerungsleitung und dem Ablesen dieses Impulses vom Plattenspeicher bei der nächsten Umdrehung ist.3. flohalt "arrangement naoh claim 1, characterized by β S-indicates, d # J" he timing test pulse duroh ice " Delay line bindurohfeftihrt is »the one in the structure of the information delay situation a gleiobi and a delay side has, which is equal to the rotation time of the disk storage highest orbital frequency is 1st, and that the measured maximum Distance is the time difference between the occurrence of the timing test pulse at the end of this delay line and the reading of this pulse from disk storage on the next revolution.

»Kam OA 0 9 8 4 9/1093 bad »Kam OA 0 9 8 4 9/1093 bad

U7A315 •ΗU7A315 • Η

4. Circuit arrangement according to claim 1 or 3, characterized marked, caß determining the ^ eitdif: ** - renz is done by counting the frequency of a generator with the help of a counter.

5. Circuit arrangement according to claim 4, characterized in that the counter reading is transferred to an intermediate register after the counting process has ended, which in turn controls the short-circuiting of the delay elements of the information delay lines.

909849/1093909849/1093

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