WO2026019129A1 - 표시 장치 - Google Patents

표시 장치

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WO2026019129A1
WO2026019129A1 PCT/KR2025/009608 KR2025009608W WO2026019129A1 WO 2026019129 A1 WO2026019129 A1 WO 2026019129A1 KR 2025009608 W KR2025009608 W KR 2025009608W WO 2026019129 A1 WO2026019129 A1 WO 2026019129A1
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light
emitting element
electrode
display device
side wall
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PCT/KR2025/009608
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English (en)
French (fr)
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차형래
강종혁
김대현
유철종
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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    • H10H29/39—Connection of the pixel electrodes to the driving transistors

Definitions

  • Embodiments of the present invention relate to a display device.
  • Light-emitting displays contain pixels containing light-emitting elements.
  • the problem to be solved by the present invention is to provide a display device capable of improving the efficiency of light-emitting elements.
  • a display device includes a lower substrate, a first electrode disposed on the lower substrate, a first light-emitting element disposed on the first electrode and including a first sidewall and a first lower surface, a second electrode disposed on the first light-emitting element, and a second light-emitting element disposed on the second electrode and including a second sidewall and a second lower surface, wherein a first angle formed by the first sidewall and the first lower surface may be different from a second angle formed by the second sidewall and the second lower surface.
  • the first electrode, the first light-emitting element, the second electrode, and the second light-emitting element may overlap each other when viewed in a plane.
  • the first light-emitting element may emit red light
  • the second light-emitting element may emit blue light or green light
  • the first sidewall may include the inclined sidewall
  • the second sidewall may include the vertical sidewall
  • the light emitting element including one of the first and second sidewalls among the first and second light emitting elements may be larger than the light emitting element including the other of the first and second sidewalls among the first and second light emitting elements.
  • the display device further includes a third electrode disposed between the first light-emitting element and the second electrode; and a third light-emitting element disposed on the third electrode and disposed between the first light-emitting element and the second light-emitting element, wherein the third light-emitting element may include a third sidewall having a third angle that is the same as the first angle or the second angle.
  • the display device further includes a third electrode disposed between the first light-emitting element and the second electrode; and a third light-emitting element disposed on the third electrode and disposed between the first light-emitting element and the second light-emitting element, wherein the first angle, the second angle, and the third angle formed by the third lower surface and the third sidewall of the third light-emitting element may be different from each other.
  • the third angle may have a value between the first angle and the second angle.
  • a display device includes a lower substrate; and a plurality of light-emitting elements disposed on the lower substrate and overlapping each other when viewed in a plan view, wherein the plurality of light-emitting elements include a first light-emitting element including a first side wall and a first lower surface; and a second light-emitting element including a second side wall and a second lower surface, wherein a first angle formed by the first side wall and the first lower surface may be different from a second angle formed by the second side wall and the second lower surface.
  • the first sidewall may include an inclined sidewall inclined at a first angle ranging from less than 85° to greater than 95° with respect to the first lower surface
  • the second sidewall may include a vertical sidewall having a second angle ranging from 85° to 95° with respect to the second lower surface
  • the display device may further include a plurality of electrodes disposed below each of the plurality of light-emitting elements and overlapping each other when viewed in a plane.
  • the display device may further include a plurality of pixel electrodes disposed between the lower substrate and the plurality of electrodes and individually connected to the plurality of electrodes; connection electrodes disposed above each of the plurality of light-emitting elements; and a common electrode electrically connected to the connection electrodes.
  • the first light-emitting element and the second light-emitting element can emit light of different colors.
  • An electronic device includes a display device, the display device including: a lower substrate; a first electrode disposed on the lower substrate; a first light-emitting element disposed on the first electrode and including a first sidewall and a first lower surface; a second electrode disposed on the first light-emitting element; and a second light-emitting element disposed on the second electrode and including a second sidewall and a second lower surface, wherein a first angle formed by the first sidewall and the first lower surface may be different from a second angle formed by the second sidewall and the second lower surface.
  • the first electrode, the first light-emitting element, the second electrode, and the second light-emitting element may overlap each other when viewed in a plane.
  • one of the first and second sidewalls may include a sloped sidewall having a taper angle, and the other of the first and second sidewalls may include a vertical sidewall.
  • an angle formed by one of the first and second side walls and one of the first and second lower surfaces may be less than 85° or greater than 95°, and among the first and second angles, an angle formed by the other of the first and second side walls and the other of the first and second lower surfaces may fall within a range of 85° to 95°.
  • the first light-emitting element may emit red light
  • the second light-emitting element may emit blue light or green light
  • the first sidewall may include the inclined sidewall
  • the second sidewall may include the vertical sidewall
  • the efficiency of light-emitting elements can be improved or optimized.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • FIG. 2 is a plan view showing a display area of a display device according to one embodiment.
  • FIG. 3 is a plan view showing a display area of a display device according to one embodiment.
  • Fig. 4 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 5 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 6 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 7 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 8 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 9 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 10 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 11 is a cross-sectional view showing a display device according to one embodiment.
  • FIGS. 12 to 16 are cross-sectional views showing a method of manufacturing a display device including light-emitting elements according to one embodiment.
  • FIG. 17 is a drawing showing an electronic device including a display device according to one embodiment, for example, a smart watch.
  • FIG. 20 is a drawing showing an electronic device including a display device according to one embodiment, for example, a head-mounted display device.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • the display device (10) is a device that displays a moving image or a still image, and can be used as a display screen of various products.
  • the display device (10) can be included in various electronic devices such as a mobile phone, a smart phone, a tablet personal computer (PC), a smart watch, a watch phone, a mobile communication terminal, an electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, an Ultra Mobile PC (UMPC), etc., as well as a television, a laptop, a monitor, a billboard, an Internet of Things (IOT), etc., and used as a display screen of the electronic devices.
  • the display device (10) can be applied to a virtual reality (VR) device or an augmented reality (AR) device, etc.
  • VR virtual reality
  • AR augmented reality
  • the display device (10) may be a light-emitting display device including light-emitting elements.
  • the display device (10) may be a light-emitting display device such as an organic light-emitting display device including an organic light-emitting diode, a quantum dot light-emitting display device including a quantum dot light-emitting layer, an inorganic light-emitting display device including an inorganic semiconductor, or an ultra-small light-emitting display device including an ultra-small light-emitting diode such as a micro or nano light-emitting diode (micro LED or nano LED).
  • a light-emitting display device such as an organic light-emitting display device including an organic light-emitting diode, a quantum dot light-emitting display device including a quantum dot light-emitting layer, an inorganic light-emitting display device including an inorganic semiconductor, or an ultra-small light-emitting display device including an ultra-small light-emitting
  • the display device (10) is a light-emitting display device including a micro or nano light-emitting diode.
  • the type or size of the light-emitting element according to the embodiments is not limited thereto.
  • the display device (10) may include a display panel (DPN) including a display area (DA) and a non-display area (NDA).
  • the display panel (DPN) may have a rectangular planar shape, but is not limited thereto.
  • the display panel (DPN) may have a polygonal, circular, oval, or irregular planar shape other than a rectangular shape.
  • a first direction (DR1), a second direction (DR2), and a third direction (DR3) are indicated.
  • the first direction (DR1), the second direction (DR2), and the third direction (DR3) may be a horizontal direction, a vertical direction, and a thickness direction of the display panel (DPN), respectively.
  • the display area (DA) is an area where pixels (PX) are arranged, and may be an area where an image is displayed by the pixels (PX). For example, pixels (PX) and wires (or a portion of the wires) connected to the pixels (PX) may be arranged in the display area (DA).
  • connection may include the meaning of electrical connection and/or physical connection.
  • Fig. 1 an embodiment in which the plane shape of the display area (DA) is a rectangle is illustrated, but the shape of the display area (DA) is not limited thereto.
  • Pixels (PX) may have a planar shape such as a rectangle or a rhombus, but are not limited thereto.
  • pixels (PX) may have a planar shape of another polygonal shape (e.g., a hexagonal shape or a rhombus shape), a circle, an ellipse, or any other shape.
  • each of the pixels (PX) of the display device (10) may include a plurality of light-emitting elements that emit light of different colors.
  • each pixel (PX) may include a first light-emitting element that emits light of a first color, a second light-emitting element that emits light of a second color, and a third light-emitting element that emits light of a third color.
  • the light of the first color, the light of the second color, and the light of the third color may be red light, blue light, and green light, respectively, but are not limited thereto.
  • the number, type, and/or arrangement structure of the light-emitting elements arranged in each pixel (PX) may vary depending on embodiments.
  • each pixel may include a plurality of pixel circuits individually connected to a plurality of light-emitting elements. Accordingly, each of the light-emitting elements may be driven independently and/or separately.
  • each pixel (PX) may include a first pixel circuit electrically connected to a first light-emitting element, a second pixel circuit electrically connected to a second light-emitting element, and a third pixel circuit electrically connected to a third light-emitting element. Accordingly, the light emission of the first light-emitting element, the second light-emitting element, and the third light-emitting element may be individually and/or independently controlled.
  • a non-display area may be an area where an image is not displayed.
  • the NDA may be positioned around the display area (DA).
  • the NDA may be positioned at the edge of the display panel (DPN) and surround the display area (DA).
  • the non-display area may include a pad area (PDA) and a peripheral area (PHA).
  • PDA pad area
  • PHA peripheral area
  • wires or a portion of the wires connected to the pixels (PX) and pads (PD) may be arranged.
  • the non-display area (NDA) may further include a common voltage supply area arranged around the display area (DA), for example, between the display area (DA) and the pad area (PDA).
  • the pads (PD) may be arranged in the pad area (PDA).
  • the pads (PD) may be connected to an external circuit board.
  • the pads (PD) may be electrically connected to circuit pads on the circuit board through conductive connecting members such as wires.
  • the pads (PD) may be electrically connected to the pixels (PX).
  • the pads (PD) may include signal pads and power pads that are electrically connected to pixel circuits and light-emitting elements of the pixels (PX).
  • the pixels (PX) and the pads (PD) may be electrically connected to each other through wires and/or circuit elements formed on a semiconductor circuit board of the display panel (DPN).
  • Driving signals and driving voltages for driving the pixels (PX) may be supplied from the external circuit board to the display device (10) (or the display panel (DPN)) through the pads (PD).
  • the peripheral area (PHA) may be the area remaining within the non-display area (NDA) excluding the pad area (PDA).
  • the peripheral area (PHA) may surround the display area (DA).
  • the wiring connecting the pixels (PX) and pads (PD) may pass through the peripheral area (PHA).
  • Fig. 2 is a plan view showing a display area of a display device according to one embodiment.
  • Fig. 2 schematically shows a portion of the display area (DA) illustrated in Fig. 1.
  • the first pixel (PX1) and the second pixel (PX2) may refer to any two pixels (PX).
  • PX two pixels (PX) adjacent to each other in the first direction (DR1) are respectively named the first pixel (PX1) and the second pixel (PX2).
  • the pixels (PX) of the display area (DA) may have substantially the same or similar structures, and may be independently and/or individually driven by driving signals supplied to each pixel (PX).
  • the pixels (PX) may have a planar shape such as a rectangle or a rhombus, but is not limited thereto.
  • the pixels (PX) may have a planar shape of another polygonal shape (e.g., a hexagonal shape or a rhombus shape), a circle, an ellipse, or any other shape.
  • Each pixel (PX) may include a plurality of light-emitting elements (LE).
  • each pixel (PX) may include a first light-emitting element (LE1), a second light-emitting element (LE2), and a third light-emitting element (LE3) that overlap each other when viewed on a plane.
  • FIG. 2 illustrates the approximate positions and shapes of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3), but the embodiments are not limited to the illustrated shapes.
  • the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) are illustrated as having the same size and completely overlapping each other, but the embodiments are not limited thereto.
  • at least one of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may have different sizes from the other one.
  • the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) can emit light of different colors.
  • the first light-emitting element (LE1) can be a red light-emitting element that emits light of a first color, for example, red light.
  • the second light-emitting element (LE2) can be a blue light-emitting element that emits light of a second color, for example, blue light.
  • the third light-emitting element (LE3) can be a green light-emitting element that emits light of a third color, for example, green light.
  • the embodiments are not limited thereto.
  • the number or type of the light-emitting elements (LE) arranged in each pixel (PX) can be variously changed.
  • the light emitting elements (LE) may have a circular shape, a rectangular shape, a polygonal shape other than a rectangular shape, or a planar shape other than a rectangular shape.
  • FIG. 2 illustrates an embodiment in which the light emitting elements (LE) have a circular planar shape, the shape of the light emitting elements (LE) may be varied in various ways.
  • the light emitting elements (LE) may be micro light emitting diodes (micro LEDs) having a small size in the micrometer ( ⁇ m) range.
  • each of the light emitting elements (LE) may be a micro LED having a length (e.g., horizontal length or diameter) in a first direction (DR1), a length (e.g., vertical length or diameter) in a second direction (DR2), and a length (e.g., thickness or height) in a third direction (DR3) of several micrometers to several hundred micrometers, respectively.
  • Each pixel (PX) may further include a plurality of electrodes (BDE) electrically connected to a plurality of light-emitting elements (LE).
  • BDE a plurality of electrodes
  • each pixel (PX) may include a plurality of electrodes (BDE) individually connected to a plurality of light-emitting elements (LE), and a plurality of pixel electrodes (ET) individually connected to the plurality of electrodes (BDE).
  • each pixel (PX) may include a first electrode (BDE1), a second electrode (BDE2), and a third electrode (BDE3) that overlap each other when viewed in a plan view.
  • the electrodes (BDE) may overlap the light-emitting elements (LE).
  • the first electrode (BDE1), the second electrode (BDE2), and the third electrode (BDE3) of the first pixel (PX1) may overlap the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) of the first pixel (PX1) when viewed in a plan view.
  • the electrodes (BDE) may have a larger size than the light-emitting elements (LE) when viewed in a plan view, and may be disposed in an area including an area where the light-emitting elements (LE) are disposed and a periphery thereof.
  • the electrodes (BDE) may have the same shape as the light-emitting elements (LE) or a different shape from the light-emitting elements (LE).
  • FIG. 2 an embodiment is illustrated in which the light-emitting elements (LE) have a circular planar shape and the electrodes (BDE) have a square planar shape, but the shapes of each of the light-emitting elements (LE) and the electrodes (BDE) may be changed in various ways depending on the embodiment.
  • the electrodes (BDE) may have substantially or substantially the same shape and/or size as each other and may overlap each other in the area where the light emitting elements (LE) are arranged.
  • the electrodes (BDE) may have substantially the same shape and/or size except for the portions connected to the respective pixel electrodes (ET) and may overlap each other when viewed in a plan view.
  • the third electrode (BDE3) has a generally rectangular planar shape and may protrude to overlap with the third pixel electrode (ET3) in an area where the third pixel electrode (ET3) is disposed. In an area where the third pixel electrode (ET3) and the third electrode (BDE3) overlap, the third pixel electrode (ET3) and the third electrode (BDE3) can be electrically connected to each other.
  • the pixel electrodes may be electrically connected to the light-emitting elements (LE) via the electrodes (BDE).
  • a first pixel electrode (ET1) may be electrically connected to a first light-emitting element (LE1) via the first electrode (BDE1).
  • a second pixel electrode (ET2) may be electrically connected to a second light-emitting element (LE2) via the second electrode (BDE2).
  • a third pixel electrode (ET3) may be electrically connected to a third light-emitting element (LE3) via the third electrode (BDE3).
  • a common electrode (CE) (or common voltage line) may be further disposed in the display area (DA).
  • the common electrode (CE) may include openings corresponding to the pixels (PX) and may be disposed between the pixels (PX).
  • the common electrode (CE) may have a mesh-shaped planar shape surrounding the pixels (PX).
  • the embodiments are not limited thereto.
  • the shape or position of the common electrode (CE) may vary depending on the embodiments.
  • the common electrode (CE) may be electrically connected to the light emitting elements (LE) via connection electrodes (e.g., connection electrodes CNE of FIGS. 4 and 5) that contact and/or are connected to the light emitting elements (LE).
  • connection electrodes e.g., connection electrodes CNE of FIGS. 4 and 5
  • the embodiments are not limited thereto.
  • the arrangement structure or connection structure of the common electrode (CE) and the light emitting elements (LE) may be variously changed according to the embodiments.
  • Fig. 3 is a plan view showing a display area of a display device according to one embodiment.
  • Fig. 3 schematically shows a portion of the display area (DA) illustrated in Fig. 1, and shows a display area (DA) according to an embodiment different from the embodiment of Fig. 2.
  • pixel electrodes may be arranged in an area where light-emitting elements (LE) are arranged.
  • pixel electrodes (ET) may overlap at least one electrode (BDE) and/or at least one light-emitting element (LE).
  • At least one of the electrodes (BDE) may be opened in an area where another pixel electrode (ET) is disposed so as to be insulated from another pixel electrode (ET) other than the pixel electrode (ET) electrically connected to the electrode (BDE).
  • the first electrode (BDE1) may be opened so as to include an opening having a larger size than the second pixel electrode (ET2) in an area where the second pixel electrode (ET2) is disposed.
  • the second electrode (BDE2) may not be opened in an area where the second pixel electrode (ET2) is disposed, and may be electrically connected to the second pixel electrode (ET2).
  • At least one of the light emitting elements (LE) may be opened in an area where the other pixel electrode (ET) is disposed so as to be insulated from other pixel electrodes (ET) other than the pixel electrode (ET) electrically connected to the light emitting element (LE).
  • the first light emitting element (LE1) may be opened so as to include an opening having a size larger than that of the second pixel electrode (ET2) in an area where the second pixel electrode (ET2) is disposed.
  • the second light emitting element (LE2) may not be opened in an area where the second pixel electrode (ET2) is disposed, and may be electrically connected to the second pixel electrode (ET2) through the second electrode (BDE2).
  • the pixel electrodes (ET) are arranged in the area where the light-emitting elements (LE) are arranged, so that they are properly connected to each electrode (BDE) and each light-emitting element (LE), while preventing short-circuit defects between the pixel electrodes (ET) and other electrodes (BDE) and/or light-emitting elements (LE).
  • the pixel area where each pixel (PX) is arranged can be utilized more efficiently.
  • electrodes (BDE) and/or light-emitting elements (LE) of a larger size e.g., a larger area
  • the light-emitting elements (LE) and the electrodes (BDE) may have corresponding planar shapes.
  • the light-emitting elements (LE) and the electrodes (BDE) may have the same planar shape (for example, a circular planar shape).
  • the embodiments are not limited thereto.
  • the light-emitting elements (LE) and the electrodes (BDE) may have different planar shapes.
  • the light emitting elements (LE) and the electrodes (BDE) may have different sizes when viewed in a plan view.
  • the electrodes (BDE) may have a larger size than the light emitting elements (LE) when viewed in a plan view.
  • embodiments are not limited thereto.
  • the light emitting elements (LE) and the electrodes (BDE) may have the same size when viewed in a plan view.
  • the light emitting elements (LE) and the electrodes (BDE) may be formed to have substantially the same planar shape and/or size by etching the light emitting elements (LE) and the electrodes (BDE) substantially simultaneously or sequentially by a single mask process using the same mask.
  • Fig. 4 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 5 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 4 shows an embodiment of a cross-section of a portion of a display area (DA) corresponding to the line X1-X1' of Fig. 2
  • Fig. 5 shows an embodiment of a cross-section of a portion of a display area (DA) corresponding to the line X2-X2' of Fig. 2.
  • the display device (10) may include a lower substrate (BPL) (or a thin film transistor substrate) and a light emitting element layer (LEL) disposed on the lower substrate (BPL).
  • FIGS. 4 and 5 show a display device (10) having a LEDoS (Light Emitting Diode on Silicon) structure in which light emitting diodes (LEs) are disposed on a lower substrate (BPL) formed by a semiconductor process using a silicon wafer (for example, a backplane substrate formed of a semiconductor circuit board).
  • the lower substrate (BPL) may be a backplane substrate of a different type or structure.
  • the embodiments may be applied to display devices of a different type and/or structure, or to devices of a different type and/or structure, such as lighting devices.
  • the display device (10) may further include additional components.
  • the display device (10) may further include at least one of a color filter layer, a protective layer, and an optical structure (for example, a micro lens overlapping the light emitting elements (LE) of each pixel (PX)) disposed on the light emitting element layer (LEL).
  • an optical structure for example, a micro lens overlapping the light emitting elements (LE) of each pixel (PX)
  • the lower substrate (BPL) may include a base substrate (SB), pixel circuits (PXC) of pixels (PX), and pads (PD) of FIG. 1.
  • the lower substrate (BPL) may further include contact terminals (CT) and an insulating layer (INS) disposed on the pixel circuits (PXC).
  • the lower substrate (BPL) may further include wirings electrically connected to the pixels (PX) and the pads (PD).
  • the lower substrate (BPL) may include scan lines, data lines, and power wirings electrically connected to the pixels (PX) (e.g., a pixel power wiring for transmitting a first pixel voltage to the pixels (PX), and a common voltage wiring (PL) for transmitting a second pixel voltage (e.g., a common voltage) to the pixels (PX).
  • one of the first pixel voltage and the second pixel voltage may be a high-potential pixel voltage (e.g., an anode voltage), and the other of the first pixel voltage and the second pixel voltage may be a low-potential pixel voltage (e.g., a cathode voltage).
  • the pixel circuits (PXC), the contact terminals (CT), the wirings, and the pads (PD) may be arranged or formed on the base substrate (SB).
  • the lower substrate (BPL) may be formed by a semiconductor process using a silicon wafer.
  • the base substrate (SB) may be a silicon wafer.
  • the base substrate (SB) may be made of single-crystal silicon.
  • each pixel may include a plurality of pixel circuits (PXC) electrically connected to light-emitting elements (LE) of the pixel (PX).
  • each pixel (PX) may include a first pixel circuit (PXC1) electrically connected to a first light-emitting element (LE1), a second pixel circuit (PXC2) electrically connected to a second light-emitting element (LE2), and a third pixel circuit (PXC3) electrically connected to a third light-emitting element (LE3).
  • the first pixel circuit (PXC1), the second pixel circuit (PXC2), and the third pixel circuit (PXC3) may control driving currents flowing through the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) in response to respective driving signals input from the outside.
  • FIGS. 4 and 5 illustrate schematic shapes and positions of pixel circuits (PXC) included in the first pixel (PX1) and the second pixel (PX2) and contact terminals (CT) electrically connected to the pixel circuits (PXC) as examples of elements disposed inside the lower substrate (BPL).
  • FIGS. 4 and 5 illustrate schematic shapes and positions of common voltage lines (PL) electrically connected to the light-emitting elements (LE) of the pixels (PX) through the common electrode (CE) as examples of wires disposed inside the lower substrate (BPL).
  • the common voltage lines (PL) may be formed as a single layer or multiple layers and may overlap at least a portion of the common electrode (CE).
  • a first pixel voltage can be supplied to the light-emitting elements (LE) by pixel circuits (PXC), contact terminals (CT) and pixel electrodes (ET), and a second pixel voltage can be supplied to the light-emitting elements (LE) by a common voltage line (PL).
  • PXC pixel circuits
  • CT contact terminals
  • ET pixel electrodes
  • PL common voltage line
  • FIGS. 4 and 5 illustrate only one insulating layer (INS) disposed on the pixel circuits (PXC) and surrounding the contact terminals (CT), the embodiments are not limited thereto.
  • INS insulating layer
  • PXC pixel circuits
  • CT contact terminals
  • a plurality of insulating layers and a plurality of conductive layers may be disposed on the base substrate (SB) on which the pixel circuits (PXC) are formed.
  • Contact terminals (CT) (or a portion of pixel circuits (PXC)) and common voltage wiring (PL) may be exposed on the upper surface of the lower substrate (BPL).
  • the contact terminals (CT) may contact and/or be electrically connected to each pixel electrode (ET) at the exposed portion.
  • the common voltage wiring (PL) may contact and/or be electrically connected to the common electrode (CE) at the exposed portion.
  • the contact terminals (CT) can electrically connect the pixel circuits (PXC) to the respective pixel electrodes (ET).
  • the contact terminal (CT) electrically connected to the first pixel circuit (PXC1) of the first pixel (PX1) can be electrically connected to the first pixel electrode (ET1) of the first pixel (PX1)
  • the contact terminal (CT) electrically connected to the second pixel circuit (PXC2) of the first pixel (PX1) can be electrically connected to the second pixel electrode (ET2) of the first pixel (PX1)
  • the contact terminal (CT) electrically connected to the third pixel circuit (PXC3) of the first pixel (PX1) can be electrically connected to the third pixel electrode (ET3) of the first pixel (PX1).
  • the contact terminals (CT) can receive the first pixel voltage from the respective pixel circuits (PXC).
  • the contact terminals (CT) can be electrically connected to each of the light emitting elements (LE) via each of the pixel electrodes (ET) and each of the electrodes (BDE).
  • a contact terminal (CT) electrically connected to a first pixel circuit (PXC1) of a first pixel (PX1) may be electrically connected to a first light-emitting element (LE1) of the first pixel (PX1) via a first pixel electrode (ET1) and a first electrode (BDE1) of the first pixel (PX1)
  • a contact terminal (CT) electrically connected to a second pixel circuit (PXC2) of the first pixel (PX1) may be electrically connected to a second light-emitting element (LE2) of the first pixel (PX1) via a second pixel electrode (ET2) and a second electrode (BDE2) of the first pixel (PX1)
  • the contact terminals (CT) and the pixel circuits (PXC) are illustrated as separate configurations in FIGS. 4 and 5 , the embodiments are not limited thereto.
  • the contact terminals (CT) may be a part of each pixel circuit (PXC).
  • the contact terminals (CT) may be electrodes (or wires) that protrude and are exposed from the upper surface of each pixel circuit (PXC).
  • the contact terminals (CT) and the common voltage wire (PL) may include a conductive material.
  • the contact terminals (CT) and the common voltage wire (PL) may include, but are not limited to, copper (Cu), titanium (Ti), silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), lead (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or mixtures thereof.
  • the light emitting element layer may include light emitting elements (LE) and electrodes and/or wires electrically connected to the light emitting elements (LE).
  • the light emitting element layer (LEL) may further include insulating layers arranged around the light emitting elements (LE).
  • the light emitting elements (LE) may include a plurality of light emitting elements (LE) that are sequentially arranged or stacked on the lower substrate (BPL) in each pixel area where each pixel (PX) is arranged.
  • the light emitting elements (LE) may include a first light emitting element (LE1), a second light emitting element (LE2), and a third light emitting element (LE3) that are arranged in different layers on the lower substrate (BPL) in each pixel area and overlap each other when viewed in a plan view.
  • light of a first color, light of a second color, or light of a third color may be emitted alone, or light in which at least two of light of the first color, light of the second color, and light of the third color are mixed may be emitted.
  • the first light-emitting elements (LE1) of the pixels (PX) may be arranged in the same layer and formed simultaneously in the same process.
  • the first light-emitting elements (LE1) of the pixels (PX) may be the same type of light-emitting elements (e.g., red micro light-emitting diodes) and may include the same material.
  • the second light-emitting elements (LE2) of the pixels (PX) may be arranged in the same layer and formed simultaneously in the same process.
  • the second light-emitting elements (LE2) of the pixels (PX) may be the same type of light-emitting elements (e.g., blue micro light-emitting diodes) and may include the same material.
  • the third light-emitting elements (LE3) of the pixels (PX) may be arranged in the same layer and formed simultaneously in the same process.
  • the third light-emitting elements (LE3) of the pixels (PX) may be the same type of light-emitting elements (e.g., green micro light-emitting diodes) and may include the same material.
  • the first light-emitting elements (LE1) may be arranged on the first electrodes (BDE1).
  • the second light-emitting elements (LE2) may be arranged on the second electrodes (BDE2).
  • the third light-emitting elements (LE3) may be arranged on the third electrodes (BDE3).
  • FIGS. 4 and 5 an embodiment is disclosed in which the first light-emitting element (LE1), the third light-emitting element (LE3), and the second light-emitting element (LE2) are sequentially arranged or stacked along the third direction (DR3), but the embodiments are not limited thereto.
  • the positions of the first light-emitting element (LE1) and the second light-emitting element (LE2) may be reversed.
  • the stacking order of the light-emitting elements (LE) arranged in each pixel (PX) may vary depending on the embodiments.
  • the arrangement positions or stacking order of the electrodes (BDE) and connection electrodes (CNE) connected to each light-emitting element (LE) may also vary depending on the arrangement positions or stacking order of the light-emitting elements (LE).
  • Each of the light emitting elements may include a first semiconductor layer (SEM1), a light emitting layer (EML) (also referred to as an “active layer”), and a second semiconductor layer (SEM2) sequentially disposed on each electrode (BDE).
  • each of the light emitting elements (LE) may further include at least one of a first contact electrode (CTE1) disposed on one surface (e.g., a lower surface) of the first semiconductor layer (SEM1) and a second contact electrode (CTE2) disposed on one surface (e.g., a upper surface) of the second semiconductor layer (SEM2).
  • CTE1 first contact electrode
  • CTE2 second contact electrode
  • the first contact electrode (CTE1) and the second contact electrode (CTE2) are described as being included in the light emitting element (LE), but the embodiments are not limited thereto.
  • the first contact electrode (CTE1) and the second contact electrode (CTE2) may be considered as separate elements from the light emitting element (LE), and may be selectively arranged on at least one surface of the light emitting element (LE).
  • the first contact electrode (CTE1) may be disposed on each electrode (BDE).
  • the first contact electrode (CTE1) included in the first light-emitting element (LE1) of the first pixel (PX1) may be disposed on the first electrode (BDE1) of the first pixel (PX1).
  • the first contact electrode (CTE1) included in the second light-emitting element (LE2) of each pixel (PX) may be disposed on the second electrode (BDE2) of the corresponding pixel (PX)
  • the first contact electrode (CTE1) included in the third light-emitting element (LE3) of each pixel (PX) may be disposed on the third electrode (BDE3) of the corresponding pixel (PX).
  • the first contact electrode (CTE1) may protect the first semiconductor layer (SEM1) and smoothly connect the light-emitting element (LE) to the electrode (BDE).
  • the first contact electrode (CTE1) may be disposed over the entire surface of one side of the first semiconductor layer (SEM1).
  • the first contact electrode (CTE1) may be disposed over the entire surface of the lower surface of the first semiconductor layer (SEM1). Accordingly, the first semiconductor layer (SEM1) may be stably protected.
  • the embodiments are not limited thereto, and the first contact electrode (CTE1) may be disposed over only a portion of the first semiconductor layer (SEM1).
  • the first contact electrode (CTE1) may include a metal, a metal oxide, or other conductive material.
  • the first contact electrode (CTE1) may include, but is not limited to, a transparent conductive material (e.g., a transparent conductive oxide such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide), or other transparent conductive material).
  • a transparent conductive material e.g., a transparent conductive oxide such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide), or other transparent conductive material.
  • the first semiconductor layer (SEM1) may be disposed on the first contact electrode (CTE1).
  • the first semiconductor layer (SEM1) may include either a p-type semiconductor layer or an n-type semiconductor layer.
  • the first semiconductor layer (SEM1) includes an n-type semiconductor layer and the display device (10) has a common anode structure is described as an example, but the embodiments are not limited thereto.
  • the first semiconductor layer (SEM1) may include a p-type semiconductor layer and the display device (10) may be formed with a common cathode structure.
  • the first semiconductor layer (SEM1) includes a semiconductor material such as GaN, InGaN, InAlGaN, AlGaN, or AlN, and may be an n-type semiconductor layer doped with a first conductivity type dopant (or n-type dopant) such as germanium (Ge), selenium (Se), tellurium (Te), or tin (Sn).
  • a first conductivity type dopant or n-type dopant
  • the first semiconductor layer (SEM1) may include a GaN semiconductor material doped with a first conductivity type dopant (for example, n-GaN).
  • the material constituting the first semiconductor layer (SEM1) is not limited thereto, and the first semiconductor layer (SEM1) may be composed of various other materials.
  • the light-emitting layer (EML) can be disposed between the first semiconductor layer (SEM1) and the second semiconductor layer (SEM2).
  • the light-emitting layer (EML) can emit light by recombination of electron-hole pairs generated in response to an electric signal applied through the first semiconductor layer (SEM1) and the second semiconductor layer (SEM2).
  • the light-emitting layer may include any one of a single well structure, a multi-well structure, a single quantum well structure, a multi-quantum well (MQW) structure, a quantum dot structure, and a quantum wire structure, but the embodiments are not limited thereto.
  • the light-emitting layer (EML) may include AlGaN, InGaN, or GaN, and various other materials may also form the light-emitting layer (EML).
  • the light-emitting layers (EML) of the light-emitting elements (LD) arranged in different layers may be configured to emit light of different wavelength bands.
  • each of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may include an light-emitting layer (EML) that emits light of different wavelength bands.
  • the light emitting layer (EML) of the first light emitting element (LE1) can emit light in a wavelength band corresponding to light of a first color (e.g., light in a red wavelength band)
  • the light emitting layer (EML) of the second light emitting element (LE2) can emit light in a wavelength band corresponding to light of a second color (e.g., light in a blue wavelength band)
  • the light emitting layer (EML) of the third light emitting element can emit light in a wavelength band corresponding to light of a third color (e.g., light in a green wavelength band).
  • the light-emitting layer (EML) may have a multi-quantum well structure including, but not limited to, a quantum well layer including InGaN and a barrier layer including GaN, AlGaN, or GaAlN.
  • the color or wavelength of light emitted from the light-emitting layer (EML) can be controlled by controlling the content of indium (In).
  • the light-emitting layer (EML) can emit light in the visible light wavelength range, for example, light in the wavelength range of about 400 nm to 900 nm.
  • the light-emitting layer (EML) of the first light-emitting element (LE1) can emit red light having a peak wavelength in the range of about 610 nm to 650 nm
  • the light-emitting layer (EML) of the second light-emitting element (LE2) can emit blue light having a peak wavelength in the range of about 440 nm to 480 nm
  • the light-emitting layer (EML) of the third light-emitting element (LE3) can emit green light having a peak wavelength in the range of about 510 nm to 550 nm.
  • the light-emitting layer (EML) of each of the light-emitting elements (LE) may emit light of a color or a wavelength range other than the colors or wavelength ranges exemplified above.
  • the second semiconductor layer (SEM2) may be disposed on the light-emitting layer (EML).
  • the second semiconductor layer (SEM2) may include the other of a p-type semiconductor layer and an n-type semiconductor layer.
  • the second semiconductor layer (SEM2) includes a p-type semiconductor layer is described as an example, but the embodiments are not limited thereto.
  • the first semiconductor layer (SEM1) may include a p-type semiconductor layer
  • the second semiconductor layer (SEM2) may include an n-type semiconductor layer.
  • the second semiconductor layer (SEM2) includes a semiconductor material such as GaN, InGaN, InAlGaN, AlGaN, or AlN, and may be a p-type semiconductor layer doped with a second conductivity type dopant (or p-type dopant) such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like.
  • a second conductivity type dopant such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like.
  • the second semiconductor layer (SEM2) may include a GaN semiconductor material doped with a second conductivity type dopant (for example, p-GaN).
  • the material constituting the second semiconductor layer (SEM2) is not limited thereto, and the second semiconductor layer (SEM2) may be composed of various other materials.
  • the first semiconductor layer (SEM1), the light-emitting layer (EML) and the second semiconductor layer (SEM2) of each of the light-emitting elements (LE) may be formed from a semiconductor epitaxial stack or epi-layer formed by epitaxial growth on a semiconductor substrate.
  • the second contact electrode (CTE2) may be disposed on the second semiconductor layer (SEM2).
  • the second contact electrode (CTE2) protects the second semiconductor layer (SEM2) and can smoothly connect the light emitting element (LE) to the common electrode (CE).
  • the second contact electrode (CTE2) may be disposed over the entire surface of one side of the second semiconductor layer (SEM2).
  • the second contact electrode (CTE2) may be disposed over the entire surface of the upper surface of the second semiconductor layer (SEM2). Accordingly, the second semiconductor layer (SEM2) may be stably protected.
  • the embodiments are not limited thereto, and the second contact electrode (CTE2) may be disposed over only a portion of the second semiconductor layer (SEM2).
  • the second contact electrode (CTE2) may include a metal, a metal oxide, or other conductive material.
  • the second contact electrode (CTE2) may include, but is not limited to, a transparent conductive material (for example, a transparent conductive oxide such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide), or other transparent conductive material). Accordingly, light generated from the light-emitting element (LE) may transmit through the second contact electrode (CTE2) and be emitted to the upper portion of the light-emitting element (LE).
  • the light emitting elements (LE) may have shapes or structures that are differentiated and/or optimized according to their respective characteristics.
  • at least two of the light emitting elements (LE) among the first light emitting element (LE1), the second light emitting element (LE2), and the third light emitting element (LE3) may include respective sidewalls (or side surfaces) having different angles with respect to their respective lower surfaces (e.g., the lower surfaces of the first semiconductor layer (SEM1) or the first contact electrode (CTE1)), the lower substrate (BPL), and/or the respective electrodes (BDE).
  • an angle ( ⁇ 1) (also referred to as a “first angle”) formed by a lower surface (also referred to as a “first lower surface”) and a side wall (also referred to as a “first side wall”) of the first light-emitting element (LE1) may be different from an angle ( ⁇ 2) (also referred to as a “second angle”) formed by a lower surface (also referred to as a “second lower surface”) and a side wall (also referred to as a “second side wall”) of the second light-emitting element (LE2).
  • ⁇ 2 also referred to as a “second angle” formed by a lower surface (also referred to as a “second lower surface”) and a side wall (also referred to as a “second side wall”) of the second light-emitting element (LE2).
  • the angle ( ⁇ 3) (also referred to as the “third angle”) formed by the lower surface (also referred to as the “third lower surface”) and the side wall (also referred to as the “third side wall”) of the third light-emitting element (LE3) may be substantially the same as the angle ( ⁇ 1) formed by the lower surface and the side wall of the first light-emitting element (LE1) or the angle ( ⁇ 2) formed by the lower surface and the side wall of the second light-emitting element (LE2), or may be different from the angle ( ⁇ 1) formed by the lower surface and the side wall of the first light-emitting element (LE1) and the angle ( ⁇ 2) formed by the lower surface and the side wall of the second light-emitting element (LE2).
  • At least one of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may include an inclined sidewall having a tapered angle.
  • at least one of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may include a vertical sidewall. Accordingly, at least two of the light-emitting elements (LE) of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may have different shapes (for example, different cross-sectional shapes).
  • the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) emit light of different wavelength bands, and the content of indium (In) included in the light-emitting layers (EML) of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) (for example, the indium (In) content of a quantum well layer including InGaN) may be different from each other.
  • the light-emitting layer (EML) of the light-emitting element (LE) that emits light of a longer wavelength may include a higher content of indium (In) than the light-emitting layer (EML) of the light-emitting element (LE) that emits light of a shorter wavelength.
  • the light-emitting layer (EML) of the first light-emitting element (LE1) that emits red light may include indium (In) in a higher content than the light-emitting layer (EML) of the second light-emitting element (LE2) that emits blue light (also referred to as the “second light-emitting layer”) and the light-emitting layer (EML) of the third light-emitting element (LE3) that emits green light (also referred to as the “third light-emitting layer”).
  • the light-emitting layer (EML) of the second light-emitting element (LE2) that emits light with the shortest wavelength among the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) may include indium (In) in a lower content than the light-emitting layer (EML) of the first light-emitting element (LE1) and the light-emitting layer (EML) of the third light-emitting element (LE3).
  • the light-emitting element (LE) that emits light of the longest wavelength band and/or has the highest indium (In) content in the light-emitting layer (EML) may include an inclined sidewall (for example, a sidewall formed of an inclined surface).
  • an inclined sidewall may mean a sidewall that is inclined at a taper angle with respect to the lower surface (or upper surface) of each light-emitting element (LE).
  • the fact that the light-emitting element (LE) includes an inclined sidewall may mean that the sidewall of the light-emitting element (LE) is inclined at an angle of approximately ⁇ 5° or more with respect to a direction perpendicular to the lower surface (or upper surface) of the light-emitting element (LE) (for example, the third direction (DR3)).
  • the taper angle formed by the lower surface and the sidewall of the light emitting element (LE) including the inclined sidewall may fall within a range of less than 85° or greater than 95°.
  • the shape of the sidewall of the light emitting element may be mainly based on the shape of the sidewall of the first semiconductor layer (SEM1), the light emitting layer (EML), and the second semiconductor layer (SEM2).
  • the first light-emitting element (LE1) that emits longer wavelength light (e.g., red light) and has the highest indium (In) content in the light-emitting layer (EML) may include inclined sidewalls.
  • the first light-emitting element (LE1) (or the semiconductor layers of the first light-emitting element (LE1), including the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2)) may have a cross-sectional shape that is approximately trapezoidal.
  • the angle ( ⁇ 1) formed by the sidewalls of the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2) of the first light-emitting element (LE1) and the lower surface (or the first electrode (BDE1), and/or the lower substrate (BPL)) of the first light-emitting element (LE1) may be in a range of less than 85° or greater than 95°.
  • Each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the first light-emitting element (LE1) may include inclined sidewalls like the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2), or may include vertical sidewalls that are substantially perpendicular to the lower surface of the first light-emitting element (LE1).
  • each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the first light-emitting element (LE1) may or may not have a taper angle, and their shapes are not particularly limited.
  • the light-emitting element (LE) that emits light with the shortest wavelength band or has the lowest indium (In) content of the light-emitting layer (EML) may include vertical sidewalls.
  • the term "vertical sidewall” may refer to a sidewall that has an angle within a predetermined range, for example, an angle within approximately ⁇ 5°, with respect to a direction perpendicular to the lower surface (or upper surface) of each light-emitting element (LE) (for example, the third direction (DR3)) and is substantially perpendicular to the lower surface or upper surface of the light-emitting element (LE).
  • the light-emitting element (LE) includes a vertical sidewall, it may mean that the sidewall of the light-emitting element (LE) is substantially perpendicular to the lower surface (or upper surface) of the light-emitting element (LE).
  • the angle between the lower surface of the light emitting element (LE) and the side wall, including the vertical side wall may be in the range of approximately 85° to 95°.
  • the second light-emitting element (LE2) that emits light of a shorter wavelength (e.g., blue light) and has the lowest indium (In) content in the light-emitting layer (EML) may include vertical side walls.
  • a shorter wavelength e.g., blue light
  • EML indium
  • the second light-emitting element (LE2) may have a cross-sectional shape of approximately rectangular or square, and an angle ( ⁇ 2) formed between the side walls of the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2) of the second light-emitting element (LE2) and the lower surface (or the second electrode (BDE2) and/or the lower substrate (BPL)) of the second light-emitting element (LE2) may fall within a range of 85° to 95°.
  • the angle formed between the side walls and the lower surface of the second light-emitting element (LE2) may be approximately 90°.
  • Each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the second light-emitting element (LE2) may include vertical side walls, such as the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2), or may include inclined side walls having a taper angle with respect to the lower surface of the second light-emitting element (LE2).
  • the shape of each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the second light-emitting element (LE2) is not particularly limited.
  • the third light-emitting element (LE3) that emits light of an intermediate wavelength may include an inclined sidewall or a vertical sidewall.
  • the third light-emitting element (LE3) may have a cross-sectional shape of approximately a rectangle or a square, and an angle ( ⁇ 3) formed by the sidewalls of the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2) of the third light-emitting element (LE3) and the lower surface (or the third electrode (BDE3) and/or the lower substrate (BPL)) of the third light-emitting element (LE3) may fall within a range of 85° to 95°.
  • Each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the third light-emitting element (LE3) may include a vertical sidewall or a inclined sidewall.
  • a light emitting element (LE) including vertical sidewalls can be formed by first etching semiconductor layers (e.g., semiconductor thin film layers or epi layers) formed (epitaxially grown) on a semiconductor substrate, or disposed on a bottom substrate (BPL), to have inclined sidewalls, and then forming the LE into a shape including vertical sidewalls through an additional process, such as a wet treatment.
  • a wet treatment process the surface of the LE (e.g., the side exposed to plasma in the etching process) can be refined and surface defects can be reduced. Accordingly, in the case of the LE including vertical sidewalls, non-luminous recombination of electrons and holes due to surface defects can be reduced, and the efficiency (e.g., luminous efficiency) of the LE can be increased.
  • a light emitting device (LE) including slanted sidewalls can be manufactured or formed in a form including slanted sidewalls by etching semiconductor layers for forming a first semiconductor layer (SEM1), a light emitting layer (EML), and a second semiconductor layer (SEM2), and can be manufactured or formed without going through an additional process such as the above-described wet treatment. Accordingly, in the case of a light emitting device (LE) including slanted sidewalls, volume loss of the light emitting layer (EML), etc. that may occur during an additional process can be reduced or prevented, and can be formed in a relatively large size.
  • a light emitting device (LE) including slanted sidewalls can be formed in a larger size than a light emitting device (LE) including vertical sidewalls when viewed in a plan view.
  • EML light emitting layer
  • the size of the first light-emitting element (LE1) may be larger than the size of the second light-emitting element (LE2) and/or the size of the third light-emitting element (LE3).
  • the embodiments are not limited thereto, and the planar shape or relative size of each of the light-emitting elements (LE) may be varied in various ways depending on the embodiments.
  • a light emitting element (LE) including sloped sidewalls may be a light emitting element (LE) having a relatively high indium (In) content in an emitting layer (EML).
  • EML emitting layer
  • the rate at which carriers move to the surface may decrease due to indium localization occurring inside the emitting layer (EML). Accordingly, the influence of surface defects on the emitting element (LE) may be reduced.
  • the decrease in efficiency of the emitting element (LE) due to surface defects may be minimal even without an additional process such as a wet treatment.
  • volume loss of the emitting layer (EML), etc. may be prevented or reduced, thereby increasing the efficiency (e.g., luminous efficiency) of the emitting element (LE).
  • At least two types of light emitting elements (e.g., a first light emitting element (LE1) and a second light emitting element (LE2)) that emit light of different colors can be formed with different structures and/or shapes depending on the wavelength band of light emitted from each light emitting element (LE) and/or the indium (In) content of the light emitting layer (EML).
  • a process such as a wet treatment process can be selectively performed to form the light emitting elements (LE) into different shapes.
  • the surface characteristics or shapes of the light emitting elements (LE) can be controlled by controlling the degree to which the wet treatment process is performed (e.g., the process time or intensity). Accordingly, the luminous efficiency of the light emitting elements (LE) can be improved or optimized according to the characteristics of each of the light emitting elements (LE), and the luminous efficiency of the light emitting elements (LE) and the pixels (PX) including the light emitting elements (LE) can be increased.
  • a first light-emitting element (LE1) that may be relatively insensitive to surface defects may be manufactured or formed to include inclined sidewalls without undergoing an additional process such as a wet treatment, thereby preventing or minimizing a reduction in the size of the light-emitting layer (EML) of the first light-emitting element (LE1).
  • a second light-emitting element (LE2) that may be relatively sensitive to surface defects may be manufactured or formed to include vertical sidewalls by undergoing an additional process such as a wet treatment to smooth out a damaged surface, thereby reducing or minimizing surface defects of the second light-emitting element (LE2).
  • first light-emitting elements (LE1), the second light-emitting elements (LE2), and the third light-emitting elements (LE3) may be arranged in different layers within the light-emitting element layer (LEL), and may be individually etched or formed.
  • the first light-emitting elements (LE1), the second light-emitting elements (LE2), and the third light-emitting elements (LE3) may be manufactured or formed in a form including inclined sidewalls or vertical sidewalls by etching the semiconductor layers formed by epitaxial growth on the respective semiconductor substrates (for example, epilayers sequentially formed to form the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2) of the first light-emitting elements (LE1), the second light-emitting elements (LE2), and the third light-emitting elements (LE3) respectively) after arranging or bonding them on the lower substrate (BPL).
  • SEM1 first semiconductor layer
  • EML light-emitting layer
  • SEM2 second semiconductor layer
  • At least one of the first light-emitting elements (LE1), the second light-emitting elements (LE2) and the third light-emitting elements (LE3) may be etched on the respective semiconductor substrates to include inclined sidewalls or vertical sidewalls and then placed or bonded on the lower substrate (BPL).
  • the cross-sectional shape of the light emitting elements (LE) or the stacking order of the first semiconductor layer (SEM1), the light emitting layer (EML), and the second semiconductor layer (SEM2) may be changed depending on the arrangement order of the semiconductor layers for forming the light emitting elements (LE), the order of performing the etching process and the bonding process, etc.
  • the semiconductor layers are etched while the semiconductor layer (e.g., an n-type semiconductor layer) for forming the first semiconductor layer (SEM1) is arranged lower than the semiconductor layer (e.g., a p-type semiconductor layer) for forming the second semiconductor layer (SEM2)
  • the first semiconductor layer (SEM1) may have a shape in which the area is larger than the area of the second semiconductor layer (SEM2).
  • the semiconductor layers are etched while the semiconductor layer for forming the second semiconductor layer (SEM2) is arranged lower than the semiconductor layer for forming the first semiconductor layer (SEM1)
  • the area of the second semiconductor layer (SEM2) may have a shape larger than the area of the first semiconductor layer (SEM1).
  • the first light-emitting element (LE1) formed to include inclined sidewalls without going through a wet processing process or by shortening the time of the wet processing process may have a cross-sectional shape of a tapered shape or an inverse taper shape.
  • the light-emitting characteristics such as the light-gathering direction, can be appropriately controlled or changed.
  • the electrodes of the light emitting element layer may include pixel electrodes (ET) and connection electrodes (CNE) electrically connected to opposite ends of the light emitting elements (LE), electrodes (BDE) electrically connected between the light emitting elements (LE) and the pixel electrodes (ET), and a common electrode (CE) electrically connected to one end of the light emitting elements (LE) via the connection electrodes (CNE).
  • FIGS. 4 and 5 illustrate an embodiment in which the common electrode (CE) is connected to the light emitting elements (LE) via the connection electrodes (CNE), the embodiments are not limited thereto.
  • the common electrode (CE) may be in direct contact with or connected to the light emitting elements (LE), or the common electrode (CE) and the connection electrodes (CNE) may be integrated into one electrode.
  • FIGS. 4 and 5 illustrate a display device (10) having a structure in which electrodes (BDE) are arranged on a lower insulating layer (BIL) covering a lower substrate (BPL) and light-emitting elements (LE) are coupled to the lower substrate (BPL) by the electrodes (BDE), the structure of the display device (10) according to the embodiments is not limited thereto.
  • the light-emitting elements (LE) may be appropriately arranged on the lower substrate (BPL) by utilizing other connecting electrodes or wires without using a bonding method.
  • the insulating layers of the light emitting element layer may include a lower insulating layer (BIL), a first insulating layer (IL1), a first interlayer insulating layer (INL1), a second insulating layer (IL2), a third insulating layer (IL3), and an upper insulating layer (UIL), which are sequentially arranged on a lower substrate (BPL).
  • BIL lower insulating layer
  • IL1 first insulating layer
  • INL1 first interlayer insulating layer
  • IL2 second insulating layer
  • IL3 third insulating layer
  • UDL upper insulating layer
  • Each of the insulating layers of the light emitting element layer (LEL) may be formed as a single layer or multiple layers including at least one insulating material.
  • each of the insulating layers of the light emitting element layer may include an inorganic insulating layer including, but not limited to, an inorganic insulating material (e.g., silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), silicon oxycarbide (SiO x C y ), aluminum oxide (Al x O y ), aluminum nitride (AlN x ), zirconium oxide (ZrO x ), hafnium oxide (HfO x ), titanium oxide (TiO x ), or other inorganic insulating material).
  • an inorganic insulating material e.g., silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), silicon oxycarbide (SiO x C y ), aluminum oxide (
  • the pixel electrodes (ET) and the common electrode (CE) may be disposed on the lower substrate (BPL).
  • the pixel electrodes (ET) and the common electrode (CE) may include a conductive material.
  • the pixel electrodes (ET) and the common electrode (CE) may include at least one of gold (Au), copper (Cu), tin (Sn), titanium (Ti), aluminum (Al), silver (Ag), or other metals.
  • Pixel electrodes (ET) are arranged between the lower substrate (BPL) and the electrodes (BDE), so as to connect the lower substrate (BPL) and the electrodes (BDE).
  • the pixel electrodes (ET) can be electrically connected between a contact terminal (CT) of each pixel circuit (PXC) and an electrode (BDE) corresponding to each pixel circuit (PXC).
  • the pixel electrodes (ET) may be electrically connected to the contact terminals (CT) of the lower substrate (BPL) by penetrating at least one of the insulating layers of the light emitting element layer (LEL).
  • the first pixel electrode (ET1) of the first pixel (PX1) may be electrically connected to the contact terminal (CT) connected to the first pixel circuit (PXC1) of the first pixel (PX1) by penetrating the lower insulating layer (BIL).
  • first pixel electrode (ET1) of the first pixel (PX1) may be electrically connected to the first electrode (BDE1) of the first pixel (PX1) disposed on the lower insulating layer (BIL), and may be electrically connected to the first light emitting element (LE1) of the first pixel (PX1) through the first electrode (BDE1).
  • the second pixel electrode (ET2) of the first pixel (PX1) may be electrically connected to a contact terminal (CT) connected to a second pixel circuit (PXC2) of the first pixel (PX1) through the lower insulating layer (BIL), the first insulating layer (IL1), the first interlayer insulating layer (INL1), the second insulating layer (IL2), and the second interlayer insulating layer (INL2).
  • the second pixel electrode (ET2) of the first pixel (PX1) may be electrically connected to a second electrode (BDE2) of the first pixel (PX1) disposed on the second interlayer insulating layer (INL2), and may be electrically connected to a second light-emitting element (LE2) of the first pixel (PX1) through the second electrode (BDE2).
  • the third pixel electrode (ET3) of the first pixel (PX1) may be electrically connected to a contact terminal (CT) connected to a third pixel circuit (PXC3) of the first pixel (PX1) through the lower insulating layer (BIL), the first insulating layer (IL1), and the first interlayer insulating layer (INL1).
  • the third pixel electrode (ET3) of the first pixel (PX1) may be electrically connected to a third electrode (BDE3) of the first pixel (PX1) disposed on the first interlayer insulating layer (INL1), and may be electrically connected to a third light-emitting element (LE3) of the first pixel (PX1) through the third electrode (BDE3).
  • the pixel electrodes (ET) of other pixels (PX) including the second pixel (PX2) may be electrically connected between the contact terminals (CT) of the respective pixel circuits (PXC) and the respective light-emitting elements (LE).
  • a common electrode (CE) can be electrically connected between a common voltage line (PL) of a lower substrate (BPL) and connection electrodes (CNE) by penetrating at least one of the insulating layers of a light emitting element layer (LEL).
  • the common electrode (CE) can penetrate a lower insulating layer (BIL), a first insulating layer (IL1), a first interlayer insulating layer (INL1), a second insulating layer (IL2), a second interlayer insulating layer (INL2), and a third insulating layer (IL3).
  • the electrodes (BDE) may be disposed under the light emitting elements (LE).
  • the electrodes (BDE) may be electrically connected to the first contact electrodes (CTE1) (or the first semiconductor layers (SEM1)) of each of the light emitting elements (LE).
  • the electrodes (BDE) may include first electrodes (BDE1), third electrodes (BDE3), and second electrodes (BDE2) that are sequentially disposed or stacked on the lower substrate (BPL) along the third direction (DR3).
  • the first electrodes (BDE1) of the pixels (PX) may be disposed separately from each other on the lower insulating layer (BIL)
  • the second electrodes (BDE2) of the pixels (PX) may be disposed separately from each other on the second interlayer insulating layer (INL2)
  • the third electrodes (BDE3) of the pixels (PX) may be disposed separately from each other on the first interlayer insulating layer (INL1).
  • the arrangement order or stacking order of the first electrodes (BDE1), third electrodes (BDE3), and second electrodes (BDE2) may vary depending on the embodiments.
  • the electrodes (BDE) may include a conductive material for stably arranging the light-emitting elements (LE) on the lower substrate (BPL).
  • the electrodes (BDE) may include a conductive material suitable for the bonding process, for example, a eutectic metal or a transparent conductive material that can be subjected to a bonding process.
  • the embodiments are not limited thereto, and the light-emitting elements (LE) may be arranged on the lower substrate (BPL) by another process.
  • the type of conductive material used to form the electrodes (BDE) is not particularly limited.
  • an embodiment in which the electrodes (BDE) include a conductive material that can be subjected to a bonding process will be described.
  • the electrodes (BDE) disposed at the lowermost portion among the electrodes (BDE) may include a bonding metal layer including at least one metal suitable for a bonding process and a capping layer disposed on at least one surface of the bonding metal layer.
  • each of the first electrodes (BDE1) may be formed as a multilayer in which a first capping layer including titanium (Ti) or another barrier material (e.g., a diffusion-preventing material), a bonding metal layer including a gold (Au)-tin (Sn) alloy or another bonding metal, and a second capping layer including titanium (Ti) or another barrier material are sequentially laminated, but is not limited thereto.
  • each of the first electrodes (BDE1) may further include a reflective layer including a metal having a high reflectivity, such as aluminum (Al), but is not limited thereto.
  • the electrodes (BDE) disposed on at least one light-emitting element (LE) may include a transparent conductive material capable of a bonding process.
  • the second electrodes (BDE2) and the third electrodes (BDE3) may include a transparent conductive oxide such as ITO (Indium Tin Oxide) or ZnO (Zinc Oxide), or other transparent conductive material. Accordingly, light emitted from the first light-emitting elements (LE1) may transmit through the second electrodes (BDE2) and the third electrodes (BDE3).
  • the connecting electrodes (CNE) may be arranged on top of the light emitting elements (LE).
  • FIGS. 4 and 5 illustrate embodiments in which the connecting electrodes (CNE) are arranged over the entire surface of each light emitting element (LE), the embodiments are not limited thereto.
  • the connecting electrodes (CNE) may be locally arranged over only a portion of each light emitting element (LE).
  • the connection electrodes (CNE) may include first connection electrodes (CNE1), second connection electrodes (CNE2), and third connection electrodes (CNE3).
  • the first connection electrodes (CNE1) may be disposed on the first light-emitting elements (LE1) and the first insulating layer (IL1).
  • the first connection electrodes (CNE1) may electrically connect the first light-emitting elements (LE1) to the common electrode (CE).
  • the second connection electrodes (CNE2) may be disposed on the second light-emitting elements (LE2) and the third insulating layer (IL3).
  • the second connection electrodes (CNE2) may electrically connect the second light-emitting elements (LE2) to the common electrode (CE).
  • the third connection electrodes (CNE3) may be disposed on the third light-emitting elements (LE3) and the second insulating layer (IL2).
  • the third connecting electrodes (CNE3) can electrically connect the third light-emitting elements (LE3) to the common electrode (CE).
  • the connecting electrodes (CNE) may include a metal, a metal oxide, or other conductive material.
  • the connecting electrodes (CNE) may include, but are not limited to, a transparent conductive material (e.g., a transparent conductive oxide such as Indium Tin Oxide (ITO) or Indium Zinc Oxide (IZO), or other transparent conductive material).
  • a transparent conductive material e.g., a transparent conductive oxide such as Indium Tin Oxide (ITO) or Indium Zinc Oxide (IZO), or other transparent conductive material.
  • a lower insulating layer (BIL) may be disposed on a lower substrate (BPL).
  • the lower insulating layer (BIL) may include openings (e.g., contact holes or via holes) that expose contact terminals (CT) and common voltage lines (PL) of the lower substrate (BPL).
  • openings e.g., contact holes or via holes
  • CT contact terminals
  • PL common voltage lines
  • At least a portion of the pixel electrodes (ET) and the common electrode (CE) may be disposed within the openings.
  • the lower insulating layer (BIL) may surround at least a portion of the pixel electrodes (ET) and the common electrode (CE).
  • a first insulating layer (IL1) may be disposed on a lower insulating layer (BIL).
  • the first insulating layer (IL1) may surround the first electrodes (BDE1) and the first light-emitting elements (LE1).
  • the first insulating layer (IL1) may surround at least a portion of the pixel electrodes (ET) (for example, the second pixel electrodes (ET2) and the third pixel electrodes (ET3)) and the common electrode (CE).
  • a first interlayer insulating layer (INL1) may be disposed on the first insulating layer (IL1).
  • the first interlayer insulating layer (INL1) may cover the first connection electrodes (CNE1).
  • the first interlayer insulating layer (INL1) may surround at least a portion of the pixel electrodes (ET) and the common electrode (CE).
  • the second insulating layer (IL2) may be disposed on the first interlayer insulating layer (INL1).
  • the second insulating layer (IL2) may surround the third electrodes (BDE3) and the third light-emitting elements (LE3).
  • the second insulating layer (IL2) may surround at least a portion of the pixel electrodes (ET) (for example, the second pixel electrodes (ET2)) and the common electrode (CE).
  • a second interlayer insulating layer may be disposed on the second insulating layer (IL2).
  • the second interlayer insulating layer (INL2) may cover the third connection electrodes (CNE3).
  • the second interlayer insulating layer (INL2) may surround at least a portion of the pixel electrodes (ET) and the common electrode (CE).
  • the third insulating layer (IL3) may be disposed on the second interlayer insulating layer (INL2).
  • the third insulating layer (IL3) may surround the second electrodes (BDE2) and the second light-emitting elements (LE2).
  • the third insulating layer (IL3) may surround at least a portion of the common electrode (CE).
  • the upper insulating layer (UIL) may be disposed on the third insulating layer (IL3).
  • the upper insulating layer (UIL) is an insulating layer disposed on the uppermost portion of the light emitting element layer (LEL) and may cover the light emitting elements (LE), electrodes, and/or wires disposed on the light emitting element layer (LEL).
  • the upper insulating layer (UIL) may cover the second connection electrodes (CNE2) and the common electrode (CE).
  • Fig. 6 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 6 shows one embodiment of a cross-section of a portion of a display area (DA) corresponding to line X3-X3' of Fig. 3.
  • DA display area
  • the second pixel electrode ET2 may be connected to the second electrode BDE2 by penetrating the first light-emitting element LE1 and the third light-emitting element LE3.
  • each of the first light-emitting element LE1 and the third light-emitting element LE3 may include an opening that is wider than the area of the second pixel electrode ET2 at a location where the second pixel electrode ET2 is disposed.
  • the first electrode BDE1, the first connection electrode CNE1, the third electrode BDE3, and the third connection electrode CNE3 may be opened wider than the area of the second pixel electrode ET2 at a location where the second pixel electrode ET2 is disposed.
  • the second pixel electrode ET2 may be disposed within the opening and may be surrounded by an insulating layer (for example, a portion of the second interlayer insulating layer INL2). Accordingly, electrical stability (e.g., insulation) between the first light-emitting element (LE1) and the third light-emitting element (LE3) and the second pixel electrode (ET2) can be secured.
  • electrical stability e.g., insulation
  • the third pixel electrode (ET3) may be connected to the third electrode (BDE3) by penetrating the first light-emitting element (LE1).
  • the first light-emitting element (LE1) may include an opening that is wider than the area of the third pixel electrode (ET3) at a location where the third pixel electrode (ET3) is disposed.
  • the first electrode (BDE1) and the first connection electrode (CNE1) may be opened wider than the area of the third pixel electrode (ET3) at a location where the third pixel electrode (ET3) is disposed.
  • the third pixel electrode (ET3) may be disposed within the opening and may be surrounded by an insulating layer (for example, a portion of the first interlayer insulating layer (INL1)). Accordingly, electrical stability (for example, insulation) between the first light-emitting element (LE1) and the third pixel electrode (ET3) may be secured.
  • an insulating layer for example, a portion of the first interlayer insulating layer (INL1)
  • Fig. 7 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 8 is a cross-sectional view showing a display device according to one embodiment.
  • Figs. 7 and 8 show examples of cross-sections of a portion of a display area (DA) corresponding to the line X1-X1' of Fig. 2.
  • Figs. 7 and 8 show examples of different embodiments from the embodiments of Figs. 4 and 5 with respect to the third light-emitting element (LE3).
  • DA display area
  • LE3 third light-emitting element
  • the third light-emitting element (LE3) may include inclined sidewalls.
  • the third light-emitting element (LE3) may have a cross-sectional shape of approximately a trapezoid.
  • an angle ( ⁇ 3) formed by the sidewalls of the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2) of the third light-emitting element (LE3) and the lower surface (or the third electrode (BDE3) and/or the lower substrate (BPL)) of the third light-emitting element (LE3) may fall within a range of less than 85° or greater than 95°.
  • Each of the first contact electrode (CTE1) and the second contact electrode (CTE2) of the third light-emitting element (LE3) may include an inclined side wall, such as the first semiconductor layer (SEM1), the light-emitting layer (EML), and the second semiconductor layer (SEM2), or may include a vertical side wall that is substantially perpendicular to the lower surface of the third light-emitting element (LE3).
  • the sidewall of the first light-emitting element (LE1) and the sidewall of the third light-emitting element (LE3) may have substantially the same slope.
  • the sidewall of the first light-emitting element (LE1) and the sidewall of the third light-emitting element (LE3) may be inclined surfaces corresponding to an angle of 60°.
  • the sidewall of the first light-emitting element (LE1) and the sidewall of the third light-emitting element (LE3) may have different slopes.
  • the angle ( ⁇ 3) that the sidewall of the third light-emitting element (LE3) forms with the lower surface of the third light-emitting element (LE3) may have a value between the angle ( ⁇ 1) that the sidewall of the first light-emitting element (LE1) forms with the lower surface of the first light-emitting element (LE1) and the angle ( ⁇ 2) that the sidewall of the second light-emitting element (LE2) forms with the lower surface of the second light-emitting element (LE2).
  • the sidewall of the first light-emitting element (LE1) and the sidewall of the third light-emitting element (LE3) may be inclined at angles of 60° and 75°, respectively, and the sidewall of the second light-emitting element (LE2) may be perpendicular to the lower surface.
  • the slope of the side wall of the first light-emitting element (LE1) and the side wall of the third light-emitting element (LE3) may be varied according to embodiments.
  • the third light-emitting element (LE3) may be manufactured to include a sidewall having a greater slope than the sidewall of the first light-emitting element (LE1) through a process such as a wet treatment process.
  • the third light-emitting element (LE3) may be manufactured to include a sidewall having a smaller slope than the sidewall of the second light-emitting element (LE2) through a wet treatment process that is performed for a shorter time than the wet treatment process time of the second light-emitting element (LE2). Accordingly, the third light-emitting element (LE3) may have reduced or alleviated surface defects than the first light-emitting element (LE1) and may have a larger area than the second light-emitting element (LE2).
  • the method for differentiating the shapes or sidewall slopes of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) is not limited thereto. Additionally, the relative sizes (e.g., areas) of the first light-emitting element (LE1), the second light-emitting element (LE2), and the third light-emitting element (LE3) are not determined solely by the shape of the side walls, and may vary depending on the embodiments.
  • Fig. 9 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 10 is a cross-sectional view showing a display device according to one embodiment.
  • Fig. 11 is a cross-sectional view showing a display device according to one embodiment.
  • Figs. 9, 10, and 11 show examples of cross-sections of a portion of a display area (DA) corresponding to the line X1-X1' of Fig. 2.
  • Figs. 9, 10, and 11 show examples that are different from the embodiments of Figs. 4, 7, and 8, respectively, in terms of the arrangement direction or cross-sectional shape of light-emitting elements (LE).
  • the light emitting elements (LE) including inclined sidewalls may have a cross-sectional shape of a reverse taper.
  • the first light emitting elements (LE1) and/or the third light emitting elements (LE3) may be bonded or placed on the lower substrate (BPL) such that the first contact electrode (CTE1) (or the first semiconductor layer (SEM1)) is connected to each electrode (BDE) after being etched to include inclined sidewalls before being bonded on the lower substrate (BPL).
  • the first semiconductor layer (SEM1) of each of the light-emitting elements (LE) may be a p-type semiconductor layer and may be electrically connected to the first pixel electrode (ET1), the second pixel electrode (ET2), or the third pixel electrode (ET3).
  • the second semiconductor layer (SEM2) of each of the light-emitting elements (LE) may be an n-type semiconductor layer and may be electrically connected to the common electrode (CE).
  • the display device (10) may be formed with a common cathode structure.
  • the first semiconductor layer (SEM1) of each of the light emitting elements (LE) may be an n-type semiconductor layer and may be electrically connected to the first pixel electrode (ET1), the second pixel electrode (ET2), or the third pixel electrode (ET3).
  • the second semiconductor layer (SEM2) of each of the light emitting elements (LE) may be a p-type semiconductor layer and may be electrically connected to the common electrode (CE).
  • the display device (10) may be formed with a common anode structure.
  • FIGS. 12 to 16 are cross-sectional views showing a method of manufacturing a display device including light-emitting elements according to one embodiment.
  • FIGS. 12 to 16 show steps of forming light-emitting elements (LE) including inclined side walls or vertical side walls among the manufacturing steps of a display device (10) including light-emitting elements (LE) according to one embodiment.
  • an epi layer can be formed or placed on a base substrate (BL).
  • a conductive layer (CDL) for forming a contact electrode (CTE) e.g., a first contact electrode (CTE1) or a second contact electrode (CTE2)
  • CTE contact electrode
  • CTE1 first contact electrode
  • CTE2 second contact electrode
  • the base substrate (BL) may be a semiconductor substrate for forming an epitaxial layer (EPIL), or a lower substrate (BPL) to which the epitaxial layer (EPIL) is bonded or transferred.
  • the epitaxial layer (EPIL) may be etched on a semiconductor substrate on which the epitaxial layer (EPIL) is grown, or the epitaxial layer (EPIL) may be etched after being placed on the lower substrate (BPL) by a bonding process (e.g., a wafer-to-wafer bonding process).
  • the base substrate (BL) when the base substrate (BL) is a semiconductor substrate for forming an epi layer (EPIL), the base substrate (BL) may be a growth substrate suitable for epitaxial growth.
  • the base substrate (BL) may include a material such as GaAs, silicon (Si), sapphire, SiC, GaN, or ZnO.
  • the base substrate (BL) may be a silicon or sapphire substrate.
  • the type or material of the base substrate (BL) is not particularly limited.
  • the base substrate (BL) is the lower substrate (BPL) of the display device (10) (or a substrate including a plurality of cell regions for forming a plurality of display devices (10) at the same time), at least one insulating layer, pixel electrodes (ET) and/or a common electrode (CE) to be connected to the light emitting elements (LE), electrodes (BDE) arranged under the light emitting elements (LE) (or a bonding layer for forming the electrodes (BDE)), and/or first contact electrodes (CTE1) of the light emitting elements (LE) (or a conductive layer for forming the first contact electrodes (CTE1), etc. may be arranged between the lower substrate (BPL) and the epi layer (EPIL).
  • EIL pixel electrodes
  • CE common electrode
  • the epilayer may include semiconductor layers for forming first semiconductor layers (SEM1), light-emitting layers (EML) and second semiconductor layers (SEM2) of the first light-emitting elements (LE1), second light-emitting elements (LE2) or third light-emitting elements (LE3).
  • the epilayer (EPIL) may be formed as a multilayer including a first epilayer, a second epilayer and a third epilayer for forming the first semiconductor layers (SEM1), light-emitting layers (EML) and second semiconductor layers (SEM2) of the first light-emitting elements (LE1), second light-emitting elements (LE2) or third light-emitting elements (LE3).
  • the conductive layer (CDL) may include a conductive material for forming first contact electrodes (CTE1) or second contact electrodes (CTE2) of the first light-emitting elements (LE1), second light-emitting elements (LE2), or third light-emitting elements (LE3).
  • the contact electrodes for example, the contact electrodes (CTE) of FIG. 14
  • the contact electrodes (CTE) of FIG. 14) formed from the conductive layer (CDL) may be first contact electrodes (CTE1) arranged on each electrode (BDE) or second contact electrodes (CTE2) connected to each connection electrode (CNE).
  • a mask (MK) is disposed on a conductive layer (CDL), and by etching the epi layer (EPIL) and the conductive layer (CDL), semiconductor layers (SEM) and contact electrodes (CTE) of the first light-emitting elements (LE1), the second light-emitting elements (LE2), or the third light-emitting elements (LE3) can be formed.
  • the mask (MK) may have a size and shape corresponding to the size and shape of the light-emitting elements (LE) to be formed.
  • the mask (MK) may include, but is not limited to, a hard mask (HM) and a photoresist pattern (PR).
  • the epi layer (EPIL) and the conductive layer (CDL) can be etched by a dry etching process using the mask (MK).
  • the mask (MK) can be removed after the etching of the epi layer (EPIL) and the conductive layer (CDL) is completed.
  • light emitting elements (LE) including slanted sidewalls such as the first light emitting elements (LE1), may be manufactured or formed in an etched form using a mask (MK).
  • light emitting elements (LE) including vertical sidewalls, such as the second light emitting elements (LE2) may be manufactured or formed through an additional process.
  • light emitting elements (LE) including vertical sidewalls can be manufactured or formed into a form including substantially vertical sidewalls through an additional process such as a wet treatment. Accordingly, the surface (e.g., the side) of the light emitting elements (LE) damaged by exposure to plasma during an etching process of an epilayer (EPIL) can be repaired, and surface defects of the light emitting elements (LE) can be reduced.
  • an additional process such as a wet treatment.
  • the light emitting elements (LE) when the light emitting elements (LE) are etched on a semiconductor substrate on which an epi layer (EPIL) is formed, the light emitting elements (LE) may be placed (e.g., bonded) on a lower substrate (BPL), and a pixel process for connecting the light emitting elements (LE) to pixel electrodes (ET) and a common electrode (CE) may be performed.
  • a subsequent pixel process for forming electrodes connected to the light emitting elements (LE) e.g., connection electrodes (CNE) and/or the common electrode (CE)
  • an insulating layer covering the light emitting elements (LE) may be performed. Accordingly, the display device (10) according to the embodiments described above may be manufactured.
  • the respective pixel processes e.g., a bonding process and/or an etching process
  • the respective pixel processes for forming the first light-emitting elements (LE1), the second light-emitting elements (LE2), and the third light-emitting elements (LE3) may be performed sequentially or continuously.
  • the pixel process for arranging or forming the first light-emitting elements (LE1) on the lower substrate (BPL) the pixel process for arranging or forming the third light-emitting elements (LE3) on the first light-emitting elements (LE1) may be performed.
  • the pixel process for arranging or forming the second light-emitting elements (LE2) on the third light-emitting elements (LE3) may be performed sequentially or continuously.
  • the light emitting elements (LE) that are arranged in different layers in the light emitting element layer (LEL) and emit light of different colors may have differentiated shapes or structures.
  • the first light emitting element (LE1), which is relatively insensitive to surface defects may be formed in a shape that includes inclined sidewalls, thereby preventing or reducing area or volume loss of the light emitting layer (EML).
  • the second light emitting element (LE2) which is relatively sensitive to surface defects, may undergo an additional process such as a wet treatment to reduce surface defects, thereby forming a shape that includes vertical sidewalls.
  • the third light emitting element (LE3) may include inclined sidewalls or vertical sidewalls.
  • the shape or structure of the light-emitting elements (LE) can be differentiated according to the characteristics of the light-emitting elements (LE).
  • the efficiency of the light-emitting elements (LE) can be improved or optimized, and the light efficiency of the light-emitting elements (LE) and the pixels (PX) including the light-emitting elements (LE) can be improved.
  • FIG. 17 is a drawing showing an electronic device including a display device according to one embodiment, for example, a smart watch.
  • a display device (10_1) can be applied to an electronic device such as a smart watch (1000_1), which is one of smart devices.
  • FIGS. 18 and 19 are drawings showing an electronic device including a display device according to one embodiment, for example, a head-mounted display device.
  • a head-mounted display device may be a virtual reality device.
  • the head-mounted display device (1000_2) includes a first display device (10_2), a second display device (10_3), a display device storage unit (1100), a storage unit cover (1200), a first eyepiece lens (1210), a second eyepiece lens (1220), a head-mounted band (1300), a middle frame (1400), a first optical member (1510), a second optical member (1520), and a control circuit board (1600).
  • the first display device (10_2) provides an image to the user's left eye
  • the second display device (10_3) provides an image to the user's right eye.
  • the first optical member (1510) may be positioned between the first display device (10_2) and the first eyepiece lens (1210).
  • the second optical member (1520) may be positioned between the second display device (10_3) and the second eyepiece lens (1220).
  • Each of the first optical member (1510) and the second optical member (1520) may include at least one convex lens.
  • the middle frame (1400) is disposed between the first display device (10_2) and the control circuit board (1600), and may be disposed between the second display device (10_3) and the control circuit board (1600).
  • the middle frame (1400) serves to support and fix the first display device (10_2), the second display device (10_3), and the control circuit board (1600).
  • the control circuit board (1600) may be placed between the middle frame (1400) and the display device housing (1100).
  • the control circuit board (1600) may be connected to the first display device (10_2) and the second display device (10_3) via connectors.
  • the control circuit board (1600) may convert an image source input from the outside into video data and transmit the video data to the first display device (10_2) and the second display device (10_3) via the connectors.
  • the control circuit board (1600) can transmit video data corresponding to a left-eye image optimized for the user's left eye to the first display device (10_2) and video data corresponding to a right-eye image optimized for the user's right eye to the second display device (10_3). Alternatively, the control circuit board (1600) can transmit the same video data to the first display device (10_2) and the second display device (10_3).
  • the display device storage unit (1100) serves to store the first display device (10_2), the second display device (10_3), the middle frame (1400), the first optical member (1510), the second optical member (1520), and the control circuit board (1600).
  • the storage unit cover (1200) is arranged to cover an open surface of the display device storage unit (1100).
  • the storage unit cover (1200) may include a first eyepiece (1210) for the user's left eye and a second eyepiece (1220) for the user's right eye.
  • the first eyepiece (1210) and the second eyepiece (1220) are separately arranged, but the embodiment of the present specification is not limited thereto.
  • the first eyepiece (1210) and the second eyepiece (1220) may be combined into one.
  • the first eyepiece (1210) can be aligned with the first display device (10_2) and the first optical member (1510)
  • the second eyepiece (1220) can be aligned with the second display device (10_3) and the second optical member (1520). Accordingly, the user can view the image of the first display device (10_2) enlarged into a virtual image by the first optical member (1510) through the first eyepiece (1210), and can view the image of the second display device (10_3) enlarged into a virtual image by the second optical member (1520) through the second eyepiece (1220).
  • the head-mounted band (1300) serves to secure the display device storage unit (1100) to the user's head so that the first eyepiece (1210) and the second eyepiece (1220) of the storage unit cover (1200) can be positioned respectively for the user's left and right eyes. If the display device storage unit (1100) is implemented in a lightweight and compact form, the head-mounted display device (1000_2) may be provided with a glasses frame as shown in FIG. 20 instead of the head-mounted band (1300).
  • the head-mounted display device (1000_2) may further include a battery for supplying power, an external memory slot for storing external memory, and an external connection port and wireless communication module for receiving a video source.
  • the external connection port may be a USB (universe serial bus) terminal, a display port, or an HDMI (high-definition multimedia interface) terminal
  • the wireless communication module may be a 5G communication module, a 4G communication module, a Wi-Fi module, or a Bluetooth module.
  • FIG. 20 is a drawing showing an electronic device including a display device according to one embodiment, for example, a head-mounted display device.
  • an electronic device may be a device in the form of glasses.
  • the head-mounted display device (1000_3) may include a display device (10_4), a left-eye lens (10a), a right-eye lens (10b), a support frame (20), eyeglass frame legs (30a, 30b), a reflective member (40), and a display device storage unit (50).
  • the head-mounted display device (1000_3) is expected to be a glasses-type display device including glasses frame legs (30a, 30b), but the embodiments are not limited thereto.
  • the head-mounted display device (1000_3) can be applied in various forms to other electronic devices.
  • the display device housing (50) may include a display device (10_4) and a reflective member (40) (or an optical path conversion member). An image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's right eye through the right eye lens (10b). As a result, the user may view an augmented reality image in which a virtual image displayed on the display device (10_4) through the right eye and a real image seen through the right eye lens (10b) are combined.
  • the display device housing (50) may further include an optical member disposed between the display device (10_4) and the reflective member (40). An image displayed on the display device (10_4) may be magnified by the optical member, and an optical path may be converted by the reflective member (40) and provided to the user's right eye through the right eye lens (10b).
  • the display device housing (50) is exemplified as being arranged at the right end of the support frame (20), but the embodiment of the present specification is not limited thereto.
  • the display device housing (50) may be arranged at the left end of the support frame (20), in which case the image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's left eye through the left eye lens (10a). As a result, the user can view the image displayed on the display device (10_4) through the left eye.
  • the display device housing (50) may be arranged at both the left end and the right end of the support frame (20), in which case the user can view the image displayed on the display device (10_4) through both the left eye and the right eye.
  • FIG. 21 is a diagram showing an electronic device including display devices according to one embodiment, for example, an automobile instrument panel and center fascia.
  • FIG. 21 shows an automobile as an example of an electronic device to which display devices (10_a, 10_b, 10_c, 10_d, 10_e) according to one embodiment are applied.
  • display devices (10_a, 10_b, 10_c) may be applied to a dashboard of a vehicle, a center fascia of a vehicle, or a CID (Center Information Display) placed on a dashboard of a vehicle.
  • display devices (10_d, 10_e) may be applied to a room mirror display that replaces a side mirror of a vehicle.
  • FIG. 22 is a drawing showing an electronic device including a display device according to one embodiment, for example, a transparent display device.
  • a display device (10_5) can be applied to an electronic device such as a transparent display device.
  • the transparent display device can display an image (IM) and transmit light at the same time. Therefore, a user positioned at the front of the transparent display device can not only view the image (IM) displayed on the display device (10_5), but also view an object (RS) or a background positioned at the back of the transparent display device.
  • the substrate of the display device (10_5) can include a light-transmitting portion that can transmit light or can be formed of a material that can transmit light.

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

일 실시예에 따른 표시 장치는, 하부 기판, 상기 하부 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치되며 제1 측벽과 제1 하부면을 포함한 제1 발광 소자, 상기 제1 발광 소자 상에 배치된 제2 전극, 및 상기 제2 전극 상에 배치되며 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하고, 상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이할 수 있다.

Description

표시 장치
본 발명의 실시예들은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 부응하여 발광 표시 장치를 비롯한 다양한 형태의 표시 장치가 개발되고 있다. 발광 표시 장치는 발광 소자들을 포함한 화소들을 포함한다.
본 발명이 해결하고자 하는 과제는 발광 소자들의 효율을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 표시 장치는, 하부 기판, 상기 하부 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치되며 제1 측벽과 제1 하부면을 포함한 제1 발광 소자, 상기 제1 발광 소자 상에 배치된 제2 전극, 및 상기 제2 전극 상에 배치되며 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하고, 상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이할 수 있다.
일 실시예에서, 상기 제1 전극, 상기 제1 발광 소자, 상기 제2 전극, 및 상기 제2 발광 소자는, 평면 상에서 보았을 때 서로 중첩할 수 있다.
일 실시예에서, 상기 제1 및 제2 측벽들 중 하나는, 테이퍼 각도를 가지는 경사형 측벽을 포함하고, 상기 제1 및 제2 측벽들 중 나머지 하나는, 수직형 측벽을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 하나와 상기 제1 및 제2 하부면들 중 하나가 이루는 각도는 85°보다 작거나 95 °보다 크고, 상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 나머지 하나와 상기 제1 및 제2 하부면들 중 나머지 하나가 이루는 각도는 85° 내지 95 ° 범위에 속할 수 있다.
일 실시예에서, 상기 제1 발광 소자는 적색 광을 방출하고, 상기 제2 발광 소자는 청색 광 또는 녹색 광을 방출하며, 상기 제1 측벽은 상기 경사형 측벽을 포함하고, 상기 제2 측벽은 상기 수직형 측벽을 포함할 수 있다.
일 실시예에서, 상기 제1 발광 소자와 상기 제2 발광 소자는, 서로 다른 함량으로 인듐을 포함한 각각의 발광층을 포함하며, 상기 제1 발광 소자의 발광층의 인듐 함량은 상기 제2 발광 소자의 발광층의 인듐 함량보다 높고, 상기 제1 측벽은 상기 경사형 측벽을 포함하며, 상기 제2 측벽은 상기 수직형 측벽을 포함할 수 있다.
일 실시예에서, 평면 상에서 보았을 때, 상기 제1 및 제2 발광 소자들 중 상기 제1 및 제2 측벽들 중 상기 하나를 포함하는 발광 소자는, 상기 제1 및 제2 발광 소자들 중 상기 제1 및 제2 측벽들 중 상기 나머지 하나를 포함하는 발광 소자보다 클 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 발광 소자와 상기 제2 전극의 사이에 배치된 제3 전극; 및 상기 제3 전극 상에 배치되며, 상기 제1 발광 소자와 상기 제2 발광 소자의 사이에 배치된 제3 발광 소자를 더 포함하고, 상기 제3 발광 소자는, 상기 제1 각도 또는 상기 제2 각도와 동일한 제3 각도를 가지는 제3 측벽을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 발광 소자와 상기 제2 전극의 사이에 배치된 제3 전극; 및 상기 제3 전극 상에 배치되며, 상기 제1 발광 소자와 상기 제2 발광 소자의 사이에 배치된 제3 발광 소자를 더 포함하고, 상기 제1 각도, 상기 제2 각도, 및 상기 제3 발광 소자의 제3 하부면과 제3 측벽이 이루는 제3 각도는 서로 상이할 수 있다.
일 실시예에서, 상기 제3 각도는, 상기 제1 각도와 상기 제2 각도 사이의 값을 가질 수 있다.
일 실시예에 따른 표시 장치는, 하부 기판; 및 상기 하부 기판 상에 배치되며 평면 상에서 보았을 때 서로 중첩하는 복수의 발광 소자들을 포함하고, 상기 복수의 발광 소자들은, 제1 측벽과 제1 하부면을 포함한 제1 발광 소자; 및 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하며, 상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이할 수 있다.
일 실시예에서, 상기 제1 측벽은, 상기 제1 하부면에 대하여 85°보다 작거나 95 °보다 큰 범위의 상기 제1 각도로 기울어진 경사형 측벽을 포함하고, 상기 제2 측벽은, 상기 제2 하부면에 대하여 85° 내지 95 ° 범위의 상기 제2 각도를 가진 수직형 측벽을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 복수의 발광 소자들 각각의 하부에 배치되며, 평면 상에서 보았을 때 서로 중첩하는 복수의 전극들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 하부 기판과 상기 복수의 전극들의 사이에 배치되며 상기 복수의 전극들에 개별적으로 연결되는 복수의 화소 전극들; 상기 복수의 발광 소자들 각각의 상부에 배치된 연결 전극들; 및 상기 연결 전극들에 전기적으로 연결되는 공통 전극을 더 포함할 수 있다.
일 실시예에서, 상기 제1 발광 소자와 상기 제2 발광 소자는 서로 다른 색의 광을 방출할 수 있다.
일 실시예에 따른 전자 장치는 표시 장치를 포함하며, 상기 표시 장치는, 하부 기판; 상기 하부 기판 상에 배치된 제1 전극; 상기 제1 전극 상에 배치되며 제1 측벽과 제1 하부면을 포함한 제1 발광 소자; 상기 제1 발광 소자 상에 배치된 제2 전극; 및 상기 제2 전극 상에 배치되며 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하고, 상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이할 수 있다.
일 실시예에서, 상기 제1 전극, 상기 제1 발광 소자, 상기 제2 전극, 및 상기 제2 발광 소자는, 평면 상에서 보았을 때 서로 중첩할 수 있다.
일 실시예에서, 상기 제1 및 제2 측벽들 중 하나는, 테이퍼 각도를 가지는 경사형 측벽을 포함하고, 상기 제1 및 제2 측벽들 중 나머지 하나는, 수직형 측벽을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 하나와 상기 제1 및 제2 하부면들 중 하나가 이루는 각도는 85°보다 작거나 95 °보다 크고, 상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 나머지 하나와 상기 제1 및 제2 하부면들 중 나머지 하나가 이루는 각도는 85° 내지 95 ° 범위에 속할 수 있다.
일 실시예에서, 상기 제1 발광 소자는 적색 광을 방출하고, 상기 제2 발광 소자는 청색 광 또는 녹색 광을 방출하며, 상기 제1 측벽은 상기 경사형 측벽을 포함하고, 상기 제2 측벽은 상기 수직형 측벽을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 발광 소자들의 효율을 개선 또는 최적화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 평면도이다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 6은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 7은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 8은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 9는 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 10은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 11은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 12 내지 도 16은 일 실시예에 따른 발광 소자들을 포함한 표시 장치의 제조 방법을 보여주는 단면도들이다.
도 17은 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 스마트 워치를 보여주는 도면이다.
도 18과 도 19는 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 헤드 장착형 표시 장치를 보여주는 도면이다.
도 20은 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 헤드 장착형 표시 장치를 보여주는 도면이다.
도 21은 일 실시예에 따른 표시 장치들을 포함한 전자 장치, 일 예로, 자동차 계기판과 센터페시아를 보여주는 도면이다.
도 22는 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 투명 표시 장치를 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능할 수 있다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 다양한 제품의 표시 화면으로 사용될 수 있다. 예를 들어, 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 장치뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 전자 장치에 포함되어 상기 전자 장치의 표시 화면으로 사용될 수 있다. 또한, 표시 장치(10)는 가상 현실(VR: Virtual Reality) 장치나 증강 현실(AR: Augmented Reality) 장치 등에도 적용될 수 있다.
일 실시예에서, 표시 장치(10)는, 발광 소자들을 포함한 발광 표시 장치일 수 있다. 예를 들어, 표시 장치(10)는, 유기 발광 다이오드를 포함하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 또는 마이크로 또는 나노 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))와 같은 초소형 발광 다이오드를 포함하는 초소형 발광 표시 장치 등과 같은 발광 표시 장치일 수 있다.
이하에서는, 표시 장치(10)가 마이크로 또는 나노 발광 다이오드를 포함한 발광 표시 장치인 실시예들을 개시하기로 한다. 다만, 실시예들에 따른 발광 소자의 종류나 크기 등이 이에 한정되지는 않는다.
표시 장치(10)는, 표시 영역(DA)과 비표시 영역(NDA)을 포함한 표시 패널(DPN)을 포함할 수 있다. 일 실시예에서, 표시 패널(DPN)은 사각형상의 평면 형태를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DPN)은 사각형상 이외의 다른 다각형상, 원형상, 타원형상 또는 비정형의 평면 형태를 가질 수도 있다. 도 1에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 표시되어 있다. 일 실시예에서, 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은, 각각 표시 패널(DPN)의 가로 방향, 세로 방향 및 두께 방향일 수 있다.
표시 영역(DA)은 화소들(PX)이 배치되는 영역으로서, 화소들(PX)에 의해 영상이 표시되는 영역일 수 있다. 예를 들어, 표시 영역(DA)에는 화소들(PX)과 상기 화소들(PX)에 연결된 배선들(또는 배선들의 일 부분)이 배치될 수 있다. 실시예들을 설명함에 있어서 "연결"이라 함은 전기적인 연결 및/또는 물리적인 연결의 의미를 포함할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형상인 실시예를 도시하였으나, 표시 영역(DA)의 형상이 이에 한정되지는 않는다.
화소들(PX)은 직사각형 또는 마름모 등과 같은 사각형상의 평면 형태를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PX)은 다른 다각형상(일 예로, 육각형상 또는 마름모형상 등), 원형상, 타원형상, 또는 이외의 다른 형상의 평면 형태를 가질 수도 있다.
일 실시예에서, 표시 장치(10)의 화소들(PX) 각각은 서로 다른 색의 광을 방출하는 복수의 발광 소자들을 포함할 수 있다. 예를 들어, 각각의 화소(PX)는 제1 색의 광을 방출하는 제1 발광 소자, 제2 색의 광을 방출하는 제2 발광 소자, 및 제3 색의 광을 방출하는 제3 발광 소자를 포함할 수 있다. 일 실시예에서, 제1 색의 광, 제2 색의 광 및 제3 색의 광은 각각 적색 광, 청색 광 및 녹색 광일 수 있으나, 이에 한정되지는 않는다. 각각의 화소(PX)에 배치되는 발광 소자들의 개수, 종류 및/또는 배열 구조는 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 각각의 화소(PX)는, 복수의 발광 소자들에 개별적으로 연결되는 복수의 화소 회로들을 포함할 수 있다. 이에 따라, 각각의 발광 소자들을 독립적 및/또는 개별적으로 구동할 수 있다. 예를 들어, 각각의 화소(PX)는, 제1 발광 소자에 전기적으로 연결되는 제1 화소 회로, 제2 발광 소자에 전기적으로 연결되는 제2 화소 회로, 및 제3 발광 소자에 전기적으로 연결되는 제3 화소 회로를 포함할 수 있다. 이에 따라, 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자의 발광을 개별적 및/또는 독립적으로 제어할 수 있다.
비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 패널(DPN)의 가장자리에 배치되어 표시 영역(DA)을 둘러쌀 수 있다.
비표시 영역(NDA)은 패드 영역(PDA)과 주변 영역(PHA)을 포함할 수 있다. 비표시 영역(NDA)에는, 화소들(PX)에 연결된 배선들(또는 상기 배선들의 일 부분), 및 패드들(PD)이 배치될 수 있다. 일 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)의 주변, 일 예로, 표시 영역(DA)과 패드 영역(PDA)의 사이에 배치된 공통 전압 공급 영역 등을 더 포함할 수도 있다.
패드들(PD)은 패드 영역(PDA)에 배치될 수 있다. 패드들(PD)은 외부의 회로 보드와 연결될 수 있다. 예를 들어, 패드들(PD)은 와이어 등과 같은 도전성 연결 부재를 통해 회로 보드 상의 회로 패드들에 전기적으로 연결될 수 있다. 또한, 패드들(PD)은 화소들(PX)에 전기적으로 연결될 수 있다. 예를 들어, 패드들(PD)은 화소들(PX)의 화소 회로들 및 발광 소자들에 전기적으로 연결되는 신호 패드들 및 전원 패드들을 포함할 수 있다. 일 실시예에서, 화소들(PX)과 패드들(PD)은 표시 패널(DPN)의 반도체 회로 기판 등에 형성된 배선들 및/또는 회로 소자들을 통해 서로 전기적으로 연결될 수 있다. 패드들(PD)을 통해 외부의 회로 보드로부터 표시 장치(10)(또는 표시 패널(DPN))로, 화소들(PX)을 구동하기 위한 구동 신호들 및 구동 전압들이 공급될 수 있다.
주변 영역(PHA)은 비표시 영역(NDA) 중 패드 영역(PDA)을 제외한 나머지 영역일 수 있다. 주변 영역(PHA)은 표시 영역(DA)을 둘러쌀 수 있다. 화소들(PX)과 패드들(PD)을 연결하는 배선들은 주변 영역(PHA)을 지날 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 평면도이다. 예를 들어, 도 2는 도 1에 도시된 표시 영역(DA)의 일 부분을 개략적으로 보여준다.
도 1 및 도 2를 참조하면, 표시 영역(DA)에는 제1 화소(PX1)와 제2 화소(PX2)를 포함한 다수의 화소들(PX)이 배치될 수 있다. 화소들(PX)은 매트릭스 형태, 스트라이프 형태, 펜타일(PentileTM) 형태 또는 이외의 다른 형태로 표시 영역(DA)에 배열될 수 있다.
제1 화소(PX1)와 제2 화소(PX2)는 임의의 두 화소들(PX)을 지칭하는 것일 수 있다. 예를 들어, 도 2에서는 제1 방향(DR1)에서 서로 이웃한 두 개의 화소들(PX)을 각각 제1 화소(PX1)와 제2 화소(PX2)로 명명하기로 한다. 표시 영역(DA)의 화소들(PX)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있고, 각각의 화소들(PX)로 공급되는 구동 신호들에 의해 독립적으로 및/또는 개별적으로 구동될 수 있다.
일 실시예에서, 화소들(PX)은 직사각형 또는 마름모 등과 같은 사각형상의 평면 형태를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PX)은 다른 다각형상(일 예로, 육각형상 또는 마름모형상), 원형상, 타원형상, 또는 이외의 다른 형상의 평면 형태를 가질 수도 있다.
각각의 화소(PX)는 복수의 발광 소자들(LE)을 포함할 수 있다. 일 예로, 각각의 화소(PX)는 평면 상에서 보았을 때 서로 중첩하는 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)를 포함할 수 있다.
도 2는 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)의 대략적인 위치나 형태를 도시한 것으로서, 실시예들이 도시된 형태에 한정되지는 않는다. 예를 들어, 도 2에서는 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)가 서로 동일한 크기를 가지며 서로 완전히 중첩하는 것으로 도시되었지만, 실시예들이 이에 한정되지는 않는다. 일 예로, 평면 상에서 보았을 때, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 적어도 하나와 다른 하나의 크기는 상이할 수도 있다.
제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)는 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(LE1)는 제1 색의 광, 일 예로, 적색 광을 방출하는 적색 발광 소자일 수 있다. 제2 발광 소자(LE2)는 제2 색의 광, 일 예로, 청색 광을 방출하는 청색 발광 소자일 수 있다. 제3 발광 소자(LE3)는 제3 색의 광, 일 예로, 녹색 광을 방출하는 녹색 발광 소자일 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 각각의 화소(PX) 내에 배치되는 발광 소자들(LE)의 개수나 종류 등은 다양하게 변경될 수 있다.
발광 소자들(LE)은 원형상, 사각형상, 사각형상 이외의 다른 다각형상, 또는 이외의 다른 평면 형태를 가질 수 있다. 예를 들어, 도 2에서는 발광 소자들(LE)이 원형상의 평면 형태를 가지는 실시예를 도시하였지만, 발광 소자들(LE)의 형상은 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자들(LE)은 마이크로미터(μm) 범위의 작은 크기를 가지는 마이크로 발광 다이오드들(마이크로 LEDs)일 수 있다. 예를 들어, 발광 소자들(LE) 각각은 제1 방향(DR1)에서의 길이(일 예로, 가로 길이 또는 직경), 제2 방향(DR2)에서의 길이(일 예로, 세로 길이 또는 직경), 및 제3 방향(DR3)에서의 길이(일 예로, 두께 또는 높이)가 각각 수 마이크로미터 내지 수백 마이크로미터인 마이크로 LED일 수 있다. 일 실시예에서, 발광 소자들(LE) 각각의 제1 방향(DR1)에서의 길이, 제2 방향(DR2)에서의 길이, 및 제3 방향(DR3)에서의 길이는 각각 100μm 이하일 수 있다. 다만, 실시예들이 이에 한정되지는 않으며, 발광 소자들(LE)의 크기는 다양하게 변경될 수 있다.
각각의 화소(PX)는 복수의 발광 소자들(LE)에 전기적으로 연결되는 복수의 전극들(BDE)을 더 포함할 수 있다. 예를 들어, 각각의 화소(PX)는, 복수의 발광 소자들(LE)에 개별적으로 연결되는 복수의 전극들(BDE), 및 상기 복수의 전극들(BDE)에 개별적으로 연결되는 복수의 화소 전극들(ET)을 포함할 수 있다.
일 실시예에서, 전극들(BDE)은 본딩에 적합한 도전 물질을 포함한 단일층 또는 다중층의 본딩 전극들일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 전극들(BDE)의 종류, 구조 또는 물질 등은 실시예들에 따라 달라질 수 있다.
일 실시예에서, 각각의 화소(PX)는 평면 상에서 보았을 때 서로 중첩하는 제1 전극(BDE1), 제2 전극(BDE2) 및 제3 전극(BDE3)을 포함할 수 있다. 전극들(BDE)은 발광 소자들(LE)과 중첩할 수 있다. 예를 들어, 제1 화소(PX1)의 제1 전극(BDE1), 제2 전극(BDE2) 및 제3 전극(BDE3)은, 평면 상에서 보았을 때 제1 화소(PX1)의 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)와 중첩할 수 있다. 일 실시예에서, 전극들(BDE)은 평면 상에서 보았을 때 발광 소자들(LE)보다 큰 크기를 가질 수 있고, 발광 소자들(LE)이 배치된 영역과 그 주변을 포함한 영역에 배치될 수 있다. 전극들(BDE)은 발광 소자들(LE)과 동일한 형상을 가지거나 발광 소자들(LE)과 상이한 형상을 가질 수 있다. 도 2에서는 발광 소자들(LE)이 원 형상의 평면 형태를 가지고, 전극들(BDE)이 사각 형상의 평면 형태를 가지는 실시예를 도시하였으나, 발광 소자들(LE)과 전극들(BDE) 각각의 형상은 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 전극(BDE1), 제2 전극(BDE2) 및 제3 전극(BDE3)은 서로 동일한 물질 및/또는 구조로 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 전극(BDE1), 제2 전극(BDE2) 및 제3 전극(BDE3) 중 적어도 두 개는, 서로 다른 물질 및/또는 구조로 형성될 수도 있다.
일 실시예에서, 전극들(BDE)은 대체적으로 또는 실질적으로 서로 동일한 형상 및/또는 크기를 가질 수 있고, 발광 소자들(LE)이 배치된 영역에서 서로 중첩할 수 있다. 일 예로, 전극들(BDE)은 각각의 화소 전극들(ET)에 연결되는 부분을 제외하고는 실질적으로 동일한 형상 및/또는 크기를 가질 수 있고, 평면 상에서 보았을 때 서로 중첩할 수 있다.
예를 들어, 제1 전극(BDE1)은 대체적으로 사각 형상의 평면 형태를 가지며 제1 화소 전극(ET1)이 배치된 영역에서 제1 화소 전극(ET1)과 중첩하도록 돌출될 수 있다. 제1 화소 전극(ET1)과 제1 전극(BDE1)이 중첩하는 영역에서, 제1 화소 전극(ET1)과 제1 전극(BDE1)이 서로 전기적으로 연결될 수 있다. 제2 전극(BDE2)은 대체적으로 사각 형상의 평면 형태를 가지며 제2 화소 전극(ET2)이 배치된 영역에서 제2 화소 전극(ET2)과 중첩하도록 돌출될 수 있다. 제2 화소 전극(ET2)과 제2 전극(BDE2)이 중첩하는 영역에서, 제2 화소 전극(ET2)과 제2 전극(BDE2)이 서로 전기적으로 연결될 수 있다. 제3 전극(BDE3)은 대체적으로 사각 형상의 평면 형태를 가지며 제3 화소 전극(ET3)이 배치된 영역에서 제3 화소 전극(ET3)과 중첩하도록 돌출될 수 있다. 제3 화소 전극(ET3)과 제3 전극(BDE3)이 중첩하는 영역에서, 제3 화소 전극(ET3)과 제3 전극(BDE3)이 서로 전기적으로 연결될 수 있다.
화소 전극들(ET)은 각각의 전극들(BDE)과 중첩할 수 있고, 평면 상에서 보았을 때 서로 비-중첩할 수 있다. 예를 들어, 제1 화소 전극(ET1)은 제1 전극(BDE1)의 일 부분과 중첩할 수 있다. 제2 화소 전극(ET2)은 제2 전극(BDE2)의 일 부분과 중첩할 수 있다. 제3 화소 전극(ET3)은 제3 전극(BDE3)의 일 부분과 중첩할 수 있다. 일 실시예에서, 화소 전극들(ET)은 발광 소자들(LE)과는 비-중첩할 수 있다. 일 예로, 화소 전극들(ET)은 발광 소자들(LE)이 배치되는 영역의 주변에 배치될 수 있고, 평면 상에서 보았을 때 발광 소자들(LE)과 중첩하지 않을 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 각각의 화소(PX) 내에 배치되는 화소 전극들(ET)의 형태, 위치, 또는 배열 순서 등은 실시예들에 따라 다양하게 변경될 수 있다.
화소 전극들(ET)은 전극들(BDE)을 통해 발광 소자들(LE)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ET1)은 제1 전극(BDE1)을 통해 제1 발광 소자(LE1)에 전기적으로 연결될 수 있다. 제2 화소 전극(ET2)은 제2 전극(BDE2)을 통해 제2 발광 소자(LE2)에 전기적으로 연결될 수 있다. 제3 화소 전극(ET3)은 제3 전극(BDE3)을 통해 제3 발광 소자(LE3)에 전기적으로 연결될 수 있다.
화소 전극들(ET)은 발광 소자들(LE)을 포함한 발광 소자층의 하부에 배치된 하부 기판의 화소 회로들(일 예로, 도 4 및 도 5의 화소 회로들(PXC))에 전기적으로 연결될 수 있다. 예를 들어, 화소 전극들(ET)은 발광 소자들(LE)을 각각의 화소 회로들(PXC)에 전기적으로 연결할 수 있다.
표시 영역(DA)에는 공통 전극(CE)(또는 공통 전압 배선)이 더 배치될 수 있다. 일 실시예에서, 공통 전극(CE)은, 화소들(PX)에 대응하는 개구부들을 포함하며 화소들(PX)의 사이에 배치될 수 있다. 예를 들어, 공통 전극(CE)은 화소들(PX)을 둘러싸는 메쉬 형상의 평면 형태를 가질 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 공통 전극(CE)의 형상이나 위치 등은 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 공통 전극(CE)은 발광 소자들(LE)에 접촉 및/또는 연결되는 연결 전극들(일 예로, 도 4 및 도 5의 연결 전극들(CNE))을 통해 발광 소자들(LE)에 전기적으로 연결될 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 공통 전극(CE)과 발광 소자들(LE)의 배치 구조나 연결 구조 등은 실시예들에 따라 다양하게 변경될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 평면도이다. 예를 들어, 도 3은 도 1에 도시된 표시 영역(DA)의 일 부분을 개략적으로 보여주는 것으로서, 도 2의 실시예와 상이한 실시예에 따른 표시 영역(DA)을 보여준다.
도 3을 참조하면, 화소 전극들(ET)은 발광 소자들(LE)이 배치되는 영역에 배치될 수 있다. 또한, 화소 전극들(ET)은 적어도 하나의 전극(BDE) 및/또는 적어도 하나의 발광 소자(LE)와 중첩할 수 있다.
일 실시예에서, 전극들(BDE) 중 적어도 하나의 전극(일 예로, 최상부에 배치된 전극(BDE)을 제외한 다른 전극들(BDE))은, 상기 전극(BDE)에 전기적으로 연결되는 화소 전극(ET) 이외의 다른 화소 전극(ET)과 절연될 수 있도록 상기 다른 화소 전극(ET)이 배치되는 영역에서 개구될 수 있다. 일 예로, 제1 전극(BDE1)은 제2 화소 전극(ET2)이 배치되는 영역에서, 제2 화소 전극(ET2)보다 큰 크기의 개구부를 포함하도록 개구될 수 있다. 제2 전극(BDE2)은 제2 화소 전극(ET2)이 배치되는 영역에서 개구되지 않을 수 있고, 제2 화소 전극(ET2)에 전기적으로 연결될 수 있다.
유사하게, 발광 소자들(LE) 중 적어도 하나의 발광 소자(LE)((일 예로, 최상부에 배치된 발광 소자(LE)를 제외한 다른 발광 소자들(LE))은, 상기 발광 소자(LE)에 전기적으로 연결되는 화소 전극(ET) 이외의 다른 화소 전극(ET)과 절연될 수 있도록 상기 다른 화소 전극(ET)이 배치되는 영역에서 개구될 수 있다. 일 예로, 제1 발광 소자(LE1)는 제2 화소 전극(ET2)이 배치되는 영역에서, 제2 화소 전극(ET2)보다 큰 크기의 개구부를 포함하도록 개구될 수 있다. 제2 발광 소자(LE2)는 제2 화소 전극(ET2)이 배치되는 영역에서 개구되지 않을 수 있고, 제2 전극(BDE2)을 통해 제2 화소 전극(ET2)에 전기적으로 연결될 수 있다.
상술한 방식으로, 화소 전극들(ET)을 발광 소자들(LE)이 배치된 영역에 배치하여 각각의 전극들(BDE) 및 각각의 발광 소자들(LE)에 적절히 연결하면서도, 화소 전극들(ET)과 다른 전극들(BDE) 및/또는 발광 소자들(LE) 사이의 쇼트 불량을 방지할 수 있다. 화소 전극들(ET), 전극들(BDE) 및 발광 소자들(LE)을 적절히 중첩하여 배치함으로써, 각각의 화소(PX)가 배치되는 화소 영역을 보다 효율적으로 활용할 수 있다. 일 예로, 각각의 화소 영역에 보다 큰 크기(일 예로, 보다 넓은 면적)의 전극들(BDE) 및/또는 발광 소자들(LE)을 배치할 수 있다.
일 실시예에서, 발광 소자들(LE)과 전극들(BDE)은 상응하는 평면 형태를 가질 수 있다. 예를 들어, 발광 소자들(LE)과 전극들(BDE)은 동일한 평면 형태(일 예로, 원형상의 평면 형태)를 가질 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 도 2의 실시예에서와 같이 발광 소자들(LE)과 전극들(BDE)은 서로 다른 평면 형태를 가질 수도 있다.
일 실시예에서, 발광 소자들(LE)과 전극들(BDE)은 평면 상에서 보았을 때 서로 다른 크기를 가질 수 있다. 예를 들어, 전극들(BDE)은 평면 상에서 보았을 때 발광 소자들(LE)보다 큰 크기를 가질 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LE)과 전극들(BDE)은 평면 상에서 보았을 때 서로 동일한 크기를 가질 수도 있다. 일 예로, 동일한 마스크를 사용한 단일의 마스크 공정에 의해 발광 소자들(LE)과 전극들(BDE)을 실질적으로 동시에 또는 연속적으로 식각함에 의해, 발광 소자들(LE) 및 전극들(BDE)이 실질적으로 동일한 평면 형태 및/또는 크기를 가지도록 형성할 수도 있다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 5는 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 예를 들어, 도 4는 도 2의 X1-X1'선에 대응하는 표시 영역(DA)의 일 부분에 대한 단면의 일 실시예를 보여주고, 도 5는 도 2의 X2-X2'선에 대응하는 표시 영역(DA)의 일 부분에 대한 단면의 일 실시예를 보여준다.
도 1 및 도 2와 결부하여 도 4 및 도 5를 참조하면, 표시 장치(10)는, 하부 기판(BPL)(또는 박막 트랜지스터 기판)과 상기 하부 기판(BPL) 상에 배치된 발광 소자층(LEL)을 포함할 수 있다. 도 4 및 도 5에서는 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 하부 기판(BPL)(일 예로, 반도체 회로 기판으로 형성된 백플레인 기판) 상에 발광 소자들(LE)로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon) 구조의 표시 장치(10)를 보여준다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 하부 기판(BPL)은 다른 종류나 구조의 백플레인 기판일 수도 있다. 또한, 실시예들은 다른 종류 및/또는 구조의 표시 장치에 적용되거나, 조명 장치 등과 같은 다른 종류 및/또는 구조의 장치에 적용될 수도 있다.
일 실시예에서, 표시 장치(10)는 추가적인 구성을 더 포함할 수 있다. 일 예로, 표시 장치(10)는 발광 소자층(LEL) 상에 배치된, 컬러 필터층, 보호층, 및 광학 구조물(일 예로, 각 화소(PX)의 발광 소자들(LE)과 중첩하는 마이크로 렌즈) 중 적어도 하나를 더 포함할 수 있다.
하부 기판(BPL)은, 베이스 기판(SB), 화소들(PX)의 화소 회로들(PXC), 및 도 1의 패드들(PD)을 포함할 수 있다. 일 실시예에서, 하부 기판(BPL)은 화소 회로들(PXC) 상에 배치된 접촉 단자들(CT)과 절연층(INS)을 더 포함할 수 있다.
하부 기판(BPL)은, 화소들(PX) 및 패드들(PD)에 전기적으로 연결되는 배선들을 더 포함할 수 있다. 예를 들어, 하부 기판(BPL)은, 화소들(PX)에 전기적으로 연결되는 주사선들, 데이터선들 및 전원 배선들(일 예로, 화소들(PX)에 제1 화소 전압을 전달하는 화소 전원 배선, 및 화소들(PX)에 제2 화소 전압(일 예로, 공통 전압)을 전달하는 공통 전압 배선(PL))을 포함할 수 있다. 일 실시예에서, 제1 화소 전압과 제2 화소 전압 중 하나는 고전위 화소 전압(일 예로, 애노드 전압)일 수 있고, 제1 화소 전압과 제2 화소 전압 중 다른 하나는 저전위 화소 전압(일 예로, 캐소드 전압)일 수 있다. 화소 회로들(PXC), 접촉 단자들(CT), 배선들 및 패드들(PD)은, 베이스 기판(SB)에 배치 또는 형성될 수 있다.
일 실시예에서, 하부 기판(BPL)은 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성될 수 있다. 예를 들어, 베이스 기판(SB)은 실리콘 웨이퍼일 수 있다. 일 실시예에서, 베이스 기판(SB)은 단결정 실리콘으로 이루어질 수 있다.
화소 회로들(PXC)은 각각의 화소들(PX)이 배치되는 각각의 화소 영역들에 대응하여 하부 기판(BPL)에 배치될 수 있다. 일 실시예에서, 화소 회로들(PXC) 각각은, 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 일 예로, 화소 회로들(PXC) 각각은, 반도체 공정으로 형성된 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에서, 각각의 화소(PX)는 해당 화소(PX)의 발광 소자들(LE)에 전기적으로 연결되는 복수의 화소 회로들(PXC)을 포함할 수 있다. 예를 들어, 각각의 화소(PX)는, 제1 발광 소자(LE1)에 전기적으로 연결되는 제1 화소 회로(PXC1), 제2 발광 소자(LE2)에 전기적으로 연결되는 제2 화소 회로(PXC2), 및 제3 발광 소자(LE3)에 전기적으로 연결되는 제3 화소 회로(PXC3)를 포함할 수 있다. 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)는 외부로부터 입력되는 각각의 구동 신호들에 대응하여 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)에 흐르는 구동 전류를 제어할 수 있다.
도 4 및 도 5에서는 하부 기판(BPL)의 내부에 배치되는 요소들의 일 예로서, 제1 화소(PX1)와 제2 화소(PX2)에 포함되는 화소 회로들(PXC)과 상기 화소 회로들(PXC)에 전기적으로 연결되는 접촉 단자들(CT)의 개략적인 형태나 위치를 도시하였다. 또한, 도 4 및 도 5에서는 하부 기판(BPL)의 내부에 배치되는 배선들의 일 예로서, 공통 전극(CE)을 통해 화소들(PX)의 발광 소자들(LE)에 전기적으로 연결되는 공통 전압 배선(PL)의 개략적인 형태나 위치를 도시하였다. 공통 전압 배선(PL)은 단일층 또는 다중층으로 이루어질 수 있고, 공통 전극(CE)의 적어도 일 부분과 중첩할 수 있다. 도 4 및 도 5에서는 공통 전압 배선(PL)이 접촉 단자들(CT)과 유사한 형태를 가지는 것으로 도시하였지만, 실시예들이 이에 한정되지는 않는다. 공통 전압 배선(PL)의 형태나 위치(또는 깊이), 단면 구조 등은 실시예들에 따라 다양하게 변경될 수 있다. 화소 회로들(PXC), 접촉 단자들(CT) 및 화소 전극들(ET)에 의해 발광 소자들(LE)에 제1 화소 전압이 공급되고, 공통 전압 배선(PL)에 의해 발광 소자들(LE)에 제2 화소 전압이 공급될 수 있다.
또한, 도 4 및 도 5에서는 화소 회로들(PXC) 상에 배치되며 접촉 단자들(CT)을 감싸는 하나의 절연층(INS)만을 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 화소 회로들(PXC)이 형성된 베이스 기판(SB) 상에는 복수의 절연층들과 복수의 도전층들이 배치될 수도 있다.
접촉 단자들(CT)(또는 화소 회로들(PXC)의 일 부분)과 공통 전압 배선(PL)은 하부 기판(BPL)의 상부면에서 노출될 수 있다. 접촉 단자들(CT)은 노출된 부분에서 각각의 화소 전극들(ET)에 접촉 및/또는 전기적으로 연결될 수 있다. 공통 전압 배선(PL)은 노출된 부분에서 공통 전극(CE)에 접촉 및/또는 전기적으로 연결될 수 있다.
접촉 단자들(CT)은 화소 회로들(PXC)을 각각의 화소 전극들(ET)에 전기적으로 연결할 수 있다. 예를 들어, 제1 화소(PX1)의 제1 화소 회로(PXC1)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제1 화소 전극(ET1)에 전기적으로 연결되고, 제1 화소(PX1)의 제2 화소 회로(PXC2)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제2 화소 전극(ET2)에 전기적으로 연결되며, 제1 화소(PX1)의 제3 화소 회로(PXC3)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제3 화소 전극(ET3)에 전기적으로 연결될 수 있다. 접촉 단자들(CT)은 각각의 화소 회로들(PXC)로부터 제1 화소 전압을 공급받을 수 있다.
일 실시예에서, 접촉 단자들(CT)은 각각의 화소 전극들(ET)과 각각의 전극들(BDE)을 경유하여 각각의 발광 소자들(LE)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소(PX1)의 제1 화소 회로(PXC1)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제1 화소 전극(ET1)과 제1 전극(BDE1)을 경유하여 제1 화소(PX1)의 제1 발광 소자(LE1)에 전기적으로 연결되고, 제1 화소(PX1)의 제2 화소 회로(PXC2)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제2 화소 전극(ET2)과 제2 전극(BDE2)을 경유하여 제1 화소(PX1)의 제2 발광 소자(LE2)에 전기적으로 연결되며, 제1 화소(PX1)의 제3 화소 회로(PXC3)에 전기적으로 연결된 접촉 단자(CT)는 제1 화소(PX1)의 제3 화소 전극(ET3)과 제3 전극(BDE3)을 경유하여 제1 화소(PX1)의 제3 발광 소자(LE3)에 전기적으로 연결될 수 있다.
도 4 및 도 5에서는 접촉 단자들(CT)과 화소 회로들(PXC)을 별개의 구성으로 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 접촉 단자들(CT)은 각각의 화소 회로들(PXC)의 일 부분일 수도 있다. 일 예로, 접촉 단자들(CT)은 각각의 화소 회로들(PXC)의 상면으로부터 돌출되어 노출된 전극들(또는 배선들)일 수 있다.
접촉 단자들(CT)과 공통 전압 배선(PL)은 도전 물질을 포함할 수 있다. 일 예로, 접촉 단자들(CT)과 공통 전압 배선(PL)은 구리(Cu), 티타늄(Ti), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물을 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자층(LEL)은, 발광 소자들(LE)과 상기 발광 소자들(LE)에 전기적으로 연결되는 전극들 및/또는 배선들을 포함할 수 있다. 또한, 발광 소자층(LEL)은 발광 소자들(LE)의 주변에 배치되는 절연층들을 더 포함할 수 있다.
일 실시예에서, 발광 소자들(LE)은, 각각의 화소(PX)가 배치되는 각각의 화소 영역에서 하부 기판(BPL) 상에 순차적으로 배치 또는 적층되는 복수의 발광 소자들(LE)을 포함할 수 있다. 예를 들어, 발광 소자들(LE)은, 각각의 화소 영역에서 하부 기판(BPL) 상의 서로 다른 층에 배치되며, 평면 상에서 보았을 때 서로 중첩하는 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)를 포함할 수 있다. 각각의 화소 영역에서는, 제1 색의 광, 제2 색의 광 또는 제3 색의 광이 단독으로 방출되거나, 제1 색의 광, 제2 색의 광 및 제3 색의 광 중 적어도 두 개의 광이 혼합된 광이 방출될 수 있다.
일 실시예에서, 화소들(PX)의 제1 발광 소자들(LE1)은, 서로 동일한 층에 배치될 수 있고, 동일한 공정에서 동시에 형성될 수 있다. 화소들(PX)의 제1 발광 소자들(LE1)은, 동일한 종류의 발광 소자들(일 예로, 적색 마이크로 발광 다이오드들)로서, 동일한 물질을 포함할 수 있다. 화소들(PX)의 제2 발광 소자들(LE2)은, 서로 동일한 층에 배치될 수 있고, 동일한 공정에서 동시에 형성될 수 있다. 화소들(PX)의 제2 발광 소자들(LE2)은, 동일한 종류의 발광 소자들(일 예로, 청색 마이크로 발광 다이오드들)로서, 동일한 물질을 포함할 수 있다. 화소들(PX)의 제3 발광 소자들(LE3)은, 서로 동일한 층에 배치될 수 있고, 동일한 공정에서 동시에 형성될 수 있다. 화소들(PX)의 제3 발광 소자들(LE3)은, 동일한 종류의 발광 소자들(일 예로, 녹색 마이크로 발광 다이오드들)로서, 동일한 물질을 포함할 수 있다.
제1 발광 소자들(LE1)은 제1 전극들(BDE1) 상에 배치될 수 있다. 제2 발광 소자들(LE2)은 제2 전극들(BDE2) 상에 배치될 수 있다. 제3 발광 소자들(LE3)은 제3 전극들(BDE3) 상에 배치될 수 있다.
도 4 및 도 5에서는, 제3 방향(DR3)을 따라 제1 발광 소자(LE1), 제3 발광 소자(LE3) 및 제2 발광 소자(LE2)가 순차적으로 배치 또는 적층되는 실시예를 개시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 발광 소자(LE1)와 제2 발광 소자(LE2)의 위치가 반대로 변경될 수도 있다. 이외에도 각 화소(PX)에 배치되는 발광 소자들(LE)의 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다. 또한, 발광 소자들(LE)의 배치 위치나 적층 순서에 따라 각각의 발광 소자들(LE)에 연결되는 전극들(BDE) 및 연결 전극들(CNE)의 배치 위치나 적층 순서도 달라질 수 있다.
발광 소자들(LE) 각각은, 각각의 전극(BDE) 상에 순차적으로 배치된 제1 반도체층(SEM1), 발광층(EML)("활성층"이라고도 함) 및 제2 반도체층(SEM2)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LE) 각각은, 제1 반도체층(SEM1)의 일면(일 예로, 하부면) 상에 배치된 제1 접촉 전극(CTE1)과 제2 반도체층(SEM2)의 일면(일 예로, 상부면) 상에 배치된 제2 접촉 전극(CTE2) 중 적어도 하나를 더 포함할 수 있다. 도 4 및 도 5의 실시예에서는 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)을 발광 소자(LE)에 포함되는 구성으로 설명하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 발광 소자(LE)와 별개의 요소로 간주될 수도 있고, 발광 소자(LE)의 적어도 일면 상에 선택적으로 배치될 수 있다.
제1 접촉 전극(CTE1)은 각각의 전극(BDE) 상에 배치될 수 있다. 예를 들어, 제1 화소(PX1)의 제1 발광 소자(LE1)에 포함된 제1 접촉 전극(CTE1)은 제1 화소(PX1)의 제1 전극(BDE1) 상에 배치될 수 있다. 유사하게, 각 화소(PX)의 제2 발광 소자(LE2)에 포함된 제1 접촉 전극(CTE1)은 해당 화소(PX)의 제2 전극(BDE2) 상에 배치되고, 각 화소(PX)의 제3 발광 소자(LE3)에 포함된 제1 접촉 전극(CTE1)은 해당 화소(PX)의 제3 전극(BDE3) 상에 배치될 수 있다. 제1 접촉 전극(CTE1)은 제1 반도체층(SEM1)을 보호하며 발광 소자(LE)를 전극(BDE)에 원활히 연결할 수 있다.
일 실시예에서, 제1 접촉 전극(CTE1)은 제1 반도체층(SEM1)의 일면 상에 전면적으로 배치될 수 있다. 예를 들어, 제1 접촉 전극(CTE1)은 제1 반도체층(SEM1)의 하부면 상에 전면적으로 배치될 수 있다. 이에 따라, 제1 반도체층(SEM1)을 안정적으로 보호할 수 있다. 다만, 실시예들이 이에 한정되지는 않으며, 제1 접촉 전극(CTE1)은 제1 반도체층(SEM1)의 일 부분 상에만 배치될 수도 있다.
제1 접촉 전극(CTE1)은 금속, 금속 산화물 또는 이외의 다른 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 접촉 전극(CTE1)은 투명 도전 물질(일 예로, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물, 또는 이외의 다른 투명 도전 물질)을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 반도체층(SEM1)은 제1 접촉 전극(CTE1) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체층 및 n형 반도체층 중 어느 하나를 포함할 수 있다. 도 4 및 도 5의 실시예를 설명함에 있어서, 제1 반도체층(SEM1)이 n형 반도체층을 포함하고, 표시 장치(10)가 커먼 애노드(Common Anode) 구조를 가지는 실시예를 예로 들어 설명하나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 반도체층(SEM1)은 p형 반도체층을 포함하고, 표시 장치(10)는 커먼 캐소드(Common Cathode) 구조로 형성될 수도 있다.
제1 반도체층(SEM1)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등의 반도체 재료를 포함하며, 게르마늄(Ge), 셀레늄(Se), 텔레륨(Te), 주석(Sn) 등과 같은 제1 도전형의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 일 예로, 제1 반도체층(SEM1)은 제1 도전형의 도펀트가 도핑된 GaN 반도체 물질(일 예로, n-GaN)을 포함할 수 있다. 다만, 제1 반도체층(SEM1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(SEM1)을 구성할 수 있다.
발광층(EML)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)의 사이에 배치될 수 있다. 발광층(EML)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 발생하는 전자-정공 쌍의 재결합에 의해 광을 방출할 수 있다.
발광층(EML)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW: multi quantum well) 구조, 양자점 구조, 및 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 발광층(EML)은 AlGaN, InGaN 또는 GaN을 포함할 수 있으며, 이외에도 다양한 물질이 발광층(EML)을 구성할 수 있다.
서로 상이한 층에 배치된 발광 소자들(LD)의 발광층들(EML)은 서로 상이한 파장 대역의 빛을 방출하도록 구성될 수 있다. 예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 각각은 서로 상이한 파장 대역의 광을 방출하는 발광층(EML)을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LE1)의 발광층(EML)은 제1 색의 광에 해당하는 파장 대역의 광(예를 들어, 적색 파장 대역의 광)을 방출하고, 제2 발광 소자(LE2)의 발광층(EML)은 제2 색의 광에 해당하는 파장 대역의 광(예를 들어, 청색 파장 대역의 광)을 방출하며, 제3 발광 소자의 발광층(EML)은 제3 색의 광에 해당하는 파장 대역의 광(예를 들어, 녹색 파장 대역의 광)을 방출할 수 있다.
일 실시예에서, 발광층(EML)은, InGaN을 포함한 양자 우물층, 및 GaN, AlGaN 또는 GaAlN를 포함한 배리어층을 포함한 다중 양자 우물 구조를 가질 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 발광층(EML)이 InGaN을 포함하는 경우, 인듐(In)의 함량을 조절하여 발광층(EML)에서 방출되는 광의 색 또는 파장을 조절할 수 있다.
발광층(EML)은 가시광선 파장대역의 광, 일 예로 대략 400nm 내지 900nm 파장대역의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(LE1)의 발광층(EML)은 대략 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광을 방출하고, 제2 발광 소자(LE2)의 발광층(EML)은 대략 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광을 방출하며, 제3 발광 소자(LE3)의 발광층(EML)은, 대략 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광을 방출할 수 있다. 발광 소자들(LE) 각각의 발광층(EML)은 상기 예시한 색 또는 파장 대역 이외의 다른 색 또는 다른 파장 대역의 광을 방출할 수도 있다.
제2 반도체층(SEM2)은 발광층(EML) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 p형 반도체층 및 n형 반도체층 중 다른 하나를 포함할 수 있다. 도 4 및 도 5의 실시예를 설명함에 있어서, 제2 반도체층(SEM2)이 p형 반도체층을 포함하는 실시예를 예로 들어 설명하나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 반도체층(SEM1)이 p형 반도체층을 포함하고, 제2 반도체층(SEM2)이 n형 반도체층을 포함할 수도 있다.
제2 반도체층(SEM2)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등의 반도체 재료를 포함하며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제2 도전형의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 일 예로, 제2 반도체층(SEM2)은 제2 도전형의 도펀트가 도핑된 GaN 반도체 물질(일 예로, p-GaN)을 포함할 수 있다. 다만, 제2 반도체층(SEM2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(SEM2)을 구성할 수 있다.
일 실시예에서, 발광 소자들(LE) 각각의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)은, 반도체 기판 상에서 에피택셜 성장에 의해 형성된 반도체 박막층(semiconductor epitaxial stack) 또는 에피층(epi-layers)으로부터 형성될 수 있다.
제2 접촉 전극(CTE2)은 제2 반도체층(SEM2) 상에 배치될 수 있다. 제2 접촉 전극(CTE2)은 제2 반도체층(SEM2)을 보호하며 발광 소자(LE)를 공통 전극(CE)에 원활히 연결할 수 있다.
일 실시예에서, 제2 접촉 전극(CTE2)은 제2 반도체층(SEM2)의 일면 상에 전면적으로 배치될 수 있다. 예를 들어, 제2 접촉 전극(CTE2)은 제2 반도체층(SEM2)의 상부면 상에 전면적으로 배치될 수 있다. 이에 따라, 제2 반도체층(SEM2)을 안정적으로 보호할 수 있다. 다만, 실시예들이 이에 한정되지는 않으며, 제2 접촉 전극(CTE2)은 제2 반도체층(SEM2)의 일 부분 상에만 배치될 수도 있다.
제2 접촉 전극(CTE2)은 금속, 금속 산화물 또는 이외의 다른 도전 물질을 포함할 수 있다. 일 실시예에서, 제2 접촉 전극(CTE2)은 투명 도전 물질(일 예로, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물, 또는 이외의 다른 투명 도전 물질)을 포함할 수 있으나, 이에 한정되지는 않는다. 이에 따라, 발광 소자(LE)에서 생성된 광이 제2 접촉 전극(CTE2)을 투과하여 발광 소자(LE)의 상부로 방출될 수 있다.
실시예들에서, 발광 소자들(LE)은 각각의 특성에 맞춰 차등화 및/또는 최적화된 형상이나 구조를 가질 수 있다. 예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 적어도 두 개의 발광 소자들(LE)은, 각각의 하부면(일 예로, 제1 반도체층(SEM1) 또는 제1 접촉 전극(CTE1)의 하부면), 하부 기판(BPL) 및/또는 각각의 전극(BDE)에 대하여 서로 다른 각도를 가지는 각각의 측벽(또는 측면)을 포함할 수 있다. 예를 들어, 제1 발광 소자(LE1)의 하부면("제1 하부면"이라고도 함)과 측벽("제1 측벽"이라고도 함)이 이루는 각도(θ1)("제1 각도"라고도 함)는, 제2 발광 소자(LE2)의 하부면("제2 하부면"이라고도 함)과 측벽("제2 측벽"이라고도 함)이 이루는 각도(θ2)("제2 각도"라고도 함)와 상이할 수 있다. 제3 발광 소자(LE3)의 하부면("제3 하부면"이라고도 함)과 측벽("제3 측벽"이라고도 함)이 이루는 각도(θ3)("제3 각도"라고도 함)는, 제1 발광 소자(LE1)의 하부면과 측벽이 이루는 각도(θ1) 또는 제2 발광 소자(LE2)의 하부면과 측벽이 이루는 각도(θ2)와 실질적으로 동일하거나, 제1 발광 소자(LE1)의 하부면과 측벽이 이루는 각도(θ1) 및 제2 발광 소자(LE2)의 하부면과 측벽이 이루는 각도(θ2)와 상이할 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 적어도 하나의 발광 소자(LE)는, 테이퍼 각도를 가지는 경사형 측벽을 포함할 수 있다. 또한, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 적어도 하나의 발광 소자(LE)는, 수직형 측벽을 포함할 수 있다. 이에 따라, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 적어도 두 개의 발광 소자들(LE)은 서로 다른 형상(일 예로, 서로 다른 단면 형태)을 가질 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 상대적으로 표면 결함에 둔감한 발광 소자(LE)는 경사형 측벽을 포함할 수 있다. 또한, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 상대적으로 표면 결함에 민감한 발광 소자(LE)는 수직형 측벽을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)는 서로 다른 파장대역의 광을 방출하며, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)의 발광층들(EML)에 포함된 인듐(In)의 함량(일 예로, InGaN을 포함한 양자 우물층의 인듐(In) 함량)은 서로 다를 수 있다. 예를 들어, 보다 장파장의 광을 방출하는 발광 소자(LE)의 발광층(EML)은 보다 단파장의 광을 방출하는 발광 소자(LE)의 발광층(EML)에 비해 보다 높은 함량으로 인듐(In)을 포함할 수 있다. 예를 들어, 적색 광을 방출하는 제1 발광 소자(LE1)의 발광층(EML)("제1 발광층"이라고도 함)은, 청색 광을 방출하는 제2 발광 소자(LE2)의 발광층(EML)("제2 발광층"이라고도 함) 및 녹색 광을 방출하는 제3 발광 소자(LE3)의 발광층(EML)("제3 발광층"이라고도 함)보다 높은 함량으로 인듐(In)을 포함할 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중 가장 단파장의 광을 방출하는 제2 발광 소자(LE2)의 발광층(EML)은, 제1 발광 소자(LE1)의 발광층(EML) 및 제3 발광 소자(LE3)의 발광층(EML)보다 낮은 함량으로 인듐(In)을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 가장 긴 파장대역의 광을 방출하거나, 및/또는 발광층(EML)의 인듐(In) 함량이 가장 높은 발광 소자(LE)는 경사형 측벽(일 예로, 경사면으로 이루어진 측면)을 포함할 수 있다. 실시예들을 설명함에 있어서, "경사형 측벽"이라 함은, 각 발광 소자(LE)의 하부면(또는 상부면)에 대하여 테이퍼 각도를 가지고 기울어진 측벽을 의미할 수 있다. 예를 들어, 발광 소자(LE)가 경사형 측벽을 포함한다고 함은, 상기 발광 소자(LE)의 측벽이 상기 발광 소자(LE)의 하부면(또는 상부면)과 수직인 방향(일 예로, 제3 방향(DR3))에 대하여 대략 ±5°이상의 각도를 가지고 기울어진 것을 의미할 수 있다. 일 예로, 경사형 측벽을 포함한 발광 소자(LE)의 하부면과 측벽이 이루는 테이퍼 각도는 85°보다 작거나 95 °보다 큰 범위에 속할 수 있다. 또한, 실시예들을 설명함에 있어서, 발광 소자(LE)의 측벽의 형태는 주로 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)의 측벽의 형태를 기준으로 한 것일 수 있다.
예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 보다 장파장의 광(일 예로, 적색 광)을 방출하며 발광층(EML)의 인듐(In) 함량이 가장 높은 제1 발광 소자(LE1)는, 경사형 측벽을 포함할 수 있다. 일 예로, 제1 발광 소자(LE1)(또는, 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)을 포함한, 제1 발광 소자(LE1)의 반도체층들)는 대략 사다리꼴의 단면 형태를 가질 수 있다. 제1 발광 소자(LE1)가 경사형 측벽을 포함할 경우, 제1 발광 소자(LE1)의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)의 측벽과, 제1 발광 소자(LE1)의 하부면(또는 제1 전극(BDE1), 및/또는 하부 기판(BPL))이 이루는 각도(θ1)는 85°보다 작거나 95 °보다 큰 범위에 속할 수 있다. 제1 발광 소자(LE1)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각은, 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)과 같이 경사형 측벽을 포함하거나, 제1 발광 소자(LE1)의 하부면에 대하여 실질적으로 수직인 수직형 측벽을 포함할 수 있다. 예를 들어, 제1 발광 소자(LE1)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각은 테이퍼 각도를 가지거나 가지지 않을 수 있고, 그 형태가 특별히 한정되지는 않는다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 가장 짧은 파장대역의 광을 방출하거나, 발광층(EML)의 인듐(In) 함량이 가장 낮은 발광 소자(LE)는 수직형 측벽을 포함할 수 있다. 실시예들을 설명함에 있어서, "수직형 측벽"이라 함은, 각 발광 소자(LE)의 하부면(또는 상부면)과 수직인 방향(일 예로, 제3 방향(DR3))에 대하여 소정 범위의 각도, 일 예로, 대략 ±5°이내의 각도를 가지며 해당 발광 소자(LE)의 하부면이나 상부면에 대하여 실질적으로 수직인 측벽을 의미할 수 있다. 예를 들어, 발광 소자(LE)가 수직형 측벽을 포함한다고 함은, 상기 발광 소자(LE)의 측벽이 상기 발광 소자(LE)의 하부면(또는 상부면)에 대하여 실질적으로 수직인 것을 의미할 수 있다. 일 예로, 수직형 측벽을 포함한 발광 소자(LE)의 하부면과 측벽이 이루는 각도는 대략 85° 내지 95 °의 범위에 속할 수 있다.
예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 보다 단파장의 광(일 예로, 청색 광)을 방출하며 발광층(EML)의 인듐(In) 함량이 가장 낮은 제2 발광 소자(LE2)는, 수직형 측벽을 포함할 수 있다. 일 예로, 제2 발광 소자(LE2)는 대략 직사각형 또는 정사각형의 단면 형태를 가질 수 있고, 제2 발광 소자(LE2)의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)의 측벽과, 제2 발광 소자(LE2)의 하부면(또는 제2 전극(BDE2) 및/또는 하부 기판(BPL))이 이루는 각도(θ2)는 85° 내지 95 °의 범위에 속할 수 있다. 일 예로, 제2 발광 소자(LE2)의 측벽과 하부면이 이루는 각도는 대략 90°일 수 있다. 제2 발광 소자(LE2)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각은, 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)과 같이 수직형 측벽을 포함하거나, 제2 발광 소자(LE2)의 하부면에 대하여 테이퍼 각도를 가지는 경사형 측벽을 포함할 수 있다. 예를 들어, 제2 발광 소자(LE2)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각의 형태가 특별히 한정되지는 않는다.
제1 발광 소자(LE1) 및 제2 발광 소자(LE2)와 비교하여, 중간 파장의 광(일 예로, 녹색 광)을 방출하는 제3 발광 소자(LE3)는, 경사형 측벽을 포함하거나 수직형 측벽을 포함할 수 있다. 일 예로, 제3 발광 소자(LE3)는 대략 직사각형 또는 정사각형의 단면 형태를 가질 수 있고, 제3 발광 소자(LE3)의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)의 측벽과, 제3 발광 소자(LE3)의 하부면(또는 제3 전극(BDE3) 및/또는 하부 기판(BPL))이 이루는 각도(θ3)는 85° 내지 95 °의 범위에 속할 수 있다. 제3 발광 소자(LE3)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각은, 수직형 측벽을 포함하거나, 경사형 측벽을 포함할 수 있다.
일 실시예에서, 수직형 측벽을 포함하는 발광 소자(LE)는, 반도체 기판 상에서 형성된(일 예로, 에피택셜 성장된), 반도체층들(일 예로, 반도체 박막층 또는 에피층)을, 상기 반도체 기판 상에서, 또는 하부 기판(BPL) 상에 배치한 상태에서, 일차적으로 식각함에 의해 먼저 경사형 측벽을 포함하는 형태로 형성된 이후, 습식 처리(wet treatment) 등과 같은 추가적인 공정을 거쳐 수직형 측벽을 포함하는 형태로 형성될 수 있다. 습식 처리 공정 등을 통해 발광 소자(LE)의 표면(일 예로, 식각 공정에서 플라즈마에 노출된 측면)을 다듬고, 표면 결함을 줄일 수 있다. 이에 따라, 수직형 측벽을 포함하는 발광 소자(LE)의 경우, 표면 결함에 의한 전자와 정공의 비발광 재결합을 줄이고, 발광 소자(LE)의 효율(일 예로, 발광 효율)을 높일 수 있다.
일 실시예에서, 경사형 측벽을 포함하는 발광 소자(LE)는, 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)을 형성하기 위한 반도체층들을 식각함에 의해 경사형 측벽을 포함하는 형태로 제조 또는 형성될 수 있고, 상술한 습식 처리 등과 같은 추가적인 공정을 거치지 않고 제조 또는 형성될 수 있다. 이에 따라, 경사형 측벽을 포함하는 발광 소자(LE)의 경우, 추가적인 공정을 거치면서 발생할 수 있는 발광층(EML) 등의 부피 손실을 저감 또는 방지할 수 있고, 상대적으로 큰 크기로 형성될 수 있다. 예를 들어, 경사형 측벽을 포함하는 발광 소자(LE)는, 평면 상에서 보았을 때, 수직형 측벽을 포함하는 발광 소자(LE)에 비해 큰 크기로 형성될 수 있다. 발광층(EML)의 면적이 증가 또는 확보됨에 따라, 발광 소자(LE)의 광 효율을 높일 수 있다. 일 예로, 평면 상에서 보았을 때, 제1 발광 소자(LE1)의 크기는, 제2 발광 소자(LE2)의 크기 및/또는 제3 발광 소자(LE3)의 크기보다 클 수 있다. 다만, 실시예들이 이에 한정되지는 않으며, 발광 소자들(LE) 각각의 평면 형태나 상대적 크기 등은 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 경사형 측벽을 포함하는 발광 소자(LE)는 발광층(EML)의 인듐(In) 함량이 비교적 높은 발광 소자(LE)일 수 있다. 발광층(EML)의 인듐(In) 함량이 높을 경우, 발광층(EML)의 내부에서 발생하는 인듐 뭉침(Indium localization)으로 인해 캐리어가 표면으로 이동하는 비율이 감소할 수 있다. 이에 따라, 발광 소자(LE)의 표면 결함에 따른 영향성이 낮아질 수 있다. 예를 들어, 인듐(In) 함량이 높은 발광층(EML)을 포함한 발광 소자(LE)의 경우, 습식 처리 등과 같은 추가적인 공정을 거치지 않더라도 표면 결함에 의한 발광 소자(LE)의 효율 감소량은 미미할 수 있다. 또한, 추가적인 공정을 생략하거나 최소화함에 따라, 발광층(EML) 등의 부피 손실을 방지 또는 저감하여 발광 소자(LE)의 효율(일 예로, 발광 효율)을 높일 수 있다.
상술한 바와 같이, 실시예들에서는 각각의 발광 소자(LE)에서 방출되는 광의 파장대역, 및/또는 발광층(EML)의 인듐(In) 함량 등에 따라 서로 다른 색의 광을 방출하는 적어도 두 종류의 발광 소자들(LE)(일 예로, 제1 발광 소자(LE1)와 제2 발광 소자(LE2))을 서로 다른 구조 및/또는 형태로 형성할 수 있다. 예를 들어, 발광 소자들(LE)의 종류에 따라 습식 처리 등의 공정을 선택적으로 실시하여 발광 소자들(LE)을 서로 다른 형태로 형성할 수 있다. 또는, 습식 처리 공정이 실시되는 정도(일 예로, 공정 시간이나 강도) 등을 조절하여 발광 소자들(LE)의 표면 특성이나 형태 등을 조절할 수도 있다. 이에 따라, 발광 소자들(LE) 각각의 특성에 맞춰 발광 소자들(LE)의 발광 효율을 개선 또는 최적화하고, 발광 소자들(LE) 및 이를 포함한 화소(PX)의 광 효율을 높일 수 있다.
일 예로, 표면 결함에 상대적으로 둔감할 수 있는 제1 발광 소자(LE1)는 습식 처리 등의 추가적인 공정을 거치지 않고 경사형 측벽을 포함하는 형태로 제조 또는 형성됨으로써, 제1 발광 소자(LE1)의 발광층(EML)의 크기가 감소하는 것을 방지 또는 최소화할 수 있다. 또한, 표면 결함에 상대적으로 민감할 수 있는 제2 발광 소자(LE2)는 습식 처리 등의 추가적인 공정을 거쳐 손상된 표면을 다듬고 수직형 측벽을 포함하는 형태로 제조 또는 형성됨으로써, 제2 발광 소자(LE2)의 표면 결함을 저감 또는 최소화할 수 있다.
또한, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3)은 발광 소자층(LEL) 내에서 서로 다른 층에 배치될 수 있고, 개별적으로 식각 또는 형성될 수 있다. 일 실시예에서, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3)은, 각각의 반도체 기판 상에서 에피택셜 성장에 의해 형성된 각각의 반도체층들(일 예로, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3) 각각의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2) 등을 형성하기 위하여 순차적으로 형성된 에피층)을 하부 기판(BPL) 상에 배치 또는 본딩한 이후 상기 반도체층들을 식각함에 의해 경사형 측벽 또는 수직형 측벽을 포함하는 형태로 제조 또는 형성될 수 있다. 다른 실시예에서, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3) 중 적어도 하나는, 각각의 반도체 기판 상에서 경사형 측벽 또는 수직형 측벽을 포함하도록 식각된 이후 하부 기판(BPL) 상에 배치 또는 본딩될 수 있다.
일 실시예에서, 발광 소자들(LE)을 형성하기 위한 반도체층들의 배치 순서나, 식각 공정과 본딩 공정의 실시 순서 등에 따라 발광 소자들(LE)의 단면 형태나 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2) 등의 적층 순서가 변경될 수 있다. 일 예로, 제1 반도체층(SEM1)을 형성하기 위한 반도체층(일 예로, n형 반도체층)이 제2 반도체층(SEM2)을 형성하기 위한 반도체층(일 예로, p 형 반도체층)보다 하부에 배치된 상태에서 반도체층들이 식각될 경우, 제1 반도체층(SEM1)의 면적이 제2 반도체층(SEM2)의 면적보다 큰 형태를 가질 수 있다. 반대로, 제2 반도체층(SEM2)을 형성하기 위한 반도체층이 제1 반도체층(SEM1)을 형성하기 위한 반도체층보다 하부에 배치된 상태에서 반도체층들이 식각될 경우, 제2 반도체층(SEM2)의 면적이 제1 반도체층(SEM1)의 면적보다 큰 형태를 가질 수 있다. 예를 들어, 습식 처리 공정 등을 거치지 않거나 습식 처리 공정의 시간 등을 단축하여 경사형 측벽을 포함하도록 형성되는 제1 발광 소자(LE1)는, 테이퍼 형태 또는 역테이퍼 형태의 단면 형태를 가질 수 있다. 경사형 측벽을 포함한 발광 소자(LE)의 배치 방향이나 단면 형태 등을 제어함으로써, 집광 방향 등의 출광 특성을 적절히 제어 또는 변경할 수도 있다.
일 실시예에서, 발광 소자층(LEL)의 전극들은, 발광 소자들(LE)의 양단에 전기적으로 연결되는 화소 전극들(ET)과 연결 전극들(CNE), 발광 소자들(LE)과 화소 전극들(ET)의 사이에 전기적으로 연결되는 전극들(BDE), 및 연결 전극들(CNE)을 통해 발광 소자들(LE)의 일단에 전기적으로 연결되는 공통 전극(CE)을 포함할 수 있다. 도 4 및 도 5에서는 공통 전극(CE)이 연결 전극들(CNE)을 경유하여 발광 소자들(LE)에 연결되는 실시예를 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 공통 전극(CE)이 발광 소자들(LE)에 직접 접촉 또는 연결되거나, 공통 전극(CE)과 연결 전극들(CNE)이 하나의 전극으로 통합될 수도 있다. 또한, 도 4 및 도 5에서는 하부 기판(BPL)을 덮는 하부 절연층(BIL) 상에 전극들(BDE)을 배치하고, 상기 전극들(BDE)에 의해 발광 소자들(LE)을 하부 기판(BPL)과 결합한 구조의 표시 장치(10)를 도시하였지만, 실시예들에 따른 표시 장치(10)의 구조가 이에 한정되지는 않는다. 예를 들어, 본딩 방식을 사용하지 않고 다른 연결 전극들이나 배선들을 활용하여 발광 소자들(LE)을 하부 기판(BPL) 상에 적절히 배치할 수도 있다.
일 실시예에서, 발광 소자층(LEL)의 절연층들은, 하부 기판(BPL) 상에 순차적으로 배치된, 하부 절연층(BIL), 제1 절연층(IL1), 제1 층간 절연층(INL1), 제2 절연층(IL2), 제3 절연층(IL3) 및 상부 절연층(UIL)을 포함할 수 있다. 발광 소자층(LEL)의 절연층들 각각은 적어도 하나의 절연 물질을 포함한 단일층 또는 다중층으로 이루어질 수 있다. 일 실시예에서, 발광 소자층(LEL)의 절연층들 각각은 무기 절연 물질(일 예로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlxOy), 알루미늄 질화물(AlNx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 티타늄 산화물(TiOx), 또는 이외의 다른 무기 절연 물질)을 포함한 무기 절연층을 포함할 수 있으나, 이에 한정되지는 않는다.
화소 전극들(ET)과 공통 전극(CE)은 하부 기판(BPL) 상에 배치될 수 있다. 화소 전극들(ET)과 공통 전극(CE)은 도전 물질을 포함할 수 있다. 일 예로, 화소 전극들(ET)과 공통 전극(CE)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag), 또는 이외의 다른 금속 중 적어도 하나를 포함할 수 있다.
화소 전극들(ET)은 하부 기판(BPL)과 전극들(BDE)의 사이에 배치되어, 하부 기판(BPL)과 전극들(BDE)을 연결할 수 있다. 예를 들어, 화소 전극들(ET)은 화소 회로들(PXC) 각각의 접촉 단자(CT)와 화소 회로들(PXC) 각각에 대응하는 전극(BDE)의 사이에 전기적으로 연결될 수 있다.
화소 전극들(ET)은 발광 소자층(LEL)의 절연층들 중 적어도 하나를 관통하여 하부 기판(BPL)의 접촉 단자들(CT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소(PX1)의 제1 화소 전극(ET1)은, 하부 절연층(BIL)을 관통하여 제1 화소(PX1)의 제1 화소 회로(PXC1)에 연결된 접촉 단자(CT)에 전기적으로 연결될 수 있다. 또한, 제1 화소(PX1)의 제1 화소 전극(ET1)은, 하부 절연층(BIL) 상에 배치된 제1 화소(PX1)의 제1 전극(BDE1)에 전기적으로 연결되고, 상기 제1 전극(BDE1)을 통해 제1 화소(PX1)의 제1 발광 소자(LE1)에 전기적으로 연결될 수 있다. 제1 화소(PX1)의 제2 화소 전극(ET2)은, 하부 절연층(BIL), 제1 절연층(IL1), 제1 층간 절연층(INL1), 제2 절연층(IL2) 및 제2 층간 절연층(INL2)을 관통하여 제1 화소(PX1)의 제2 화소 회로(PXC2)에 연결된 접촉 단자(CT)에 전기적으로 연결될 수 있다. 또한, 제1 화소(PX1)의 제2 화소 전극(ET2)은, 제2 층간 절연층(INL2) 상에 배치된 제1 화소(PX1)의 제2 전극(BDE2)에 전기적으로 연결되고, 상기 제2 전극(BDE2)을 통해 제1 화소(PX1)의 제2 발광 소자(LE2)에 전기적으로 연결될 수 있다. 제1 화소(PX1)의 제3 화소 전극(ET3)은, 하부 절연층(BIL), 제1 절연층(IL1) 및 제1 층간 절연층(INL1)을 관통하여 제1 화소(PX1)의 제3 화소 회로(PXC3)에 연결된 접촉 단자(CT)에 전기적으로 연결될 수 있다. 또한, 제1 화소(PX1)의 제3 화소 전극(ET3)은, 제1 층간 절연층(INL1) 상에 배치된 제1 화소(PX1)의 제3 전극(BDE3)에 전기적으로 연결되고, 상기 제3 전극(BDE3)을 통해 제1 화소(PX1)의 제3 발광 소자(LE3)에 전기적으로 연결될 수 있다. 같은 방식으로, 제2 화소(PX2)를 비롯한 다른 화소들(PX)의 화소 전극들(ET)은, 각각의 화소 회로들(PXC)의 접촉 단자들(CT)과 각각의 발광 소자들(LE)의 사이에 전기적으로 연결될 수 있다.
공통 전극(CE)은, 발광 소자층(LEL)의 절연층들 중 적어도 하나를 관통하여, 하부 기판(BPL)의 공통 전압 배선(PL)과 연결 전극들(CNE)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CE)은, 하부 절연층(BIL), 제1 절연층(IL1), 제1 층간 절연층(INL1), 제2 절연층(IL2), 제2 층간 절연층(INL2) 및 제3 절연층(IL3)을 관통할 수 있다.
전극들(BDE)은 발광 소자들(LE)의 하부에 배치될 수 있다. 전극들(BDE)은 각각의 발광 소자들(LE)의 제1 접촉 전극들(CTE1)(또는 제1 반도체층들(SEM1))에 전기적으로 연결될 수 있다. 일 실시예에서, 전극들(BDE)은, 제3 방향(DR3)을 따라 하부 기판(BPL) 상에 순차적으로 배치 또는 적층되는 제1 전극들(BDE1), 제3 전극들(BDE3) 및 제2 전극들(BDE2)을 포함할 수 있다. 예를 들어, 화소들(PX)의 제1 전극들(BDE1)은 하부 절연층(BIL) 상에 서로 분리되어 배치되고, 화소들(PX)의 제2 전극들(BDE2)은 제2 층간 절연층(INL2) 상에 서로 분리되어 배치되며, 화소들(PX)의 제3 전극들(BDE3)은 제1 층간 절연층(INL1) 상에 서로 분리되어 배치될 수 있다. 제1 전극들(BDE1), 제3 전극들(BDE3) 및 제2 전극들(BDE2)의 배치 순서나 적층 순서는 실시예들에 따라 달라질 수 있다.
전극들(BDE)은 발광 소자들(LE)을 하부 기판(BPL) 상에 안정적으로 배치하기 위한 도전 물질을 포함할 수 있다. 일 실시예에서, 본딩 공정에 의해 발광 소자들(LE)을 하부 기판(BPL) 상에 배치할 경우, 전극들(BDE)은 본딩 공정에 적합한 도전 물질, 일 예로, 공융 금속(eutectic metal)이나 본딩 공정이 가능한 투명 도전 물질을 포함할 수 있다. 다만, 실시예들이 이에 한정되지는 않으며, 발광 소자들(LE)은 다른 방식의 공정에 의해 하부 기판(BPL) 상에 배치될 수도 있다. 이 경우, 전극들(BDE)의 형성에 이용되는 도전 물질의 종류가 특별히 한정되지는 않는다. 이하에서는 전극들(BDE)과 관련한 실시예로서, 상기 전극들(BDE)이 본딩 공정이 가능한 도전 물질을 포함하는 실시예를 개시하기로 한다.
일 실시예에서, 전극들(BDE) 중 최하부에 배치되는 전극들(BDE)은, 본딩 공정에 적합한 적어도 하나의 금속을 포함한 본딩 금속층과 상기 본딩 금속층의 적어도 일면에 배치된 캡핑층을 포함할 수 있다. 일 예로, 제1 전극들(BDE1) 각각은, 티타늄(Ti) 또는 이외의 다른 배리어 물질(일 예로, 확산 방지 물질)을 포함하는 제1 캡핑층, 금(Au)-주석(Sn) 합금 또는 이외의 다른 본딩 금속을 포함하는 본딩 금속층, 티타늄(Ti) 또는 이외의 다른 배리어 물질을 포함하는 제2 캡핑층이 순차적으로 적층된 다중층으로 이루어질 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 전극들(BDE1) 각각은, 알루미늄(Al)과 같이 반사율이 높은 금속을 포함한 반사층을 더 포함할 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 적어도 하나의 발광 소자(LE) 상에 배치되는 전극들(BDE)은 본딩 공정이 가능한 투명 도전 물질을 포함할 수 있다. 예를 들어, 제2 전극들(BDE2) 및 제3 전극들(BDE3)은, ITO(Indium Tin Oxide)나 ZnO(Zinc Oxide)와 같은 투명 도전성 산화물, 또는 이외의 다른 투명 도전 물질을 포함할 수 있다. 이에 따라, 제1 발광 소자들(LE1)에서 방출되는 광이 제2 전극들(BDE2) 및 제3 전극들(BDE3)을 투과할 수 있다.
연결 전극들(CNE)은 발광 소자들(LE)의 상부에 배치될 수 있다. 도 4 및 도 5에서는 연결 전극들(CNE)이 각각의 발광 소자들(LE) 상에 전면적으로 배치된 실시예를 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 연결 전극들(CNE)은 각각의 발광 소자들(LE)의 일 부분 상에만 국부적으로 배치될 수도 있다.
연결 전극들(CNE)은, 제1 연결 전극들(CNE1), 제2 연결 전극들(CNE2) 및 제3 연결 전극들(CNE3)을 포함할 수 있다. 제1 연결 전극들(CNE1)은 제1 발광 소자들(LE1) 및 제1 절연층(IL1) 상에 배치될 수 있다. 제1 연결 전극들(CNE1)은 제1 발광 소자들(LE1)을 공통 전극(CE)에 전기적으로 연결할 수 있다. 제2 연결 전극들(CNE2)은 제2 발광 소자들(LE2) 및 제3 절연층(IL3) 상에 배치될 수 있다. 제2 연결 전극들(CNE2)은 제2 발광 소자들(LE2)을 공통 전극(CE)에 전기적으로 연결할 수 있다. 제3 연결 전극들(CNE3)은 제3 발광 소자들(LE3) 및 제2 절연층(IL2) 상에 배치될 수 있다. 제3 연결 전극들(CNE3)은 제3 발광 소자들(LE3)을 공통 전극(CE)에 전기적으로 연결할 수 있다.
연결 전극들(CNE)은 금속, 금속 산화물 또는 이외의 다른 도전 물질을 포함할 수 있다. 일 실시예에서, 연결 전극들(CNE)은 투명 도전 물질(일 예로, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물, 또는 이외의 다른 투명 도전 물질)을 포함할 수 있으나, 이에 한정되지는 않는다.
하부 절연층(BIL)은 하부 기판(BPL) 상에 배치될 수 있다. 하부 절연층(BIL)은 하부 기판(BPL)의 접촉 단자들(CT) 및 공통 전압 배선(PL)을 노출하는 개구부들(일 예로, 컨택홀들 또는 비아홀들)을 포함할 수 있다. 상기 개구부들 내에 화소 전극들(ET)과 공통 전극(CE)의 적어도 일 부분이 배치될 수 있다. 예를 들어, 하부 절연층(BIL)은 화소 전극들(ET)과 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
제1 절연층(IL1)은 하부 절연층(BIL) 상에 배치될 수 있다. 제1 절연층(IL1)은, 제1 전극들(BDE1)과 제1 발광 소자들(LE1)을 둘러쌀 수 있다. 제1 절연층(IL1)은, 화소 전극들(ET)(일 예로, 제2 화소 전극들(ET2)과 제3 화소 전극들(ET3))과 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
제1 층간 절연층(INL1)은 제1 절연층(IL1) 상에 배치될 수 있다. 제1 층간 절연층(INL1)은 제1 연결 전극들(CNE1)을 덮을 수 있다. 제1 층간 절연층(INL1)은 화소 전극들(ET)과 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
제2 절연층(IL2)은 제1 층간 절연층(INL1) 상에 배치될 수 있다. 제2 절연층(IL2)은, 제3 전극들(BDE3)과 제3 발광 소자들(LE3)을 둘러쌀 수 있다. 제2 절연층(IL2)은, 화소 전극들(ET)(일 예로, 제2 화소 전극들(ET2))과 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
제2 층간 절연층(INL2)은 제2 절연층(IL2) 상에 배치될 수 있다. 제2 층간 절연층(INL2)은 제3 연결 전극들(CNE3)을 덮을 수 있다. 제2 층간 절연층(INL2)은 화소 전극들(ET)과 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
제3 절연층(IL3)은 제2 층간 절연층(INL2) 상에 배치될 수 있다. 제3 절연층(IL3)은, 제2 전극들(BDE2)과 제2 발광 소자들(LE2)을 둘러쌀 수 있다. 제3 절연층(IL3)은, 공통 전극(CE)의 적어도 일 부분을 둘러쌀 수 있다.
상부 절연층(UIL)은 제3 절연층(IL3) 상에 배치될 수 있다. 상부 절연층(UIL)은 발광 소자층(LEL)의 최상부에 배치되는 절연층으로서, 발광 소자층(LEL)에 배치된 발광 소자들(LE), 전극들 및/또는 배선들을 덮을 수 있다. 예를 들어, 상부 절연층(UIL)은 제2 연결 전극들(CNE2)과 공통 전극(CE)을 덮을 수 있다.
도 6은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 예를 들어, 도 6은 도 3의 X3-X3'선에 대응하는 표시 영역(DA)의 일 부분에 대한 단면의 일 실시예를 보여준다.
이하의 실시예들을 설명함에 있어서, 앞서 설명한 적어도 하나의 실시예와 실질적으로 동일 또는 유사한 구성에 대한 중복적인 설명은 생략한다. 예를 들어, 도 3 및 도 6의 실시예를 설명함에 있어서, 도 2, 도 4 및 도 5의 실시예와 실질적으로 동일 또는 유사한 구성에 대한 상세한 설명은 생략한다.
도 3 및 도 6을 참조하면, 각각의 화소(PX)에서 제2 화소 전극(ET2)은 제1 발광 소자(LE1)와 제3 발광 소자(LE3)를 관통하여 제2 전극(BDE2)에 연결될 수 있다. 예를 들어, 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 각각은 제2 화소 전극(ET2)이 배치되는 위치에서 제2 화소 전극(ET2)의 면적보다 넓게 개구된 개구부를 포함할 수 있다. 유사하게, 제1 전극(BDE1), 제1 연결 전극(CNE1), 제3 전극(BDE3) 및 제3 연결 전극(CNE3)은 제2 화소 전극(ET2)이 배치되는 위치에서 제2 화소 전극(ET2)의 면적보다 넓게 개구될 수 있다. 제2 화소 전극(ET2)은 상기 개구부 내에 배치되며, 절연층(일 예로, 제2 층간 절연층(INL2)의 일 부분)으로 감싸질 수 있다. 이에 따라, 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)와 제2 화소 전극(ET2) 사이의 전기적 안정성(일 예로, 절연성)을 확보할 수 있다.
같은 방식으로, 각각의 화소(PX)에서 제3 화소 전극(ET3)은 제1 발광 소자(LE1)를 관통하여 제3 전극(BDE3)에 연결될 수 있다. 예를 들어, 제1 발광 소자(LE1)는 제3 화소 전극(ET3)이 배치되는 위치에서 제3 화소 전극(ET3)의 면적보다 넓게 개구된 개구부를 포함할 수 있다. 유사하게, 제1 전극(BDE1)과 제1 연결 전극(CNE1)은 제3 화소 전극(ET3)이 배치되는 위치에서 제3 화소 전극(ET3)의 면적보다 넓게 개구될 수 있다. 제3 화소 전극(ET3)은 상기 개구부 내에 배치되며, 절연층(일 예로, 제1 층간 절연층(INL1)의 일 부분)으로 감싸질 수 있다. 이에 따라, 제1 발광 소자(LE1)와 제3 화소 전극(ET3) 사이의 전기적 안정성(일 예로, 절연성)을 확보할 수 있다.
도 7은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 8은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 예를 들어, 도 7 및 도 8은 도 2의 X1-X1'선에 대응하는 표시 영역(DA)의 일 부분에 대한 단면의 실시예들을 보여준다. 도 7 및 도 8은 제3 발광 소자(LE3)와 관련하여 도 4 및 도 5의 실시예들과 상이한 실시예들을 보여준다.
도 7 및 도 8을 참조하면, 제3 발광 소자(LE3)는 경사형 측벽을 포함할 수 있다. 예를 들어, 제3 발광 소자(LE3)는 대략 사다리꼴의 단면 형태를 가질 수 있다. 제3 발광 소자(LE3)가 경사형 측벽을 포함할 경우, 제3 발광 소자(LE3)의 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)의 측벽과, 제3 발광 소자(LE3)의 하부면(또는 제3 전극(BDE3) 및/또는 하부 기판(BPL))이 이루는 각도(θ3)는 85°보다 작거나 95 °보다 큰 범위에 속할 수 있다. 제3 발광 소자(LE3)의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2) 각각은, 제1 반도체층(SEM1), 발광층(EML) 및 제2 반도체층(SEM2)과 같이 경사형 측벽을 포함하거나, 제3 발광 소자(LE3)의 하부면에 대하여 실질적으로 수직인 수직형 측벽을 포함할 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이 제1 발광 소자(LE1)의 측벽과 제3 발광 소자(LE3)의 측벽은 실질적으로 동일한 기울기를 가질 수 있다. 일 예로, 제1 발광 소자(LE1)의 측벽과 제3 발광 소자(LE3)의 측벽은 60°의 각도에 대응하는 경사면일 수 있다.
다른 실시예에서, 도 8에 도시된 바와 같이 제1 발광 소자(LE1)의 측벽과 제3 발광 소자(LE3)의 측벽은 상이한 기울기를 가질 수 있다. 예를 들어, 제3 발광 소자(LE3)의 측벽이 제3 발광 소자(LE3)의 하부면과 이루는 각도(θ3)는, 제1 발광 소자(LE1)의 측벽이 제1 발광 소자(LE1)의 하부면과 이루는 각도(θ1)와 제2 발광 소자(LE2)의 측벽이 제2 발광 소자(LE2)의 하부면과 이루는 각도(θ2)의 사이 값을 가질 수 있다. 일 예로, 제1 발광 소자(LE1)의 측벽과 제3 발광 소자(LE3)의 측벽은 각각 60° 및 75°의 각도에 대응하는 경사면일 수 있고, 제2 발광 소자(LE2)의 측벽은 하부면과 직각을 이룰 수 있다. 이외에도 제1 발광 소자(LE1)의 측벽과 제3 발광 소자(LE3)의 측벽의 기울기는 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제3 발광 소자(LE3)는 습식 처리 등의 공정을 거쳐 제1 발광 소자(LE1)의 측벽보다 큰 기울기를 가지는 측벽을 포함하도록 제조될 수 있다. 또한, 제3 발광 소자(LE3)는 제2 발광 소자(LE2)의 습식 처리 공정 시간에 비해 짧은 시간 동안 진행되는 습식 처리 공정 등에 의해 제2 발광 소자(LE2)의 측벽보다 작은 기울기를 가지는 측벽을 포함하도록 제조될 수 있다. 이에 따라, 제3 발광 소자(LE3)는 제1 발광 소자(LE1)보다는 감소 또는 완화된 표면 결함을 가질 수 있고, 제2 발광 소자(LE2)보다는 큰 면적을 가질 수 있다. 다만, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)의 형태나 측벽의 기울기 등을 차등화하기 위한 방법이 이에 한정되지는 않는다. 또한, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)의 상대 크기(일 예로, 면적)가 측벽의 형태로만 결정되는 것은 아니며, 이는 실시예들에 따라 다양하게 달라질 수 있다.
도 9는 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 10은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 11은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 예를 들어, 도 9, 도 10 및 도 11은 도 2의 X1-X1'선에 대응하는 표시 영역(DA)의 일 부분에 대한 단면의 실시예들을 보여준다. 도 9, 도 10 및 도 11은 발광 소자들(LE)의 배치 방향이나 단면 형태와 관련하여 각각 도 4, 도 7 및 도 8의 실시예들과 상이한 실시예들을 보여준다.
도 9, 도 10 및 도 11을 참조하면, 경사형 측벽을 포함한 발광 소자들(LE)은 역테이퍼의 단면 형태를 가질 수 있다. 일 예로, 제1 발광 소자들(LE1) 및/또는 제3 발광 소자들(LE3)은, 하부 기판(BPL) 상에 본딩되기 이전에 경사형 측벽을 포함하도록 식각된 이후 제1 접촉 전극(CTE1)(또는 제1 반도체층(SEM1))이 각각의 전극(BDE)에 연결되도록 하부 기판(BPL) 상에 본딩 또는 배치될 수 있다.
일 실시예에서, 발광 소자들(LE) 각각의 제1 반도체층(SEM1)은, p형 반도체층일 수 있고, 제1 화소 전극(ET1), 제2 화소 전극(ET2) 또는 제3 화소 전극(ET3)에 전기적으로 연결될 수 있다. 또한, 발광 소자들(LE) 각각의 제2 반도체층(SEM2)은, n형 반도체층일 수 있고, 공통 전극(CE)에 전기적으로 연결될 수 있다. 이 경우, 표시 장치(10)는 커먼 캐소드 구조로 형성될 수 있다.
다른 실시예에서, 발광 소자들(LE) 각각의 제1 반도체층(SEM1)은, n형 반도체층일 수 있고, 제1 화소 전극(ET1), 제2 화소 전극(ET2) 또는 제3 화소 전극(ET3)에 전기적으로 연결될 수 있다. 또한, 발광 소자들(LE) 각각의 제2 반도체층(SEM2)은, p형 반도체층일 수 있고, 공통 전극(CE)에 전기적으로 연결될 수 있다. 이 경우, 표시 장치(10)는 커먼 애노드 구조로 형성될 수 있다.
도 12 내지 도 16은 일 실시예에 따른 발광 소자들을 포함한 표시 장치의 제조 방법을 보여주는 단면도들이다. 예를 들어, 도 12 내지 도 16은 일 실시예에 따른 발광 소자들(LE)을 포함한 표시 장치(10)의 제조 단계들 중, 경사형 측벽 또는 수직형 측벽을 포함한 발광 소자들(LE)을 형성하는 단계들을 보여준다.
도 12를 참조하면, 베이스 기판(BL) 상에, 에피층(EPIL)을 형성 또는 배치할 수 있다. 일 실시예에서, 에피층(EPIL) 상에 접촉 전극(CTE)(일 예로, 제1 접촉 전극(CTE1) 또는 제2 접촉 전극(CTE2))을 형성하기 위한 도전층(CDL)을 더 형성할 수 있다.
베이스 기판(BL)은, 에피층(EPIL)을 형성하기 위한 반도체 기판이거나, 에피층(EPIL)이 본딩 또는 전사된 하부 기판(BPL)일 수 있다. 예를 들어, 에피층(EPIL)이 성장된 반도체 기판 상에서 에피층(EPIL)을 식각하거나, 본딩 공정(일 예로, 웨이퍼-투-웨이퍼 방식의 본딩 공정) 등에 의해 에피층(EPIL)을 하부 기판(BPL) 상에 배치한 이후 에피층(EPIL)을 식각할 수 있다.
일 실시예에서, 베이스 기판(BL)이 에피층(EPIL)을 형성하기 위한 반도체 기판일 경우, 베이스 기판(BL)은 에피택셜 성장에 적합한 성장 기판일 수 있다. 예를 들어, 베이스 기판(BL)은 GaAs, 실리콘(Si),　사파이어(Sapphire), SiC,　GaN 또는 ZnO 등의 물질을 포함할 수 있다. 일 예로, 베이스 기판(BL)은 실리콘 또는　사파이어 기판일 수 있다. 발광 소자들(LE)을 제조하기 위한 에피층(EPIL)의 에피택셜 성장이 원활히 이루어질 수 있는 경우, 베이스 기판(BL)의 종류나 물질이 특별히 한정되지는 않는다.
다른 실시예에서, 베이스 기판(BL)이 표시 장치(10)의 하부 기판(BPL)(또는 다수의 표시 장치들(10)을 동시에 형성하기 위한 다수의 셀 영역들을 포함한 기판)일 경우, 상기 하부 기판(BPL)과 에피층(EPIL)의 사이에는, 적어도 하나의 절연층, 발광 소자들(LE)에 연결될 화소 전극들(ET) 및/또는 공통 전극(CE), 발광 소자들(LE)의 하부에 배치되는 전극들(BDE)(또는 전극들(BDE)을 형성하기 위한 본딩층), 및/또는 발광 소자들(LE)의 제1 접촉 전극들(CTE1)(또는 제1 접촉 전극들(CTE1)을 형성하기 위한 도전층) 등이 배치되어 있을 수 있다.
에피층(EPIL)은 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 또는 제3 발광 소자들(LE3)의 제1 반도체층들(SEM1), 발광층들(EML) 및 제2 반도체층들(SEM2)을 형성하기 위한 반도체층들을 포함할 수 있다. 예를 들어, 에피층(EPIL)은 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 또는 제3 발광 소자들(LE3)의 제1 반도체층들(SEM1), 발광층들(EML) 및 제2 반도체층들(SEM2)을 형성하기 위한 제1 에피층, 제2 에피층 및 제3 에피층을 포함한 다중층으로 이루어질 수 있다.
도전층(CDL)은 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 또는 제3 발광 소자들(LE3)의 제1 접촉 전극들(CTE1) 또는 제2 접촉 전극들(CTE2)을 형성하기 위한 도전 물질을 포함할 수 있다. 발광 소자층(LEL)에 배치되는 발광 소자들(LE)의 배치 방향에 따라 도전층(CDL)으로부터 형성된 접촉 전극들(일 예로, 도 14의 접촉 전극들(CTE))은, 각각의 전극들(BDE) 상에 배치되는 제1 접촉 전극들(CTE1)이 되거나, 각각의 연결 전극들(CNE)에 연결되는 제2 접촉 전극들(CTE2)이 될 수 있다.
도 13 내지 도 15를 참조하면, 도전층(CDL) 상에 마스크(MK)를 배치하고, 에피층(EPIL)과 도전층(CDL)을 식각함에 의해, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 또는 제3 발광 소자들(LE3)의 반도체층들(SEM) 및 접촉 전극들(CTE)을 형성할 수 있다. 마스크(MK)는 형성하고자 하는 발광 소자들(LE)의 크기 및 형태에 대응하는 크기 및 형태를 가질 수 있다. 일 실시예에서, 마스크(MK)는 하드 마스크(HM)와 포토 레지스트 패턴(PR)을 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 마스크(MK)를 활용한 건식 식각 공정에 의해 에피층(EPIL)과 도전층(CDL)을 식각할 수 있다. 마스크(MK)는 에피층(EPIL)과 도전층(CDL)의 식각이 완료된 이후 제거될 수 있다.
일 실시예에서, 제1 발광 소자들(LE1)과 같이 경사형 측벽을 포함한 발광 소자들(LE)은 마스크(MK)를 사용하여 식각된 형태로 제조 또는 형성될 수 있다. 일 실시예에서, 제2 발광 소자들(LE2)과 같이 수직형 측벽을 포함한 발광 소자들(LE)은 추가적인 공정을 거쳐 제조 또는 형성될 수 있다.
도 16을 참조하면, 수직형 측벽을 포함한 발광 소자들(LE)은 습식 처리 등의 추가적인 공정을 거쳐 실질적으로 수직인 측벽을 포함하는 형태로 제조 또는 형성될 수 있다. 이에 따라, 에피층(EPIL)의 식각 공정 등에서 플라즈마에 노출되어 손상된 발광 소자들(LE)의 표면(일 예로, 측면)을 다듬고, 발광 소자들(LE)의 표면 결함을 저감할 수 있다.
일 실시예에서, 발광 소자들(LE)이 에피층(EPIL)이 형성되는 반도체 기판 상에서 식각된 경우, 발광 소자들(LE)을 하부 기판(BPL) 상에 배치(일 예로, 본딩)하고, 발광 소자들(LE)을 화소 전극들(ET)과 공통 전극(CE)에 연결하기 위한 화소 공정 등이 진행될 수 있다. 다른 실시예에서, 발광 소자들(LE)이 하부 기판(BPL) 상에서 식각된 경우, 발광 소자들(LE)에 연결되는 전극들(일 예로, 연결 전극들(CNE) 및/또는 공통 전극(CE))이나 발광 소자들(LE)을 덮는 절연층 등을 형성하기 위한 후속 화소 공정이 진행될 수 있다. 이에 따라, 앞서 설명한 실시예들에 따른 표시 장치(10)를 제조할 수 있다.
제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3)이 하부 기판(BPL) 상에서 서로 다른 층에 배치될 경우, 제1 발광 소자들(LE1), 제2 발광 소자들(LE2) 및 제3 발광 소자들(LE3)을 형성하기 위한 각각의 화소 공정(일 예로, 본딩 공정 및/또는 식각 공정)이 순차적 또는 연속적으로 진행될 수 있다. 예를 들어, 하부 기판(BPL) 상에 제1 발광 소자들(LE1)을 배치 또는 형성하기 위한 화소 공정이 진행된 이후, 제1 발광 소자들(LE1) 상에 제3 발광 소자들(LE3)을 배치 또는 형성하기 위한 화소 공정이 진행될 수 있다. 또한, 제1 발광 소자들(LE1) 상에 제3 발광 소자들(LE3)을 배치 또는 형성한 이후, 제3 발광 소자들(LE3) 상에 제2 발광 소자들(LE2)을 배치 또는 형성하기 위한 화소 공정은 순차적 또는 연속적으로 진행될 수 있다.
전술한 바와 같이, 실시예들에 따른 표시 장치(10) 및 그의 제조 방법에 따르면, 발광 소자층(LEL)에서 서로 다른 층에 배치되며 서로 다른 색의 광을 방출하는 발광 소자들(LE)은 차등화된 형상 또는 구조를 가질 수 있다. 예를 들어, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 상대적으로 표면 결함에 둔감한 제1 발광 소자(LE1)는 경사형 측벽을 포함하는 형태로 형성되고, 이에 따라 발광층(EML)의 면적이나 부피 손실을 방지 또는 저감할 수 있다. 또한, 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3) 중, 상대적으로 표면 결함에 민감한 제2 발광 소자(LE2)는 습식 처리 등의 추가적인 공정을 거쳐 표면 결함이 감소되며 이에 따라 수직형 측벽을 포함하는 형태로 형성될 수 있다. 제3 발광 소자(LE3)는 경사형 측벽을 포함하거나 수직형 측벽을 포함할 수 있다.
실시예들에 따르면, 발광 소자들(LE)의 특성에 맞춰 발광 소자들(LE)의 형상이나 구조를 차등화할 수 있다. 이에 의해, 발광 소자들(LE)의 효율을 개선 또는 최적화하고, 발광 소자들(LE) 및 이를 포함한 화소(PX)의 광 효율을 개선할 수 있다.
도 17은 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 스마트 워치를 보여주는 도면이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 스마트 기기 중 하나인 스마트 워치(1000_1)와 같은 전자 장치에 적용될 수 있다.
도 18과 도 19는 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 헤드 장착형 표시 장치를 보여주는 도면이다.
도 18과 도 19를 참조하면, 일 실시예에 따른 전자 장치, 일 예로, 헤드 장착형 표시 장치(1000_2)는 가상 현실 장치일 수 있다. 헤드 장착형 표시 장치(1000_2)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 표시 장치 수납부(1100), 수납부 커버(1200), 제1 접안 렌즈(1210), 제2 접안 렌즈(1220), 헤드 장착 밴드(1300), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 포함한다.
제1 표시 장치(10_2)는 사용자의 좌안에 영상을 제공하고, 제2 표시 장치(10_3)는 사용자의 우안에 영상을 제공한다.
제1 광학 부재(1510)는 제1 표시 장치(10_2)와 제1 접안 렌즈(1210) 사이에 배치될 수 있다. 제2 광학 부재(1520)는 제2 표시 장치(10_3)와 제2 접안 렌즈(1220) 사이에 배치될 수 있다. 제1 광학 부재(1510)와 제2 광학 부재(1520) 각각은 적어도 하나의 볼록 렌즈를 포함할 수 있다.
미들 프레임(1400)은 제1 표시 장치(10_2)와 제어 회로 보드(1600) 사이에 배치되고, 제2 표시 장치(10_3)와 제어 회로 보드(1600) 사이에 배치될 수 있다. 미들 프레임(1400)은 제1 표시 장치(10_2), 제2 표시 장치(10_3), 및 제어 회로 보드(1600)를 지지 및 고정하는 역할을 한다.
제어 회로 보드(1600)는 미들 프레임(1400)과 표시 장치 수납부(1100) 사이에 배치될 수 있다. 제어 회로 보드(1600)는 커넥터를 통해 제1 표시 장치(10_2) 및 제2 표시 장치(10_3)에 연결될 수 있다. 제어 회로 보드(1600)는 외부로부터 입력되는 영상 소스를 비디오 데이터로 변환하고, 비디오 데이터를 커넥터를 통해 제1 표시 장치(10_2)와 제2 표시 장치(10_3)에 전송할 수 있다.
제어 회로 보드(1600)는 사용자의 좌안에 최적화된 좌안 영상에 해당하는 비디오 데이터를 제1 표시 장치(10_2)로 전송하고, 사용자의 우안에 최적화된 우안 영상에 해당하는 비디오 데이터를 제2 표시 장치(10_3)로 전송할 수 있다. 또는, 제어 회로 보드(1600)는 동일한 비디오 데이터를 제1 표시 장치(10_2)와 제2 표시 장치(10_3)로 전송할 수 있다.
표시 장치 수납부(1100)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 수납하는 역할을 한다. 수납부 커버(1200)는 표시 장치 수납부(1100)의 개방된 일면을 덮도록 배치된다. 수납부 커버(1200)는 사용자의 좌안이 배치되는 제1 접안 렌즈(1210)와 사용자의 우안이 배치되는 제2 접안 렌즈(1220)를 포함할 수 있다. 도 18과 도 19에서는 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 따로 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)는 하나로 합쳐질 수 있다.
제1 접안 렌즈(1210)는 제1 표시 장치(10_2) 및 제1 광학 부재(1510)와 정렬되며, 제2 접안 렌즈(1220)는 제2 표시 장치(10_3) 및 제2 광학 부재(1520)와 정렬될 수 있다. 따라서, 사용자는 제1 접안 렌즈(1210)를 통해 제1 광학 부재(1510)에 의해 허상으로 확대된 제1 표시 장치(10_2)의 영상을 볼 수 있으며, 제2 접안 렌즈(1220)를 통해 제2 광학 부재(1520)에 의해 허상으로 확대된 제2 표시 장치(10_3)의 영상을 볼 수 있다.
헤드 장착 밴드(1300)는 수납부 커버(1200)의 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 사용자의 좌안과 우안에 각각 배치된 상태를 유지할 수 있도록 표시 장치 수납부(1100)를 사용자의 머리에 고정하는 역할을 한다. 표시 장치 수납부(1100)가 경량 소형으로 구현되는 경우, 헤드 장착형 표시 장치(1000_2)는 헤드 장착 밴드(1300) 대신에 도 20과 같이 안경테를 구비할 수 있다.
이 외에, 헤드 장착형 표시 장치(1000_2)는 전원을 공급하기 위한 배터리, 외장 메모리를 수납할 수 있는 외장 메모리 슬롯, 및 영상 소스를 공급받기 위한 외부 연결 포트 및 무선 통신 모듈을 더 구비할 수 있다. 외부 연결 포트는 USB(universe serial bus) 단자, 디스플레이 포트(display port), 또는 HDMI(high-definition multimedia interface) 단자일 수 있으며, 무선 통신 모듈은 5G 통신 모듈, 4G 통신 모듈, 와이 파이 모듈 또는 블루투스 모듈일 수 있다.
도 20은 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 헤드 장착형 표시 장치를 보여주는 도면이다.
도 20을 참조하면, 일 실시예에 따른 전자 장치, 일 예로, 헤드 장착형 표시 장치(1000_3)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 헤드 장착형 표시 장치(1000_3)는 표시 장치(10_4), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 20에서는 헤드 장착형 표시 장치(1000_3)가 안경테 다리들(30a, 30b)을 포함하는 안경형 표시 장치인 것을 예기하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 헤드 장착형 표시 장치(1000_3)는 다른 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_4)와 반사 부재(40)(또는 광 경로 변환 부재)를 포함할 수 있다. 표시 장치(10_4)에 표시되는 영상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_4)에 표시되는 가상의 영상과 우안 렌즈(10b)를 통해 보이는 현실의 영상이 합쳐진 증강 현실 영상을 시청할 수 있다. 일 실시예에서, 표시 장치 수납부(50)는 표시 장치(10_4)와 반사 부재(40)의 사이에 배치된 광학 부재를 더 포함할 수 있다. 표시 장치(10_4)에서 표시되는 영상은 광학 부재에 의해 확대되고, 반사 부재(40)에 의해 광 경로가 변환되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다.
도 20에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_4)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_4)에 표시되는 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_4)에 표시되는 영상을 시청할 수 있다.
도 21은 일 실시예에 따른 표시 장치들을 포함한 전자 장치, 일 예로, 자동차 계기판과 센터페시아를 보여주는 도면이다. 도 21에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 전자 장치의 일 예로서 자동차가 나타나 있다.
도 21을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 22는 일 실시예에 따른 표시 장치를 포함한 전자 장치, 일 예로, 투명 표시 장치를 보여주는 도면이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 투명 표시 장치와 같은 전자 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_5)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_5)가 투명 표시 장치에 적용되는 경우, 표시 장치(10_5)의 기판은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상에 배치된 제1 전극;
    상기 제1 전극 상에 배치되며, 제1 측벽과 제1 하부면을 포함한 제1 발광 소자;
    상기 제1 발광 소자 상에 배치된 제2 전극; 및
    상기 제2 전극 상에 배치되며, 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하고,
    상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이한, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 전극, 상기 제1 발광 소자, 상기 제2 전극, 및 상기 제2 발광 소자는, 평면 상에서 보았을 때 서로 중첩하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 측벽들 중 하나는, 테이퍼 각도를 가지는 경사형 측벽을 포함하고,
    상기 제1 및 제2 측벽들 중 나머지 하나는, 수직형 측벽을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 하나와 상기 제1 및 제2 하부면들 중 하나가 이루는 각도는 85°보다 작거나 95 °보다 크고,
    상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 나머지 하나와 상기 제1 및 제2 하부면들 중 나머지 하나가 이루는 각도는 85° 내지 95 ° 범위에 속하는, 표시 장치.
  5. 제3항에 있어서,
    상기 제1 발광 소자는 적색 광을 방출하고,
    상기 제2 발광 소자는 청색 광 또는 녹색 광을 방출하며,
    상기 제1 측벽은 상기 경사형 측벽을 포함하고,
    상기 제2 측벽은 상기 수직형 측벽을 포함하는, 표시 장치.
  6. 제3항에 있어서,
    상기 제1 발광 소자와 상기 제2 발광 소자는, 서로 다른 함량으로 인듐을 포함한 각각의 발광층을 포함하며,
    상기 제1 발광 소자의 발광층의 인듐 함량은 상기 제2 발광 소자의 발광층의 인듐 함량보다 높고,
    상기 제1 측벽은 상기 경사형 측벽을 포함하며,
    상기 제2 측벽은 상기 수직형 측벽을 포함하는, 표시 장치.
  7. 제3항에 있어서,
    평면 상에서 보았을 때, 상기 제1 및 제2 발광 소자들 중 상기 제1 및 제2 측벽들 중 상기 하나를 포함하는 발광 소자는, 상기 제1 및 제2 발광 소자들 중 상기 제1 및 제2 측벽들 중 상기 나머지 하나를 포함하는 발광 소자보다 큰, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 발광 소자와 상기 제2 전극의 사이에 배치된 제3 전극; 및
    상기 제3 전극 상에 배치되며, 상기 제1 발광 소자와 상기 제2 발광 소자의 사이에 배치된 제3 발광 소자를 더 포함하고,
    상기 제3 발광 소자는, 상기 제1 각도 또는 상기 제2 각도와 동일한 제3 각도를 가지는 제3 측벽을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 제1 발광 소자와 상기 제2 전극의 사이에 배치된 제3 전극; 및
    상기 제3 전극 상에 배치되며, 상기 제1 발광 소자와 상기 제2 발광 소자의 사이에 배치된 제3 발광 소자를 더 포함하고,
    상기 제1 각도, 상기 제2 각도, 및 상기 제3 발광 소자의 제3 하부면과 제3 측벽이 이루는 제3 각도는 서로 상이한, 표시 장치.
  10. 제9항에 있어서,
    상기 제3 각도는, 상기 제1 각도와 상기 제2 각도 사이의 값을 가지는, 표시 장치.
  11. 하부 기판; 및
    상기 하부 기판 상에 배치되며, 평면 상에서 보았을 때 서로 중첩하는 복수의 발광 소자들을 포함하고,
    상기 복수의 발광 소자들은,
    제1 측벽과 제1 하부면을 포함한 제1 발광 소자; 및
    제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하며,
    상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이한, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 측벽은, 상기 제1 하부면에 대하여 85°보다 작거나 95 °보다 큰 범위의 상기 제1 각도로 기울어진 경사형 측벽을 포함하고,
    상기 제2 측벽은, 상기 제2 하부면에 대하여 85° 내지 95 ° 범위의 상기 제2 각도를 가진 수직형 측벽을 포함하는, 표시 장치.
  13. 제11항에 있어서,
    상기 복수의 발광 소자들 각각의 하부에 배치되며, 평면 상에서 보았을 때 서로 중첩하는 복수의 전극들을 더 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 하부 기판과 상기 복수의 전극들의 사이에 배치되며, 상기 복수의 전극들에 개별적으로 연결되는 복수의 화소 전극들;
    상기 복수의 발광 소자들 각각의 상부에 배치된 연결 전극들; 및
    상기 연결 전극들에 전기적으로 연결되는 공통 전극을 더 포함하는, 표시 장치.
  15. 제11항에 있어서,
    상기 제1 발광 소자와 상기 제2 발광 소자는 서로 다른 색의 광을 방출하는, 표시 장치.
  16. 표시 장치를 포함하며, 상기 표시 장치는,
    하부 기판;
    상기 하부 기판 상에 배치된 제1 전극;
    상기 제1 전극 상에 배치되며, 제1 측벽과 제1 하부면을 포함한 제1 발광 소자;
    상기 제1 발광 소자 상에 배치된 제2 전극; 및
    상기 제2 전극 상에 배치되며, 제2 측벽과 제2 하부면을 포함한 제2 발광 소자를 포함하고,
    상기 제1 측벽과 상기 제1 하부면이 이루는 제1 각도는, 상기 제2 측벽과 상기 제2 하부면이 이루는 제2 각도와 상이한, 전자 장치.
  17. 제16항에 있어서,
    상기 제1 전극, 상기 제1 발광 소자, 상기 제2 전극, 및 상기 제2 발광 소자는, 평면 상에서 보았을 때 서로 중첩하는, 전자 장치.
  18. 제16항에 있어서,
    상기 제1 및 제2 측벽들 중 하나는, 테이퍼 각도를 가지는 경사형 측벽을 포함하고,
    상기 제1 및 제2 측벽들 중 나머지 하나는, 수직형 측벽을 포함하는, 전자 장치.
  19. 제18항에 있어서,
    상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 하나와 상기 제1 및 제2 하부면들 중 하나가 이루는 각도는 85°보다 작거나 95 °보다 크고,
    상기 제1 및 제2 각도들 중, 상기 제1 및 제2 측벽들 중 상기 나머지 하나와 상기 제1 및 제2 하부면들 중 나머지 하나가 이루는 각도는 85° 내지 95 ° 범위에 속하는, 전자 장치.
  20. 제18항에 있어서,
    상기 제1 발광 소자는 적색 광을 방출하고,
    상기 제2 발광 소자는 청색 광 또는 녹색 광을 방출하며,
    상기 제1 측벽은 상기 경사형 측벽을 포함하고,
    상기 제2 측벽은 상기 수직형 측벽을 포함하는, 전자 장치.
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