WO2026005369A1 - 표시 장치, 이의 제조 방법, 및 이를 포함하는 전자 장치 - Google Patents

표시 장치, 이의 제조 방법, 및 이를 포함하는 전자 장치

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WO2026005369A1
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WO
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electrode
layer
protective
light
display device
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PCT/KR2025/008347
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손경락
박성국
박진석
안문정
이상현
이재필
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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    • H10H29/856—Reflecting means

Definitions

  • the embodiments relate to a display device, a method of manufacturing the same, and an electronic device including the same.
  • LCDs liquid crystal displays
  • OLEDs organic light-emitting displays
  • ILDs inorganic light-emitting displays
  • a method may be needed to increase the luminous efficiency of the light-emitting device while preventing damage to some electrodes.
  • Embodiments provide a display device in which damage to electrodes of a light-emitting element is prevented, a method for manufacturing the display device, and an electronic device including the display device.
  • a display device may include a substrate; and a display element layer disposed on the substrate, wherein the display element layer may include an anode electrode and a cathode electrode; a first reflective electrode disposed on the anode electrode; a second reflective electrode disposed on the cathode electrode; a light-emitting element including a first protective electrode, a second protective electrode, a first element electrode disposed on the inner side of the first protective electrode, and a second element electrode disposed on the inner side of the second protective electrode; a first transparent electrode electrically connecting the first reflective electrode and the first protective electrode; and a second transparent electrode electrically connecting the second reflective electrode and the second protective electrode.
  • the first element electrode may be formed on side surfaces of the light-emitting element adjacent to the anode electrode and on a portion of the lower surface of the light-emitting element adjacent to the anode electrode
  • the second element electrode may be formed on side surfaces of the light-emitting element adjacent to the cathode electrode and on a portion of the lower surface of the light-emitting element adjacent to the cathode electrode.
  • the first element electrode and the second element electrode may have a hook shape.
  • the first protective electrode may be formed along side surfaces of the first element electrode and a lower surface of the first element electrode
  • the second protective electrode may be formed along side surfaces of the second element electrode and a lower surface of the second element electrode.
  • the first protective electrode and the second protective electrode may have a hook shape.
  • the first element electrode and the second element electrode may include the same reflective conductive material
  • the first protective electrode and the second protective electrode may include the same conductive material
  • the first element electrode and the second element electrode may include at least one of aluminum and titanium, and the first protective electrode and the second protective electrode may include indium zinc oxide.
  • the first transparent electrode and the second transparent electrode may include the same transparent conductive material.
  • the display element layer further includes an overcoat layer that partially covers the first reflective electrode and the second reflective electrode, and the light-emitting element is disposed on the overcoat layer, and in a cross-section, the height of the first protective electrode is smaller than the height of the first transparent electrode, and the height of the first protective electrode and the height of the first transparent electrode may be heights based on the overcoat layer in the cross-section.
  • the display element layer further includes an overcoat layer that partially covers the first reflective electrode and the second reflective electrode, and the light emitting element is disposed on the overcoat layer, and in a cross-sectional view, an area that does not contact the first protective electrode may be provided at a lower portion of the first element electrode.
  • a method for manufacturing a display device includes the steps of: manufacturing a pixel circuit layer disposed on a substrate; and manufacturing a display element layer on the pixel circuit layer; wherein the step of manufacturing the display element layer includes the steps of: patterning an anode electrode and a cathode electrode on the pixel circuit layer; patterning a first reflective electrode electrically connected to the anode electrode and a second reflective electrode electrically connected to the cathode electrode; patterning an overcoat layer on the first reflective electrode and the second reflective electrode; and disposing a light-emitting element including a protective layer, a first element electrode, and a second element electrode on the pixel circuit layer, wherein the protective layer is formed along side surfaces of the light-emitting element and a lower surface of the light-emitting element, and may be disposed to surround the first element electrode and the second element electrode.
  • the step of manufacturing the display element layer may further include the step of patterning a transparent electrode layer on the anode electrode, the first reflective electrode, the cathode electrode, the second reflective electrode, the overcoat layer, and the light-emitting element.
  • the step of manufacturing the display element layer may further include the step of patterning a photoresist layer on the transparent electrode layer.
  • the step of manufacturing the display element layer may further include the step of etching the transparent electrode layer and the protective layer using the photoresist layer as an etching mask; the step of providing the etched transparent electrode layer as a first transparent electrode and a second transparent electrode; and the step of removing the photoresist layer.
  • the step of manufacturing the display element layer further includes the step of heat-treating the display element layer, and the heat-treating temperature can be determined in a range in which the first and second transparent electrodes are crystallized and the protective layer is not crystallized.
  • the step of manufacturing the display element layer may further include the step of etching the protective layer except for the portion surrounded by the heat-treated first and second transparent electrodes; and the step of providing the etched protective layer as the first protective electrode and the second protective electrode.
  • the first protective electrode and the second protective electrode may have a hook shape.
  • the first element electrode and the second element electrode may include the same reflective conductive material
  • the first protective electrode and the second protective electrode may include the same conductive material
  • the first element electrode and the second element electrode may include at least one of aluminum and titanium, and the first protective electrode and the second protective electrode may include indium zinc oxide.
  • the first transparent electrode and the second transparent electrode may include the same transparent conductive material.
  • An electronic device may include a display device including a display element layer disposed on a substrate, wherein the display element layer may include: an anode electrode and a cathode electrode; a first reflective electrode disposed on the anode electrode; a second reflective electrode disposed on the cathode electrode; a light-emitting element including a first protective electrode, a second protective electrode, a first element electrode disposed on an inner side of the first protective electrode, and a second element electrode disposed on an inner side of the second protective electrode; a first transparent electrode electrically connecting the first reflective electrode and the first protective electrode; and a second transparent electrode electrically connecting the second reflective electrode and the second protective electrode.
  • the electronic device may include at least one of a mobile phone, a smartphone, a portable computer, a tablet personal computer (PC), a watch phone, a portable multimedia player (PMP), a navigation system, an ultra mobile computer (UMPC), a virtual reality device, a mixed reality device, and an augmented reality device.
  • a display device can prevent damage to electrodes of a light-emitting element, increase the light-emitting efficiency of the light-emitting element, and reduce the manufacturing cost of the light-emitting element.
  • Figure 1 is a block diagram showing an embodiment of a display device.
  • FIG. 2 is a block diagram showing an embodiment of one of the sub-pixels of FIG. 1.
  • FIG. 3 is a schematic plan view showing an embodiment of the display panel of FIG. 1.
  • FIG. 4 is a schematic cross-sectional view showing an embodiment of the display panel of FIG. 3.
  • FIG. 5 is a schematic cross-sectional view showing another embodiment of the display panel of FIG. 3.
  • FIG. 6 is a schematic plan view showing an embodiment of one of the pixels of FIG. 3.
  • Figure 7 is a schematic cross-sectional view taken along line I-I' of Figure 6.
  • Figure 8 is a schematic flowchart showing a method for manufacturing a display device according to an embodiment.
  • Figure 9 is a schematic flowchart showing steps for manufacturing a display element layer according to an embodiment.
  • FIGS 10 to 13 are schematic cross-sectional views of the process steps according to Figure 9.
  • Figure 14 is a schematic flowchart showing steps for manufacturing first and second transparent electrodes according to an embodiment.
  • FIGS 15 to 19 are schematic cross-sectional views of the process steps according to Figure 14.
  • Figure 20 is a block diagram showing an embodiment of a display system.
  • Figures 21 to 24 are schematic perspective views showing application examples of the display system of Figure 20.
  • cross-hatching and/or shading in the accompanying drawings is generally intended to clarify boundaries between adjacent elements. Therefore, the presence or absence of cross-hatching or shading does not convey or indicate a preference or requirement for particular materials, material properties, dimensions, proportions, commonalities between the depicted elements, and/or other characteristics, attributes, properties, etc. of the elements. Furthermore, the dimensions and relative sizes of elements in the accompanying drawings may be exaggerated for clarity and/or illustrative purposes. Where embodiments can be implemented differently, certain process sequences may be performed differently from the illustrated sequence. For example, two processes illustrated in succession may be performed substantially simultaneously or in the reverse order of the illustrated sequence. Additionally, like reference numerals indicate like elements.
  • connection When an element or layer is referred to as being “on,” “connected to,” or “coupled to” another element or layer, it may be directly on, connected to, or coupled to the other element or layer, or there may be intervening elements or layers present. However, when an element or layer is referred to as being “directly on,” “directly connected to,” or “directly coupled to” another element or layer, there are no intervening elements or layers present.
  • the term “connected” may refer to a physical, electrical, and/or fluid connection, with or without intervening elements.
  • the axis in the first direction (DR1), the axis in the second direction (DR2), and the axis in the third direction (DR3) are not limited to the three axes of a Cartesian coordinate system, such as the X, Y, and Z axes, and may be interpreted in a broader sense.
  • the axis in the first direction (DR1), the axis in the second direction (DR2), and the axis in the third direction (DR3) may be perpendicular to each other, or may represent directions other than perpendicular to each other.
  • “at least one of A and B” may be understood to mean A only, B only, or any combination of A and B.
  • X, Y, and Z and “at least one selected from the group consisting of X, Y, and Z” may be interpreted to mean X only, Y only, Z only, or any combination of two or more of X, Y, and Z.
  • the term “and/or” as used herein includes any and all combinations of one or more of the associated listed items.
  • first the terms “first,” “second,” and the like may be used herein to describe various types of elements, these elements should not be limited by these terms. These terms are used to distinguish one element from another. Accordingly, the first element discussed below may also be referred to as the second element, without departing from the present disclosure.
  • Spatially relative terms such as “beneath” (as in “beneath,” below, under, lower), “above” (as in “upper,” over), “higher,” “side” (as in “sidewall”), and the like may be used herein for descriptive purposes to describe one element in relation to another, as depicted in the drawings.
  • Spatially relative terms are intended to encompass various orientations of the device during use, operation, and/or manufacture, in addition to the orientation depicted in the drawings. For example, if the device is turned over in the drawings, an element described as being “beneath” another element or feature is positioned “above” the other element or feature. Thus, the term “beneath” can encompass both the above and below orientations.
  • the device may be positioned in other orientations (e.g., rotated 90 degrees or positioned in other orientations), and spatially relative descriptors used herein should be interpreted accordingly.
  • Figure 1 is a block diagram showing an embodiment of a display device.
  • the display device (DD) may include a display panel (DP), a gate driver (120), a data driver (130), a voltage generator (140), and a controller (150).
  • DP display panel
  • a gate driver 120
  • a data driver 130
  • a voltage generator 140
  • 150 controller
  • the display panel (DP) includes sub-pixels (SP).
  • the sub-pixels (SP) can be connected to a gate driver (120) via first to m-th gate lines (GL1 to GLm).
  • the sub-pixels (SP) can be connected to a data driver (130) via first to n-th data lines (DL1 to DLn).
  • the sub-pixels (SP) can generate light of two or more colors.
  • each of the sub-pixels (SP) can generate light of red, green, blue, cyan, magenta, yellow, etc.
  • Two or more sub-pixels among the sub-pixels (SP) can constitute one pixel (PXL).
  • the pixel (PXL) can include three sub-pixels as illustrated in FIG. 1.
  • the pixel (PXL) can emit light of various colors and various luminances depending on the combination of light emitted from the sub-pixels included in it.
  • the gate driver (120) is connected to the sub-pixels (SP) arranged in the row direction through the first to m-th gate lines (GL1 to GLm).
  • the gate driver (120) can output gate signals to the first to m-th gate lines (GL1 to GLm) in response to a gate control signal (GCS).
  • the gate control signal (GCS) can include a start signal indicating the start of each frame, a horizontal synchronization signal, and the like.
  • the gate driver (120) may be arranged on one side of the display panel (DP). However, embodiments are not limited thereto.
  • the gate driver (120) may be divided into two or more drivers that are physically and/or logically separated, and such drivers may be arranged on one side of the display panel (DP) and the other side of the display panel (DP) opposite to the one side.
  • the gate driver (120) may be arranged on the periphery of the display panel (DP) in various forms according to embodiments.
  • the data driver (130) is connected to the sub-pixels (SP) arranged in the column direction through the first to nth data lines (DL1 to DLn).
  • the data driver (130) receives image data (DATA) and a data control signal (DCS) from the controller (150).
  • the data driver (130) operates in response to the data control signal (DCS).
  • the data control signal (DCS) may include a source start signal, a source shift clock, a source output enable signal, etc.
  • the data driver (130) can receive voltages from the voltage generator (140). The data driver (130) can use the received voltages to apply data signals having grayscale voltages corresponding to image data (DATA) to the first to n-th data lines (DL1 to DLn). When a gate signal is applied to each of the first to m-th gate lines (GL1 to GLm), data signals corresponding to the image data (DATA) can be applied to the data lines (DL1 to DLn). Accordingly, the sub-pixels (SP) can generate light corresponding to the data signals, and the display panel (DP) can display an image.
  • the gate driver (120) and data driver (130) may include complementary metal-oxide semiconductor (CMOS) circuit elements.
  • CMOS complementary metal-oxide semiconductor
  • the voltage generator (140) can operate in response to a voltage control signal (VCS) from the controller (150).
  • VCS voltage control signal
  • the voltage generator (140) is configured to generate a plurality of voltages and provide the generated voltages to components of the display device (DD), such as the gate driver (120), the data driver (130), and the controller (150).
  • the voltage generator (140) can generate a plurality of voltages by receiving an input voltage from the outside of the display device (DD) and regulating the received voltage.
  • a voltage generator (140) can generate a first power voltage and a second power voltage.
  • the generated first and second power voltages can be provided to the sub-pixels (SP) through power lines (PL).
  • at least one of the first and second power voltages can be provided from outside the display device (DD).
  • the voltage generator (140) can provide various voltages and/or signals.
  • the voltage generator (140) can provide one or more initialization voltages applied to the sub-pixels (SP).
  • a reference voltage can be applied to the first to n-th data lines (DL1 to DLn), and the voltage generator (140) can generate the reference voltage and transmit it to the data driver (130).
  • common pixel control signals can be applied to the sub-pixels (SP), and the voltage generator (140) can generate the pixel control signals.
  • the voltage generator (140) can provide pixel control signals to the sub-pixels (SP) through the pixel control lines (PXCL).
  • FIG. 1 illustrates that the pixel control lines (PXCL) are connected between the voltage generator (140) and the display panel (DP), embodiments are not limited thereto.
  • the pixel control lines (PXCL) may be connected between the gate driver (120) and the display panel (DP). In this case, pixel control signals may be transmitted from the voltage generator (140) to the pixel control lines (PXCL) through the gate driver (120).
  • the controller (150) controls all operations of the display device (DD).
  • the controller (150) receives input image data (IMG) and a corresponding control signal (CTRL) from the outside.
  • CTRL control signal
  • the controller (150) can provide a gate control signal (GCS), a data control signal (DCS), and a voltage control signal (VCS).
  • GCS gate control signal
  • DCS data control signal
  • VCS voltage control signal
  • the controller (150) can convert input image data (IMG) to be suitable for a display device (DD) or a display panel (DP) and output image data (DATA).
  • the controller (150) can output image data (DATA) by aligning the input image data (IMG) to be suitable for sub-pixels (SP) in a row unit.
  • Two or more of the components of the data driver (130), the voltage generator (140), and the controller (150) may be implemented in an integrated circuit (e.g., a single integrated circuit).
  • the data driver (130), the voltage generator (140), and the controller (150) may be included in a driver integrated circuit (DIC).
  • the data driver (130), the voltage generator (140), and the controller (150) may be functionally separate components within the single driver integrated circuit (DIC).
  • at least one of the data driver (130), the voltage generator (140), and the controller (150) may be provided as a separate component from the driver integrated circuit (DIC).
  • Fig. 2 is a block diagram showing an embodiment of one of the sub-pixels of Fig. 1.
  • a sub-pixel (SPij) arranged in an ith row i is an integer greater than or equal to 1 and less than or equal to m
  • a jth column j is an integer greater than or equal to 1 and less than or equal to n
  • a sub-pixel may include a sub-pixel circuit (SPC) and a light-emitting element (LD).
  • SPC sub-pixel circuit
  • LD light-emitting element
  • a light emitting element is connected between a first power supply voltage node (VDDN) and a second power supply voltage node (VSSN).
  • the first power supply voltage node (VDDN) is connected to one of the power supply lines (PL) of FIG. 1 and receives a first power supply voltage.
  • the second power supply voltage node (VSSN) is connected to another of the power supply lines (PL) of FIG. 1 and receives a second power supply voltage.
  • the first power supply voltage may have a higher voltage level than the second power supply voltage.
  • a light emitting element (LD) is connected between an anode electrode (AE) and a cathode electrode (CE).
  • the anode electrode (AE) may be connected to a first power supply voltage node (VDDN) through a sub-pixel circuit (SPC).
  • the anode electrode (AE) may be connected to the first power supply voltage node (VDDN) through one or more transistors included in the sub-pixel circuit (SPC).
  • the cathode electrode (CE) may be connected to a second power supply voltage node (VSSN).
  • the light emitting element (LD) is configured to emit light according to a current flowing from the anode electrode (AE) to the cathode electrode (CE).
  • the sub-pixel circuit (SPC) may be connected to the ith gate line (GLi) among the first to mth gate lines (GL1 to GLm) of FIG. 1 and to the jth data line (DLj) among the first to nth data lines (DL1 to DLn) of FIG. 1.
  • the sub-pixel circuit (SPC) controls the light-emitting element (LD) to emit light according to a data signal received through the jth data line (DLj).
  • the sub-pixel circuit (SPC) may be further connected to the pixel control lines (PXCL) of FIG. 1.
  • the sub-pixel circuit (SPC) may further control the light-emitting element (LD) in response to pixel control signals received through the pixel control lines (PXCL).
  • a sub-pixel circuit may include circuit elements, such as transistors and one or more capacitors.
  • the transistors of the sub-pixel circuit may include P-type transistors and/or N-type transistors.
  • the transistors of the sub-pixel circuit may include MOSFETs (Metal Oxide Silicon Field Effect Transistors).
  • the transistors of the sub-pixel circuit may include an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, an oxide semiconductor, or the like.
  • FIG. 3 is a schematic plan view showing an embodiment of the display panel of FIG. 1.
  • a display panel may include a display area (DA) and a non-display area (NDA).
  • the display panel (DP) displays an image through the display area (DA).
  • the non-display area (NDA) is arranged around the display area (DA).
  • a display panel (DP) includes sub-pixels (SP) in a display area (DA).
  • the sub-pixels (SP) may be arranged along a first direction (DR1) and a second direction (DR2) intersecting the first direction (DR1).
  • the sub-pixels (SP) may be arranged in a matrix form along the first direction (DR1) and the second direction (DR2).
  • the sub-pixels (SP) may be arranged in a zigzag form along the first direction (DR1) and the second direction (DR2).
  • the arrangement of the sub-pixels (SP) may vary depending on the embodiments.
  • the first direction (DR1) may be a row direction
  • the second direction (DR2) may be a column direction.
  • Two or more sub-pixels among the sub-pixels (SP) can constitute one pixel (PXL) (e.g., a single pixel).
  • the pixel (PXL) is illustrated as including three sub-pixels (SP1 to SP3), but embodiments are not limited thereto.
  • the pixel (PXL) may include two sub-pixels.
  • the pixel (PXL) includes first to third sub-pixels (SP1 to SP3).
  • Each of the first to third sub-pixels can generate light of one of various colors, such as red, green, blue, cyan, magenta, yellow, etc.
  • first sub-pixel (SP1) is configured to generate red color light
  • second sub-pixel (SP2) is configured to generate green color light
  • third sub-pixel (SP3) generates blue color light.
  • Each of the first to third sub-pixels (SP1 to SP3) may include at least one light-emitting element configured to generate light.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate light of the same color.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate blue light.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate light of different colors.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate red light, green light, and blue light, respectively.
  • a self-luminous display panel such as a light-emitting diode display panel (LED display panel) that uses micro-scale or nano-scale light-emitting diodes as light-emitting elements, or an organic light-emitting display panel (OLED panel) that uses organic light-emitting diodes as light-emitting elements, can be used.
  • LED display panel light-emitting diode display panel
  • OLED panel organic light-emitting display panel
  • Components for controlling sub-pixels may be placed in the non-display area (NDA).
  • Wires connected to the sub-pixels (SP) for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), the power lines (PL), and the pixel control lines (PXCL) of FIG. 1, may be placed in the non-display area (NDA).
  • At least one of the gate driver (120), the data driver (130), the voltage generator (140), and the controller (150) of FIG. 1 may be disposed in a non-display area (NDA) of the display panel (DP).
  • the gate driver (120) may be disposed in the non-display area (NDA).
  • the data driver (130), the voltage generator (140), and the controller (150) may be implemented as a driver integrated circuit (DIC) of FIG. 1 that is separate from the display panel (DP), and the driver integrated circuit (DIC) may be connected to wires disposed in the non-display area (NDA).
  • the gate driver (120) may be implemented as an integrated circuit that is separate from the display panel (DP) together with the data driver (130), the voltage generator (140), and the controller (150).
  • the display area (DA) may have various shapes.
  • the display area (DA) may have the shape of a closed loop including straight and/or curved edges.
  • the display area (DA) may have shapes such as a polygon, a circle, a semicircle, or an ellipse.
  • the display panel (DP) may have a flat display surface. In other embodiments, the display panel (DP) may have an at least partially rounded display surface. In some embodiments, the display panel (DP) may be bendable, foldable, or rollable. In such cases, the display panel (DP) and/or the substrate of the display panel (DP) may include materials having flexible properties.
  • FIG. 4 is a schematic cross-sectional view showing an embodiment of the display panel of FIG. 3.
  • the display panel (DP) may include a substrate (SUB), and a pixel circuit layer (PCL), a display element layer (DPL), and a light functional layer (LFL) that are sequentially laminated in a third direction (DR3) intersecting the first and second directions (DR1, DR2) on the substrate (SUB).
  • a substrate SUB
  • PCL pixel circuit layer
  • DPL display element layer
  • LFL light functional layer
  • the substrate (SUB) may be made of an insulating material such as glass or resin.
  • the substrate (SUB) may include a glass substrate.
  • the substrate (SUB) may include a polyimide (PI) substrate.
  • the substrate (SUB) may include a silicon wafer substrate formed using a semiconductor process.
  • the substrate may be made of a flexible material that is bendable or foldable, and may have a single-layer structure or a multi-layer structure.
  • the flexible material may include at least one of polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose, and cellulose acetate propionate.
  • the embodiments are not limited thereto.
  • a pixel circuit layer is arranged on a substrate (SUB).
  • the pixel circuit layer (PCL) may include insulating layers and semiconductor patterns and conductive patterns arranged between the insulating layers.
  • the conductive patterns of the pixel circuit layer (PCL) may function as circuit elements, wirings, etc.
  • the circuit elements of the pixel circuit layer may include sub-pixel circuits (SPC, see FIG. 2) of each of the sub-pixels (SP) of FIG. 3.
  • the circuit elements of the pixel circuit layer may be provided as transistors and one or more capacitors of the sub-pixel circuit (SPC).
  • the wiring of the pixel circuit layer may include wiring connected to sub-pixels (SP).
  • the wiring of the pixel circuit layer may include various signal lines and/or voltage lines necessary to drive the display element layer (DPL).
  • a display element layer is arranged on a pixel circuit layer (PCL).
  • the display element layer may include light-emitting elements of sub-pixels (SP).
  • a light-functional layer (LFL) may be disposed on a display element layer (DPL).
  • the light-functional layer (LFL) may include light-converting patterns having color-converting particles and/or scattering particles.
  • the color-converting particles may include quantum dots.
  • the quantum dots may change the wavelength (or color) of light emitted from the display element layer (DPL).
  • the light-functional layer (LFL) may further include light-scattering patterns having scattering particles. In embodiments, the light-converting patterns and the light-scattering patterns may be omitted.
  • the light function layer may further include a color filter layer including color filters.
  • the color filter may selectively transmit light of a specific wavelength (or color).
  • the color filter layer may be omitted.
  • a window may be provided on a light-functional layer (LFL) to protect an exposed surface (or upper surface) of a display panel (DP).
  • the window may protect the display panel (DP) from external impact.
  • the window may be bonded to the light-functional layer (LFL) via an optically transparent adhesive (or bonding) member.
  • the window may have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. This multilayer structure may be formed through a continuous process or an bonding process using an adhesive layer. All or a portion of the window may be flexible.
  • FIG. 5 is a schematic cross-sectional view showing another embodiment of the display panel of FIG. 3.
  • the display panel (DP') may include a substrate (SUB), a pixel circuit layer (PCL), a display element layer (DPL), an input sensing layer (ISL), and a light function layer (LFL).
  • the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) are formed in the same or similar manner as the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) described with reference to FIG. 4.
  • overlapping descriptions are omitted.
  • An input sensing layer can detect user input on the upper surface (or display surface) of a display panel (DP').
  • the input sensing layer (ISL) may include configurations suitable for detecting external objects, such as a user's hand or pen.
  • the input sensing layer (ISL) may include touch electrodes.
  • FIG. 6 is a schematic plan view showing an embodiment of one of the pixels of FIG. 3.
  • a pixel may include first to third sub-pixels (SP1 to SP3).
  • the first to third sub-pixels (SP1 to SP3) may be arranged in a first direction (DR1).
  • the arrangement of the pixel (PXL) is not limited thereto and may vary depending on embodiments.
  • the first to third sub-pixels (SP1 to SP3) may be arranged in a zigzag shape.
  • First to third anode electrodes may be respectively disposed in the first to third sub-pixels (SP1 to SP3).
  • the first anode electrode (AE1) may be provided as an anode electrode (AE, see FIG. 2) connected to a sub-pixel circuit (SPC, see FIG. 2) of the first sub-pixel (SP1).
  • the second anode electrode (AE2) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the second sub-pixel (SP2).
  • the third anode electrode (AE3) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the third sub-pixel (SP3).
  • the cathode electrode (CE) may be spaced apart from the first to third anode electrodes (AE1 to AE3).
  • the cathode electrode (CE) may be arranged at the same height as the first to third anode electrodes (AE1 to AE3).
  • the cathode electrode (CE) may be spaced apart from the first to third anode electrodes (AE1 to AE3) in a second direction (DR2).
  • the cathode electrode (CE) may extend in the first direction (DR1) and may be used as a common electrode for the pixel (PXL) and other pixels adjacent to the pixel (PXL).
  • the cathode electrode (CE) may extend in the second direction (DR2) as well as the first direction (DR1) and may be used as a common electrode for all of the sub-pixels (SP) of FIG. 3.
  • the cathode electrode (CE) may have various shapes.
  • the first to third anode electrodes (AE1 to AE3) and the cathode electrode (CE) may include the same conductive material.
  • First to third light-emitting elements may be arranged on first to third anode electrodes (AE1 to AE3) and a cathode electrode (CE).
  • the first light-emitting element (LD1) may be electrically connected to the first anode electrode (AE1) and the cathode electrode (CE).
  • the first light-emitting element (LD1) may be provided as a light-emitting element (LD, see FIG. 2) connected to a sub-pixel circuit (SPC) of a first sub-pixel (SP1).
  • the second light-emitting element (LD2) may be electrically connected to the second anode electrode (AE2) and the cathode electrode (CE).
  • the second light-emitting element (LD2) may be provided as a light-emitting element (LD) connected to a sub-pixel circuit (SPC) of a second sub-pixel (SP2).
  • the third light-emitting element (LD3) may be electrically connected to the third anode electrode (AE3) and the cathode electrode (CE).
  • the third light-emitting element (LD3) may be provided as a light-emitting element (LD) connected to the sub-pixel circuit (SPC) of the third sub-pixel (SP3).
  • the first light-emitting element (LD1), the second light-emitting element (LD2), and the third light-emitting element (LD3) may be inorganic light-emitting diodes containing inorganic light-emitting materials.
  • embodiments are not limited thereto, and for example, organic light-emitting diodes may be used.
  • Figure 7 is a schematic cross-sectional view taken along line I-I' of Figure 6.
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be sequentially arranged on a substrate (SUB).
  • sub-pixel circuits corresponding to the first to third sub-pixels SP1 to SP3 are provided, respectively.
  • each of the first to third sub-pixels may include a sub-pixel circuit (SPC, see FIG. 2) including transistors and one or more capacitors.
  • Semiconductor patterns and conductive patterns of the pixel circuit layer may function as transistors and capacitors of the sub-pixel circuit (SPC).
  • the conductive patterns of the pixel circuit layer (PCL) may further function as wirings, for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), the power lines (PL), and the pixel control lines (PXCL) of FIG. 1.
  • the pixel circuit layer may include a buffer layer (BFL), an interlayer dielectric layer (ILD), a first passivation layer (PSV1), and a second passivation layer (PSV2).
  • BFL buffer layer
  • ILD interlayer dielectric layer
  • PSV1 first passivation layer
  • PSV2 second passivation layer
  • a buffer layer (BFL) may be disposed on one surface of a substrate (SUB).
  • the buffer layer (BFL) may prevent impurities from diffusing into circuit elements and wirings included in a pixel circuit layer (PCL).
  • the buffer layer (BFL) may include an inorganic insulating layer including an inorganic material.
  • the buffer layer (BFL) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer (BFL) may be provided as a single layer or multiple layers. When the buffer layer (BFL) is provided as multiple layers, each layer may be formed of the same material or different materials.
  • one or more barrier layers may be disposed between the substrate (SUB) and the buffer layer (BFL).
  • Each of the barrier layers may comprise polyimide.
  • a transistor (T_SP1) may be placed on the buffer layer (BFL).
  • the transistor (T_SP1) may be any one of the transistors of the sub-pixel circuit (SPC) included in the first sub-pixel (SP1).
  • the transistor (T_SP1) may be understood as a transistor connected to the first anode electrode (AE1) among the transistors of the sub-pixel circuit (SPC).
  • the transistor (T_SP1) may include a semiconductor pattern (SCP), a gate electrode (GE), a first terminal (ET1), and a second terminal (ET2).
  • the first terminal (ET1) may be either a source electrode or a drain electrode
  • the second terminal (ET2) may be the other of the source electrode and the drain electrode.
  • the first terminal (ET1) may be a source electrode
  • the second terminal (ET2) may be a drain electrode.
  • a semiconductor pattern (SCP) may be disposed on a buffer layer (BFL).
  • the semiconductor pattern (SCP) may include a first contact region contacting a first terminal (ET1) and a second contact region contacting a second terminal (ET2).
  • a region between the first contact region and the second contact region may be a channel region.
  • the channel region may overlap with a gate electrode (GE) of the transistor (T_SP1).
  • the channel region may be a semiconductor pattern that is not doped with impurities and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • a p-type impurity may be used as the impurity, but embodiments are not limited thereto.
  • the semiconductor pattern may include any one of various types of semiconductors, for example, an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, a low temperature poly silicon semiconductor, and an oxide semiconductor.
  • Interlayer insulating layers may be sequentially stacked on a semiconductor pattern (SCP).
  • the interlayer insulating layers (ILDs) may be inorganic insulating layers including an inorganic material.
  • each of the interlayer insulating layers (ILDs) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the interlayer insulating layers (ILDs) are not limited thereto.
  • any one of the interlayer insulating layers (ILDs) may include an organic insulating layer including an organic material.
  • Interlayer insulating layers can electrically isolate conductive patterns and/or semiconductor patterns disposed between the interlayer insulating layers (ILDs).
  • the interlayer insulating layers (ILDs) can include a gate insulating layer (GI) disposed on a semiconductor pattern (SCP).
  • the gate insulating layer (GI) can be disposed between the semiconductor pattern (SCP) and the gate electrode (GE) such that the gate electrode (GE) is spaced apart from the semiconductor pattern (SCP).
  • the gate insulating layer (GI) can be provided (e.g., provided entirely) on the semiconductor pattern (SCP) and the buffer layer (BFL) to cover the semiconductor pattern (SCP) and the buffer layer (BFL).
  • the number of interlayer insulating layers (ILDs) can increase.
  • a gate electrode (GE) is disposed on a gate insulating layer (GI).
  • the gate electrode (GE) may overlap a channel region of a semiconductor pattern (SCP).
  • the gate electrode (GE) may be provided as a single layer including at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • the gate electrode (GE) may be provided as a multilayer including at least one material selected from the group consisting of molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), and silver (Ag), which are low-resistance materials.
  • the first and second terminals (ET1, ET2) are disposed on interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) can contact a semiconductor pattern (SCP) through contact holes penetrating the interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) can contact first and second contact areas of the semiconductor pattern (SCP), respectively.
  • Each of the first and second terminals (ET1, ET2) can include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • first and second terminals are illustrated as separate electrodes electrically connected to the semiconductor pattern (SCP), embodiments are not limited thereto.
  • the first terminal (ET1) may be a first contact region adjacent to one side of a channel region of the semiconductor pattern (SCP), and the second terminal (ET2) may be a second contact region adjacent to the other side of the channel region.
  • the first terminal (ET1) may be electrically connected to the light emitting element (LD) via a connecting means, such as a bridge electrode, disposed on at least one of the interlayer insulating layers (ILD).
  • a connecting means such as a bridge electrode
  • the transistor (T_SP1) may be formed of a low-temperature polysilicon transistor. However, embodiments are not limited thereto.
  • the transistor (T_SP1) may also be formed of an oxide semiconductor transistor.
  • the sub-pixel circuit of the first sub-pixel (SP1) may include transistors of different types.
  • the transistor (T_SP1) may be formed of a low-temperature polysilicon transistor, and the other transistors of the first sub-pixel (SP1) may be formed of oxide semiconductor transistors.
  • the oxide semiconductor of the oxide semiconductor transistor may be disposed on any one of the interlayer insulating layers (ILD) other than the insulating layer on which the semiconductor pattern (SCP) of the transistor (T_SP1) is disposed.
  • ILD interlayer insulating layers
  • the transistor (T_SP1) is described as an example of a transistor having a top gate structure, but the embodiments are not limited thereto.
  • the transistor (T_SP1) may be a transistor having a bottom gate structure.
  • the structure of the transistor (T_SP1) may be changed in various ways.
  • At least some of the various wirings of the display panel (DP) and/or display device (DD) may be further arranged on the interlayer insulating layers (ILD).
  • ILD interlayer insulating layers
  • a first passivation layer may be disposed on the interlayer insulating layers (ILD) and the first and second terminals (ET1, ET2).
  • the passivation layer may also be referred to as a protective layer or a via layer.
  • the first passivation layer (PSV1) protects components disposed thereunder and may provide a flat upper surface.
  • a connection pattern (CP) may be arranged on the first passivation layer (PSV1).
  • the connection pattern (CP) may penetrate the first passivation layer (PSV1) and be connected to the first terminal (ET1) of the transistor (T_SP1).
  • the connection pattern (CP) may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • At least some of the various wires of the display panel (DP) and/or the display device (DD) may be further arranged on the first passivation layer (PSV1).
  • a second passivation layer (PSV2) is disposed on the connection pattern (CP) and the first passivation layer (PSV1).
  • the second passivation layer (PSV2) protects components disposed thereunder and can provide a flat upper surface.
  • Each of the first and second passivation layers may include an inorganic insulating layer including an inorganic material and/or an organic insulating layer including an organic material.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating layer may include, for example, at least one of an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, a polyimide resin, an unsaturated polyester resin, a polyphenylene ether resin, a polyphenylene sulfide resin, and a benzocyclobutene resin.
  • the first and second passivation layers may comprise the same material as one of the interlayer insulating layers (ILD), but embodiments are not limited thereto.
  • Each of the first and second passivation layers (PSV1, PSV2) may be provided (or formed) as a single layer, but may also be provided (or formed) as multiple layers.
  • a display element layer (DPL) may be disposed on the second passivation layer (PSV2).
  • the display element layer (DPL) may include a first anode electrode (AE1), a cathode electrode (CE), first and second reflective electrodes (RFE1, RFE2), a first light-emitting element (LD1), an overcoat layer (OCL), a third passivation layer (PSV3), and a capping layer (CPL).
  • a first anode electrode (AE1) and a cathode electrode (CE) are disposed on a pixel circuit layer (PCL).
  • the first anode electrode (AE1) and the cathode electrode (CE) may be disposed on a second passivation layer (PSV2).
  • the first anode electrode (AE1) can be electrically connected to the connection pattern (CP) through a contact hole penetrating the second passivation layer (PSV2).
  • the first anode electrode (AE1) can be electrically connected to the first transistor (T_SP1).
  • the cathode electrode (CE) may be spaced apart from the first anode electrode (AE1) in the second direction (DR2).
  • the cathode electrode (CE) may be electrically connected to the second power voltage node (VSSN) of FIG. 2. Accordingly, the second power voltage applied to the second power voltage node (VSSN) may be transmitted to the cathode electrode (CE).
  • a first reflective electrode (RFE1) may be disposed on the first anode electrode (AE1).
  • the first reflective electrode (RFE1) may be disposed on one side of the first anode electrode (AE1).
  • a second reflective electrode (RFE2) may be disposed on the cathode electrode (CE).
  • the second reflective electrode (RFE2) may be disposed on one side of the cathode electrode (CE).
  • the first and second reflective electrodes (RFE1, RFE2) may include conductive materials suitable for reflecting light. Accordingly, the light emission efficiency of the first light-emitting element (LD1) may be improved.
  • the first and second reflective electrodes (RFE1, RFE2) may include the same reflective conductive material.
  • the first and second reflective electrodes (RFE1, RFE2) may include at least one of aluminum (Al), silver (Ag), magnesium (Mg), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), and an alloy of two or more materials selected therefrom.
  • the embodiments are not limited thereto.
  • An overcoat layer may be disposed within a first opening (OP1) in which the first and second reflective electrodes (RFE1, RFE2) and the first light-emitting element (LD1) are disposed.
  • the overcoat layer (OCL) may partially cover the first and second reflective electrodes (RFE1, RFE2).
  • the first light-emitting element (LD1) may be disposed on an overcoat layer (OCL).
  • OCL overcoat layer
  • the overcoat layer (OCL) may fix the first light-emitting element (LD1) so that it does not move.
  • the overcoat layer (OCL) can protect the components disposed thereunder from foreign substances such as dust, moisture, etc.
  • the overcoat layer (OCL) can include at least one of an inorganic insulating layer and an organic insulating layer.
  • the overcoat layer (OCL) can include epoxy, but embodiments are not limited thereto.
  • the first light-emitting element (LD1) includes first and second element electrodes (BDE1, BDE2) facing in the same direction (e.g., opposite to the third direction (DR3)).
  • the first and second element electrodes (BDE1, BDE2) may be spaced apart from each other in the second direction (DR2).
  • the first element electrode (BDE1) may be arranged adjacent to the first anode electrode (AE1)
  • the second element electrode (BDE2) may be arranged adjacent to the cathode electrode (CE).
  • the first and second element electrodes (BDE1, BDE2) may include conductive materials suitable for reflecting light. Accordingly, the light emission efficiency of the first light-emitting element (LD1) may be improved.
  • the first and second element electrodes (BDE1, BDE2) may include the same reflective conductive material.
  • the first and second element electrodes (BDE1, BDE2) may include at least one of aluminum (Al), titanium (Ti), and an alloy of two or more materials selected therefrom.
  • Al aluminum
  • Ti titanium
  • alloy of two or more materials selected therefrom the embodiments are not limited thereto.
  • the first element electrode (BDE1) may be formed along the side surfaces of the first light-emitting element (LD1) that are adjacent to the first anode electrode (AE1). For example, the first element electrode (BDE1) may be formed on a portion of the lower surface of the first light-emitting element (LD1) that is adjacent to the first anode electrode (AE1). The first element electrode (BDE1) may not be disposed on the upper surface (LTS) of the first light-emitting element (LD1). For example, the first element electrode (BDE1) may have a hook shape.
  • the first element electrode (BDE1) may be electrically connected to a first semiconductor layer included in the first light-emitting element (LD1).
  • the first semiconductor layer may include, for example, at least one p-type semiconductor layer.
  • the first semiconductor layer may include at least one semiconductor material selected from the group consisting of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be a p-type semiconductor layer doped with a first conductive dopant (or p-type dopant) such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like.
  • a first conductive dopant or p-type dopant
  • the material constituting the first semiconductor layer is not limited thereto, and various other materials may also constitute the first semiconductor layer.
  • the first semiconductor layer may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or p-type dopant).
  • the second element electrode (BDE2) may be formed along the side surfaces of the first light-emitting element (LD1) that are adjacent to the cathode electrode (CE).
  • the second element electrode (BDE2) may be formed on a portion of the lower surface of the first light-emitting element (LD1) that is adjacent to the cathode electrode (CE).
  • the second element electrode (BDE2) may not be disposed on the upper surface (LTS) of the first light-emitting element (LD1).
  • the second element electrode (BDE2) may have a hook shape.
  • the second element electrode (BDE2) may be connected to a second semiconductor layer.
  • the second semiconductor layer may include, for example, at least one n-type semiconductor layer.
  • the second semiconductor layer may include any one of a semiconductor material selected from the group consisting of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be an n-type semiconductor layer doped with a first conductive dopant (or n-type dopant), such as silicon (Si), germanium (Ge), or tin (Sn).
  • a first conductive dopant or n-type dopant
  • the material constituting the second semiconductor layer is not limited thereto, and various other materials may also constitute the second semiconductor layer.
  • the second semiconductor layer may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or n-type dopant).
  • the first light-emitting element (LD1) includes first and second protective electrodes (EPL1, EPL2) facing in the same direction (e.g., opposite to the third direction (DR3)).
  • EPL1, EPL2 facing in the same direction (e.g., opposite to the third direction (DR3)).
  • the first and second protective electrodes (EPL1, EPL2) may be spaced apart from each other in the second direction (DR2).
  • the first protective electrode (EPL1) may be arranged adjacent to the first anode electrode (AE1)
  • the second protective electrode (EPL2) may be arranged adjacent to the cathode electrode (CE).
  • the first protective electrode (EPL1) may be formed along the side surfaces of the first element electrode (BDE1) and the lower surface of the first element electrode (BDE1).
  • the first protective electrode (EPL1) may have a hook shape.
  • the first element electrode (BDE1) may be arranged on the inner side of the first protective electrode (EPL1).
  • a first protective electrode may be placed on an exposed portion of the first element electrode (BDE1).
  • the second protective electrode (EPL2) may be formed along the side surfaces of the second element electrode (BDE2) and the lower surface of the second element electrode (BDE2).
  • the second protective electrode (EPL2) may have a hook shape.
  • the second element electrode (BDE2) may be arranged on the inner side of the second protective electrode (EPL2).
  • the second protective electrode (EPL2) may be disposed on an exposed portion of the second element electrode (BDE2).
  • the first and second protective electrodes (EPL1, EPL2) can protect the first and second element electrodes (BDE1, BDE2) from an external cleaning solution during the transfer process of the first light-emitting element (LD1). Accordingly, the first and second element electrodes (BDE1, BDE2) can be manufactured not only from materials that are not damaged by an external cleaning solution, such as gold (Au) and chromium (Cr), but also from materials such as titanium (Ti) and aluminum (Al).
  • Titanium (Ti) and aluminum (Al) may have higher reflectivity than gold (Au) and chromium (Cr). Accordingly, the first and second element electrodes (BDE1, BDE2) made of titanium (Ti) and aluminum (Al) reflect light of the first light-emitting element (LD1) emitted downward (in the opposite direction of the third direction (DR3)) upward (in the third direction (DR3)), so that the brightness of the display device (DD) may increase. For example, since titanium (Ti) and aluminum (Al) are cheaper than gold (Au), the manufacturing cost of the first light-emitting element (LD1) may be reduced.
  • a region (AR1) may be provided where the first element electrode (BDE1) and the first protective electrode (EPL1) do not contact each other.
  • the region (AR1) may be provided between the first element electrode (BDE1) and the overcoat layer (OCL).
  • a region may be provided where the second element electrode (BDE2) and the second protective electrode (EPL2) do not contact each other.
  • the first and second protective electrodes (EPL1, EPL2) may be disposed on the same display element layer (DPL) and may include the same conductive material.
  • the first and second protective electrodes (EPL1, EPL2) may include a conductive metal oxide, such as indium zinc oxide (IZO).
  • IZO indium zinc oxide
  • the material of the first and second protective electrodes (EPL1, EPL2) is not limited thereto.
  • the first transparent electrode (ITO1) can electrically connect the first reflective electrode (RFE1) and the first protective electrode (EPL1). Accordingly, the first element electrode (BDE1) can be electrically connected to the first anode electrode (AE1) via the first protective electrode (EPL1), the first transparent electrode (ITO1), and the first reflective electrode (RFE1).
  • the first transparent electrode (ITO1) can be disposed on an exposed portion of the first protective electrode (EPL1), an exposed portion of the overcoat layer (OCL), and an exposed portion of the first reflective electrode (RFE1).
  • the second transparent electrode (ITO2) can electrically connect the second reflective electrode (RFE2) and the second protective electrode (EPL2). Accordingly, the second element electrode (BDE2) can be electrically connected to the cathode electrode (CE) via the second protective electrode (EPL2), the second transparent electrode (ITO2), and the second reflective electrode (RFE2).
  • the second transparent electrode (ITO2) can be disposed on the exposed portion of the second protective electrode (EPL2), the exposed portion of the overcoat layer (OCL), and the exposed portion of the second reflective electrode (RFE2).
  • the first and second transparent electrodes (ITO1, ITO2) may be configured to be substantially transparent or translucent to satisfy a certain light transmittance.
  • the first transparent electrode (ITO1) and the second transparent electrode (ITO2) may be disposed on the same display element layer (DPL) and may include the same transparent conductive material.
  • the first and second transparent electrodes (ITO1, ITO2) may include at least one of various transparent conductive materials, such as indium tin oxide (ITO), zinc oxide (ZnO), indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), etc.
  • the material of the first and second transparent electrodes (ITO1, ITO2) is not limited thereto.
  • the height (H1) of the first protective electrode (EPL1) may be smaller than the height (H2) of the first transparent electrode (ITO1).
  • the height (H1) of the first protective electrode (EPL1) and the height (H2) of the first transparent electrode (ITO1) may be heights based on the overcoat layer (OCL) in the cross-sectional view.
  • a third passivation layer is disposed on the first and second transparent electrodes (ITO1, ITO2).
  • the third passivation layer protects components disposed thereunder and can provide a flat upper surface.
  • the third passivation layer may include the same material as either of the first and second passivation layers (PSV1, PSV2), but embodiments are not limited thereto.
  • the third passivation layer (PSV3) may not be disposed on the upper surface (LTS) of the first light-emitting element (LD1).
  • the first light-emitting element (LD1) may protrude into the light-functional layer (LFL).
  • the first light-emitting element (LD1) may be disposed at least partially within the second opening (OP2) of the bank (BNK).
  • the height of the upper surface (LTS) of the first light-emitting element (LD1) from the substrate (SUB) may be higher than the lowermost end (RBE) of the reflective layer (RFL). Accordingly, light emitted from the first light-emitting element (LD1) may be provided to the light-functional layer (LFL) at a relatively high rate.
  • a capping layer (CPL) is disposed on a third passivation layer (PSV3).
  • the capping layer (CPL) can protect components under the capping layer (CPL), such as the first light-emitting element (LD1), from external moisture and humidity.
  • the capping layer (CPL) may not be disposed on an upper surface of the first light-emitting element (LD1).
  • the capping layer (CPL) may cover (e.g., entirely cover) the first light-emitting element (LD1) and the third passivation layer (PSV3).
  • the capping layer (CPL) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the capping layer (CPL) is not limited thereto.
  • the pixel circuit layer (PCL) and display element layer (DPL) of the first sub-pixel (SP1) have been described above.
  • Each of the second and third sub-pixels (SP2, SP3) of FIG. 6 may also be formed in the same or similar manner as the first sub-pixel (SP1), unless otherwise described herein.
  • a light-functional layer (LFL) is disposed on a capping layer (CPL).
  • the light-functional layer (LFL) may include a bank (BNK), a reflective layer (RFL), a fourth passivation layer (PSV4), a first light conversion pattern (CCP1), a low-refractive-index layer (LRL), and a color filter layer (CFL).
  • a bank (BNK) may be arranged on a capping layer (CPL).
  • the bank (BNK) may have a second opening (OP2) overlapping a first opening (OP1).
  • the bank (BNK) may be configured to include a light-blocking material to prevent light mixing between adjacent sub-pixels.
  • the bank (BNK) may include an organic material.
  • the bank (BNK) may include an organic insulating material such as an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, or a polyimide resin.
  • a reflective layer (RFL) may be disposed on the side surfaces of the bank (BNK) adjacent to the second opening (OP2).
  • the reflective layer (RFL) may reflect incident light, thereby improving light emission efficiency.
  • the reflective layer (RFL) may include a material suitable for reflecting light.
  • the reflective layer (RFL) may include at least one of aluminum (Al), silver (Ag), magnesium (Mg), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), and an alloy of two or more materials selected therefrom.
  • the embodiments are not limited thereto.
  • a fourth passivation layer (PSV4) is disposed within the second opening (OP2).
  • the fourth passivation layer protects components disposed thereunder and can provide a flat upper surface.
  • the fourth passivation layer (PSV4) may include the same material as any one of the first to third passivation layers (PSV1 to PSV3), but embodiments are not limited thereto.
  • a first light conversion pattern (CCP1) can be arranged within a second opening (OP2).
  • the first light conversion pattern (CCP1) may include color conversion particles and/or scattering particles.
  • the color conversion particles may change the wavelength of incident light to convert the incident light into light of a different color.
  • the color conversion particles may scatter the incident light.
  • the color conversion particles may be quantum dots.
  • the scattering particles may scatter the incident light.
  • the first sub-pixel (SP1) may be a red sub-pixel.
  • the first light conversion pattern (CCP1) may include first color conversion particles (QD1) configured to convert blue light into red light.
  • QD1 first color conversion particles
  • the first light conversion pattern (CCP1) may include scattering particles.
  • the particles included in the first light conversion pattern (CCP1) may vary depending on the first light-emitting element (LD1).
  • a low-refractive-index layer may be disposed on the bank (BNK), the reflective layer (RFL), and the first light conversion pattern (CCP1).
  • the low-refractive-index layer (LRL) may have a lower refractive index than the first light conversion pattern (CCP1).
  • the first color filter (CF1) may have a higher refractive index than the low-refractive-index layer (LRL).
  • the first color filter (CF1) may have a refractive index that is lower than or equal to the low-refractive-index layer (LRL).
  • the low-refractive-index layer (LRL) may refract or totally reflect light depending on an incident angle of the light.
  • the low-refractive-index layer may provide light that has passed through the first light conversion pattern (CCP1) back to the first light conversion pattern (CCP1). Accordingly, the light conversion efficiency of the first light conversion pattern (CCP1) may be improved.
  • a color filter layer (CFL) may be disposed on a low refractive index layer (LRL).
  • the color filter layer (CFL) may include a first color filter (CF1) and light blocking patterns (LBP).
  • the first color filter (CF1) may overlap a first light conversion pattern (CCP1).
  • the first color filter (CF1) may selectively transmit light of a desired wavelength range.
  • the first sub-pixel (SP1) is a red sub-pixel
  • the first color filter (CF1) may include a red color filter.
  • the light blocking patterns (LBP) may include at least one of various types of light-blocking materials.
  • Figure 8 is a schematic flowchart showing a method for manufacturing a display device according to an embodiment.
  • Fig. 9 is a schematic flowchart illustrating steps for manufacturing a display element layer according to an embodiment.
  • Figs. 10 to 13 are schematic cross-sectional views of each process step according to Fig. 9.
  • Figs. 10 to 13 schematically illustrate areas corresponding to the cross-sectional structures described above with reference to Figs. 6 and 7.
  • a method for manufacturing a display device may include a step of manufacturing a pixel circuit layer (S100), a step of manufacturing a display element layer (S200), and a step of manufacturing a light conversion layer (S300).
  • a pixel circuit layer (S100) can be placed on a substrate (SUB).
  • the conductive layer or insulating layer on the substrate (SUB) may be formed based on a typical process for manufacturing a semiconductor device.
  • the conductive layer or insulating layer on the substrate (SUB) may be formed by a photolithography process, may be etched by various methods (e.g., wet etching, dry etching, etc.), and may be deposited by various methods (e.g., sputtering, chemical vapor deposition, etc.).
  • various methods e.g., wet etching, dry etching, etc.
  • sputtering e.g., chemical vapor deposition, etc.
  • a transistor can be patterned on a substrate (SUB), and a buffer layer (BFL), an interlayer insulating layer (ILD), a first passivation layer (PSV1), and a second passivation layer (PSV2) can be formed.
  • a buffer layer BFL
  • ILD interlayer insulating layer
  • PSV1 first passivation layer
  • PSV2 second passivation layer
  • the step of manufacturing a display element layer may include a step of patterning an anode electrode and a cathode electrode (S2100), a step of patterning a first reflective electrode and a second reflective electrode (S2200), a step of patterning an overcoat layer (S2300), a step of arranging a light-emitting element (S2400), a step of arranging a light-emitting element on a pixel circuit layer (S2500), and a step of patterning a first transparent electrode and a second transparent electrode (S2600).
  • a first anode electrode (AE1) and a cathode electrode (CE) may be formed on the pixel circuit layer (PCL) (or substrate (SUB)).
  • PCL pixel circuit layer
  • SAB substrate
  • a contact hole penetrating the second passivation layer (PSV2) may be formed. Accordingly, the first anode electrode (AE1) may be electrically connected to the transistor (T_SP).
  • the first reflective electrode (RFE1) may be formed on the first anode electrode (AE1)
  • the second reflective electrode (RFE2) may be formed on the cathode electrode (CE).
  • a first reflective electrode (RFE1) may be formed on one side of a first anode electrode (AE1), and a second reflective electrode (RFE2) may be formed on one side of a cathode electrode (CE).
  • the first reflective electrode (RFE1) and the second reflective electrode (RFE2) may be spaced apart from each other in a second direction (DR2).
  • an overcoat layer can be formed on the first reflective electrode (RFE1) and the second reflective electrode (RFE2).
  • the overcoat layer may be formed on the pixel circuit layer (PCL) (or substrate (SUB)) through a process such as deposition. For example, after forming the overcoat layer (OCL), an additional etching process may be performed on the overcoat layer (OCL). A more detailed description thereof will be provided below with reference to FIG. 19.
  • the overcoat layer (OCL) may be arranged to overlap a portion of the first anode electrode (AE1) and a portion of the cathode electrode (CE).
  • the overcoat layer (OCL) may be arranged to include a region (AR) that does not overlap both the first anode electrode (AE1) and the cathode electrode (CE).
  • the overcoat layer (OCL) may be in contact with the pixel circuit layer (PCL).
  • the overcoat layer (OCL) may be in contact with the second passivation layer (PSV2).
  • a first light-emitting element (LD1) including first and second element electrodes (BDE1, BDE2) and a protective layer (EPL) may be placed on the pixel circuit layer (PCL).
  • a first light-emitting element may be disposed on an overcoat layer (OCL).
  • the first light-emitting element (LD1) may include first and second element electrodes (BDE1, BDE2) and a protective layer (EPL).
  • the first light-emitting element (LD1) may be arranged such that the first element electrode (BDE1) is adjacent to the first anode electrode (AE1) and the second element electrode (BDE2) is adjacent to the cathode electrode (CE).
  • the first and second element electrodes (BDE1, BDE2) may be spaced apart from each other along the second direction (DR2).
  • the protective layer (EPL) may be formed along the side surfaces of the first light-emitting element (LD1) and the lower surface of the first light-emitting element (LD1), excluding the upper surface (LTS) of the first light-emitting element (LD1).
  • the protective layer (EPL) may be arranged to surround the first and second element electrodes (BDE1, BDE2). Accordingly, the protective layer (EPL) may be arranged in an area (AR3) where the first and second element electrodes (BDE1, BDE2) are spaced apart from each other along the second direction (DR2).
  • the protective layer (EPL) may be in contact with the overcoat layer (OCL) in a region overlapping the first and second element electrodes (BDE1, BDE2), and may be spaced apart from the overcoat layer (OCL) in a region (AR3) where the first and second element electrodes (BDE1, BDE2) are spaced apart from each other along the second direction (DR2).
  • the material of the protective layer (EPL) may include the same material as the material included in the first and second protective electrodes (EPL1, EPL2) (see FIG. 7).
  • Fig. 14 is a schematic flowchart illustrating steps for manufacturing first and second transparent electrodes according to an embodiment of the present invention.
  • Figs. 15 to 19 are schematic cross-sectional views of each process step according to Fig. 14.
  • Figs. 15 to 19 schematically illustrate areas corresponding to the cross-sectional structures described above with reference to Figs. 6 and 7.
  • the step of patterning the first transparent electrode and the second transparent electrode may include a step of disposing a transparent electrode layer (S2510), a step of patterning a photoresist layer (S2520), a step of performing a first etching process (S2530), a step of removing the photoresist layer (S2540), a heat treatment step (S2550), and a step of performing a second etching process (S2560).
  • a transparent electrode layer (ITO) can be placed on the first anode electrode (AE1), the cathode electrode (CE), and the first light-emitting element (LD1).
  • a transparent electrode layer may be disposed on an exposed upper surface of a first anode electrode (AE), an exposed portion of a first reflective electrode (RFE1), an exposed portion of an overcoat layer (OCL), an exposed protective layer (EPL), an upper surface (LTS) of a first light-emitting element (LD1), an exposed portion of a second reflective electrode (RFE2), and an exposed upper surface of a cathode electrode (CE).
  • AE first anode electrode
  • RFE1 first reflective electrode
  • OCL overcoat layer
  • EPL exposed protective layer
  • LTS upper surface of a first light-emitting element
  • LD1 first light-emitting element
  • RFE2 second reflective electrode
  • CE cathode electrode
  • a transparent electrode layer may be disposed on the first anode electrode (AE1), the cathode electrode (CE), and the first light-emitting element (LD1) through a deposition process.
  • the transparent electrode layer may include the same material as the material included in the first and second transparent electrodes (ITO1, ITO2) (see FIG. 7).
  • the photoresist layer (PR) may be patterned on the transparent electrode layer (ITO).
  • the photoresist layer (PR) may be patterned in an area (AR3) where the protective layer (EPL) is spaced apart from the overcoat layer (OCL).
  • the area of the photoresist layer (PR) patterned on the transparent electrode layer (ITO) can overlap with the area of the first transparent electrode (ITO1) (see FIG. 7) to be manufactured and the area of the second transparent electrode (ITO2) (see FIG. 7).
  • the transparent electrode layer (ITO) may be etched using the photoresist layer (PR) as an etching mask to provide a first transparent electrode (ITO1) and a second transparent electrode (ITO2).
  • the protective layer (EPL) may also be etched along with the transparent electrode layer (ITO) according to the pattern of the photoresist layer (PR).
  • the transparent electrode layer (ITO) and the protective layer (EPL) can be etched based on a wet etching process.
  • the photoresist layer (PR) can be removed.
  • the photoresist layer (PR) can be removed after the first and second transparent electrodes (ITO1, ITO2) are manufactured.
  • a heat treatment step (S2550) may be performed.
  • the first and second transparent electrodes (ITO1, ITO2) may be crystallized.
  • the heat treatment temperature may be determined within a range in which the first and second transparent electrodes (ITO1, ITO2) are crystallized and the protective layer (EPL) is not crystallized.
  • the protective layer (EPL) may not be crystallized and may maintain an amorphous characteristic.
  • the crystallized first and second transparent electrodes (ITO1, ITO2) are not etched, and only the protective layer (EPL) can be etched.
  • the protective layer (EPL) can be etched except for the portion surrounded by the heat-treated first and second transparent electrodes (ITO1, ITO2).
  • the protective layer (EPL) may be etched in an area (AR3) where the protective layer (EPL) is exposed and spaced apart from the overcoat layer (OCL) to provide a first protective electrode (EPL1) and a second protective electrode (EPL2).
  • a region (AR1) may be provided where the first element electrode (BDE1) and the first protective electrode (EPL1) do not contact each other.
  • a region may be provided where the second element electrode (BDE2) and the second protective electrode (EPL2) do not contact each other.
  • the height (H1) of the first protective electrode (EPL1) may be smaller than the height (H2) of the first transparent electrode (ITO1) in the cross-section.
  • the height (H1) of the first protective electrode (EPL1) and the height (H2) of the first transparent electrode (ITO1) may be the heights based on the overcoat layer (OCL) in the cross-section.
  • FIG. 20 is a block diagram showing an embodiment of a display system or electronic device.
  • the display system (1000) (or electronic device) may include a processor (1100) and a display device (1200).
  • the processor (1100) can perform various tasks and calculations.
  • the processor (1100) may include an application processor, a graphics processor, a microprocessor, a central processing unit (CPU), etc.
  • the processor (1100) can be connected to other components of the display system (1000) via a bus system and control them.
  • the processor (1100) can transmit image data (IMG) and a control signal (CTRL) to the display device (1200).
  • the display device (1200) can display an image based on the image data (IMG) and the control signal (CTRL).
  • the display device (1200) can be formed similarly to the display device (DD) described with reference to FIG. 1.
  • the image data (IMG) and the control signal (CTRL) can be provided as the input image data (IMG) and the control signal (CTRL) of FIG. 1, respectively.
  • the display system (1000) may include a computing system that provides an image display function, such as a smart watch, a mobile phone, a smart phone, a portable computer, a tablet personal computer, a watch phone, an automotive display, smart glasses, a portable multimedia player (PMP), a navigation system, an ultra mobile personal computer (UMPC), etc.
  • the display system (1000) may include at least one of a head mounted display (HMD), a virtual reality (VR) device, a mixed reality (MR) device, and an augmented reality (AR) device.
  • HMD head mounted display
  • VR virtual reality
  • MR mixed reality
  • AR augmented reality
  • Figures 21 to 24 are schematic perspective views showing application examples of the display system of Figure 20.
  • the display system (1000) of FIG. 20 can be applied to a smart watch (2000) including a display portion (2100) and a strap portion (2200).
  • the smartwatch (2000) may be a wearable electronic device.
  • the smartwatch (2000) may have a structure in which a strap portion (2200) is attached to the user's wrist.
  • a display system (1000) and/or a display device (1200) may be applied to the display portion (2100), so that image data including time information may be provided to the user.
  • the display system (1000) of FIG. 20 may be applied to an automotive display system (3000).
  • the automotive display system (3000) may include a computing system provided inside and/or outside a vehicle to provide image data.
  • the display system (1000) and/or the display device (1200) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear-seat display (3600) provided in a vehicle.
  • an infotainment panel (3100) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear-seat display (3600) provided in a vehicle.
  • the display system (1000) of FIG. 20 can be applied to smart glasses (4000).
  • the smart glasses (4000) may be a wearable electronic device that can be worn on a user's head.
  • the smart glasses (4000) may be a wearable device for augmented reality.
  • Smart glasses (4000) may include a frame (4100) and a lens unit (4200).
  • the frame (4100) may include a housing (4110) that supports the lens unit (4200) and a leg unit (4120) for a user to wear.
  • the leg unit (4120) is connected to the housing (4110) via a hinge and may be folded or unfolded relative to the housing (4110).
  • the frame (4100) may include a battery, a touch pad, a microphone, a camera, etc.
  • the frame (4100) may include a projector that outputs light, a processor that controls light signals, etc.
  • the lens unit (4200) may include an optical member that transmits or reflects light.
  • the lens unit (4200) may include glass, transparent synthetic resin, or the like.
  • the lens unit (4200) can reflect an image by an optical signal transmitted from the projector of the frame (4100) onto the rear surface of the lens unit (4200) (e.g., the surface facing the user's eyes).
  • the user can recognize visual information such as the time and date displayed on the lens unit (4200).
  • the projector and/or the lens unit (4200) may be a type of display device.
  • the display device (1200) may be applied to the projector and/or the lens unit (4200).
  • the display system (1000) of FIG. 20 can be applied to a head-mounted display device (5000).
  • the head-mounted display device (5000) may be a wearable electronic device that can be worn on a user's head.
  • the head-mounted display device (5000) may be a wearable device for virtual reality or mixed reality.
  • a head-mounted display device (5000) may include a head-mounted band (5100) and a display device storage case (5200).
  • the head-mounted band (5100) may be connected to the display device storage case (5200).
  • the head-mounted band (5100) may include horizontal bands and/or vertical bands for securing the head-mounted display device (5000) to a user's head.
  • the horizontal band may be configured to surround the side of the user's head
  • the vertical band may be configured to surround the upper portion of the user's head.
  • the head-mounted band (5100) may be implemented in the form of eyeglass frames, helmets, etc.
  • the display device storage case (5200) can store the display system (1000) and/or the display device (1200).
  • the display system (1000) illustrated in FIG. 16 may be applied to a mobile phone, a smartphone, a portable computer, a tablet personal computer (PC), a watch phone, a portable multimedia player (PMP), a navigation system, an ultra mobile computer (UMPC), a virtual reality device, a mixed reality device, and an augmented reality device.

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는 기판 및 기판 상에 배치되는 표시 소자층을 포함하고, 표시 소자층은, 애노드 전극 및 캐소드 전극; 애노드 전극 상에 배치된 제1 반사 전극; 캐소드 전극 상에 배치된 제2 반사 전극; 제1 보호 전극, 제2 보호 전극, 제1 보호 전극의 내측에 배치된 제1 소자 전극, 및 제2 보호 전극의 내측에 배치된 제2 소자 전극을 포함하는 발광 소자; 제1 반사 전극과 제1 보호 전극을 전기적으로 연결하는 제1 투명 전극; 및 제2 반사 전극과 제2 보호 전극을 전기적으로 연결하는 제2 투명 전극을 포함한다.

Description

표시 장치, 이의 제조 방법, 및 이를 포함하는 전자 장치
실시예들은 표시 장치, 이의 제조 방법, 및 이를 포함하는 전자 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 무기 발광 표시 장치(Inorganic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
발광 소자의 전사 단계에서 일부 전극들이 손상될 수 있다. 일부 전극들의 손상을 방지하면서, 발광 소자의 발광 효율이 증가하는 방법이 필요할 수 있다.
실시예들은 발광 소자의 전극들의 손상이 방지되는 표시 장치, 표시 장치의 제조 방법, 및 표시 장치를 포함하는 전자 장치를 제공한다.
그러나, 실시예들은 여기에 제시된 것에 한정되지 않는다. 실시예들은 아래에 제공된 개시의 자세한 설명을 참조함으로써 관련된 기술 분야의 통상의 기술자에게 더욱 명확해질 것이다.
본 발명의 실시 예들에 따른 표시 장치는 기판; 및 상기 기판 상에 배치되는 표시 소자층을 포함하고, 상기 표시 소자층은, 애노드 전극 및 캐소드 전극; 상기 애노드 전극 상에 배치된 제1 반사 전극; 상기 캐소드 전극 상에 배치된 제2 반사 전극; 제1 보호 전극, 제2 보호 전극, 상기 제1 보호 전극의 내측에 배치된 제1 소자 전극, 및 상기 제2 보호 전극의 내측에 배치된 제2 소자 전극을 포함하는 발광 소자; 상기 제1 반사 전극과 상기 제1 보호 전극을 전기적으로 연결하는 제1 투명 전극; 및 상기 제2 반사 전극과 상기 제2 보호 전극을 전기적으로 연결하는 제2 투명 전극을 포함할 수 있다.
실시 예들에서, 상기 제1 소자 전극은 상기 발광 소자의 측면들 중 상기 애노드 전극과 인접한 측면들 및 상기 발광 소자의 하면 중 상기 애노드 전극과 인접한 부분에 형성되고, 상기 제2 소자 전극은 상기 발광 소자의 측면들 중 상기 캐소드 전극과 인접한 측면들 및 상기 발광 소자의 하면 중 상기 캐소드 전극과 인접한 부분에 형성될 수 있다.
실시 예들에서, 상기 제1 소자 전극 및 상기 제2 소자 전극은 꺽쇠 형태를 가질 수 있다.
실시 예들에서, 상기 제1 보호 전극은 상기 제1 소자 전극의 측면들 및 상기 제1 소자 전극의 하면을 따라 형성되고, 상기 제2 보호 전극은 상기 제2 소자 전극의 측면들 및 상기 제2 소자 전극의 하면을 따라 형성될 수 있다.
실시 예들에서, 상기 제1 보호 전극 및 상기 제2 보호 전극은 꺽쇠 형태를 가질 수 있다.
실시 예들에서, 상기 제1 소자 전극 및 상기 제2 소자 전극은 서로 동일한 반사 도전성 재료를 포함하고, 상기 제1 보호 전극 및 상기 제2 보호 전극은 서로 동일한 도전성 재료를 포함할 수 있다.
실시 예들에서, 상기 제1 소자 전극 및 상기 제2 소자 전극은 알루미늄, 및 타이타늄 중 적어도 하나를 포함하고, 상기 제1 보호 전극 및 상기 제2 보호 전극은 인듐 아연 산화물을 포함할 수 있다.
실시 예들에서, 상기 제1 투명 전극 및 상기 제2 투명 전극은 서로 동일한 투명 도전성 재료를 포함할 수 있다.
실시 예들에서, 상기 표시 소자층은 상기 제1 반사 전극 및 상기 제2 반사 전극을 부분적으로 커버하는 오버코트층을 더 포함하고, 상기 발광 소자는 상기 오버코트층 상에 배치되고, 단면 상에서, 상기 제1 보호 전극의 높이가 상기 제1 투명 전극의 높이보다 작고, 상기 제1 보호 전극의 높이 및 상기 제1 투명 전극의 높이는 단면 상에서 상기 오버코트층을 기준으로 한 높이일 수 있다.
실시 예들에서, 상기 표시 소자층은 상기 제1 반사 전극 및 상기 제2 반사 전극을 부분적으로 커버하는 오버코트층을 더 포함하고, 상기 발광 소자는 상기 오버코트층 상에 배치되고, 단면 상에서, 상기 제1 소자 전극의 하부에서 상기 제1 보호 전극과 접촉하지 않는 영역이 제공될 수 있다.
본 발명의 실시 예들에 따른 표시 장치의 제조 방법은 기판 상에 배치된 화소 회로층을 제조하는 단계; 및 상기 화소 회로층 상의 표시 소자층을 제조하는 단계; 를 포함하고, 상기 표시 소자층을 제조하는 단계는, 상기 화소 회로층 상에 애노드 전극 및 캐소드 전극을 패터닝하는 단계; 상기 애노드 전극과 전기적으로 연결된 제1 반사 전극 및 상기 캐소드 전극과 전기적으로 연결된 제2 반사 전극을 패터닝하는 단계; 상기 제1 반사 전극 및 상기 제2 반사 전극 상에 오버코트층을 패터닝하는 단계; 및 상기 화소 회로층 상에 보호층, 제1 소자 전극, 및 제2 소자 전극을 포함하는 발광 소자를 배치하는 단계를 포함하고, 상기 보호층은 상기 발광 소자의 측면들 및 상기 발광 소자의 하면을 따라 형성되고, 상기 제1 소자 전극 및 상기 제2 소자 전극을 둘러싸도록 배치될 수 있다.
실시 예들에서, 상기 표시 소자층을 제조하는 단계는, 투명 전극층을 상기 애노드 전극, 상기 제1 반사 전극, 상기 캐소드 전극, 상기 제2 반사 전극, 상기 오버코트층, 및 상기 발광 소자 상에 패터닝하는 단계를 더 포함할 수 있다.
실시 예들에서, 상기 표시 소자층을 제조하는 단계는, 상기 투명 전극층 상에 포토 레지스트층을 패터닝하는 단계를 더 포함할 수 있다.
실시 예들에서, 상기 표시 소자층을 제조하는 단계는, 상기 포토 레지스트층을 식각 마스크로 이용하여 상기 투명 전극층, 및 상기 보호층을 식각하는 단계; 상기 식각된 투명 전극층이 제1 투명 전극 및 제2 투명 전극으로 제공되는 단계; 및 상기 포토 레지스트층을 제거하는 단계를 더 포함할 수 있다.
실시 예들에서, 상기 표시 소자층을 제조하는 단계는, 상기 표시 소자층에 열처리하는 단계를 더 포함하고, 열처리 온도는 상기 제1 및 제2 투명 전극들이 결정화되고 상기 보호층이 결정화되지 않는 범위에서 정해질 수 있다.
실시 예들에서, 상기 표시 소자층을 제조하는 단계는, 상기 열처리된 제1 및 제2 투명 전극들로 둘러싸인 부분을 제외한 보호층을 식각하는 단계; 및 상기 식각된 보호층이 제1 보호 전극 및 제2 보호 전극으로 제공되는 단계를 더 포함할 수 있다.
실시 예들에서, 상기 제1 보호 전극 및 상기 제2 보호 전극은 꺽쇠 형태를 가질 수 있다.
실시 예들에서, 상기 제1 소자 전극 및 상기 제2 소자 전극은 서로 동일한 반사 도전성 재료를 포함하고, 상기 제1 보호 전극 및 상기 제2 보호 전극은 서로 동일한 도전성 재료를 포함할 수 있다.
실시 예들에서, 상기 제1 소자 전극 및 상기 제2 소자 전극은 알루미늄, 및 타이타늄 중 적어도 하나를 포함하고, 상기 제1 보호 전극 및 상기 제2 보호 전극은 인듐 아연 산화물을 포함할 수 있다.
실시 예들에서, 상기 제1 투명 전극 및 상기 제2 투명 전극은 서로 동일한 투명 도전성 재료를 포함할 수 있다.
본 발명의 실시 예들에 따른 전자 장치는 기판 상에 배치되는 표시 소자층을 포함하는 표시 장치를 포함하고, 상기 표시 소자층은, 애노드 전극 및 캐소드 전극; 상기 애노드 전극 상에 배치된 제1 반사 전극; 상기 캐소드 전극 상에 배치된 제2 반사 전극; 제1 보호 전극, 제2 보호 전극, 상기 제1 보호 전극의 내측에 배치된 제1 소자 전극, 및 상기 제2 보호 전극의 내측에 배치된 제2 소자 전극을 포함하는 발광 소자; 상기 제1 반사 전극과 상기 제1 보호 전극을 전기적으로 연결하는 제1 투명 전극; 및 상기 제2 반사 전극과 상기 제2 보호 전극을 전기적으로 연결하는 제2 투명 전극을 포함할 수 있다.
실시 예들에서, 상기 전자 장치는 모바일 폰(mobile phone), 스마트폰(smartphone), 휴대용 컴퓨터(portable computer), 태블릿 개인용 컴퓨터(PC), 와치 폰(watch phone), 휴대용 멀티미디어 플레이어(PMP), 네비게이션 시스템(navigation system), 울트라 모바일 컴퓨터(UMPC), 가상 현실(virtual reality) 장치, 혼합 현실(mixed reality) 장치, 및 증강 현실(augmented reality) 장치 중 적어도 하나를 포함할 수 있다.
본 개시의 실시 예에 따른 표시 장치는 발광 소자의 전극들의 손상이 방지되면서, 발광 소자의 발광 효율이 증가하고, 발광 소자의 제작 비용이 감소될 수 있다.
이하에서, 첨부된 도면들을 참조하여 예시적인 실시예들을 보다 자세히 설명하나, 이들은 다른 형태로 구체화될 수 있으며, 여기에 제시된 실시예들에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시가 철저하고 완전하며, 당업자에게 예시적인 실시예들의 범위를 충분히 전달하기 위해 제공된다.
도면들에서 치수는 설명을 명확하게 하기 위해 과장될 수 있다. 요소(element)가 두 요소들 "사이"에 있다고 언급되는 경우, 그것은 두 요소들 사이의 유일한 요소일 수도 있고, 하나 이상의 개입 요소가 존재할 수도 있음을 이해해야 한다. 동일한 참조 번호는 전체적으로 동일한 요소를 나타낸다.
도 1은 표시 장치의 실시 예를 보여주는 블록도이다.
도 2는 도 1의 서브 화소들 중 어느 하나의 실시 예를 보여주는 블록도이다.
도 3은 도 1의 표시 패널의 실시 예를 보여주는 개략적인 평면도이다.
도 4는 도 3의 표시 패널의 실시 예를 보여주는 개략적인 단면도이다.
도 5는 도 3의 표시 패널의 다른 실시 예를 보여주는 개략적인 단면도이다.
도 6은 도 3의 화소들 중 어느 하나의 실시 예를 보여주는 개략적인 평면도이다.
도 7은 도 6의 I-I' 라인에 따른 개략적인 단면도이다.
도 8은 실시 예에 따른 표시 장치의 제조 방법을 나타낸 개략적인 순서도이다.
도 9는 실시 예에 따른 표시 소자층을 제조하는 단계를 나타낸 개략적인 순서도이다.
도 10 내지 도 13은 도 9에 따른 공정 단계별 개략적인 단면도들이다.
도 14는 실시 예에 따른 제1 및 제2 투명 전극을 제조하는 단계를 나타낸 개략적인 순서도이다.
도 15 내지 도 19는 도 14에 따른 공정 단계별 개략적인 단면도들이다.
도 20은 표시 시스템의 실시 예를 보여주는 블록도이다.
도 21 내지 도 24는 도 20의 표시 시스템의 적용 예들을 보여주는 개략적인 사시도들이다.
다음 설명에서, 설명의 목적을 위해, 발명의 다양한 실시예들 또는 구현들에 대한 철저한 이해를 제공하기 위한 다수의 구체적인 세부 사항들이 제시된다. 여기에서 사용되는 "실시예들(embodiments)" 및 "구현들(implementations)"은 여기에서 개시된 장치 또는 방법의 비제한적인 예인 상호 교환 가능한 단어이다. 그러나, 다양한 실시예들이 이러한 특정 세부 사항 없이 또는 하나 이상의 동등한 배열로 실행될 수 있음이 분명할 것이다. 여기에서, 다양한 실시예들은 배타적이거나 공개를 제한할 필요가 없다. 예를 들어, 실시예의 특정 모양, 구성, 및 특성은 다른 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 설명된 실시예는 본 발명의 특징을 제공하는 것으로 이해되어야 한다. 따라서, 달리 명시되지 않는 한, 다양한 실시예들의 특징들(features), 구성 요소들(components), 모듈들(modules), 층들(layers), 필름들(films), 패널들(panels), 영역들(regions), 및/또는 양상들(aspects) 등(이하, 개별적으로 또는 집합적으로 "요소들(elements)"이라고 함)은 발명의 범위를 벗어나지 않고 달리 결합(combined), 분리(separated), 교환(interchanged), 및/또는 재배열(rearranged)될 수 있다.
첨부 도면들에서 교차 헤칭 및/또는 음영을 사용하는 것은 일반적으로 인접한 요소들 간의 경계를 명확히 하기 위한 것이다. 따라서, 교차 헤칭 또는 음영의 존재 또는 부재는 특정 재료들(particular materials), 재료 속성들(material properties), 치수들(dimensions), 비율들(proportions), 설명된 요소들 사이의 공통점들(commonalities), 및/또는 요소의 다른 특성(characteristic), 속성(attribute, property) 등에 대한 선호도 또는 요구 사항을 전달하거나 나타내지 않는다. 또한, 첨부 도면들에서 요소의 크기 및 상대적 크기는 명확성 및/또는 설명의 목적을 위해 과장될 수 있다. 실시예가 다르게 구현될 수 있는 경우 특정 프로세스 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 연속적으로 설명된 두 프로세스들은 실질적으로 동시에 수행되거나 설명된 순서와 반대 순서로 수행될 수 있다. 또한, 유사한 참조 번호는 유사한 요소를 나타낸다.
요소 또는 층이 다른 요소 또는 층 "위(on)", "연결됨(connected to)", 또는 "결합됨(coupled to)"으로 언급되는 경우, 다른 요소 또는 층에 직접 위, 연결됨, 또는 결합될 수 있거나, 개입 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 달느 요소 또는 층에 "직접 위", "직접 연결됨", 또는 "직접 결합됨"으로 언급되는 경우, 개입 요소 또는 층이 존재하지 않는다. 이를 위해, 용어 "연결됨"은 개입 요소가 있거나 없는 물리적, 전기적, 및/또는 유체 연결을 나타낼 수 있다. 또한, 제1 방향(DR1)의 축, 제2 방향(DR2)의 축, 및 제3 방향(DR3)의 축은 X, Y, 및 Z축과 같은 직교 좌표계의 세 축으로 제한되지 않으며 더 넓은 의미로 해석될 수 있다. 예를 들어, 제1 방향(DR1)의 축, 제2 방향(DR2)의 축, 및 제3 방향(DR3)의 축은 서로 수직일 수 있거나, 서로 수직이 아닌 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "A 및 B 중 적어도 하나"는 A만, B만, 또는 A 및 B의 임의의 조합을 의미하는 것으로 이해될 수 있다. 또한, "X, Y, 및 Z 중 적어도 하나" 및 "X, Y, 및 Z로 구성된 그룹에서 선택된 적어도 하나"는 X만, Y만, Z만, 또는, X, Y, 및 Z 중 두 개 이상의 임의의 조합으로 해석될 수 있다. 본 명세서에서 사용되는 용어 "및/또는"은 연관된 나열된 항목 중 하나 이상의 임의의 모든 조합을 포함한다.
용어 "제1", "제2" 등은 다양한 유형의 요소들을 설명하기 위해 여기에서 사용될 수 있지만, 이러한 요소는 이러한 용어에 의해 제한되어서는 안 된다. 이러한 용어는 한 요소를 다른 요소와 구별하기 위해 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 개시에서 벗어나지 않는 한 제2 요소라고 명명될 수도 있다.
"아래(beneath, below, under, lower)", "위(above, upper, over)", "높은(higher)", "측(side)"(예; "측벽(sidewall)"에서와 같은) 등과 같은 공간적으로 상대적인 용어들은 설명의 목적으로 본 명세서에서 사용될 수 있으며, 이를 통해 도면에 도시된 바와 같이 한 요소와 다른 요소의 관계를 설명할 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향 외에도 사용, 작동, 및/또는 제조 시 장치의 다양한 방향을 포함하도록 의도된다. 예를 들어, 도면에서 장치를 뒤집으면 다른 요소 또는 특징의 "아래"로 설명된 요소는 다른 요소 또는 특징의 "위"에 배치된다. 따라서, 용어 "아래"는 위와 아래의 방향을 모두 포함할 수 있다. 또한, 장치는 다른 방향으로 배치될 수 있으며(예: 90도 회전 또는 다른 방향으로 배치), 이에 따라, 본 명세서에서 사용되는 공간적으로 상대적인 설명자도 그에 따라 해석되어야 한다.
본 명세서에서 사용되는 용어는 특정 실시예를 설명하기 위한 목적이지 제한하려는 의도가 아니다. 본 명세서에서 사용되는 단수 형태의 표현(예: "a", "an", 및 "the")는 문맥상 명확히 달리 표시되지 않는 한 복수 형태의 표현도 포함하는 것을 의도한다. 또한, 본 명세서에서 사용되는 용어 "포함하다(comprises, comprising, includes, including)"는 명시된 특징들(features), 정수들(integers), 단계들(steps), 연산들(operations), 요소들(elements), 구성 요소들(components), 및/또는 그것들의 그룹의 존재를 지정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 연산들, 요소들, 구성 요소들, 및/또는 그것들의 그룹의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로(substantially)", "약(about)" 및 기타 유사한 용어는 정도(degree)의 용어가 아닌 근사치의 용어로 사용되며, 따라서 해당 분야의 통상의 기술자가 인식할 수 있는 측정, 계산, 및/또는 제공된 값의 내재적 편차를 설명하는 데 사용된다.
다양한 실시예들은 실시예 및/또는 중간 구조의 개략적 도면인 단면 및/또는 분해 도면을 참조하여 여기에 설명되어 있다. 따라서, 예를 들어 제조 기술 및/또는 허용 오차의 결과로 도면의 모양에서 변형이 예상된다. 따라서, 여기에 공개된 실시예들은 반드시 영역의 특정 도시된 모양으로 제한되는 것으로 해석되어서는 안 되지만, 예를 들어, 제조에서 발생하는 모양의 편차를 포함해야 한다. 이러한 방식으로 도면에 도시된 영역은 본질적으로 개략적일 수 있으며, 이러한 영역의 모양은 장치 영역의 실제 모양을 반영하지 않을 수 있고, 따라서 반드시 제한적인 것으로 의도되지 않는다.
도 1은 표시 장치의 실시 예를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 게이트 드라이버(120, gate driver), 데이터 드라이버(130, data driver), 전압 생성기(140, voltage generator), 및 컨트롤러(150, controller)를 포함할 수 있다.
표시 패널(DP)은 서브 화소들(SP)을 포함한다. 서브 화소들(SP)은 제1 내지 제m 게이트 라인들(GL1~GLm)을 통해 게이트 드라이버(120)에 연결될 수 있다. 서브 화소들(SP)은 제1 내지 제n 데이터 라인들(DL1~DLn)을 통해 데이터 드라이버(130)에 연결될 수 있다.
서브 화소들(SP)은 2 이상의 컬러들의 광을 생성할 수 있다. 예를 들면, 서브 화소들(SP) 각각은 레드(red), 그린(green), 블루(blue), 시안(cyan), 마젠타(magenta), 옐로우(yellow) 등과 같은 광을 생성할 수 있다.
서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)를 구성할 수 있다. 예를 들면, 화소(PXL)는 도 1에 도시된 바와 같이 3개의 서브 화소들을 포함할 수 있다. 예를 들면, 화소(PXL)는 그것에 포함된 서브 화소들로부터 방출되는 광의 조합에 따라 다양한 컬러들 및 다양한 휘도들의 광을 방출할 수 있다.
게이트 드라이버(120)는 제1 내지 제m 게이트 라인들(GL1~GLm)을 통해 행 방향으로 배열된 서브 화소들(SP)에 연결된다. 게이트 드라이버(120)는 게이트 제어 신호(GCS)에 응답하여 제1 내지 제m 게이트 라인들(GL1~GLm)에 게이트 신호들을 출력할 수 있다. 실시 예들에서, 게이트 제어 신호(GCS)는 각 프레임의 시작을 지시하는 스타트 신호, 그리고 수평 동기화 신호 등을 포함할 수 있다.
게이트 드라이버(120)는 표시 패널(DP)의 일측에 배치될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 게이트 드라이버(120)는 물리적 및/또는 논리적으로 구분된 2 이상의 드라이버들로 구분될 수 있으며, 그러한 드라이버들은 표시 패널(DP)의 일측 및 일측에 반대되는 표시 패널(DP)의 타측에 배치될 수 있다. 예를 들면, 게이트 드라이버(120)는 실시 예들에 따라 다양한 형태들로 표시 패널(DP)의 주변에 배치될 수 있다.
데이터 드라이버(130)는 제1 내지 제n 데이터 라인들(DL1~DLn)을 통해 열 방향으로 배열된 서브 화소들(SP)에 연결된다. 데이터 드라이버(130)는 컨트롤러(150)로부터 영상 데이터(DATA) 및 데이터 제어 신호(DCS)를 수신한다. 데이터 드라이버(130)는 데이터 제어 신호(DCS)에 응답하여 동작한다. 실시 예들에서, 데이터 제어 신호(DCS)는 소스 스타트 신호, 소스 시프트 클럭, 소스 출력 인에이블 신호 등을 포함할 수 있다.
데이터 드라이버(130)는 전압 생성기(140)로부터 전압들을 수신할 수 있다. 데이터 드라이버(130)는 수신된 전압들을 이용하여, 영상 데이터(DATA)에 대응하는 계조 전압들을 갖는 데이터 신호들을 제1 내지 제n 데이터 라인들(DL1~DLn)에 인가할 수 있다. 제1 내지 제m 게이트 라인들(GL1~GLm) 각각에 게이트 신호가 인가될 때, 영상 데이터(DATA)에 대응하는 데이터 신호들이 데이터 라인들(DL1~DLn)에 인가될 수 있다. 이에 따라, 서브 화소들(SP)은 데이터 신호들에 대응하는 광을 생성할 수 있으며, 표시 패널(DP)은 영상을 표시할 수 있다.
실시 예들에서, 게이트 드라이버(120) 및 데이터 드라이버(130)는 CMOS(complementary metal-oxide semiconductor) 회로 소자들을 포함할 수 있다.
전압 생성기(140)는 컨트롤러(150)로부터의 전압 제어 신호(VCS)에 응답하여 동작할 수 있다. 전압 생성기(140)는 복수의 전압들을 생성하고, 생성된 전압들을 게이트 드라이버(120), 데이터 드라이버(130), 및 컨트롤러(150)와 같은 표시 장치(DD)의 구성 요소들에 제공하도록 구성된다. 전압 생성기(140)는 표시 장치(DD)의 외부로부터 입력 전압을 수신하고 수신된 전압을 레귤레이팅함으로써, 복수의 전압들을 생성할 수 있다.
전압 생성기(140)는 제1 전원 전압 및 제2 전원 전압을 생성할 수 있다. 생성된 제1 및 제2 전원 전압들은 전원 라인들(PL)을 통해 서브 화소들(SP)에 제공될 수 있다. 다른 실시 예들에서, 제1 및 제2 전원 전압들 중 적어도 하나는 표시 장치(DD)의 외부로부터 제공될 수 있다.
이 밖에도, 전압 생성기(140)는 다양한 전압들 및/또는 신호들을 제공할 수 있다. 예를 들면, 전압 생성기(140)는 서브 화소들(SP)에 인가되는 하나 또는 그 이상의 초기화 전압들을 제공할 수 있다. 예를 들면, 서브 화소들(SP)의 트랜지스터들 및/또는 발광 소자들의 전기적 특성들을 센싱하기 위한 센싱 동작 시에, 제1 내지 제n 데이터 라인들(DL1~DLn)에 기준 전압이 인가될 수 있으며, 전압 생성기(140)는 그 기준 전압을 생성하여 데이터 드라이버(130)에 전달할 수 있다. 예를 들면, 표시 패널(DP)에 영상을 표시하기 위한 표시 동작 시에, 서브 화소들(SP)에 공통의 화소 제어 신호들이 인가될 수 있으며, 전압 생성기(140)는 그 화소 제어 신호들을 생성할 수 있다. 실시 예들에서, 전압 생성기(140)는 화소 제어 라인들(PXCL)을 통해 서브 화소들(SP)에 화소 제어 신호들을 제공할 수 있다. 도 1에는 화소 제어 라인들(PXCL)이 전압 생성기(140)와 표시 패널(DP) 사이에 연결되는 것으로 도시되나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 화소 제어 라인들(PXCL)은 게이트 드라이버(120)와 표시 패널(DP) 사이에 연결될 수 있다. 이러한 경우, 화소 제어 신호들은 전압 생성기(140)로부터 게이트 드라이버(120)를 통해 화소 제어 라인들(PXCL)에 전달될 수 있다.
컨트롤러(150)는 표시 장치(DD)의 제반 동작들을 제어한다. 컨트롤러(150)는 외부로부터 입력 영상 데이터(IMG) 및 그에 대응하는 제어 신호(CTRL)를 수신한다. 컨트롤러(150)는 제어 신호(CTRL)에 응답하여, 게이트 제어 신호(GCS), 데이터 제어 신호(DCS), 및 전압 제어 신호(VCS)를 제공할 수 있다.
컨트롤러(150)는 입력 영상 데이터(IMG)를 표시 장치(DD) 혹은 표시 패널(DP)에 적합하도록 변환하여 영상 데이터(DATA)를 출력할 수 있다. 실시 예들에서, 컨트롤러(150)는 입력 영상 데이터(IMG)를 행 단위의 서브 화소들(SP)에 적합하도록 정렬하여 영상 데이터(DATA)를 출력할 수 있다.
데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 2 이상의 구성 요소들은 집적 회로(예: 단일의 집적 회로)에 실장될 수 있다. 도 1에 도시된 바와 같이, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 드라이버 집적 회로(DIC)에 포함될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 단일의 드라이버 집적 회로(DIC) 내에서 기능적으로 구분된 구성 요소들일 수 있다. 다른 실시 예들에서, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 드라이버 집적 회로(DIC)와 구분된 구성 요소로 제공될 수 있다.
도 2는 도 1의 서브 화소들 중 어느 하나의 실시 예를 보여주는 블록도이다. 도 2에서, 도 1의 서브 화소들(SP) 중 제i 행(i는 1보다 크거나 같고 m보다 작거나 같은 정수) 및 제j 열(j는 1보다 크거나 같고 n보다 작거나 같은 정수)에 배열된 서브 화소(SPij)가 도시된다.
도 2를 참조하면, 서브 화소(SPij)는 서브 화소 회로(SPC) 및 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 전압 노드(VDDN)과 제2 전원 전압 노드(VSSN) 사이에 연결된다. 제1 전원 전압 노드(VDDN)는 도 1의 전원 라인들(PL) 중 하나에 연결되어, 제1 전원 전압을 수신한다. 제2 전원 전압 노드(VSSN)는 도 1의 전원 라인들(PL) 중 다른 하나에 연결되어, 제2 전원 전압을 수신한다. 제1 전원 전압은 제2 전원 전압보다 높은 전압 레벨을 가질 수 있다.
발광 소자(LD)는 애노드 전극(AE)과 캐소드 전극(CE) 사이에 연결된다. 애노드 전극(AE)은 서브 화소 회로(SPC)를 통해 제1 전원 전압 노드(VDDN)에 연결될 수 있다. 예를 들면, 애노드 전극(AE)은 서브 화소 회로(SPC)에 포함된 하나 또는 그 이상의 트랜지스터들을 통해 제1 전원 전압 노드(VDDN)에 연결될 수 있다. 캐소드 전극(CE)은 제2 전원 전압 노드(VSSN)에 연결될 수 있다. 발광 소자(LD)는 애노드 전극(AE)으로부터 캐소드 전극(CE)으로 흐르는 전류에 따라 광을 방출하도록 구성된다.
서브 화소 회로(SPC)는 도 1의 제1 내지 제m 게이트 라인들(GL1~GLm) 중 제i 게이트 라인(GLi), 그리고 도 1의 제1 내지 제n 데이터 라인들(DL1~DLn) 중 제j 데이터 라인(DLj)에 연결될 수 있다. 제i 게이트 라인(GLi)을 통해 수신되는 게이트 신호에 응답하여, 서브 화소 회로(SPC)는 발광 소자(LD)를 제어하여 제j 데이터 라인(DLj)을 통해 수신되는 데이터 신호에 따라 광을 방출하도록 한다. 실시 예들에서, 서브 화소 회로(SPC)는 도 1의 화소 제어 라인들(PXCL)에 더 연결될 수 있다. 이러한 경우, 서브 화소 회로(SPC)는 화소 제어 라인들(PXCL)을 통해 수신되는 화소 제어 신호들에 더 응답하여 발광 소자(LD)를 제어할 수 있다.
이러한 동작들을 위해, 서브 화소 회로(SPC)는 회로 소자들, 예를 들면 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다.
서브 화소 회로(SPC)의 트랜지스터들은 P타입의 트랜지스터들 및/또는 N타입의 트랜지스터들을 포함할 수 있다. 실시 예들에서, 서브 화소 회로(SPC)의 트랜지스터들은 MOSFET(Metal Oxide Silicon Field Effect Transistor)을 포함할 수 있다. 실시 예들에서, 서브 화소 회로(SPC)의 트랜지스터들은 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon), 다결정 실리콘(polycrystalline silicon) 반도체, 산화물 반도체 등을 포함할 수 있다.
도 3은 도 1의 표시 패널의 실시 예를 보여주는 개략적인 평면도이다.
도 3을 참조하면, 표시 패널(DP)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(DP)은 표시 영역(DA)을 통해 영상을 표시한다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치된다.
표시 패널(DP)은 표시 영역(DA)에서 서브 화소들(SP)을 포함한다. 서브 화소들(SP)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들면, 서브 화소들(SP)은 제1 방향(DR1)과 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 다른 예로서, 서브 화소들(SP)은 제1 방향(DR1)과 제2 방향(DR2)을 따라 지그재그 형태로 배열될 수 있다. 서브 화소들(SP)의 배열은 실시 예들에 따라 가변할 수 있다. 제1 방향(DR1)은 행 방향이고, 제2 방향(DR2)은 열 방향일 수 있다.
서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)(예: 단일 화소)를 구성할 수 있다. 도 3에서, 화소(PXL)가 3개의 서브 화소들(SP1~SP3)을 포함하는 것으로 도시되나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 화소(PXL)는 2개의 서브 화소들을 포함할 수 있다. 이하, 설명의 편의를 위해 화소(PXL)가 제1 내지 제3 서브 화소들(SP1~SP3)을 포함하는 것으로 가정한다.
제1 내지 제3 서브 화소들(SP1~SP3) 각각은 레드, 그린, 블루, 시안, 마젠타, 옐로우 등과 같은 다양한 컬러들 중 하나의 광을 생성할 수 있다. 이하, 명확 및 간결한 설명을 위해, 제1 서브 화소(SP1)는 레드 컬러의 광을 생성하도록 구성되고, 제2 서브 화소(SP2)는 그린 컬러의 광을 생성하도록 구성되고, 제3 서브 화소(SP3)는 블루 컬러의 광을 생성하는 것으로 가정한다.
제1 내지 제3 서브 화소들(SP1~SP3) 각각은 광을 생성하도록 구성되는 적어도 하나의 발광 소자를 포함할 수 있다. 실시 예들에서, 제1 내지 제3 서브 화소들(SP1~SP3)의 발광 소자들은 동일한 컬러의 광을 생성할 수 있다. 예를 들면, 제1 내지 제3 서브 화소들(SP1~SP3)의 발광 소자들은 블루(blue) 컬러의 광을 생성할 수 있다. 다른 실시 예들에서, 제1 내지 제3 서브 화소들(SP1~SP3)의 발광 소자들은 서로 상이한 컬러들의 광을 생성할 수 있다. 예를 들면, 제1 내지 제3 서브 화소들(SP1~SP3)의 발광 소자들은 각각 레드 컬러, 그린 컬러, 및 블루 컬러의 광을 생성할 수 있다.
표시 패널(DP)로서, 마이크로 스케일 혹은 나노 스케일의 발광 다이오드를 발광 소자로 이용하는 발광 다이오드 표시 패널(LED Display panel), 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다.
비표시 영역(NDA)에, 서브 화소들(SP)을 제어하기 위한 구성 요소가 배치될 수 있다. 서브 화소들(SP)과 연결된 배선들, 예를 들면 도 1의 제1 내지 제m 게이트 라인들(GL1~GLm), 제1 내지 제n 데이터 라인들(DL1~DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)은 비표시 영역(NDA)에 배치될 수 있다.
도 1의 게이트 드라이버(120), 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 실시 예들에서, 게이트 드라이버(120)가 비표시 영역(NDA)에 배치될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 표시 패널(DP)과 구분된 도 1의 드라이버 집적 회로(DIC)로서 구현될 수 있으며, 드라이버 집적 회로(DIC)는 비표시 영역(NDA)에 배치된 배선들에 연결될 수 있다. 다른 실시 예들에서, 게이트 드라이버(120)는 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)와 함께 표시 패널(DP)과 구분된 집적 회로로서 구현될 수 있다.
실시 예들에서, 표시 영역(DA)은 다양한 형상들을 가질 수 있다. 표시 영역(DA)은 직선 및/또는 곡선의 변들을 포함하는 폐 루프의 형상을 가질 수 있다. 예를 들면, 표시 영역(DA)은 다각형, 원, 반원, 타원 등의 형상들을 가질 수 있다.
실시 예들에서, 표시 패널(DP)은 평탄한 표시면을 가질 수 있다. 다른 실시 예들에서, 표시 패널(DP)은 적어도 부분적으로 둥근 표시면을 가질 수 있다. 실시 예들에서, 표시 패널(DP)은 구부리거나(bendable), 접히거나(foldable), 말릴(rollable) 수 있다. 이러한 경우들에서, 표시 패널(DP) 및/또는 표시 패널(DP)의 기판은 유연한(flexible) 성질을 갖는 재료들을 포함할 수 있다.
도 4는 도 3의 표시 패널의 실시 예를 보여주는 개략적인 단면도이다.
도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 그리고 기판(SUB) 상에서 제1 및 제2 방향들(DR1, DR2)과 교차하는 제3 방향(DR3)으로 순차적으로 적층되는 화소 회로층(PCL, pixel circuit layer), 표시 소자층(DPL, display element layer), 및 광 기능층(LFL, light functional layer)을 포함할 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 물질로 이루어질 수 있다. 예를 들면, 기판(SUB)은 글래스 기판을 포함할 수 있다. 다른 예로서, 기판(SUB)은 PI(Polyimide) 기판을 포함할 수 있다. 또 다른 예로서, 기판(SUB)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판을 포함할 수 있다.
실시 예들에서, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들면, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
기판(SUB) 상에 화소 회로층(PCL)이 배치된다. 화소 회로층(PCL)은 절연층들 및 절연층들 사이에 배치되는 반도체 패턴들과 도전 패턴들을 포함할 수 있다. 화소 회로층(PCL)의 도전 패턴들은 회로 소자들, 배선들 등으로 기능할 수 있다.
화소 회로층(PCL)의 회로 소자들은 도 3의 서브 화소들(SP) 각각의 서브 화소 회로(SPC, 도 2 참조)를 포함할 수 있다. 예를 들면, 화소 회로층(PCL)의 회로 소자들은 서브 화소 회로(SPC)의 트랜지스터들 및 하나 또는 그 이상의 커패시터들로 제공될 수 있다.
화소 회로층(PCL)의 배선들은 서브 화소들(SP)에 연결된 배선들을 포함할 수 있다. 화소 회로층(PCL)의 배선들은 표시 소자층(DPL)을 구동하는 데에 필요한 다양한 신호 라인들 및/또는 전압 라인들을 포함할 수 있다.
화소 회로층(PCL) 상에 표시 소자층(DPL)이 배치된다. 표시 소자층(DPL)은 서브 화소들(SP)의 발광 소자들을 포함할 수 있다.
표시 소자층(DPL) 상에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 색 변환 입자들 및/또는 산란 입자들을 갖는 광 변환 패턴들을 포함할 수 있다. 예를 들면, 색 변환 입자들은 양자점들(quantum dots)을 포함할 수 있다. 양자점들은 표시 소자층(DPL)으로부터 방출되는 광의 파장(또는 색상)을 변화시킬 수 있다. 광 기능층(LFL)은 산란 입자들을 갖는 광 산란 패턴들을 더 포함할 수 있다. 실시 예들에서, 광 변환 패턴들 및 광 산란 패턴들은 생략될 수 있다.
광 기능층(LFL)은 컬러 필터들을 포함하는 컬러 필터층을 더 포함할 수 있다. 컬러 필터는 특정 파장(또는, 특정 색상)의 광을 선택적으로 투과시킬 수 있다. 실시 예들에서, 컬러 필터층은 생략될 수 있다.
광 기능층(LFL) 상에 표시 패널(DP)의 노출면(혹은 상면)을 보호하기 위한 윈도우가 제공될 수 있다. 윈도우는 외부 충격으로부터 표시 패널(DP)을 보호할 수 있다. 윈도우는 광학 투명 점착(또는 접착) 부재를 통해 광 기능층(LFL)에 결합될 수 있다. 윈도우는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우의 전체 또는 일부는 가요성을 가질 수 있다.
도 5는 도 3의 표시 패널의 다른 실시 예를 보여주는 개략적인 단면도이다.
도 5를 참조하면, 표시 패널(DP')은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 입력 감지층(ISL), 및 광 기능층(LFL)을 포함할 수 있다. 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)은 도 4를 참조하여 설명된 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)과 각각 동일하거나 유사한 방식(manner)으로 형성된다. 이하, 중복되는 설명은 생략된다.
입력 감지층(ISL)은 표시 패널(DP')의 상면(혹은 표시면)에 대한 사용자 입력을 감지할 수 있다. 입력 감지층(ISL)은 사용자의 손, 펜 등과 같은 외부의 오브젝트를 감지하기에 적합한 구성들을 포함할 수 있다. 예를 들면, 입력 감지층(ISL)은 터치 전극들을 포함할 수 있다.
도 6은 도 3의 화소들 중 어느 하나의 실시 예를 보여주는 개략적인 평면도이다.
도 6를 참조하면, 화소(PXL)는 제1 내지 제3 서브 화소들(SP1~SP3)를 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1~SP3)은 제1 방향(DR1)으로 배열될 수 있다. 그러나, 화소(PXL)의 배열은 이에 한정되지 않으며, 실시 예들에 따라 다양하게 변할 수 있다. 예를 들면, 제1 내지 제3 서브 화소들(SP1~SP3)은 지그재그 형태로 배열될 수 있다.
제1 내지 제3 서브 화소들(SP1~SP3)에 제1 내지 제3 애노드 전극들(AE1~AE3)이 각각 배치될 수 있다. 제1 애노드 전극(AE1)은 제1 서브 화소(SP1)의 서브 화소 회로(SPC, 도 2 참조)에 연결된 애노드 전극(AE, 도 2 참조)으로서 제공될 수 있다. 제2 애노드 전극(AE2)은 제2 서브 화소(SP2)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다. 제3 애노드 전극(AE3)은 제3 서브 화소(SP3)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다.
캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1~AE3)으로부터 이격될 수 있다. 캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1~AE3)과 동일한 높이에 배치될 수 있다. 캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1~AE3)으로부터 제2 방향(DR2)으로 이격될 수 있다. 실시 예들에서, 캐소드 전극(CE)은 제1 방향(DR1)으로 연장되어, 화소(PXL) 및 화소(PXL)에 인접하는 다른 화소들에 대한 공통 전극으로 사용될 수 있다. 예를 들면, 캐소드 전극(CE)은 제1 방향(DR1) 뿐만 아니라 제2 방향(DR2)으로 연장되어, 도 3의 서브 화소들(SP) 전체에 대한 공통 전극으로 사용될 수 있다. 예를 들면, 캐소드 전극(CE)은 다양한 형상들을 가질 수 있다. 실시 예들에서, 제1 내지 제3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE)은 서로 동일한 도전성 재료를 포함할 수 있다.
제1 내지 제3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE) 상에 제1 내지 제3 발광 소자들(LD1~LD3)이 배치될 수 있다. 제1 발광 소자(LD1)는 제1 애노드 전극(AE1) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)는 제1 서브 화소(SP1)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD, 도 2 참조)로 제공될 수 있다. 제2 발광 소자(LD2)는 제2 애노드 전극(AE2) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)는 제2 서브 화소(SP2)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD)로 제공될 수 있다. 제3 발광 소자(LD3)는 제3 애노드 전극(AE3) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제3 발광 소자(LD3)는 제3 서브 화소(SP3)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD)로 제공될 수 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)은 무기 발광 물질을 포함하는 무기 발광 다이오드들일 수 있다. 그러나, 실시 예들은 이에 한정되지 않으며, 예를 들면 유기 발광 다이오드들이 사용될 수 있다.
도 7은 도 6의 I-I' 라인에 따른 개략적인 단면도이다.
도 6 및 도 7을 참조하면, 기판(SUB) 상에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)에서, 제1 내지 제3 서브 화소들(SP1~SP3)에 각각 대응하는 서브 화소 회로들이 제공된다.
도 2를 참조하여 설명된 바와 같이, 제1 내지 제3 서브 화소들(SP1~SP3) 각각의 서브 화소 회로(SPC, 도 2 참조)는 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다. 화소 회로층(PCL)의 반도체 패턴들 및 도전 패턴들은 서브 화소 회로(SPC)의 트랜지스터들 및 커패시터들로 기능할 수 있다. 예를 들면, 화소 회로층(PCL)의 도전 패턴들은 배선들, 예를 들면 도 1의 제1 내지 제m 게이트 라인들(GL1~GLm), 제1 내지 제n 데이터 라인들(DL1~DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)로 더 기능할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 층간 절연층(ILD), 제1 패시베이션층(PSV1), 및 제2 패시베이션층(PSV2)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB)의 일면 상에 배치될 수 있다. 버퍼층(BFL)은 화소 회로층(PCL)에 포함된 회로 소자들 및 배선들에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연층을 포함할 수 있다. 실시 예들에서, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층 혹은 다중층으로 제공될 수 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 서로 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.
실시 예들에서, 기판(SUB)과 버퍼층(BFL) 사이에 하나 또는 그 이상의 배리어 층들이 배치될 수 있다. 배리어 층들 각각은 폴리이미드(polyimide)를 포함할 수 있다.
버퍼층(BFL) 상에, 트랜지스터(T_SP1)가 배치될 수 있다. 트랜지스터(T_SP1)는 제1 서브 화소(SP1)에 포함된 서브 화소 회로(SPC)의 트랜지스터들 중 어느 하나일 수 있다. 예를 들면, 트랜지스터(T_SP1)는 서브 화소 회로(SPC)의 트랜지스터들 중 제1 애노드 전극(AE1)에 연결된 트랜지스터로 이해될 수 있다.
트랜지스터(T_SP1)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나일 수 있으며, 제2 단자(ET2)는 소스 전극 및 드레인 전극 중 나머지 하나일 수 있다. 예를 들면, 제1 단자(ET1)는 소스 전극일 수 있고, 제2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체 패턴(SCP)은 제1 단자(ET1)에 접촉하는 제1 컨택 영역과 제2 단자(ET2)에 접촉하는 제2 컨택 영역을 포함할 수 있다. 제1 컨택 영역과 제2 컨택 영역 사이의 영역은 채널 영역일 수 있다. 채널 영역은 트랜지스터(T_SP1)의 게이트 전극(GE)과 중첩할 수 있다. 채널 영역은, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 컨택 영역과 제2 컨택 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로, 예를 들면 p형 불순물이 사용될 수 있으나, 실시 예들은 이에 한정되지 않는다.
반도체 패턴(SCP)은 다양한 타입들의 반도체들 중 어느 하나, 예를 들면 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon) 반도체, 다결정 실리콘(polycrystalline silicon) 반도체, 저온 폴리 실리콘(low temperature poly silicon) 반도체, 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
반도체 패턴(SCP) 상에 순차적으로 적층된 층간 절연층들(ILD)이 배치될 수 있다. 층간 절연층들(ILD)은 무기 재료를 포함한 무기 절연층들일 수 있다. 예를 들면, 층간 절연층들(ILD) 각각은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 층간 절연층들(ILD)이 이에 한정되는 것은 아니다. 예를 들면, 층간 절연층들(ILD) 중 어느 하나는 유기 재료를 포함한 유기 절연층을 포함할 수 있다.
층간 절연층들(ILD)은 층간 절연층들(ILD) 사이에 배치되는 도전 패턴들 및/또는 반도체 패턴들을 서로 전기적으로 분리시킬 수 있다. 예를 들면, 층간 절연층들(ILD)은 반도체 패턴(SCP) 상에 배치되는 게이트 절연층(GI)을 포함할 수 있다. 게이트 절연층(GI)은 게이트 전극(GE)이 반도체 패턴(SCP)으로부터 이격되도록, 반도체 패턴(SCP)과 게이트 전극(GE) 사이에 배치될 수 있다. 실시 예들에서, 게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL) 상에 제공(예: 전면적으로 제공)되어, 반도체 패턴(SCP)과 버퍼층(BFL)을 커버할 수 있다. 도전 패턴들 및/또는 반도체 패턴들의 형성에 필요한 층들의 수가 증가할수록, 층간 절연층들(ILD)의 수는 증가할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치된다. 게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역에 중첩할 수 있다. 실시 예들에서, 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 단일층으로 제공될 수 있다. 실시 예들에서, 게이트 전극(GE)은 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 다중층으로 제공될 수 있다.
제1 및 제2 단자들(ET1, ET2)은 층간 절연층들(ILD) 상에 배치된다. 제1 및 제2 단자들(ET1, ET2)은 층간 절연층들(ILD)을 관통하는 컨택 홀들을 통해 반도체 패턴(SCP)에 컨택할 수 있다. 제1 및 제2 단자들(ET1, ET2)은 반도체 패턴(SCP)의 제1 및 제2 컨택 영역들에 각각 컨택할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
제1 및 제2 단자들(ET1, ET2)이 반도체 패턴(SCP)과 전기적으로 연결된 별개의 전극들로 도시되나, 실시 예들은 이에 한정되지 않는다. 실시 예들에서, 제1 단자(ET1)는 반도체 패턴(SCP)의 채널 영역의 일측에 인접한 제1 컨택 영역일 수 있으며, 제2 단자(ET2)는 채널 영역의 타측에 인접한 제2 컨택 영역일 수 있다. 이러한 경우, 제1 단자(ET1)는 층간 절연층들(ILD) 중 적어도 하나 상에 배치된 브릿지 전극과 같은 연결 수단을 통해 발광 소자(LD)에 전기적으로 연결될 수 있다.
실시 예들에서, 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 형성될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 트랜지스터(T_SP1)는 산화물 반도체 트랜지스터로 형성될 수도 있다. 실시 예들에서, 제1 서브 화소(SP1)의 서브 화소 회로는 서로 상이한 타입들의 트랜지스터들을 포함할 수 있다. 예를 들면, 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 형성되고, 제1 서브 화소(SP1)의 다른 트랜지스터는 산화물 반도체 트랜지스터로 형성될 수 있다. 이러한 경우, 해당 산화물 반도체 트랜지스터의 산화물 반도체는 트랜지스터(T_SP1)의 반도체 패턴(SCP)이 배치된 절연층이 아닌, 층간 절연층들(ILD) 중 어느 하나 상에 배치될 수 있다.
실시 예들에서, 트랜지스터(T_SP1)가 탑 게이트(top gate) 구조의 트랜지스터인 경우를 예로서 설명하였으나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 트랜지스터(T_SP1)는 바텀 게이트(bottom gate) 구조의 트랜지스터일 수 있다. 예를 들면, 트랜지스터(T_SP1)의 구조는 다양하게 변경될 수 있다.
층간 절연층들(ILD) 상에, 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
층간 절연층들(ILD)과 제1 및 제2 단자들(ET1, ET2) 상에 제1 패시베이션층(PSV1)이 배치될 수 있다. 패시베이션층은 보호층 혹은 비아층으로 지칭될 수도 있다. 제1 패시베이션층(PSV1)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제1 패시베이션층(PSV1) 상에, 연결 패턴(CP)이 배치될 수 있다. 연결 패턴(CP)은 제1 패시베이션층(PSV1)을 관통하여 트랜지스터(T_SP1)의 제1 단자(ET1)에 연결될 수 있다. 연결 패턴(CP)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
제1 패시베이션층(PSV1) 상에, 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
연결 패턴(CP) 및 제1 패시베이션층(PSV1) 상에, 제2 패시베이션층(PSV2)이 배치된다. 제2 패시베이션층(PSV2)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제1 및 제2 패시베이션층들(PSV1, PSV2) 각각은 무기 재료를 포함한 무기 절연층 및/또는 유기 재료를 포함한 유기 절연층을 포함할 수 있다. 무기 절연층은, 예를 들면, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연층은, 예를 들면, 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide resin), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylen ether resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 패시베이션층들(PSV1, PSV2)은 층간 절연층들(ILD) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다. 제1 및 제2 패시베이션층들(PSV1, PSV2) 각각은 단일층으로 제공(또는, 형성)될 수 있으나, 다중층으로 제공(또는, 형성)될 수도 있다.
제2 패시베이션층(PSV2) 상에, 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제1 애노드 전극(AE1), 캐소드 전극(CE), 제1 및 제2 반사 전극들(RFE1, RFE2), 제1 발광 소자(LD1), 오버코트층(OCL), 제3 패시베이션층(PSV3), 및 캡핑층(CPL)을 포함할 수 있다.
화소 회로층(PCL) 상에, 제1 애노드 전극(AE1) 및 캐소드 전극(CE)이 배치된다. 예를 들어, 제1 애노드 전극(AE1) 및 캐소드 전극(CE)은 제2 패시베이션층(PSV2) 상에 배치될 수 있다.
제1 애노드 전극(AE1)은 제2 패시베이션층(PSV2)을 관통하는 컨택 홀을 통해 연결 패턴(CP)과 전기적으로 연결될 수 있다. 예를 들면, 제1 애노드 전극(AE1)은 제1 트랜지스터(T_SP1)에 전기적으로 연결될 수 있다.
캐소드 전극(CE)은 제1 애노드 전극(AE1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 캐소드 전극(CE)은 도 2의 제2 전원 전압 노드(VSSN)와 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 전압 노드(VSSN)로 인가되는 제2 전원 전압이 캐소드 전극(CE)으로 전달될 수 있다.
제1 애노드 전극(AE1) 상에 제1 반사 전극(RFE1)이 배치될 수 있다. 예를 들면, 제1 애노드 전극(AE1)의 일 측면 상에 제1 반사 전극(RFE1)이 배치될 수 있다.
캐소드 전극(CE) 상에 제2 반사 전극(RFE2)이 배치될 수 있다. 예를 들면, 캐소드 전극(CE)의 일 측면 상에 제2 반사 전극(RFE2)이 배치될 수 있다.
제1 및 제2 반사 전극들(RFE1, RFE2)은 광을 반사하기에 적합한 도전성 물질들을 포함할 수 있다. 이에 따라, 제1 발광 소자(LD1)의 출광 효율은 향상될 수 있다. 제1 및 제2 반사 전극들(RFE1, RFE2)은 동일한 반사 도전성 재료를 포함할 수 있다. 실시 예들에서, 제1 및 제2 반사 전극들(RFE1, RFE2)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
제1 및 제2 반사 전극들(RFE1, RFE2)과 제1 발광 소자(LD1)가 배치된 제1 개구부(OP1) 내에, 오버코트층(OCL)이 배치될 수 있다. 오버코트층(OCL)은 제1 및 제2 반사 전극들(RFE1, RFE2)을 부분적으로 커버할 수 있다.
제1 발광 소자(LD1)는 오버코트층(OCL) 상에 배치될 수 있다. 오버코트층(OCL)은 제1 발광 소자(LD1)가 움직이지 않도록 고정시킬 수 있다.
예를 들면, 오버코트층(OCL)은 그것의 하부에 배치된 구성들을 먼지, 수분 등과 같은 이물질로부터 보호할 수 있다. 예를 들면, 오버코트층(OCL)은 무기 절연층 및 유기 절연층 중 적어도 하나를 포함할 수 있다. 예를 들면, 오버코트층(OCL)은 에폭시(epoxy)를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
제1 발광 소자(LD1)는 서로 동일한 방향(예를 들면 제3 방향(DR3)과 반대 방향)을 향하는 제1 및 제2 소자 전극들(BDE1, BDE2)을 포함한다.
제1 및 제2 소자 전극들(BDE1, BDE2)은 제2 방향(DR2)으로 서로 이격될 수 있다. 제1 소자 전극(BDE1)은 제1 애노드 전극(AE1)에 인접하게 배치되고, 제2 소자 전극(BDE2)은 캐소드 전극(CE)에 인접하게 배치될 수 있다.
제1 및 제2 소자 전극들(BDE1, BDE2)은 광을 반사하기에 적합한 도전성 물질들을 포함할 수 있다. 이에 따라, 제1 발광 소자(LD1)의 출광 효율은 향상될 수 있다. 제1 및 제2 소자 전극들(BDE1, BDE2)은 동일한 반사 도전성 재료를 포함할 수 있다. 실시 예들에서, 제1 및 제2 소자 전극들(BDE1, BDE2)은 알루미늄(Al), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다
제1 소자 전극(BDE1)은 제1 발광 소자(LD1)의 측면들 중 제1 애노드 전극(AE1)과 인접한 측면들을 따라 형성될 수 있다. 예를 들면, 제1 소자 전극(BDE1)은 제1 발광 소자(LD1)의 하면 중 제1 애노드 전극(AE1)과 인접한 부분에 형성될 수 있다. 제1 소자 전극(BDE1)은 제1 발광 소자(LD1)의 상면(LTS)에 배치되지 않을 수 있다. 예를 들면, 제1 소자 전극(BDE1)은 꺽쇠 형태를 가질 수 있다.
제1 소자 전극(BDE1)은 제1 발광 소자(LD1)가 포함하는 제1 반도체층에 전기적으로 연결될 수 있다. 제1 반도체층은 일 예로 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들면, 제1 반도체층은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 적어도 하나의 반도체 물질을 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 다만, 제1 반도체층을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제1 반도체층을 구성할 수 있다. 일 실시 예에 있어서, 제1 반도체층은 제2 도전성의 도펀트(혹은 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제2 소자 전극(BDE2)은 제1 발광 소자(LD1)의 측면들 중 캐노드 전극(CE)과 인접한 측면들을 따라 형성될 수 있다. 예를 들면, 제2 소자 전극(BDE2)은 제1 발광 소자(LD1)의 하면 중 캐노드 전극(CE)과 인접한 부분에 형성될 수 있다. 제2 소자 전극(BDE2)은 제1 발광 소자(LD1)의 상면(LTS)에 배치되지 않을 수 있다. 예를 들면, 제2 소자 전극(BDE2)은 꺽쇠 형태를 가질 수 있다.
제2 소자 전극(BDE2)은 제2 반도체층에 연결될 수 있다. 제2 반도체층은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들면, 제2 반도체층은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 어느 하나의 반도체 물질을 포함할 수 있으며, 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제2 반도체층을 구성하는 재료는 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제2 반도체층을 구성할 수 있다. 일 실시 예에 있어서, 제2 반도체층은 제1 도전성의 도펀트(혹은 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
예를 들면, 제1 발광 소자(LD1)는 서로 동일한 방향(예를 들면 제3 방향(DR3)과 반대 방향)을 향하는 제1 및 제2 보호 전극들(EPL1, EPL2)을 포함한다.
제1 및 제2 보호 전극들(EPL1, EPL2)은 제2 방향(DR2)으로 서로 이격될 수 있다. 제1 보호 전극(EPL1)은 제1 애노드 전극(AE1)에 인접하게 배치되고, 제2 보호 전극(EPL2)은 캐소드 전극(CE)에 인접하게 배치될 수 있다.
제1 보호 전극(EPL1)은 제1 소자 전극(BDE1)의 측면들 및 제1 소자 전극(BDE1)의 하면을 따라 형성될 수 있다. 예를 들면, 제1 보호 전극(EPL1)은 꺽쇠 형태를 가질 수 있다. 제1 보호 전극(EPL1)의 내측에 제1 소자 전극(BDE1)이 배치될 수 있다.
실시 예들에서, 제1 소자 전극(BDE1)의 노출된 부분에 제1 보호 전극(EPL1)이 배치될 수 있다.
제2 보호 전극(EPL2)은 제2 소자 전극(BDE2)의 측면들 및 제2 소자 전극(BDE2)의 하면을 따라 형성될 수 있다. 예를 들면, 제2 보호 전극(EPL2)은 꺽쇠 형태를 가질 수 있다. 제2 보호 전극(EPL2)의 내측에 제2 소자 전극(BDE2)이 배치될 수 있다.
실시 예들에서, 제2 보호 전극(EPL2)은 제2 소자 전극(BDE2)의 노출된 부분에 배치될 수 있다.
제1 보호 전극(EPL1)의 내측에 제1 소자 전극(BDE1)이 배치되고, 제2 보호 전극(EPL2)의 내측에 제2 소자 전극(BDE2)이 배치됨에 따라, 제1 발광 소자(LD1)의 전사 과정에서 제1 및 제2 보호 전극들(EPL1, EPL2)은 외부의 세정액으로부터 제1 및 제2 소자 전극들(BDE1, BDE2)을 보호할 수 있다. 이에 따라, 금(Au), 및 크롬(Cr)과 같은 외부의 세정액에 의한 손상이 없는 물질들 뿐만 아니라, 타이타늄(Ti), 및 알루미늄(Al)과 같은 물질들로 제1 및 제2 소자 전극들(BDE1, BDE2)을 제조할 수 있다.
타이타늄(Ti), 및 알루미늄(Al)은 금(Au), 및 크롬(Cr)보다 반사율이 높을 수 있다. 이에 따라, 타이타늄(Ti), 및 알루미늄(Al)으로 제작된 제1 및 제2 소자 전극들(BDE1, BDE2)은 하부(제3 방향(DR3)의 반대 방향)로 발광되는 제1 발광 소자(LD1)의 빛을 상부(제3 방향(DR3))로 반사시켜, 표시 장치(DD)의 휘도가 상승될 수 있다. 예를 들면, 타이타늄(Ti), 및 알루미늄(Al)은 금(Au)보다 원가가 저렴하여, 제1 발광 소자(LD1)의 제작 비용이 감소될 수 있다.
실시 예들에서, 제1 소자 전극(BDE1) 하부에 배치된 제1 보호 전극(EPL1)이 식각됨에 따라, 제1 소자 전극(BDE1)과 제1 보호 전극(EPL1)이 서로 접촉하지 않는 영역(AR1)이 제공될 수 있다. 예를 들면, 제1 소자 전극(BDE1) 및 오버코트층(OCL) 사이에 영역(AR1)이 제공될 수 있다. 예를 들면, 제2 소자 전극(BDE2)과 제2 보호 전극(EPL2)이 서로 접촉하지 않는 영역이 제공될 수 있다. 이에 대한 보다 자세한 설명은 도 19와 함께 후술될 것이다.
실시 예들에서, 제1 및 제2 보호 전극들(EPL1, EPL2)은 서로 동일한 표시 소자층(DPL)에 배치되고, 서로 동일한 도전성 재료를 포함할 수 있다. 실시 예들에서, 제1 및 제2 보호 전극들(EPL1, EPL2)은 인듐 아연 산화물(indium zinc oxide, IZO)와 같은 전도성 금속 산화물을 포함할 수 있다. 그러나, 제1 및 제2 보호 전극들(EPL1, EPL2)의 재료는 이에 한정되지 않는다.
제1 투명 전극(ITO1)은 제1 반사 전극(RFE1) 및 제1 보호 전극(EPL1)을 전기적으로 연결할 수 있다. 이에 따라, 제1 소자 전극(BDE1)은 제1 보호 전극(EPL1), 제1 투명 전극(ITO1), 및 제1 반사 전극(RFE1)을 통해 제1 애노드 전극(AE1)에 전기적으로 연결될 수 있다.
제1 투명 전극(ITO1)은 제1 보호 전극(EPL1)의 노출된 부분, 오버코트층(OCL)의 노출된 부분, 및 제1 반사 전극(RFE1)의 노출된 부분에 배치될 수 있다.
제2 투명 전극(ITO2)은 제2 반사 전극(RFE2) 및 제2 보호 전극(EPL2)을 전기적으로 연결할 수 있다. 이에 따라, 제2 소자 전극(BDE2)은 제2 보호 전극(EPL2), 제2 투명 전극(ITO2), 및 제2 반사 전극(RFE2)을 통해 캐소드 전극(CE)에 전기적으로 연결될 수 있다.
제2 투명 전극(ITO2)은 제2 보호 전극(EPL2)의 노출된 부분, 오버코트층(OCL)의 노출된 부분, 및 제2 반사 전극(RFE2)의 노출된 부분에 배치될 수 있다.
실시 예들에서, 제1 및 제2 투명 전극들(ITO1, ITO2)은 특정한(certain) 광 투과도를 만족하도록 실질적으로 투명 혹은 반투명하도록 구성될 수 있다. 제1 투명 전극(ITO1) 및 제2 투명 전극(ITO2)은 서로 동일한 표시 소자층(DPL)에 배치되고, 서로 동일한 투명 도전성 재료를 포함할 수 있다. 실시 예들에서, 제1 및 제2 투명 전극들(ITO1, ITO2)은 인듐 주석 산화물(indium tin oxide, ITO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등과 같은 다양한 투명 도전성 재료들 중 적어도 하나를 포함할 수 있다. 그러나, 제1 및 제2 투명 전극들(ITO1, ITO2)의 재료는 이에 한정되지 않는다.
단면도 상에서, 제1 보호 전극(EPL1)의 높이(H1)가 제1 투명 전극(ITO1)의 높이(H2)보다 작을 수 있다. 이때, 제1 보호 전극(EPL1)의 높이(H1) 및 제1 투명 전극(ITO1)의 높이(H2)는 단면도 상에서 오버코트층(OCL)을 기준으로 한 높이일 수 있다. 제1 보호 전극(EPL1)의 높이(H1) 및 제1 투명 전극(ITO1)의 높이(H2)에 대한 보다 자세한 설명은 도 19와 함께 후술될 것이다.
제1 및 제2 투명 전극들(ITO1, ITO2) 상에 제3 패시베이션층(PSV3)이 배치된다. 제3 패시베이션층(PSV3)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다. 제3 패시베이션층(PSV3)은 제1 및 제2 패시베이션층들(PSV1, PSV2) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
실시 예들에서, 제3 패시베이션층(PSV3)은 제1 발광 소자(LD1)의 상면(LTS)에 배치되지 않을 수 있다. 제1 발광 소자(LD1)는 광 기능층(LFL)으로 돌출될 수 있다. 제1 발광 소자(LD1)는 적어도 부분적으로 뱅크(BNK)의 제2 개구부(OP2) 내에 배치될 수 있다. 예를 들면, 제1 발광 소자(LD1)의 상면(LTS)의 기판(SUB)으로부터의 높이는 반사층(RFL)의 최하단(RBE)보다 높을 수 있다. 이에 따라, 제1 발광 소자(LD1)로부터 방출된 광은 상대적으로 높은 비율로 광 기능층(LFL)에 제공될 수 있다.
캡핑층(CPL)은 제3 패시베이션층(PSV3) 상에 배치된다. 캡핑층(CPL)은 제1 발광 소자(LD1) 등과 같은 캡핑층(CPL) 하부의 구성 요소들을 외부의 수분 및 습기 등으로부터 보호할 수 있다. 실시 예들에서, 캡핑층(CPL)은 제1 발광 소자(LD1)의 상면에 배치되지 않을 수 있다. 다른 실시 예들에서, 캡핑층(CPL)은 제1 발광 소자(LD1) 및 제3 패시베이션층(PSV3)을 커버(예: 전체적으로 커버)할 수 있다. 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 캡핑층(CPL)의 재료는 이에 한정되지 않는다.
이상 제1 서브 화소(SP1)의 화소 회로층(PCL) 및 표시 소자층(DPL)이 설명되었다. 도 6의 제2 및 제3 서브 화소들(SP2, SP3) 각각도, 여기에 다르게 설명되지 않는 범위에서, 제1 서브 화소(SP1)와 동일하거나 유사한 방식(manner)으로 형성될 수 있다.
캡핑층(CPL) 상에 광 기능층(LFL)이 배치된다. 광 기능층(LFL)은 뱅크(BNK), 반사층(RFL), 제4 패시베이션층(PSV4), 제1 광 변환 패턴(CCP1), 저굴절층(LRL), 및 컬러 필터층(CFL)을 포함할 수 있다.
캡핑층(CPL) 상에 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 제1 개구부(OP1)에 중첩하는 제2 개구부(OP2)를 가질 수 있다. 뱅크(BNK)는 차광 물질을 포함하도록 구성되어, 인접한 서브 화소들 간 광 섞임을 방지할 수 있다. 실시 예들에서, 뱅크(BNK)는 유기 재료를 포함할 수 있다. 예를 들면, 뱅크(BNK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함할 수 있다.
제2 개구부(OP2)에 인접하는 뱅크(BNK)의 측면들 상에, 반사층(RFL)이 배치될 수 있다. 반사층(RFL)은 입사되는 광을 반사할 수 있으며, 이에 따라 출광 효율을 향상시킬 수 있다. 반사층(RFL)은 광을 반사하기에 적합한 재료를 포함할 수 있다. 반사층(RFL)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
캡핑층(CPL) 상에서, 제2 개구부(OP2) 내에 제4 패시베이션층(PSV4)이 배치된다. 제4 패시베이션층(PSV4)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다. 제4 패시베이션층(PSV4)은 제1 내지 제3 패시베이션층들(PSV1~PSV3) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
제4 패시베이션층(PSV4) 상에서, 제2 개구부(OP2) 내에 제1 광 변환 패턴(CCP1)이 배치될 수 있다.
제1 광 변환 패턴(CCP1)은 색 변환 입자들 및/또는 산란 입자들(scattering particles)을 포함할 수 있다. 색 변환 입자들은 입사된 광의 파장을 변경하여 입사된 광을 다른 색의 광으로 변환할 수 있다. 예를 들면, 색 변환 입자들은 입사된 광을 산란시킬 수 있다. 실시 예들에서, 색 변환 입자들은 퀀텀 닷들(quantum dots)일 수 있다. 산란 입자들은 입사된 광을 산란시킬 수 있다.
제1 서브 화소(SP1)는 레드 서브 화소일 수 있다. 제1 발광 소자(LD1)가 블루 컬러의 광을 방출하는 경우, 제1 광 변환 패턴(CCP1)은 블루 컬러의 광을 레드 컬러의 광으로 변환하도록 구성되는 제1 색 변환 입자들(QD1)을 포함할 수 있다. 제1 발광 소자(LD1)는 레드 컬러의 광을 방출하는 경우, 제1 광 변환 패턴(CCP1)은 산란 입자들을 포함할 수 있다. 예를 들면, 제1 발광 소자(LD1)에 따라 제1 광 변환 패턴(CCP1)에 포함되는 입자들은 다양하게 변경될 수 있다.
뱅크(BNK), 반사층(RFL), 및 제1 광 변환 패턴(CCP1) 상에, 저굴절층(LRL)이 배치될 수 있다. 저굴절층(LRL)은 제1 광 변환 패턴(CCP1)보다 낮은 굴절률을 가질 수 있다. 제1 컬러 필터(CF1)는 저굴절층(LRL)보다 높은 굴절률을 가질 수 있다. 그러나 실시 예들은 이에 한정되지 않으며, 제1 컬러 필터(CF1)는 저굴절층(LRL)보다 낮거나 같은 굴절률을 가질 수 있다. 저굴절층(LRL)은 광의 입사각에 따라 해당 광을 굴절시키거나 전반사할 수 있다. 예를 들면, 저굴절층(LRL)은 제1 광 변환 패턴(CCP1)을 통과한 광을 다시 제1 광 변환 패턴(CCP1)에 제공할 수 있다. 이에 따라, 제1 광 변환 패턴(CCP1)의 광 변환 효율은 향상될 수 있다.
저굴절층(LRL) 상에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 제1 컬러 필터(CF1) 및 광 차단 패턴들(LBP)을 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 광 변환 패턴(CCP1)에 중첩할 수 있다. 제1 컬러 필터(CF1)는 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 제1 서브 화소(SP1)가 레드 서브 화소인 경우, 제1 컬러 필터(CF1)는 레드 컬러 필터를 포함할 수 있다. 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다.
이하에서, 도 8 내지 도 19를 참조하여, 실시 예에 따른 표시 장치(DD)의 제조 방법에 관하여 설명한다. 전술된 내용과 중복될 수 있는 내용은 간략히 설명되거나, 반복되지 않는다.
도 8은 실시 예에 따른 표시 장치의 제조 방법을 나타낸 개략적인 순서도이다.
도 9는 실시 예에 따른 표시 소자층을 제조하는 단계를 나타낸 개략적인 순서도이다. 도 10 내지 도 13은 도 9에 따른 공정 단계별 개략적인 단면도들이다. 도 10 내지 도 13은 설명의 편의상, 도 6 및 도 7을 참조하여 전술된 단면 구조에 대응한 영역을 개략적으로 도시한다.
도 8을 참조하면, 실시 예에 따른 표시 장치(DD)의 제조 방법은, 화소 회로층을 제조하는 단계(S100), 표시 소자층을 제조하는 단계(S200), 및 광 변환층을 제조하는 단계(S300)를 포함할 수 있다.
도 7 및 도 8을 참조하면, 화소 회로층을 제조하는 단계(S100)에서, 기판(SUB) 상에 화소 회로층(PCL)이 배치될 수 있다.
실시 예에 따라, 기판(SUB) 상의 도전층 혹은 절연층은 반도체 장치를 제조하기 위한 통상의 공정에 기초하여 형성될 수 있다. 예를 들어, 기판(SUB) 상의 도전층 혹은 절연층은 포토리소그래피 공정에 의해 형성될 수 있으며, 다양한 방식(예: 습식 식각, 건식 식각 등)에 의해 식각될 수 있으며, 다양한 방식(예: 스퍼터링, 화학 기상 증착법 등)에 의해 증착될 수 있다. 실시예들이 특정한 예시에 한정되는 것은 아니다.
S100 단계에서, 기판(SUB) 상에 트랜지스터(T_SP)가 패터닝될 수 있고, 버퍼층(BFL), 층간 절연층(ILD), 제1 패시베이션층(PSV1), 및 제2 패시베이션층(PSV2)이 형성될 수 있다.
도 9를 참조하면, 표시 소자층을 제조하는 단계(S200)는, 애노드 전극 및 캐소드 전극을 패터닝하는 단계(S2100), 제1 반사 전극 및 제2 반사 전극을 패터닝하는 단계(S2200), 오버코트층을 패터닝하는 단계(S2300), 발광 소자를 배치하는 단계(S2400), 발광 소자를 화소 회로층 상에 배치하는 단계(S2500), 및 제1 투명 전극 및 제2 투명 전극을 패터닝하는 단계(S2600)를 포함할 수 있다.
도 9 및 도 10을 참조하면, 애노드 전극들 및 캐소드 전극을 패터닝하는 단계(S2100)에서, 화소 회로층(PCL)(혹은 기판(SUB)) 상에 제1 애노드 전극(AE1) 및 캐소드 전극(CE)이 형성될 수 있다. 예를 들면, S2100 단계에서, 제2 애노드 전극 및 제3 애노드 전극이 형성될 수 있다.
본 단계(S2100)에서, 제1 애노드 전극(AE1)이 형성될 때, 제2 패시베이션층(PSV2)을 관통하는 컨택 홀이 형성될 수 있다. 이에 따라, 제1 애노드 전극(AE1)은 트랜지스터(T_SP)와 전기적으로 연결될 수 있다.
도 9 및 도 11을 참조하면, 제1 반사 전극 및 제2 반사 전극을 패터닝하는 단계(S2200)에서, 제1 애노드 전극(AE1) 상에 제1 반사 전극(RFE1)이 형성되고, 캐소드 전극(CE) 상에 제2 반사 전극(RFE2)이 형성될 수 있다.
예를 들면, 제1 애노드 전극(AE1)의 일 측면 상에 제1 반사 전극(RFE1)이 형성되고, 캐소드 전극(CE)의 일 측면 상에 제2 반사 전극(RFE2)이 형성될 수 있다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)는 제2 방향(DR2)으로 서로 이격될 수 있다.
도 9 및 도 12을 참조하면, 오버코트층을 패터닝하는 단계(S2300)에서, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 상에 오버코트층(OCL)이 형성될 수 있다.
실시 예에 따라, 오버코트층(OCL)은 화소 회로층(PCL)(또는, 기판(SUB)) 상에 증착 등의 공정에 기초하여 형성될 수 있다. 일 예로, 오버코트층(OCL)을 형성한 이후, 추가적인 식각 공정을 오버코트층(OCL)에 수행할 수 있다. 이에 대한 보다 자세한 설명은 도 19와 함께 후술될 것이다.
오버코트층(OCL)은 제1 애노드 전극(AE1)의 일부 및 캐소드 전극(CE)의 일부와 중첩하도록 배치될 수 있다. 예를 들면, 오버코트층(OCL)은 제1 애노드 전극(AE1) 및 캐소드 전극(CE) 모두와 중첩하지 않는 영역(AR)을 포함하도록 배치될 수 있다. 영역(AR2)에서, 오버코트층(OCL)은 화소 회로층(PCL)과 접촉할 수 있다. 예를 들어, 영역(AR2)에서 오버코트층(OCL)은 제2 패시베이션층(PSV2)과 접촉할 수 있다.
도 9 및 도 13을 참조하면, 발광 소자를 화소 회로층 상에 배치하는 단계(S2400)에서, 제1 및 제2 소자 전극들(BDE1, BDE2) 및 보호층(EPL)을 포함하는 제1 발광 소자(LD1)가 화소 회로층(PCL) 상에 배치될 수 있다.
실시 예에서, 오버코트층(OCL) 상에 제1 발광 소자(LD1)가 배치될 수 있다. 제1 발광 소자(LD1)는 제1 및 제2 소자 전극들(BDE1, BDE2) 및 보호층(EPL)을 포함할 수 있다.
제1 발광 소자(LD1)는 제1 소자 전극(BDE1)이 제1 애노드 전극(AE1)에 인접하고, 제2 소자 전극(BDE2)이 캐소드 전극(CE)에 인접하도록 배치될 수 있다. 제1 및 제2 소자 전극들(BDE1, BDE2)은 제2 방향(DR2)을 따라 서로 이격될 수 있다.
보호층(EPL)은 제1 발광 소자(LD1)의 상면(LTS)을 제외하고, 제1 발광 소자(LD1)의 측면들 및 제1 발광 소자(LD1)의 하면을 따라 형성될 수 있다. 예를 들면, 보호층(EPL)은 제1 및 제2 소자 전극들(BDE1, BDE2)을 둘러싸도록 배치될 수 있다. 이에 따라, 보호층(EPL)은 제1 및 제2 소자 전극들(BDE1, BDE2)이 제2 방향(DR2)을 따라 서로 이격된 영역(AR3)에 배치될 수 있다.
보호층(EPL)은 제1 및 제2 소자 전극들(BDE1, BDE2)과 중첩하는 영역에서 오버코트층(OCL)과 접촉하고, 제1 및 제2 소자 전극들(BDE1, BDE2)이 제2 방향(DR2)을 따라 서로 이격된 영역(AR3)에서 오버코트층(OCL)과 이격될 수 있다.
보호층(EPL)의 소재는 제1 및 제2 보호 전극들(EPL1, EPL2)(도 7 참고)이 포함하는 소재와 같은 소재를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 제1 및 제2 투명 전극을 제조하는 단계를 나타낸 개략적인 순서도이다. 도 15 내지 도 19는 도 14에 따른 공정 단계별 개략적인 단면도들이다. 도 15 내지 도 19는 설명의 편의상, 도 6 및 도 7를 참조하여 전술된 단면 구조에 대응한 영역을 개략적으로 도시한다.
도 9 및 도 14를 참조하면, 제1 투명 전극 및 제2 투명 전극을 패터닝하는 단계(S2500)는, 투명 전극층을 배치하는 단계(S2510), 포토 레지스트층을 패터닝하는 단계(S2520), 1차 식각 공정을 수행하는 단계(S2530), 포토 레지스트층을 제거하는 단계(S2540), 열처리하는 단계(S2550), 및 2차 식각 공정을 수행하는 단계(S2560)를 포함할 수 있다.
도 14 및 도 15를 참조하면, 투명 전극층을 배치하는 단계(S2510)에서, 투명 전극층(ITO)은 제1 애노드 전극(AE1), 캐소드 전극(CE), 및 제1 발광 소자(LD1) 상에 배치될 수 있다.
예를 들어, 투명 전극층(ITO)은 제1 애노드 전극(AE)의 노출된 상면, 제1 반사 전극(RFE1)의 노출된 부분, 오버코트층(OCL)의 노출된 부분, 노출된 보호층(EPL), 제1 발광 소자(LD1)의 상면(LTS), 제2 반사 전극(RFE2)의 노출된 부분, 캐소드 전극(CE)의 노출된 상면에 배치될 수 있다.
실시 예들에서, 투명 전극층(ITO)은 증착 공정을 통해 제1 애노드 전극(AE1), 캐소드 전극(CE), 및 제1 발광 소자(LD1) 상에 배치될 수 있다.
투명 전극층(ITO)은 제1 및 제2 투명 전극들(ITO1, ITO2)(도 7 참고)이 포함하는 소재와 같은 소재를 포함할 수 있다.
도 14 및 도 16을 참조하면, 포토 레지스트층을 패터닝하는 단계(S2520)에서, 포토 레지스트층(PR)은 투명 전극층(ITO) 상에 패터닝될 수 있다. 예를 들면, 포토 레지스트층(PR)은 보호층(EPL)이 오버코트층(OCL)과 이격되는 영역(AR3)에 패터닝될 수 있다.
투명 전극층(ITO) 상에 패터닝되는 포토 레지스트층(PR)의 영역은 제조하고자 하는 제1 투명 전극(ITO1)(도 7 참고)의 영역 및 제2 투명 전극(ITO2)(도 7 참고)의 영역과 중첩할 수 있다.
도 14 및 도 17을 참조하면, 1차 식각 공정을 수행하는 단계(S2530)에서, 포토 레지스트층(PR)을 식각 마스크로 이용하여, 투명 전극층(ITO)이 식각되어 제1 투명 전극(ITO1) 및 제2 투명 전극(ITO2)이 제공될 수 있다. 예를 들면, 투명 전극층(ITO)과 함께 보호층(EPL)도 포토 레지스트층(PR)의 패턴에 따라 식각될 수 있다.
실시 예에서, 투명 전극층(ITO) 및 보호층(EPL)은 습식 식각 공정에 기초하여 식각될 수 있다.
도 14 및 도 18을 참조하면, 포토 레지스트층을 제거하는 단계(S2540)에서, 포토 레지스트층(PR)은 제거될 수 있다. 예를 들면, 제1 및 제2 투명 전극들(ITO1, ITO2)이 제조된 이후, 포토 레지스트층(PR)은 제거될 수 있다.
포토 레지스트층(PR)이 제거됨에 따라, 보호층(EPL)과 오버코트층(OCL)이 이격된 영역(AR4)이 제공될 수 있다.
예를 들면, 포토 레지스트층(PR)을 제거한 이후에, 열처리하는 단계(S2550)가 수행될 수 있다. S2550 단계에서, 제1 및 제2 투명 전극들(ITO1, ITO2)은 결정화될 수 있다. 열처리 온도는 제1 및 제2 투명 전극들(ITO1, ITO2)이 결정화되고 보호층(EPL)이 결정화되지 않는 범위에서 정해질 수 있다. 예를 들면, 열처리가 수행되더라도 보호층(EPL)은 결정화되지 않고 비정질 특성을 유지할 수 있다.
이에 따라, 이후 S2560 단계에서 2차 식각 공정을 수행하더라도 결정화된 제1 및 제2 투명 전극들(ITO1, ITO2)은 식각되지 않고, 보호층(EPL)만이 식각될 수 있다.
도 14, 도 18, 및 도 19를 참조하면, 2차 식각 공정을 수행하는 단계(S2560)에서, 열처리된 제1 및 제2 투명 전극들(ITO1, ITO2)로 둘러싸인 부분을 제외하고, 보호층(EPL)이 식각될 수 있다.
좀 더 자세하게는, 오버코트층(OCL)과 이격되어 보호층(EPL)이 노출된 영역(AR3)에서 보호층(EPL)이 식각되어 제1 보호 전극(EPL1) 및 제2 보호 전극(EPL2)이 제공될 수 있다.
예를 들면, 영역(AR4)에서 보호층(EPL)이 식각됨에 따라, 제1 소자 전극(BDE1)과 제1 보호 전극(EPL1)이 서로 접촉하지 않는 영역(AR1)이 제공될 수 있다. 이와 유사하게, 제2 소자 전극(BDE2)과 제2 보호 전극(EPL2)이 서로 접촉하지 않는 영역이 제공될 수 있다.
S2560 단계에서 열처리되지 않은 보호층(EPL)이 식각되고, 열처리된 제1 및 제2 투명 전극들(ITO1, ITO2)이 식각되지 않음에 따라, 단면상에서 제1 보호 전극(EPL1)의 높이(H1)가 제1 투명 전극(ITO1)의 높이(H2)보다 작을 수 있다. 이때, 제1 보호 전극(EPL1)의 높이(H1) 및 제1 투명 전극(ITO1)의 높이(H2)는 단면도 상에서 오버코트층(OCL)을 기준으로 한 높이일 수 있다.
도 20은 표시 시스템 또는 전자 장치의 실시 예를 보여주는 블록도이다.
도 20를 참조하면, 표시 시스템(1000)(또는, 전자 장치)은 프로세서(1100) 및 표시 장치(1200)을 포함할 수 있다.
프로세서(1100)는 다양한 태스크(task)들 및 계산들을 수행할 수 있다. 실시 예들에서, 프로세서(1100)는 애플리케이션 프로세서(Application Processor), 그래픽 프로세서(Graphic Processor), 마이크로프로세서(microprocessor), 중앙처리장치(CPU) 등을 포함할 수 있다. 프로세서(1100)는 버스 시스템을 통해 표시 시스템(1000)의 다른 구성 요소들에 연결되어 그것들을 제어할 수 있다.
프로세서(1100)는 영상 데이터(IMG) 및 제어 신호(CTRL)를 표시 장치(1200)에 전송할 수 있다. 표시 장치(1200)는 영상 데이터(IMG) 및 제어 신호(CTRL)에 기반하여 영상을 표시할 수 있다. 표시 장치(1200)는 도 1을 참조하여 설명된 표시 장치(DD)와 마찬가지로 형성될 수 있다. 이러한 경우, 영상 데이터(IMG) 및 제어 신호(CTRL)는 도 1의 입력 영상 데이터(IMG) 및 제어 신호(CTRL)로서 각각 제공될 수 있다.
표시 시스템(1000)(또는, 전자 장치)은 스마트 워치(smart watch), 모바일 폰(mobile phone), 스마트 폰(smart phone), 포터블 컴퓨터(portable computer), 태블릿 PC(tablet personal computer), 워치 폰(watch phone), 오토모티브 디스플레이(automotive display), 스마트 글라스, PMP(portable multimedia player), 네비게이션, UMPC(ultra mobile personal computer) 등과 같은 영상 표시 기능을 제공하는 컴퓨팅 시스템을 포함할 수 있다. 또한, 표시 시스템(1000)은 헤드 장착형 표시 기기(Head Mounted Display: HMD), 가상 현실(Virtual Reality: VR) 기기, 혼합 현실(Mixed Reality: MR) 기기, 증강 현실(Augmented Reality: AR) 기기 중 적어도 하나를 포함할 수 있다.
도 21 내지 도 24는 도 20의 표시 시스템의 적용 예들을 보여주는 개략적인 사시도들이다.
도 21을 참조하면, 도 20의 표시 시스템(1000)은 표시부(2100) 및 스트랩부(2200)를 포함한 스마트 워치(2000)에 적용될 수 있다.
스마트 워치(2000)는 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 워치(2000)는 스트랩부(2200)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 표시부(2100)에는 표시 시스템(1000) 및/또는 표시 장치(1200)가 적용되어, 시간 정보를 포함한 영상 데이터가 사용자에게 제공될 수 있다.
도 22를 참조하면, 도 20의 표시 시스템(1000)은 오토모티브 디스플레이 시스템(3000)에 적용될 수 있다. 여기서, 오토모티브 디스플레이 시스템(3000)은 차량 내부 및/또는 외부에 구비되어 영상 데이터를 제공하는 컴퓨팅 시스템을 포함할 수 있다.
예를 들면, 표시 시스템(1000) 및/또는 표시 장치(1200)는 차량에 구비된, 인포테인먼트 패널(3100, infortainment panel), 클러스터(3200, cluster), 코-드라이버 디스플레이(3300, co-driver display), 헤드-업 디스플레이(3400, head-up display), 사이드 미러 디스플레이(3500, side mirror display), 및 리어-시트 디스플레이(3600, rear-seat display) 중 적어도 하나에 적용될 수 있다.
도 23을 참조하면, 도 20의 표시 시스템(1000)은 스마트 글라스(4000)에 적용될 수 있다. 스마트 글라스(4000)는 사용자의 머리에 착용가능한 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 글라스(4000)는 증강 현실용 웨어러블 장치일 수 있다.
스마트 글라스(4000)는 프레임(4100) 및 렌즈부(4200)를 포함할 수 있다. 프레임(4100)은 렌즈부(4200)를 지지하는 하우징(4110) 및 사용자의 착용을 위한 다리부(4120)를 포함할 수 있다. 다리부(4120)는 힌지를 통해 하우징(4110)에 연결되어, 하우징(4110)에 대해 폴딩되거나 언폴딩될 수 있다.
프레임(4100)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 예를 들면, 프레임(4100)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(4200)는 광을 투과시키거나 광을 반사시키는 광학 부재를 포함할 수 있다. 예를 들면, 렌즈부(4200)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
사용자의 눈이 시각 정보를 인식하도록, 렌즈부(4200)는 프레임(4100)의 프로젝터로부터 송출된 광 신호에 의한 영상을 렌즈부(4200)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시킬 수 있다. 예를 들면, 사용자는 렌즈부(4200)에 표시된 시간, 날짜 등의 시각 정보를 인식할 수 있다. 이때, 프로젝터 및/또는 렌즈부(4200)는 일종의 표시 장치일 수 있다. 표시 장치(1200)는 프로젝터 및/또는 렌즈부(4200)에 적용될 수 있다.
도 24를 참조하면, 도 20의 표시 시스템(1000)은 헤드 장착형 표시 기기(5000)에 적용될 수 있다.
헤드 장착형 표시 기기(5000)는 사용자의 머리에 착용할 수 있는 웨어러블 전자 장치일 수 있다. 예를 들면, 헤드 장착형 표시 기기(5000)는 가상 현실용 혹은 혼합 현실용 웨어러블 장치일 수 있다.
헤드 장착형 표시 기기(5000)는 헤드 장착 밴드(5100) 및 표시 장치 수납 케이스(5200)를 포함할 수 있다. 헤드 장착 밴드(5100)는 표시 장치 수납 케이스(5200)에 연결될 수 있다. 헤드 장착 밴드(5100)는 헤드 장착형 표시 기기(5000)를 사용자 머리에 고정하기 위한 수평 밴드 및/또는 수직 밴드를 포함할 수 있다. 수평 밴드는 사용자의 머리의 측부를 둘러싸고, 수직 밴드는 사용자의 머리의 상부를 둘러싸도록 구성될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 헤드 장착 밴드(5100)는 안경테 형태, 헬멧 형태 등으로 구현될 수도 있다.
표시 장치 수납 케이스(5200)는 표시 시스템(1000) 및/또는 표시 장치(1200)를 수납할 수 있다.
다른 실시예들에서, 도 16에 도시된 표시 시스템(1000)은 모바일 폰(mobile phone), 스마트폰(smartphone), 휴대용 컴퓨터(portable computer), 태블릿 개인용 컴퓨터(PC), 와치 폰(watch phone), 휴대용 멀티미디어 플레이어(PMP), 네비게이션 시스템(navigation system), 울트라 모바일 컴퓨터(UMPC), 가상 현실(virtual reality) 장치, 혼합 현실(mixed reality) 장치, 및 증강 현실(augmented reality) 장치에 적용될 수 있다.
상세한 설명을 마무리하면서, 해당 분야의 숙련된 기술자는 공개의 원리(principle), 정신(spirit), 및 범위(scope)를 크게 벗어나지 않고도 실시예들에 많은 변형 및 수정을 할 수 있음을 이해할 것이다. 따라서, 공개된 실시예들은 제한 목적이 아닌 일반적이고 설명적인 의미로만 사용된다.

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되는 표시 소자층을 포함하고,
    상기 표시 소자층은,
    애노드 전극 및 캐소드 전극;
    상기 애노드 전극 상에 배치된 제1 반사 전극;
    상기 캐소드 전극 상에 배치된 제2 반사 전극;
    제1 보호 전극, 제2 보호 전극, 상기 제1 보호 전극의 내측에 배치된 제1 소자 전극, 및 상기 제2 보호 전극의 내측에 배치된 제2 소자 전극을 포함하는 발광 소자;
    상기 제1 반사 전극과 상기 제1 보호 전극을 전기적으로 연결하는 제1 투명 전극; 및
    상기 제2 반사 전극과 상기 제2 보호 전극을 전기적으로 연결하는 제2 투명 전극을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 소자 전극은 상기 발광 소자의 측면들 중 상기 애노드 전극과 인접한 측면들 및 상기 발광 소자의 하면 중 상기 애노드 전극과 인접한 부분에 형성되고,
    상기 제2 소자 전극은 상기 발광 소자의 측면들 중 상기 캐소드 전극과 인접한 측면들 및 상기 발광 소자의 하면 중 상기 캐소드 전극과 인접한 부분에 형성되는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 소자 전극 및 상기 제2 소자 전극은 꺽쇠 형태를 갖는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제1 보호 전극은 상기 제1 소자 전극의 측면들 및 상기 제1 소자 전극의 하면을 따라 형성되고,
    상기 제2 보호 전극은 상기 제2 소자 전극의 측면들 및 상기 제2 소자 전극의 하면을 따라 형성되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 꺽쇠 형태를 갖는 표시 장치.
  6. 제 1 항에 있어서,
    상기 제1 소자 전극 및 상기 제2 소자 전극은 서로 동일한 반사 도전성 재료를 포함하고,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 서로 동일한 도전성 재료를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 소자 전극 및 상기 제2 소자 전극은 알루미늄, 및 타이타늄 중 적어도 하나를 포함하고,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 인듐 아연 산화물을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 투명 전극 및 상기 제2 투명 전극은 서로 동일한 투명 도전성 재료를 포함하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 표시 소자층은 상기 제1 반사 전극 및 상기 제2 반사 전극을 부분적으로 커버하는 오버코트층을 더 포함하고,
    상기 발광 소자는 상기 오버코트층 상에 배치되고,
    단면 상에서, 상기 제1 보호 전극의 높이가 상기 제1 투명 전극의 높이보다 작고,
    상기 제1 보호 전극의 높이 및 상기 제1 투명 전극의 높이는 단면 상에서 상기 오버코트층을 기준으로 한 높이인 표시 장치.
  10. 제 1 항에 있어서,
    상기 표시 소자층은 상기 제1 반사 전극 및 상기 제2 반사 전극을 부분적으로 커버하는 오버코트층을 더 포함하고,
    상기 발광 소자는 상기 오버코트층 상에 배치되고,
    단면 상에서, 상기 제1 소자 전극의 하부에서 상기 제1 보호 전극과 접촉하지 않는 영역이 제공되는 표시 장치.
  11. 기판 상에 배치된 화소 회로층을 제조하는 단계; 및
    상기 화소 회로층 상의 표시 소자층을 제조하는 단계; 를 포함하고,
    상기 표시 소자층을 제조하는 단계는,
    상기 화소 회로층 상에 애노드 전극 및 캐소드 전극을 패터닝하는 단계;
    상기 애노드 전극과 전기적으로 연결된 제1 반사 전극 및 상기 캐소드 전극과 전기적으로 연결된 제2 반사 전극을 패터닝하는 단계;
    상기 제1 반사 전극 및 상기 제2 반사 전극 상에 오버코트층을 패터닝하는 단계; 및
    상기 화소 회로층 상에 보호층, 제1 소자 전극, 및 제2 소자 전극을 포함하는 발광 소자를 배치하는 단계를 포함하고,
    상기 보호층은 상기 발광 소자의 측면들 및 상기 발광 소자의 하면을 따라 형성되고, 상기 제1 소자 전극 및 상기 제2 소자 전극을 둘러싸도록 배치되는 표시 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 표시 소자층을 제조하는 단계는,
    투명 전극층을 상기 애노드 전극, 상기 제1 반사 전극, 상기 캐소드 전극, 상기 제2 반사 전극, 상기 오버코트층, 및 상기 발광 소자 상에 패터닝하는 단계를 더 포함하는 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 표시 소자층을 제조하는 단계는,
    상기 투명 전극층 상에 포토 레지스트층을 패터닝하는 단계를 더 포함하는 표시 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 표시 소자층을 제조하는 단계는,
    상기 포토 레지스트층을 식각 마스크로 이용하여 상기 투명 전극층, 및 상기 보호층을 식각하는 단계;
    상기 식각된 투명 전극층이 제1 투명 전극 및 제2 투명 전극으로 제공되는 단계; 및
    상기 포토 레지스트층을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 표시 소자층을 제조하는 단계는,
    상기 표시 소자층에 열처리하는 단계를 더 포함하고,
    열처리 온도는 상기 제1 및 제2 투명 전극들이 결정화되고 상기 보호층이 결정화되지 않는 범위에서 정해지는 표시 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 표시 소자층을 제조하는 단계는,
    상기 열처리된 제1 및 제2 투명 전극들로 둘러싸인 부분을 제외한 보호층을 식각하는 단계; 및
    상기 식각된 보호층이 제1 보호 전극 및 제2 보호 전극으로 제공되는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 꺽쇠 형태를 갖는 표시 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제1 소자 전극 및 상기 제2 소자 전극은 서로 동일한 반사 도전성 재료를 포함하고,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 서로 동일한 도전성 재료를 포함하는 표시 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1 소자 전극 및 상기 제2 소자 전극은 알루미늄, 및 타이타늄 중 적어도 하나를 포함하고,
    상기 제1 보호 전극 및 상기 제2 보호 전극은 인듐 아연 산화물을 포함하고,
    상기 제1 투명 전극 및 상기 제2 투명 전극은 서로 동일한 투명 도전성 재료를 포함하는 표시 장치의 제조 방법.
  20. 기판 상에 배치되는 표시 소자층을 포함하는 표시 장치를 포함하고,
    상기 표시 소자층은,
    애노드 전극 및 캐소드 전극;
    상기 애노드 전극 상에 배치된 제1 반사 전극;
    상기 캐소드 전극 상에 배치된 제2 반사 전극;
    제1 보호 전극, 제2 보호 전극, 상기 제1 보호 전극의 내측에 배치된 제1 소자 전극, 및 상기 제2 보호 전극의 내측에 배치된 제2 소자 전극을 포함하는 발광 소자;
    상기 제1 반사 전극과 상기 제1 보호 전극을 전기적으로 연결하는 제1 투명 전극; 및
    상기 제2 반사 전극과 상기 제2 보호 전극을 전기적으로 연결하는 제2 투명 전극을 포함하는 전자 장치.
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