WO2026005175A1 - 전력 반도체 모듈 및 전력 변환 장치 - Google Patents

전력 반도체 모듈 및 전력 변환 장치

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WO2026005175A1
WO2026005175A1 PCT/KR2025/002666 KR2025002666W WO2026005175A1 WO 2026005175 A1 WO2026005175 A1 WO 2026005175A1 KR 2025002666 W KR2025002666 W KR 2025002666W WO 2026005175 A1 WO2026005175 A1 WO 2026005175A1
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WO
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substrate
power semiconductor
terminal
region
semiconductor element
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PCT/KR2025/002666
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English (en)
French (fr)
Inventor
김덕수
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LX Semicon Co Ltd
Original Assignee
LX Semicon Co Ltd
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Publication date
Application filed by LX Semicon Co Ltd filed Critical LX Semicon Co Ltd
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Definitions

  • the present disclosure relates to a power semiconductor module and a power conversion device.
  • power semiconductor devices are core components that convert, store, distribute, and control the power entering electronic devices, and are widely used in most electronic products.
  • Eco-friendly vehicles such as electric and hydrogen-powered vehicles are gaining widespread attention, replacing conventional fossil fuel-powered vehicles.
  • Eco-friendly vehicles utilize numerous power semiconductor components.
  • Eco-friendly vehicles include hybrid electric vehicles (HEVs), plug-in hybrid electric vehicles (PHEVs), electric vehicles (EVs), and fuel cell electric vehicles (PCEVs).
  • HEVs hybrid electric vehicles
  • PHEVs plug-in hybrid electric vehicles
  • EVs electric vehicles
  • PCEVs fuel cell electric vehicles
  • eco-friendly vehicles require high-current inverters, such as those capable of 200 to 900 A.
  • the inverter comprises multiple power semiconductor modules to convert power.
  • Each of the multiple power semiconductor modules comprises multiple power semiconductor elements.
  • the power semiconductor device includes power semiconductor devices (30, 40).
  • the plurality of power semiconductor devices (30, 40) are arranged between a first substrate (10) and a second substrate (20).
  • a gate electrode (30a) and a source electrode (30b) of each of the first power semiconductor devices (30) are electrically connected to the second substrate (20)
  • a gate electrode (40a) and a source electrode (40b) of each of the second power semiconductor devices (40) are electrically connected to the first substrate (10).
  • the power semiconductor module includes a terminal (or lead frame) (50) arranged between a first substrate (10) and a second substrate (20).
  • the higher the current the larger the cross-sectional area of the terminal (50) must be.
  • the area of the inverter is limited, the larger the required current, the thicker the terminal (50) becomes.
  • the thickness of the terminal (50) is greater than the thickness of the power semiconductor element (30, 40)
  • the upper or lower portion of the power semiconductor element (30, 40) is spaced apart from the first substrate (10) or the second substrate (20).
  • a spacer (70, 80) is placed on the upper or lower portion of the power semiconductor element (30, 40), so there is a problem that the thickness of the power semiconductor module increases.
  • a spacer (70, 80) is provided for each of the power semiconductor elements (30, 40), as the number of power semiconductor elements (30, 40) increases, the number of spacers (70, 80) also increases, so there is a problem that the material cost increases.
  • the present disclosure is intended to solve the above-mentioned and other problems.
  • the present disclosure provides a power semiconductor module and a power conversion device capable of reducing thickness.
  • the present disclosure provides a power semiconductor module and a power conversion device capable of reducing material costs.
  • the present disclosure provides a higher power semiconductor module and power conversion device.
  • a power semiconductor module includes a first substrate having a first region and a second region on a first side of the first region; a power semiconductor element disposed on the first region of the first substrate; a second substrate disposed on the power semiconductor element; and a first terminal disposed on the second region of the first substrate and horizontally overlapping the second substrate; wherein an upper surface of the first terminal and an upper surface of the second substrate are parallel.
  • the power semiconductor module may include a support molding portion that extends from a first side of the first substrate and supports at least a portion of the lower portion of the first terminal.
  • a step portion is formed on the upper surface of the second region, and the first terminal can be coupled to the step portion.
  • the first substrate includes an insulating layer; a first metal layer disposed on an upper side of the insulating layer; and a second metal layer disposed on a lower side of the insulating layer; and the step portion may be provided in the first metal layer.
  • the first substrate may further have a third region on a second side of the first region.
  • the power semiconductor module may further include a second terminal disposed on the third region of the first substrate and horizontally overlapping the second substrate.
  • the second substrate may be provided between the second region and the third region.
  • the second substrate may have a third region on the first region and a fourth region extending horizontally from the third region.
  • the power semiconductor module may include a second terminal disposed on a lower side of the fourth region and horizontally overlapping the first substrate.
  • a power semiconductor module includes a first substrate having a first region and a second region on a first side of the first region; a power semiconductor element disposed on the first region of the first substrate; a second substrate disposed on the power semiconductor element; a first terminal disposed on the second region of the first substrate and horizontally overlapping the second substrate; and a molding portion extending from one side of the second substrate and covering at least a portion of an upper surface of the first terminal, wherein an upper surface of the molding portion and an upper surface of the second substrate are parallel.
  • the power semiconductor module may include a support molding portion that extends from a first side of the first substrate and supports at least a portion of the lower portion of the first terminal.
  • a step portion is formed on the upper surface of the second region, and the first terminal can be coupled to the step portion.
  • the first substrate includes an insulating layer; a first metal layer disposed on an upper side of the insulating layer; and a second metal layer disposed on a lower side of the insulating layer; and the step portion may be provided in the first metal layer.
  • the above first substrate may further have a third region on the second side of the above first region.
  • the power semiconductor module may further include a second terminal disposed on the third region of the first substrate and horizontally overlapping the second substrate.
  • the second substrate may be provided between the second region and the third region.
  • a power conversion device includes the power semiconductor module.
  • the thickness can be reduced because no spacer is required.
  • a higher power semiconductor module can be implemented by increasing the thickness of the first terminal and/or the second terminal without increasing the overall thickness.
  • Figure 1 is a cross-sectional view illustrating a conventional power semiconductor module.
  • FIG. 2 is a circuit diagram illustrating an inverter according to one aspect of the present disclosure.
  • FIG. 3 is a plan view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • FIG. 4 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • FIG. 5 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • Fig. 6 is a perspective view illustrating the first substrate (210) of Fig. 5.
  • FIG. 7 is a cross-sectional view illustrating a power semiconductor module according to the fourth aspect of the present disclosure.
  • FIG. 8 is a plan view illustrating a power semiconductor module according to the fifth aspect of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating a power semiconductor module according to the sixth aspect of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an inverter according to one aspect of the present disclosure.
  • an inverter (1000) may be applied to applications such as three-phase motors or compressors.
  • the inverter (1000) may output three-phase power.
  • the inverter (1000) may be a power conversion device or may be included in a power conversion device.
  • the inverter (1000) may include a switching circuit.
  • An inverter (1000) can convert DC power into AC power and supply the converted AC power to a load (1200) to drive the load.
  • a converter may be connected to the input side to convert AC power into DC power.
  • the DC power converted by the converter can be converted into AC power by the inverter (1000) and then used to drive the load (1200).
  • the load (1200) may be a motor or an electric motor, but is not limited thereto.
  • An inverter (1000) may include, but is not limited to, a three-phase inverter. In this case, a phase difference of 120 degrees may be present between the first phase, the second phase, and the third phase.
  • An inverter (1000) according to one aspect of the present disclosure may include a plurality of legs (100A, 100B, 100C).
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be connected in parallel to a load (1200), i.e., a motor, through a first node (N1), a second node (N2), and a third node (N3), respectively.
  • the first leg (100A) may include a first arm (100a) and a second arm (100b) that are connected in series to each other
  • the second leg (100B) may include a third arm (100c) and a fourth arm (100d) that are connected in series to each other
  • the third leg (100C) may include a fifth arm (100e) and a sixth arm (100f) that are connected in series to each other.
  • the first arm (100a), the third arm (100c), and the fifth arm (100e) may be referred to as upper arms
  • the second arm (100b), the fourth arm (100d), and the sixth arm (100f) may be referred to as lower arms.
  • Each of the first arm (100a) to the sixth arm (100f) may be referred to as a switching module, a submodule, or the like.
  • the first arm (100a) to the sixth arm (100f) may each include switching units (Q1 to Q6) and diodes (100a-2 to 100f-2).
  • the switching units (Q1 to Q6) and the diodes (100a-2 to 100f-2) may be formed simultaneously using the same semiconductor process.
  • the switching units (Q1 to Q6) may include power semiconductor devices.
  • the switching units (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f) can be controlled to turn on/off.
  • the fourth switching unit (Q4) of the fourth arm (100d) of the second leg (100B) and/or the sixth switching unit (Q6) of the sixth arm (100f) of the third leg (100C) may be in the ON state. Accordingly, DC power may be supplied to the first phase inductor of the motor.
  • the sixth switching unit (Q6) of the sixth arm (100f) of the third leg (100C) and/or the second switching unit (Q2) of the second arm (100b) of the first leg (100A) may be turned on. Accordingly, DC power may be supplied to the second phase inductor of the motor.
  • the second phase may be 120 degrees behind the first phase.
  • the fifth switching unit (Q5) of the fifth arm (100e) of the third leg (100C) when the fifth switching unit (Q5) of the fifth arm (100e) of the third leg (100C) is turned on, the second switching unit (Q2) of the second arm (100b) of the first leg (100A) and/or the fourth switching unit (Q4) of the fourth arm (100d) of the second leg (100B) may be turned on. Accordingly, DC power may be supplied to the third phase inductor of the motor.
  • the third phase may be 120 degrees behind the second phase.
  • AC power can be generated by the DC power supplied to each of the first phase inductor, the second phase inductor, and the third inductor.
  • the switching units of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements (Q1 to Q6) may be provided in multiple numbers, each connected in series with each other.
  • the switching units of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements (Q1 to Q6), may be provided in multiple units connected in parallel with each other.
  • the switching units (Q1 to Q6) and diodes (100a-2 to 100f-2) constituting the first arm (100a) to the sixth arm (100f) can be packaged to form a power semiconductor module.
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be configured as a first power semiconductor module, a second power semiconductor module, and a third power semiconductor module, respectively.
  • the first arm (100a) and the second arm (100b) of the first leg (100A) may be packaged to form a first power semiconductor module.
  • the third arm (100c) and the fourth arm (100d) of the second leg (100B) may be packaged to form a second power semiconductor module.
  • the fifth arm (100e) and the sixth arm (100f) of the third leg (100C) may be packaged to form a third power semiconductor module.
  • first leg (100A), the second leg (100B), and the third leg (100C) may be configured as a single power semiconductor module. That is, the first arm (100a) and the second arm (100b) of the first leg (100A), the third arm (100c) and the fourth arm (100d) of the second leg (100B), and the fifth arm (100e) and the sixth arm (100f) of the third leg (100C) may be single-packaged to form a single power semiconductor module.
  • VDC represents the input voltage, which can be, for example, DC voltage.
  • CDC represents a capacitor that can charge the input voltage (VDC).
  • Fig. 3 is a plan view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • Fig. 4 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • the cross-sectional view illustrated in Fig. 4 may be a view taken along line A-A' of the power semiconductor module of Fig. 3.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a first terminal (250), and a molding portion (265).
  • the first substrate (210) and the second substrate (220) may each include an insulating layer (211, 221), a first metal layer (213, 223), a second metal layer (215, 225), etc.
  • the insulating layers (211, 221) may be made of a material having excellent insulating properties, heat transfer properties, and/or heat dissipation properties.
  • the insulating layers (211, 221) may be made of an inorganic material, a ceramic material, an alumina material, a plastic material, a glass material, etc.
  • the first metal layer (213, 223) may include a plurality of circuit patterns.
  • the plurality of circuit patterns may be electrically connected to the first power semiconductor element (230) and the second power semiconductor element (240).
  • the first metal layer (213, 223) may be formed of a metal material having excellent electrical conductivity.
  • the first metal layer (213, 223) may have a single-layer structure or a multi-layer structure made of copper (Cu), gold (Au), aluminum (Al), platinum (Pt), or the like.
  • the second metal layer (215, 225) can quickly discharge heat generated from the first power semiconductor element (230) and the second power semiconductor element (240) to the outside. Therefore, the second metal layer (215, 225) can be formed of a material having excellent heat dissipation properties.
  • the second metal layer (215, 225) can be aluminum (Al) or an aluminum alloy, but is not limited thereto.
  • the second metal layer (215, 225) can be called a heat dissipation layer or a heat dissipation plate.
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed between the first substrate (210) and the second substrate (220).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be bonded to the first substrate (210) and the second substrate (220), respectively, using a flip-chip bonding method, but this is not limited thereto.
  • the first power semiconductor element (230) and the second power semiconductor element (240) may each include at least two power semiconductor elements.
  • the two or more power semiconductor elements may be connected in parallel with each other, but this is not limited thereto.
  • the first power semiconductor element (230) may include a first semiconductor layer (231), a first drain electrode (234), a first gate electrode (232), a first source electrode (233), etc.
  • the second power semiconductor element (240) may include a second semiconductor layer (241), a second drain electrode (244), a second gate electrode (242), and a second source electrode (243).
  • the first semiconductor layer (231) and the second semiconductor layer (241) can be formed using a semiconductor process on a substrate based on a semiconductor compound such as SiC, GaN, or Ga2O3.
  • the substrate is a growth substrate and can include a sapphire substrate, a compound semiconductor substrate such as GaN, a ceramic series substrate, etc.
  • the first drain electrode (234) may be disposed on the lower side of the first semiconductor layer (231), and the first gate electrode (232) and the first source electrode (233) may be disposed on the upper side of the first semiconductor layer (231).
  • the first drain electrode (234) of the first power semiconductor element (230) may be electrically connected to the first substrate (210), and the first gate electrode (232) and the first source electrode (233) of the first power semiconductor element (230) may be electrically connected to the second substrate (220).
  • the first gate electrode (232) and the first source electrode (233) are disposed on the same surface of the first semiconductor layer (231), the first gate electrode (232) and the first source electrode (233) can be positioned spaced apart from each other so that a short circuit does not occur between them. Since the first gate electrode (232) and the first source electrode (233) are disposed on the same surface of the first semiconductor layer (231), the first power semiconductor element (230) can have a flip-chip structure.
  • the second drain electrode (244) may be disposed on the lower side of the second semiconductor layer (241), and the second gate electrode (242) and the second source electrode (243) may be disposed on the upper side of the second semiconductor layer (241).
  • the second drain electrode (244) of the second power semiconductor element (240) may be electrically connected to the second substrate (220), and the second gate electrode (242) and the second source electrode (243) of the second power semiconductor element (240) may be electrically connected to the first substrate (210).
  • the second gate electrode (242) and the second source electrode (243) are disposed on the same surface of the second semiconductor layer (241), the second gate electrode (242) and the second source electrode (243) can be positioned spaced apart from each other so that a short circuit does not occur between them. Since the second gate electrode (242) and the second source electrode (243) are disposed on the same surface of the second semiconductor layer (241), the second power semiconductor element (240) can have a flip-chip structure.
  • the first metal layer (213, 223) in the first substrate (210) and the second substrate (220) may include a plurality of circuit patterns.
  • the second substrate (220) may include a first circuit pattern, a second circuit pattern, a third circuit pattern, etc.
  • the first gate electrode (232) of the first power semiconductor element (230) may be electrically connected to the first circuit pattern, and the first source electrode (233) may be connected to the second circuit pattern.
  • the second drain electrode (244) may be connected to the third circuit pattern.
  • the first substrate (210) may include a first circuit pattern to a fifth circuit pattern.
  • the first drain electrode (234) of the first power semiconductor element (230) and the second source electrode (243) of the second power semiconductor element (240) may be electrically connected to the first circuit pattern. That is, the first drain electrode (234) of the first power semiconductor element (230) may be electrically connected to the second source electrode (243) of the second power semiconductor element (240) via the first circuit pattern.
  • the second gate electrode (242) of the second power semiconductor element (240) may be electrically connected to the second circuit pattern.
  • a first connecting member for electrically connecting the first circuit pattern of the second substrate (220) and the third circuit pattern of the first substrate (210) may be disposed between the first substrate (210) and the second substrate (220). Accordingly, the first circuit pattern of the second substrate (220), which is connected to the first gate electrode (232) of the first power semiconductor element (230), may be electrically connected to the third circuit pattern of the first substrate (210) through the first connecting member.
  • a second connecting member for electrically connecting the second circuit pattern of the second substrate (220) and the fourth circuit pattern of the first substrate (210) may be disposed between the first substrate (210) and the second substrate (220). Accordingly, the second circuit pattern of the second substrate (220), which is connected to the first source electrode (233) of the first power semiconductor element (230), may be electrically connected to the fourth circuit pattern of the first substrate (210) through the second connecting member.
  • a third connecting member for electrically connecting the third circuit pattern of the second substrate (220) and the fifth circuit pattern of the first substrate (210) may be disposed between the first substrate (210) and the second substrate (220). Accordingly, the third circuit pattern of the second substrate (220), which is connected to the second drain electrode (244) of the second power semiconductor element (240), may be electrically connected to the fifth circuit pattern of the first substrate (210) through the third connecting member.
  • the first connecting member, the second connecting member, and the third connecting member may each include a post, clip, or the like having excellent electrical conductivity.
  • the sizes of the first substrate (210) and the second substrate (220) may be different.
  • the size of the first substrate (210) may be larger than the size of the second substrate (220).
  • the first substrate (210) may have a first region (210-1) and a second region (210-2).
  • the second region (210-2) may be positioned on the first side of the first region (210-1).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed on the first region (210-1) of the first substrate (210).
  • the size of the second substrate (220) may be the same as or similar to the size of the first region (210-1) of the first substrate (210). That is, the second substrate (220) may vertically overlap the first region (210-1) of the first substrate (210).
  • the first terminal (250) may be placed on the second region (210-2) of the first substrate (210). In this case, the first terminal (250) may not vertically overlap the second substrate (220).
  • a plurality of first terminals (250) may be provided along the second direction (Y).
  • the plurality of first terminals (250) may be electrically connected to some of the circuit patterns among the plurality of circuit patterns of the first substrate (210).
  • the first terminal (250) Since the first terminal (250) must have a large cross-sectional area, a high current must flow through it. However, since multiple first terminals (250) must be arranged within a preset area in the second direction (Y), it is difficult to increase the width, so the thickness (T11) increases.
  • the thickness (T11) of the first terminal (250) may be greater than the thickness of the first power semiconductor element (230) or the second power semiconductor element (240).
  • the thickness (T11) of the first terminal (250) may be equal to or greater than the sum of the thickness of the first power semiconductor element (230) (or the second power semiconductor element (240)) and the thickness of the second substrate (220).
  • the first terminal (250) may horizontally overlap the second substrate (220). That is, the first terminal (250) may be positioned higher than the upper surface of the first power semiconductor element (230) (or the second power semiconductor (240)) and may be positioned so as to be level with the upper surface of the second substrate (220). In other words, the upper surface of the first terminal (250) and the upper surface of the second substrate (220) may be positioned on the same horizontal line.
  • the upper surface of the first terminal (250) and the upper surface of the second substrate (220) can be parallel.
  • the size of the second substrate (220) is made smaller than the size of the first substrate (210), so that the first terminal (250) can be placed on the second region (210-2) of the first substrate (210) that does not vertically overlap with the second substrate (220). Therefore, a spacer is not required, so material costs can be reduced. In addition, even if a first terminal (250) having the same thickness as the existing one is employed, the thickness of the power semiconductor module can be reduced at least by the thickness of the existing spacer.
  • the power semiconductor module may include a second terminal (260).
  • the second terminal (260) may be placed on the first substrate (210).
  • the first substrate (210) may have a third region (210-3) adjacent to the first region (210-1).
  • the second region (210-2), the first region (210-1), and the third region (210-3) may be positioned in this order along the first direction (X).
  • the first region (210-1) may be positioned between the second region (210-2) and the third region (210-3).
  • the second substrate (220) may be provided between the second region (210-2) and the third region (210-3).
  • the second terminal (260) may be placed on the third region (210-3) of the first substrate (210). In this case, the second terminal (260) may not vertically overlap the second substrate (220).
  • a second terminal (260) may be provided in plurality along the second direction (Y).
  • some of the circuit patterns may be electrically connected to the plurality of first circuit patterns, and the remaining circuit patterns, excluding some of the circuit patterns, may be electrically connected to the plurality of second circuit patterns.
  • a plurality of first terminals (250) and a plurality of second terminals (260) can be assigned as input terminals, power terminals, output terminals, etc.
  • the signal terminal may be a member for providing a gate signal (or switching control signal) to the gate electrode of each of the first power semiconductor element (230) and the second power semiconductor element (240) through the circuit pattern of the first substrate (210).
  • the power terminal may be a member for providing a first power voltage to a source electrode of a first power semiconductor element (230).
  • the power terminal may be a member for providing a second power voltage to a drain electrode of a second power semiconductor element (240).
  • the first power voltage may be higher than the second power voltage.
  • the first power voltage may be referred to as a high-potential voltage
  • the second power voltage may be referred to as a low-potential voltage.
  • the output terminal may be a member electrically connected to the first circuit pattern of the first substrate (210) to output an output voltage generated by turning on/off the first power semiconductor element (230) and the second power semiconductor element (240).
  • the second terminal (260) Since the second terminal (260) must have a large cross-sectional area because a high current must flow through it. However, since multiple second terminals (260) must be arranged within a preset area in the second direction (Y), it is difficult to increase the width, so the thickness increases.
  • the thickness (T12) of the second terminal (260) may be greater than the thickness of the first power semiconductor element (230) or the second power semiconductor element (240).
  • the thickness (T12) of the second terminal (260) may be equal to or greater than the sum of the thickness of the first power semiconductor element (230) (or the second power semiconductor element (240)) and the thickness of the second substrate (220).
  • the second terminal (260) may horizontally overlap the second substrate (220). That is, the second terminal (260) may be positioned higher than the upper surface of the first power semiconductor element (230) (or the second power semiconductor (240)) and may be positioned so as to be level with the upper surface of the second substrate (220). In other words, the upper surface of the second terminal (260) and the upper surface of the second substrate (220) may be positioned on the same horizontal line.
  • the upper surface of the second terminal (260) and the upper surface of the second substrate (220) can be parallel.
  • first terminal (250) and/or the second terminal (260) may be positioned lower than the upper surface of the second substrate (220), so that the molding portion (265) may be positioned on the upper side of the first terminal (250) and/or the second terminal (260).
  • a terminal (50) larger than the thickness of a power semiconductor element (30, 40) is disposed between the first substrate (10) and the second substrate (20).
  • a spacer (70, 80) must be disposed on the upper or lower portion of the power semiconductor element (30, 40). Accordingly, the thickness of the power semiconductor module increases.
  • 16 spacers are required, which increases material costs.
  • the size of the second substrate (220) is made smaller than the size of the first substrate (210), so that the second terminal (260) can be placed on the third region (210-3) of the first substrate (210) that does not vertically overlap with the second substrate (220). Therefore, a spacer is not required, so material costs can be reduced. In addition, even if a second terminal (260) having the same thickness as the existing one is employed, the thickness of the power semiconductor module can be reduced at least by the thickness of the existing spacer.
  • the first terminal and the second terminal may be individually manufactured conductive dot members, conductive clips, etc., in advance. Accordingly, since a conventional lead frame is not used, equipment or processes for performing the pick-and-place process, cutting, and bending processes are not required, thereby simplifying the process and shortening the process time.
  • the molding portion (265) may be placed on the first substrate (210).
  • the molding portion (265) may be formed to extend from one side of the second substrate (220) and cover at least a portion of the upper surface of the first terminal (250).
  • the molding portion (265) can surround the side of the first substrate (210).
  • the molding portion (265) can be disposed on the first region (210-1), the second region (210-2), and the third region (210-3) of the first substrate (210).
  • the molding portion (265) can surround the side of each of the first power semiconductor element (230) and the second power semiconductor element (240).
  • the molding portion (265) can surround the side of the second substrate (220).
  • the molding portion (265) can be disposed between the side of the first terminal (250) and the side of the first power semiconductor element (230).
  • the molding portion (265) can be disposed between the side of the first terminal (250) and the side of the second substrate (220).
  • the molding portion (265) may be disposed between the side of the second terminal (260) and the side of the second power semiconductor element (240).
  • the molding portion (265) may be disposed between the side of the second terminal (260) and the side of the second substrate (220).
  • the molding portion (265) may be formed of a resin material having excellent insulating performance.
  • the molding portion (265) may be formed of an EMC (Epoxy Molding Compound) molding material, but is not limited thereto.
  • the EMC molding material may be a sealing material that protects the first power semiconductor element (230) and the second power semiconductor element (240) from heat, moisture, impact, insulation breakdown, etc.
  • the molding part (265) may not be disposed on the upper side of the first terminal (250) and/or the second terminal (260), but this is not limited thereto.
  • the upper surface of the first terminal (250) and/or the second terminal (260) may be exposed to the outside.
  • electrical connection between the upper surface of the first terminal (250) and/or the second terminal (260) and the external power line is facilitated, thereby preventing defects that may occur during the electrical connection process.
  • a sufficient contact area for electrical connection with the external power line is secured, thereby preventing electrical disconnection due to contact defects and minimizing current loss.
  • the power semiconductor module may include a support molding portion (270) that extends from the first side of the first substrate (210) and supports at least a portion of the lower portion of the first terminal (250).
  • the support molding portion (270) may be formed of the same material as the molding portion (265) and may constitute a portion of the molding portion (265), but is not limited thereto.
  • Fig. 5 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • Fig. 6 is a perspective view illustrating the first substrate (210) of Fig. 5.
  • the cross-sectional view illustrated in Fig. 5 may be a view of the power semiconductor module of Fig. 3 cut along line A-A'.
  • the third aspect of the present disclosure may be similar to the second aspect of the present disclosure (Fig. 4) except that the first substrate (210) is provided with a step portion (280, 285).
  • Components having the same shape, structure, and/or function as those of the second aspect of the present disclosure (Fig. 4) in the third aspect of the present disclosure are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a first terminal (250), a second terminal (260), and a molding portion (266).
  • One of the first terminal (250) and the second terminal (260) may be omitted.
  • the first substrate (210) may have a first region (210-1), a second region (210-2), and a third region (210-3).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed on the first region (210-1) of the first substrate (210).
  • the first terminal (250) may be disposed on the second region (210-2) of the first substrate (210), and the second terminal (260) may be disposed on the third region (210-3) of the first substrate (210).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed between the first substrate (210) and the second substrate (220).
  • the first substrate (210) may have a first step portion (280) having an upper surface (210-2a) of the second region (210-2) that is lower than an upper surface (210-1a) of the first region (210-1).
  • the first metal layer (213) corresponding to the first region (210-1) of the first substrate (210) may not be removed, and the upper surfaces of the first metal layers (213) corresponding to the second region (210-2) and the third region (210-3) of the first substrate (210) may be removed.
  • a first step portion (280) having an upper surface (210-2a) of a second region (210-2) that is lower than an upper surface (210-1a) of a first region (210-1) and a second step portion (285) having an upper surface (210-3a) of a third region (210-3) that is lower than an upper surface (210-1a) of the first region (210-1) can be formed.
  • the depth removed from the step portion can be set in consideration of the thickness of the first metal layer (213), the thickness (T11, T12) of each of the first terminal (250) and/or the second terminal (260), etc.
  • the first terminal (250) can be coupled to the first step (280), and the second terminal (260) can be coupled to the second step (285).
  • the first terminal (250) may be positioned on the first step portion (280), so that the upper surface of the first terminal (250) may be positioned lower. That is, the upper surface of the first terminal (250) may be positioned lower than the upper surface of the second substrate (220).
  • the molding portion (266) may be formed to extend from one side of the second substrate (220) and cover at least a portion of the upper surface of the first terminal (250). Since the molding portion (266) is positioned on the first terminal (250), the first terminal (250) may not be exposed to the outside. Accordingly, since the upper side of the first terminal (250) is covered by the molding part (266), the first terminal (250) can be protected from external foreign substances.
  • the second terminal (260) may be positioned on the second step portion (285), so that the upper surface of the second terminal (260) may be positioned lower. That is, the upper surface of the second terminal (260) may be positioned lower than the upper surface of the second substrate (220).
  • the molding portion (266) may be positioned on the second terminal (260), so that the second terminal (260) may not be exposed to the outside. Accordingly, since the upper side of the second terminal (260) is covered by the molding portion (266), the second terminal (260) may be protected from external foreign substances.
  • the upper surface of the molding portion (266) and the upper surface of the second substrate (220) may be parallel, but this is not limited thereto.
  • the first step portion (280) and the second step portion (285) may have the same shape along the second direction (Y).
  • a plurality of first step portions (280) and a plurality of second step portions (285) may be formed to correspond to each of a plurality of first terminals (250) and a plurality of second terminals (260). That is, in the second region (210-2) of the first substrate (210), a first step portion (280) may be formed such that the upper surface (210-2a) of the second region (210-2) corresponding to the plurality of first terminals (250) is lower than the upper surface (210-1a) of the first region (210-1).
  • a second step portion (285) may be formed on the upper surface (210-3a) of the third region (210-3) corresponding to the plurality of second terminals (260) lower than the upper surface (210-1a) of the first region (210-1).
  • FIG. 7 is a cross-sectional view illustrating a power semiconductor module according to the fourth aspect of the present disclosure.
  • the cross-sectional view illustrated in Fig. 7 may be a view of the power semiconductor module of Fig. 3 cut along line A-A'.
  • a fourth aspect of the present disclosure may be similar to the third aspect of the present disclosure (Fig. 5) except that the thicknesses (T21, T22) of the terminals (250, 260) are increased.
  • Components having the same shape, structure, and/or function as those of the third aspect of the present disclosure (Fig. 5) in the fourth aspect of the present disclosure are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a first terminal (250), a second terminal (260), and a molding portion (265).
  • One of the first terminal (250) and the second terminal (260) may be omitted.
  • the thickness (T21) of the first terminal (250) may be greater than the thickness (T11) of the first terminal (250) in the third aspect (Fig. 5) of the present disclosure. Accordingly, since the thickness (T21) of the first terminal (250) increases, the cross-sectional area may increase even if the width of the first terminal (250) is the same as the width of the first terminal (250) in the third aspect (Fig. 5) of the present disclosure. Accordingly, the first terminal (250) allows a larger current to flow, so that a high-power semiconductor module may be implemented.
  • the thickness (T22) of the second terminal (260) may be greater than the thickness (T22) of the second terminal (260) in the third aspect (Fig. 5) of the present disclosure. Accordingly, since the thickness (T22) of the second terminal (260) increases, the cross-sectional area may increase even if the width of the second terminal (260) is the same as the width of the second terminal (260) in the third aspect (Fig. 5) of the present disclosure. Accordingly, the second terminal (260) allows a larger current to flow, so that a high-power semiconductor module may be implemented.
  • first terminal (250) and the second terminal (260) may each be horizontally overlapped with the second substrate (220).
  • the upper surface of the first terminal (250) and the upper surface of the second substrate (220) may be parallel.
  • the upper surface of the second terminal (260) and the upper surface of the second substrate (220) may be parallel.
  • the first terminal (250) and the second terminal (260) may each be exposed to the outside.
  • Fig. 8 is a plan view illustrating a power semiconductor module according to the fifth aspect of the present disclosure.
  • Fig. 9 is a cross-sectional view illustrating a power semiconductor module according to the sixth aspect of the present disclosure.
  • the cross-sectional view illustrated in Fig. 9 may be a view of the power semiconductor module of Fig. 8 cut along the line B-B'.
  • a fifth aspect of the present disclosure may be similar to the second aspect of the present disclosure (Fig. 4) except that the first substrate (210) and the second substrate (220) are arranged so as to be offset from each other.
  • components having the same shape, structure, and/or function as those in the second aspect of the present disclosure (Fig. 4) are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a first terminal (250), a second terminal (290), and a molding portion (265).
  • the first substrate (210) and the second substrate (220) may be arranged to be offset from each other along the first direction (X). That is, some areas of the first substrate (210) and some areas of the second substrate (220) may vertically overlap, but other areas of the first substrate (210) may not vertically overlap with the second substrate (220), and other areas of the second substrate (220) may not vertically overlap with the first substrate (210).
  • the horizontal width of the first substrate (210) and the horizontal width of the second substrate (220) may be the same, but are not limited thereto.
  • the first substrate (210) may have a first region (210-1) and a second region (210-2).
  • the second region (210-2) of the first substrate (210) may extend horizontally from the first region (210-1).
  • the second region (220) may have a third region (220-1) and a fourth region (220-2).
  • the fourth region (220-2) of the second substrate (220) may extend horizontally from the third region (220-1).
  • the first region (210-1) of the first substrate (210) and the third region (220-1) of the second substrate (220) may vertically overlap.
  • the second region (210-2) of the first substrate (210) may not vertically overlap with the second substrate (220).
  • the fourth region (220-2) of the second substrate (220) may not vertically overlap with the first substrate (210).
  • the first terminal (250) is disposed on the upper side of the second extension (210-2) of the first substrate (210) and can be electrically connected to the first substrate (210).
  • the second terminal (290) is disposed on the lower side of the second extension (220-2) of the second substrate (220) and can be electrically connected to the second substrate (220).
  • the first terminal (250) may be horizontally overlapped with the second substrate (220), and the second terminal (290) may be horizontally overlapped with the first substrate (210).
  • the first terminal (250) and the second terminal (290) are arranged on the same surface, i.e., on the upper surface of the first substrate (210), so that the first terminal (250) and the second terminal (290) can be positioned on the same horizontal line.
  • the first terminal (250) may be disposed on the upper side of the second extension (210-2) of the first substrate (210), and the second terminal (290) may be disposed on the lower side of the second extension (220-2) of the second substrate (220).
  • the first terminal (250) and the second terminal (290) are not located on the same horizontal line.
  • the first horizontal line passing through the lower surface of the first terminal (250) may be located between the third horizontal line passing through the lower surface of the second terminal (290) and the fourth horizontal line passing through the upper surface of the second terminal (290).
  • the fourth horizontal line passing through the upper surface of the second terminal (290) may be located between the first horizontal line passing through the lower surface of the first terminal (250) and the second horizontal line passing through the upper surface of the first terminal (250).
  • first horizontal line passing through the lower surface of the first terminal (250) and the third terminal passing through the lower surface of the second terminal (290) may be different from each other, and the second horizontal line passing through the upper surface of the first terminal (250) and the fourth horizontal line passing through the upper surface of the second terminal (290) may be different from each other.
  • a modified structure of the third aspect (Fig. 5) or the fourth aspect (Fig. 7) of the present disclosure may be applied to a structure in which the first substrate and the second substrate (220) are arranged to be misaligned with each other in the fifth aspect of the present disclosure.
  • the first substrate (210) and the second substrate (220) may be arranged to be misaligned with each other, and as a modification of the third aspect of the present disclosure (Fig. 3), the first step portion (280) may be provided on the first substrate (210) and the second step portion (285) may be provided on the second substrate (220).
  • the first substrate (210) and the second substrate (220) are arranged to be misaligned with each other, and as a modification of the fourth aspect of the present disclosure (Fig. 7), the first step portion (280) is provided on the first substrate (210) and the second step portion (285) is provided on the second substrate (220), and each of the first terminal (250) and the second terminal (290) may have a thicker thickness (T21, T22).
  • the thickness (T11, T12) of the first terminal (250) and the thickness (T21, T22) of the second terminal (260, 290) may be the same, but are not limited thereto.
  • the first terminal (250) and the second terminal (260, 290) may have the same size and shape, but are not limited thereto.
  • the power semiconductor module illustrated in FIGS. 3 to 9 may be one of the first power semiconductor module, the second power semiconductor module, and the third power semiconductor module illustrated in FIG. 1.

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Abstract

전력 반도체 모듈은 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판과, 제1 기판의 제1 영역 상에 배치되는 전력 반도체 소자와, 전력 반도체 소자 상에 배치되는 제2 기판과, 제1 기판의 제2 영역 상에 배치되고, 제2 기판과 수평으로 중첩되는 제1 터미널을 포함할 수 있다. 제1 터미널의 상면과 제2 기판의 상면이 평행을 이룰 수 있다.

Description

전력 반도체 모듈 및 전력 변환 장치
본 개시는 전력 반도체 모듈 및 전력 변환 장치에 관한 것이다.
전력 반도체 소자는 정보나 신호를 처리하고 저장하는 시스템 반도체나 메모리와 달리, 전자기기에 들어오는 전력을 변환, 저장, 분배 및 제어하는 핵심부품으로서, 대부분의 전자 제품에 널리 채용되고 있다.
최근 들어, 전 지구적인 환경 보호 강화 추세에 발맞추어, 기존의 화석 연료 기반의 자동차 대신에 전기나 수소 등과 같은 친 환경 자동차가 널리 각광받고 있다. 친 환경 자동차에는 수많은 전력 반도체 소자가 사용된다. 친 환경 자동차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.
특히, 친 환경 자동차에는 고전류, 예컨대 200A 내지 900A의 인버터가 요구된다. 인버터는 전력을 변환하기 위해 복수의 전력 반도체 모듈을 포함한다. 복수의 전력 반도체 모듈 각각은 복수의 전력 반도체 소자들을 포함한다.
도 1에 도시한 바와 같이, 전력 반도체 소자는 전력 반도체 소자들(30, 40)을 포함한다. 복수의 전력 반도체 소자들(30, 40)은 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 제1 전력 반도체 소자(30) 각각의 게이트 전극(30a)과 소스 전극(30b)은 제2 기판(20)에 전기적으로 연결되고, 제2 전력 반도체 소자(40) 각각의 게이트 전극(40a)과 소스 전극(40b)은 제1 기판(10)에 전기적으로 연결된다.
한편, 전력 반도체 모듈은 제1 기판(10)과 제2 기판(20) 사이에 배치된 터미널(또는 리드 프레임)(50)을 포함한다.
전술한 바와 같이, 친 환경 자동차용 인버터에 채용되는 전력 반도체 모듈에서는 전류가 클수록 터미널(50)의 단면적이 커져야 한다. 통상적으로 인버터의 면적 제한이 요구되기 때문에, 요구되는 전류가 클수록 터미널(50)의 두께가 커진다.
이러한 경우, 터미널(50)의 두께가 전력 반도체 소자(30, 40)의 두께보다 크므로, 전력 반도체 소자(30, 40)의 상부 또는 하부가 제1 기판(10) 또는 제2 기판(20)로부터 이격된다. 이러한 이격 간격을 보상하기 위해 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되므로, 전력 반도체 모듈의 두께가 증가되는 문제가 있다. 아울러, 전력 반도체 소자(30, 40) 각각에 스페이서(70, 80)이 구비되므로, 전력 반도체 소자(30, 40)의 개수가 증가할수록, 스페이서(70, 80)의 개수도 증가되므로, 재료비가 증가되는 문제가 있다.
본 개시는 전술한 문제 및 다른 문제를 해결하기 위한 것이다.
따라서, 본 개시는 두께를 줄일 수 있는 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.
또한 본 개시는 재료비를 줄일 수 있는 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.
또한 본 개시는 더욱 더 높은 고전력 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.
본 개시는 설명된 것에 한정되지 않으며, 공개의 설명을 통해 이해될 수 있는 것들을 포함한다.
상기 또는 다른 목적을 달성하기 위해 본 개시의 일 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제2 기판; 및 상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널;을 포함하고, 상기 제1 터미널의 상면과 상기 제2 기판의 상면이 평행을 이룬다.
상기 전력 반도체 모듈은 상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함할 수 있다.
상기 제2 영역의 상면에 단차부가 형성되고, 상기 제1 터미널이 상기 단차부에 결합될 수 있다.
상기 제1 기판은 절연층; 상기 절연층의 상측 상에 배치되는 제1 금속층; 및 상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고, 상기 단차부는 제1 금속층에 구비될 수 있다.
상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 가질 수 있다. 상기 전력 반도체 모듈은 상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함할 수 있다.
상기 제2 기판은 상기 제2 영역과 제3 영역사이에 구비될 수 있다.
상기 제2 기판은 상기 제1 영역 상의 제3 영역 및 상기 제3 영역으로부터 수평으로 연장되는 제4 영역을 가질 수 있다. 상기 전력 반도체 모듈은 상기 제4 영역의 하측 상에 배치되고, 상기 제1 기판과 수평으로 중첩되는 제2 터미널을 포함할 수 있다.
본 개시의 다른 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제2 기판; 상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널; 및 상기 제2 기판의 일측에서 연장 형성되어 상기 제1 터미널의 상면의 적어도 일부를 덮는 몰딩부;를 포함하고, 상기 몰딩부의 상면과 상기 제2 기판의 상면이 평행을 이룬다.
상기 전력 반도체 모듈은 상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함할 수 있다.
상기 제2 영역의 상면에 단차부가 형성되고, 상기 제1 터미널이 상기 단차부에 결합될 수 있다.
상기 제1 기판은 절연층; 상기 절연층의 상측 상에 배치되는 제1 금속층; 및 상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고, 상기 단차부는 제1 금속층에 구비될 수 있다.
상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 가질 수 있다.
상기 전력 반도체 모듈은 상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함할 수 있다.
상기 제2 기판은 상기 제2 영역과 제3 영역 사이에 구비될 수 있다.
본 개시의 또 다른 측면에 따르면, 전력 변환 장치는 상기 전력 반도체 모듈을 포함한다.
상기 측면들에 따른 전력 반도체 모듈 및 전력 변환 장치의 효과에 대해 설명하면 다음과 같다.
상기 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 재료비가 절감될 수 있다는 장점이 있다.
상기 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 두께가 감소될 수 있다는 장점이 있다.
상기 측면들 중 적어도 하나에 의하면, 전체 두께는 증가시키지 않고 제1 터미널 및/또는 제2 터미널의 두께를 증가시켜, 더욱 더 높은 고전력 전력 반도체 모듈을 구현할 수 있다는 장점이 있다.
상기 측면들 중 적어도 하나에 의하면, 리드 프레임이 사용되지 않아, 공정이 간소화되어 공정 시간이 단축될 수 있다는 장점이 있다.
첨부 도면은 본 개시에 대한 추가 이해를 제공하기 위해 포함되며 본 개시에 통합되어 본 개시의 일부에 포함될 수 있다. 또한 첨부 도면은 본 개시의 특징을 설명하고 개시의 설명과 함께 본 개시의 원리를 설명하는 역할을 할 수 있다.
도면에서:
도 1은 기존 전력 반도체 모듈을 도시한 단면도이다.
도 2는 본 개시의 일 측면에 따른 인버터를 도시한 회로도이다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.
도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 6은 도 5의 제1 기판(210)을 도시한 사시도이다.
도 7은 본 개시의 제4 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.
도 9는 본 개시의 제6 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 측면들이 상세히 설명되되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 측면들을 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
도 2는 본 개시의 일 측면에 따른 인버터를 도시한 회로도이다.
도 2를 참조하면, 본 개시의 일 측면에 따른 인버터(1000)는 3상 모터나 컴프레셔와 같은 어플리케이션에 적용될 수 있다. 인버터(1000)는 3상 전력을 출력할 수 있다. 인버터(1000)는 전력 변환 장치이거나 전력 변환 장치에 포함될 수 있다. 인버터(1000)는 스위칭 회로를 포함할 수 있다.
본 개시의 일 측면에 따른 인버터(1000)는 DC 전력을 AC 전력으로 변환하고, 부하(1200)를 구동하기 위해 상기 변환된 AC 전력을 해당 부하(1200)에 공급할 수 있다. 본 개시의 일 측면에 따른 인버터(1000)에서 입력측에는 컨버터가 연결되어 AC 전력이 DC 전력으로 변환될 수도 있다. 이러한 경우, 컨버터에 의해 변환된 DC 전력이 상기 인버터(1000)에 의해 AC 전력으로 변환된 후, 부하(1200)의 구동에 사용될 수 있다. 부하(1200)는 모터나 전동기일 수 있지만, 이에 대해서는 한정하지 않는다.
본 개시의 일 측면에 따른 인버터(1000)는 3상 인버터를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 제1 상, 제2 상 및 제3 간에는 120도의 위상 차이를 가질 수 있다. 본 개시의 일 측면에 따른 인버터(1000)는 복수의 레그(100A, 100B, 100C)를 포함할 수 있다. 예컨대, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)가 각각 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 통해 부하(1200), 즉 모터에 병렬 연결될 수 있다. 제1 레그(100A)는 서로 직렬로 연결된 제1 암(100a)과 제2 암(100b)을 포함하고, 제2 레그(100B)는 서로 직렬로 연결된 제3 암(100c)과 제4 암(100d)을 포함하며, 제3 레그(100C)는 서로 직렬로 연결된 제5 암(100e)과 제6 암(100f)을 포함할 수 있다. 여기서, 제1 암(100a), 제3 암(100c) 및 제5 암(100e)은 상측 암으로 불리고, 제2 암(100b), 제4 암(100d) 및 제6 암(100f)은 하측 암으로 불릴 수 있다. 제1 암(100a) 내지 제6 암(100f) 각각은 스위칭 모듈, 서브모듈 등으로 불릴 수 있다.
제1 암(100a) 내지 제6 암(100f)은 각각 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)를 포함할 수 있다. 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)는 동일한 반도체 공정을 이용하여 동시에 형성될 수 있다. 스위칭부(Q1 내지 Q6)는 전력 반도체 소자를 포함할 수 있다.
본 개시의 일 측면에 따른 인버터(1000)에 의해 DC 전력이 AC 전력으로 변환되기 위해, 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부(Q1 내지 Q6)가 온/오프 제어될 수 있다.
예컨대, 제1 레그(100A)의 제1 암(100a)의 제1 스위칭부(Q1)가 온 상태인 경우, 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4) 및/또는 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제1 상 인덕터로 공급될 수 있다.
예컨대, 제2 레그(100B)의 제3 암(100c)의 제3 스위칭부(Q3)가 온 상태인 경우, 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6) 및/또는 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제2 상 인덕터로 공급될 수 있다. 제2 상은 제1 상보다 120도 위상이 지연될 수 있다.
예컨대, 제3 레그(100C)의 제5 암(100e)의 제5 스위칭부(Q5)가 온 상태인 경우, 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2) 및/또는 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제3 상 인덕터로 공급될 수 있다. 제3 상은 제2 상보다 120도 위상이 지연될 수 있다.
이에 따라, 제1 상 인덕터, 제2 상 인덕터 및 제3 인덕터 각각으로 공급되는 DC 전력에 의해 AC 전력이 생성될 수 있다.
한편, 도시되지 않았지만, 내압 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 직렬로 연결된 복수개로 구비될 수 있다.
도시되지 않았지만, 전류 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 병렬로 연결된 복수개로 구비될 수 있다.
한편, 제1 암(100a) 내지 제6 암(100f)을 구성하는 스위칭부(Q1 내지 Q6) 및 다이오드(100a-2 내지 100f-2)를 패키지화하여 전력 반도체 모듈로 구성할 수 있다.
일 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 각각 제1 전력 반도체 모듈, 제2 전력 반도체 모듈 및 제3 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b)이 패키지화되어, 제1 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제2 레그(100B)의 제3 암(100c)과 제4 암(100d)이 패키지화되어, 제2 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 패키지화되어, 제3 전력 반도체 모듈로 구성될 수 있다.
다른 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 단일 전력 반도체 모듈로 구성될 수 있다. 즉, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b), 제2 레그(100B)의 제3 암(100c)과 제4 암(100d) 및 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 단일 패키지화되어, 단일 전력 반도체 모듈로 구성될 수 있다.
한편, VDC는 입력측 전압으로서, 예컨대 DC 전압일 수 있다. CDC는 커패시터로서, 입력측 전압(VDC)을 충전할 수 있다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 4에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.
도 3 및 도 4를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250) 및 몰딩부(265)를 포함할 수 있다.
제1 기판(210) 및 제2 기판(220)은 각각 절연층(211, 221), 제1 금속층(213, 223), 제2 금속층(215, 225) 등을 포함할 수 있다. 절연층(211, 221)은 절연 특성, 열 전달 특성 및/또는 방열 특성이 우수한 재질로 이루어질 수 있다. 예컨대, 절연층(211, 221)은 무기 재질, 세라믹 재질, 알루미나 재질, 플라스틱 재질, 유리 재질 등으로 이루어질 수 있다.
제1 금속층(213, 223)은 복수의 회로 패턴을 포함할 수 있다. 복수의 회로 패턴은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)에 전기적으로 연결될 수 있다. 이를 위해, 제1 금속층(213, 223)은 전기 전도도가 우수한 금속 재질로 형성될 수 있다. 예컨대, 제1 금속층(213, 223)은 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.
제2 금속층(215, 225)은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)로부터 발생된 열을 신속히 외부로 방출하는 역할을 할 수 있다. 따라서, 제2 금속층(215, 225)은 방열 특성이 우수한 재질로 형성될 수 있다. 예컨대, 제2 금속층(215, 225)은 알루미늄(Al)이나 알루미늄 합금일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 금속층(215, 225)은 방열층이나 방열판으로 불릴 수 있다.
제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 플립칩(flip-chip) 접합 방식을 이용하여 제1 기판(210)과 제2 기판(220) 각각에 접합될 수 있지만, 이에 대해서는 한정하지 않는다.
본 개시에서, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 각각 적어도 2개 이상의 전력 반도체 소자들을 포함할 수 있다. 2개 이상의 전력 반도체 소자들은 서로 병렬로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전력 반도체 소자(230)는 제1 반도체층(231), 제1 드레인 전극(234), 제1 게이트 전극(232), 제1 소스 전극(233) 등을 포함할 수 있다. 제2 전력 반도체 소자(240)는 제2 반도체층(241), 제2 드레인 전극(244), 제2 게이트 전극(242), 제2 소스 전극(243)을 포함할 수 있다.
제1 반도체층(231) 및 제2 반도체층(241)은 SiC, GaN, Ga2O3와 같은 반도체 화합물 기반으로 이루어진 기판 상에 반도체 공정을 이용하여 형성될 수 있다. 이때, 기판은 성장용 기판으로서, 사파이어 기판, GaN과 같은 화합물 반도체 기판, 세라믹 계열 기판 등을 포함할 수 있다.
제1 전력 반도체 소자(230)에서, 제1 드레인 전극(234)은 제1 반도체층(231)의 하측 상에 배치되고, 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제1 반도체층(231)의 상측 상에 배치될 수 있다. 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 제1 기판(210)에 전기적으로 연결되고, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제2 기판(220)에 전기적으로 연결될 수 있다.
제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일 면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제1 게이트 전극(232)과 제1 소스 전극(233)은 서로 이격되어 위치될 수 있다. 제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일 면 상에 배치되므로, 제1 전력 반도체 소자(230)는 플립 칩 구조를 가질 수 있다.
제2 드레인 전극(244)은 제2 반도체층(241)의 하측 상에 배치되고, 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제2 반도체층(241)의 상측 상에 배치될 수 있다. 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)은 제2 기판(220)에 전기적으로 연결되고, 제2 전력 반도체 소자(240)의 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제1 기판(210)에 전기적으로 연결될 수 있다.
제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일 면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제2 게이트 전극(242)과 제2 소스 전극(243)은 서로 이격되어 위치될 수 있다. 제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일 면 상에 배치되므로, 제2 전력 반도체 소자(240)는 플립 칩 구조를 가질 수 있다.
한편, 전술한 바와 같이, 제1 기판(210) 및 제2 기판(220)에서 제1 금속층(213, 223)은 복수의 회로 패턴을 포함할 수 있다.
제2 기판(220)은 제1 회로 패턴, 제2 회로 패턴, 제3 회로 패턴 등을 포함할 수 있다. 이러한 경우, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)은 제1 회로 패턴에 전기적으로 연결되고, 제1 소스 전극(233)은 제2 회로 패턴에 연결될 수 있다. 제2 전력 반도체 소자(240)에서 제2 드레인 전극(244)은 제3 회로 패턴에 연결될 수 있다.
제1 기판(210)은 제1 회로 패턴 내지 제5 회로 패턴을 포함할 수 있다. 이러한 경우, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)과 제2 전력 반도체 소자(240)의 제2 소스 전극(243)은 제1 회로 패턴에 전기적으로 연결될 수 있다. 즉, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 제1 회로 패턴을 통해 제2 전력 반도체 소자(240)의 제2 소스 전극(243)에 전기적으로 연결될 수 있다. 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)은 제2 회로 패턴에 전기적으로 연결될 수 있다.
한편, 도시되지 않았지만, 제2 기판(220)의 제1 회로 패턴과 제1 기판(210)의 제3 회로 패턴을 전기적으로 연결하기 위한 제1 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)에 연결된 제2 기판(220)의 제1 회로 패턴은 제1 연결 부재를 통해 제1 기판(210)의 제3 회로 패턴에 전기적으로 연결될 수 있다.
도시되지 않았지만, 제2 기판(220)의 제2 회로 패턴과 제1 기판(210)의 제4 회로 패턴을 전기적으로 연결하기 위한 제2 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제1 전력 반도체 소자(230)의 제1 소스 전극(233)에 연결된 제2 기판(220)의 제2 회로 패턴은 제2 연결 부재를 통해 제1 기판(210)의 제4 회로 패턴에 전기적으로 연결될 수 있다.
도시되지 않았지만, 제2 기판(220)의 제3 회로 패턴과 제1 기판(210)의 제5 회로 패턴을 전기적으로 연결하기 위한 제3 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)에 연결된 제2 기판(220)의 제3 회로 패턴은 제3 연결 부재를 통해 제1 기판(210)의 제5 회로 패턴에 전기적으로 연결될 수 있다.
제1 연결 부재, 제2 연결 부재 및 제3 연결 부재는 각각 전기 전도도가 우수한 포스트, 클립 등으로 포함할 수 있다.
한편, 제1 기판(210)과 제2 기판(220)의 사이즈는 상이할 수 있다. 예컨대, 제1 기판(210)의 사이즈는 제2 기판(220)의 사이즈보다 클 수 있다.
제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제2 영역(210-2)은 제1 영역(210-1)의 제1 측에 위치될 수 있다. 이러한 경우, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 예컨대, 제2 기판(220)의 사이즈는 제1 기판(210)의 제1 영역(210-1)의 사이즈와 동일하거나 유사할 수 있다. 즉, 제2 기판(220)은 제1 기판(210)의 제1 영역(210-1)과 수직으로 중첩될 수 있다.
한편, 다시 도 3 및 도 4를 참조하면, 제1 터미널(250)은 제1 기판(210)의 제2 영역(210-2) 상에 배치될 수 있다. 이러한 경우, 제1 터미널(250)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.
제1 터미널(250)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 복수의 제1 터미널(250)은 제1 기판(210)의 복수의 회로 패턴 중에서 일부 회로 패턴과 전기적으로 연결될 수 있다.
제1 터미널(250)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 하지만, 제2 방향(Y)으로 복수의 제1 터미널(250)이 기 설정된 면적 내에서 배치되어야 하므로, 폭이 증가되기 어렵기 때문에 두께(T11)가 증가된다.
이에 따라, 제1 터미널(250)의 두께(T11)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 제1 터미널(250)의 두께(T11)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이러한 경우, 제1 터미널(250)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 제1 터미널(250)은 제1 전력 반도체 소자(230)(또는 제2 전력 반도체(240))의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 제1 터미널(250)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 제1 터미널(250)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다.
한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가되고 재료비가 증가된다.
하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제2 영역(210-2) 상에 제1 터미널(250)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 제1 터미널(250)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.
한편, 전력 반도체 모듈은 제2 터미널(260)을 포함할 수 있다.
제2 터미널(260)은 제1 기판(210) 상에 배치될 수 있다. 이를 위해, 제1 기판(210)은 제1 영역(210-1)에 인접한 제3 영역(210-3)을 가질 수 있다. 예컨대, 제1 방향(X)을 따라 제2 영역(210-2), 제1 영역(210-1) 및 제3 영역(210-3)의 순서로 위치될 수 있다. 예컨대, 제1 영역(210-1)은 제2 영역(210-2)과 제3 영역(210-3) 사이에 위치될 수 있다. 예컨대, 상기 제2 기판(220)은 제2 영역(210-2)과 제3 영역(210-3) 사이에 구비될 수 있다.
제2 터미널(260)은 제1 기판(210)의 제3 영역(210-3) 상에 배치될 수 있다. 이러한 경우, 제2 터미널(260)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.
제2 터미널(260)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 제1 기판(210)의 복수의 회로 패턴 중에서 일부 회로 패턴은 복수의 제1 회로 패턴에 전기적으로 연결되고, 일부 회로 패턴을 제외한 나머지 회로 패턴은 복수의 제2 회로 패턴에 전기적으로 연결될 수 있다.
복수의 제1 터미널(250)과 복수의 제2 터미널(260)은 입력 터미널, 파워 터미널, 출력 터미널 등으로 할당될 수 있다.
신호 터미널은 제1 기판(210)의 회로 패턴을 통해 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 각각의 게이트 전극에 게이트 신호(또는 스위칭 제어 신호)를 제공하기 위한 부재일 수 있다.
파워 터미널은 제1 전력 반도체 소자(230)의 소스 전극에 제1 파워 전압을 제공하기 위한 부재일 수 있다. 파워 터미널은 제2 전력 반도체 소자(240)의 드레인 전극에 제2 파워 전압을 제공하기 위한 부재일 수 있다. 제1 파워 전압은 제2 파워 전압보다 클 수 있다. 제1 파워 전압은 고전위 전압으로 불리고, 제2 파워 전압은 저전위 전압으로 불릴 수 있다.
출력 터미널은 제1 기판(210)의 제1 회로 패턴에 전기적으로 연결되어, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)의 턴온/오프에 의해 생성된 출력 전압을 출력하기 위한 부재일 수 있다.
제2 터미널(260)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 하지만, 제2 방향(Y)으로 복수의 제2 터미널(260)이 기 설정된 면적 내에서 배치되어야 하므로, 폭이 증가되기 어렵기 때문에 두께가 증가된다.
이에 따라, 제2 터미널(260)의 두께(T12)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 제2 터미널(260)의 두께(T12)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이러한 경우, 제2 터미널(260)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 제2 터미널(260)은 제1 전력 반도체 소자(230)(또는 제2 전력 반도체(240))의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 제2 터미널(260)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 제2 터미널(260)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다.
이와 달리, 제1 터미널(250) 및/또는 제2 터미널(260)은 제2 기판(220)의 상면보다 낮게 위치되어, 몰딩부(265)이 제1 터미널(250) 및/또는 제2 터미널(260)의 상측 상에 배치될 수도 있다.
한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가된다. 아울러, 전력 반도체 모듈에 각각 8개의 제1 전력 반도체 소자와 8개의 전력 반도체 소자가 구비되는 경우, 16개의 스페이서가 필요하므로 재료비가 증가된다.
하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제3 영역(210-3) 상에 제2 터미널(260)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 제2 터미널(260)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.
한편, 제1 터미널 및 제2 터미널은 리프 프레임을 가공하여 형성할 필요가 없다. 기존에는 도 1에 도시한 바와 같이, 픽 앤 플레이스(pick and place) 공정을 이용하여 리드 프레임이 제1 기판(10) 상에 올려지고, 커팅(cutting) 및 벤딩(bending) 공정을 이용하여 리드 프레임이 절단됨으로써, 터미널(50)이 제1 기판(10) 상에 형성되었다.
이에 반해, 본 개시에서, 제1 터미널 및 제2 터미널은 미리 개별적으로 제작된 도전성 도트 부재, 도전성 클립 등일 수 있다. 이에 따라, 기존과 같은 리드 프레임이 사용되지 않아, 픽 앤 플레이스 공정, 커팅 및 벤딩 공정을 수행하기 위한 장비나 해당 공정들이 필요 없어, 공정이 간소화되어 공정 시간이 단축될 수 있다.
다시 도 3 및 도 4를 참조하면, 몰딩부(265)는 제1 기판(210) 상에 배치될 수 있다. 몰딩부(265)는 제2 기판(220)의 일측에서 연장 형성되어, 제1 터미널(250)의 상면의 적어도 일부를 덮을 수 있다.
몰딩부(265)는 제1 기판(210)의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제1 기판(210)의 제1 영역(210-1), 제2 영역(210-2) 및 제3 영역(210-3) 상에 배치될 수 있다. 몰딩부(265)는 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 각각의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제2 기판(220)의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제1 터미널(250)의 측부와 제1 전력 반도체 소자(230)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제1 터미널(250)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제2 터미널(260)의 측부와 제2 전력 반도체 소자(240)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제2 터미널(260)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 절연 성능이 우수한 수지 재질로 형성될 수 있다. 예컨대, 몰딩부(265)는 EMC(Epoxy Molding Compound) 몰딩 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. EMC 몰딩 재질은 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)를 열, 수분, 충격, 절연 파괴 등으로부터 보호하는 밀봉 재질일 수 있다.
한편, 몰딩부(265)는 제1 터미널(250) 및/또는 제2 터미널(260)의 상측 상에 배치되지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출될 수 있다. 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출되는 경우, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면과 외부 전원 라인과의 전기적 연결이 용이하여, 전기적 연결 공정시에 발생될 수 있는 불량이 방지될 수 있다. 아울러, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출되는 경우, 외부 전원 라인과의 전기적 연결을 위한 컨택 면적이 충분히 확보되어, 컨택 불량에 따른 전기적 단선이 방지되고 전류 손실이 최소화될 수 있다.
한편, 전력 반도체 모듈은 제1 기판(210)의 제1 측에서 연장 형성되어, 제1 터미널(250) 하부의 적어도 일부를 지지하는 지지몰딩부(270)를 포함할 수 있다. 지지몰딩부(270)는 몰딩부(265)와 동일한 재질로 형성되고 몰딩부(265)의 일부를 구성할 수 있지만, 이에 대해서는 한정하지 않는다.
도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 6은 도 5의 제1 기판(210)을 도시한 사시도이다.
도 5에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.
본 개시의 제3 측면은 제1 기판(210)에 단차부(280, 285)가 구비되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제3 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 3 및 도 5를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(260) 및 몰딩부(266)를 포함할 수 있다. 제1 터미널(250) 및 제2 터미널(260) 중 하나는 생략될 수도 있다.
제1 기판(210)은 제1 영역(210-1), 제2 영역(210-2) 및 제3 영역(210-3)을 가질 수 있다. 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 제1 터미널(250)은 제1 기판(210)의 제2 영역(210-2) 상에 배치되고, 제2 터미널(260)은 제1 기판(210)의 제3 영역(210-3) 상에 배치될 수 있다. 아울러, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다.
한편, 도 6에 도시한 바와 같이, 제1 기판(210)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a)을 갖는 제1 단차부(280)를 가질 수 있다. 예컨대, 제1 기판(210)의 제1 영역(210-1)에 해당하는 제1 금속층(213)은 제거되지 않고 제1 기판(210)의 제2 영역(210-2) 및 제3 영역(210-3) 각각에 해당하는 제1 금속층(213)의 상면이 제거될 수 있다. 이에 따라, 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a)을 갖는 제1 단차부(280)와 제1 영역(210-1)의 상면(210-1a)보다 낮은 제3 영역(210-3)의 상면(210-3a)을 갖는 제2 단차부(285)가 형성될 수 있다. 단차부에서 제거된 깊이는 제1 금속층(213)의 두께, 제1 터미널(250) 및/또는 제2 터미널(260) 각각의 두께(T11, T12) 등을 고려하여 설정될 수 있다.
제1 터미널(250)은 제1 단차부(280)에 결합되고, 제2 터미널(260)은 제2 단차부(285)에 결합될 수 있다.
제1 터미널(250)의 두께(T11)가 본 개시의 제2 측면(도 4)에서의 제1 터미널(250)의 두께(T11)와 동일한 경우, 제1 터미널(250)이 제1 단차부(280)에 배치됨으로써, 제1 터미널(250)의 상면이 더 낮게 위치될 수 있다. 즉, 제1 터미널(250)의 상면은 제2 기판(220)의 상면보다 낮게 위치될 수 있다. 이러한 경우, 몰딩부(266)가 제2 기판(220)의 일측에서 연장 형성되어 제1 터미널(250)의 상면의 적어도 일부를 덮을 수 있다. 몰딩부(266)가 제1 터미널(250) 상에 배치되어, 제1 터미널(250)이 외부에 노출되지 않을 수 있다. 이에 따라, 제1 터미널(250)의 상측이 몰딩부(266)에 의해 덮여지므로, 제1 터미널(250)이 외부 이물질로부터 보호될 수 있다.
제2 터미널(260)의 두께(T12)가 본 개시의 제2 측면(도 4)에서의 제2 터미널(260)의 두께(T12)와 동일한 경우, 제2 터미널(260)이 제2 단차부(285)에 배치됨으로써, 제2 터미널(260)의 상면이 더 낮게 위치될 수 있다. 즉, 제2 터미널(260)의 상면은 제2 기판(220)의 상면보다 낮게 위치될 수 있다. 이러한 경우, 몰딩부(266)가 제2 터미널(260) 상에 배치되어, 제2 터미널(260)이 외부에 노출되지 않을 수 있다. 이에 따라, 제2 터미널(260)의 상측이 몰딩부(266)에 의해 덮여지므로, 제2 터미널(260)이 외부 이물질로부터 보호될 수 있다. 몰딩부(266)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도 6에서는 제1 단차부(280) 및 제2 단차부(285)가 제2 방향(Y)을 따라 동일한 형상을 가질 수 있다.
이와 달리, 도시되지 않았지만, 복수의 제1 터미널(250) 및 복수의 제2 터미널(260) 각각에 대응하도록 복수의 제1 단차부(280) 및 복수의 제2 단차부(285)가 형성될 수도 있다. 즉, 제1 기판(210)의 제2 영역(210-2)에서 복수의 제1 터미널(250)에 대응하는 제2 영역(210-2)의 상면(210-2a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제1 단차부(280)가 형성될 수 있다. 제1 기판(210)의 제3 영역(210-3)에서 복수의 제2 터미널(260)에 대응하는 제3 영역(210-3)의 상면(210-3a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 단차부(285)가 형성될 수 있다.
도 7은 본 개시의 제4 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 7에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.
본 개시의 제4 측면은 터미널(250, 260)의 두께(T21, T22)가 더 커진 것을 제외하고 본 개시의 제3 측면(도 5)과 유사할 수 있다. 본 개시의 제4 측면에서 본 개시의 제3 측면(도 5)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 3 및 도 7을 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(260) 및 몰딩부(265)를 포함할 수 있다. 제1 터미널(250) 및 제2 터미널(260) 중 하나는 생략될 수도 있다.
본 개시의 제4 측면에서, 제1 터미널(250)의 두께(T21)는 본 개시의 제3 측면(도 5)에서의 제1 터미널(250)의 두께(T11)보다 클 수 있다. 따라서, 제1 터미널(250)의 두께(T21)가 커지므로, 제1 터미널(250)의 폭이 본 개시의 제3 측면(도 5)에서의 제1 터미널(250)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 제1 터미널(250)은 더 큰 전류를 흐르도록 하므로, 고 전력 반도체 모듈이 구현될 수 있다.
본 개시의 제4 측면에서, 제2 터미널(260)의 두께(T22)는 본 개시의 제3 측면(도 5)에서의 제2 터미널(260)의 두께(T22)보다 클 수 있다. 따라서, 제2 터미널(260)의 두께(T22)가 커지므로, 제2 터미널(260)의 폭이 본 개시의 제3 측면(도 5)에서의 제2 터미널(260)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 제2 터미널(260)은 더 큰 전류를 흐르도록 하므로, 고 전력 반도체 모듈이 구현될 수 있다.
한편, 제1 터미널(250)과 제2 터미널(260)은 각각 제2 기판(220)과 수평으로 중첩될 수 있다. 제1 터미널(250)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다. 제2 터미널(260)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다. 제1 터미널(250)과 제2 터미널(260)은 각각 외부에 노출될 수 있다.
도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 9는 본 개시의 제6 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 9에 도시된 단면도는 도 8의 전력 반도체 모듈을 B-B' 라인을 따라 절단한 모습일 수 있다.
본 개시의 제5 측면은 제1 기판(210)과 제2 기판(220)이 서로 어긋나도록 배치되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제5 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 8 및 도 9를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(290) 및 몰딩부(265)를 포함할 수 있다.
제1 기판(210)과 제2 기판(220)은 제1 방향(X)을 따라 서로 어긋나게 배치될 수 있다. 즉, 제1 기판(210)의 일부 영역과 제2 기판(220)의 일부 영역은 수직으로 중첩되지만, 제1 기판(210)의 다른 영역은 제2 기판(220)과 수직으로 중첩되지 않으며, 제2 기판(220)의 다른 영역은 제1 기판(210)과 수직으로 중첩되지 않을 수 있다.
제1 기판(210)의 가로 폭과 제2 기판(220)의 가로 폭은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제1 기판(210)의 제2 영역(210-2)은 제1 영역(210-1)으로부터 수평으로 연장될 수 있다. 제2 영역(220)은 제3 영역(220-1) 및 제4 영역(220-2)을 가질 수 있다. 제2 기판(220)의 제4 영역(220-2)은 제3 영역(220-1)으로부터 수평으로 연장될 수 있다.
제1 기판(210)의 제1 영역(210-1)과 제2 기판(220)의 제3 영역(220-1)은 수직으로 중첩될 수 있다. 제1 기판(210)의 제2 영역(210-2)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다. 제2 기판(220)의 제4 영역(220-2)은 제1 기판(210)과 수직으로 중첩되지 않을 수 있다.
제1 터미널(250)은 제1 기판(210)의 제2 연장부(210-2)의 상측 상에 배치되어, 제1 기판(210)에 전기적으로 연결될 수 있다. 제2 터미널(290)은 제2 기판(220)의 제2 연장부(220-2)의 하측 상에 배치되어, 제2 기판(220)에 전기적으로 연결될 수 있다.
제1 터미널(250)은 제2 기판(220)과 수평으로 중첩되고, 제2 터미널(290)은 제1 기판(210)과 수평으로 중첩될 수 있다.
본 개시의 제2 측면(도 4), 제3 측면(도 5) 및 제4 측면(도 7)에서, 제1 터미널(250)과 제2 터미널(290)은 동일한 면, 즉 제1 기판(210)의 상면 상에 배치되므로, 제1 터미널(250)과 제2 터미널(290)은 동일한 수평선에 위치될 수 있다.
이에 반해, 본 개시의 제5 측면에서, 제1 터미널(250)은 제1 기판(210)의 제2 연장부(210-2)의 상측 상에 배치되고, 제2 터미널(290)은 제2 기판(220)의 제2 연장부(220-2)의 하측 상에 배치될 수 있다.
이에 따라, 제1 터미널(250)과 제2 터미널(290)은 동일한 수평선에 위치되지 않는다. 예컨대, 제1 터미널(250)의 하면을 경유하는 제1 수평선은 제2 터미널(290)의 하면을 경유하는 제3 수평선과 제2 터미널(290)의 상면을 경유하는 제4 수평선 사이에 위치될 수 있다. 예컨대, 제2 터미널(290)의 상면을 경유하는 제4 수평선은 제1 터미널(250)의 하면을 경유하는 제1 수평선과 제1 터미널(250)의 상면을 경유하는 제2 수평선 사이에 위치될 수 있다. 따라서, 제1 터미널(250)의 하면을 경유하는 제1 수평선과 제2 터미널(290)의 하면을 경유하는 제3 터미널은 서로 상이하고, 제1 터미널(250)의 상면을 경유하는 제2 수평선과 제2 터미널(290)의 상면을 경유하는 제4 수평선은 서로 상이할 수 있다.
본 개시의 제5 측면에 따르면, 제2 기판(220)의 복수의 회로 패턴이 복수의 제2 터미널(290)에 직접 전기적으로 연결되므로, 본 개시의 제2 측면(도 4)에서 전술한 바와 같은 제1 연결 부재, 제2 연결 부재 및 제3 연결 부재가 구비될 필요가 없다. 이에 따라, 제1 연결 부재, 제2 연결 부재 및 제3 연결 부재 각각에 연결되기 위해 제1 기판(210)에 제3 회로 패턴, 제4 회로 패턴 및 제5 회로 패턴이 구비될 필요가 없다. 따라서, 재료비가 감소되고 구조가 단순해질 수 있다.
도시되지 않았지만, 본 개시의 제5 측면에서 1 기판과 제2 기판(220)이 서로 어긋나도록 배치되는 구조에 본 개시의 제3 측면(도 5) 또는 제4 측면(도 7)의 변형 구조가 적용될 수 있다.
예컨대, 본 개시의 제5 측면에서 제1 기판(210)과 제2 기판(220)이 서로 어긋나게 배치되고, 본 개시의 제3 측면(도 3)의 변형으로서, 제1 단차부(280)가 제1 기판(210)에 구비되고 제2 단차부(285)가 제2 기판(220)에 구비될 수 있다.
예컨대, 본 개시의 제5 측면에서 제1 기판(210)과 제2 기판(220)이 서로 어긋나게 배치되고, 본 개시의 제4 측면(도 7)의 변형으로서, 제1 단차부(280)가 제1 기판(210)에 구비되고 제2 단차부(285)가 제2 기판(220)에 구비되며, 제1 터미널(250) 및 제2 터미널(290) 각각이 더 두꺼운 두께(T21, T22)를 가질 수 있다.
이상에서, 제1 터미널(250)의 두께(T11, T12)와 제2 터미널(260, 290)의 두께(T21, T22)는 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 터미널(250)과 제2 터미널(260, 290)은 서로 동일한 크기, 동일한 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 3 내지 도 9에 도시된 전력 반도체 모듈은 도 1에 도시된 제1 전력 반도체 모듈, 제2 전력 반도체 모듈 및 제3 전력 반도체 모듈 중 하나의 전력 반도체 모듈일 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 상술한 측면들의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 상술한 측면들의 등가적 범위 내에서의 모든 변경은 상술한 측면들의 범위에 포함된다.

Claims (14)

  1. 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판;
    상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;
    상기 전력 반도체 소자 상에 배치되는 제2 기판; 및
    상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널;를 포함하고,
    상기 제1 터미널의 상면과 상기 제2 기판의 상면이 평행을 이루는,
    전력 반도체 모듈.
  2. 제1 항에 있어서,
    상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함하는,
    전력 반도체 모듈.
  3. 제1 항에 있어서,
    상기 제2 영역의 상면에 단차부가 형성되고,
    상기 제1 터미널이 상기 단차부에 결합되는,
    전력 반도체 모듈.
  4. 제3 항에 있어서,
    상기 제1 기판은,
    절연층;
    상기 절연층의 상측 상에 배치되는 제1 금속층; 및
    상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고,
    상기 단차부는 제1 금속층에 구비되는,
    전력 반도체 모듈.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 갖고,
    상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함하는,
    전력 반도체 모듈.
  6. 제5 항에 있어서,
    상기 제2 기판은 상기 제2 영역과 상기 제3 영역 사이에 구비되는,
    전력 반도체 모듈.
  7. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제2 기판은 상기 제1 영역 상의 제3 영역 및 상기 제3 영역으로부터 수평으로 연장되는 제4 영역;을 갖고,
    상기 제4 영역의 하측 상에 배치되고, 상기 제1 기판과 수평으로 중첩되는 제2 터미널;을 포함하는,
    전력 반도체 모듈.
  8. 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판;
    상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;
    상기 전력 반도체 소자 상에 배치되는 제2 기판;
    상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널; 및
    상기 제2 기판의 일측에서 연장 형성되어 상기 제1 터미널의 상면의 적어도 일부를 덮는 몰딩부;를 포함하고,
    상기 몰딩부의 상면과 상기 제2 기판의 상면이 평행을 이루는,
    전력 반도체 모듈.
  9. 제8 항에 있어서,
    상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함하는,
    전력 반도체 모듈.
  10. 제8 항에 있어서,
    상기 제2 영역의 상면에 단차부가 형성되고,
    상기 제1 터미널이 상기 단차부에 결합되는,
    전력 반도체 모듈.
  11. 제10 항에 있어서,
    상기 제1 기판은,
    절연층;
    상기 절연층의 상측 상에 배치되는 제1 금속층; 및
    상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고,
    상기 단차부는 제1 금속층에 구비되는,
    전력 반도체 모듈.
  12. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 갖고,
    상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함하는,
    전력 반도체 모듈.
  13. 제12 항에 있어서,
    상기 제2 기판은 상기 제2 영역과 상기 제3 영역 사이에 구비되는,
    전력 반도체 모듈.
  14. 제1 항 또는 제8 항에 따른 전력 반도체 모듈을 포함하는,
    전력 변환 장치.
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