WO2025258400A1 - トランジスタ、光検出装置及び電子機器 - Google Patents

トランジスタ、光検出装置及び電子機器

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WO2025258400A1
WO2025258400A1 PCT/JP2025/019361 JP2025019361W WO2025258400A1 WO 2025258400 A1 WO2025258400 A1 WO 2025258400A1 JP 2025019361 W JP2025019361 W JP 2025019361W WO 2025258400 A1 WO2025258400 A1 WO 2025258400A1
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WO
WIPO (PCT)
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transistor
narrow
width
wide
narrow portion
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Application number
PCT/JP2025/019361
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English (en)
French (fr)
Inventor
和生 野本
慶次 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This technology (technology related to this disclosure) relates to transistors, photodetectors, and electronic devices, and in particular to transistors, photodetectors, and electronic devices in which performance degradation is suppressed.
  • Patent Document 1 describes a MOS transistor with a source-follower configuration in which signal charges contained in the output section are supplied to the gate electrode. More specifically, Patent Document 1 describes forming a first gate oxide film formed on a semiconductor substrate between the gate electrode and drain electrode to be thicker than a second gate oxide film formed on the semiconductor substrate other than between the gate electrode and drain electrode.
  • the purpose of this technology is to provide transistors, photodetectors, and electronic devices with reduced parasitic capacitance.
  • a transistor according to one aspect of the present technology has a wide portion, and first and second narrow portions that are narrower than the wide portion and are continuous with the wide portion, and is also equipped with an active region made of a semiconductor material, and a gate electrode having a first side overlapping the first narrow portion and a second side overlapping the second narrow portion.
  • a photodetector device comprises a plurality of photoelectric conversion units arranged in a matrix and a plurality of pixel transistors, at least one of which has a wide portion, and first and second narrow portions that are narrower than the wide portion and are provided contiguous to the wide portion, and also has an active region made of a semiconductor material and a gate electrode having a first side overlapping the first narrow portion and a second side overlapping the second narrow portion.
  • An electronic device includes a photodetector and an optical system that focuses image light from a subject on the photodetector.
  • the photodetector includes a plurality of photoelectric conversion units arranged in a matrix, and a plurality of pixel transistors. At least one of the pixel transistors has a wide portion, and first and second narrow portions that are narrower than the wide portion and are provided contiguous to the wide portion.
  • the active region is made of a semiconductor material, and the gate electrode has a first side that overlaps the first narrow portion and a second side that overlaps the second narrow portion.
  • FIG. 1 is a plan view showing a configuration example of a transistor according to a first embodiment of the present technology
  • 2 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the AA cutting line in FIG. 1.
  • FIG. 2 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the line BB in FIG. 1.
  • FIG. 2 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the CC cutting line in FIG. 1.
  • FIG. FIG. 10 is a plan view showing a configuration example of a transistor according to a first modified example of the first embodiment of the present technology.
  • FIG. 6 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the CC cutting line in FIG. 5.
  • FIG. 10 is a plan view showing a configuration example of a transistor according to a second modification of the first embodiment of the present technology.
  • 8 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the line BB in FIG. 7.
  • FIG. 10 is a plan view showing a configuration example of a transistor according to a third modification of the first embodiment of the present technology.
  • 10 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed in cross section along the line BB in FIG. 9.
  • FIG. 11 is a plan view showing a configuration example of a transistor according to a fourth modified example of the first embodiment of the present technology.
  • 12 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the AA cutting line in FIG. 11.
  • FIG. 13 is a plan view showing a configuration example of a transistor according to a fifth modified example of the first embodiment of the present technology.
  • 14 is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed along the CC cutting line in FIG. 13.
  • FIG. 13 is a plan view showing a configuration example of a transistor according to a sixth modified example of the first embodiment of the present technology.
  • FIG. 13 is a plan view showing a configuration example of a transistor according to a seventh modified example of the first embodiment of the present technology.
  • FIG. 13 is a plan view showing a configuration example of a transistor according to Modification 8 of the first embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view showing a cross-sectional configuration of a thick width portion of a Fin transistor according to a modified example 11 of the first embodiment of the present technology.
  • FIG. 10 is a chip layout diagram showing a configuration example of a photodetector according to a second embodiment of the present technology.
  • FIG. 10 is a block diagram showing an example of the configuration of a photodetector according to a second embodiment of the present technology.
  • FIG. 10 is an equivalent circuit diagram of a pixel of a photodetector according to a second embodiment of the present technology.
  • FIG. 10 is a longitudinal cross-sectional view showing a cross-sectional configuration of a pixel included in a photodetector according to a second embodiment of the present technology.
  • Semiconductors have conductivity types such as n-type, p-type, and i-type.
  • a semiconductor region described as n-type corresponds to a semiconductor region of the first conductivity type
  • a semiconductor region described as p-type corresponds to a semiconductor region of the second conductivity type.
  • the present technology is not limited to this, and a semiconductor region described as p-type may correspond to a semiconductor region of the first conductivity type, and a semiconductor region described as n-type may correspond to a semiconductor region of the second conductivity type. It is sufficient that the first conductivity type and the second conductivity type are different from each other.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • MISFETs Metal Insulator Semiconductor FETs
  • the conversion efficiency ⁇ of a transistor can be expressed by the following formula (1).
  • e represents the elementary charge
  • G represents the gain
  • C wire represents the parasitic capacitance of the wiring
  • C GB represents the parasitic capacitance between the gate and base of the transistor
  • C GD represents the parasitic capacitance between the gate and drain of the transistor
  • C GS represents the parasitic capacitance between the gate and source of the transistor. From formula (1), it can be seen that reducing the parasitic capacitance of the transistor is effective in improving the conversion efficiency ⁇ of a transistor.
  • the PSRR Power Supply Rejection Ratio
  • VDD power supply voltage
  • the gate width can be reduced.
  • the noise SVG is inversely proportional to the size of the gate area.
  • W represents the gate width
  • L represents the gate length
  • COX represents the unit gate capacitance.
  • the product of the gate width W and the gate length L represents the gate area. Therefore, simply reducing the gate width W will increase the noise SVG even if the conversion efficiency ⁇ and PSRR can be improved.
  • the transistor T is provided in an active region a made of a semiconductor material.
  • the active region a is formed by partitioning a semiconductor layer x with shallow trenches b.
  • the semiconductor layer x is made of a known semiconductor material.
  • the semiconductor layer x may be, for example, a semiconductor material such as silicon (Si) or germanium (Ge), or a compound semiconductor material such as InGaAs (indium gallium arsenide) or InP (indium phosphide).
  • the shallow trenches b are element partition structures formed by burying a known insulating material in a groove formed by etching the semiconductor layer x.
  • the insulating material is, but is not limited to, silicon oxide (SiO, SiO 2 ).
  • the active region a has a wide portion a1, and first and second narrow portions a2 and a3 that are narrower than the wide portion a1 and are continuous with the wide portion a1.
  • the wide portion a1 has a side c1 on one side along the Y direction and a side c2 on the other side.
  • the wide portion a1 also has a side c3 on one side along the X direction and a side c4 on the other side.
  • the first narrow portion a2 is disposed on one side of the wide portion a1 along the Y direction. That is, the first narrow portion a2 is connected to the side c1 of the wide portion a1.
  • the second narrow portion a3 is disposed on the other side of the wide portion a1 along the Y direction. That is, the second narrow portion a3 is connected to the side c2 of the wide portion a1. In this way, the first narrow portion a2 and the second narrow portion a3 are connected to different sides of the wide portion a1. Furthermore, the position of the first narrow width portion a2 along the X direction is the same as the position of the second narrow width portion a3 along the X direction. More specifically, the first narrow width portion a2 and the second narrow width portion a3 are disposed in the center of the wide width portion a1 along the X direction.
  • width dimension along the X direction of the wide width portion a1 is w1
  • width dimension along the X direction of the first narrow width portion a2 is w2
  • width dimension along the X direction of the second narrow width portion a3 is w3
  • the first narrow portion a2 is an extension of the drain region D, and the drain region D is provided at the end of the first narrow portion a2.
  • the width w2 of the first narrow portion a2 is a portion of the active region a that significantly contributes to the magnitude of the gate-drain parasitic capacitance C GD . Therefore, by making the width w2 of the first narrow portion a2 smaller than the width w1 of the wide portion a1, the gate-drain parasitic capacitance C GD can be reduced.
  • the second narrow portion a3 is an extension of the source region S, and the source region S is provided at the end of the second narrow portion a3.
  • the width w3 of the second narrow portion a3 is a portion of the active region a that significantly contributes to the magnitude of the gate-source parasitic capacitance C GS . Therefore, by making the width w3 of the second narrow portion a3 smaller than the width w1 of the wide portion a1, the gate-source parasitic capacitance C GS can be reduced.
  • the transistor T has a gate insulating film d provided on the element formation surface of the active region a, and a gate electrode e provided on the gate insulating film d.
  • the gate insulating film d is interposed between the active region a and the gate electrode e.
  • the gate electrode e is, for example, rectangular, and has a pair of sides on one side and the other side along the Y direction, and another pair of sides on one side and the other side along the X direction.
  • the gate electrode e overlaps the active region a in a planar view. More specifically, the gate electrode e overlaps the entire wide width portion a1.
  • the gate electrode e Of the multiple sides (four sides) of the gate electrode e, one side overlaps the first narrow width portion a2, and the other side overlaps the second narrow width portion a3.
  • the side overlapping the first narrow width portion a2 is called side e1 (first side) and may be distinguished from the other sides.
  • the side that overlaps the second narrow portion a3 is sometimes referred to as side e2 (second side) and is distinguished from the other sides.
  • the drain region D is primarily located closer to the tip of the first narrow portion a2 than the position where side e1 overlaps.
  • the source region S is primarily located closer to the tip of the second narrow portion a3 than the position where side e2 overlaps.
  • the drain region D and source region S are, for example, n-type or p-type semiconductor regions.
  • the conductivity type of the region of the active region a that connects the drain region D and source region S is different from that of the drain region D and source region S.
  • a channel is formed in the region of the active region a that connects the drain region D and source region S in response to the voltage applied to the gate electrode e.
  • the wide portion a1 is located on the path connecting the drain region D and source region S, and its conductivity type is different from that of the drain region D and source region S.
  • the transistor T according to the first embodiment of the present technology includes an active region a made of a semiconductor material, the active region a having a wide portion a1, and first and second narrow portions a2 and a3 that are narrower than the wide portion a1 and are provided continuously with the wide portion a1.
  • the active region a also includes a gate electrode e having a side e1 overlapping the first narrow portion a2 and a side e2 overlapping the second narrow portion a3.
  • the widths w2 and w3 of the portions of the active region a closer to the drain region D and source region S are set smaller than the width w1 of the central portion of the active region a, thereby suppressing both the parasitic capacitances C GD and C GS .
  • the width w1 of the wide portion a1 which is located in the central portion of the active region a and therefore contributes little to the magnitude of the parasitic capacitances C GD and C GS , is not reduced, thereby suppressing the gate area of the transistor T from becoming too small. This prevents the noise SVG of the transistor T from becoming too large.
  • the present technology allows the gate area to be enlarged compared to a structure in which the gate area is simply reduced. Therefore, noise characteristics can be suppressed while reducing parasitic capacitance.
  • a structure in which the gate area is doubled is expected to reduce noise characteristics by approximately half.
  • a structure in which the width of the active region is doubled is expected to reduce parasitic capacitance by approximately half.
  • an LDD (Lightly Doped Drain) region is provided only on the source region S side of the active region a, between the drain region D side and the source region S side.
  • the LDD region is a region where additional ion implantation is performed. Note that no LDD region is provided on the drain region D side.
  • the transistor T according to this first modification of the first embodiment also provides the same effects as the transistor T according to the first embodiment described above. Furthermore, in the transistor T according to the first modification of the first embodiment, an LDD region is provided on the source region S side, which can suppress the influence of defect levels present on the source region S side, thereby improving noise characteristics. Furthermore, since an LDD region is not provided on the drain region D side, the impurity concentration on the drain region D side is reduced, and the parasitic capacitance C GD is reduced. This improves the conversion efficiency ⁇ and PSRR of the transistor T.
  • the thickness of the gate insulating film d on the outer side in the X direction is greater than the thickness on the inner side in the X direction.
  • the gate insulating film d includes a first portion d1, a second portion d2, and a third portion d3, in that order from the left side of the drawing.
  • the first portion d1 and the third portion d3 are located further outward in the X direction than the second portion d2, and their thicknesses are greater than the thickness of the second portion d2.
  • the impurity concentration in the outer side of the active region a in the X direction is lower than the impurity concentration in the inner side of the active region a in the X direction.
  • the drain region D and the source region S are n-type semiconductor regions, and the conductivity type of the region connecting the drain region D and the source region S in the active region a is p-type.
  • the impurity is an impurity that makes the region connecting the drain region D and the source region S p-type. As shown in FIGS.
  • the active region a includes, on its upper surface (the element formation surface side), a first region a4, a second region a5, and a third region a6, in that order from the left side of the drawing.
  • the first region a4 and the third region a6 are located further outward in the X direction than the second region a5, and their impurity concentrations are lower than the impurity concentration in the second region a5.
  • the threshold voltage V TH of the second region a5, located in the center is lower than the threshold voltages V TH of the first region a4 and the third region a6, located on the outer sides.
  • the transistor T according to this third modification of the first embodiment also achieves the same effects as the transistor T according to the first embodiment described above. Furthermore, with the transistor T according to the third modification of the first embodiment, carriers flow through the central portion of the channel (second region a5), which has fewer defects, improving noise characteristics.
  • the width w2 of the first narrow portion a2 is equal to the width w3 of the second narrow portion a3, but the present technology is not limited to this.
  • the width w2 of the first narrow portion a2 may be different from the width w3 of the second narrow portion a3.
  • the width w2 of the first narrow portion a2 is greater than the width w3 of the second narrow portion a3 (w3 ⁇ w2 ⁇ w1). Note that the longitudinal cross-sectional configuration of the second narrow portion a3 is the same as the configuration shown in FIG. 4 .
  • the transistor T according to this fourth modification of the first embodiment also provides the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to the fourth modification of the first embodiment can reduce trap sensitivity.
  • the width w3 of the second narrow portion a3 is set equal to the width w2 of the first narrow portion a2, but the present technology is not limited to this.
  • the width w3 of the second narrow portion a3 is set greater than the width w2 of the first narrow portion a2 (w2 ⁇ w3 ⁇ w1). Note that the vertical cross-sectional configuration of the first narrow portion a2 is the same as the configuration shown in Fig. 2 .
  • the carrier supply region is expanded, improving the gm characteristics.
  • the current driving capacity is increased.
  • the transistor T according to this fifth modification of the first embodiment also provides the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to the fifth modification of the first embodiment can improve the gm characteristics.
  • the position of the first narrow width portion a2 along the X direction is the same as the position of the second narrow width portion a3 along the X direction, but the present technology is not limited to this.
  • the position of the first narrow width portion a2 along the X direction is different from the position of the second narrow width portion a3 along the X direction.
  • the position of the first narrow width portion a2 along the X direction from the side c3 of the wide width portion a1 is different from the position of the second narrow width portion a3 along the X direction from the side c3 of the wide width portion a1. This allows the channel length of the transistor T to be extended in the diagonal direction of the wide width portion a1.
  • the transistor T according to this sixth modification of the first embodiment also provides the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to the sixth modification of the first embodiment has an extended channel length, which makes it possible to suppress the short channel effect.
  • the first narrow width portion a2 is disposed on one side of the wide width portion a1 in the Y direction, and the second narrow width portion a3 is disposed on the other side of the wide width portion a1 in the Y direction.
  • the present technology is not limited to this.
  • the first narrow width portion a2 is disposed on one side of the wide width portion a1 in the Y direction, and the second narrow width portion a3 is disposed on one side of the wide width portion a1 in the X direction.
  • the second narrow width portion a3 is connected to the side c3 of the wide width portion a1.
  • the source region S and the drain region D are disposed at a 90-degree angle to each other. This allows the channel length of the transistor T to be extended in the diagonal direction of the wide width portion a1.
  • the transistor T according to the seventh modification of the first embodiment also provides the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to the seventh modification of the first embodiment has an extended channel length, which makes it possible to suppress the short channel effect.
  • the length L2 of the first narrow portion a2 from the position where the side e1 overlaps with the side c1 of the wide portion a1, and the length L3 of the second narrow portion a3 from the position where the side e2 overlaps with the side c2 of the wide portion a1 are 25 nm or more (25 nm ⁇ L2, L3). Note that the lengths L2 and L3 are in a direction perpendicular to the widths w2 and w3.
  • Length L2 is the length of the portion of the first narrow width portion a2 that is located between the drain region D and the wide width portion a1.
  • Length L3 is the length of the portion of the second narrow width portion a3 that is located between the source region S and the wide width portion a1.
  • the first narrow width portion a2 and the second narrow width portion a3 are susceptible to manufacturing variations.
  • the lengths L2 and L3 of the first narrow width portion a2 and the second narrow width portion a3 are susceptible to manufacturing variations.
  • length L2 is the length from side e1 to side c1 of the wide width portion a1 in a planar view
  • length L3 is the length from side e2 to side c2 of the wide width portion a1 in a planar view.
  • the transistor T according to this modification 8 of the first embodiment also achieves the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to modification 8 of the first embodiment improves robustness to manufacturing variations in the first narrow width portion a2 and the second narrow width portion a3, thereby suppressing the impact of manufacturing variations on the characteristics of the transistor T.
  • the length L2 is different from the length L3 (L2 ⁇ L3) as shown in Fig. 18 .
  • the length L2 is greater than the length L3 (L2>L3).
  • the transistor T according to the ninth modification of the first embodiment also achieves the same effects as the transistor T according to the eighth modification of the first embodiment described above. Furthermore, the transistor T according to the ninth modification of the first embodiment expands the carrier supply region and improves the gm characteristics.
  • the active region a is defined by a shallow trench b as shown in FIGS. 2 to 4 , but the present technology is not limited to this.
  • the active region a is defined by a semiconductor region f into which impurity ions are implanted as shown in FIGS. 19 and 20 .
  • the semiconductor region f into which impurity ions are implanted is, for example, a semiconductor region of a different conductivity type from the drain region D and the source region S.
  • the transistor T according to this modification 10 of the first embodiment also achieves the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to modification 10 of the first embodiment can suppress the generation of defects more effectively than when the semiconductor layer x is partitioned by shallow trenches b, thereby improving the noise characteristics of the transistor.
  • the transistor T according to the first embodiment is a planar transistor as shown in FIGS. 2 to 4 , the present technology is not limited to this.
  • the transistor T according to Modification 11 of the first embodiment is a Fin transistor as shown in FIGS. 21 and 22 . Note that, also in this modification, the widths w2 and w3 are both smaller than the width w1 (w2, w3 ⁇ w1).
  • the transistor T according to this modification 11 of the first embodiment also achieves the same effects as the transistor T according to the first embodiment described above. Furthermore, the transistor T according to modification 11 of the first embodiment has an enlarged gate area compared to when the gate area is simply reduced, which makes it possible to improve noise characteristics while reducing parasitic capacitance.
  • CMOS Complementary Metal Oxide Semiconductor
  • the photodetector 1 As shown in Fig. 23 , the photodetector 1 according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in plan. That is, the photodetector 1 is mounted on the semiconductor chip 2. As shown in Fig. 28 , the photodetector 1 captures image light (incident light 106) from a subject via an optical system (optical lens) 102, converts the amount of incident light 106 formed on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal as a pixel signal.
  • image light incident light 106
  • optical system optical lens
  • the semiconductor chip 2 on which the photodetector 1 is mounted has a square pixel region 2A located in the center of a two-dimensional plane including the X and Y directions that intersect with each other, and a peripheral region 2B located outside this pixel region 2A so as to surround it.
  • the pixel region 2A is a light receiving surface that receives light collected by the optical system 102 shown in FIG. 28, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X and Y directions.
  • the pixels 3 are repeatedly arranged in each of the X and Y directions that intersect with each other within the two-dimensional plane.
  • the X and Y directions are orthogonal to each other.
  • the direction orthogonal to both the X and Y directions is the Z direction (thickness direction, stacking direction).
  • the direction perpendicular to the Z direction is the horizontal direction.
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 in a two-dimensional plane.
  • Each of the plurality of bonding pads 14 is an input/output terminal used to electrically connect the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the logic circuit 13 is configured of a CMOS (Complementary MOS) circuit having, as field effect transistors, for example, n-channel conductivity type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and p-channel conductivity type MOSFETs.
  • CMOS Complementary MOS
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects the desired pixel drive lines 10 and supplies pulses to the selected pixel drive lines 10 to drive the pixels 3, driving each pixel 3 row by row.
  • the vertical drive circuit 4 sequentially selects and scans each pixel 3 in the pixel region 2A vertically row by row, and supplies pixel signals from the pixels 3 based on signal charges generated by the photoelectric conversion unit (photoelectric conversion element) of each pixel 3 in accordance with the amount of light received to the column signal processing circuit 5 via the vertical signal line 11.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on the signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) to remove fixed pattern noise specific to the pixels and AD (Analog-Digital) conversion.
  • a horizontal selection switch (not shown) is provided at the output stage of the column signal processing circuit 5 and connected between it and the horizontal signal line 12.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn and causing each column signal processing circuit 5 to output processed pixel signals to the horizontal signal line 12.
  • the output circuit 7 processes and outputs pixel signals sequentially supplied from each column signal processing circuit 5 via the horizontal signal line 12.
  • Signal processing can include, for example, buffering, black level adjustment, column variation correction, and various types of digital signal processing.
  • the control circuit 8 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc. based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • Fig. 25 is an equivalent circuit diagram showing an example configuration of a pixel 3.
  • the charge overflowing from the photodiode is configured to flow to the MIM capacitance element side rather than the FD section side, and two vertically arranged pixels 3 (pixels 3a and 3b) share a reset transistor, an amplification transistor, and the like (hereinafter referred to as two-pixel sharing, as appropriate).
  • Pixel 3a includes a photoelectric conversion unit 151-1, a transfer transistor 152-1, a first FD unit 153, a conversion efficiency switching transistor 154, a second FD unit 155, a conversion efficiency switching transistor 156-1, a third FD unit 157-1, an MIM (Metal-Insulator-Metal) capacitance element 158-1, a reset transistor 159, an amplification transistor 160, a selection transistor 161, and an overflow transistor 162-1.
  • Pixel 3b includes a photoelectric conversion unit 151-2, a transfer transistor 152-2, a conversion efficiency switching transistor 156-2, a third FD unit 157-2, an MIM capacitance element 158-2, and an overflow transistor 162-2.
  • photoelectric conversion unit 151 when there is no need to distinguish between photoelectric conversion units 151-1 and 151-2, they will simply be referred to as photoelectric conversion unit 151. The other parts are described in the same way.
  • the first FD section 153, conversion efficiency switching transistor 154, second FD section 155, reset transistor 159, amplification transistor 160, and selection transistor 161 are configured to be shared by pixels 3a and 3b. For example, multiple drive lines are wired for each pixel row as pixel drive lines 10 for pixels 3.
  • Drive signals TG1, TG2, FDG, FCG1, FCG2, RST, SEL, OFG1, and OFG2 are supplied from the vertical drive circuit 4 to transfer transistor 152-1, transfer transistor 152-2, conversion efficiency switching transistor 154, conversion efficiency switching transistor 156-1, conversion efficiency switching transistor 156-2, reset transistor 159, selection transistor 161, overflow transistor 162-1, and overflow transistor 162-2, respectively, via multiple drive lines.
  • the photoelectric conversion unit 151 is composed of, for example, a PN junction photodiode.
  • the photoelectric conversion unit 151 receives incident light, performs photoelectric conversion, and accumulates the resulting charge.
  • the transfer transistor 152-1 that constitutes pixel 3a is provided between the photoelectric conversion unit 151-1 and the first FD unit 153, and a drive signal TG1 is supplied to the gate electrode of the transfer transistor 152-1.
  • the transfer transistor 152-2 that constitutes pixel 3b is provided between the photoelectric conversion unit 151-2 and the first FD unit 153, and a drive signal TG2 is supplied to the gate electrode of the transfer transistor 152-2.
  • the first FD section 153, the second FD section 155, and the third FD section 157 are each floating diffusion regions known as floating diffusions, and store transferred charges.
  • the third FD section 157 is connected to an MIM capacitance element 158, which is configured to function as the third FD section 157.
  • the conversion efficiency switching transistor 154 is provided between the first FD section 153 and the second FD section 155, and a drive signal FDG is supplied to the gate electrode of the conversion efficiency switching transistor 154. When this drive signal FDG goes high, the conversion efficiency switching transistor 154 is turned on, and the charge from the first FD section 153 is transferred to the second FD section 155 via the conversion efficiency switching transistor 154.
  • the conversion efficiency switching transistor 156-1 constituting pixel 3a is provided between the second FD section 155 and the third FD section 157-1, and a drive signal FCG1 is supplied to the gate electrode of the conversion efficiency switching transistor 156-1.
  • the conversion efficiency switching transistor 156-2 constituting pixel 3b is provided between the second FD section 155 and the third FD section 157-2, and a drive signal FCG2 is supplied to the gate electrode of the conversion efficiency switching transistor 156-2.
  • this drive signal FCG goes high, the conversion efficiency switching transistor 156 is turned on, and the charge accumulated in the third FD section 157 is read out.
  • the third FD section 157-1 is connected to the MIM capacitance element 158-1, and the third FD section 157-2 is connected to the MIM capacitance element 158-2.
  • the overflow transistor 162-1 provided in pixel 3a is provided between the photoelectric conversion unit 151-1 and the third FD unit 157-1 (MIM capacitance element 158-1), and the gate electrode of the overflow transistor 162-1 is supplied with the drive signal OFG1.
  • the overflow transistor 162-2 provided in pixel 3b is provided between the photoelectric conversion unit 151-2 and the third FD unit 157-2 (MIM capacitance element 158-2), and the gate electrode of the overflow transistor 162-2 is supplied with the drive signal OFG2.
  • the reset transistor 159 is connected between the power supply voltage VDD and the second FD section 155, and a drive signal RST is supplied to the gate electrode of the reset transistor 159.
  • the drive signal RST is set to a high level, the reset transistor 159 is turned on and the potential of the second FD section 155 is reset to the level of the power supply voltage VDD.
  • the amplification transistor 160 has its gate electrode connected to the first FD section 153 and its drain connected to the power supply voltage VDD, and serves as the input section of a readout circuit, or so-called source follower circuit, that reads out a signal corresponding to the charge held in the first FD section 153.
  • the selection transistor 161 is connected between the source of the amplification transistor 160 and the vertical signal line 11, and a drive signal SEL is supplied to the gate electrode of the selection transistor 161.
  • the drive signal SEL is set to a high level, the selection transistor 161 is turned on, and pixel 3a or pixel 3b is placed in a selected state.
  • the pixel signal output from the amplification transistor 160 is output to the vertical signal line 11 via the selection transistor 161.
  • an overflow transistor 162-1 is connected to the photoelectric conversion section 151-1 in addition to the transfer transistor 152-1 that transfers to the first FD section 153, and the charge that overflows the overflow transistor 162-1 is stored in the third FD section 157-1 (MIM capacitance element 158-1).
  • an overflow transistor 162-2 is connected to the photoelectric conversion unit 151-2, separate from the transfer transistor 152-2 that transfers to the first FD unit 153, and the charge that overflows the overflow transistor 162-2 is stored in the third FD unit 157-2 (MIM capacitance element 158-2).
  • the overflow transistor 162 functions as an overflow gate (OFG) from the photoelectric conversion unit 151.
  • the charge that accumulates in photoelectric conversion unit 151-1 without overflowing overflow transistor 162-1 is read out to the first FD unit 153 by transfer transistor 152-1, just as in the case of a normal CIS (CMOS Image Sensor) with two shared pixels.
  • the charge that accumulates in photoelectric conversion unit 151-2 without overflowing overflow transistor 162-2 is read out to the first FD unit 153 by transfer transistor 152-2.
  • the charge that overflows the overflow transistor 162 and accumulates in the MIM capacitance element 158 is added to the charge in the first FD section 153 and second FD section 155 and then read out.
  • To read out the charge accumulated in the MIM capacitance element 158-1 first the conversion efficiency switching transistor 156-1 is turned off and the transfer transistor 152-1 is turned on, and the charge in the photoelectric conversion section 151-1 is read out to the first FD section 153 and output to the vertical signal line 11 (VSL) via the amplification transistor 160. Then the conversion efficiency switching transistor 154 is turned on, and the charge accumulated in the first FD section 153 and second FD section 155 is output to the vertical signal line 11 (VSL) via the amplification transistor 160.
  • the conversion efficiency switching transistor 156-1 is turned on, and the charge stored in the MIM capacitance element 158-1 is added to the first FD section 153 and the second FD section 155, and output to the vertical signal line 11 (VSL) via the amplification transistor 160.
  • the charge stored in the MIM capacitance element 158-2 is also read out by performing an operation similar to that described above.
  • each pixel 3 may share a reset transistor, an amplifier transistor, etc., but the present technology is not limited to this.
  • Three or more pixels 3 may share a reset transistor, an amplifier transistor, etc.
  • each pixel 3 may be provided with a reset transistor, an amplifier transistor, etc.
  • the photodetector 1 (semiconductor chip 2) includes, for example, a semiconductor layer 20 having a first surface S1 and a second surface S2 located on opposite sides. A wiring layer 30 is laminated on the first surface S1 side of the semiconductor layer 20.
  • the photodetector 1 (semiconductor chip 2) includes, for example, a color filter CL and a microlens Lz on the second surface S2 side.
  • the microlens Lz is an on-chip lens that focuses incident light onto the semiconductor layer 20.
  • the color filter CL separates the incident light into colors.
  • the semiconductor layer 20 is composed of a semiconductor substrate.
  • the semiconductor layer 20 is composed of a known semiconductor substrate, such as, but not limited to, a silicon (Si) substrate.
  • the first surface S1 is sometimes referred to as an element formation surface or a main surface, and the second surface S2 is sometimes referred to as a light incidence surface or a back surface.
  • a portion of the semiconductor layer 20 corresponding to the pixel region 2A is provided with a plurality of cell regions 20a arranged in a matrix along the row direction (X direction) and the column direction (Y direction) in a plan view.
  • the cell region 20a is provided for each pixel 3, for example.
  • the number of pixels 3 is not limited to that shown in FIG. 26 .
  • the isolation region 20b has a partition structure that partitions the cell regions 20a.
  • the isolation region 20b is, for example, a trench structure in which a groove is formed in the semiconductor layer 20 and an insulating film or the like is embedded in the formed groove.
  • the photoelectric conversion unit 151 shown in Figure 25 is configured as the photoelectric conversion unit PD, and various transistors and charge accumulation regions FD are also configured.
  • the photoelectric conversion unit PD is configured in each cell region 20a. Then, photoelectric conversion is performed by the photoelectric conversion unit PD configured in the cell region 20a, and a signal charge according to the amount of light received is generated.
  • the photodetector device 1 includes a plurality of pixel transistors.
  • the pixel transistors are provided, for example, on the first surface S1 side of the semiconductor layer 20 shown in FIG. 26. At least one of the plurality of pixel transistors has the configuration of the transistor T (first transistor) according to the first embodiment.
  • the photodetector 1 includes, as pixel transistors, transistors such as transfer transistors 152-1 and 152-2, conversion efficiency switching transistors 154, 156-1, and 156-2, a reset transistor 159, an amplification transistor 160, a selection transistor 161, and overflow transistors 162-1 and 162-2, as shown in FIG. 25 .
  • the amplification transistor 160 forms a source follower. Of these pixel transistors, it is desirable that the amplification transistor 160 has the configuration of the transistor T according to the first embodiment. Furthermore, pixel transistors other than the amplification transistor 160 may also have the configuration of the transistor T according to the first embodiment.
  • the wiring layer 30 is a multi-layer wiring layer including, but not limited to, an insulating film 31, wiring 32 provided in the insulating film 31, and vias 33.
  • the wiring 32 is a horizontal wiring extending mainly in the horizontal direction
  • the vias 33 is a vertical wiring extending mainly in the thickness direction, and they constitute at least a part of the wiring portion of the circuit shown in FIG. 25, for example.
  • the insulating film 31 is configured by stacking multiple layers of known insulating films such as silicon oxide ( SiO2 , SiO ) films, silicon nitride ( Si3N4 , SiN) films, and silicon oxynitride (SiON) films.
  • the wiring 32 and vias 33 are made of known conductive materials such as metal materials such as copper (Cu), tungsten (W), and aluminum (Al), and polysilicon.
  • the configuration of the transistor T according to the first embodiment is applied to the pixel transistor, and therefore the conversion efficiency ⁇ and PSRR of the pixel transistor can be improved, and the noise S VG can be prevented from becoming too large.
  • the configuration of the transistor T according to the first embodiment is applied to the amplifying transistor 160, thereby improving the conversion efficiency ⁇ of the signal charge by the amplifying transistor 160. Furthermore, since the PSRR of the amplifying transistor 160 can be improved and the noise SVG can be prevented from becoming too large, it is possible to prevent the noise from becoming too large with respect to the pixel signal.
  • the pixel transistor may have the configuration of the transistor T according to each modified example of the first embodiment, or may have the configuration of the transistor T according to a combination of multiple modified examples.
  • the photodetector 1 according to the first modification of the second embodiment has a stacked structure in which a plurality of semiconductor substrates are stacked. As shown in FIG. 27 , the photodetector 1 according to the first modification of the second embodiment has a stacked structure in which three semiconductor substrates x1, x2, and x3 are stacked.
  • the semiconductor substrate x1 is provided with a photoelectric conversion unit PD.
  • the pixel transistors are provided separately on the semiconductor substrate x1 and the semiconductor substrate x2. At least some of the pixel transistors are provided on the semiconductor substrate x2.
  • the transistors of the logic circuit 13 are provided on the semiconductor substrate x3.
  • Semiconductor substrate x1 and semiconductor substrate x2 may be bonded so that their element formation surfaces face each other (face to face), or so that their element formation surfaces face their back surfaces (face to back). Furthermore, electrical connection of the wiring may be made using a pair of metal connection pads (hybrid bonding), or may be made using a through conductor (e.g., TSV) that penetrates the semiconductor substrate.
  • TSV through conductor
  • the light detection device 1 according to this modification 1 of the second embodiment also provides the same effects as the light detection device 1 according to the second embodiment described above.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a drive circuit 104, and a signal processing circuit 105.
  • the electronic device 100 is, for example, an electronic device such as a camera, but is not limited thereto.
  • the electronic device 100 also includes the above-described photodetector device 1 as the solid-state imaging device 101.
  • the optical lens (optical system) 102 focuses image light (incident light 106) from the subject onto the imaging surface of the solid-state imaging device 101. This causes signal charge to accumulate within the solid-state imaging device 101 for a certain period of time.
  • the shutter device 103 controls the light irradiation period and light blocking period for the solid-state imaging device 101.
  • the drive circuit 104 supplies drive signals that control the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • the drive signals (timing signals) supplied from the drive circuit 104 cause signal transfer from the solid-state imaging device 101.
  • the signal processing circuit 105 performs various signal processing on the signals (pixel signals) output from the solid-state imaging device 101.
  • the processed video signals are stored in a storage medium such as a memory, or output to a monitor.
  • the conversion efficiency ⁇ and PSRR of the pixel transistors in the solid-state imaging device 101 can be improved, and the noise SVG can be prevented from becoming too large, thereby improving the image quality of the video signal.
  • electronic device 100 is not limited to a camera and may be other electronic devices.
  • it may be an imaging device such as a camera module for a mobile device such as a mobile phone.
  • this technology can be applied to all light detection devices, including not only the solid-state imaging devices used as image sensors described above, but also distance measurement sensors that measure distance, also known as ToF (Time of Flight) sensors.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the time of flight from when the light is emitted until the reflected light is received.
  • the transistor structure described above can be used as the structure of this distance measurement sensor.
  • the materials listed as constituting the above-mentioned components may contain additives, impurities, etc.
  • the present technology may be configured as follows. (1) an active region made of a semiconductor material, the active region having a wide portion, and a first narrow portion and a second narrow portion each narrower than the wide portion and connected to the wide portion; a gate electrode having a first side overlapping the first narrow portion and a second side overlapping the second narrow portion; A transistor comprising: (2) a length from a position where the first side of the first narrow portion overlaps with the wide portion and a length from a position where the second side of the second narrow portion overlaps with the wide portion are 25 nm or more; The transistor according to (1).
  • a length of the first narrow portion from a position where the first side overlaps with the wide portion to the wide portion is different from a length of the second narrow portion from a position where the second side overlaps with the wide portion to the wide portion;
  • the transistor according to (2). (4) a portion of the first narrow portion located on the tip side of the position where the first side overlaps is a drain region, a portion of the second narrow portion located on the tip side of the position where the second side overlaps with the second narrow portion is a source region; A transistor according to any one of (1) to (3).
  • the width of the first narrow portion is different from the width of the second narrow portion.
  • the transistor according to (4). The width of the first narrow portion is greater than the width of the second narrow portion.
  • (11) a position of the first narrow width portion along the X direction is different from a position of the second narrow width portion along the X direction; (10) The transistor according to (10).
  • (12) a gate insulating film interposed between the gate electrode and the active region; the thickness of the gate insulating film on the outer side in the X direction is greater than the thickness of the gate insulating film on the inner side in the X direction;
  • (13) On the upper surface side of the active region, the concentration of the impurity contained on the outer side of the active region in the X direction is lower than the concentration of the impurity contained on the inner side of the active region in the X direction.
  • the active region is defined by a shallow trench or by ion implantation of impurities.
  • the gate electrode overlaps the thick portion in a plan view;
  • Light detection device is a shallow trench or by ion implantation of impurities.
  • the pixel transistor includes an amplification transistor; the amplification transistor has the active region and the gate electrode.
  • the pixel transistors include a transfer transistor, a reset transistor, a conversion efficiency switching transistor, and a selection transistor; At least one of the transfer transistor, the reset transistor, the conversion efficiency switching transistor, and the selection transistor has the active region and the gate electrode.
  • the photodetector device a plurality of photoelectric conversion units arranged in a matrix; a plurality of pixel transistors; At least one of the plurality of pixel transistors an active region made of a semiconductor material, the active region having a wide portion, and a first narrow portion and a second narrow portion each narrower than the wide portion and connected to the wide portion; a gate electrode having a first side overlapping the first narrow portion and a second side overlapping the second narrow portion; electronic equipment.
  • Photodetector 100 Electronic device 102 Optical system (optical lens) 151, 151-1, 151-2, PD photoelectric conversion section 152, 152-1, 152-2 transfer transistor 154, 156-1, 156-2 conversion efficiency switching transistor 159 reset transistor 160 amplification transistor 161 selection transistor a active region a1 wide portion a2 first narrow portion a3 second narrow portion b shallow trench c1, c2, c3, c4 side d gate insulating film D drain region e gate electrode e1, e2 side L2, L3 length PD photoelectric conversion section S source region T transistor w1, w2, w3 width

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

寄生容量が抑制されたトランジスタを提供する。トランジスタは、太幅部、及び太幅部より幅が細く且つ太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、第１細幅部に重なる第１の辺及び第２細幅部に重なる第２の辺を有するゲート電極と、を備える。

Description

トランジスタ、光検出装置及び電子機器
　本技術（本開示に係る技術）は、トランジスタ、光検出装置及び電子機器に関し、特に、性能低下が抑制されたトランジスタ、光検出装置及び電子機器に関する。
　特許文献１には、出力部に含まれる信号電荷がゲート電極に供給されるソースフォロワ構成のＭＯＳトランジスタについて、記載されている。より具体的には、特許文献１には、ゲート電極とドレイン電極との間の半導体基板上に成膜される第１のゲート酸化膜を、ゲート電極とドレイン電極との間以外の半導体基板上に成膜される第２のゲート酸化膜よりも厚く形成することが記載されている。
特開２０１１－２０５０３７号公報
　特許文献１に記載の技術においては、ゲート－ドレイン間の容量（ＣＧＤ）が低減する一方で、ゲート－ソース間の容量（ＣＧＳ）が変わらない。そのため、寄生容量の低減が不十分であり、また、ノイズが十分に低減されていない。
　本技術は、寄生容量が抑制されたトランジスタ、光検出装置及び電子機器を提供することを目的とする。
　本技術の一態様に係るトランジスタは、太幅部、及び上記太幅部より幅が細く且つ上記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、上記第１細幅部に重なる第１の辺及び上記第２細幅部に重なる第２の辺を有するゲート電極と、を備える。
　本技術の一態様に係る光検出装置は、行列状に配置された複数の光電変換部と、複数の画素トランジスタと、を備え、複数の上記画素トランジスタの少なくとも１つは、太幅部、及び上記太幅部より幅が細く且つ上記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、上記第１細幅部に重なる第１の辺及び上記第２細幅部に重なる第２の辺を有するゲート電極と、を有する。
　本技術の一態様に係る電子機器は、光検出装置と、上記光検出装置に被写体からの像光を結像させる光学系と、を備え、上記光検出装置は、行列状に配置された複数の光電変換部と、複数の画素トランジスタと、を備え、複数の上記画素トランジスタの少なくとも１つは、太幅部、及び上記太幅部より幅が細く且つ上記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、上記第１細幅部に重なる第１の辺及び上記第２細幅部に重なる第２の辺を有するゲート電極と、を有する。
本技術の第１実施形態に係るトランジスタの一構成例を示す平面図である。 図１のＡ－Ａ切断線に沿って断面視した時の断面構成を示す縦断面図である。 図１のＢ－Ｂ切断線に沿って断面視した時の断面構成を示す縦断面図である。 図１のＣ－Ｃ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１に係るトランジスタの一構成例を示す平面図である。 図５のＣ－Ｃ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例２に係るトランジスタの一構成例を示す平面図である。 図７のＢ－Ｂ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例３に係るトランジスタの一構成例を示す平面図である。 図９のＢ－Ｂ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例４に係るトランジスタの一構成例を示す平面図である。 図１１のＡ－Ａ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例５に係るトランジスタの一構成例を示す平面図である。 図１３のＣ－Ｃ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例６に係るトランジスタの一構成例を示す平面図である。 本技術の第１実施形態の変形例７に係るトランジスタの一構成例を示す平面図である。 本技術の第１実施形態の変形例８に係るトランジスタの一構成例を示す平面図である。 本技術の第１実施形態の変形例９に係るトランジスタの一構成例を示す平面図である。 本技術の第１実施形態の変形例１０に係るトランジスタが有する第１細幅部及び第２細幅部の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１０に係るトランジスタが有する太幅部の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１１に係るＦｉｎ型トランジスタが有する第１細幅部及び第２細幅部の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１１に係るＦｉｎ型トランジスタが有する太幅部の断面構成を示す縦断面図である。 本技術の第２実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。 本技術の第２実施形態に係る光検出装置の一構成例を示すブロック図である。 本技術の第２実施形態に係る光検出装置の画素の等価回路図である。 本技術の第２実施形態に係る光検出装置が有する画素の断面構成を示す縦断面図である。 本技術の第２実施形態の変形例１に係る光検出装置が有する積層構造を説明する説明図である。 電子機器の概略的な構成の一例を示すブロック図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、本技術を説明するのに適した図面を採用しているため、図面相互間において構成の相違がある場合がある。
　また、以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、例えば、Ｚ方向に沿って対象を９０°回転して観察すればＸ方向はＹ方向に変換して読まれ、Ｙ方向はＸ方向に変換して読まれることは勿論である。
　また、半導体は、ｎ型、ｐ型、ｉ型等の導電型を有する。以下の説明において、ｎ型と説明した半導体領域は第１導電型の半導体領域に相当し、ｐ型と説明した半導体領域は第２導電型の半導体領域に相当するものとする。なお、本技術はこれには限定されず、ｐ型と説明した半導体領域が第１導電型の半導体領域に相当し、ｎ型と説明した半導体領域が第２導電型の半導体領域に相当しても良い。第１導電型と第２導電型とが互いに異なる導電型であれば良い。
　説明は以下の順序で行う。
　１．第１実施形態
　２．第２実施形態
　３．電子機器への応用例
　［第１実施形態］
　この実施形態では、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）やＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）等のトランジスタに本技術を適用した一例について説明する。
　≪概要≫
　まず、概要について、説明する。トランジスタの変換効率ηは、以下の式（１）で表すことができる。式（１）のｅは素電荷、Ｇはゲイン、Ｃｗｉｒｅは配線の寄生容量、ＣＧＢはトランジスタのゲート－ベース間の寄生容量、ＣＧＤはトランジスタのゲート－ドレイン間の寄生容量、ＣＧＳはトランジスタのゲート－ソース間の寄生容量を表す。式（１）より、トランジスタの変換効率ηを改善するためには、トランジスタの寄生容量を低減することが有効であることが分かる。
　また、トランジスタのＰＳＲＲ（Ｐｏｗｅｒ　Ｓｕｐｐｌｙ　Ｒｅｊｅｃｔｉｏｎ　Ｒａｔｉｏ）はトランジスタのゲート－ドレイン間の寄生容量ＣＧＤとＶＤＤ（電源電圧）のカップリングにより、生じる。トランジスタの電源揺れを改善するためには、トランジスタの寄生容量を低減することが有効である。
　トランジスタの寄生容量を低減するためには、ゲート幅を縮小すれば良い。しかしながら、式（２）に示すように、ノイズＳＶＧはゲート面積の大きさに反比例する。式（２）のＷはゲート幅、Ｌはゲート長、ＣＯＸは単位ゲート容量を示す。そして、ゲート幅Ｗとゲート長Ｌの積が、ゲート面積を表す。そのため、単にゲート幅Ｗを縮小するだけでは、たとえ変換効率η及びＰＳＲＲを改善できたとしても、ノイズＳＶＧが大きくなってしまう。
　≪トランジスタの構成≫
　図１に示すように、トランジスタＴは、半導体材料製の活性領域ａに設けられている。図２から図４までに示すように、活性領域ａは、半導体層ｘをシャロ―トレンチｂで区画することにより、形成される。半導体層ｘは、公知の半導体材料製である。半導体層ｘは、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体材料、ＩｎＧａＡｓ（インジウム－ガリウム－ヒ素）、ＩｎＰ（インジウム－リン）等の化合物半導体材料であっても良い。シャロ―トレンチｂは、エッチングで半導体層ｘを掘り込んで形成した溝に、公知の絶縁材料を埋め込んで形成される素子区画構造である。絶縁材料は、これには限定されないが、例えば、酸化シリコン（ＳｉＯ，ＳｉＯ２）である。
　図１に示すように、活性領域ａは、太幅部ａ１と、太幅部ａ１より幅が細く且つ太幅部ａ１に連続して設けられた第１細幅部ａ２及び第２細幅部ａ３を有する。図１に示すように、太幅部ａ１は、Ｙ方向に沿った一方側に辺ｃ１を有し、他方側に辺ｃ２を有する。また、太幅部ａ１は、Ｘ方向に沿った一方側に辺ｃ３を有し、他方側に辺ｃ４を有する。第１細幅部ａ２は太幅部ａ１のＹ方向に沿った一方側に配置される。すなわち、第１細幅部ａ２は太幅部ａ１の辺ｃ１に接続される。第２細幅部ａ３は太幅部ａ１のＹ方向に沿った他方側に配置される。すなわち、第２細幅部ａ３は太幅部ａ１の辺ｃ２に接続される。このように、第１細幅部ａ２及び第２細幅部ａ３は、太幅部ａ１の異なる辺に接続される。また、第１細幅部ａ２のＸ方向に沿った位置は第２細幅部ａ３のＸ方向に沿った位置と同じである。より具体的には、第１細幅部ａ２及び第２細幅部ａ３は、太幅部ａ１のＸ方向に沿った中央部に配置される。
　太幅部ａ１のＸ方向に沿った幅の寸法をｗ１とし、第１細幅部ａ２のＸ方向に沿った幅の寸法をｗ２とし、第２細幅部ａ３のＸ方向に沿った幅の寸法をｗ３とした場合、幅ｗ２及び幅ｗ３は両方とも幅ｗ１より小さい（ｗ２，ｗ３＜ｗ１）。なお、本実施形態では、幅ｗ２と幅ｗ３は同じ大きさである（ｗ２＝ｗ３）。
　第１細幅部ａ２はドレイン領域Ｄの取り出し部であり、第１細幅部ａ２の先端には、ドレイン領域Ｄが設けられる。第１細幅部ａ２の幅ｗ２は、活性領域ａのうちゲート－ドレイン間の寄生容量ＣＧＤの大きさに大きく寄与する部分である。そのため、第１細幅部ａ２の幅ｗ２を太幅部ａ１の幅ｗ１より小さく設けることにより、ゲート－ドレイン間の寄生容量ＣＧＤを低減することができる。第２細幅部ａ３はソース領域Ｓの取り出し部であり、第２細幅部ａ３の先端には、ソース領域Ｓが設けられる。第２細幅部ａ３の幅ｗ３は、活性領域ａのうちゲート－ソース間の寄生容量ＣＧＳの大きさに大きく寄与する部分である。そのため、第２細幅部ａ３の幅ｗ３を太幅部ａ１の幅ｗ１より小さく設けることにより、ゲート－ソース間の寄生容量ＣＧＳを低減することができる。
　図１から図４までに示すように、トランジスタＴは、活性領域ａの素子形成面上に設けられたゲート絶縁膜ｄと、ゲート絶縁膜ｄ上に設けられたゲート電極ｅと、を有する。図２から図４までに示すように、ゲート絶縁膜ｄは、活性領域ａとたゲート電極ｅとの間に介在している。図１に示すように、ゲート電極ｅは例えば長方形であり、Ｙ方向に沿った一方側及び他方側に一対の辺を有し、Ｘ方向に沿った一方側及び他方側に他の一対の辺を有する。ゲート電極ｅは、平面視で活性領域ａに重なる。より具体的には、ゲート電極ｅは太幅部ａ１全体に重なる。また、ゲート電極ｅの複数の辺（４辺）のうち、一の辺は第１細幅部ａ２に重なり、他の一の辺は第２細幅部ａ３に重なる。ゲート電極ｅの複数の辺のうち、第１細幅部ａ２に重なる辺を辺ｅ１（第１の辺）と呼び、他の辺と区別する場合がある。また、ゲート電極ｅの複数の辺のうち、第２細幅部ａ３に重なる辺を辺ｅ２（第２の辺）と呼び、他の辺と区別する場合がある。また、ドレイン領域Ｄは、主に、第１細幅部ａ２のうち辺ｅ１が重なる位置より先端側に設けられる。ソース領域Ｓは、主に、第２細幅部ａ３のうち辺ｅ２が重なる位置より先端側に設けられる。そして、ドレイン領域Ｄ及びソース領域Ｓは、例えば、ｎ型又はｐ型の半導体領域である。活性領域ａのうちドレイン領域Ｄとソース領域Ｓとの間を接続する領域の導電型は、ドレイン領域Ｄ及びソース領域Ｓの導電型とは異なる。そして、活性領域ａのうちドレイン領域Ｄとソース領域Ｓとを接続する領域には、ゲート電極ｅに印加された電圧に応じてチャネルが形成される。太幅部ａ１は、ドレイン領域Ｄとソース領域Ｓとを接続する経路上にあり、その導電型はドレイン領域Ｄ及びソース領域Ｓの導電型とは異なる。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果について説明する。本技術の第１実施形態に係るトランジスタＴは、太幅部ａ１、及び太幅部ａ１より幅が細く且つ太幅部ａ１に連続して設けられた第１細幅部ａ２及び第２細幅部ａ３を有し、且つ半導体材料製の活性領域ａと、第１細幅部ａ２に重なる辺ｅ１及び第２細幅部ａ３に重なる辺ｅ２を有するゲート電極ｅと、を備える。活性領域ａのうちドレイン領域Ｄ及びソース領域Ｓ側寄りの部分の幅ｗ２，ｗ３を、活性領域ａの中央部の幅ｗ１より小さく設けたので、寄生容量ＣＧＤ，ＣＧＳの両方を抑制できる。これにより、トランジスタＴの変換効率η及びＰＳＲＲを改善できる。また、活性領域ａの中央部にあるため寄生容量ＣＧＤ，ＣＧＳの大きさへの寄与が少ない太幅部ａ１の幅ｗ１を小さくしなかったので、トランジスタＴのゲート面積が小さくなり過ぎるのを抑制できる。これにより、トランジスタＴのノイズＳＶＧが大きくなり過ぎるのを抑制できる。このように、本技術では、単純にゲート面積を縮小した構造より、ゲート面積を拡大することができる。そのため、寄生容量を低減しながらノイズ特性を抑制できる。これには限定されないが、例えば、ゲート面積を２倍に拡大した構造では、ノイズ特性がおよそ半減すると見込まれる。また、活性領域の幅を２倍に拡大した構造では、寄生容量がおよそ半減すると見込まれる。
　≪第１実施形態の変形例≫
　以下、第１実施形態の変形例について、説明する。なお、以下の変形例では、第１実施形態の構成と異なる部分についてのみ説明し、同様の構成には同じ符号を付して、説明を省略する。
　＜変形例１＞
　第１実施形態の変形例１に係るトランジスタＴでは、図５及び図６に示すように、活性領域ａのドレイン領域Ｄ側とソース領域Ｓ側とのうちのソース領域Ｓ側のみに、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を設ける。ＬＤＤ領域は、追加でイオン注入が行われた領域である。なお、ドレイン領域Ｄ側にはＬＤＤ領域を設けない。
　この第１実施形態の変形例１に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例１に係るトランジスタＴによれば、ソース領域Ｓ側にＬＤＤ領域を設けるので、ソース領域Ｓ側に存在する欠陥準位の影響を抑制することができ、ノイズ特性が改善される。また、ドレイン領域Ｄ側にＬＤＤ領域を設けないので、ドレイン領域Ｄ側の不純物濃度が小さくなり、寄生容量ＣＧＤが低下する。これにより、トランジスタＴの変換効率η及びＰＳＲＲが改善される。
　＜変形例２＞
　第１実施形態の変形例２に係るトランジスタＴでは、ゲート絶縁膜ｄのＸ方向外側の厚みは、Ｘ方向内側の厚みより大きい。図７及び図８に示すように、ゲート絶縁膜ｄは、紙面左側から第１部分ｄ１、第２部分ｄ２、及び第３部分ｄ３をその順で含む。そして、第１部分ｄ１及び第３部分ｄ３は第２部分ｄ２よりＸ方向外側に位置し、その厚みは第２部分ｄ２の厚みより大きい。
　この第１実施形態の変形例２に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例２に係るトランジスタＴによれば、キャリアが欠陥の少ないチャネル中央部（活性領域ａのうち第２部分ｄ２に重なる部分）を流れるので、ノイズ特性が改善される。
　＜変形例３＞
　第１実施形態の変形例３に係るトランジスタＴでは、活性領域ａのＸ方向外側に含まれる不純物の濃度が、活性領域ａのＸ方向内側に含まれる不純物の濃度より低い。例えば、ドレイン領域Ｄ及びソース領域Ｓがｎ型半導体領域であり、活性領域ａのうちドレイン領域Ｄとソース領域Ｓとの間を接続する領域の導電型がｐ型であるとする。その場合、不純物とは、ドレイン領域Ｄとソース領域Ｓとの間を接続する領域をｐ型にする不純物である。図９及び図１０に示すように、活性領域ａは、上面側（素子形成面側）において、紙面左側から第１領域ａ４、第２領域ａ５、及び第３領域ａ６をその順で含む。そして、第１領域ａ４及び第３領域ａ６は第２領域ａ５よりＸ方向外側に位置し、その不純物濃度は第２領域ａ５に含まれる不純物濃度より低い。これにより、中央部に位置する第２領域ａ５の閾値電圧ＶＴＨが、外側に位置する第１領域ａ４及び第３領域ａ６の閾値電圧ＶＴＨより低くなる。
　この第１実施形態の変形例３に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例３に係るトランジスタＴによれば、キャリアが欠陥の少ないチャネル中央部（第２領域ａ５）を流れるので、ノイズ特性が改善される。
　＜変形例４＞
　第１実施形態に係るトランジスタＴでは、図１に示すように第１細幅部ａ２の幅ｗ２は第２細幅部ａ３の幅ｗ３と等しい寸法に設けられていたが、本技術はこれには限定されない。第１細幅部ａ２の幅ｗ２は第２細幅部ａ３の幅ｗ３と異なる寸法に設けられても良い。第１実施形態の変形例４に係るトランジスタＴでは、図１１及び図１２に示すように、第１細幅部ａ２の幅ｗ２は第２細幅部ａ３の幅ｗ３より大きい寸法に設けられている（ｗ３＜ｗ２＜ｗ１）。なお、第２細幅部ａ３の縦断面構成は、図４に示す構成と同じである。
　ドレイン領域Ｄ側でトラップ（ノイズ）感度が高くなることが、シミュレーション結果より予想される。そこで、ドレイン領域Ｄ側（第１細幅部ａ２側）の幅ｗ２をソース領域Ｓ側（第２細幅部ａ３側）の幅ｗ３より大きく設けることにより、ドレイン領域Ｄ側のトラップ感度を低減できる。
　この第１実施形態の変形例４に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例４に係るトランジスタＴによれば、トラップ感度を低減できる。
　＜変形例５＞
　第１実施形態に係るトランジスタＴでは、図１に示すように第２細幅部ａ３の幅ｗ３は第１細幅部ａ２の幅ｗ２と等しい寸法に設けられていたが、本技術はこれには限定されない。第１実施形態の変形例５に係るトランジスタＴでは、図１３及び図１４に示すように、第２細幅部ａ３の幅ｗ３は第１細幅部ａ２の幅ｗ２より大きい寸法に設けられている（ｗ２＜ｗ３＜ｗ１）。なお、第１細幅部ａ２の縦断面構成は、図２に示す構成と同じである。
　ソース領域Ｓ側（第２細幅部ａ３側）の幅ｗ３をドレイン領域Ｄ側（第１細幅部ａ２側）の幅ｗ２より大きく設けることにより、キャリア供給領域が拡大し、ｇｍ特性を改善できる。ソース領域Ｓの幅を広く設けることにより、電流駆動能力が高くなる。
　この第１実施形態の変形例５に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例５に係るトランジスタＴによれば、ｇｍ特性を改善できる。
　＜変形例６＞
　第１実施形態に係るトランジスタＴでは、図１に示すように、第１細幅部ａ２のＸ方向に沿った位置は第２細幅部ａ３のＸ方向に沿った位置と同じであったが、本技術はこれには限定されない。第１実施形態の変形例６に係るトランジスタＴでは、図１５に示すように、第１細幅部ａ２のＸ方向に沿った位置は第２細幅部ａ３のＸ方向に沿った位置と異なる。太幅部ａ１の辺ｃ３からのＸ方向に沿った第１細幅部ａ２の位置は、太幅部ａ１の辺ｃ３からのＸ方向に沿った第２細幅部ａ３の位置と異なる。これにより、トランジスタＴのチャネル長を、太幅部ａ１の対角線方向へ向けて延ばすことができる。
　この第１実施形態の変形例６に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例６に係るトランジスタＴによれば、トランジスタＴのチャネル長が拡大され、ショートチャネル効果を抑制できる。
　＜変形例７＞
　第１実施形態に係るトランジスタＴでは、図１に示すように第１細幅部ａ２は太幅部ａ１のＹ方向に沿った一方側に配置され、第２細幅部ａ３は太幅部ａ１のＹ方向に沿った他方側に配置されたが、本技術はこれには限定されない。第１実施形態の変形例７に係るトランジスタＴでは、図１６に示すように、第１細幅部ａ２は太幅部ａ１のＹ方向に沿った一方側に配置され、第２細幅部ａ３は太幅部ａ１のＸ方向に沿った一方側に配置される。第２細幅部ａ３は太幅部ａ１の辺ｃ３に接続される。ソース領域Ｓ及びドレイン領域Ｄが、互いに９０度の角度をなして配置される。これにより、トランジスタＴのチャネル長を、太幅部ａ１の対角線方向へ向けて延ばすことができる。
　この第１実施形態の変形例７に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例７に係るトランジスタＴによれば、トランジスタＴのチャネル長が拡大され、ショートチャネル効果を抑制できる。
　＜変形例８＞
　第１実施形態の変形例８に係るトランジスタＴでは、図１７に示すように、第１細幅部ａ２の、辺ｅ１が重なる位置から太幅部ａ１の辺ｃ１までの長さＬ２、及び第２細幅部ａ３の、辺ｅ２が重なる位置から太幅部ａ１の辺ｃ２までの間の長さＬ３は、２５ｎｍ以上である（２５ｎｍ≦Ｌ２，Ｌ３）。なお、長さＬ２，Ｌ３は、幅ｗ２，ｗ３と直交する方向である。
　長さＬ２は、第１細幅部ａ２のうちドレイン領域Ｄと太幅部ａ１との間に介在する部分の長さである。長さＬ３は、第２細幅部ａ３のうちソース領域Ｓと太幅部ａ１との間に介在する部分の長さである。第１細幅部ａ２及び第２細幅部ａ３は、製造ばらつきの影響を受けやすい部分である。特に、第１細幅部ａ２及び第２細幅部ａ３の長さＬ２，Ｌ３は製造ばらつきの影響を受け易い。長さＬ２，Ｌ３を２５ｎｍ以上の寸法に設けることにより、第１細幅部ａ２及び第２細幅部ａ３の製造ばらつきに対するロバスト性が向上し、製造ばらつきがトランジスタＴの特性に与える影響を抑制できる。なお、長さＬ２は、平面視で、辺ｅ１から太幅部ａ１の辺ｃ１までの長さであり、長さＬ３は、平面視で、辺ｅ２から太幅部ａ１の辺ｃ２までの長さである。
　この第１実施形態の変形例８に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例８に係るトランジスタＴによれば、第１細幅部ａ２及び第２細幅部ａ３の製造ばらつきに対するロバスト性が向上し、製造ばらつきがトランジスタＴの特性に与える影響を抑制できる。
　＜変形例９＞
　第１実施形態の変形例８に係るトランジスタＴでは、図１７に示すように長さＬ２と長さＬ３は同じ長さであったが（Ｌ２＝Ｌ３）、本技術はこれには限定されない。第１実施形態の変形例９に係るトランジスタＴでは、図１８に示すように、長さＬ２は長さＬ３と異なる（Ｌ２≠Ｌ３）。例えば、図１８に示す例では、長さＬ２は長さＬ３より大きい（Ｌ２＞Ｌ３）。
　この第１実施形態の変形例９に係るトランジスタＴであっても、上述の第１実施形態の変形例８に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例９に係るトランジスタＴによれば、キャリア供給領域が拡大し、ｇｍ特性が向上する。
　＜変形例１０＞
　第１実施形態に係るトランジスタＴでは、図２から図４までに示すように、活性領域ａはシャロ―トレンチｂで区画されていたが、本技術はこれには限定されない。第１実施形態の変形例１０に係るトランジスタＴでは、図１９及び図２０に示すように、活性領域ａは不純物をイオン注入した半導体領域ｆで区画されている。不純物がイオン注入された半導体領域ｆは、例えば、ドレイン領域Ｄ及びソース領域Ｓとは異なる導電型の半導体領域である。
　この第１実施形態の変形例１０に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例１０に係るトランジスタＴによれば、半導体層ｘをシャロ―トレンチｂで区画する場合より欠陥の生成を抑制でき、トランジスタのノイズ特性を改善できる。
　＜変形例１１＞
　第１実施形態に係るトランジスタＴは、図２から図４までに示すようにプレーナ型のトランジスタであったが、本技術はこれには限定されない。第１実施形態の変形例１１に係るトランジスタＴは、図２１及び図２２に示すように、Ｆｉｎ型のトランジスタである。なお、本変形例においても、幅ｗ２及び幅ｗ３は両方とも幅ｗ１より小さい（ｗ２，ｗ３＜ｗ１）。
　この第１実施形態の変形例１１に係るトランジスタＴであっても、上述の第１実施形態に係るトランジスタＴと同様の効果が得られる。また、第１実施形態の変形例１１に係るトランジスタＴによれば、単純にゲート面積を縮小した場合と比べてゲート面積が拡大され、寄生容量を低減しながらノイズ特性を改善できる。
　［第２実施形態］
　この実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。
　≪光検出装置の全体構成≫
　まず、光検出装置１の全体構成について説明する。図２３に示すように、本技術の第１実施形態に係る光検出装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。この光検出装置１は、図２８に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図２３に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図２８に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（厚み方向、積層方向）である。また、Ｚ方向に垂直な方向が水平方向である。
　図２３に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２４に示すように、半導体チップ２は、ロジック回路１３を備えている。ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含んでいる。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関二重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図２５は、画素３の一構成例を示す等価回路図である。図２５に示す等価回路図では、フォトダイオードからオーバーフローした電荷を、ＦＤ部側ではなく、ＭＩＭ容量素子側に流す構成とされ、縦方向に配置された２つの画素３（画素３ａ，３ｂ）で、リセットトランジスタや増幅トランジスタなどを共有する構成（以下、２画素共有と適宜記載する）である。
　画素３ａには、光電変換部１５１－１、転送トランジスタ１５２－１、第１のＦＤ部１５３、変換効率切り替えトランジスタ１５４、第２のＦＤ部１５５、変換効率切り替えトランジスタ１５６－１、第３のＦＤ部１５７－１、ＭＩＭ(Metal-Insulator-Metal)容量素子１５８－１、リセットトランジスタ１５９、増幅トランジスタ１６０、選択トランジスタ１６１、およびオーバーフロートランジスタ１６２－１が含まれる。また、画素３ｂには、光電変換部１５１－２、転送トランジスタ１５２－２、変換効率切り替えトランジスタ１５６－２、第３のＦＤ部１５７－２、ＭＩＭ容量素子１５８－２、およびオーバーフロートランジスタ１６２－２が含まれる。なお、以下の説明において、例えば、光電変換部１５１－１と光電変換部１５１－２を個々に区別する必要がない場合、単に光電変換部１５１と記述する。他の部分も同様に記述する。
　第１のＦＤ部１５３、変換効率切り替えトランジスタ１５４、第２のＦＤ部１５５、リセットトランジスタ１５９、増幅トランジスタ１６０、および選択トランジスタ１６１は、画素３ａ，３ｂで共有される構成とされている。画素３に対して、画素駆動線１０として例えば複数の駆動線が画素行毎に配線される。そして、垂直駆動回路４から複数の駆動線を介して、転送トランジスタ１５２－１、転送トランジスタ１５２－２、変換効率切り替えトランジスタ１５４、変換効率切り替えトランジスタ１５６－１、変換効率切り替えトランジスタ１５６－２、リセットトランジスタ１５９、選択トランジスタ１６１、オーバーフロートランジスタ１６２－１、およびオーバーフロートランジスタ１６２－２のそれぞれに、駆動信号ＴＧ１、駆動信号ＴＧ２、駆動信号ＦＤＧ、駆動信号ＦＣＧ１、駆動信号ＦＣＧ２、駆動信号ＲＳＴ、駆動信号ＳＥＬ、駆動信号ＯＦＧ１、および駆動信号ＯＦＧ２のそれぞれが供給される。
　光電変換部１５１は、例えばPN接合のフォトダイオードからなる。光電変換部１５１は、入射した光を受光して光電変換し、その結果得られた電荷を蓄積する。
　画素３ａを構成する転送トランジスタ１５２－１は、光電変換部１５１－１と第１のＦＤ部１５３との間に設けられており、転送トランジスタ１５２－１のゲート電極には駆動信号ＴＧ１が供給される。同様に画素３ｂを構成する転送トランジスタ１５２－２は、光電変換部１５１－２と第１のＦＤ部１５３との間に設けられており、転送トランジスタ１５２－２のゲート電極には駆動信号ＴＧ２が供給される。
　この駆動信号ＴＧが高レベルとなると、転送トランジスタ１５２がオンにされて、光電変換部１５１に蓄積されている電荷が、転送トランジスタ１５２を介して第１のＦＤ部１５３に転送される。
　第１のＦＤ部１５３、第２のＦＤ部１５５、第３のＦＤ部１５７は、それぞれフローティングディフージョンと呼ばれる浮遊拡散領域であり、転送されてきた電荷を蓄積する。第３のＦＤ部１５７は、ＭＩＭ容量素子１５８と接続されており、ＭＩＭ容量素子１５８が第３のＦＤ部１５７として機能するように構成されている。変換効率切り替えトランジスタ１５４は、第１のＦＤ部１５３と第２のＦＤ部１５５の間に設けられており、変換効率切り替えトランジスタ１５４のゲート電極には駆動信号ＦＤＧが供給される。この駆動信号ＦＤＧが高レベルとなると、変換効率切り替えトランジスタ１５４がオンにされて、第１のＦＤ部１５３からの電荷が、変換効率切り替えトランジスタ１５４を介して第２のＦＤ部１５５に転送される。
　画素３ａを構成する変換効率切り替えトランジスタ１５６－１は、第２のＦＤ部１５５と第３のＦＤ部１５７－１の間に設けられており、変換効率切り替えトランジスタ１５６－１のゲート電極には駆動信号ＦＣＧ１が供給される。画素３ｂを構成する変換効率切り替えトランジスタ１５６－２は、第２のＦＤ部１５５と第３のＦＤ部１５７－２の間に設けられており、変換効率切り替えトランジスタ１５６－２のゲート電極には駆動信号ＦＣＧ２が供給される。この駆動信号ＦＣＧが高レベルとなると、変換効率切り替えトランジスタ１５６がオンにされて、第３のＦＤ部１５７に蓄積された電荷が読み出される。第３のＦＤ部１５７－１は、ＭＩＭ容量素子１５８－１と接続され、第３のＦＤ部１５７－２は、ＭＩＭ容量素子１５８－２と接続されている。
　画素３ａに設けられたオーバーフロートランジスタ１６２－１は、光電変換部１５１－１と第３のＦＤ部１５７－１（ＭＩＭ容量素子１５８－１）の間に設けられており、オーバーフロートランジスタ１６２－１のゲート電極には駆動信号ＯＦＧ１が供給される。画素３ｂに設けられたオーバーフロートランジスタ１６２－２は、光電変換部１５１－２と第３のＦＤ部１５７－２（ＭＩＭ容量素子１５８－２）の間に設けられており、オーバーフロートランジスタ１６２－２のゲート電極には駆動信号ＯＦＧ２が供給される。
　リセットトランジスタ１５９は、電源電圧ＶＤＤと第２のＦＤ部１５５との間に接続されており、リセットトランジスタ１５９のゲート電極には駆動信号ＲＳＴが供給される。駆動信号ＲＳＴが高レベルとされるとリセットトランジスタ１５９がオンされて第２のＦＤ部１５５の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　増幅トランジスタ１６０は、ゲート電極が第１のＦＤ部１５３に接続され、ドレインが電源電圧ＶＤＤに接続されており、第１のＦＤ部１５３に保持されている電荷に対応する信号を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。選択トランジスタ１６１は、増幅トランジスタ１６０のソースと垂直信号線１１との間に接続されており、選択トランジスタ１６１のゲート電極には駆動信号ＳＥＬが供給される。駆動信号ＳＥＬが高レベルとされると、選択トランジスタ１６１がオンされて画素３ａまたは画素３ｂが選択状態となる。これにより、増幅トランジスタ１６０から出力される画素信号が、選択トランジスタ１６１を介して、垂直信号線１１に出力される。
　図２５に示した画素３は、光電変換部１５１－１に対して、第１のＦＤ部１５３に転送する転送トランジスタ１５２－１とは別に、オーバーフロートランジスタ１６２－１が接続され、オーバーフロートランジスタ１６２－１をオーバーフローした電荷が、第３のＦＤ部１５７－１（ＭＩＭ容量素子１５８－１）に蓄積される構成とされている。
　同様に、光電変換部１５１－２に対して、第１のＦＤ部１５３に転送する転送トランジスタ１５２－２とは別に、オーバーフロートランジスタ１６２－２が接続され、オーバーフロートランジスタ１６２－２をオーバーフローした電荷が、第３のＦＤ部１５７－２（ＭＩＭ容量素子１５８－２）に蓄積される構成とされている。
　オーバーフロートランジスタ１６２は、光電変換部１５１からオーバーフローゲート（OFG : Over Flow Gate）として機能する。
　光電変換部１５１－１で光電変換された電荷のうち、オーバーフロートランジスタ１６２－１をオーバーフローせずに、光電変換部１５１－１に蓄積された分の電荷は、通常のＣＩＳ(CMOS Image Sensor)の２画素共有の場合と同じように、転送トランジスタ１５２－１により第１のＦＤ部１５３に読み出される。同様に、光電変換部１５１－２で光電変換された電荷のうち、オーバーフロートランジスタ１６２－２をオーバーフローせずに、光電変換部１５１－２に蓄積された分の電荷は、転送トランジスタ１５２－２により第１のＦＤ部１５３に読み出される。
　オーバーフロートランジスタ１６２をオーバーフローしてＭＩＭ容量素子１５８に蓄積された電荷は、第１のＦＤ部１５３と第２のＦＤ部１５５の電荷に追加して読み出される。ＭＩＭ容量素子１５８－１に蓄積された電荷の読み出しは、まず変換効率切り替えトランジスタ１５６－１がオフにされ、転送トランジスタ１５２－１がオンにされ、光電変換部１５１－１の電荷が第１のＦＤ部１５３に読み出され、増幅トランジスタ１６０を介して、垂直信号線１１（ＶＳＬ）に出力される。その後、変換効率切り替えトランジスタ１５４がオンにされ、第１のＦＤ部１５３と第２のＦＤ部１５５に蓄積された電荷が、増幅トランジスタ１６０を介して、垂直信号線１１（ＶＳＬ）に出力される。
　その後、変換効率切り替えトランジスタ１５６－１がオンにされ、第１のＦＤ部１５３及び第２のＦＤ部１５５にＭＩＭ容量素子１５８－１に蓄積された電荷が加えられ、増幅トランジスタ１６０を介して、垂直信号線１１（ＶＳＬ）に出力される。ＭＩＭ容量素子１５８－２に蓄積された電荷も、上記した動作と同様の動作が行われることで読み出される。
　なお、図２５に示す例では、２つの画素３で、リセットトランジスタや増幅トランジスタなどを共有する構成であったが、本技術はこれには限定されない。３つ以上の画素３で、リセットトランジスタや増幅トランジスタなどを共有する構成であってもよい。また、画素３毎にリセットトランジスタや増幅トランジスタなどを設ける構成であってもよい。
　≪光検出装置の具体的な構成≫
　次に、光検出装置１の具体的な構成について、図２６を用いて説明する。
　＜光検出装置の積層構造＞
　光検出装置１（半導体チップ２）は、例えば、互いに反対側に位置する第１の面Ｓ１と第２の面Ｓ２とを有する半導体層２０を備える。半導体層２０の第１の面Ｓ１側には配線層３０が積層されている。光検出装置１（半導体チップ２）は、第２の面Ｓ２側には、例えば、カラーフィルタＣＬと、マイクロレンズＬｚとを有する。マイクロレンズＬｚはオンチップレンズであり、半導体層２０へ入射光を集光する。カラーフィルタＣＬは、入射した光を色分離する。
　＜半導体層＞
　半導体層２０は、半導体基板で構成されている。半導体層２０は、これには限定されないが、例えば、シリコン（Ｓｉ）基板等の公知の半導体基板で構成されている。なお、第１の面Ｓ１を素子形成面又は主面と呼び、第２の面Ｓ２を光入射面又は裏面と呼ぶこともある。半導体層２０の画素領域２Ａに相当する部分には、平面視で行方向（Ｘ方向）及び列方向（Ｙ方向）に沿って行列状に配列された複数のセル領域２０ａが設けられている。セル領域２０ａは、これには限定されないが、例えば、画素３毎に設けられている。なお、画素３の数は、図２６に限定されるものではない。分離領域２０ｂは、セル領域２０ａ同士の間を区画する区画構造である。分離領域２０ｂは、これに限定されないが、例えば、半導体層２０に溝を形成し、形成された溝内に絶縁膜等を埋め込んだトレンチ構造である。
　半導体層２０には、図２５に示した光電変換部１５１が光電変換部ＰＤとして構成され、また、各種トランジスタ及び電荷蓄積領域ＦＤ等が構成されている。光電変換部ＰＤは、これには限定されないが、例えば、セル領域２０ａ毎に、セル領域２０ａ内に構成されている。そして、セル領域２０ａ内に構成された光電変換部ＰＤにより光電変換が行われ、受光量に応じた信号電荷が生成される。
　光検出装置１は、複数の画素トランジスタを含む。画素トランジスタは、例えば、図２６に示す半導体層２０の第１の面Ｓ１側に設けられる。複数の画素トランジスタのうち、少なくとも１つは、第１実施形態に係るトランジスタＴ（第１トランジスタ）の構成を有する。
　＜画素トランジスタ＞
　光検出装置１は、画素トランジスタとして、例えば、図２５に示す転送トランジスタ１５２－１，１５２－２、変換効率切り替えトランジスタ１５４，１５６－１，１５６－２、リセットトランジスタ１５９、増幅トランジスタ１６０、選択トランジスタ１６１、及びオーバーフロートランジスタ１６２－１，１６２－２等のトランジスタを含む。増幅トランジスタ１６０はソースフォロアを構成する。これらの画素トランジスタのうち、増幅トランジスタ１６０に第１実施形態に係るトランジスタＴの構成を有することが望ましい。また、増幅トランジスタ１６０以外の画素トランジスタも、第１実施形態に係るトランジスタＴの構成を有しても良い。
　＜配線層＞
　配線層３０は、これには限定されないが、例えば、絶縁膜３１と、絶縁膜３１内に設けられた配線３２と、ビア３３とを有する多層配線層である。配線３２は主に水平方向に延在する横配線であり、ビア３３は主に厚み方向に延在する縦配線であり、例えば、図２５に示した回路の配線部分の少なくとも一部を構成している。絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２、ＳｉＯ）膜、窒化シリコン（Ｓｉ３Ｎ４、ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜等の公知の絶縁膜を複数層積層した構成である。配線３２及びビア３３は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料、ポリシリコンなど、公知の導電材料である。
　≪第２実施形態の主な効果≫
　以下、第２実施形態の主な効果について説明する。本技術の第２実施形態に係る光検出装置１によれば、画素トランジスタに第１実施形態に係るトランジスタＴの構成を適用したので、画素トランジスタの変換効率η及びＰＳＲＲを改善でき、且つノイズＳＶＧが大きくなり過ぎるのを抑制できる。
　また、本技術の第２実施形態に係る光検出装置１によれば、増幅トランジスタ１６０に第１実施形態に係るトランジスタＴの構成を適用するので、増幅トランジスタ１６０による信号電荷の変換効率ηを改善できる。また、増幅トランジスタ１６０のＰＳＲＲを改善でき、且つノイズＳＶＧが大きくなり過ぎるのを抑制できるので、画素信号に対してノイズが大きくなり過ぎるのを抑制できる。
　なお、本実施形態では画素トランジスタは、第１実施形態の各変形例に係るトランジスタＴの構成を有しても良く、また、複数の変形例の組み合わせに係るトランジスタＴの構成を有しても良い。
　≪第２実施形態の変形例≫
　以下、第２実施形態の変形例について、説明する。なお、以下の変形例では、第２実施形態の構成と異なる部分についてのみ説明し、同様の構成には同じ符号を付して、説明を省略する。
　＜変形例１＞
　第２実施形態の変形例１に係る光検出装置１は、複数の半導体基板を積層した積層構造を有する。第２実施形態の変形例１に係る光検出装置１は、図２７に示すように、３層の半導体基板ｘ１，ｘ２，ｘ３を積層した積層構造を有する。半導体基板ｘ１には、光電変換部ＰＤが設けられる。画素トランジスタは、半導体基板ｘ１と半導体基板ｘ２とに分けて設けられる。半導体基板ｘ２には、画素トランジスタの少なくとも一部が設けられる。半導体基板ｘ３には、ロジック回路１３のトランジスタが設けられる。
　なお、半導体基板ｘ１と半導体基板ｘ２は、素子形成面同士が向かい合う（Ｆａｃｅ　ｔｏ　Ｆａｃｅ）ように接合されても良く、素子形成面と裏面が向かい合う（Ｆａｃｅ　ｔｏ　Ｂａｃｋ）ように接合されても良い。また、配線の電気的接続は、一対の金属製の接続パッドを用いて接続されても良い（ハイブリッド接合）し、半導体基板を貫通する貫通導体（例えば、ＴＳＶ）を用いて接続されても良い。
　この第２実施形態の変形例１に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　［電子機器への応用例］
　次に、図２８に示す電子機器１００について説明する。電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。電子機器１００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器１００は、固体撮像装置１０１として、上述の光検出装置１を備えている。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行う。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、電子機器１００では、固体撮像装置１０１において、画素トランジスタの変換効率η及びＰＳＲＲを改善でき、且つノイズＳＶＧが大きくなり過ぎるのを抑制できるため、映像信号の画質の向上を図ることができる。
　なお、電子機器１００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第２実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述したトランジスタの構造を採用することができる。
　また、例えば、上述の構成要素を構成するとして挙げられた材料は、添加物や不純物等を含んでいても良い。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、
　を備えたトランジスタ。
（２）
　前記第１細幅部の前記第１の辺が重なる位置から前記太幅部までの長さ、及び前記第２細幅部の前記第２の辺が重なる位置から前記太幅部までの長さは、２５ｎｍ以上である、
　（１）に記載のトランジスタ。
（３）
　前記第１細幅部の前記第１の辺が重なる位置から前記太幅部までの長さは、前記第２細幅部の前記第２の辺が重なる位置から前記太幅部までの長さと異なる、
　（２）に記載のトランジスタ。
（４）
　前記第１細幅部の前記第１の辺が重なる位置より先端側にある部分はドレイン領域であり、
　前記第２細幅部の前記第２の辺が重なる位置より先端側にある部分はソース領域である、
　（１）から（３）のいずれかに記載のトランジスタ。
（５）
　前記第１細幅部の幅は、前記第２細幅部の幅と異なる、
　（４）に記載のトランジスタ。
（６）
　前記第１細幅部の幅は、前記第２細幅部の幅より大きい、
　（５）に記載のトランジスタ。
（７）
　前記第２細幅部の幅は、前記第１細幅部の幅より大きい、
　（５）に記載のトランジスタ。
（８）
　前記活性領域の前記ドレイン領域側と前記ソース領域側とのうち、前記ソース領域側にのみＬＤＤ領域が設けられている、
　（４）に記載のトランジスタ。
（９）
　前記第１細幅部は前記太幅部のＹ方向に沿った一方側に配置され、前記第２細幅部は前記太幅部のＸ方向に沿った一方側に配置されている、
　（１）から（８）のいずれかに記載のトランジスタ。
（１０）
　前記第１細幅部は前記太幅部のＹ方向に沿った一方側に配置され、前記第２細幅部は前記太幅部のＹ方向に沿った他方側に配置されている、
　（１）から（８）のいずれかに記載のトランジスタ。
（１１）
　前記第１細幅部のＸ方向に沿った位置は前記第２細幅部のＸ方向に沿った位置と異なる、
　（１０）に記載のトランジスタ。
（１２）
　前記ゲート電極と前記活性領域との間に介在するゲート絶縁膜を有し、
　前記ゲート絶縁膜のＸ方向外側の厚みは、Ｘ方向内側の厚みより大きい、
　（１０）又は（１１）に記載のトランジスタ。
（１３）
　前記活性領域の上面側において、前記活性領域のＸ方向外側に含まれる不純物の濃度は、前記活性領域のＸ方向内側に含まれる前記不純物の濃度より低い、
　（１０）又は（１１）に記載のトランジスタ。
（１４）
　前記活性領域は、シャロ―トレンチ又は不純物のイオン注入により区画されている、
　（１）から（１３）のいずれかに記載のトランジスタ。
（１５）
　前記ゲート電極は、平面視で前記太幅部に重なる、
　（１）から（１４）のいずれかに記載のトランジスタ。
（１６）
　行列状に配置された複数の光電変換部と、
　複数の画素トランジスタと、を備え、
　複数の前記画素トランジスタの少なくとも１つは、
　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、を有する、
　光検出装置。
（１７）
　前記画素トランジスタは増幅トランジスタを含み、
　前記増幅トランジスタは、前記活性領域と、前記ゲート電極と、を有する、
　（１６）に記載の光検出装置。
（１８）
　前記画素トランジスタは、転送トランジスタ、リセットトランジスタ、変換効率切り替えトランジスタ、及び選択トランジスタを含み、
　前記転送トランジスタ、前記リセットトランジスタ、前記変換効率切り替えトランジスタ、及び前記選択トランジスタのうちの少なくとも一つは、前記活性領域と、前記ゲート電極と、を有する、
　（１７）に記載の光検出装置。
（１９）
　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
　前記光検出装置は、
　行列状に配置された複数の光電変換部と、
　複数の画素トランジスタと、を備え、
　複数の前記画素トランジスタの少なくとも１つは、
　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、を有する、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１　光検出装置
　１００　電子機器
　１０２　光学系（光学レンズ）
　１５１，１５１－１，１５１－２，ＰＤ　光電変換部
　１５２，１５２－１，１５２－２　転送トランジスタ
　１５４，１５６－１，１５６－２　変換効率切り替えトランジスタ
　１５９　リセットトランジスタ
　１６０　増幅トランジスタ
　１６１　選択トランジスタ
　ａ　活性領域
　ａ１　太幅部
　ａ２　第１細幅部
　ａ３　第２細幅部
　ｂ　シャロ―トレンチ
　ｃ１，ｃ２，ｃ３，ｃ４　辺
　ｄ　ゲート絶縁膜
　Ｄ　ドレイン領域
　ｅ　ゲート電極
　ｅ１，ｅ２　辺
　Ｌ２，Ｌ３　長さ
　ＰＤ　光電変換部
　Ｓ　ソース領域
　Ｔ　トランジスタ
　ｗ１，ｗ２，ｗ３　幅

Claims (19)

  1. 　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
    　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、
    　を備えたトランジスタ。
  2. 　前記第１細幅部の前記第１の辺が重なる位置から前記太幅部までの長さ、及び前記第２細幅部の前記第２の辺が重なる位置から前記太幅部までの長さは、２５ｎｍ以上である、
    　請求項１に記載のトランジスタ。
  3. 　前記第１細幅部の前記第１の辺が重なる位置から前記太幅部までの長さは、前記第２細幅部の前記第２の辺が重なる位置から前記太幅部までの長さと異なる、
    　請求項２に記載のトランジスタ。
  4. 　前記第１細幅部の前記第１の辺が重なる位置より先端側にある部分はドレイン領域であり、
    　前記第２細幅部の前記第２の辺が重なる位置より先端側にある部分はソース領域である、
    　請求項１に記載のトランジスタ。
  5. 　前記第１細幅部の幅は、前記第２細幅部の幅と異なる、
    　請求項４に記載のトランジスタ。
  6. 　前記第１細幅部の幅は、前記第２細幅部の幅より大きい、
    　請求項５に記載のトランジスタ。
  7. 　前記第２細幅部の幅は、前記第１細幅部の幅より大きい、
    　請求項５に記載のトランジスタ。
  8. 　前記活性領域の前記ドレイン領域側と前記ソース領域側とのうち、前記ソース領域側にのみＬＤＤ領域が設けられている、
    　請求項４に記載のトランジスタ。
  9. 　前記第１細幅部は前記太幅部のＹ方向に沿った一方側に配置され、前記第２細幅部は前記太幅部のＸ方向に沿った一方側に配置されている、
    　請求項１に記載のトランジスタ。
  10. 　前記第１細幅部は前記太幅部のＹ方向に沿った一方側に配置され、前記第２細幅部は前記太幅部のＹ方向に沿った他方側に配置されている、
    　請求項１に記載のトランジスタ。
  11. 　前記第１細幅部のＸ方向に沿った位置は前記第２細幅部のＸ方向に沿った位置と異なる、
    　請求項１０に記載のトランジスタ。
  12. 　前記ゲート電極と前記活性領域との間に介在するゲート絶縁膜を有し、
    　前記ゲート絶縁膜のＸ方向外側の厚みは、Ｘ方向内側の厚みより大きい、
    　請求項１０に記載のトランジスタ。
  13. 　前記活性領域の上面側において、前記活性領域のＸ方向外側に含まれる不純物の濃度は、前記活性領域のＸ方向内側に含まれる前記不純物の濃度より低い、
    　請求項１０に記載のトランジスタ。
  14. 　前記活性領域は、シャロ―トレンチ又は不純物のイオン注入により区画されている、
    　請求項１に記載のトランジスタ。
  15. 　前記ゲート電極は、平面視で前記太幅部に重なる、
    　請求項１に記載のトランジスタ。
  16. 　行列状に配置された複数の光電変換部と、
    　複数の画素トランジスタと、を備え、
    　複数の前記画素トランジスタの少なくとも１つは、
    　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
    　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、を有する、
    　光検出装置。
  17. 　前記画素トランジスタは増幅トランジスタを含み、
    　前記増幅トランジスタは、前記活性領域と、前記ゲート電極と、を有する、
    　請求項１６に記載の光検出装置。
  18. 　前記画素トランジスタは、転送トランジスタ、リセットトランジスタ、変換効率切り替えトランジスタ、及び選択トランジスタを含み、
    　前記転送トランジスタ、前記リセットトランジスタ、前記変換効率切り替えトランジスタ、及び前記選択トランジスタのうちの少なくとも一つは、前記活性領域と、前記ゲート電極と、を有する、
    　請求項１７に記載の光検出装置。
  19. 　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
    　前記光検出装置は、
    　行列状に配置された複数の光電変換部と、
    　複数の画素トランジスタと、を備え、
    　複数の前記画素トランジスタの少なくとも１つは、
    　太幅部、及び前記太幅部より幅が細く且つ前記太幅部に連続して設けられた第１細幅部及び第２細幅部を有し、且つ半導体材料製の活性領域と、
    　前記第１細幅部に重なる第１の辺及び前記第２細幅部に重なる第２の辺を有するゲート電極と、を有する、
    　電子機器。
PCT/JP2025/019361 2024-06-11 2025-05-28 トランジスタ、光検出装置及び電子機器 Pending WO2025258400A1 (ja)

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