WO2025253953A1 - メモリ装置及び電子機器 - Google Patents

メモリ装置及び電子機器

Info

Publication number
WO2025253953A1
WO2025253953A1 PCT/JP2025/018836 JP2025018836W WO2025253953A1 WO 2025253953 A1 WO2025253953 A1 WO 2025253953A1 JP 2025018836 W JP2025018836 W JP 2025018836W WO 2025253953 A1 WO2025253953 A1 WO 2025253953A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
unit
data
read
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/018836
Other languages
English (en)
French (fr)
Inventor
健太 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025253953A1 publication Critical patent/WO2025253953A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

Definitions

  • This disclosure relates to memory devices and electronic devices.
  • Non-volatile SRAM Non-Volatile RAM
  • SRAM Static Random Access Memory
  • NVSRAM Non-Volatile RAM
  • SRAM Static Random Access Memory
  • NVSRAM stores data in non-volatile elements, allowing it to retain data even when power is turned off. This allows NVSRAM to perform power gating of SRAM without backing up data to external memory, reducing power consumption.
  • the memory cells have non-volatile elements, data can be restored from the non-volatile elements to the SRAM section in one clock cycle. This allows the system to be restored immediately.
  • write and read speeds similar to those of SRAM can be achieved.
  • a nonvolatile memory has been proposed that has a memory cell array in which memory cells, each having a volatile memory section similar to an SRAM and a nonvolatile memory section having nonvolatile elements, are arranged in a matrix (see, for example, Patent Document 1).
  • this nonvolatile memory like a typical SRAM, writing and reading to the volatile memory section of the memory cell array is performed from the peripheral circuitry via bit lines.
  • a read circuit such as a sense amplifier.
  • the above-mentioned conventional technology has the problem of taking a long time to store data from a volatile memory unit to a non-volatile memory unit.
  • the data is read from the volatile memory unit and written to the non-volatile elements of the non-volatile memory unit.
  • a verify step is required to determine whether this write was successful.
  • the data is read for verification by column of the memory cell array, which creates the problem of taking a long time when storing data in word units.
  • This disclosure therefore proposes a memory device that shortens the time required for reading, and an electronic device that includes such a memory device.
  • the memory device disclosed herein comprises a memory cell array configured with memory cells arranged in a two-dimensional matrix, each memory cell having a volatile memory unit that stores data using a latch circuit and a non-volatile memory unit that stores data using a variable resistance element; a plurality of read circuits arranged in each column of the memory cell array for reading data from the volatile memory units of the memory cells included in that column; and a memory control unit that controls the writing and reading of data to and from the volatile memory units of the memory cells.
  • FIG. 1 is a diagram illustrating a configuration example of a memory device according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a memory cell array according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a memory cell according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the operation of the memory device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the operation of the memory device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a readout circuit according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating an example of an operation of the readout circuit according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a nonvolatile memory unit driving circuit according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of writing and reading of a volatile storage unit according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating an example of reading from a volatile storage unit according to the first embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating an example of a restore according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of a store according to the first embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a store in a conventional nonvolatile memory.
  • FIG. 1 is a diagram illustrating an example of a store in a conventional nonvolatile memory.
  • FIG. 2 is a diagram illustrating an example of a store in a memory device according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of a store in a memory device according to the first embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell array according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram showing another configuration example of a memory cell array according to the second embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a store in a conventional nonvolatile memory.
  • FIG. 1 is a diagram illustrating an example of a store in a conventional nonvolatile memory.
  • FIG. 2 is a diagram illustrating an example of a store in a memory device according
  • FIG. 10 is a diagram showing another configuration example of a memory cell array according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell according to a second embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example configuration of a memory system to which the technology disclosed herein can be applied.
  • FIG. 1 is a diagram showing a configuration example of a memory device according to a first embodiment of the present disclosure.
  • the figure is a block diagram showing the configuration example of the memory device 1.
  • the memory device 1 is an NVSRAM including memory cells having a volatile storage portion and a nonvolatile storage portion.
  • the memory device 1 comprises a memory cell array 10, a nonvolatile memory control unit (NV Control) 20, a read circuit (NV Peri.) 30, a word driver (Word Driver) 40, and a pre-charge unit (Pre-charge) 50.
  • the memory device 1 also comprises a column switch 60, a volatile memory read circuit (SRAM Peri.) 70, and a volatile memory control unit (SRAM Control & Decoder) 80.
  • the memory device 1 is wired with signal lines CK, CE, WE, A[0:y], D[0:x], Q[0:x], GLPG, NVINI, NVCE, GSR1, GSR2, and CTRL. These signal lines are used for communication with the memory device control unit 2, which will be described later in FIG. 20.
  • Signal line CK is a signal line that transmits a clock signal.
  • Signal line CE is a signal line that transmits an enable signal.
  • Signal line WE is a signal line that transmits a write signal.
  • Signal line A[0:y] is a signal line that transmits an address.
  • Signal line D[0:x] is a signal line that transmits write data.
  • Signal line Q[0:x] is a signal line that transmits read data.
  • Signal lines GLPG, NVINI, NVCE, GSR1, GSR2, and CTRL are signal lines that transmit control signals for the nonvolatile memory unit (nonvolatile memory unit 120).
  • the memory cell array 10 is configured by arranging memory cells (memory cells 100) each having a volatile memory section (volatile memory section 110) and a non-volatile memory section (non-volatile memory section 120) in a two-dimensional matrix.
  • the volatile memory section 110 stores data using a latch circuit, similar to SRAM.
  • the non-volatile memory section 120 stores data using a variable resistance element. Details of the configuration of the memory cells 100 will be described later.
  • the nonvolatile memory unit control unit 20 controls the nonvolatile memory unit 120 of the memory cell 100.
  • the read circuit 30 reads data from the volatile memory unit 110 of the memory cell 100. This read circuit 30 is arranged for each column of the memory cell array 10.
  • the word driver 40 outputs control signals to the memory cells 100 arranged in rows of the memory cell array 10. This word driver 40 is arranged for each row of the memory cell array 10.
  • the pre-charging unit 50 pre-charges the bit line of the memory cell 100 when writing.
  • the column switching unit 60 selects a specific column of the memory cell array 10.
  • the column switching unit 60 is an example of a "selection unit" in this disclosure.
  • the volatile memory unit read circuit 70 writes and reads data to the volatile memory unit 110 of the memory cell 100.
  • the volatile memory unit control unit 80 controls the volatile memory unit 110 of the memory cell 100.
  • the memory cell array 10 in Figure 1 shows an example in which the memory cell array 10 is divided into multiple regions in the column direction. Each region is equipped with a readout circuit 30, a pre-charging unit 50, a column switching unit 60, and a volatile memory readout circuit 70.
  • the non-volatile memory unit control unit 20 and the volatile memory unit control unit 80 are examples of the "memory control unit" of the present disclosure.
  • FIG. 2 is a diagram showing an example configuration of a memory cell array according to the first embodiment of the present disclosure.
  • This diagram is a block diagram showing an example configuration of a memory cell array 10.
  • the memory cell array 10 in this diagram corresponds to one area described in FIG. 1 .
  • This diagram also shows a readout circuit 30, a pre-charging unit 50, a column switching unit 60, and a volatile memory readout circuit 70.
  • the readout circuit 30 includes a non-volatile memory control circuit 31 and a sense amplifier 32.
  • the volatile memory readout circuit 70 includes a pre-charging unit 71, a sense amplifier 72, a write driver 73, and an I/O controller 74.
  • the nonvolatile memory control circuit 31, sense amplifier 32, and pre-charging unit 50 that make up the read circuit 30 are arranged for each column of the memory cell array 10.
  • Common bit lines bit line BL and bit line BLB
  • the read circuit 30 arranged for each column allows store and restore processes related to the nonvolatile memory unit 120 to be performed simultaneously on multiple memory cells 100 in a specific row.
  • the dashed lines in Figure 2 represent the memory cells 100 that are the target of store and restore.
  • One volatile memory read circuit 70 is arranged for each of the multiple columns of the memory cell array 10 in FIG. 2.
  • the pre-charging unit 71, sense amplifier 72, and write drive unit 73 of the volatile memory read circuit 70 are connected to bit lines (bit line GBL and bit line GBLB). Signals from the bit line BL and bit line BLB of the column selected by the column switching unit 60 are transmitted to the bit line GBL and bit line GBLB.
  • the sense amplifier 72 is an example of a "second sense amplifier" in this disclosure.
  • the column switching unit 60 selects a column of the memory cell array 10.
  • the column switching unit 60 can select a column by switching the bit lines BL and BLB of each column of the memory cell array 10 and connecting them to the bit lines GBL and GBLB.
  • the volatile memory read circuit 70 writes to and reads from the volatile memory units 110 of the memory cells 100 in the column selected by the column switching unit 60.
  • the write drive unit 73 writes to the volatile memory units 110 of the memory cells 100 in the column selected as described above.
  • data from the volatile memory units 110 of the memory cells 100 in the column selected as described above is read via the sense amplifier 72.
  • the dot-dash lines in Figure 2 represent the memory cells 100 that are the target of writing and reading.
  • [Memory Cell Configuration] 3 is a diagram showing a configuration example of a memory cell according to the first embodiment of the present disclosure.
  • the figure is a circuit diagram showing a configuration example of a memory cell 100.
  • the figure further shows a nonvolatile storage unit control circuit 31, a sense amplifier 32, a pre-charging unit 50, a column switching unit 60, a pre-charging unit 71, a sense amplifier 72, a write driver 73, and an I/O controller 74.
  • Memory cell 100 includes a volatile memory unit 110, a non-volatile memory unit 120, and MOS transistors 131 and 132.
  • MOS transistors 131 and 132 connect between volatile memory unit 110 and non-volatile memory unit 120.
  • the gates of MOS transistors 131 and 132 are connected to signal line SR1.
  • the volatile memory unit 110 includes inverter gates 114 and 115 and MOS transistors 111 to 113.
  • the output terminals of inverter gate 114 and inverter gate 115 are connected to each other's input terminals to form a latch circuit.
  • This latch circuit performs storage.
  • This latch circuit is connected to a bit line via MOS transistor 111 and MOS transistor 112.
  • MOS transistor 111 is arranged between the latch circuit and bit line BL.
  • MOS transistor 112 is arranged between the latch circuit and bit line BLB.
  • MOS transistor 113 is a transistor that controls the supply of power to inverter gate 114 and inverter gate 115.
  • the non-volatile memory unit 120 includes variable resistance elements 123 and 124 and MOS transistors 121 and 122.
  • the variable resistance elements 123 and 124 are elements that transition between a high resistance state and a low resistance state. One of the variable resistance elements 123 and 124 is in a high resistance state, and the other is in a low resistance state. Data is stored based on which of the variable resistance elements 123 and 124 is in the high resistance state.
  • the variable resistance elements 123 and 124 are connected to a bit line via the MOS transistor 121.
  • the MOS transistor 121 is arranged between the variable resistance element 123 and the bit line BL.
  • the MOS transistor 122 is arranged between the variable resistance element 124 and the bit line BLB.
  • the column switching unit 60 includes an analog switch circuit arranged for each bit line BL and bit line BLB.
  • MOS transistors 61 and 62 and an inverting gate 63 in Figure 3 constitute the analog switch circuit.
  • [Memory Device Operation] 4A is a diagram showing an example of the operation of the memory device 1 according to the first embodiment of the present disclosure.
  • the figure is a truth table showing an example of the operation of the memory device 1.
  • SRAM Read represents reading from the volatile memory unit 110.
  • SRAM Write represents writing to the volatile memory unit 110.
  • NV Read is an operation in which the read circuit 30 reads data from the volatile memory unit 110.
  • NV Restore is a restore operation in which data stored in the non-volatile memory unit 120 is returned to the volatile memory unit 110.
  • “NV Store” is a store operation in which data from the volatile memory unit 110 is saved in the non-volatile memory unit 120.
  • NV Initial is an operation in which specified data is written to the non-volatile memory unit 120.
  • CE represents the value of signal line CE.
  • WE represents the value of signal line WE.
  • NCVCE represents the value of signal line NVCE.
  • GSR1 represents the value of signal line GSR1.
  • GLPG represents the value of signal line GLPG.
  • GSR2 represents the value of signal line GSR2.
  • CTRL represents the value of signal line CTRL.
  • NVINI represents the value of signal line NVINI.
  • the memory device 1 can perform a combination of "NV Read,” “NV Store,” and “NV Restore.” This processing is performed under the control of the non-volatile memory control unit 20.
  • FIG. 4B is a diagram showing an example of the operation of the memory device 1 according to the first embodiment of the present disclosure.
  • the left side of the diagram represents a "Store free” operation. This is an operation for storing data when the data in the nonvolatile memory unit 120 differs from the data in the volatile memory unit 110.
  • the nonvolatile memory unit control unit 20 performs an "NV Read.” This causes the data in the volatile memory unit 110 to be read by the read circuit 30. This read data is held in a holding unit (holding unit 207) inside the read circuit 30.
  • the nonvolatile memory unit control unit 20 performs an "NV Restore.” This causes the data in the nonvolatile memory unit 120 to be restored to the volatile memory unit 110.
  • the nonvolatile memory unit control unit 20 performs an "NV Read.” This causes the data held in the nonvolatile memory unit 120 to be read by the read circuit 30.
  • the nonvolatile memory unit control unit 20 performs an "NV Store.” At this time, the read circuit 30 compares the data held in the holding unit 207 with the data read by the previous "NV Read", and if the data differs, writes the data held in the holding unit 207 to the non-volatile memory unit 120.
  • the right side of Figure 4B shows the operation of "verify", which is verification.
  • the non-volatile memory unit control unit 20 performs "NV Store”. This causes the data in the volatile memory unit 110 to be saved in the non-volatile memory unit 120.
  • the non-volatile memory unit control unit 20 performs "NV Read”. This causes the data held in the volatile memory unit 110 to be read out and held in the read circuit 30.
  • the non-volatile memory unit control unit 20 performs "NV Restore”. This causes the data in the non-volatile memory unit 120 to be restored to the volatile memory unit 110.
  • the non-volatile memory unit control unit 20 performs "NV Read”. This causes the data in the volatile memory unit 110 to be read out and held in the read circuit 30.
  • the non-volatile memory unit control unit 20 performs "NV Store".
  • the read circuit 30 compares the data held in the holding unit 207 with the data read by the previous "NV Read", and if the two data are different, it writes the data held in the holding unit 207 to the non-volatile memory unit 120.
  • [Readout circuit configuration] 5A is a diagram illustrating a configuration example of a readout circuit according to the first embodiment of the present disclosure.
  • the figure is a circuit diagram illustrating a configuration example of the readout circuit 30.
  • the readout circuit 30 includes a nonvolatile memory unit control circuit 31 and a sense amplifier 32.
  • the nonvolatile memory control circuit (NV control) 31 includes a holding unit (Read register) 207, AND gates 205 and 206, an exclusive OR gate 204, OR gates 202 and 203, an inverting gate 201, and a nonvolatile memory drive circuit (NV DRV) 210.
  • the holding unit 207 holds data read from the volatile memory unit 110.
  • the AND gates 205 and 206 control the input of the output of the holding unit 207 and the output of the sense amplifier 32 to the exclusive OR gate 204.
  • the exclusive OR gate 204 determines whether the output of the holding unit 207 and the output of the sense amplifier 32 differ.
  • the OR gate 203 controls the input of the output signal of the exclusive OR gate 204 to the nonvolatile memory drive circuit 210.
  • the nonvolatile memory unit drive circuit 210 outputs the data held in the holding unit 207 to the bit lines BL and BLB. This nonvolatile memory unit drive circuit 210 outputs data to the bit lines BL and BLB based on the output of the exclusive OR gate 204. In other words, the nonvolatile memory unit drive circuit 210 outputs data from the holding unit 207 to the bit lines BL and BLB when the output of the holding unit 207 and the output of the sense amplifier 32 differ.
  • the nonvolatile memory unit drive circuit 210 includes non-inverting gates 211 and 212 and an inverting gate 213.
  • OR gate 202 and inverting gate 201 generate the control signal for signal line CTRLB.
  • FIG. 5B is a diagram showing an example of the operation of the read circuit according to the first embodiment of the present disclosure.
  • the figure is a truth table showing an example of the operation of the read circuit 30.
  • SAO represents the output signal of the sense amplifier 32.
  • Reg_Q represents the output signal of the holding unit 207.
  • NVINI represents the signal on the signal line NVINI.
  • STREN represents the output of the OR gate 203.
  • FIG. 6 is a diagram showing a configuration example of a nonvolatile memory unit drive circuit according to the first embodiment of the present disclosure.
  • the figure is a circuit diagram showing a configuration example of a non-inverting gate 211 arranged in a non-volatile memory unit drive circuit 210.
  • the non-inverting gate 211 can be configured with MOS transistors 224 and 225, a NAND gate 221, an inverting gate 222, and a NOR gate 223.
  • the non-inverting gate 212 can also have a similar configuration.
  • [Writing and Reading Volatile Storage] 7 is a diagram illustrating an example of writing and reading to and from the volatile storage unit according to the first embodiment of the present disclosure, and is a timing chart illustrating the operations of "SRAM Write” and "SRAM Read” in FIG.
  • CK in Figure 7 represents the signal on signal line CK.
  • PRE represents the signal on signal line PRE.
  • WRE represents the signal on signal line WRE.
  • CL represents the signal on signal line CL.
  • WL represents the signal on signal line WL.
  • SAE represents the signal on signal line SAE.
  • BL represents the signal on bit line BL.
  • BLB represents the signal on bit line BLB.
  • d and “db” represent signals from the latch circuit.
  • Q represents the signal on signal line Q. Note that the "BLB” and “db” signals are indicated by dashed lines.
  • Writing and reading of the volatile memory unit 110 is similar to that of a typical SRAM, with writing and reading of memory cells 100 being performed on precharged bit lines. Furthermore, writing and reading are performed on memory cells 100 in a column selected by the column switching unit 60.
  • the volatile memory unit control unit 80 generates each control signal based on an external signal.
  • FIG. 8 is a diagram showing an example of reading from the volatile memory unit according to the first embodiment of the present disclosure.
  • This figure is a timing chart showing the operation of "NV Read” in FIG. 4A.
  • "NV_SAE” in this figure represents the signal on the signal line NV_SAE.
  • “SAO” represents the output signal of the sense amplifier 32.
  • the selected word is simultaneously read out from the number of sense amplifiers 32, and the data is stored in the holding unit 207, enabling a comparison operation. At this time, all column switching units 60 are turned off to prevent short circuits.
  • the nonvolatile memory unit control circuit 31 generates each control signal.
  • FIG. 9 is a diagram illustrating an example of a restore operation according to the first embodiment of the present disclosure.
  • This figure is a timing chart illustrating the operation of "NV Restore” in FIG. 4A.
  • LPG represents the signal on the signal line LPG.
  • GSR1 represents the signal on the signal line GSR1.
  • SR1 represents the signal on the signal line SR1.
  • NV Restore is a restore operation that restores data stored in the nonvolatile memory unit 120 to the volatile memory unit 110, and can be performed using the resistance difference between the two variable resistance elements 123 and 124. The restore operation can be performed in one clock cycle.
  • the internal charge of the volatile memory unit 110 is removed in the first half clock cycle, and in the next half clock cycle, the data is written to the latch circuit based on the internal voltage difference of the volatile memory unit 110 resulting from the resistance difference between the variable resistance elements 123 and the like of the nonvolatile memory unit 120.
  • the restore operation can be performed in selected word units (multiple words can also be selected). Simultaneous restore of all words is also possible.
  • FIG. 10 is a diagram showing an example of a store according to the first embodiment of the present disclosure. This figure is a timing chart showing a case where a store is performed by "NV Initial” in FIG. 4A.
  • GSR2 represents the signal on the signal line GSR2.
  • SR2 represents the signal on the signal line SR2.
  • CTRL represents the signal on the signal line CTRL.
  • Update represents the Update signal in FIG. 5A.
  • Reg_Q represents the output of the holding unit 207 (Reg_Q in FIG. 5A).
  • NVINI represents the signal on the signal line NVINI.
  • FIG 11 is a diagram showing an example of a store according to the first embodiment of the present disclosure. This figure is a timing chart showing the operation of "Store free” in Figure 4B. "NV Read”, “NV Restore” and “NV Read” read and compare data from the volatile memory unit 110 and non-volatile memory unit 120, and control the store if the data differs.
  • the waveform is an example where the data in the volatile memory unit 110 is a value of "1" and the data in the non-volatile memory unit 120 is a value of "0".
  • FIG. 12A and 12B are diagrams showing an example of a store in a conventional nonvolatile memory.
  • FIG. 12A shows an example of a memory cell array 10, a column switching unit 60, a sense amplifier 72, and a nonvolatile storage unit control circuit 31 in a conventional nonvolatile memory. Note that in FIG. 12A, "memory cell" is written as "MC.”
  • FIG. 12A also shows an example of a case where verification is performed on memory cells 100 in all columns of the memory cell array 10. In this conventional example, reading is only possible for each column selected by the column switching unit 60, so the operation must be repeated a number of times equal to the number of memory cells 100.
  • Figure 12B is a flowchart showing the verify process.
  • the initial value of the loop variable mc is "0.”
  • data is read from the volatile memory unit 110 (step S101).
  • data from the non-volatile memory unit 120 is read into the readout circuit 30 (step S102).
  • the non-volatile memory unit control circuit 31 compares the data from the volatile memory unit 110 with the data from the non-volatile memory unit 120, and stores the data if they are different (step S103).
  • step S104, No the process adds 1 to mc and returns to step S101. If mc is 255 or greater (step S104, Yes), the process ends.
  • the number of multiplexes is 4 and the number of word accesses is 64, the process must be repeated 256 times.
  • FIGS. 13A and 13B are diagrams showing an example of a store in a memory device according to the first embodiment of the present disclosure.
  • FIG. 13A shows an example of a memory cell array 10, nonvolatile memory control circuit 31, sense amplifier 32, column switching unit 60, and sense amplifier 72 in a memory device 1 according to the present disclosure.
  • NV control nonvolatile memory control circuit
  • SA sense amplifier
  • FIG. 13A memory cells 100 can be read simultaneously in the same number as the sense amplifiers 32. Furthermore, storing and restoring can be performed in word units.
  • Figure 13B is a flowchart showing the verify process.
  • data is read from the volatile memory unit 110 in word units (step S111).
  • data from the non-volatile memory unit 120 is read out in word units to the read circuit 30 (step S112).
  • the non-volatile memory unit control circuit 31 compares the data from the volatile memory unit 110 with the data from the non-volatile memory unit 120, and if the two are different, stores the data in word units (step S113).
  • step S114, No the value 1 is added to mc and processing proceeds to step S111. If mc is 63 or greater (step S114, Yes), processing ends. Even when the number of multiplexes is 4 and the number of word accesses is 64, verify can be completed in 64 repetitions.
  • a read circuit 30 is arranged for each column of the memory cell array 10, so reading from the memory cells 100 can be performed in batches on a word-by-word basis. This reduces the time required for reading.
  • [Configuration of memory cell array] 14 is a diagram showing an example of the configuration of a memory cell array according to the second embodiment of the present disclosure. This diagram shows an example in which the sense amplifiers arranged above and below the memory cell array 10 are shared. This sharing allows one sense amplifier 32 to be used for both "SRAM Read” and “NV Read.” However, a switching unit (NV Read SW) 75 is added to prevent short circuits.
  • NV Read SW switching unit
  • [Other Configurations of Memory Cell Array] 15 is a diagram showing another example of the configuration of the memory cell array according to the second embodiment of the present disclosure. Similar to FIG. 3, this diagram shows an example in which the nonvolatile storage control circuit 31 and the sense amplifier 32 are arranged above the memory cell array 10.
  • FIG. 16 is a diagram showing another example configuration of a memory cell array according to the second embodiment of the present disclosure. This diagram shows an example in which a nonvolatile memory control circuit 31 and a sense amplifier 32 are arranged below the memory cell array 10.
  • FIG. 17 is a diagram showing another example configuration of a memory cell array according to the second embodiment of the present disclosure.
  • the diagram shows variations in the number of sense amplifiers 32.
  • the memory device 1 of the present disclosure can achieve higher speeds if it is equipped with more sense amplifiers than the sense amplifiers 72 that normally read from the volatile memory unit 110.
  • sense amplifiers 32 can also be arranged every two columns.
  • the configuration shown in the diagram is particularly effective when there are a large number of I/Os and the number of bits that can be stored simultaneously in the non-volatile memory unit 120 is limited by the current value that can be passed through the semiconductor chip.
  • a switching unit (NV Read SW) 76 that makes a selection when "NV Read" is performed is required.
  • [Memory Cell Configuration] 18 and 19 are diagrams showing an example of the configuration of a memory cell according to the second embodiment of the present disclosure, illustrating an example in which the volatile storage unit 110 has two ports.
  • variable resistance element 123 of the non-volatile memory unit 120 can be an MTJ (Magnetic Tunnel Junction) element or an element used in a resistance change random access memory (ReRAM).
  • MTJ Magnetic Tunnel Junction
  • ReRAM resistance change random access memory
  • the configuration of the memory device 1 other than that described above is the same as the configuration of the memory device 1 in the first embodiment of the present disclosure, so description thereof will be omitted.
  • a memory system (memory system 4) that uses the memory device 1 of the first embodiment described above will be described.
  • [Memory system configuration] 20 is a diagram showing an example configuration of a memory system to which the technology according to the present disclosure can be applied.
  • the figure is a block diagram showing an example configuration of a memory system 4.
  • the memory system 4 includes an interface unit 3, a memory device control unit 2, and a memory device 1.
  • the memory system 4 is an example of an "electronic device" according to the present disclosure.
  • the interface unit 3 handles communication with the host system.
  • the memory device control unit 2 controls writing and reading to and from the memory device 1 based on commands from the host system, etc. This memory device control unit 2 generates the various control signals shown in Figure 1 and outputs them to the memory device 1.
  • the present technology can also be configured as follows.
  • a memory cell array configured by arranging memory cells in a two-dimensional matrix, the memory cells including a volatile memory unit that stores data using a latch circuit and a nonvolatile memory unit that stores data using a variable resistance element; a plurality of read circuits arranged in each column of the memory cell array to read data from the volatile storage units of the memory cells included in the corresponding column; a memory control unit that controls writing and reading of data in the volatile storage unit of the memory cell.
  • the readout circuit includes: a sense amplifier that reads data from the volatile storage unit;
  • the non-volatile memory control circuit further controls writing of the data held in the holding unit to the non-volatile memory unit when the data held in the holding unit and the data input from the sense amplifier are different.
  • a memory cell array configured by arranging memory cells in a two-dimensional matrix, the memory cells including a volatile memory unit that stores data using a latch circuit and a nonvolatile memory unit that stores data using a variable resistance element; a plurality of read circuits arranged in each column of the memory cell array to read data from the volatile storage units of the memory cells included in the corresponding column; a memory control unit that controls writing and reading of data in a volatile storage unit of the memory cell; and a memory device control unit that controls the memory device.
  • REFERENCE SIGNS LIST 1 memory device 4 memory system 10 memory cell array 20 nonvolatile memory section control section 30 read circuit 31 nonvolatile memory section control circuit 32, 72 sense amplifier 60 column switching section 70 volatile memory section read circuit 80 volatile memory section control section 100 memory cell 110 volatile memory section 114, 115 inversion gate 120 nonvolatile memory section 123, 124 variable resistance element 207 holding section 210 nonvolatile memory section drive circuit

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

読出しの所要時間を短縮する。メモリ装置は、メモリセルアレイと、複数の読出し回路と、メモリ制御部とを有する。メモリセルアレイは、ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成される。読出し回路は、メモリセルアレイの列毎に配置されて当該列に含まれるメモリセルの揮発性記憶部からデータの読出しを行う。メモリ制御部は、メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御する。

Description

メモリ装置及び電子機器
　本開示は、メモリ装置及び電子機器に関する。
　ＳＲＡＭ（Static　Random　Access　Memory）のメモリセル内部に不揮発性素子を付加した不揮発性ＳＲＡＭ（ＮＶＳＲＡＭ：Non-Volatile　RAM）が知られている。通常のＳＲＡＭは電源をオフするとデータが消失してしまうのに対し、ＮＶＳＲＡＭは不揮発性素子にデータを保存（ストア：Store）することにより、電源をオフしてもデータを保持することが可能となる。そのためＮＶＳＲＡＭは、外部メモリにデータを退避させることなく、ＳＲＡＭのパワーゲーティングを行うことができ、消費電力を削減することができる。更に、メモリセル内部に不揮発性素子を備えているため、不揮発性素子からＳＲＡＭ部へのデータの保存（リストア：Restore）を１クロックサイクルで行うことができる。このため、システムを即時に復帰できる特徴がある。また、通常動作時には、ＳＲＡＭと同様の書込み及び読出し速度を得ることができる。
　このようなＮＶＳＲＡＭとして、ＳＲＡＭと同様の揮発性記憶部及び不揮発素子を有する不揮発性記憶部を備えるメモリセルが行列状に配置されて構成されたメモリセルアレイを有する不揮発性メモリが提案されている（例えば、特許文献１参照）。この不揮発性メモリでは、一般的なＳＲＡＭと同様に、周辺回路からビット線を介してメモリセルアレイの揮発性記憶部の書込み及び読出しが行われる。読出しの際には、メモリセルアレイの選択された列のメモリセルのデータがセンスアンプ等の読出し回路により読み出される。
特開２０１３－１２５５６７号公報
　しかしながら、上記の従来技術では、揮発性記憶部のデータを不揮発性記憶部にストアする際の所要時間が長くなるという問題がある。ストアでは、揮発性記憶部のデータを読み出して不揮発性記憶部の不揮発性素子に書き込む処理が行われる。この書込みが正常に行われたかを判断する検証（ベリファイ：Verify）が必要となる。しかし、上述の従来技術では、ベリファイにおけるデータの読出しがメモリセルアレイの列毎に行われるため、ワード単位のストアを行う場合に所要時間が長くなるという問題がある。
　そこで、本開示では、読出しの所要時間を短縮するメモリ装置及び当該メモリ装置を有する電子機器を提案する。
　本開示のメモリ装置は、ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成されるメモリセルアレイと、前記メモリセルアレイの列毎に配置されて当該列に含まれる前記メモリセルの前記揮発性記憶部からデータの読出しを行う複数の読出し回路と、前記メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御するメモリ制御部とを有する。
本開示の第１の実施形態に係るメモリ装置の構成例を示す図である。 本開示の第１の実施形態に係るメモリセルアレイの構成例を示す図である。 本開示の第１の実施形態に係るメモリセルの構成例を示す図である。 本開示の第１の実施形態に係るメモリ装置１の動作の一例を示す図である。 本開示の第１の実施形態に係るメモリ装置１の動作の一例を示す図である。 本開示の第１の実施形態に係る読出し回路の構成例を示す図である。 本開示の第１の実施形態に係る読出し回路の動作の一例を示す図である。 本開示の第１の実施形態に係る不揮発性記憶部駆動回路の構成例を示す図である。 本開示の第１の実施形態に係る揮発性記憶部の書込み及び読出しの一例を示す図である。 本開示の第１の実施形態に係る揮発性記憶部の読出しの一例を示す図である。 本開示の第１の実施形態に係るリストアの一例を示す図である。 本開示の第１の実施形態に係るストアの一例を示す図である。 本開示の第１の実施形態に係るストアの一例を示す図である。 従来の不揮発性メモリに係るストアの一例を示す図である。 従来の不揮発性メモリに係るストアの一例を示す図である。 本開示の第１の実施形態に係るメモリ装置に係るストアの一例を示す図である。 本開示の第１の実施形態に係るメモリ装置に係るストアの一例を示す図である。 本開示の第２の実施形態に係るメモリセルアレイの構成例を示す図である。 本開示の第２の実施形態に係るメモリセルアレイの他の構成例を示す図である。 本開示の第２の実施形態に係るメモリセルアレイの他の構成例を示す図である。 本開示の第２の実施形態に係るメモリセルの構成例を示す図である。 本開示の第２の実施形態に係るメモリセルの構成例を示す図である。 本開示の第２の実施形態に係るメモリセルの構成例を示す図である。 本開示に係る技術が適用され得るメモリシステムの構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．メモリシステムの構成
　（１．第１の実施形態）
　［メモリ装置の構成］
　図１は、本開示の第１の実施形態に係るメモリ装置の構成例を示す図である。同図は、メモリ装置１の構成例を表すブロック図である。メモリ装置１は、揮発性記憶部および不揮発性記憶部を有するメモリセルを備えるＮＶＳＲＡＭである。
　メモリ装置１は、メモリセルアレイ（Ｍｅｍｏｒｙ　ｃｅｌｌ　ａｒｒａｙ）１０と、不揮発性記憶部制御部（ＮＶ　Ｃｏｎｔｒｏｌ）２０と、読出し回路（ＮＶ　Ｐｅｒｉ．）３０と、ワード駆動部（Ｗｏｒｄ　Ｄｒｉｖｅｒ）４０と、予備充電部（Ｐｒｅ－ｃｈａｒｇｅ）５０とを備える。また、メモリ装置１は、列切替え部（ｃｏｌｕｍｎ　ｓｗｉｔｃｈ）６０と、揮発性記憶部読出し回路（ＳＲＡＭ　Ｐｅｒｉ．）７０と、揮発性記憶部制御部（ＳＲＡＭ　Ｃｏｎｔｒｏｌ　＆　Ｄｅｃｏｄｅｒ）８０とを更に備える。
　また、メモリ装置１には、信号線ＣＫ、信号線ＣＥ、信号線ＷＥ、信号線Ａ［０：ｙ］、信号線Ｄ［０：ｘ］、信号線Ｑ［０：ｘ］、信号線ＧＬＰＧ、信号線ＮＶＩＮＩ、信号線ＮＶＣＥ、信号線ＧＳＲ１、信号線ＧＳＲ２、信号線ＣＴＲＬが配線される。これらの信号線は、図２０において後述するメモリ装置制御部２とのやり取りを行うための信号線である。信号線ＣＫは、クロック信号を伝達する信号線である。信号線ＣＥは、イネーブル信号を伝達する信号線である。信号線ＷＥは、書込み信号を伝達する信号線である。信号線Ａ［０：ｙ］は、アドレスを伝達する信号線である。信号線Ｄ［０：ｘ］は、書込みデータを伝達する信号線である。信号線Ｑ［０：ｘ］は、読出しデータを伝達する信号線である。信号線ＧＬＰＧ、信号線ＮＶＩＮＩ、信号線ＮＶＣＥ、信号線ＧＳＲ１、信号線ＧＳＲ２及び信号線ＣＴＲＬは、不揮発性記憶部（不揮発性記憶部１２０）の制御信号を伝達する信号線である。
　メモリセルアレイ１０は、揮発性記憶部（揮発性記憶部１１０）および不揮発性記憶部（不揮発性記憶部１２０）を備えるメモリセル（メモリセル１００）が２次元行列状に配置されて構成されたものである。揮発性記憶部１１０は、ＳＲＡＭと同様にラッチ回路により記憶を行うものである。また、不揮発性記憶部１２０は、可変抵抗素子により記憶を行うものである。メモリセル１００の構成の詳細については後述する。
　不揮発性記憶部制御部２０は、メモリセル１００の不揮発性記憶部１２０の制御を行うものである。
　読出し回路３０は、メモリセル１００の揮発性記憶部１１０からデータの読出しを行うものである。この読出し回路３０は、メモリセルアレイ１０の列毎に配置される。
　ワード駆動部４０は、メモリセルアレイ１０の行に配置されたメモリセル１００に制御信号を出力するものである。このワード駆動部４０は、メモリセルアレイ１０の行毎に配置される。
　予備充電部５０は、書込みの際にメモリセル１００のビット線を予備充電するものである。
　列切替え部６０は、メモリセルアレイ１０の特定の列を選択するものである。なお、列切替え部６０は、本開示の「選択部」の一例である。
　揮発性記憶部読出し回路７０は、メモリセル１００の揮発性記憶部１１０に対しデータの書込み及び読出しを行うものである。
　揮発性記憶部制御部８０は、メモリセル１００の揮発性記憶部１１０の制御を行うものである。
　図１のメモリセルアレイ１０は、列方向に複数の領域に分割される例を表したものである。それぞれの領域毎に読出し回路３０、予備充電部５０、列切替え部６０及び揮発性記憶部読出し回路７０が配置される。
　なお、不揮発性記憶部制御部２０及び揮発性記憶部制御部８０は、本開示の「メモリ制御部」の一例である。
　［メモリセルアレイの構成］
　図２は、本開示の第１の実施形態に係るメモリセルアレイの構成例を示す図である。同図は、メモリセルアレイ１０の構成例を表すブロック図である。同図のメモリセルアレイ１０は、図１において説明した１つの領域に対応する。また、同図には、読出し回路３０、予備充電部５０、列切替え部６０及び揮発性記憶部読出し回路７０を更に記載した。なお、読出し回路３０は、不揮発性記憶部制御回路３１と、センスアンプ３２とを備える。また、揮発性記憶部読出し回路７０は、予備充電部７１と、センスアンプ７２と、書込み駆動部７３と、Ｉ／Ｏ制御部７４とを備える。
　前述のように、読出し回路３０を構成する不揮発性記憶部制御回路３１及びセンスアンプ３２並びに予備充電部５０は、メモリセルアレイ１０の列毎に配置される。不揮発性記憶部制御回路３１、センスアンプ３２、予備充電部５０並びに列に配置される複数のメモリセル１００には、共通のビット線（ビット線ＢＬ及びビット線ＢＬＢ）が配線される。列毎に配置された読出し回路３０の作用により、不揮発性記憶部１２０に係る処理であるストア及びリストアの処理を特定の行の複数のメモリセル１００に対して同時に行うことができる。図２の破線は、ストア及びリストアの対象となるメモリセル１００を表したものである。
　揮発性記憶部読出し回路７０は、図２のメモリセルアレイ１０の複数の列に対して１つ配置される。揮発性記憶部読出し回路７０のうちの予備充電部７１、センスアンプ７２及び書込み駆動部７３は、ビット線（ビット線ＧＢＬ及びビット線ＧＢＬＢ）に接続される。ビット線ＧＢＬ及びビット線ＧＢＬＢには、列切替え部６０により選択された列のビット線ＢＬ及びビット線ＢＬＢの信号が伝達される。なお、センスアンプ７２は、本開示の「第２のセンスアンプ」の一例である。
　前述のように、列切替え部６０は、メモリセルアレイ１０の列を選択するものである。列切替え部６０は、メモリセルアレイ１０のそれぞれの列のビット線ＢＬ及びビット線ＢＬＢを切り替えてビット線ＧＢＬ及びビット線ＧＢＬＢに接続することにより列の選択を行うことができる。
　揮発性記憶部読出し回路７０は、列切替え部６０により選択された列のメモリセル１００の揮発性記憶部１１０に対して書込み及び読出しを行う。書込みの際には、書込み駆動部７３が上記のように選択された列のメモリセル１００の揮発性記憶部１１０に対して書込みを行う。また、読出しの際には、上記のように選択された列のメモリセル１００の揮発性記憶部１１０のデータがセンスアンプ７２を介して読み出される。図２の一点鎖線は、書込み及び読出しの対象となるメモリセル１００を表したものである。
　［メモリセルの構成］
　図３は、本開示の第１の実施形態に係るメモリセルの構成例を示す図である。同図は、メモリセル１００の構成例を表す回路図である。なお、同図には、不揮発性記憶部制御回路３１、センスアンプ３２、予備充電部５０、列切替え部６０、予備充電部７１、センスアンプ７２、書込み駆動部７３及びＩ／Ｏ制御部７４を更に記載した。
　メモリセル１００は、揮発性記憶部１１０と、不揮発性記憶部１２０と、ＭＯＳトランジスタ１３１及び１３２とを備える。ＭＯＳトランジスタ１３１及び１３２は、揮発性記憶部１１０及び不揮発性記憶部１２０の間を接続するものである。ＭＯＳトランジスタ１３１及び１３２のゲートは、信号線ＳＲ１に接続される。
　揮発性記憶部１１０は、反転ゲート１１４及び１１５と、ＭＯＳトランジスタ１１１乃至１１３とを備える。反転ゲート１１４及び反転ゲート１１５は、互いの入力端に出力端が接続されてラッチ回路を構成する。このラッチ回路が記憶を行う。このラッチ回路は、ＭＯＳトランジスタ１１１及びＭＯＳトランジスタ１１２を介してビット線に接続される。ＭＯＳトランジスタ１１１は、ラッチ回路とビット線ＢＬとの間に配置される。また、ＭＯＳトランジスタ１１２は、ラッチ回路とビット線ＢＬＢとの間に配置される。ＭＯＳトランジスタ１１３は、反転ゲート１１４及び反転ゲート１１５への電源の供給を制御するトランジスタである。
　不揮発性記憶部１２０は、可変抵抗素子１２３及び１２４と、ＭＯＳトランジスタ１２１及び１２２とを備える。可変抵抗素子１２３及び可変抵抗素子１２４は、高抵抗の状態及び低抵抗の状態の双方向に遷移する素子である。可変抵抗素子１２３及び可変抵抗素子１２４の一方が高抵抗の状態となり、他方が低抵抗の状態となる。可変抵抗素子１２３及び可変抵抗素子１２４の何れが高抵抗の状態かに基づいてデータの記憶が行われる。可変抵抗素子１２３及び可変抵抗素子１２４は、ＭＯＳトランジスタ１２１及びＭＯＳトランジスタ１２１を介してビット線に接続される。ＭＯＳトランジスタ１２１は、可変抵抗素子１２３とビット線ＢＬとの間に配置される。また、ＭＯＳトランジスタ１２２は、可変抵抗素子１２４とビット線ＢＬＢとの間に配置される。
　列切替え部６０は、ビット線ＢＬ及びビット線ＢＬＢ毎に配置されるアナログスイッチ回路を備える。図３のＭＯＳトランジスタ６１及び６２並びに反転ゲート６３は、アナログスイッチ回路を構成する。
　［メモリ装置の動作］
　図４Ａは、本開示の第１の実施形態に係るメモリ装置１の動作の一例を示す図である。同図は、メモリ装置１の動作の一例を表す真理値表である。同図において、「ＳＲＡＭ　Ｒｅａｄ」は、揮発性記憶部１１０からの読出しを表す。「ＳＲＡＭ　Ｗｒｉｔｅ」は、揮発性記憶部１１０への書込みを表す。「ＮＶ　Ｒｅａｄ」は、読出し回路３０が揮発性記憶部１１０のデータを読み出す動作である。「ＮＶ　Ｒｅｓｔｏｒｅ」は、不揮発性記憶部１２０に保存されたデータを揮発性記憶部１１０に戻すリストアの動作である。「ＮＶ　Ｓｔｏｒｅ」は、揮発性記憶部１１０のデータを不揮発性記憶部１２０に保存するストアの動作である。「ＮＶ　Ｉｎｉｔｉａｌ」は、所定のデータを不揮発性記憶部１２０に書き込む動作である。
　図４Ａの「ＣＥ」は、信号線ＣＥの値を表す。「ＷＥ」は、信号線ＷＥの値を表す。「ＮＣＶＣＥ」は、信号線ＮＶＣＥの値を表す。「ＧＳＲ１」は、信号線ＧＳＲ１の値を表す。「ＧＬＰＧ」は、信号線ＧＬＰＧの値を表す。「ＧＳＲ２」は、信号線ＧＳＲ２の値を表す。「ＣＴＲＬ」は、信号線ＣＴＲＬの値を表す。「ＮＶＩＮＩ」は、信号線ＮＶＩＮＩの値を表す。
　メモリ装置１では、「ＮＶ　Ｒｅａｄ」、「ＮＶ　Ｓｔｏｒｅ」及び「ＮＶ　Ｒｅｓｔｏｒｅ」を組み合わせた処理を行うことができる。この処理は、不揮発性記憶部制御部２０の制御に基づいて行われる。
　［組合せ処理］
　図４Ｂは、本開示の第１の実施形態に係るメモリ装置１の動作の一例を示す図である。同図の左は、「Ｓｔｏｒｅ　ｆｒｅｅ」の動作を表す。これは、不揮発性記憶部１２０のデータが揮発性記憶部１１０のデータと異なる場合にストアを行う動作である。まず、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅａｄ」を行う。これにより、揮発性記憶部１１０のデータが読出し回路３０に読み出される。この読み出されたデータは、読出し回路３０の内部の保持部（保持部２０７）に保持される。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅｓｔｏｒｅ」を行う。これにより、不揮発性記憶部１２０のデータが揮発性記憶部１１０にリストアされる。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅａｄ」を行う。これにより、不揮発性記憶部１２０に保持されていたデータが読出し回路３０に読み出される。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｓｔｏｒｅ」を行う。この際、読出し回路３０は、保持部２０７に保持されたデータと１つ前の「ＮＶ　Ｒｅａｄ」により読み出されたデータの比較を行い、それぞれのデータが異なる場合に、保持部２０７に保持されたデータを不揮発性記憶部１２０に書き込む。
　図４Ｂの右は、検証である「ｖｅｒｉｆｙ」の動作を表す。まず、不揮発性記憶部制御部２０は、「ＮＶ　Ｓｔｏｒｅ」を行う。これにより、揮発性記憶部１１０のデータが不揮発性記憶部１２０に保存される。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅａｄ」を行う。これにより、揮発性記憶部１１０に保持されていたデータが読出し回路３０に読み出されて保持される。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅｓｔｏｒｅ」を行う。これにより、不揮発性記憶部１２０のデータが揮発性記憶部１１０にリストアされる。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｒｅａｄ」を行う。これにより、揮発性記憶部１１０のデータが読出し回路３０に読み出されて保持される。次に、不揮発性記憶部制御部２０は、「ＮＶ　Ｓｔｏｒｅ」を行う。この際、読出し回路３０は、保持部２０７に保持されたデータと１つ前の「ＮＶ　Ｒｅａｄ」により読み出されたデータの比較を行い、それぞれのデータが異なる場合に、保持部２０７に保持されたデータを不揮発性記憶部１２０に書き込む。
　［読出し回路の構成］
　図５Ａは、本開示の第１の実施形態に係る読出し回路の構成例を示す図である。同図は、読出し回路３０の構成例を表す回路図である。前述のように、読出し回路３０は、不揮発性記憶部制御回路３１及びセンスアンプ３２を備える。
　不揮発性記憶部制御回路（ＮＶ　ｃｏｎｔｒｏｌ）３１は、保持部（Ｒｅａｄ　ｒｅｇｉｓｔｅｒ）２０７と、ＡＮＤゲート２０５及び２０６と、排他的ＯＲゲート２０４と、ＯＲゲート２０２及び２０３と、反転ゲート２０１と、不揮発性記憶部駆動回路（ＮＶ　ＤＲＶ）２１０とを備える。保持部２０７は、揮発性記憶部１１０から読み出されたデータを保持するものである。ＡＮＤゲート２０５及び２０６は、保持部２０７の出力及びセンスアンプ３２の出力の排他的ＯＲゲート２０４への入力を制御するものである。排他的ＯＲゲート２０４は、保持部２０７の出力及びセンスアンプ３２の出力が異なるかを判断するものである。ＯＲゲート２０３は、排他的ＯＲゲート２０４の出力信号の不揮発性記憶部駆動回路２１０への入力を制御するものである。
　不揮発性記憶部駆動回路２１０は、保持部２０７に保持されたデータをビット線ＢＬ及びビット線ＢＬＢに出力するものである。この不揮発性記憶部駆動回路２１０は、排他的ＯＲゲート２０４の出力に基づいてビット線ＢＬ及びビット線ＢＬＢへのデータの出力を行う。すなわち、不揮発性記憶部駆動回路２１０は、保持部２０７の出力及びセンスアンプ３２の出力が異なる場合にビット線ＢＬ及びビット線ＢＬＢに保持部２０７からのデータを出力する。不揮発性記憶部駆動回路２１０は、非反転ゲート２１１及び２１２と、反転ゲート２１３とを備える。
　ＯＲゲート２０２及び反転ゲート２０１は、信号線ＣＴＲＬＢの制御信号を生成するものである。
　図５Ｂは、本開示の第１の実施形態に係る読出し回路の動作の一例を示す図である。同図は、読出し回路３０の動作の一例を表す真理値表である。同図において、「ＳＡＯ」は、センスアンプ３２の出力信号を表す。「Ｒｅｇ＿Ｑ」は、保持部２０７の出力信号を表す。「ＮＶＩＮＩ」は、信号線ＮＶＩＮＩの信号を表す。「ＳＴＲＥＮ」は、ＯＲゲート２０３の出力を表す。
　［不揮発性記憶部駆動回路の構成］
　図６は、本開示の第１の実施形態に係る不揮発性記憶部駆動回路の構成例を示す図である。同図は、不揮発性記憶部駆動回路２１０に配置される非反転ゲート２１１の構成例を表す回路図である。非反転ゲート２１１は、ＭＯＳトランジスタ２２４及び２２５と、ＮＡＮＤゲート２２１と、反転ゲート２２２と、ＮＯＲゲート２２３とにより構成することができる。なお、非反転ゲート２１２も同様の構成を取ることができる。
　［揮発性記憶部の書込み及び読出し］
　図７は、本開示の第１の実施形態に係る揮発性記憶部の書込み及び読出しの一例を示す図である。同図は、図４Ａの「ＳＲＡＭ　Ｗｒｉｔｅ」及び「ＳＲＡＭ　Ｒｅａｄ」の動作を表すタイミングチャートである。
　また、図７の「ＣＫ」は、信号線ＣＫの信号を表す。「ＰＲＥ」は、信号線ＰＲＥの信号を表す。「ＷＲＥ」は、信号線ＷＲＥの信号を表す。「ＣＬ」は、信号線ＣＬの信号を表す。「ＷＬ」は、信号線ＷＬの信号を表す。「ＳＡＥ」は、信号線ＳＡＥの信号を表す。「ＢＬ」は、ビット線ＢＬの信号を表す。「ＢＬＢ」は、ビット線ＢＬＢの信号を表す。「ｄ」及び「ｄｂ」は、ラッチ回路の信号を表す。「Ｑ」は、信号線Ｑの信号を表す。なお、「ＢＬＢ」及び「ｄｂ」の信号を破線で記載した。
　揮発性記憶部１１０の書込み及び読出しは、一般的なＳＲＡＭと同様であり、プリチャージされたビット線に対してメモリセル１００の書込み及び読出しが行われる。また、列切替え部６０により選択された列のメモリセル１００に対して書込み及び読出しが行われる。揮発性記憶部制御部８０は、外部信号に基づいて各制御信号を生成する。
　［揮発性記憶部の一括読出し］
　図８は、本開示の第１の実施形態に係る揮発性記憶部の読出しの一例を示す図である。同図は、図４Ａの「ＮＶ　Ｒｅａｄ」の動作を表すタイミングチャートである。同図の「ＮＶ＿ＳＡＥ」は、信号線ＮＶ＿ＳＡＥの信号を表す。「ＳＡＯ」は、センスアンプ３２の出力信号を表す。「ＮＶ　Ｒｅａｄ」では選択したワードにおいて、センスアンプ３２の個数分だけ同時に読み出しを行い、データを保持部２０７に格納し、比較動作が出来る状態にする。この時、列切替え部６０は、全てオフ状態とし、短絡を防ぐ。不揮発性記憶部制御回路３１は、各制御信号を生成する。
　［リストア］
　図９は、本開示の第１の実施形態に係るリストアの一例を示す図である。同図は、図４Ａの「ＮＶ　Ｒｅｓｔｏｒｅ」の動作を表すタイミングチャートである。同図の「ＬＰＧ」は、信号線ＬＰＧの信号を表す。「ＧＳＲ１」は、信号線ＧＳＲ１の信号を表す。「ＳＲ１」は、信号線ＳＲ１の信号を表す。「ＮＶ　Ｒｅｓｔｏｒｅ」は、不揮発性記憶部１２０に保存されたデータを揮発性記憶部１１０に保存するリストアの動作であり、２つある可変抵抗素子１２３及び１２４の抵抗差を利用して行うことができる。また、リストアは１クロックサイクルで行うことができる。始めの半クロックサイクルで揮発性記憶部１１０の内部の電荷が抜かれ、次の半クロックサイクルで不揮発性記憶部１２０の可変抵抗素子１２３等の抵抗差から生じる揮発性記憶部１１０の内部の電圧差に基づいてラッチ回路に書き込まれる。また、リストアは選択したワード単位（複数ワードの選択も可能）で行うことができる。また、全ワードの同時リストアも可能である。
　［ストア］
　図１０は、本開示の第１の実施形態に係るストアの一例を示す図である。同図は、図４Ａの「ＮＶ　Ｉｎｉｔｉａｌ」によりストアを行う場合を表すタイミングチャートである。同図の「ＧＳＲ２」は、信号線ＧＳＲ２の信号を表す。「ＳＲ２」は、信号線ＳＲ２の信号を表す。「ＣＴＲＬ」は、信号線ＣＴＲＬの信号を表す。「Ｕｐｄａｔｅ」は、図５ＡのＵｐｄａｔｅ信号を表す。「Ｒｅｇ＿Ｑ」は、保持部２０７の出力（図５ＡのＲｅｇ＿Ｑ）を表す。「ＮＶＩＮＩ」は、信号線ＮＶＩＮＩの信号を表す。始めに「ＮＶ　Ｒｅａｄ」を行って揮発性記憶部１１０のデータを読み出す。次の「ＮＶ　Ｉｎｉｔｉａｌ」では、不揮発性記憶部１２０のデータの値に関わらず不揮発性記憶部１２０にストアが実行される。
　図１１は、本開示の第１の実施形態に係るストアの一例を示す図である。同図は、図４Ｂの「Ｓｔｏｒｅ　ｆｒｅｅ」の動作を表すタイミングチャートである。「ＮＶ　Ｒｅａｄ」、「ＮＶ　Ｒｅｓｔｏｒｅ」及び「ＮＶ　Ｒｅａｄ」により揮発性記憶部１１０及び不揮発性記憶部１２０のデータを読み出して比較を行い、両者のデータが異なる場合にストアの制御を行う。波形は揮発性記憶部１１０のデータが値「１」、不揮発性記憶部１２０のデータが値「０」の場合の例である。
　［効果］
　図１２Ａ及び１２Ｂは、従来の不揮発性メモリに係るストアの一例を示す図である。図１２Ａは、従来の不揮発メモリにおけるメモリセルアレイ１０、列切替え部６０、センスアンプ７２及び不揮発性記憶部制御回路３１の例を表したものである。なお、図１２Ａにおいて、「メモリセル」を「ＭＣ」と記載した。また、図１２Ａは、メモリセルアレイ１０の全ての列のメモリセル１００に対してベリファイを行う場合の例を表したものである。この従来例では、列切替え部６０で選択された列毎にしか読出しが出来ないため、メモリセル１００の数の回数だけ動作を繰り返す必要がある。
　図１２Ｂは、ベリファイの処理を表す流れ図である。ループ変数ｍｃの初期値は、値「０」である。まず、揮発性記憶部１１０のデータを読み出す（ステップＳ１０１）。次に、不揮発性記憶部１２０のデータを読出し回路３０に読み出す（ステップＳ１０２）。次に、不揮発性記憶部制御回路３１において揮発性記憶部１１０のデータ及び不揮発性記憶部１２０のデータの比較を行い、両者が異なる場合にストアを行う（ステップＳ１０３）。次に、ｍｃが２５５未満の場合には（ステップＳ１０４，Ｎｏ）、ｍｃに値１を加えて、ステップＳ１０１の処理に移行し、ｍｃが２５５以上の場合には（ステップＳ１０４，Ｙｅｓ）、処理を修了する。多重化数：４、ワードセス数：６４の場合、処理を２５６回繰り返す必要がある。
　図１３Ａ及び１３Ｂは、本開示の第１の実施形態に係るメモリ装置に係るストアの一例を示す図である。図１３Ａは、本開示のメモリ装置１におけるメモリセルアレイ１０、不揮発性記憶部制御回路３１、センスアンプ３２、列切替え部６０及びセンスアンプ７２の例を表したものである。図１３Ａにおいて、「ＮＶ　ｃｏｎｔｒｏｌ（不揮発性記憶部制御回路）」を「ＮＶ　ＣＴＲＬ」と記載した。また、「センスアンプ」を「ＳＡ」と記載した。図１３Ａでは、センスアンプ３２の数分だけ同時にメモリセル１００を読み出すことができる。かつ、ストア及びリストアもワード単位で行うことができる。
　図１３Ｂは、ベリファイの処理を表す流れ図である。まず、ワード単位で揮発性記憶部１１０のデータを読み出す（ステップＳ１１１）。次に、ワード単位で不揮発性記憶部１２０のデータを読出し回路３０に読み出す（ステップＳ１１２）。次に、不揮発性記憶部制御回路３１において揮発性記憶部１１０のデータ及び不揮発性記憶部１２０のデータの比較を行い、両者が異なる場合にワード単位でストアを行う（ステップＳ１１３）。次に、ｍｃが６３未満の場合には（ステップＳ１１４，Ｎｏ）、ｍｃに値１を加えてステップＳ１１１の処理に移行し、ｍｃが６３以上の場合には（ステップＳ１１４，Ｙｅｓ）、処理を修了する。多重化数：４、ワードセス数：６４の場合であっても、６４回の繰り返しでベリファイを完了することができる。
　このように、本開示の第１の実施形態のメモリ装置１は、メモリセルアレイ１０の列毎に読出し回路３０が配置されるため、メモリセル１００からの読出しをワード単位で一括して行うことができる。これにより、読出しの所要時間を短縮することができる。
　（２．第２の実施形態）
　メモリ装置１のバリエーションについて説明する。
　［メモリセルアレイの構成］
　図１４は、本開示の第２の実施形態に係るメモリセルアレイの構成例を示す図である。同図は、メモリセルアレイ１０の上下に配置されていたセンスアンプを共通化した例である。この共通化によりセンスアンプ３２の一つを「ＳＲＡＭ　Ｒｅａｄ」及び「ＮＶ　Ｒｅａｄ」の両方で使用する。但し、短絡が起こらないように切替え部（ＮＶ　Ｒｅａｄ　ＳＷ）７５を追加している。
　［メモリセルアレイの他の構成］
　図１５は、本開示の第２の実施形態に係るメモリセルアレイの他の構成例を示す図である。同図は、図３と同様に、メモリセルアレイ１０の上側に不揮発性記憶部制御回路３１及びセンスアンプ３２を配置する場合の例を表したものである。
　図１６は、本開示の第２の実施形態に係るメモリセルアレイの他の構成例を示す図である。同図は、メモリセルアレイ１０の下側に不揮発性記憶部制御回路３１及びセンスアンプ３２を配置する場合の例を表したものである。
　図１７は、本開示の第２の実施形態に係るメモリセルアレイの他の構成例を示す図である。同図は、センスアンプ３２の数のバリエーションを表したものである。本開示のメモリ装置１は、通常の揮発性記憶部１１０の読出しを行うセンスアンプ７２よりも多くのセンスアンプを備えていれば高速化が可能となる。同図に表したように、２列毎にセンスアンプ３２を配置することもできる。特にＩ／Ｏの数が多く、不揮発性記憶部１２０に同時にストア出来るビット数が、半導体チップに流せる電流値に制限される場合に、同図の構成は有効である。但し、この構成の場合、「ＮＶ　Ｒｅａｄ」の際の選択を行う切替え部（ＮＶ　Ｒｅａｄ　ＳＷ）７６が必要となる。
　［メモリセルの構成］
　図１８及び１９は、本開示の第２の実施形態に係るメモリセルの構成例を示す図である。図１８及び１９は、揮発性記憶部１１０を２ポート化する例を表したものである。
　なお、不揮発性記憶部１２０の可変抵抗素子１２３等には、ＭＴＪ（Magnetic　Tunnel　Junction）素子や抵抗変化型メモリ（ＲｅＲＡＭ）に用いられる素子を使用することができる。
　上述した以外のメモリ装置１の構成は本開示の第１の実施形態におけるメモリ装置１の構成と同様であるため、説明を省略する。
　（３．メモリシステムの構成）
　上述の第１の実施形態のメモリ装置１を使用するメモリシステム（メモリシステム４）について説明する。
　［メモリシステムの構成］
　図２０は、本開示に係る技術が適用され得るメモリシステムの構成例を示す図である。同図は、メモリシステム４の構成例を表すブロック図である。メモリシステム４は、インターフェイス部３と、メモリ装置制御部２と、メモリ装置１とを備える。なお、メモリシステム４は本開示の「電子機器」の一例である。
　インターフェイス部３は、ホストシステムとの間のやり取りを行うものである。
　メモリ装置制御部２は、ホストシステムからのコマンド等に基づいてメモリ装置１の書込みや読出しの制御を行うものである。このメモリ装置制御部２は、図１に表した各種の制御信号を生成し、メモリ装置１に対して出力する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成されるメモリセルアレイと、
　前記メモリセルアレイの列毎に配置されて当該列に含まれる前記メモリセルの前記揮発性記憶部からデータの読出しを行う複数の読出し回路と、
　前記メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御するメモリ制御部と
　を有するメモリ装置。
（２）
　前記複数の読出し回路は、前記複数の読出し回路がそれぞれ対応する前記メモリセルアレイの列における前記メモリセルアレイの特定の行の前記メモリセルの前記揮発性記憶部からの読出しを同時に行う前記（１）に記載のメモリ装置。
（３）
　前記読出し回路は、
　前記揮発性記憶部からデータを読み出すセンスアンプと、
　前記センスアンプが読み出したデータを保持する保持部を備え、当該保持部に保持されたデータを前記センスアンプが前記データを読み出した前記メモリセルの前記不揮発性記憶部に書き込む制御を行う不揮発性記憶部制御回路と
　を備える前記（１）又は（２）に記載のメモリ装置。
（４）
　前記不揮発性記憶部制御回路は、前記保持部に保持されたデータ及び前記センスアンプから入力されるデータが異なる場合に前記保持部に保持されたデータを前記不揮発性記憶部に書き込む制御を更に行う前記（３）に記載のメモリ装置。
（５）
　前記メモリ制御部は、前記メモリセルの前記不揮発性記憶部のデータを前記揮発性記憶部に書き込む制御を更に行う前記（１）から（４）の何れかに記載のメモリ装置。
（６）
　前記メモリセルアレイの列を選択する選択部を更に備える前記（１）から（５）の何れかに記載のメモリ装置。
（７）
　前記選択された列の何れかのメモリセルの前記揮発性記憶部のデータを読み出す第２のセンスアンプを更に備え、
　前記メモリ制御部は、前記第２のセンスアンプを介してデータを読み出す制御を行う
　前記（６）に記載のメモリ装置。
（８）
　前記読出し回路は、前記選択された列の何れかのメモリセルの前記揮発性記憶部のデータを更に読み出す前記（６）に記載のメモリ装置。
（９）
　ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成されるメモリセルアレイと、
　前記メモリセルアレイの列毎に配置されて当該列に含まれる前記メモリセルの前記揮発性記憶部からデータの読出しを行う複数の読出し回路と、
　前記メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御するメモリ制御部と
　を備えるメモリ装置と、
　前記メモリ装置を制御するメモリ装置制御部と
　を有する電子機器。
　１　メモリ装置
　４　メモリシステム
　１０　メモリセルアレイ
　２０　不揮発性記憶部制御部
　３０　読出し回路
　３１　不揮発性記憶部制御回路
　３２、７２　センスアンプ
　６０　列切替え部
　７０　揮発性記憶部読出し回路
　８０　揮発性記憶部制御部
　１００　メモリセル
　１１０　揮発性記憶部
　１１４、１１５　反転ゲート
　１２０　不揮発性記憶部
　１２３、１２４　可変抵抗素子
　２０７　保持部
　２１０　不揮発性記憶部駆動回路

Claims (9)

  1. 　ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成されるメモリセルアレイと、
    　前記メモリセルアレイの列毎に配置されて当該列に含まれる前記メモリセルの前記揮発性記憶部からデータの読出しを行う複数の読出し回路と、
    　前記メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御するメモリ制御部と
    　を有するメモリ装置。
  2. 　前記複数の読出し回路は、前記複数の読出し回路がそれぞれ対応する前記メモリセルアレイの列における前記メモリセルアレイの特定の行の前記メモリセルの前記揮発性記憶部からの読出しを同時に行う請求項１に記載のメモリ装置。
  3. 　前記読出し回路は、
    　前記揮発性記憶部からデータを読み出すセンスアンプと、
    　前記センスアンプが読み出したデータを保持する保持部を備え、当該保持部に保持されたデータを前記センスアンプが前記データを読み出した前記メモリセルの前記不揮発性記憶部に書き込む制御を行う不揮発性記憶部制御回路と
    　を備える請求項１に記載のメモリ装置。
  4. 　前記不揮発性記憶部制御回路は、前記保持部に保持されたデータ及び前記センスアンプから入力されるデータが異なる場合に前記保持部に保持されたデータを前記不揮発性記憶部に書き込む制御を更に行う請求項３に記載のメモリ装置。
  5. 　前記メモリ制御部は、前記メモリセルの前記不揮発性記憶部のデータを前記揮発性記憶部に書き込む制御を更に行う請求項１に記載のメモリ装置。
  6. 　前記メモリセルアレイの列を選択する選択部を更に備える請求項１に記載のメモリ装置。
  7. 　前記選択された列の何れかのメモリセルの前記揮発性記憶部のデータを読み出す第２のセンスアンプを更に備え、
    　前記メモリ制御部は、前記第２のセンスアンプを介してデータを読み出す制御を行う
    　請求項６に記載のメモリ装置。
  8. 　前記読出し回路は、前記選択された列の何れかのメモリセルの前記揮発性記憶部のデータを更に読み出す請求項６に記載のメモリ装置。
  9. 　ラッチ回路により記憶を行う揮発性記憶部及び可変抵抗素子により記憶を行う不揮発性記憶部を備えるメモリセルが２次元行列状に配置されて構成されるメモリセルアレイと、
    　前記メモリセルアレイの列毎に配置されて当該列に含まれる前記メモリセルの前記揮発性記憶部からデータの読出しを行う複数の読出し回路と、
    　前記メモリセルの揮発性記憶部におけるデータの書込み及び読出しを制御するメモリ制御部と
    　を備えるメモリ装置と、
    　前記メモリ装置を制御するメモリ装置制御部と
    　を有する電子機器。
PCT/JP2025/018836 2024-06-07 2025-05-26 メモリ装置及び電子機器 Pending WO2025253953A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024092927 2024-06-07
JP2024-092927 2024-06-07

Publications (1)

Publication Number Publication Date
WO2025253953A1 true WO2025253953A1 (ja) 2025-12-11

Family

ID=97960876

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/018836 Pending WO2025253953A1 (ja) 2024-06-07 2025-05-26 メモリ装置及び電子機器

Country Status (1)

Country Link
WO (1) WO2025253953A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110280073A1 (en) * 2010-05-12 2011-11-17 Industrial Technology Research Institute Non-volatile static random access memory and operation method thereof
JP2013030240A (ja) * 2011-07-27 2013-02-07 Toppan Printing Co Ltd 不揮発性メモリセルおよび不揮発性メモリ
JP2023040898A (ja) * 2021-09-10 2023-03-23 学校法人 芝浦工業大学 半導体装置及びメモリセル回路
JP2024032850A (ja) * 2020-02-10 2024-03-12 国立研究開発法人科学技術振興機構 記憶回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110280073A1 (en) * 2010-05-12 2011-11-17 Industrial Technology Research Institute Non-volatile static random access memory and operation method thereof
JP2013030240A (ja) * 2011-07-27 2013-02-07 Toppan Printing Co Ltd 不揮発性メモリセルおよび不揮発性メモリ
JP2024032850A (ja) * 2020-02-10 2024-03-12 国立研究開発法人科学技術振興機構 記憶回路
JP2023040898A (ja) * 2021-09-10 2023-03-23 学校法人 芝浦工業大学 半導体装置及びメモリセル回路

Similar Documents

Publication Publication Date Title
JP3547466B2 (ja) メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法
US10832746B2 (en) Non-volatile in-memory computing device
US5471430A (en) Test circuit for refresh counter of clock synchronous type semiconductor memory device
JP4331966B2 (ja) 半導体集積回路
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US5293347A (en) Semiconductor memory device having read/write operation improved in pipe line processing
US5384734A (en) Multiport memory device and an operation method thereof
US10740188B2 (en) Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device
US20120155200A1 (en) Memory device, memory system including the same, and control method thereof
US5493536A (en) Dual-port random access memory having memory cell controlled by write data lines and read enable line
US7508706B2 (en) Nonvolatile semiconductor memory device provided with data register for temporarily holding data in memory array
JP2705590B2 (ja) 半導体記憶装置
US20150332740A1 (en) Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources
EP2359369B1 (en) Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
CN101563675B (zh) 具有高写入并行度的用于快闪存储器的列冗余
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US6067270A (en) Multi-bank memory devices having improved data transfer capability and methods of operating same
US6330202B1 (en) Semiconductor memory device having write data line
KR0139305B1 (ko) 반도체 기억장치
JP2845187B2 (ja) 半導体記憶装置
US5481496A (en) Semiconductor memory device and method of data transfer therefor
US7151710B2 (en) Semiconductor memory device with data input/output organization in multiples of nine bits
WO2025253953A1 (ja) メモリ装置及び電子機器
US6487132B2 (en) Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations
US11862291B2 (en) Integrated counter in memory device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25819712

Country of ref document: EP

Kind code of ref document: A1