WO2025253770A1 - 表示装置 - Google Patents

表示装置

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WO2025253770A1
WO2025253770A1 PCT/JP2025/014222 JP2025014222W WO2025253770A1 WO 2025253770 A1 WO2025253770 A1 WO 2025253770A1 JP 2025014222 W JP2025014222 W JP 2025014222W WO 2025253770 A1 WO2025253770 A1 WO 2025253770A1
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transistor
drain
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pixel
display device
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崇 山崎
圭 木村
春樹 土屋
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • Embodiments of the present disclosure relate to display devices.
  • pixel circuits consisting of light-emitting elements and a drive circuit for driving the light-emitting elements are generally provided at positions corresponding to the intersections of scan lines extending across the display surface (hereinafter also referred to as the horizontal direction) and arranged in multiple rows in the vertical direction (hereinafter also referred to as the vertical direction) of the display surface, and data lines (signal lines) extending along the vertical direction and arranged in multiple rows in the horizontal direction.
  • One pixel circuit corresponds to one pixel or subpixel.
  • the on/off of active elements (transistors, etc.) provided in the drive circuit within the pixel circuit is appropriately controlled, thereby controlling the light emission of the light-emitting elements in the pixel circuit.
  • Display devices using organic light-emitting diodes (OLEDs) as light-emitting elements have been developed as display devices driven by the active matrix method (for example, see Patent Document 1).
  • the display surface of a display device driven by the active matrix method is composed of multiple pixel circuits arranged in a matrix.
  • parasitic capacitance is formed between the active region of the diffusion layer in one pixel circuit and the active region of the diffusion layer in another adjacent pixel circuit, raising concerns that coupling may occur between the active regions via this parasitic capacitance.
  • the operation of one pixel circuit affects the operation of other adjacent pixel circuits, which can result in the desired emission brightness not being achieved and may lead to a deterioration in display quality.
  • this disclosure aims to provide a display device that can further improve display quality.
  • a light-emitting element a capacitor for storing the luminance signal as a voltage; a first transistor that supplies a current corresponding to the luminance signal to the light emitting element; a second transistor for supplying and holding the luminance signal; a third transistor that initializes a voltage applied to the light-emitting element; a fourth transistor that controls a current flowing through the first transistor to thereby control light emission of the light emitting element; a plurality of pixel circuits each having The channels of the pair of transistors of the same type included in the two adjacent pixel circuits are arranged side by side so that the directions of current flow are opposite to each other;
  • a display device is provided in which the drain of one transistor of the pair and the source of the other transistor face each other across an inter-element isolation region.
  • each transistor of the pair is provided to protrude toward the opposing pixel circuit,
  • the pairs may be arranged side by side in a direction substantially perpendicular to the direction in which the adjacent pixel circuits are adjacent to each other.
  • the pixel circuit is a pixel circuit of one sub-pixel among a plurality of sub-pixels included in one pixel,
  • the pair may be arranged so as to fit within the width of one of the sub-pixels in a direction substantially perpendicular to the direction in which the adjacent pixel circuits adjoin.
  • the direction of current flow in the channel of the first transistor and the direction of current flow in the channel of the third transistor may be substantially the same.
  • the channel width on the source side of the first transistor may be different from the channel width on the channel side of the first transistor.
  • the channels of the same type of transistors may be arranged side by side so that the current flows in the same direction.
  • the pair may be the third transistor pair.
  • the pair may be the fourth transistor pair.
  • the gates of the same type of transistors as the pair may be interconnected gates that are connected across multiple pixel circuits.
  • the device may further include a contact electrically connected to the connection gate at an end of the connection gate.
  • a display panel having a plurality of pixels each including the pixel circuit;
  • the contact may be electrically connected to the connecting gate at an edge of the display panel.
  • Each transistor in the pair may have one diffusion layer to which a fixed potential is supplied.
  • the diffusion layer to which the fixed potential is supplied may be adjacent to the diffusion layer of the first transistor via an inter-element isolation region.
  • the direction of current flow in the channel of the first transistor and the direction of current flow in the channel of the third transistor may differ by approximately 90°.
  • the two adjacent pixel circuits comprising the pair may be arranged in a mirror-inverted manner.
  • FIG. 1 is a schematic diagram illustrating an overall configuration of a display device according to an embodiment of the present invention.
  • 2 is a schematic diagram showing in more detail the configuration of a pixel section, a scanning section, and a selection section shown in FIG. 1.
  • FIG. 3 is a schematic diagram showing a configuration of a pixel circuit shown in FIG. 2 .
  • FIG. 2 is a circuit diagram showing an example of parasitic capacitance generated in a pixel circuit.
  • FIG. 1 is a layout diagram showing an example of the configuration of a general pixel circuit.
  • FIG. 1 is a cross-sectional view showing an example of the configuration of a general pixel circuit.
  • FIG. 2 is a layout diagram showing an example of the configuration of a pixel circuit according to the first embodiment.
  • FIG. 10 is a layout diagram showing an example of the configuration of a pixel circuit according to a second embodiment.
  • FIG. 11 is a layout diagram showing an example of the configuration of a pixel circuit according to a third embodiment.
  • FIG. 10 is a circuit diagram showing an example of the configuration of a pixel circuit according to a third embodiment.
  • FIG. 10 is a layout diagram showing an example of the configuration of a pixel circuit according to a fourth embodiment.
  • FIG. 13 is a layout diagram showing an example of the configuration of a pixel circuit according to a first modified example of the fourth embodiment.
  • FIG. 13 is a layout diagram showing an example of the configuration of a pixel circuit according to a fifth embodiment.
  • FIG. 13 is a layout diagram showing an example of the configuration of a pixel circuit according to a sixth embodiment.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 1 is an external view of a head-mounted display that is an application example 1 of a display system (electronic device).
  • FIG. 10 is an external view of a head-mounted display, which is a second application example of the display system (electronic device).
  • FIG. 11 is a front view of a digital camera that is a third application example of a display system (electronic device).
  • FIG. 2 is a rear view of the digital camera.
  • FIG. 11 is an external view of a television device that is a fourth application example of the display system (electronic device).
  • FIG. 10 is an external view of a smartphone as a fifth application example of the display system (electronic device).
  • FIG. 11 is a diagram showing the interior of a vehicle as seen from the rear of the vehicle, which is an application example 6 of a display system (electronic device).
  • FIG. 2 is a view of the interior of the vehicle as seen from the left rear of the vehicle.
  • FIG. 1 is a schematic diagram showing the overall configuration of the display device according to the present embodiment.
  • Figure 2 is a schematic diagram showing in more detail the configurations of the pixel unit, scanning unit, and selection unit shown in Figure 1.
  • the display device 1 is configured by arranging a pixel section 20, a scanning section 30, and a selection section 40 on a display panel 10.
  • the pixel section 20 is configured by arranging a plurality of pixel circuits 210 in a matrix.
  • the "pixel circuit 210" shown in FIG. 2 indicates the portion of the pixel circuit 210 excluding the wiring layer.
  • the pixel circuit 210 can be configured by connecting each wiring (such as wiring extending from the scanning section 30 and selection section 40, described below, and power supply line 332) to the "pixel circuit 210" shown in FIG. 2.
  • these wirings can be provided in common to a plurality of pixel circuits 210, but can also constitute part of the pixel circuit 210. Therefore, in FIG. 2, the portion of the pixel circuit 210 excluding the wiring layer is shown as the pixel circuit 210 for convenience. In this specification, when the pixel circuit 210 is referred to, it may refer, for convenience, to only the portion excluding the wiring layer.
  • One pixel circuit 210 corresponds to one sub-pixel.
  • the display device 1 is a display device capable of color display, and one pixel, which is the unit that forms a color image, is made up of multiple sub-pixels. Specifically, one pixel is made up of three sub-pixels: one that emits red light, one that emits green light, and one that emits blue light.
  • the colors (R, G, B) corresponding to each sub-pixel are written on each pixel circuit 210 as a simulation.
  • the pixel section 20 corresponds to the display surface of the display device 1.
  • the combination of sub-pixels that make up one pixel is not limited to the combination of sub-pixels of the three primary colors of RGB.
  • the display device 1 may be configured so that there are no sub-pixels, and one pixel circuit 210 corresponds to one pixel.
  • the display device 1 does not have to be capable of color display, and may be capable of monochrome display.
  • the scanning unit 30 is arranged on one side of the pixel unit 20 in the horizontal direction.
  • a plurality of wirings arranged in a vertical direction extend from the scanning unit 30 in the horizontal direction toward the pixel unit 20.
  • the scanning unit 30 is composed of a write scanning unit 301, a first drive scanning unit 311, and a second drive scanning unit 321.
  • a plurality of scanning lines 302 extend from the write scanning unit 301 toward each row of the pixel circuits 210
  • a plurality of first drive lines 312 extend from the first drive scanning unit 311 toward each row of the pixel circuits 210
  • a plurality of second drive lines 322 extend from the second drive scanning unit 321 toward each row of the pixel circuits 210.
  • These multiple wirings are connected to each pixel circuit 210.
  • the write scanning unit 301, first drive scanning unit 311, and second drive scanning unit 321 control the operation of each pixel circuit 210 so that a desired image can be displayed across the entire display surface by appropriately changing the potential of these multiple wirings. Details of the connection between the scanning lines 302, first drive lines 312, and second drive lines 322 and the pixel circuits 210, as well as the functions of the write scanning unit 301, first drive scanning unit 311, and second drive scanning unit 321, will be described later with reference to FIG. 3.
  • the selection unit 40 is disposed on one side of the pixel unit 20 in the vertical direction. From the selection unit 40, multiple wirings arranged in the horizontal direction extend vertically toward the pixel unit 20. Specifically, as shown in FIG. 2, the selection unit 40 is composed of a signal output unit 401. Multiple signal lines 402 extend from the signal output unit 401 toward each column of pixel circuits 210. These multiple signal lines 402 are connected to each pixel circuit 210 in the pixel unit 20. The signal output unit 401 controls the operation of each pixel circuit 210 by appropriately changing the potential of these multiple signal lines 402 so that the desired image can be displayed across the entire display surface. Details of the connection between the signal lines 402 and pixel circuits 210, and the function of the signal output unit 401 will be described later with reference to FIG. 3.
  • wiring extending horizontally from the scanning unit 30 is provided to correspond to each row of the pixel circuits 210 arranged in a matrix, and is connected to each pixel circuit 210. Furthermore, wiring extending vertically from the selection unit 40 is provided to correspond to each column of the pixel circuits 210 arranged in a matrix, and is connected to each pixel circuit 210. The scanning unit 30 and selection unit 40 then appropriately change the potential of these multiple wirings, thereby controlling the operation of each pixel circuit in the pixel unit 20.
  • Fig. 3 is a schematic diagram showing the configuration of the pixel circuit 210 shown in Fig. 2.
  • Fig. 3 shows the circuit configuration of one pixel circuit 210 out of the multiple pixel circuits 210 shown in Fig. 2, and also shows the connection state of a scanning line 302, a first drive line 312, a second drive line 322, and a signal line 402 to the pixel circuit 210.
  • Fig. 3 shows, for example, an example of a pixel circuit of a micro OLED (M-OLED).
  • M-OLED micro OLED
  • the pixel circuit 210 is composed of an organic light-emitting diode 211, which is a light-emitting element, and a drive circuit that drives the organic light-emitting diode 211 by passing a current through the organic light-emitting diode 211.
  • the drive circuit is composed of four transistors, which are active elements (drive transistor Drv, sampling transistor WS, light-emitting control transistor DS, and auto-zero transistor AZ), and capacitive elements (storage capacitor Cs and auxiliary capacitor Csub).
  • the pixel circuit 210 is composed of these elements connected to various wirings (the above-mentioned scanning line 302, first drive line 312, second drive line 322, and signal line 402, as well as the power supply line 332 described below, etc.).
  • the organic light-emitting diode 211 may be an organic light-emitting diode having a general structure.
  • the drive transistor Drv, sampling transistor WS, light-emission control transistor DS, and auto-zero transistor AZ are P-channel four-terminal (source/gate/drain/backgate) transistors formed on a semiconductor such as silicon, and their structure may be similar to that of a general P-channel four-terminal transistor. Therefore, detailed explanations of the structures of the organic light-emitting diode 211, drive transistor Drv, sampling transistor WS, light-emission control transistor DS, and auto-zero transistor AZ will be omitted here.
  • a cathode electrode of the organic light-emitting diode 211 is connected to a common power supply line 331 (potential: V CATH ) provided in common to all pixel circuits 210 in the pixel section 20.
  • An anode electrode of the organic light-emitting diode 211 is connected to a drain electrode of the drive transistor Drv.
  • the drain electrode of the light-emitting control transistor DS is connected to the source electrode of the drive transistor Drv, and the source electrode of the light-emitting control transistor DS is connected to the power supply line 332 (potential: VCCP, VCCP is the power supply potential).
  • the gate electrode of the drive transistor Drv is connected to the drain electrode of the sampling transistor WS, and the source electrode of the sampling transistor WS is connected to the signal line 402.
  • the sampling transistor WS conductive
  • a potential corresponding to the potential of the signal line 402 is applied to the gate electrode of the drive transistor Drv (the potential of the signal line 402 is written), and the drive transistor Drv is made conductive.
  • the light-emission control transistor DS conductive
  • a potential corresponding to the signal potential VCCP is applied to the source electrode of the drive transistor Drv, and a drain-source current I ds is generated in the drive transistor Drv, driving the organic light-emitting diode 211.
  • the magnitude of the drain-source current I ds changes depending on the gate potential V g of the drive transistor Drv, and therefore the light emission brightness of the organic light-emitting diode 211 is controlled depending on the gate potential V g of the drive transistor Drv, i.e., the potential of the signal line 402 written by the sampling transistor WS.
  • the drive transistor Drv has a function of driving the organic light-emitting diode 211 by its drain-source current Ids .
  • the sampling transistor WS has a function of writing the potential of the signal line 402 to the pixel circuit 210 by controlling the gate voltage of the drive transistor Drv in accordance with the potential of the signal line 402, that is, by controlling the on/off of the drive transistor Drv (that is, by sampling the pixel circuit 210 that writes the potential of the signal line 402).
  • the light-emission control transistor DS has a function of controlling the drain-source current Ids of the drive transistor Drv by controlling the potential of the source electrode of the drive transistor Drv, and thereby controlling whether the organic light-emitting diode 211 emits light or not.
  • the storage capacitor Cs is connected between the gate electrode of the driving transistor Drv (i.e., the drain electrode of the sampling transistor WS) and the source electrode of the driving transistor Drv. In other words, the storage capacitor Cs holds the gate-source voltage Vgs of the driving transistor Drv.
  • the auxiliary capacitor Csub is connected between the source electrode of the driving transistor Drv and the power supply line 332. The auxiliary capacitor Csub acts to suppress fluctuations in the source potential of the driving transistor Drv when the potential of the signal line 402 is written.
  • the signal output unit 401 writes the potential of the signal line 402 (signal line voltage Data) to the pixel circuit 210 by appropriately controlling the potential of the signal line 402 (specifically, as described above, the potential of the signal line 402 is written to the pixel circuit 210 selected by the sampling transistor WS).
  • the signal output unit 401 selectively outputs a signal voltage V sig corresponding to a video signal, a first reference voltage V ref , and a second reference voltage V ofs via the signal line 402.
  • the first reference voltage V ref is a reference voltage for reliably extinguishing the organic light-emitting diode 211.
  • the second reference voltage V ofs is a voltage that serves as a reference for the signal voltage V sig corresponding to the video signal (for example, a voltage corresponding to the black level of the video signal), and is used when performing a threshold correction operation, which will be described later.
  • a scanning line 302 is connected to the gate electrode of the sampling transistor WS.
  • the write scanning unit 301 controls the on/off of the sampling transistor WS by changing the potential (scanning line voltage) of the scanning line 302, and executes a process of writing the potential of the signal line 402 (e.g., signal voltage V sig corresponding to a video signal) to the pixel circuit 210.
  • a plurality of scanning lines 302 extend to each row of a plurality of pixel circuits 210 arranged in a matrix.
  • the write scanning unit 301 sequentially supplies a scanning line voltage of a predetermined value to the plurality of scanning lines 302, thereby scanning each pixel circuit 210 in sequence row by row.
  • a plurality of signal lines 402 are actually extended to each column of a plurality of pixel circuits 210 arranged in a matrix.
  • the signal voltage V sig , the first reference voltage V ref , and the second reference voltage V ofs corresponding to the video signal alternatively output from the signal output unit 401 are written to each pixel circuit 210 via the plurality of signal lines 402 in units of pixel rows selected by scanning by the write scanning unit 301.
  • the signal output unit 401 writes the potential of the signal lines 402 in units of rows.
  • a first drive line 312 is connected to the gate electrode of the light-emitting control transistor DS.
  • the first drive scanning unit 311 controls the on/off of the light-emitting control transistor DS by changing the potential (first drive line voltage) of the first drive line 312, and performs the process of controlling the light-emitting/non-light-emitting of the organic light-emitting diode 211 described above.
  • multiple first drive lines 312 are extended to each row of multiple pixel circuits 210 arranged in a matrix.
  • the first drive scanning unit 311 controls the light-emitting/non-light-emitting of each pixel circuit 210 appropriately by sequentially supplying a predetermined value of first drive line voltage to the multiple first drive lines 312 in synchronization with scanning by the write scanning unit 301.
  • the source electrode of the auto-zero transistor AZ is connected to the anode electrode of the organic light-emitting diode 211.
  • the drain electrode of the auto-zero transistor AZ is connected to the ground line 333 (potential: VSSP, VSSP is ground potential).
  • the current path formed by the auto-zero transistor AZ causes the current flowing through the drive transistor Drv during the non-light-emitting period of the organic light-emitting diode 211 to flow to the ground line 333.
  • a threshold correction operation is performed to correct the threshold voltage Vth of the drive transistor Drv, and a threshold correction preparation operation is also performed as a preliminary step to the threshold correction operation.
  • this threshold correction preparation operation an operation is performed to initialize the gate potential Vg and source potential Vs of the drive transistor Drv, and as a result, the gate-source voltage Vgs of the drive transistor Drv becomes larger than the threshold voltage Vth of the drive transistor Drv. This is because the threshold correction operation cannot be performed normally unless the gate-source voltage Vgs of the drive transistor Drv is made larger than the threshold voltage Vth of the drive transistor Drv.
  • a current circuit using the auto-zero transistor AZ described above is provided to prevent this phenomenon. This causes the current from the drive transistor Drv to flow into this current circuit rather than into the organic light-emitting diode 211, making it possible to prevent the organic light-emitting diode 211 from emitting light unintentionally.
  • a second drive line 322 is connected to the gate electrode of the auto-zero transistor AZ.
  • the second drive scanning unit 321 controls the on/off of the auto-zero transistor AZ by changing the potential of the second drive line 322 (second drive line voltage).
  • the second drive scanning unit 321 appropriately changes the second drive line voltage to perform at least a threshold correction preparation operation during the non-emission period, more specifically, during the period when the gate-source voltage Vgs of the drive transistor Drv is greater than the threshold voltage Vth of the drive transistor Drv, thereby turning on the auto-zero transistor AZ and opening the above-mentioned current circuit.
  • multiple second drive lines 322 are extended to each row of the multiple pixel circuits 210 arranged in a matrix.
  • the second drive scanning unit 321 synchronizes with the scanning by the write scanning unit 301 and sequentially supplies a predetermined value of second drive line voltage to the plurality of second drive lines 322, thereby appropriately controlling the drive of the auto-zero transistor AZ so that the auto-zero transistor AZ is in a conductive state during the above-mentioned period.
  • write scanning unit 301 can be configured using known techniques with various circuits that can achieve the above-mentioned functions, such as shift register circuits, and therefore detailed explanations of their circuit configurations will be omitted here.
  • FIG. 4 is a circuit diagram showing an example of the parasitic capacitance Cp generated in the pixel circuit 210. As shown in FIG. 4
  • the parasitic capacitance Cp shown in Figure 4 may form in the diffusion layer connected to the organic light-emitting diode 211 and anode electrode of an adjacent pixel circuit 210.
  • the parasitic capacitance Cp may cause the pixel circuit 210 to malfunction. Details of the parasitic capacitance Cp will be explained later with reference to Figures 5 and 6.
  • Pixel circuit layout The layout of the diffusion layer, which is the layer in which each transistor of the pixel circuit 210 according to the present embodiment is formed, will be described below. Here, in order to clarify the effects obtained by the layout according to the present embodiment, a general existing layout will first be described.
  • Fig. 5 is a top view schematically showing an example of the layout when the diffusion layer of the pixel circuit 210 according to this embodiment is configured in a general layout.
  • a plurality of pixel circuits 210 are arranged in a matrix in the pixel section 20 of the display device 1, but for the sake of explanation, Fig. 5 illustrates the layout of pixel circuits 210 corresponding to three adjacent pixels. Note that Fig. 5 shows the layout of a portion of the pixel circuit 210.
  • each transistor of the pixel circuit 210 is formed on a silicon substrate (the pixel circuit 210 is formed on a so-called silicon backplane).
  • Figure 5 shows a simplified layout of the diffusion layer, with the active regions of the diffusion layer corresponding to the source and drain regions of each transistor constituting the pixel circuit 210 and the gate regions that function as the gate electrodes of each transistor being represented by different hatching.
  • the unhatched regions within the subpixel are isolation regions in which oxide is formed by various well-known methods, such as STI (Shallow Trench Isolation) or LOCOS (Local Oxidation of Silicon).
  • the drain region of the drive transistor Drv and the source region of the auto-zero transistor AZ are connected to the anode electrode of the organic light-emitting diode 211 formed above the transistor layer shown (see also Figure 3 above).
  • Figure 5 is a layout diagram showing an example of the configuration of a typical pixel circuit 210.
  • Figure 6 is a cross-sectional view showing an example of the configuration of a typical pixel circuit 210.
  • Figure 6 is a cross-sectional view corresponding to the cross section shown by line A-A in Figure 5.
  • Figure 5 shows the drive transistors Drv (three drive transistors Drv1 to Drv3) and auto-zero transistors AZ (three auto-zero transistors AZ1 to AZ3) of the pixel circuits 210.
  • Organic light-emitting diodes 211 are connected to the diffusion layer on the drain side (D side) of the drive transistor Drv, and different voltages are applied to each pixel circuit 210 depending on the desired brightness.
  • a parasitic capacitance Cp is formed in the diffusion layer connected to the organic light-emitting diodes 211 and anodes of adjacent pixel circuits 210.
  • Figure 6 shows the parasitic capacitance Cp in the inter-element isolation region (insulating layer 520, such as STI) that separates the diffusion layers 510 on the S side of the auto-zero transistors AZ, but the parasitic capacitance between the organic light-emitting diodes 211 and the diffusion layer connected to the anodes is also formed in the substrate and wiring layer.
  • insulating layer 520 such as STI
  • Fig. 7 is a top view that schematically shows an example of the layout of the diffusion layer of the pixel circuit 210 according to this embodiment.
  • Fig. 7 is a layout diagram showing an example of the configuration of the pixel circuit 210 according to the first embodiment.
  • Fig. 8 is a cross-sectional view showing an example of the configuration of the pixel circuit 210 according to the first embodiment.
  • Fig. 8 is a cross-sectional view corresponding to the cross section shown by the line BB in Fig. 7.
  • Pairs of transistors (of the same type) with the same function in adjacent pixel circuits 210 are arranged side by side so that their channel currents flow in opposite directions.
  • the autozero transistors AZ are arranged so that the channel current of the autozero transistor AZ2 flows in the opposite direction to that of the autozero transistors AZ1 and AZ3.
  • pairs of transistors of the same type are pairs of autozero transistors AZ arranged horizontally on the page in Figure 7.
  • Parasitic capacitances Cp1, Cp2, Cp3, and Cp4 are formed between the organic light-emitting diodes 211 and the diffusion layers connected to the anodes of adjacent pixel circuits 210, and coupling can prevent the D-side diffusion layer of the drive transistor Drv2 from achieving the desired potential. For example, even though a low potential needs to be maintained when the organic light-emitting diode 211 is not emitting light, coupling can increase the potential of the D-side diffusion layer of the drive transistor Drv2 when the organic light-emitting diode 211 of an adjacent pixel is emitting light.
  • the potential of the D-side diffusion layer of the drive transistor Drv2 is prevented from rising via the parasitic capacitance Cp7 formed between the D-side diffusion layer of the auto-zero transistor AZ2, to which a fixed potential (e.g., VSSP) is applied, and the D-side diffusion layer of the drive transistor Drv2.
  • a fixed potential e.g., VSSP
  • the drain of one transistor in the pair and the source of the other transistor face each other across an element isolation region (e.g., an insulating layer 520 such as STI).
  • an element isolation region e.g., an insulating layer 520 such as STI.
  • the drain of auto-zero transistor AZ2 is fixed to the potential of VSSP.
  • the drain of auto-zero transistor AZ2 is adjacent to the drain of drive transistor Drv and the like via an inter-element isolation region.
  • the drain of auto-zero transistor AZ2 forms parasitic capacitances Cp5, Cp6, Cp7, Cp8, and Cp9 with the source of auto-zero transistor AZ1, the drain of drive transistor Drv1, the drain of drive transistor Drv2, the drain of drive transistor Drv3, and the source of auto-zero transistor AZ3, respectively.
  • Parasitic capacitances Cp5, Cp6, Cp7, Cp8, and Cp9 suppress fluctuations in the drain voltage of drive transistor Drv2 caused by parasitic capacitances Cp1, Cp2, Cp3, and Cp4.
  • the channels of a pair of transistors of the same type (e.g., auto-zero transistor AZ) in adjacent pixel circuits 210 are arranged side by side so that the current flows in opposite directions.
  • the drain of one transistor of the pair and the source of the other transistor face each other across an inter-element isolation region.
  • the organic light-emitting diode 211 which is a light-emitting element, is not limited to this and may be, for example, an LED used in a micro LED (Light Emitting Diode) display.
  • the first embodiment no well tap is provided, and it is possible to prevent the potential of the diffusion layer from changing via parasitic capacitance. Therefore, it is possible to improve display quality without hindering higher resolution.
  • Second Embodiment 9 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to the second embodiment.
  • the arrangement of the auto-zero transistor AZ is different from that in the first embodiment.
  • the pair of identical transistors is the pair of auto-zero transistors AZ arranged vertically on the page in Figure 9.
  • the direction of current flow in the channel of the drive transistor Drv and the direction of current flow in the channel of the auto-zero transistor AZ differ by approximately 90°.
  • Mirror inversion is a high-definition technology.
  • auto-zero transistors AZ such as auto-zero transistor AZ1 and auto-zero transistor AZ2, are arranged so that channel current flows in opposite directions between vertically adjacent pixel circuits 210.
  • the arrangement of the auto-zero transistor AZ may be changed.
  • the display device 1 according to the second embodiment can achieve the same effects as the first embodiment.
  • Fig. 10 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to the third embodiment.
  • Fig. 11 is a circuit diagram showing an example of the configuration of a pixel circuit 210 according to the third embodiment.
  • the arrangement of the auto-zero transistor AZ is different from that in the second embodiment.
  • the pair of transistors of the same type is a pair of auto-zero transistors AZ that are respectively included in pixel circuits 210 that are adjacent in the vertical direction of the paper surface of Figure 10.
  • Each transistor in a pair is arranged to protrude toward the opposing pixel circuit 210.
  • the pairs are arranged side by side in a direction approximately perpendicular to the direction in which adjacent pixel circuits 210 adjoin.
  • the direction of current flow in the channel of the drive transistor Drv and the direction of current flow in the channel of the auto-zero transistor AZ are approximately the same.
  • the drive transistor Drv and auto-zero transistor AZ of the same pixel circuit 210 are arranged so that the directions of their channel currents flow are rotated by 90 degrees from each other.
  • the drive transistor Drv and auto-zero transistor AZ of the same pixel circuit 210 are arranged so that the directions of their channel currents flow are aligned, while the channel currents of the auto-zero transistors AZ are arranged in opposite directions in vertically adjacent pixel circuits 210 in a mirror-inverted manner.
  • the width of the auto-zero transistor AZ is narrowed and protrudes into the area where the other pixel circuit 210 is formed, thereby maintaining the width of the pixel circuit 210.
  • the potential of the S-side diffusion layers of auto-zero transistor AZ1 and auto-zero transistor AZ4 is prevented from becoming an unintended potential via parasitic capacitances Cp1 and Cp2 formed between the D-side diffusion layer of auto-zero transistor AZ4, to which a fixed potential (e.g., VSSP) is applied, and the S-side diffusion layers of auto-zero transistor AZ1 and auto-zero transistor AZ4, which are connected to organic light-emitting diode 211 and the anode.
  • a fixed potential e.g., VSSP
  • the auto-zero transistor AZ may not require high driving capability.
  • the channel width of the auto-zero transistor AZ can be reduced and the auto-zero transistors AZ can be arranged side by side in the horizontal direction of the paper in Figure 10. This allows the two pixel circuits 210 arranged side by side in the vertical direction of the paper in Figure 10 to be arranged closer together in the vertical direction of the paper. This allows for even higher resolution.
  • the pixel circuit 210 may be the pixel circuit of one of multiple subpixels included in one pixel.
  • One pixel includes, for example, three subpixels of red, blue, and green.
  • Three subpixels (pixel circuits 210) lined up in the horizontal direction of the paper in Figure 10 constitute one pixel.
  • Two pairs of auto-zero transistors AZ of two pixel circuits 210 lined up in the vertical direction of the paper are arranged so that they fit within the width of one subpixel in the horizontal direction of the paper (a direction approximately perpendicular to the adjoining direction of adjacent pixel circuits 210).
  • the arrangement of the auto-zero transistor AZ may be changed.
  • the display device 1 according to the third embodiment can achieve the same effects as the second embodiment.
  • (Fourth embodiment) 12 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to the fourth embodiment.
  • the channel width of the drive transistor Drv is different from that of the third embodiment.
  • FIG. 12 also shows a portion of the upper layer wiring W connected to the ground line 333.
  • the channel width on the source side of the drive transistor Drv is different from the channel width on the channel side of the drive transistor Drv.
  • the channel width on the source side of the drive transistor Drv is larger than the channel width on the channel side of the drive transistor Drv.
  • the channel width of the drive transistor Drv is narrower on the drain side than on the source side. This reduces the parasitic capacitance of the drive transistor Drv, resulting in a pixel circuit 210 that is robust to front-plane characteristics.
  • the distance between the gate electrode of the drive transistor Drv1 and the drain diffusion layer of the auto-zero transistor AZ2 is determined by the sum (D1 + D2) of the distance D1 between the gate poly electrode (G) and the edge of the active area and the distance D2 between the active areas.
  • the distance is determined only by the distance D3 between the gate poly electrode (G) and the active area, which further reduces misalignment and enables higher transistor integration.
  • the pixel circuit 210 can be made more compact.
  • the drain-side diffusion layer of the drive transistor Drv is recessed below the gate poly electrode, which makes it easier to suppress coupling between the drain-side diffusion layers of adjacent pixel circuits 210.
  • the channel width of the drive transistor Drv may be changed.
  • the display device 1 according to the fourth embodiment can achieve the same effects as the third embodiment.
  • FIG. 13 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to a first modified example of the fourth embodiment.
  • the arrangement of the auto-zero transistor AZ is different from that of the fourth embodiment.
  • FIG. 13 also shows a portion of the upper layer wiring W connected to the ground line 333.
  • the channel width of the drive transistor Drv is changed, as explained in the fourth embodiment.
  • the channel width of the drive transistor Drv does not have to be changed.
  • the channels of the same type of transistors are arranged side by side so that the current flows in the same direction.
  • the channels of the auto-zero transistors AZ are arranged side by side so that the current flows in the same direction.
  • the diffusion layer on the drain side of the auto-zero transistor AZ, to which a fixed potential is applied, may be adjacent, with emphasis on the wiring layout of the wiring layer.
  • the wiring layer is, for example, a layer above the layer shown in Figure 13.
  • the wiring in the wiring layer is arranged in the left-right direction of Figure 13.
  • the wiring in the wiring layer is, for example, the upper layer wiring W connected to the ground line 333.
  • the wiring in the wiring layer is also connected to a contact (via) that is connected to the drain of the auto-zero transistor AZ. Therefore, the wiring in the wiring layer is arranged to extend in a zigzag pattern so as to pass through the drain of the auto-zero transistor AZ when viewed perpendicular to the plane of Figure 13.
  • the wiring in the wiring layer (e.g., the upper layer wiring W) is arranged so that it makes a zigzag bend for every auto-zero transistor AZ.
  • the wiring in the wiring layer is arranged so that it makes a zigzag bend for every two auto-zero transistors AZ. This reduces the number of bends in the wiring in the wiring layer, further simplifying the wiring layout.
  • the arrangement of the auto-zero transistor AZ may be changed.
  • the display device 1 according to the first modified example of the fourth embodiment can achieve the same effects as the fourth embodiment.
  • Fifth Embodiment 14 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to the fifth embodiment.
  • the fifth embodiment differs from the fourth embodiment in that the gate electrodes of the auto-zero transistors AZ are connected together.
  • the channel width of the drive transistor Drv is changed, as described in the fourth embodiment.
  • the channel width of the drive transistor Drv does not have to be changed.
  • the gate electrodes of the auto-zero transistors AZ are connected to multiple pixel circuits.
  • a connecting gate CG is provided by connecting multiple gate electrodes across multiple pixel circuits 210. Only a portion of the gate electrodes may be connected, or the entire gate electrodes may be connected from one end of the panel to the other end. This reduces gate resistance and improves the flexibility of the wiring layout of the wiring layer by reducing the number of contacts C connected to the gate electrodes.
  • the contacts C connected to the gate electrodes may only be at the end of the connecting gate CG or the end of the display panel 10.
  • the auto-zero transistors AZ1 to AZ6 are driven simultaneously.
  • the auto-zero transistors AZ do not need to pass a high current, and their resistance does not need to be that low. This allows for a reduction in the number of contacts C, and simplifies the wiring connected to the gates of the auto-zero transistors AZ1 to AZ6.
  • the gate electrodes of the auto-zero transistors AZ may be connected.
  • the display device 1 according to the fifth embodiment can achieve the same effects as the fourth embodiment.
  • Sixth Embodiment 15 is a layout diagram showing an example of the configuration of a pixel circuit 210 according to the sixth embodiment.
  • the sixth embodiment differs from the third embodiment in that, instead of the auto-zero transistor AZ, a light-emission control transistor DS is arranged so that the channel currents of the pair flow in opposite directions.
  • the pair of transistors of the same type is a pair of emission control transistors DS that are included in pixel circuits 210 that are adjacent in the vertical direction of the page in Figure 15.
  • the S-side diffusion layer of the emission control transistor DS is connected to the power supply line 332 that supplies VCCP, which is a fixed potential.
  • the S-side diffusion layer of the emission control transistor DS is adjacent to the S-side diffusion layer of the drive transistor Drv via the inter-element isolation region.
  • the layout of this embodiment may also be used for the light-emitting control transistor DS of the pixel circuit 210 in FIG. 3.
  • the parasitic capacitances Cp1 and Cp2 prevent the diffusion layer on the S side of the drive transistor Drv from reaching an unintended potential.
  • the light-emitting control transistors DS may be arranged so that the pair of channel currents flows in opposite directions.
  • the display device 1 according to the sixth embodiment can achieve the same effects as the third embodiment.
  • the pixel circuit 210 is not limited to the circuit example shown in Fig. 3. For example, if a transistor whose drain is connected to the organic light-emitting diode 211 and whose source is connected to a fixed potential (for example, VSSP) is included, a similar effect can be obtained by adopting a similar layout for the transistor.
  • a fixed potential for example, VSSP
  • the pixel circuit 210 (sub-pixel) is referred to as the pixel PIX.
  • FIG 16 shows another example configuration of pixel PIX.
  • This pixel PIX has a capacitor C21, transistors MN22 to MN25, and a light-emitting element EL.
  • Transistors MN22 to MN25 are N-type MOSFETs.
  • the gate of transistor MN22 is connected to a control line WSL, the other of its source and drain is connected to a signal line SGL, and one of its source and drain is connected to the gate of transistor MN24 and one end of capacitor C21.
  • capacitor C21 is connected to one of the source and drain of transistor MN22 and the gate of transistor MN24, and the other end is connected to one of the source and drain of transistor MN24, the other of the source and drain of transistor MN25, and the anode of the light-emitting element EL.
  • the gate of transistor MN23 is connected to a control line DSL, the other of its source and drain is connected to a power supply line VCCP, and one of its source and drain is connected to the other of the source and drain of transistor MN24.
  • the gate of transistor MN24 is connected to one of the source and drain of transistor MN22 and one end of capacitor C21, the other of the source and drain is connected to one of the source and drain of transistor MN23, one of the source and drain is connected to the other end of capacitor C21, the other of the source and drain of transistor MN25, and the anode of light-emitting element EL.
  • the gate of transistor MN25 is connected to control line AZSL, the other of the source and drain is connected to one of the source and drain of transistor MN24, the other end of capacitor C21, and the anode of light-emitting element EL, and one of the source and drain is connected to power supply line VSS.
  • Transistor MN23 turns on and off based on the signal on control line DSL. While transistor MN23 is on, transistor MN24 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C21. The light-emitting element EL emits light based on the current supplied from transistor MN24. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN25 turns on and off based on the signal on control line AZSL. While transistor MN25 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MN22 to MN25 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MN22 and MN25 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • this embodiment is applied to, for example, transistor MN25, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments, or transistor MN23, which operates in the same manner as the light-emission control transistor DS according to the sixth embodiment.
  • FIG. 17 shows another example configuration of pixel PIX.
  • This pixel PIX has a capacitor C31, transistors MP32 to MP36, and a light-emitting element EL.
  • Transistors MP32 to MP36 are P-type MOSFETs.
  • the gate of transistor MP32 is connected to the control line WSL, one of the source and drain is connected to the signal line SGL, and the other of the source and drain is connected to the gate of transistor MP33, the other of the source and drain of transistor MP34, and the other end of capacitor C31.
  • One end of capacitor C31 is connected to the power supply line VCCP, and the other end is connected to the other of the source and drain of transistor MP32, the gate of transistor MP33, and the other of the source and drain of transistor MP34.
  • the gate of transistor MP34 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP33 and one of the source and drain of transistor MP35, the other of its source and drain is connected to the other of the source and drain of transistor MP32, the gate of transistor MP33, and the other end of capacitor C31.
  • the gate of transistor MP35 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP33 and one of the source and drain of transistor MP34, the other of its source and drain is connected to one of the source and drain of transistor MP36 and the anode of light-emitting element EL.
  • the gate of transistor MP36 is connected to control line AZSL2, one of its source and drain is connected to the other of the source and drain of transistor MP35 and the anode of light-emitting element EL, and the other of its source and drain is connected to power supply line VSS.
  • Transistor MP35 turns on and off based on the signal on control line DSL. While transistor MP35 is on, transistor MP33 passes a current corresponding to the voltage across capacitor C31 through light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP33. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistor MP34 turns on and off based on the signal on control line AZSL1. While transistor MP34 is on, the drain and gate of transistor MP33 are connected to each other.
  • Transistor MP36 turns on and off based on the signal on control line AZSL2. While transistor MP36 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MP32 to MP36 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP32, MP34, and MP36 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • Figure 18 shows another example configuration of pixel PIX.
  • One end of capacitor C48 is connected to signal line SGL1, and the other end is connected to power supply line VSS.
  • One end of capacitor C49 is connected to signal line SGL1, and the other end is connected to signal line SGL2.
  • Transistor MP49 is a P-type MOSFET, with its gate connected to control line WSL2, one of its source and drain connected to signal line SGL1, and the other of its source and drain connected to signal line SGL2.
  • Pixel PIX has a capacitor C41, transistors MP42 to MP46, and a light-emitting element EL.
  • Transistors MP42 to MP46 are P-type MOSFETs.
  • the gate of transistor MP42 is connected to control line WSL1, one of its source and drain is connected to signal line SGL2, and the other of its source and drain is connected to the gate of transistor MP43 and the other end of capacitor C41.
  • One end of capacitor C41 is connected to the power supply line VCCP, and the other end is connected to the other of the source and drain of transistor MP42 and the gate of transistor MP43.
  • the gate of transistor MP43 is connected to the other of the source and drain of transistor MP42 and the other end of capacitor C41, one of its source and drain is connected to the power supply line VCCP, and the other of its source and drain is connected to one of the sources and drains of transistors MP44 and MP45.
  • the gate of transistor MP44 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP43 and one of the source and drain of transistor MP45, and the other of its source and drain is connected to signal line SGL2.
  • the gate of transistor MP45 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP43 and one of the source and drain of transistor MP44, and the other of its source and drain is connected to one of the source and drain of transistor MP46 and the anode of the light-emitting element EL.
  • the gate of transistor MP46 is connected to control line AZSL2, one of its source and drain is connected to the other of the source and drain of transistor MP45 and the anode of the light-emitting element EL, and the other of its source and drain is connected to the power supply line VSS.
  • Transistor MP45 when transistor MP42 is turned on, the voltage across capacitor C41 is set based on the pixel signal supplied to signal line SGL1.
  • Transistor MP45 turns on and off based on the signal on control line DSL. While transistor MP45 is on, transistor MP43 passes a current corresponding to the voltage across capacitor C41 through the light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP43. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistor MP44 turns on and off based on the signal on control line AZSL1. While transistor MP44 is on, the drain of transistor MP43 and signal line SGL2 are connected to each other.
  • Transistor MP46 turns on and off based on the signal on control line AZSL2. While transistor MP46 is on, the anode voltage of the light-emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • transistors MP42 to MP46 and MP49 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP42, MP46 and MP49 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • this embodiment is applied to, for example, transistor MN46, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments, or transistor MN43, which operates in the same manner as the light-emission control transistor DS according to the sixth embodiment.
  • Figure 19 shows another example of the configuration of a pixel PIX. Multiple pixels PIX are arranged in a matrix in a display area 100, and the display area 100 is arranged between a first control unit 40 and a second control unit 70.
  • the first control unit 40 has transmission gates TG45 and TG46, transistors MP56 and MP57, and a capacitor C61.
  • Transistors MP56 and MP57 are P-type MOSFETs.
  • a pixel signal is supplied to one end of the transmission gate TG45, and the other end of the transmission gate TG45 is connected to the signal line 14a.
  • One end of the transmission gate TG46 is connected to the signal line 14b, and the other end of the transmission gate TG46 is connected to the power supply line Vorst.
  • One end of the capacitor C61 is connected to the signal line 14a, and the other end is connected to the power supply line VSS1.
  • the gate of the transistor MP56 is connected to the control line INIL, one of the source and drain is connected to the power supply line Vini, and the other of the source and drain is connected to the signal line 14b.
  • the gate of the transistor MP57 is connected to the control line ELL, one of the source and drain is connected to the power supply line Vel, and the other of the source and drain is connected to the signal line 14b.
  • the second control unit 70 has a transmission gate TG72, a transistor MP73, and a capacitor C82.
  • the transistor MP73 is a P-type MOSFET.
  • One end of the transmission gate TG72 is connected to the signal line 14a, and the other end is connected to the other of the source and drain of the transistor MP73 and one end of the capacitor C82.
  • the gate of the transistor MP73 is connected to the control line REFL, one of the source and drain is connected to the power supply line Vref, and the other of the source and drain is connected to the other end of the transmission gate TG72 and one end of the capacitor C82.
  • One end of the capacitor C82 is connected to the other end of the transmission gate TG72 and the other of the source and drain of the transistor MP73, and the other end is connected to the signal line 14b.
  • Pixel PIX has a capacitor C132, transistors MP121 to MP125, and a light-emitting element EL.
  • Transistors MP121 to MP125 are P-type MOSFETs.
  • the gate of transistor MP122 is connected to the control line WSL, one of its source and drain is connected to the signal line 14b, and the other of its source and drain is connected to the gate of transistor MP121 and the other end of capacitor C132.
  • One end of capacitor C132 is connected to the power supply line Vel, and the other end is connected to the other of the source and drain of transistor MP122 and the gate of transistor MP121.
  • the gate of transistor MP121 is connected to the other of the source and drain of transistor MP122 and the other end of capacitor C132, one of its source and drain is connected to the power supply line Vel, and the other of its source and drain is connected to one of the sources and drains of transistors MP123 and MP124.
  • the gate of transistor MP123 is connected to control line AZSL, one of its source and drain is connected to the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP124, and the other of its source and drain is connected to signal line 14b.
  • the gate of transistor MP124 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP123, and the other of its source and drain is connected to one of the source and drain of transistor MP125 and the anode of light-emitting element 130.
  • the gate of transistor MP125 is connected to control line AZSL, the other of its source and drain is connected to power supply line Vorst, and one of its source and drain is connected to the other of the source and drain of transistor MP124 and the anode of light-emitting element 130.
  • Transistor MP124 turns on and off based on the signal on control line DSL. While transistor MP124 is on, transistor MP121 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C132. The light-emitting element EL emits light based on the current supplied from transistor MP121. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistors MP123 and MP125 turn on and off based on the signal on control line AZSL.
  • transistor MP123 While transistor MP123 is on, the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP124 are connected to signal line 14b. While transistor MP125 is in the ON state, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line Vorst. Furthermore, transistor MP56 turns on and off based on the signal on control line INIL, transistor MP57 turns on and off based on the signal on control line ELL, and transistor MP73 turns on and off based on the signal on control line REFL. When transistor MP56 is in the ON state, signal line 14b is set to the voltage of power supply line Vini, and when transistor MP57 is in the ON state, signal line 14b is set to the voltage of power supply line Vel. When transistor MP73 is in the ON state, one end of capacitor C82 is initialized by being set to the voltage of power supply line Vref.
  • transistors MP121 to MP125, MP56, and MP57 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP122 and MP125 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • this embodiment is applied to, for example, transistor MP125, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments, or transistor MP121, which operates in the same manner as the light-emission control transistor DS according to the sixth embodiment.
  • FIG. 20 shows another example configuration of pixel PIX.
  • This pixel PIX has a capacitor C51, transistors MP52 to MP60, and a light-emitting element EL.
  • Transistors MP52 to MP60 are P-type MOSFETs. The gate of transistor MP52 is connected to a control line WSL, one of its source and drain is connected to a signal line SGL, and the other of its source and drain is connected to the other of the source and drain of transistor MP53 and one of the source and drain of transistor MP54.
  • the gate of transistor MP53 is connected to a control line DSL, one of its source and drain is connected to a power supply line VCCP, and the other of its source and drain is connected to the other of the source and drain of transistor MP52 and one of the source and drain of transistor MP54.
  • the gate of transistor MP54 is connected to one of the source and drain of transistor MP55, the other of the source and drain of transistor MP57, and the other end of capacitor C51, with one of its source and drain connected to the other of the sources and drains of transistors MP52 and MP53, and the other connected to one of the sources and drains of transistors MP58 and MP59.
  • Capacitor C51 has one end connected to the power supply line VCCP, and the other end connected to the gate of transistor MP54, one of the source and drain of transistor MP55, and the other of the source and drain of transistor MP57. Capacitor C51 may include two capacitors connected in parallel.
  • the gate of transistor MP55 is connected to control line AZSL1, with one of its source and drain connected to the gate of transistor MP54, the other of the source and drain of transistor MP57, and the other end of capacitor C51, and the other connected to one of the source and drain of transistor MP56.
  • the gate of transistor MP56 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP55, and the other of its source and drain is connected to power supply line VSS.
  • the gate of transistor MP57 is connected to control line WSL, the other of its source and drain is connected to the gate of transistor MP54, one of the source and drain of transistor MP55, and the other end of capacitor C51, and one of its source and drain is connected to the other of the source and drain of transistor MP58.
  • the gate of transistor MP58 is connected to control line WSL, the other of its source and drain is connected to one of the source and drain of transistor MP57, and one of its source and drain is connected to the other of the source and drain of transistor MP54 and one of the source and drain of transistor MP59.
  • the gate of transistor 59 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP54 and one of the source and drain of transistor MP58, the other of its source and drain is connected to one of the source and drain of transistor MP60 and the anode of the light-emitting element EL.
  • the gate of transistor MP60 is connected to control line AZSL2, one of its source and drain is connected to the other of the source and drain of transistor MP59 and the anode of the light-emitting element EL, and the other of its source and drain is connected to the power supply line VSS.
  • transistors MP52, MP54, MP58, and MP57 are turned on, and the voltage across capacitor C51 is set based on the pixel signal supplied from signal line SGL.
  • Transistors MP53 and MP59 are turned on and off based on the signal on control line DSL. While transistors MP53 and MP59 are on, transistor MP54 passes a current corresponding to the voltage across capacitor C51 through light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP54. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistors MP55 and MP56 are turned on and off based on the signal on control line AZSL1.
  • transistor MP55 and MP56 While transistors MP55 and MP56 are on, the gate voltage of transistor MP54 is initialized by being set to the voltage of power supply line VSS. Transistor MP60 is turned on and off based on the signal on control line AZSL2. While transistor MP60 is in the on state, the anode voltage of the light-emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • transistors MP52 to MP60 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP55 to MP58 and MP60 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • this embodiment is applied to, for example, transistor MP60, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments, or transistor MP53, which operates in the same manner as the light-emission control transistor DS according to the sixth embodiment.
  • Figure 21 shows another example of the configuration of pixel PIX.
  • the signals on control lines WSNL and WSPL are inverted signals.
  • Pixel PIX has capacitors C61 and C62, transistors MN63, MP64, MN65 to MN67, and a light-emitting element EL.
  • Transistors MN63, MN65 to MN67 are N-type MOSFETs
  • transistor MP64 is a P-type MOSFET.
  • the gate of transistor MN63 is connected to a control line WSNL, the other of its source and drain is connected to a signal line SGL and one of the source and drain of transistor MP64, one of its source and drain is connected to the other of the source and drain of transistor MP64, one end of capacitors C61 and C62, and the gate of transistor MN65.
  • the gate of transistor MP64 is connected to a control line WSPL, one of its source and drain is connected to a signal line SGL and the other of the source and drain of transistor MN63, and the other of the source and drain is connected to one of the source and drain of transistor MN63, one end of capacitors C61 and C62, and the gate of transistor MN65.
  • the capacitor C61 is configured, for example, using a MOM (Metal Oxide Metal) capacitor, with one end connected to one of the source and drain of the transistor MN63, the other of the source and drain of the transistor MP64, one end of the capacitor C62, and the gate of the transistor MN65, and the other end connected to the power supply line VSS2.
  • MOM Metal Oxide Metal
  • the capacitor C61 may be configured, for example, using a MOS capacitor or a MIM (Metal Insulator Metal) capacitor.
  • the capacitor C62 is configured, for example, using a MOS capacitor, with one end connected to one of the source and drain of the transistor MN63, the other of the source and drain of the transistor MP64, one end of the capacitor C61, and the gate of the transistor MN65, and the other end connected to the power supply line VSS2.
  • the capacitor C62 may be configured, for example, using a MOM capacitor or a MIM capacitor. The other end of the capacitor C62 may be connected to the power supply line VSS3 (not shown).
  • the gate of transistor MN65 is connected to one of the source and drain of transistor MN63, the other of the source and drain of transistor MP64, and one end of capacitors C61 and C62, the other of its source and drain is connected to the power supply line VCCP, and one of its source and drain is connected to the other of the sources and drains of transistors MN66 and MN67.
  • the gate of transistor MN66 is connected to control line AZL, the other of its source and drain is connected to one of the source and drain of transistor MN65 and the other of the source and drain of transistor MN67, and one of its source and drain is connected to power supply line VSS1.
  • transistor MN67 is connected to control line DSL, the other of its source and drain is connected to one of the source and drain of transistor MN65 and the other of the source and drain of transistor MN66, and one of its source and drain is connected to the anode of the light-emitting element EL.
  • the transistor MN67 and the control line DSL may be omitted, and one of the source and drain of the transistor MN65 may be connected to the other of the source and drain of the transistor MN66 and the anode of the light-emitting element EL.
  • Transistor MN67 turns on and off based on the signal on control line DSL. While transistor MN67 is on, transistor MN65 passes a current to light-emitting element EL that corresponds to the voltage across capacitors C61 and C62. The light-emitting element EL emits light based on the current supplied from transistor MP65. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN66 may be turned on and off based on the signal on control line AZL. Transistor MN66 may also function as a resistor element having a resistance value that corresponds to the signal on control line AZL. In this case, transistors MN65 and MN66 form a so-called source follower circuit.
  • transistors MN63, MP64, MN65 to MN67 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MN63, MP64, and MN66 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • this embodiment is applied to transistor MN66, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments.
  • FIG. 22 shows another example configuration of pixel PIX.
  • This pixel PIX has a capacitor C71, transistors MN72 to MN77, and a light-emitting element EL.
  • Transistors MN72 to MN77 are N-type MOSFETs.
  • the gate of transistor MN72 is connected to the control line WSL, the other of its source and drain is connected to the signal line SGL, and one of its source and drain is connected to one of the source and drain of transistor MN74 and the other of the source and drain of transistor MN75.
  • capacitor C71 is connected to the gate of transistor MN74 and one of the source and drain of transistor MN76, and the other end is connected to the other of the source and drain of transistor MN77, one of the source and drain of transistor MN75, and the anode of the light-emitting element EL.
  • the gate of transistor MN73 is connected to control line DLS1, the other of its source and drain is connected to power supply line VCCP, one of its source and drain is connected to the other of transistor MN74 and the other of transistor MN76.
  • the gate of transistor MN74 is connected to one of the source and drain of transistor MN76 and one end of capacitor C71, the other of its source and drain is connected to one of the source and drain of transistor MN73 and the other of the source and drain of transistor MN76, one of its source and drain is connected to one of the source and drain of transistor MN72 and the other of the source and drain of transistor MN75.
  • the gate of transistor MN75 is connected to control line DSL2, the other of its source and drain is connected to one of the source and drain of transistor MN72 and one of the source and drain of transistor MN74, and one of its source and drain is connected to the other end of capacitor C71, the other of the source and drain of transistor MN77, and the anode of light-emitting element EL.
  • the gate of transistor MN76 is connected to control line AZSL, the other of its source and drain is connected to one of the source and drain of transistor MN73 and the other of the source and drain of transistor MN74, one of its source and drain is connected to the gate of transistor MN74 and one end of capacitor C71.
  • the gate of transistor MN77 is connected to control line AZSL, the other of its source and drain is connected to the other end of capacitor C71, one of the source and drain of transistor MN75, and the anode of light-emitting element EL, and one of its source and drain is connected to power supply line VSS.
  • transistors MN72, MN74, and MN76 are turned on, and the voltage across capacitor C71 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MN73 turns on and off based on the signal on control line DSL1
  • transistor MN75 turns on and off based on the signal on control line DSL2. While transistors MN73 and MN75 are on, transistor MN74 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C71.
  • Light-emitting element EL emits light based on the current supplied from transistor MN74. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN77 turns on and off based on the signal on control line AZSL. While transistor MN77 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MN72 to MN77 may be transistors using low temperature polycrystalline silicon (LTPS).
  • Transistor MN76 may also be a transistor using an oxide semiconductor.
  • this embodiment is applied to, for example, transistor MN77, which operates in the same manner as the auto-zero transistor AZ according to the first to fifth embodiments, or transistor MN73, which operates in the same manner as the light-emission control transistor DS according to the sixth embodiment.
  • (Application example 1) 23 shows an example of the appearance of a head-mounted display 110.
  • the head-mounted display 110 has, for example, ear hooks 112 for wearing on the user's head on both sides of a glasses-shaped display unit 111.
  • the techniques according to the above-described embodiments and the like can be applied to such a head-mounted display 110.
  • FIG. 24 shows an example of the appearance of another head-mounted display 120.
  • the head-mounted display 120 is a see-through head-mounted display having a main body 121, an arm 122, and a lens barrel 123.
  • This head-mounted display 120 is attached to eyeglasses 128.
  • the main body 121 has a control board and a display unit for controlling the operation of the head-mounted display 120.
  • the display unit emits image light of a display image.
  • the arm 122 connects the main body 121 to the lens barrel 123 and supports the lens barrel 123.
  • the lens barrel 123 projects the image light supplied from the main body 121 via the arm 122 toward the user's eyes via lenses 129 of the eyeglasses 128.
  • the techniques according to the above-described embodiments and the like can be applied to such a head-mounted display 120.
  • the head-mounted display 120 is a so-called light guide plate type head-mounted display, but is not limited to this and may be, for example, a so-called birdbath type head-mounted display.
  • This birdbath type head-mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward the mirror, and the mirror reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • 25A and 25B show an example of the appearance of a digital still camera 130, with FIG. 25A showing a front view and FIG. 25B showing a rear view.
  • This digital still camera 130 is an interchangeable-lens single-lens reflex camera and includes a camera body 131, a photographing lens unit 132, a grip 133, a monitor 134, and an electronic viewfinder 135.
  • the photographing lens unit 132 is an interchangeable lens unit and is provided near the center of the front of the camera body 311.
  • the grip 133 is provided on the left side of the front of the camera body 311, and is held by the photographer.
  • the monitor 134 is provided to the left of the center of the back of the camera body 131.
  • the electronic viewfinder 135 is provided above the monitor 14 on the back of the camera body 131. By looking through this electronic viewfinder 135, the photographer can visually confirm the optical image of the subject guided by the photographing lens unit 132 and determine the composition.
  • the techniques according to the above-described embodiments and the like can be applied to the electronic viewfinder 135.
  • (Application Example 4) 26 shows an example of the appearance of a television device 140.
  • the television device 140 has an image display screen unit 141 including a front panel 142 and a filter glass 143.
  • the techniques according to the above-described embodiments and the like can be applied to this image display screen unit 141.
  • FIG. 5 shows an example of the appearance of a smartphone 150.
  • the smartphone 150 has a display unit 151 that displays various information and an operation unit 152 that includes buttons and the like that accept operation inputs from a user.
  • the techniques according to the above-described embodiments and the like can be applied to this display unit 151.
  • FIG. 28A and 28B show an example configuration of a vehicle to which the technology of the present disclosure is applied, where FIG. 28A shows an example of the interior of the vehicle as seen from the rear of vehicle 200, and FIG. 28B shows an example of the interior of the vehicle as seen from the left rear of vehicle 200.
  • the vehicle in Figures 28A and 28B has a center display 201, a console display 202, a head-up display 203, a digital rearview mirror 204, a steering wheel display 205, and a rear entertainment display 106.
  • the center display 201 is disposed on the dashboard 261 in a position facing the driver's seat 262 and passenger seat 263. While FIG. 28A shows an example of a horizontally elongated center display 201 extending from the driver's seat 262 side to the passenger seat 263 side, the screen size and location of the center display 201 are not limited to this.
  • the center display 201 is capable of displaying information detected by various sensors. As a specific example, the center display 201 can display images captured by an image sensor, distance images to obstacles in front of and to the side of the vehicle measured by a ToF sensor, and the body temperature of occupants detected by an infrared sensor.
  • the center display 201 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • Safety-related information is information based on sensor detection results, such as detection of drowsiness, distraction, tampering by children in the vehicle, whether seat belts are fastened, and whether a passenger has been abandoned.
  • Operation-related information is information about gestures related to passenger operations detected using sensors. Gestures may include operations of various equipment within the vehicle, such as operations of air conditioning equipment, navigation equipment, AV (Audio-Visual) equipment, and lighting equipment.
  • Life logs include life logs of all passengers. For example, life logs include records of the behavior of each passenger. By acquiring and saving life logs, it is possible to determine the condition of passengers at the time of an accident.
  • Health-related information includes the body temperature of passengers detected using a temperature sensor and information about the passenger's health condition estimated based on the detected body temperature. Alternatively, information about the passenger's health condition may be estimated based on the passenger's face captured by an image sensor. Information about the passenger's health condition may also be estimated based on the passenger's responses obtained by conversation with the passenger using an automated voice.
  • Authentication/identification-related information includes information such as the keyless entry function that uses sensors to perform facial recognition, and the function that automatically adjusts seat height and position using facial recognition.
  • Entertainment-related information includes information on AV device operation by occupants detected by sensors, and information on content to be displayed that is appropriate for occupants detected and recognized by sensors.
  • the console display 202 can be used to display life log information, for example.
  • the console display 202 is located near the shift lever 265 on the center console 264 between the driver's seat 262 and the passenger seat 263.
  • the console display 202 can also display information detected by various sensors.
  • the console display 202 may also display an image of the area around the vehicle captured by an image sensor, or an image showing the distance to obstacles around the vehicle.
  • the head-up display 203 is virtually displayed behind the windshield 266 in front of the driver's seat 262.
  • the head-up display 203 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information. Because the head-up display 203 is often virtually positioned in front of the driver's seat 262, it is suitable for displaying information directly related to vehicle operation, such as vehicle speed, remaining fuel, and remaining battery charge.
  • the digital rearview mirror 204 can not only display the view behind the vehicle, but also the status of rear seat passengers, and can therefore be used, for example, to display life log information of rear seat passengers.
  • the steering wheel display 205 is located near the center of the vehicle's steering wheel 267.
  • the steering wheel display 205 can be used to display, for example, at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the steering wheel display 205 is located close to the driver's hands, it is suitable for displaying life log information such as the driver's body temperature, and for displaying information related to the operation of AV equipment, air conditioning equipment, etc.
  • the rear entertainment display 206 is attached to the back of the driver's seat 262 and passenger seat 263, and is intended for viewing by rear seat passengers.
  • the rear entertainment display 206 can be used to display, for example, at least one of safety-related information, operation-related information, life logs, health-related information, authentication/identification-related information, and entertainment-related information.
  • the rear entertainment display 206 may, for example, display information relating to the operation of AV equipment or air conditioning equipment, or may display the body temperature of the rear seat passengers measured by the temperature sensor 5.
  • center display 201 console display 202, head-up display 203, digital rearview mirror 204, steering wheel display 205, and rear entertainment display 206.
  • the present technology can be configured as follows: (1) A light-emitting element; a capacitor for storing the luminance signal as a voltage; a first transistor that supplies a current corresponding to the luminance signal to the light emitting element; a second transistor for supplying and holding the luminance signal; a third transistor that initializes a voltage applied to the light-emitting element; a fourth transistor that controls a current flowing through the first transistor to thereby control light emission of the light emitting element; a plurality of pixel circuits each having The channels of the pair of transistors of the same type included in the two adjacent pixel circuits are arranged side by side so that the directions of current flow are opposite to each other; The drain of one transistor of the pair and the source of the other transistor face each other across an element isolation region.
  • each transistor of the pair is provided to protrude toward the opposing pixel circuit,
  • the display device according to (1) wherein the pairs are arranged side by side in a direction substantially perpendicular to a direction in which the adjacent pixel circuits are adjacent to each other.
  • the pixel circuit is a pixel circuit of one sub-pixel among a plurality of sub-pixels included in one pixel,
  • the display device according to (2) wherein the pair is arranged so as to fit within the width of one of the sub-pixels in a direction substantially perpendicular to the direction in which the adjacent pixel circuits are adjacent to each other.
  • Display device 10. Display panel, 20. Pixel section, 210. Pixel circuit, 211. Organic light-emitting diode, Drv. Drive transistor, WS. Sampling transistor, DS. Light-emitting control transistor, AZ. Auto-zero transistor, C. Contact, CG. Connection gate

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Abstract

［課題］表示品質をより向上させる。 ［解決手段］表示装置は、発光素子と、輝度信号を電圧として保持するキャパシタと、前記輝度信号に応じた電流を前記発光素子に供給する第１トランジスタと、前記輝度信号の供給及び保持を行う第２トランジスタと、前記発光素子の印加電圧を初期化する第３トランジスタと、前記第１トランジスタに流れる電流を制御することにより前記発光素子の発光制御を行う第４トランジスタと、をそれぞれ有する複数の画素回路を備え、隣接する２つの前記画素回路に含まれる同種のトランジスタのペアのチャネルは、電流が流れる向きが互いに逆になるように、並べて配置され、前記ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域を挟んで対向する。

Description

表示装置
　本開示による実施形態は、表示装置に関する。
　いわゆるアクティブマトリックス方式によって駆動される表示装置では、表示面の横方向（以下、水平方向ともいう）に沿って延伸し、表示面の縦方向（以下、垂直方向ともいう）に複数並べられて配置される走査線と、垂直方向に沿って延伸し、水平方向に複数並べられて配置されるデータ線（信号線）との各交点に対応する位置に、発光素子及び当該発光素子を駆動させるための駆動回路からなる画素回路が設けられる構成が一般的である。１つの画素回路が、１つの画素又は副画素に対応する。走査線及び信号線の電位が適切なタイミングで変更されることにより、画素回路内の駆動回路に設けられるアクティブ素子（トランジスタ等）のオン／オフが適宜制御され、当該画素回路における発光素子の発光が制御される。アクティブマトリックス方式によって駆動される表示装置として、例えば、発光素子として有機発光ダイオード（ＯＬＥＤ：Organic  Light  Emitting  Diode）を用いた表示装置（以下、有機ＥＬ（electroluminescence）表示装置ともいう）が開発されている（例えば、特許文献１）。
　アクティブマトリックス方式によって駆動される表示装置の表示面は、複数の画素回路が行列状に並べられて構成される。
特許７１８５７３３号公報
　しかしながら、かかる構成では、ある画素回路における拡散層のアクティブ領域と、隣接する他の画素回路における拡散層のアクティブ領域との間に寄生容量が形成されてしまい、アクティブ領域間に、当該寄生容量を介したカップリングが引き起こされることが懸念される。カップリングが生じると、ある画素回路の動作が隣接する他の画素回路の動作に影響を及ぼすこととなるため、結果的に所望の発光輝度が得られなくなり、表示品質の低下につながる恐れがある。
　ここで、近年、有機ＥＬ表示装置については、ウェアラブルデバイスへの搭載が検討されている。かかる用途においては、ウェアラブルデバイスの小型化、軽量化のために、有機ＥＬ表示装置にも、小型化、軽量化が求められている。しかしながら、このように有機発光表示装置をより小型に構成しようとする場合には、隣接する画素回路間の距離をより短くすることが求められるため、上述したカップリングの影響がより顕著になってしまう。従って、特に小型の有機発光表示装置においては、隣接する画素回路間のカップリングの影響を抑制するための技術が、より強く求められていた。
　そこで、本開示では、表示品質をより向上させることができる表示装置を提供するものである。
　上記の課題を解決するために、本開示によれば、
　発光素子と、
　輝度信号を電圧として保持するキャパシタと、
　前記輝度信号に応じた電流を前記発光素子に供給する第１トランジスタと、
　前記輝度信号の供給及び保持を行う第２トランジスタと、
　前記発光素子の印加電圧を初期化する第３トランジスタと、
　前記第１トランジスタに流れる電流を制御することにより前記発光素子の発光制御を行う第４トランジスタと、
　をそれぞれ有する複数の画素回路を備え、
　隣接する２つの前記画素回路に含まれる同種のトランジスタのペアのチャネルは、電流が流れる向きが互いに逆になるように、並べて配置され、
　前記ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域を挟んで対向する、表示装置が提供される。
　前記ペアのそれぞれのトランジスタは、対向する前記画素回路に向かって突出するように設けられ、
　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向に並べて配置されてもよい。
　前記画素回路は、１つの画素に含まれる複数のサブ画素のうちの１つのサブ画素の画素回路であり、
　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向における１つの前記サブ画素の幅に収まるように配置されてもよい。
　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、互いに略同じであってもよい。
　前記第１トランジスタのソース側のチャネル幅は、前記第１トランジスタのチャネル側のチャネル幅とは異なってもよい。
　隣接する前記ペア間において、同種のトランジスタのチャネルは、電流が流れる向きが互いに同じになるように、並べて配置されてもよい。
　前記ペアは、前記第３トランジスタのペアであってもよい。
　前記ペアは、前記第４トランジスタのペアであってもよい。
　前記ペアと同種のトランジスタのゲートは、複数の前記画素回路に亘って連結される連結ゲートであってもよい。
　前記連結ゲートの端部において、前記連結ゲートと電気的に接続されるコンタクトをさらに備えてもよい。
　前記画素回路を含む画素を複数有する表示パネルをさらに備え、
　前記コンタクトは、前記表示パネルの端部において、前記連結ゲートと電気的に接続されてもよい。
　前記ペアのそれぞれのトランジスタは、固定電位が供給される一方の拡散層を有してもよい。
　前記固定電位が供給される拡散層は、素子間分離領域を介して、前記第１トランジスタの拡散層に隣接してもよい。
　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、約９０°異なっていてもよい。
　前記ペアを含む隣接する２つの前記画素回路は、ミラー反転して配置されてもよい。
本実施形態に係る表示装置の全体構成を示す概略図である。 図１に示す画素部、走査部及び選択部の構成をより詳細に示す概略図である。 図２に示す画素回路の構成を示す概略図である。 画素回路に生成される寄生容量の一例を示す回路図である。 一般的な画素回路の構成の一例を示すレイアウト図である。 一般的な画素回路の構成の一例を示す断面図である。 第１実施形態による画素回路の構成の一例を示すレイアウト図である。 第１実施形態による画素回路の構成の一例を示す断面図である。 第２実施形態による画素回路の構成の一例を示すレイアウト図である。 第３実施形態による画素回路の構成の一例を示すレイアウト図である。 第３実施形態による画素回路の構成の一例を示す回路図である。 第４実施形態による画素回路の構成の一例を示すレイアウト図である。 第４実施形態の第１変形例による画素回路の構成の一例を示すレイアウト図である。 第５実施形態による画素回路の構成の一例を示すレイアウト図である。 第６実施形態による画素回路の構成の一例を示すレイアウト図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 画素の一構成例を示す回路図である。 表示システム（電子機器）の適用例１であるヘッドマウントディスプレイの外観図である。 表示システム（電子機器）の適用例２であるヘッドマウントディスプレイの外観図である。 表示システム（電子機器）の適用例３であるデジタルカメラの正面図である。 デジタルカメラの背面図である。 表示システム（電子機器）の適用例４であるテレビジョン装置の外観図である。 表示システム（電子機器）の適用例５であるスマートフォンの外観図である。 表示システム（電子機器）の適用例６である車両の後部から見た車両の内部の図である。 車両の左後方からみた車両の内部の図である。
　以下、図面を参照して、表示装置の実施形態について説明する。以下では、表示装置の主要な構成部分を中心に説明するが、表示装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜１．表示装置の全体構成＞
　図１及び図２を参照して、本開示の一実施形態に係る表示装置の全体構成について説明する。図１は、本実施形態に係る表示装置の全体構成を示す概略図である。図２は、図１に示す画素部、走査部及び選択部の構成をより詳細に示す概略図である。
　図１を参照すると、本実施形態に係る表示装置１は、表示パネル１０上に、画素部２０と、走査部３０と、選択部４０と、が配置されて構成される。図２に示すように、画素部２０は、複数の画素回路２１０が行列状に並べられて構成される。なお、便宜的に画素回路２１０と記載しているが、図２に示す「画素回路２１０」は、画素回路２１０の配線層を除いた部分を示しており、実際には、図２に示す「画素回路２１０」に対して各配線（後述する走査部３０や選択部４０から延伸する配線や、電源線３３２等）が接続されることにより、画素回路２１０が構成され得る。つまり、これらの配線は、複数の画素回路２１０に対して共通して設けられ得るものであるが、画素回路２１０の一部を構成し得るものでもあるため、図２では画素回路２１０の配線層を除いた部分を、便宜的に画素回路２１０として図示している。本明細書において、画素回路２１０と記載した場合には、このように、便宜的に、その配線層を除いた部分のみを指すことがある。
　１つの画素回路２１０が１つの副画素に対応する。ここで、表示装置１は、カラー表示が可能な表示装置であり、カラー画像を形成する単位となる１つの画素は、複数の副画素から構成される。具体的には、１つの画素は、赤色光を発光する副画素、緑色光を発光する副画素、及び青色光を発光する副画素の３つの副画素から構成される。図２では、模擬的に、各画素回路２１０に、各副画素に対応する色（Ｒ、Ｇ、Ｂ）を記載している。各画素回路２１０（すなわち、各副画素）における発光が適宜制御されることにより、画素部２０において所望の画像が表示される。このように、画素部２０は、表示装置１における表示面に対応する。
　ただし、本実施形態では、１つの画素を構成する副画素の組み合わせは、ＲＧＢの３原色の副画素の組み合わせに限定されない。例えば、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。具体的には、例えば、輝度向上のために３原色の副画素に対して白色光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために３原色の副画素に対して補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。あるいは、表示装置１は、副画素が存在せず、１つの画素回路２１０が１つの画素に対応するように構成されてもよい。更にあるいは、表示装置１はカラー表示可能なものでなくてもよく、モノクロ表示を行うものであってもよい。
　走査部３０は、画素部２０の水平方向における一側に配置される。走査部３０からは、垂直方向に並べられて設けられる複数の配線が、画素部２０に向かって水平方向に延伸する。具体的には、図２に示すように、走査部３０は、書き込み走査部３０１と、第１駆動走査部３１１と、第２駆動走査部３２１と、から構成される。書き込み走査部３０１からは複数の走査線３０２がそれぞれ画素回路２１０の各行に向かって延伸し、第１駆動走査部３１１からは複数の第１駆動線３１２がそれぞれ画素回路２１０の各行に向かって延伸し、第２駆動走査部３２１からは複数の第２駆動線３２２がそれぞれ画素回路２１０の各行に向かって延伸する。これら複数の配線（走査線３０２、第１駆動線３１２及び第２駆動線３２２）は、各画素回路２１０にそれぞれ接続されている。書き込み走査部３０１、第１駆動走査部３１１及び第２駆動走査部３２１は、これら複数の配線の電位を適宜変更することにより、表示面全体として所望の画像が表示され得るように各画素回路２１０の動作を制御する。走査線３０２、第１駆動線３１２及び第２駆動線３２２と、画素回路２１０との接続状態の詳細、並びに書き込み走査部３０１、第１駆動走査部３１１及び第２駆動走査部３２１の機能については、図３を参照して後述する。
　選択部４０は、画素部２０の垂直方向における一側に配置される。選択部４０からは、水平方向に並べられて設けられる複数の配線が、画素部２０に向かって垂直方向に延伸する。具体的には、図２に示すように、選択部４０は、信号出力部４０１から構成される。信号出力部４０１からは複数の信号線４０２がそれぞれ画素回路２１０の各列に向かって延伸する。これら複数の信号線４０２は、画素部２０における各画素回路２１０にそれぞれ接続されている。信号出力部４０１は、これら複数の信号線４０２の電位を適宜変更することにより、表示面全体として所望の画像が表示され得るように各画素回路２１０の動作を制御する。信号線４０２と画素回路２１０との接続状態の詳細、及び信号出力部４０１の機能については、図３を参照して後述する。
　このように、走査部３０から水平方向に延伸する配線が、行列状に並べられた画素回路２１０の各行に対応して設けられ、各画素回路２１０に接続される。また、選択部４０から垂直方向に延伸する配線が、行列状に並べられた画素回路２１０の各列に対応して設けられ、各画素回路２１０に接続される。そして、走査部３０及び選択部４０によって、これら複数の配線の電位が適宜変更されることにより、画素部２０の各画素回路の動作が制御される。
＜２．画素回路の構成＞
　図３を参照して、図２に示す画素回路２１０の構成について説明する。図３は、図２に示す画素回路２１０の構成を示す概略図である。図３では、図２に示す複数の画素回路２１０のうちの１つの画素回路２１０の回路構成を示すとともに、当該画素回路２１０に対する、走査線３０２、第１駆動線３１２、第２駆動線３２２及び信号線４０２の接続状態を示している。なお、図３は、例えば、マイクロＯＬＥＤ（Ｍ－ＯＬＥＤ）の画素回路の一例を示す。
　図３に示すように、画素回路２１０は、発光素子である有機発光ダイオード２１１と、当該有機発光ダイオード２１１に電流を流すことによって当該有機発光ダイオード２１１を駆動する駆動回路と、から構成される。当該駆動回路は、アクティブ素子である４つのトランジスタ（駆動トランジスタＤｒｖ、サンプリングトランジスタＷＳ、発光制御トランジスタＤＳ及びオートゼロトランジスタＡＺ）と、容量素子（保持容量Ｃｓ、及び補助容量Ｃｓｕｂ）と、から構成される。これらの素子に対して各配線（上記の走査線３０２、第１駆動線３１２、第２駆動線３２２及び信号線４０２、並びに後述する電源線３３２等）が接続されて、画素回路２１０が構成される。
　なお、有機発光ダイオード２１１としては、一般的な構造を有する有機発光ダイオードを用いることができる。また、駆動トランジスタＤｒｖ、サンプリングトランジスタＷＳ、発光制御トランジスタＤＳ及びオートゼロトランジスタＡＺは、シリコン等の半導体上に形成されるＰチャネル型の４端子（ソース／ゲート／ドレイン／バックゲート）のトランジスタであり、その構造は、一般的なＰチャネル型の４端子のトランジスタと同様であってよい。従って、ここでは、有機発光ダイオード２１１、駆動トランジスタＤｒｖ、サンプリングトランジスタＷＳ、発光制御トランジスタＤＳ及びオートゼロトランジスタＡＺの構造については、その詳細な説明を省略する。
　有機発光ダイオード２１１のカソード電極は、画素部２０の全ての画素回路２１０に対して共通に設けられる共通電源線３３１（電位：ＶＣＡＴＨ）に接続される。有機発光ダイオード２１１のアノード電極には、駆動トランジスタＤｒｖのドレイン電極が接続される。
　駆動トランジスタＤｒｖのソース電極には発光制御トランジスタＤＳのドレイン電極が接続され、発光制御トランジスタＤＳのソース電極は電源線３３２（電位：ＶＣＣＰ、ＶＣＣＰは電源電位）に接続される。また、駆動トランジスタＤｒｖのゲート電極はサンプリングトランジスタＷＳのドレイン電極に接続され、サンプリングトランジスタＷＳのソース電極は信号線４０２に接続される。
　従って、サンプリングトランジスタＷＳが導通状態にされることにより、駆動トランジスタＤｒｖのゲート電極に信号線４０２の電位に対応する電位が印加され（信号線４０２の電位が書き込まれ）、駆動トランジスタＤｒｖが導通状態にされる。また、このとき、発光制御トランジスタＤＳが導通状態にされることにより、駆動トランジスタＤｒｖのソース電極に信号電位ＶＣＣＰに対応する電位が印加され、駆動トランジスタＤｒｖにドレイン－ソース間電流Ｉｄｓが発生し、有機発光ダイオード２１１が駆動されることとなる。このとき、ドレイン－ソース間電流Ｉｄｓの大きさは、駆動トランジスタＤｒｖのゲート電位Ｖｇに応じて変化するため、駆動トランジスタＤｒｖのゲート電位Ｖｇ、すなわちサンプリングトランジスタＷＳによって書き込まれた信号線４０２の電位に応じて、有機発光ダイオード２１１の発光輝度が制御されることとなる。
　このように、駆動トランジスタＤｒｖは、そのドレイン－ソース間電流Ｉｄｓによって有機発光ダイオード２１１を駆動させる機能を有する。また、サンプリングトランジスタＷＳは、信号線４０２の電位に応じて駆動トランジスタＤｒｖのゲート電圧を制御する、すなわち駆動トランジスタＤｒｖのオン／オフを制御することにより、信号線４０２の電位を画素回路２１０に書き込む機能を有する（すなわち、信号線４０２の電位を書き込む画素回路２１０をサンプリングする機能を有する）。また、発光制御トランジスタＤＳは、駆動トランジスタＤｒｖのソース電極の電位を制御することにより、駆動トランジスタＤｒｖのドレイン－ソース間電流Ｉｄｓを制御し、有機発光ダイオード２１１の発光／非発光を制御する機能を有する。
　保持容量Ｃｓは、駆動トランジスタＤｒｖのゲート電極（すなわち、サンプリングトランジスタＷＳのドレイン電極）と、駆動トランジスタＤｒｖのソース電極との間に接続される。つまり、保持容量Ｃｓは、駆動トランジスタＤｒｖのゲート－ソース間電圧Ｖｇｓを保持する。補助容量Ｃｓｕｂは、駆動トランジスタＤｒｖのソース電極と、電源線３３２との聞に接続される。補助容量Ｃｓｕｂは、信号線４０２の電位を書き込んだときに駆動トランジスタＤｒｖのソース電位が変動するのを抑制する作用をなす。
　信号出力部４０１は、信号線４０２の電位（信号線電圧Ｄａｔａ）を適宜制御することにより、当該信号線４０２の電位を画素回路２１０に書き込む（具体的には、上述したように、サンプリングトランジスタＷＳによって選択された画素回路２１０に対して信号線４０２の電位が書き込まれる）。本実施形態では、信号出力部４０１は、信号線４０２を介して、映像信号に対応する信号電圧Ｖｓｉｇと、第１基準電圧Ｖｒｅｆと第２基準電圧Ｖｏｆｓとを選択的に出力する。ここで、第１基準電圧Ｖｒｅｆは、有機発光ダイオード２１１を確実に消光させるための基準電圧である。また、第２基準電圧Ｖｏｆｓは、映像信号に対応する信号電圧Ｖｓｉｇの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）であり、後述するしきい値補正動作を行う際に用いられる。
　サンプリングトランジスタＷＳのゲート電極には走査線３０２が接続される。書き込み走査部３０１は、走査線３０２の電位（走査線電圧）を変更することによりサンプリングトランジスタＷＳのオン／オフを制御し、上述した信号線４０２の電位（例えば、映像信号に対応する信号電圧Ｖｓｉｇ）を画素回路２１０に書き込む処理を実行する。実際には、図２を参照して説明したように、行列状に並べられた複数の画素回路２１０の各行に対して、複数の走査線３０２がそれぞれ延伸されている。書き込み走査部３０１は、各画素回路２１０への信号線４０２の電位の書き込みに際して、複数の走査線３０２に対して所定の値の走査線電圧を順次供給することにより、各画素回路２１０を行単位で順番に走査する。
　なお、信号線４０２についても、実際には、図２を参照して説明したように、行列状に並べられた複数の画素回路２１０の各列に対して、複数の信号線４０２がそれぞれ延伸されている。信号出力部４０１から択一的に出力される映像信号に対応する信号電圧Ｖｓｉｇ、第１基準電圧Ｖｒｅｆ、及び第２基準電圧Ｖｏｆｓは、複数の信号線４０２を介して各画素回路２１０に対して、書き込み走査部３０１による走査によって選択された画素行の単位で書き込まれる。つまり、信号出力部４０１は、信号線４０２の電位を行単位で書き込む。
　発光制御トランジスタＤＳのゲート電極には第１駆動線３１２が接続される。第１駆動走査部３１１は、第１駆動線３１２の電位（第１駆動線電圧）を変更することにより発光制御トランジスタＤＳのオン／オフを制御し、上述した有機発光ダイオード２１１の発光／非発光を制御する処理を実行する。実際には、図２を参照して説明したように、行列状に並べられた複数の画素回路２１０の各行に対して、複数の第１駆動線３１２がそれぞれ延伸されている。第１駆動走査部３１１は、書き込み走査部３０１による走査に同期して、複数の第１駆動線３１２に対して所定の値の第１駆動線電圧を順次供給することにより、各画素回路２１０の発光／非発光を適宜制御する。
　ここで、更に、画素回路２１０には、有機発光ダイオード２１１のアノード電極にオートゼロトランジスタＡＺのソース電極が接続される。オートゼロトランジスタＡＺのドレイン電極はグランド線３３３（電位：ＶＳＳＰ、ＶＳＳＰはグランド電位）に接続される。当該オートゼロトランジスタＡＺによって形成される電流経路によって、有機発光ダイオード２１１の非発光期間に駆動トランジスタＤｒｖに流れる電流が、グランド線３３３に流れることとなる。
　ここで、後述するように、本実施形態に係る画素回路２１０を駆動する際には、駆動トランジスタＤｒｖのしきい値電圧Ｖｔｈを補正するしきい値補正動作が行われ、更に、当該しきい値補正動作を行う前段階として、しきい値補正準備動作が行われる。かかるしきい値補正準備動作では、駆動トランジスタＤｒｖのゲート電位Ｖｇ及びソース電位Ｖｓを初期化する動作が行われるが、その結果、駆動トランジスタＤｒｖのゲート－ソース間電圧Ｖｇｓが、駆動トランジスタＤｒｖのしきい値電圧Ｖｔｈよりも大きくなる。これは、駆動トランジスタＤｒｖのゲート－ソース間電圧Ｖｇｓを、当該駆動トランジスタＤｒｖのしきい値電圧Ｖｔｈよりも大きくしておかなければ、しきい値補正動作を正常に行うことができないからである。
　従って、上記の駆動トランジスタＤｒｖのゲート電位Ｖｇ及びソース電位Ｖｓを初期化する動作が行われると、有機発光ダイオード２１１の非発光期間であるにもかかわらず、有機発光ダイオード２１１のアノード電位Ｖａｎｏが当該有機発光ダイオード２１１のしきい値電圧Ｖｔｈｅｌを超えてしまう事態が生じ得る。すると、駆動トランジスタＤｒｖから有機発光ダイオード２１１に電流が流れ込み、非発光期間であるにもかかわらず有機発光ダイオード２１１が発光する現象が生じることになる。
　そこで、本実施形態では、かかる現象を防止するために、上述したオートゼロトランジスタＡＺによる電流回路を設ける。これにより、上記の駆動トランジスタＤｒｖからの電流が、有機発光ダイオード２１１に流れ込むことなく、かかる電流回路の方に流れ込むこととなり、意図せぬ有機発光ダイオード２１１の発光を防止することが可能となる。
　オートゼロトランジスタＡＺのゲート電極には、第２駆動線３２２が接続される。第２駆動走査部３２１は、第２駆動線３２２の電位（第２駆動線電圧）を変更することによりオートゼロトランジスタＡＺのオン／オフを制御する。具体的には、第２駆動走査部３２１は、第２駆動線電圧を適宜変更することにより、非発光期間の間、より詳細には少なくともしきい値補正準備動作を行い、駆動トランジスタＤｒｖのゲート－ソース間電圧Ｖｇｓが駆動トランジスタＤｒｖのしきい値電圧Ｖｔｈよりも大きくなっている期間の間、オートゼロトランジスタＡＺを導通状態にし、上述した電流回路を開放する。実際には、図２を参照して説明したように、行列状に並べられた複数の画素回路２１０の各行に対して、複数の第２駆動線３２２がそれぞれ延伸されている。第２駆動走査部３２１は、書き込み走査部３０１による走査に同期して、複数の第２駆動線３２２に対して所定の値の第２駆動線電圧を順次供給することにより、上記の期間の間オートゼロトランジスタＡＺが導通状態となるように、当該オートゼロトランジスタＡＺの駆動を適宜制御する。
　なお、書き込み走査部３０１、第１駆動走査部３１１、第２駆動走査部３２１及び信号出力部４０１は、例えばシフトレジスタ回路等、上述した機能を実現し得る各種の回路によって、公知の手法を用いて構成され得るため、ここではその詳細な回路構成についての説明は省略する。
　以上、本実施形態に係る画素回路２１０の構成について説明した。
＜３．寄生容量＞
　図４は、画素回路２１０に生成される寄生容量Ｃｐの一例を示す回路図である。
　隣接する画素回路２１０の有機発光ダイオード２１１及びアノード電極に繋がる拡散層には、図４に示す寄生容量Ｃｐが形成される場合がある。寄生容量Ｃｐにより画素回路２１０の動作が正常に行われなくなる恐れがある。寄生容量Ｃｐの詳細については、図５及び図６を参照して、後で説明する。
＜４．画素回路のレイアウト＞
　以上説明した本実施形態に係る画素回路２１０の各トランジスタが形成される層である拡散層のレイアウトについて説明する。ここでは、本実施形態に係るレイアウトによって得られる効果をより明確なものとするために、まず、一般的な既存のレイアウトについて説明する。
＜４－１．一般的なレイアウト＞
　本実施形態に係る画素回路２１０の拡散層を一般的なレイアウトで構成した場合について検討する。図５は、本実施形態に係る画素回路２１０の拡散層を一般的なレイアウトで構成した場合における、当該レイアウトの一例を概略的に示す上面図である。実際には、表示装置１の画素部２０には、複数の画素回路２１０が行列状に並べられて配置されるが、図５では、説明のため、隣り合う３つの画素に対応する画素回路２１０のレイアウトを図示している。なお、図５には、画素回路２１０の一部のレイアウトが示されている。
　本実施形態に係る画素回路２１０は、シリコン基板上に画素回路２１０の各トランジスタが形成される（いわゆるシリコンバックプレーン上に画素回路２１０が形成される）。図５では、拡散層のレイアウトを簡略化して図示しており、拡散層のうち、画素回路２１０を構成する各トランジスタのソース領域及びドレイン領域に対応するアクティブ領域と、各トランジスタのゲート電極として機能するゲート領域を、それぞれ異なるハッチングで表現している。図面中、副画素内においてハッチングが付されていない領域は、例えばＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidation of Silicon）等の各種の公知の方法によって酸化物が形成されたアイソレーション領域である。
　各画素において、駆動トランジスタＤｒｖのドレイン領域、及び、オートゼロトランジスタＡＺのソース領域は、図示しているトランジスタ層よりも上層に形成される有機発光ダイオード２１１のアノード電極が接続される領域である（上述した図３も参照）。
　次に、図４に示す寄生容量Ｃｐと拡散層のレイアウトとの関係について説明する。
　上記のように、図５は、一般的な画素回路２１０の構成の一例を示すレイアウト図である。図６は、一般的な画素回路２１０の構成の一例を示す断面図である。図６は、図５のＡ－Ａ線に示す断面に対応する断面図である。
　図５は、画素回路２１０の駆動トランジスタＤｒｖ（３つの駆動トランジスタＤｒｖ１～Ｄｒｖ３）及びオートゼロトランジスタＡＺ（３つのオートゼロトランジスタＡＺ１～ＡＺ３）を示している。駆動トランジスタＤｒｖのドレイン側（Ｄ側）の拡散層には有機発光ダイオード２１１が接続され、所望の輝度に応じて、画素回路２１０ごとに異なる電圧が印加されている。隣接する画素回路２１０の有機発光ダイオード２１１及びアノードに繋がる拡散層には、図６のような寄生容量Ｃｐが形成されている。なお、図６では、オートゼロトランジスタＡＺのＳ側の拡散層５１０の間を分離する素子間分離領域（ＳＴＩ等の絶縁層５２０）に寄生容量Ｃｐが記載されているが、有機発光ダイオード２１１及びアノードに繋がる拡散層間の寄生容量は、基板中及び配線層にも形成されている。
　微細化により、画素回路２１０間の距離が短くなると、寄生容量Ｃｐの影響が大きくなる。寄生容量Ｃｐにより画素回路２１０の動作が正常に行われなくなる恐れがある。
＜４－２．本実施形態に係るレイアウト＞
　本実施形態では、以上説明した一般的なレイアウトにおいて生じ得る不都合を、レイアウトを工夫することによって解消し得る。図７を参照して、本実施形態に係る画素回路２１０の拡散層のレイアウトについて説明する。図７は、本実施形態に係る画素回路２１０の拡散層のレイアウトの一例を概略的に示す上面図である。
（第１実施形態）
　図７は、第１実施形態による画素回路２１０の構成の一例を示すレイアウト図である。図８は、第１実施形態による画素回路２１０の構成の一例を示す断面図である。図８は、図７のＢ－Ｂ線に示す断面に対応する断面図である。
　隣接する画素回路２１０の同じ機能を有する（同種の）トランジスタのペアをチャネル電流が逆方向になるように並べて配置する。具体的には、オートゼロトランジスタＡＺ１とオートゼロトランジスタＡＺ３に対してオートゼロトランジスタＡＺ２のチャネル電流が逆方向に流れるようにオートゼロトランジスタＡＺを配置する。すなわち、同種のトランジスタのペアは、図７の紙面左右方向に並んだオートゼロトランジスタＡＺのペアである。隣接する画素回路２１０の有機発光ダイオード２１１及びアノードに繋がる拡散層の間には寄生容量Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４が形成され、駆動トランジスタＤｒｖ２のＤ側の拡散層はカップリングにより所望の電位が得られないことがある。例えば、有機発光ダイオード２１１を発光しない場合は低い電位を維持する必要があるにもかかわらず、隣接する画素の有機発光ダイオード２１１を発光する場合にカップリングにより駆動トランジスタＤｒｖ２のＤ側の拡散層の電位が上がってしまう。これに対して、固定電位（例えば、ＶＳＳＰ）が印加されているオートゼロトランジスタＡＺ２のＤ側の拡散層と、駆動トランジスタＤｒｖ２のＤ側の拡散層と、の間に形成されている寄生容量Ｃｐ７を介して駆動トランジスタＤｒｖ２のＤ側の拡散層の電位が上がることを抑制する。
　また、ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域（例えば、ＳＴＩ等の絶縁層５２０）を挟んで対向する。
　図７に示すように、オートゼロトランジスタＡＺ２のドレインは、ＶＳＳＰの電位に固定されている。オートゼロトランジスタＡＺ２のドレインは、素子間分離領域を介して、駆動トランジスタＤｒｖのドレイン等に隣接する。オートゼロトランジスタＡＺ２のドレインは、オートゼロトランジスタＡＺ１のソース、駆動トランジスタＤｒｖ１のドレイン、駆動トランジスタＤｒｖ２のドレイン、駆動トランジスタＤｒｖ３のドレイン、及び、オートゼロトランジスタＡＺ３のソースとの間で、それぞれ寄生容量Ｃｐ５、Ｃｐ６、Ｃｐ７、Ｃｐ８、Ｃｐ９を形成する。寄生容量Ｃｐ５、Ｃｐ６、Ｃｐ７、Ｃｐ８、Ｃｐ９は、寄生容量Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４によって駆動トランジスタＤｒｖ２のドレインの電圧が変動することを抑制する。
　以上のように、第１実施形態によれば、隣接する画素回路２１０の、同種のトランジスタ（例えば、オートゼロトランジスタＡＺ）のペアのチャネルは、電流が流れる向きが互いに逆になるように、並べて配置される。ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域を挟んで対向する。これにより、固定電位が供給される拡散層と、トランジスタ（例えば、駆動トランジスタＤｒｖ）の拡散層との間に形成される寄生容量を用いて、隣接する他の画素回路からの寄生容量を介したトランジスタ（例えば、駆動トランジスタＤｒｖ）の拡散層の電位の変動を抑制することができる。この結果、表示品質をより向上させることができる。
　なお、発光素子である有機発光ダイオード２１１は、これに限られず、例えば、マイクロＬＥＤ（Light Emitting Diode）ディスプレイに用いられるＬＥＤ等であってもよい。
　カップリングを抑制する他の方法として、隣接する画素回路２１０の拡散層の間にウェル電位を固定するためのウェルタップを配置して、その固定電位で、カップリングを抑制する手法が提案されている（例えば、特許文献１）。しかし、この手法は、隣接する画素回路２１０のトランジスタとトランジスタとの間に拡散層を別途形成する必要があり、拡散層の幅及び拡散層間のスペース分だけ、画素回路２１０の小型化及び画素回路２１０間の縮小が難しくなる。つまり、高精細化が難しい。
　これに対して、第１実施形態では、ウェルタップが設けられることなく、寄生容量を介して拡散層の電位が変化することを抑制することができる。したがって、高精細化を妨げることなく、表示品質を向上させることができる。
（第２実施形態）
　図９は、第２実施形態による画素回路２１０の構成の一例を示すレイアウト図である。　第２実施形態では、第１実施形態と比較して、オートゼロトランジスタＡＺの配置が異なっている。
　同種のトランジスタのペアは、図９の紙面上下方向に並んだオートゼロトランジスタＡＺのペアである。
　駆動トランジスタＤｒｖのチャネルにおける電流が流れる向き、及び、オートゼロトランジスタＡＺのチャネルにおける電流が流れる向きは、約９０°異なっている。
　高精細化の技術としてミラー反転（ミラー配置）がある。図９に示す例では、オートゼロトランジスタＡＺ１及びオートゼロトランジスタＡＺ２のように、縦方向に隣接する画素回路２１０間でチャネル電流が逆方向に流れるようにオートゼロトランジスタＡＺを配置している。これにより、例えば、固定電位ＶＳＳＰが印加されているオートゼロトランジスタＡＺ３のＤ側の拡散層により、固定電位（例えば、ＶＳＳＰ）が印加されているオートゼロトランジスタＡＺ２及びオートゼロトランジスタＡＺ３のＤ側の拡散層と、有機発光ダイオード２１１及びアノードに繋がるオートゼロトランジスタＡＺ４のソース側（Ｓ側）の拡散層と、の間に形成されている寄生容量Ｃｐ１、Ｃｐ２を介して、オートゼロトランジスタＡＺ４のＳ側の拡散層の電位が意図しない電位になることを抑制する。
　第２実施形態のように、オートゼロトランジスタＡＺの配置が変更されてもよい。第２実施形態による表示装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
　図１０は、第３実施形態による画素回路２１０の構成の一例を示すレイアウト図である。図１１は、第３実施形態による画素回路２１０の構成の一例を示す回路図である。第３実施形態では、第２実施形態と比較して、オートゼロトランジスタＡＺの配置が異なっている。
　同種のトランジスタのペアは、図１０の紙面上下方向に隣接する画素回路２１０がそれぞれ有するオートゼロトランジスタＡＺのペアである。
　ペアのそれぞれのトランジスタは、対向する画素回路２１０に向かって突出するように設けられる。ペアは、隣接する画素回路２１０の隣接方向に略垂直な方向に並べて配置される。
　駆動トランジスタＤｒｖのチャネルにおける電流が流れる向き、及び、オートゼロトランジスタＡＺのチャネルにおける電流が流れる向きは、互いに略同じである。
　第２実施形態による図９では、同じ画素回路２１０の駆動トランジスタＤｒｖ及びオートゼロトランジスタＡＺは、チャネル電流が流れる向きが互いに９０度回転するよう配置されていた。これに対して、第３実施形態による図１０では、同じ画素回路２１０の駆動トランジスタＤｒｖとオートゼロトランジスタＡＺのチャネル電流が流れる向きを揃えつつ、ミラー反転で縦方向に隣接する画素回路２１０でオートゼロトランジスタＡＺのチャネル電流が逆方向になるように配置している。また、２つのオートゼロトランジスタＡＺのペアの幅を１つの画素回路２１０の幅に収めるため、オートゼロトランジスタＡＺの幅を狭め、もう片方の画素回路２１０が形成されている領域に突出させ、画素回路２１０の幅を維持する。この場合、固定電位（例えば、ＶＳＳＰ）が印加されているオートゼロトランジスタＡＺ４のＤ側の拡散層と、有機発光ダイオード２１１及びアノードに繋がるオートゼロトランジスタＡＺ１及びオートゼロトランジスタＡＺ４のＳ側の拡散層と、の間に形成されている寄生容量Ｃｐ１、Ｃｐ２を介して、オートゼロトランジスタＡＺ１及びオートゼロトランジスタＡＺ４のＳ側の拡散層の電位が意図しない電位になることを抑制する。
　回路動作上、オートゼロトランジスタＡＺは、高い駆動能力を要求されない場合がある。この場合、オートゼロトランジスタＡＺのチャネル幅を小さくして、図１０の紙面左右方向に、オートゼロトランジスタＡＺを並べて配置することができる。これにより、図１０の紙面上下方向に並んだ２つの画素回路２１０を、紙面上下方向に詰めて配置することができる。これにより、より高精細化することができる。
　画素回路２１０は、１つの画素に含まれる複数のサブ画素のうちの１つのサブ画素の画素回路であってもよい。１つの画素は、例えば、赤青緑の３つのサブ画素を含む。図１０の紙面左右方向に並んだ３つのサブ画素（画素回路２１０）は、１つの画素を構成する。紙面上下方向に並んだ２つの画素回路２１０の２つのオートゼロトランジスタＡＺのペアは、１つのサブ画素の紙面左右方向（隣接する画素回路２１０の隣接方向に略垂直な方向）の幅に収まるように配置される。
　第３実施形態のように、オートゼロトランジスタＡＺの配置が変更されてもよい。第３実施形態による表示装置１は、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
　図１２は、第４実施形態による画素回路２１０の構成の一例を示すレイアウト図である。第４実施形態では、第３実施形態と比較して、駆動トランジスタＤｒｖのチャネル幅が異なっている。なお、図１２には、グランド線３３３と接続される上層配線Ｗの一部も示されている。
　駆動トランジスタＤｒｖのソース側のチャネル幅は、駆動トランジスタＤｒｖのチャネル側のチャネル幅とは異なる。図１２に示す例では、駆動トランジスタＤｒｖのソース側のチャネル幅は、駆動トランジスタＤｒｖのチャネル側のチャネル幅よりも大きい。
　図１２では、駆動トランジスタＤｒｖのチャネル幅をソース側に比べてドレイン側で小さくしている。これにより、駆動トランジスタＤｒｖの寄生容量が低減し、フロントプレーンの特性に対してロバストな画素回路２１０になる。また、第３実施形態による図１０では、駆動トランジスタＤｒｖ１のゲート電極と、オートゼロトランジスタＡＺ２のドレイン拡散層との距離は、ゲートポリ電極（Ｇ）とアクティブ領域端との距離Ｄ１とアクティブ領域間の距離Ｄ２との和（Ｄ１＋Ｄ２）で決まる。これに対して、第４実施形態による図１２のレイアウトでは、ゲートポリ電極（Ｇ）とアクティブ領域との間の距離Ｄ３のみで決まり、合わせずれをより小さくすることができ、よりトランジスタを高集積化することができる。すなわち、画素回路２１０の小型化が実現する。さらに、駆動トランジスタＤｒｖのドレイン側の拡散層をゲートポリ電極の下に後退させており、隣接する画素回路２１０間でドレイン側の拡散層がカップリングすることも抑制もしやすい。
　第４実施形態のように、駆動トランジスタＤｒｖのチャネル幅が変更されてもよい。第４実施形態による表示装置１は、第３実施形態と同様の効果を得ることができる。
（第４実施形態の第１変形例）
　図１３は、第４実施形態の第１変形例による画素回路２１０の構成の一例を示すレイアウト図である。第４実施形態の第１変形例では、第４実施形態と比較して、オートゼロトランジスタＡＺの配置が異なっている。なお、図１３には、グランド線３３３と接続される上層配線Ｗの一部も示されている。
　なお、図１３では、第４実施形態で説明したように、駆動トランジスタＤｒｖチャネル幅が変更されている。しかし、第３実施形態による図１０に示すように、駆動トランジスタＤｒｖのチャネル幅が変更されていなくてもよい。
　隣接するペア間において、同種のトランジスタのチャネルは、電流が流れる向きが互いに同じになるように、並べて配置される。図１３に示す例では、隣接するペア間において、オートゼロトランジスタＡＺのチャネルは、電流が流れる向きが互いに同じになるように、並べて配置される。
　図１３に示すように、配線層の配線レイアウトを重視して固定電位を印加するオートゼロトランジスタＡＺのドレイン側の拡散層を隣接させても良い。配線層は、例えば、図１３に示す層より上方の層である。配線層内の配線は、図１３の左右方向に沿って配置される。配線層内の配線は、例えば、グランド線３３３と接続される上層配線Ｗである。また、配線層内の配線は、オートゼロトランジスタＡＺのドレインに接続されるコンタクト（ビア）に接続される。したがって、配線層内の配線は、図１３の紙面垂直方向から見て、オートゼロトランジスタＡＺのドレインを通過するように、ジグザグに延伸するように配置される。
　第４実施形態による図１２では、配線層内の配線（例えば、上層配線Ｗ）は、１つのオートゼロトランジスタＡＺごとにジグザグに曲がるよう配置される。これに対して、第４実施形態の第１変形例による図１３では、配線層内の配線は、２つのオートゼロトランジスタＡＺごとにジグザグに曲がるように配置される。これにより、配線層内の配線が曲がる回数を低減し、配線レイアウトをより単純化することができる。
　第４実施形態の第１変形例のように、オートゼロトランジスタＡＺの配置が変更されてもよい。第４実施形態の第１変形例による表示装置１は、第４実施形態と同様の効果を得ることができる。
（第５実施形態）
　図１４は、第５実施形態による画素回路２１０の構成の一例を示すレイアウト図である。第５実施形態は、オートゼロトランジスタＡＺのゲート電極が連結されている点で、第４実施形態とは異なっている。
　なお、図１４では、第４実施形態で説明したように、駆動トランジスタＤｒｖチャネル幅が変更されている。しかし、第３実施形態による図１０に示すように、駆動トランジスタＤｒｖのチャネル幅が変更されていなくてもよい。
　図１４では、オートゼロトランジスタＡＺのゲート電極を複数の画素回路で連結している。連結ゲートＣＧは、複数の画素回路２１０に亘って複数のゲート電極を連結して設けられる。連結するのは一部でも、パネルの片方の端部から反対側の端部まですべて連結しても良い。これにより、ゲート抵抗の低減、及び、ゲート電極に落とすコンタクトＣの数を減らすことで配線層の配線レイアウトの自由度を向上できる。ゲート電極に落とすコンタクトＣは、連結ゲートＣＧの端部、又は、表示パネル１０の端部のみでも良い。
　オートゼロトランジスタＡＺ１～ＡＺ６の駆動のタイミングは同時である。オートゼロトランジスタＡＺは高電流を流す必要がなく、抵抗がそこまで低くなくてもよい。したがって、コンタクトＣの数を減らすことができ、オートゼロトランジスタＡＺ１～ＡＺ６のゲートと接続される配線をより単純化することができる。
　第５実施形態のように、オートゼロトランジスタＡＺのゲート電極が連結されてもよい。第５実施形態による表示装置１は、第４実施形態と同様の効果を得ることができる。
（第６実施形態）
　図１５は、第６実施形態による画素回路２１０の構成の一例を示すレイアウト図である。第６実施形態は、オートゼロトランジスタＡＺに代えて、発光制御トランジスタＤＳが、ペアのチャネル電流が逆方向に流れるように配置されている点で、第３実施形態とは異なっている。
　同種のトランジスタのペアは、図１５の紙面上下方向に隣接する画素回路２１０がそれぞれ有する発光制御トランジスタＤＳのペアである。図３に示すように、発光制御トランジスタＤＳのＳ側の拡散層は、固定電位であるＶＣＣＰを供給する電源線３３２と接続される。発光制御トランジスタＤＳのＳ側の拡散層は、素子間分離領域を介して、駆動トランジスタＤｒｖのＳ側の拡散層に隣接する。
　本実施形態のレイアウトは、図１５に示すように、図３の画素回路２１０の発光制御トランジスタＤＳで採用しても良い。寄生容量Ｃｐ１、Ｃｐ２によって駆動トランジスタＤｒｖのＳ側の拡散層が意図しない電位になることを抑制する。
　第６実施形態のように、発光制御トランジスタＤＳが、ペアのチャネル電流が逆方向に流れるように配置されてもよい。第６実施形態による表示装置１は、第３実施形態と同様の効果を得ることができる。
＜５．画素の構成例＞
　画素回路２１０は、図３に示す回路例に限られない。例えば、ドレインが有機発光ダイオード２１１に接続され、ソースが固定電位（例えば、ＶＳＳＰ）に接続されるトランジスタが含まれれば、そのトランジスタに同様のレイアウトを採用することで同様の効果を得ることができる。
　以下では、画素回路２１０（サブ画素）の他の構成例について説明する。なお、以下では、画素回路２１０（サブ画素）は、画素ＰＩＸと呼ばれる。
　図１６は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ２１と、トランジスタＭＮ２２～ＭＮ２５と、発光素子ＥＬとを有している。トランジスタＭＮ２２～ＭＮ２５はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ２２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ２４のゲートおよびキャパシタＣ２１の一端に接続される。キャパシタＣ２１の一端はトランジスタＭＮ２２のソースおよびドレインのうち一方、およびトランジスタＭＮ２４のゲートに接続され、他端はトランジスタＭＮ２４のソースおよびドレインのうち一方、トランジスタＭＮ２５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２３のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ２４のソースおよびドレインのうち他方に接続される。トランジスタＭＮ２４のゲートはトランジスタＭＮ２２のソースおよびドレインのうち一方、およびキャパシタＣ２１の一端に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ２３のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はキャパシタＣ２１の他端、トランジスタＭＮ２５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２５のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ２４のソースおよびドレインのうち一方、キャパシタＣ２１の他端、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち一方は電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ２２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ２１の両端間の電圧が設定される。トランジスタＭＮ２３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ２４は、トランジスタＭＮ２３がオン状態である期間において、キャパシタＣ２１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ２４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ２５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＮ２２～ＭＮ２５は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ２２、ＭＮ２５のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図１７に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＮ２５、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＮ２３に、本実施形態が適用される。
　図１７は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ３１と、トランジスタＭＰ３２～ＭＰ３６と、発光素子ＥＬとを有している。トランジスタＭＰ３２～ＭＰ３６はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ３２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３３のゲート、トランジスタＭＰ３４のソースおよびドレインのうち他方、およびキャパシタＣ３１の他端に接続される。キャパシタＣ３１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ３２のソースおよびドレインのうち他方、トランジスタＭＰ３３のゲート、およびトランジスタＭＰ３４のソースおよびドレインのうち他方に接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３３のソースおよびドレインのうち他方、およびトランジスタＭＰ３５のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３２のソースおよびドレインのうち他方、トランジスタＭＰ３３のゲート、およびキャパシタＣ３１の他端に接続される。トランジスタＭＰ３５のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３３のソースおよびドレインのうち他方、およびトランジスタＭＰ３４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３６のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ３６のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ３２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ３１の両端間の電圧が設定される。トランジスタＭＰ３５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ３３は、トランジスタＭＰ３５がオン状態である期間において、キャパシタＣ３１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ３３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ３４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ３４がオン状態である期間において、トランジスタＭＰ３３のドレインおよびゲートが互いに接続される。トランジスタＭＰ３６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ３６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ３２～ＭＰ３６は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ３２、ＭＰ３４、ＭＰ３６のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図１７に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＮ３６、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＮ３３に、本実施形態が適用される。
　図１８は、画素ＰＩＸの他の一構成例を表すものである。キャパシタＣ４８の一端は信号線ＳＧＬ１に接続され、他端は電源線ＶＳＳに接続される。キャパシタＣ４９の一端は信号線ＳＧＬ１に接続され、他端は信号線ＳＧＬ２に接続される。トランジスタＭＰ４９はＰ型のＭＯＳＦＥＴであり、ゲートは制御線ＷＳＬ２に接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ１に接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ２に接続される。
　画素ＰＩＸは、キャパシタＣ４１と、トランジスタＭＰ４２～ＭＰ４６と、発光素子ＥＬとを有している。トランジスタＭＰ４２～ＭＰ４６は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ４２のゲートは制御線ＷＳＬ１に接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ２に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４３のゲート、およびキャパシタＣ４１の他端に接続される。キャパシタ４１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ４２のソースおよびドレインのうち他方、およびトランジスタＭＰ４３のゲートに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のソースおよびドレインのうち他方、およびキャパシタＣ４１の他端に接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４４、ＭＰ４５のソースおよびドレインのうち一方に接続される。トランジスタＭＰ４４のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４３のソースおよびドレインのうち他方、およびトランジスタＭＰ４５のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ２に接続される。トランジスタＭＰ４５のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４３のソースおよびドレインのうち他方、およびトランジスタＭＰ４４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４６のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ４６のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ４２がオン状態になることにより、信号線ＳＧＬ１に供給された画素信号に基づいてキャパシタＣ４１の両端間の電圧が設定される。トランジスタＭＰ４５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ４３は、トランジスタＭＰ４５がオン状態である期間において、キャパシタＣ４１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ４３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ４４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ４４がオン状態である期間において、トランジスタＭＰ４３のドレインおよび信号線ＳＧＬ２が互いに接続される。トランジスタＭＰ４６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ４６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ４２～ＭＰ４６、ＭＰ４９は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ４２、ＭＰ４６、ＭＰ４９のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図１８に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＮ４６、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＮ４３に、本実施形態が適用される。
　図１９は、画素ＰＩＸの他の一構成例を表すものである。複数の画素ＰＩＸは、表示領域１００にマトリクス状に設けられ、表示領域１００は、第１の制御部４０と第２の制御部７０の間に設けられる。
　第１の制御部４０は、トランスミッションゲートＴＧ４５、ＴＧ４６と、トランジスタＭＰ５６、ＭＰ５７と、キャパシタＣ６１とを有している。トランジスタＭＰ５６ 、ＭＰ５７は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ４５の一端には画素信号が供給され、トランスミッションゲートＴＧ４５の他端は信号線１４ａに接続される。トランスミッションゲートＴＧ４６の一端は信号線１４ｂに接続され、トランスミッションゲートＴＧ４６の他端は電源線Ｖｏｒｓｔに接続される。キャパシタＣ６１の一端は信号線１４ａに接続され、他端は電源線ＶＳＳ１に接続される。トランジスタＭＰ５６のゲートは制御線ＩＮＩＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｉｎｉに接続され、ソースおよびドレインのうち他方は信号線１４ｂに接続される。トランジスタＭＰ５７のゲートは制御線ＥＬＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｅｌに接続され、ソースおよびドレインのうち他方は信号線１４ｂに接続される。
　第２の制御部７０は、トランスミッションゲートＴＧ７２と、トランジスタＭＰ７３と、キャパシタＣ８２とを有している。トランジスタＭＰ７３は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ７２の一端は信号線１４ａに接続され、他端はトランジスタＭＰ７３のソースおよびドレインのうち他方、およびキャパシタＣ８２の一端に接続される。トランジスタＭＰ７３のゲートは制御線ＲＥＦＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｒｅｆに接続され、ソースおよびドレインのうち他方はトランスミッションゲートＴＧ７２の他端およびキャパシタＣ８２の一端に接続される。キャパシタＣ８２の一端はトランスミッションゲートＴＧ７２の他端および、トランジスタＭＰ７３のソースおびドレインのうち他方に接続され、他端は信号線１４ｂに接続される。
　画素ＰＩＸは、キャパシタＣ１３２と、トランジスタＭＰ１２１～ＭＰ１２５と、発光素子ＥＬとを有している。トランジスタＭＰ１２１～ＭＰ１２５は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ１２２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線１４ｂに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２１のゲート、およびキャパシタＣ１３２の他端に接続される。キャパシタＣ１３２の一端は電源線Ｖｅｌに接続され、他端はトランジスタＭＰ１２２のソースおよびドレインのうち他方、およびトランジスタＭＰ１２１のゲートに接続される。トランジスタＭＰ１２１のゲートはトランジスタＭＰ１２２のソースおよびドレインのうち他方、およびキャパシタＣ１３２の他端に接続され、ソースおよびドレインのうち一方は電源線Ｖｅｌに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２３、ＭＰ１２４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ１２３のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方は信号線１４ｂに接続される。トランジスタＭＰ１２４のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２３のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２５のソースおよびドレインのうち一方、および発光素子１３０のアノードに接続される。トランジスタＭＰ１２５のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方は電源線Ｖｏｒｓｔに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２４のソースおよびドレインのうち他方、および発光素子１３０のアノードに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２２がオン状態になることにより、トランスミッションゲートＴＧ４５の一端に供給された画素信号に基づいてキャパシタＣ１３２の両端間の電圧が設定される。トランジスタＭＰ１２４は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２１は、トランジスタＭＰ１２４がオン状態である期間において、キャパシタＣ１３２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１２１から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１２３，ＭＰ１２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２３がオン状態である期間において、トランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２４のソースおよびドレインのうち一方が信号線１４ｂに接続される。トランジスタＭＰ１２５がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線Ｖｏｒｓｔの電圧に設定されることにより初期化される。また、トランジスタＭＰ５６は、制御線ＩＮＩＬの信号に基づいてオンオフし、トランジスタＭＰ５７は、制御線ＥＬＬの信号に基づいてオンオフし、トランジスタＭＰ７３は、制御線ＲＥＦＬの信号に基づいてオンオフする。トランジスタＭＰ５６がオン状態になると、信号線１４ｂは電源線Ｖｉｎｉの電圧に設定され、トランジスタＭＰ５７がオン状態になると、信号線１４ｂは電源線Ｖｅｌの電圧に設定される。トランジスタＭＰ７３がオン状態になると、キャパシタＣ８２の一端は電源線Ｖｒｅｆの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ１２１～ＭＰ１２５、ＭＰ５６、ＭＰ５７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ１２２、ＭＰ１２５のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図１９に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＰ１２５、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＰ１２１に、本実施形態が適用される。
　図２０は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ５１と、トランジスタＭＰ５２～ＭＰ６０と、発光素子ＥＬとを有している。トランジスタＭＰ５２～ＭＰ６０はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ５２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５３のソースおよびドレインのうち他方、およびトランジスタＭＰ５４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５３のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５２のソースおよびドレインのうち他方、およびトランジスタＭＰ５４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５４のゲートはトランジスタＭＰ５５のソースおよびドレインのうち一方、トランジスタＭＰ５７のソースおよびドレインのうち他方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５２，ＭＰ５３のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５８，ＭＰ５９のソースおよびドレインのうち一方に接続される。キャパシタＣ５１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソースおよびドレインのうち一方、およびトランジスタＭＰ５７のソースおよびドレインのうち他方に接続される。キャパシタＣ５１は、互いに並列に接続された２つのキャパシタを含んでいてもよい。トランジスタＭＰ５５のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のゲート、トランジスタＭＰ５７のソースおよびドレインのうち他方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５６のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５６のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５５のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。トランジスタＭＰ５７のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソースおよびドレインのうち一方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５８のソースおよびドレインのうち他方に接続される。トランジスタＭＰ５８のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５７のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のソースおよびドレインのうち他方、およびトランジスタＭＰ５９のソースおよびドレインのうち一方に接続される。トランジスタ５９のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のソースおよびドレインのうち他方、およびトランジスタＭＰ５８のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ６０のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ６０のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５９のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ５２，ＭＰ５４，ＭＰ５８，ＭＰ５７がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ５１の両端間の電圧が設定される。トランジスタＭＰ５３，ＭＰ５９は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ５４は、トランジスタＭＰ５３，ＭＰ５９がオン状態である期間において、キャパシタＣ５１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ５４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ５５，ＭＰ５６は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ５５，ＭＰ５６がオン状態である期間において、トランジスタＭＰ５４のゲートの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。トランジスタＭＰ６０は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ６０がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ５２～ＭＰ６０は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ５５～ＭＰ５８、ＭＰ６０のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図２０に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＰ６０、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＰ５３に、本実施形態が適用される。
　図２１は、画素ＰＩＸの他の一構成例を表すものである。制御線ＷＳＮＬの信号および制御線ＷＳＰＬの信号は、互いに反転した信号である。
　画素ＰＩＸは、キャパシタＣ６１，Ｃ６２と、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７と、発光素子ＥＬとを有している。トランジスタＭＮ６３，ＭＮ６５～ＭＮ６７はＮ型のＭＯＳＦＥＴであり、トランジスタＭＰ６４はＰ型のＭＯＳＦＥＴである。トランジスタＭＮ６３のゲートは制御線ＷＳＮＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ、およびトランジスタＭＰ６４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６１，Ｃ６２の一端、およびトランジスタＭＮ６５のゲートに接続される。トランジスタＭＰ６４のゲートは制御線ＷＳＰＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ、およびトランジスタＭＮ６３のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６３のソースおよびドレインのうち一方、キャパシタＣ６１，Ｃ６２の一端、およびトランジスタＭＮ６５のゲートに接続される。キャパシタＣ６１は、例えばＭＯＭ（Metal Oxide Metal）キャパシタを用いて構成され、一端はトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６２の一端、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６１は、例えばＭＯＳキャパシタやＭＩＭ（Metal Insulator Metal）キャパシタを用いて構成されてもよい。キャパシタＣ６２は、例えばＭＯＳキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６１の一端、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６２は、例えば、ＭＯＭキャパシタやＭＩＭキャパシタを用いて構成されてもよい。また、キャパシタＣ６２の他端は、電源線ＶＳＳ３（図示省略）に接続されてもよい。トランジスタＭＮ６５のゲートはトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、およびキャパシタＣ６１，Ｃ６２の一端に接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ６６，ＭＮ６７のソースおよびドレインのうち他方に接続される。トランジスタＭＮ６６のゲートは制御線ＡＺＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６５のソースおよびドレインのうち一方、およびトランジスタＭＮ６７のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方は電源線ＶＳＳ１に接続される。トランジスタＭＮ６７のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６５のソースおよびドレインのうち一方、およびトランジスタＭＮ６６のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方は発光素子ＥＬのアノードに接続される。なお、トランジスタＭＮ６７および制御線ＤＳＬを設けず、トランジスタＭＮ６５のソースおよびドレインのうち一方がトランジスタＭＮ６６のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される構成としてもよい。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ６３，ＭＰ６４のうちの少なくとも一方がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ６１，Ｃ６２の両端間の電圧が設定される。トランジスタＭＮ６７は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ６５は、トランジスタＭＮ６７がオン状態である期間において、キャパシタＣ６１，Ｃ６２の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ６５から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ６６は、制御線ＡＺＬの信号に基づいてオンオフしてもよい。また、トランジスタＭＮ６６は、制御線ＡＺＬの信号に応じた抵抗値を有する抵抗素子として機能してもよい。この場合、トランジスタＭＮ６５およびトランジスタＭＮ６６はいわゆるソースフォロワ回路を構成する。
　なお、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６６のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　図２１に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＮ６６に、本実施形態が適用される。
　図２２は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ７１と、トランジスタＭＮ７２～ＭＮ７７と、発光素子ＥＬとを有している。トランジスタＭＮ７２～ＭＮ７７はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ７２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のソースおよびドレインのうち一方、およびトランジスタＭＮ７５のソースおよびドレインのうち他方に接続される。キャパシタＣ７１の一端はトランジスタＭＮ７４のゲート、およびトランジスタＭＮ７６のソースおよびドレインのうち一方に接続され、他端はトランジスタＭＮ７７のソースおよびドレインのうち他方、トランジスタMN75のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ７３のゲートは制御線ＤＬＳ１に接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のソースおよびドレインのうち他方、およびトランジスタＭＮ７６のソースおよびドレインのうち他方に接続される。トランジスタＭＮ７４のゲートはトランジスタＭＮ７６のソースおよびドレインのうち一方、およびキャパシタＣ７１の一端に接続され、ソースおよびドレインのうち他方はトランジスタ７３のソースおよびドレインのうち一方、およびトランジスタＭＮ７６のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７２のソースおよびドレインのうち一方、およびトランジスタＭＮ７５のソースおよびドレインのうち他方に接続される。トランジスタＭＮ７５のゲートは制御線ＤＳＬ２に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ７２のソースおよびドレインのうち一方、およびトランジスタＭＮ７４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はキャパシタＣ７１の他端、トランジスタＭＮ７７のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ７６のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ７３のソースおよびドレインのうち一方、およびトランジスタＭＮ７４のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のゲートおよびキャパシタＣ７１の一端に接続される。トランジスタＭＮ７７のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はキャパシタＣ７１の他端、トランジスタＭＮ７５のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち一方は電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ７２，ＭＮ７４，ＭＮ７６がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ７１の両端間の電圧が設定される。トランジスタＭＮ７３は、制御線ＤＳＬ１の信号に基づいてオンオフし、トランジスタＭＮ７５は、制御線ＤＳＬ２の信号に基づいてオンオフする。トランジスタＭＮ７４は、トランジスタＭＮ７３，ＭＮ７５がオン状態である期間において、キャパシタＣ７１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ７４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ７７は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ７７がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＮ７２～ＭＮ７７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ７６は、酸化物半導体を用いたトランジスタであってもよい。
　図２２に示す回路図において、例えば、第１実施形態～第５実施形態によるオートゼロトランジスタＡＺと同様の動作をするトランジスタＭＮ７７、又は、第６実施形態による発光制御トランジスタＤＳと同様の動作をするトランジスタＭＮ７３に、本実施形態が適用される。
＜６．適用例＞
　次に、上記実施の形態および変形例で説明した表示システムの適用例について説明する。
（適用例１）
　図２３は、ヘッドマウントディスプレイ１１０の外観の一例を表すものである。ヘッドマウントディスプレイ１１０は、例えば、眼鏡形の表示部１１１の両側に、使用者の頭部に装着するための耳掛け部１１２を有する。このようなヘッドマウントディスプレイ１１０に、上記実施の形態等に係る技術を適用することができる。
（適用例２）
　図２４は、他のヘッドマウントディスプレイ１２０の外観の一例を表すものである。ヘッドマウントディスプレイ１２０は、本体部１２１と、アーム部１２２と、鏡筒部１２３とを有する、透過式のヘッドマウントディスプレイである。このヘッドマウントディスプレイ１２０は、眼鏡１２８に装着されている。本体部１２１は、ヘッドマウントディスプレイ１２０の動作を制御するための制御基板や表示部を有している。この表示部は、表示画像の画像光を射出する。アーム部１２２は、本体部１２１と鏡筒部１２３とを連結し、鏡筒部１２３を支持する。鏡筒部１２３は、本体部１２１からアーム部１２２を介して供給された画像光を、眼鏡１２８のレンズ１２９を介して、ユーザの目に向かって投射する。このようなヘッドマウントディスプレイ１２０に、上記実施の形態等に係る技術を適用することができる。
　なお、このヘッドマウントディスプレイ１２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタおよび部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
（適用例３）
　図２５Ａ，２５Ｂは、デジタルスチルカメラ１３０の外観の一例を表すものであり、図２５Ａは正面図を示し、図２５Ｂは背面図を示す。このデジタルスチルカメラ１３０は、レンズ交換式一眼レフレックスタイプのカメラであり、カメラ本体部（カメラボディ）１３１と、撮影レンズユニット１３２と、グリップ部１３３と、モニタ１３４と、電子ビューファインダ１３５とを有する。撮像レンズユニット３１２は、交換式のレンズユニットであり、カメラ本体部３１１の正面のほぼ中央付近に設けられる。グリップ部１３３は、カメラ本体部３１１の正面の左側に設けられ、撮影者は、このグリップ部１３３を把持するようになっている。モニタ１３４は、カメラ本体部１３１の背面のほぼ中央よりも左側に設けられる。電子ビューファインダ１３５は、カメラ本体部１３１の背面において、モニタ１４の上部に設けられる。撮影者は、この電子ビューファインダ１３５を覗くことにより、撮影レンズユニット１３２から導かれた被写体の光像を視認し、構図を決定することができる。電子ビューファインダ１３５に、上記実施の形態等に係る技術を適用することができる。
（適用例４）
　図２６は、テレビジョン装置１４０の外観の一例を表すものである。テレビジョン装置１４０は、フロントパネル１４２およびフィルターガラス１４３を含む映像表示画面部１４１を有する。この映像表示画面部１４１に、上記実施の形態等に係る技術を適用することができる。
（適用例５）
　図２７は、スマートフォン１５０の外観の一例を表すものである。スマートフォン１５０は、各種情報を表示する表示部１５１と、ユーザによる操作入力を受け付けるボタンなどを含む操作部１５２とを有する。この表示部１５１に、上記実施の形態等に係る技術を適用することができる。
（適用例６）
　図２８Ａ，２８Ｂは、本開示の技術が適用された車両の一構成例を表すものであり、図２８Ａは、車両２００の後部から見た車両の内部の一例を示し、図２８Ｂは、車両２００の左後方からみた車両の内部の一例を示す。
　図２８Ａ，２８Ｂの車両は、センターディスプレイ２０１と、コンソールディスプレイ２０２と、ヘッドアップディスプレイ２０３と、デジタルリアミラー２０４と、ステアリングホイールディスプレイ２０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ２０１は、ダッシュボード２６１における、運転席２６２及び助手席２６３に対向する場所に配置されている。図２８Ａでは、運転席２６２側から助手席２６３側まで延びる横長形状のセンターディスプレイ２０１の例を示すが、センターディスプレイ２０１の画面サイズや配置場所はこれに限定されるものではない。センターディスプレイ２０１は、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ２０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された、車両前方や側方の障害物までの距離画像、赤外線センサで検出された乗員の体温などを表示可能である。センターディスプレイ２０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、センサの検出結果に基づく、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報である。操作関連情報は、センサを用いて検出された、乗員の操作に関するジェスチャの情報である。ジェスチャは、車両内の種々の設備の操作を含んでいてもよく、例えば、空調設備、ナビゲーション装置、ＡＶ（Audio Visual）装置、照明装置等の操作を含む。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、各乗員の行動記録を含む。ライフログを取得し保存することにより、事故が生じた際、乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて検出された乗員の体温や、検出された体温に基づいて推測された乗員の健康状態の情報を含む。あるいは、乗員の健康状態の情報は、イメージセンサにより撮像された乗員の顔に基づいて推測されてもよい。また、乗員の健康状態の情報は、乗員と自動音声を用いて会話を行うことにより得られた乗員の回答内容に基づいて推測されてもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などの情報を含む。エンタテイメント関連情報は、センサにより検出された乗員によるＡＶ装置の操作情報や、センサにより検出され認識された乗員に適した、表示すべきコンテンツの情報などを含む。
　コンソールディスプレイ２０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ２０２は、運転席２６２と助手席２６３の間のセンターコンソール２６４における、シフトレバー２６５の近くに配置されている。コンソールディスプレイ２０２も、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ２０２は、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ２０３は、運転席２６２の前方のフロントガラス２６６の奥に仮想的に表示される。ヘッドアップディスプレイ２０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ２０３は、運転席２６２の正面に仮想的に配置されることが多いため、車両の速度、燃料の残量、バッテリの残量などの車両の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー２０４は、車両の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、例えば後部座席の乗員のライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ２０５は、車両のステアリングホイール２６７の中心付近に配置されている。ステアリングホイールディスプレイ２０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ２０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ２０６は、運転席２６２や助手席２６３の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ２０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ２０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。リアエンタテイメントディスプレイ２０６は、例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサ５で計測した結果を表示してもよい。
　これらのセンターディスプレイ２０１、コンソールディスプレイ２０２、ヘッドアップディスプレイ２０３、デジタルリアミラー２０４、ステアリングホイールディスプレイ２０５、リアエンタテイメントディスプレイ２０６に、上記実施の形態等に係る技術を適用することができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）
　発光素子と、
　輝度信号を電圧として保持するキャパシタと、
　前記輝度信号に応じた電流を前記発光素子に供給する第１トランジスタと、
　前記輝度信号の供給及び保持を行う第２トランジスタと、
　前記発光素子の印加電圧を初期化する第３トランジスタと、
　前記第１トランジスタに流れる電流を制御することにより前記発光素子の発光制御を行う第４トランジスタと、
　をそれぞれ有する複数の画素回路を備え、
　隣接する２つの前記画素回路に含まれる同種のトランジスタのペアのチャネルは、電流が流れる向きが互いに逆になるように、並べて配置され、
　前記ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域を挟んで対向する、表示装置。
　（２）
　前記ペアのそれぞれのトランジスタは、対向する前記画素回路に向かって突出するように設けられ、
　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向に並べて配置される、（１）に記載の表示装置。
　（３）
　前記画素回路は、１つの画素に含まれる複数のサブ画素のうちの１つのサブ画素の画素回路であり、
　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向における１つの前記サブ画素の幅に収まるように配置される、（２）に記載の表示装置。
　（４）
　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、互いに略同じである、（２）に記載の表示装置。
　（５）
　前記第１トランジスタのソース側のチャネル幅は、前記第１トランジスタのチャネル側のチャネル幅とは異なる、（２）に記載の表示装置。
　（６）
　隣接する前記ペア間において、同種のトランジスタのチャネルは、電流が流れる向きが互いに同じになるように、並べて配置される、（２）に記載の表示装置。
　（７）
　前記ペアは、前記第３トランジスタのペアである、（１）乃至（６）のいずれか一項に記載の表示装置。
　（８）
　前記ペアは、前記第４トランジスタのペアである、（１）乃至（６）のいずれか一項に記載の表示装置。
　（９）
　前記ペアと同種のトランジスタのゲートは、複数の前記画素回路に亘って連結される連結ゲートである、（１）乃至（８）のいずれか一項に記載の表示装置。
　（１０）
　前記連結ゲートの端部において、前記連結ゲートと電気的に接続されるコンタクトをさらに備える、（９）に記載の表示装置。
　（１１）
　前記画素回路を含む画素を複数有する表示パネルをさらに備え、
　前記コンタクトは、前記表示パネルの端部において、前記連結ゲートと電気的に接続される、（１０）に記載の表示装置。
　（１２）
　前記ペアのそれぞれのトランジスタは、固定電位が供給される一方の拡散層を有する、（１）乃至（１１）のいずれか一項に記載の表示装置。
　（１３）
　前記固定電位が供給される拡散層は、素子間分離領域を介して、前記第１トランジスタの拡散層に隣接する、（１２）に記載の表示装置。
　（１４）
　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、約９０°異なっている、（１）乃至（１３）のいずれか一項に記載の表示装置。
　（１５）
　前記ペアを含む隣接する２つの前記画素回路は、ミラー反転して配置される、（１）乃至（１４）のいずれか一項に記載の表示装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　表示装置、１０　表示パネル、２０　画素部、２１０　画素回路、２１１　有機発光ダイオード、Ｄｒｖ　駆動トランジスタ、ＷＳ　サンプリングトランジスタ、ＤＳ　発光制御トランジスタ、ＡＺ　オートゼロトランジスタ、Ｃ　コンタクト、ＣＧ　連結ゲート

Claims (15)

  1. 　発光素子と、
    　輝度信号を電圧として保持するキャパシタと、
    　前記輝度信号に応じた電流を前記発光素子に供給する第１トランジスタと、
    　前記輝度信号の供給及び保持を行う第２トランジスタと、
    　前記発光素子の印加電圧を初期化する第３トランジスタと、
    　前記第１トランジスタに流れる電流を制御することにより前記発光素子の発光制御を行う第４トランジスタと、
    　をそれぞれ有する複数の画素回路を備え、
    　隣接する２つの前記画素回路に含まれる同種のトランジスタのペアのチャネルは、電流が流れる向きが互いに逆になるように、並べて配置され、
    　前記ペアの一方のトランジスタのドレイン、及び、他方のトランジスタのソースは、素子間分離領域を挟んで対向する、表示装置。
  2. 　前記ペアのそれぞれのトランジスタは、対向する前記画素回路に向かって突出するように設けられ、
    　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向に並べて配置される、請求項１に記載の表示装置。
  3. 　前記画素回路は、１つの画素に含まれる複数のサブ画素のうちの１つのサブ画素の画素回路であり、
    　前記ペアは、隣接する前記画素回路の隣接方向に略垂直な方向における１つの前記サブ画素の幅に収まるように配置される、請求項２に記載の表示装置。
  4. 　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、互いに略同じである、請求項２に記載の表示装置。
  5. 　前記第１トランジスタのソース側のチャネル幅は、前記第１トランジスタのチャネル側のチャネル幅とは異なる、請求項２に記載の表示装置。
  6. 　隣接する前記ペア間において、同種のトランジスタのチャネルは、電流が流れる向きが互いに同じになるように、並べて配置される、請求項２に記載の表示装置。
  7. 　前記ペアは、前記第３トランジスタのペアである、請求項１に記載の表示装置。
  8. 　前記ペアは、前記第４トランジスタのペアである、請求項１に記載の表示装置。
  9. 　前記ペアと同種のトランジスタのゲートは、複数の前記画素回路に亘って連結される連結ゲートである、請求項１に記載の表示装置。
  10. 　前記連結ゲートの端部において、前記連結ゲートと電気的に接続されるコンタクトをさらに備える、請求項９に記載の表示装置。
  11. 　前記画素回路を含む画素を複数有する表示パネルをさらに備え、
    　前記コンタクトは、前記表示パネルの端部において、前記連結ゲートと電気的に接続される、請求項１０に記載の表示装置。
  12. 　前記ペアのそれぞれのトランジスタは、固定電位が供給される一方の拡散層を有する、請求項１に記載の表示装置。
  13. 　前記固定電位が供給される拡散層は、素子間分離領域を介して、前記第１トランジスタの拡散層に隣接する、請求項１２に記載の表示装置。
  14. 　前記第１トランジスタのチャネルにおける電流が流れる向き、及び、前記第３トランジスタのチャネルにおける電流が流れる向きは、約９０°異なっている、請求項１に記載の表示装置。
  15. 　前記ペアを含む隣接する２つの前記画素回路は、ミラー反転して配置される、請求項１に記載の表示装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366057A (ja) * 2001-06-11 2002-12-20 Toshiba Corp 表示装置
JP2010151866A (ja) * 2008-12-24 2010-07-08 Sony Corp 表示装置および表示装置の製造方法、ならびに薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法
JP2015055763A (ja) * 2013-09-12 2015-03-23 セイコーエプソン株式会社 発光装置および電子機器
WO2019058906A1 (ja) * 2017-09-22 2019-03-28 ソニー株式会社 表示素子、表示装置、及び、電子機器
JP2022085258A (ja) * 2020-11-27 2022-06-08 キヤノン株式会社 発光装置、表示装置、光電変換装置、電子機器、照明装置、および移動体
WO2023119861A1 (ja) * 2021-12-20 2023-06-29 ソニーグループ株式会社 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366057A (ja) * 2001-06-11 2002-12-20 Toshiba Corp 表示装置
JP2010151866A (ja) * 2008-12-24 2010-07-08 Sony Corp 表示装置および表示装置の製造方法、ならびに薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法
JP2015055763A (ja) * 2013-09-12 2015-03-23 セイコーエプソン株式会社 発光装置および電子機器
WO2019058906A1 (ja) * 2017-09-22 2019-03-28 ソニー株式会社 表示素子、表示装置、及び、電子機器
JP2022085258A (ja) * 2020-11-27 2022-06-08 キヤノン株式会社 発光装置、表示装置、光電変換装置、電子機器、照明装置、および移動体
WO2023119861A1 (ja) * 2021-12-20 2023-06-29 ソニーグループ株式会社 表示装置

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