WO2025249098A1 - センシングデバイス、電子機器およびセンシングデバイスの制御方法 - Google Patents

センシングデバイス、電子機器およびセンシングデバイスの制御方法

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WO2025249098A1
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offset
circuit
control circuit
gain
signal
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守 佐藤
克彦 半澤
恵里子 加藤
佐智雄 曙
和樹 原口
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
    • H04N25/708—Pixels for edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • This technology relates to sensing devices.
  • sensing devices that compare signals using a comparator, electronic devices, and methods for controlling sensing devices.
  • sensing devices such as solid-state image sensors have performed various signal processing operations, such as pixel addition and CDS (Correlated Double Sampling) processing, for purposes such as expanding the dynamic range and reducing noise.
  • signal processing operations such as pixel addition and CDS (Correlated Double Sampling) processing
  • a device has been proposed that increases or decreases one of a pair of pixel signals using a gain, and then detects the presence or absence of an edge based on the comparison result (see, for example, Patent Document 1).
  • the above-mentioned conventional technology attempts to achieve edge detection that is independent of the amount of ambient light by increasing or decreasing one of a pair of pixel signals using a gain.
  • noise may cause an erroneous determination of the presence or absence of an edge.
  • This technology was developed in light of these circumstances, and aims to improve the accuracy of edge detection in sensing devices that detect the presence or absence of edges.
  • This technology has been developed to solve the above-mentioned problems, and its first aspect is a sensing device and control method comprising: a gain control circuit that performs gain control to increase or decrease at least one of a pair of pixel signals by a predetermined gain; an offset control circuit that performs offset control to superimpose a predetermined offset on at least one of the pair of pixel signals; and a comparator that compares the pair of pixel signals that have undergone the gain control and offset control and outputs the comparison result. This has the effect of improving edge detection accuracy.
  • a timing control circuit may be provided that sequentially selects from a plurality of combinations each including an offset value and a gain value and sets the combinations in the gain control circuit and the offset control circuit. This has the effect of improving sensing performance.
  • a plurality of latch circuits may be further provided to hold the comparison results corresponding to each of the plurality of combinations. This has the effect of improving sensing performance.
  • the timing control circuit may set the gain values in ascending order, and stop the comparator when an edge is detected. This reduces power consumption.
  • the gain control circuit may include a first capacitive element, a second capacitive element, a first switch that opens and closes a path between the first capacitive element and a vertical signal line that transmits one of the pair of pixel signals, and a second switch that opens and closes a path between the second capacitive element and a vertical signal line that transmits one of the pair of pixel signals. This provides the effect of switching the gain value.
  • the other ends of the first and second capacitive elements may be connected to the comparator. This provides the effect of switching the gain value.
  • the other ends of the first and second capacitive elements may be connected to a ground node. This provides the effect of switching the gain value.
  • this first aspect may include an amplifier, a capacitive element having one end connected to the output terminal of the amplifier, and a switch that opens and closes a path between the input terminal of the amplifier and the other end of the capacitive element. This provides the effect of switching the gain value.
  • the offset control circuit may include a capacitive element, an offset-side switch that opens and closes a path between an input node of the offset and one end of the capacitive element, and a pixel-side switch that opens and closes a path between a vertical signal line that transmits one of the pair of pixel signals and one end of the capacitive element. This provides the effect of switching the offset value.
  • the offset may include a first and a second offset
  • the offset-side switch may include a first offset-side switch that opens and closes a path between an input node of the first offset and one end of the capacitance element, and a second offset-side switch that opens and closes a path between an input node of the second offset and one end of the capacitance element. This provides the effect of switching the offset value.
  • the pixel circuit may further include a reference signal generation unit that generates a predetermined reference signal, a reference-side switch that opens and closes a path between the reference signal generation unit and the comparator, and a pixel-side switch that opens and closes a path between the gain control circuit and the offset control circuit and a vertical signal line that transmits the pixel signal. This has the effect of reducing the circuit size.
  • the device may further include a pixel array section in which a pair of pixels that generates the pair of pixel signals is arranged, and a signal processing circuit that processes the comparison results. This allows for the extraction of features and other functions to be performed.
  • the pixel array section, the gain control circuit, the offset control circuit, and the comparator may be arranged on a predetermined pixel chip, and the signal processing circuit may be arranged on a predetermined circuit chip. This has the effect of facilitating pixel miniaturization.
  • the pixel array section may be arranged on a predetermined pixel chip, and the gain control circuit, the offset control circuit, the comparator, and the signal processing circuit may be arranged on a predetermined circuit chip. This has the effect of facilitating pixel miniaturization.
  • this first aspect may further include an error cancellation circuit that cancels errors in the output signal of the comparator. This has the effect of improving edge detection accuracy in low-illumination situations.
  • the error cancellation circuit may superimpose a predetermined compensation offset on the output signal. This removes mismatch components for each comparator, improving edge detection accuracy in low-illumination situations.
  • a replica circuit having the same circuit configuration as the comparator may be further provided, and the error cancellation circuit may hold an input offset of the replica circuit and superimpose the held input offset as a compensation offset on one of a pair of input signals of the comparator, the comparators may be arranged for each pixel column, and the error cancellation circuit may be connected in common to each of the comparators. This improves area efficiency and improves edge detection accuracy in low-illumination situations.
  • a second aspect of the present technology is an electronic device comprising: a gain control circuit that performs gain control to increase or decrease at least one of a pair of pixel signals by a predetermined gain; an offset control circuit that performs offset control to superimpose a predetermined offset on at least one of the pair of pixel signals; a comparator that compares the pair of pixel signals that have undergone the gain control and the offset control and outputs the comparison result; and a signal processing circuit that processes the comparison result. This has the effect of improving the edge detection accuracy in the electronic device.
  • 1 is a block diagram illustrating an example of a configuration of an imaging device according to a first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of an image sensor according to a first embodiment of the present technology
  • 1 is a circuit diagram showing a configuration example of a pixel according to a first embodiment of the present technology
  • 1 is an example of a cross-sectional view of a back-illuminated image sensor according to a first embodiment of the present technology
  • 1 is an example of a cross-sectional view of a front-illuminated image sensor according to a first embodiment of the present technology
  • 1 is a block diagram showing a configuration example of a column signal processing circuit according to a first embodiment of the present technology
  • FIG. 2 is a block diagram illustrating an example configuration of an edge detection unit according to the first embodiment of the present technology.
  • 1 is a block diagram showing an example configuration of an edge detection unit that outputs one bit according to the first embodiment of the present technology;
  • 1 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a first embodiment of the present technology;
  • 1 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a first embodiment of the present technology;
  • 1 is a circuit diagram illustrating a configuration example of a comparator according to a first embodiment of the present technology;
  • FIG. 11 is a circuit diagram showing a configuration example of an edge detection unit in a third comparative example.
  • FIG. 10 is a timing chart showing an example of the operation of the image sensor of the third comparative example.
  • 4 is a timing chart showing an example of an operation of the image sensor when illuminance is low according to the first embodiment of the present technology.
  • 4 is a timing chart showing an example of an operation of the image sensor when illuminance is high according to the first embodiment of the present technology.
  • 10A and 10B are diagrams for comparing edge determination methods between a comparative example and the first embodiment of the present technology; 4 is a flowchart showing an example of an operation of the image sensor according to the first embodiment of the present technology.
  • FIG. 10 is a block diagram illustrating an example configuration of an edge detection unit according to a first modified example of the first embodiment of the present technology.
  • FIG. 10 is a block diagram illustrating an example configuration of an edge detection unit according to a second modified example of the first embodiment of the present technology.
  • FIG. 10 is a block diagram showing a configuration example of a column signal processing circuit according to a second embodiment of the present technology.
  • FIG. 13 is a block diagram illustrating an example configuration of an edge detection unit according to a third embodiment of the present technology.
  • FIG. 11 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a third embodiment of the present technology.
  • FIG. 11 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a third embodiment of the present technology.
  • FIG. 13 is a timing chart showing an example of an operation of the image sensor when the illuminance is low according to the third embodiment of the present technology.
  • FIG. 13 is a diagram for explaining a method for setting a first gain value according to a third embodiment of the present technology.
  • FIG. 13 is a diagram for explaining a method for setting second and third gain values according to a third embodiment of the present technology.
  • FIG. 19 is a diagram illustrating offset values and gain values for each combination according to the third embodiment of the present technology. 13 is a flowchart illustrating an example of an operation of the image sensor according to the third embodiment of the present technology.
  • FIG. 19 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a first modified example of the third embodiment of the present technology.
  • FIG. 19 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a second modified example of the third embodiment of the present technology.
  • 13A and 13B are diagrams for explaining control for holding a reset level and a signal level in a second modified example of the third embodiment of the present technology.
  • FIG. 13 is a diagram for explaining a method for setting first to third gain values in a second modified example of the third embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing a configuration example of an offset control circuit and a gain control circuit according to a third modified example of the third embodiment of the present technology.
  • 13A and 13B are diagrams for explaining control of a timing control circuit according to a fourth embodiment of the present technology.
  • FIG. 13 is a timing chart showing an example of an operation of an image sensor according to the fourth embodiment of the present technology. 13 is a flowchart showing an example of an operation of the image sensor according to the fourth embodiment of the present technology.
  • FIG. 13 is a diagram illustrating an example of a stacked structure of an image sensor according to a fifth embodiment of the present technology.
  • FIG. 23 is a diagram illustrating another example of a stacked structure of an image sensor according to the fifth embodiment of the present technology.
  • 10 is a graph showing an incidence rate for each level of low illuminance in a comparative example and the first embodiment of the present technology; FIG.
  • FIG. 2 is a diagram illustrating an example of an edge image at low illuminance according to the first embodiment of the present technology
  • 10 is a graph showing an example of an edge ratio for each edge offset at low illuminance according to the first embodiment of the present technology
  • FIG. 23 is a block diagram illustrating an example configuration of an edge detection unit according to a sixth embodiment of the present technology.
  • FIG. 23 is a block diagram showing another example of the edge detection unit according to the sixth embodiment of the present technology.
  • FIG. 20 is a circuit diagram showing a configuration example of a comparator and an error cancellation circuit according to a sixth embodiment of the present technology.
  • FIG. 23 is a circuit diagram showing another example of a comparator and an error cancellation circuit according to the sixth embodiment of the present technology.
  • FIG. 19A and 19B are diagrams illustrating an example of an input signal to a comparator and an output signal of the comparator and an error cancellation circuit according to a sixth embodiment of the present technology.
  • FIG. 29 is a diagram illustrating an example of edge ratios and variances for each edge offset according to the sixth embodiment of the present technology.
  • FIG. 23 is a diagram for explaining an error in the sixth embodiment of the present technology. 23 is a timing chart showing an example of control of the error cancellation circuit according to the sixth embodiment of the present technology.
  • FIG. 23 is a diagram for explaining an operation of the error cancellation circuit according to the sixth embodiment of the present technology.
  • FIG. 23 is a block diagram showing a configuration example of a column signal processing circuit according to a modified example of the sixth embodiment of the present technology.
  • FIG. 23 is a circuit diagram illustrating a configuration example of a replica circuit and an error cancellation circuit according to a modification of the sixth embodiment of the present technology.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • First embodiment (example in which pixel signals are increased or decreased and an offset is superimposed) 2.
  • Second embodiment (example in which a circuit that increases or decreases a pixel signal and superimposes an offset and an analog-to-digital converter share a comparator) 3.
  • Third embodiment (example in which gain and offset values are variable, pixel signals are increased or decreased, and offsets are superimposed) 4.
  • Fourth embodiment (example in which pixel signals are increased or decreased while an offset is superimposed, and the comparator is stopped when an edge is detected) 5.
  • Fifth embodiment (example of increasing or decreasing pixel signals and superimposing offsets in a stacked structure) 6.
  • Sixth embodiment (example in which pixel signals are increased or decreased and an offset is superimposed to cancel output errors of a comparator) 7.
  • First embodiment [Configuration example of imaging device] 1 is a block diagram showing an example configuration of an imaging device 100 according to a first embodiment of the present technology.
  • the imaging device 100 is a device for capturing image data and includes an optical unit 110, an image sensor 200, and a DSP (Digital Signal Processing) circuit 120.
  • the imaging device 100 further includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • Examples of the imaging device 100 include digital cameras such as digital still cameras, as well as smartphones, personal computers, and in-vehicle cameras with imaging functions.
  • the imaging device 100 is an example of an electronic device as defined in the claims.
  • the optical unit 110 collects light from the subject and guides it to the image sensor 200.
  • the image sensor 200 generates image data through photoelectric conversion in synchronization with a vertical synchronization signal.
  • the vertical synchronization signal is a periodic signal of a predetermined frequency that indicates the timing of imaging.
  • the image sensor 200 supplies the generated image data to the DSP circuit 120 via a signal line 209.
  • the image sensor 200 is an example of a sensing device as defined in the claims.
  • the DSP circuit 120 performs predetermined signal processing on the image data from the image sensor 200. This DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays image data. Examples of the display unit 130 include a liquid crystal panel and an organic EL (Electro Luminescence) panel.
  • the operation unit 140 generates operation signals in accordance with user operations.
  • the bus 150 is a common path for the optical unit 110, image sensor 200, DSP circuit 120, display unit 130, operation unit 140, frame memory 160, storage unit 170, and power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the image sensor 200, DSP circuit 120, display unit 130, etc.
  • FIG. 2 is a block diagram showing an example configuration of an image sensor 200 according to the first embodiment of the present technology.
  • the image sensor 200 includes a vertical scanning circuit 210, a digital-to-analog converter (DAC) 220, a timing control circuit 230, and a pixel array unit 240.
  • the image sensor 200 further includes a column signal processing circuit 300, a horizontal scanning circuit 260, and a signal processing circuit 290. These circuits are arranged on a single semiconductor chip, for example.
  • the pixel array section 240 has multiple pixels 250 arranged in a two-dimensional grid pattern.
  • the timing control circuit 230 controls the operation timing of the vertical scanning circuit 210, column signal processing circuit 300, etc. in synchronization with the vertical synchronization signal.
  • the timing control circuit 230 also receives a mode signal MODE that indicates the operating mode of the image sensor 200.
  • the operating modes include an edge detection mode that detects the presence or absence of edges, and an imaging mode that only captures image data without detecting the presence or absence of edges.
  • the timing control circuit 230 controls each circuit based on these operating modes. Note that the image sensor 200 can also capture image data while detecting the presence or absence of edges.
  • the vertical scanning circuit 210 selects and drives rows in sequence, outputting analog pixel signals.
  • the DAC 220 generates a reference signal through DA (Digital to Analog) conversion and supplies it to the column signal processing circuit 300. For example, a sawtooth ramp signal is used as the reference signal.
  • the pixels 250 generate pixel signals through photoelectric conversion under the control of the vertical scanning circuit 210. Each pixel 250 outputs a pixel signal to the column signal processing circuit 300.
  • the column signal processing circuit 300 performs signal processing such as CDS (Correlated Double Sampling) processing and AD (Analog to Digital) conversion processing on pixel signals for each column.
  • This column signal processing circuit 300 supplies image data consisting of digital signals after signal processing to the signal processing circuit 290 under the control of the horizontal scanning circuit 260.
  • the horizontal scanning circuit 260 selects columns in sequence and outputs digital signals to the column signal processing circuit 300 in sequence.
  • the signal processing circuit 290 performs various signal processing on image data as necessary.
  • imaging mode the signal processing circuit 290 performs image processing such as defect correction, and supplies the processed image data to the DSP circuit 120.
  • edge detection mode the signal processing circuit 290 obtains edge determination results for each pixel and performs processing such as feature extraction.
  • the signal processing circuit 290 can also perform object detection and recognition such as person detection, face detection, and face recognition from the extracted features. The signal processing circuit 290 then supplies the processed data to the DSP circuit 120.
  • FIG. 3 is a circuit diagram showing an example of a configuration of a pixel 250 according to the first embodiment of the present technology.
  • the pixel 250 includes a photoelectric conversion element 251, a transfer transistor 252, a reset transistor 253, a floating diffusion layer 254, an amplification transistor 255, and a selection transistor 256.
  • the photoelectric conversion element 251 converts incident light into an electric charge and generates it.
  • the transfer transistor 252 transfers the electric charge from the photoelectric conversion element 251 to the floating diffusion layer 254 in accordance with a transfer signal TRG from the vertical scanning circuit 210.
  • the reset transistor 253 extracts charge from the floating diffusion layer 254 to initialize it in accordance with the reset signal RST from the vertical scanning circuit 210.
  • the floating diffusion layer 254 accumulates electric charge and generates a voltage corresponding to the amount of charge.
  • the amplification transistor 255 forms a source follower circuit and outputs a voltage corresponding to the voltage of the floating diffusion layer 254.
  • the selection transistor 256 outputs the voltage signal from the amplification transistor 255 as a pixel signal SIG in accordance with the selection signal SEL from the vertical scanning circuit 210.
  • the pixel signal SIG is supplied to the column signal processing circuit 300 via the corresponding vertical signal line VSL.
  • circuit of pixel 250 is not limited to the four-transistor circuit shown in the figure, as long as it is capable of generating a pixel signal through photoelectric conversion.
  • FIG. 4 is an example cross-sectional view of an image sensor 200 according to a first embodiment of the present technology.
  • This image sensor 200 includes a substrate 530 and a wiring layer 520.
  • An on-chip lens 511, a color filter 512, and a photoelectric conversion element 251 are arranged for each pixel. With the light incident side facing upward, the color filter 512 is arranged below the on-chip lens 511, and the photoelectric conversion element 251 is arranged below that.
  • a wiring layer 520 is formed on the upper surface of the substrate 530, and transistors such as the transfer transistor 252 mentioned above are formed within the wiring layer 520.
  • the photoelectric conversion element 251 of each pixel is disposed on top of the wiring layer 520.
  • the structure illustrated in the figure is called a back-illuminated type.
  • a front-illumination type can also be used instead of a back-illumination type.
  • a wiring layer 520 is formed below the color filter 512, and a photoelectric conversion element 251 is disposed below that.
  • FIG. 6 is a block diagram showing an example configuration of a column signal processing circuit 300 according to the first embodiment of the present technology.
  • the column signal processing circuit 300 includes a plurality of constant current sources 310, a plurality of ADCs 320, and a plurality of edge detection units 400.
  • the constant current sources 310 and the ADCs 320 are arranged for each column.
  • N is an integer
  • N constant current sources 310 and N ADCs 320 are arranged.
  • an edge detection unit 400 is arranged for each pixel pair in a row for which an edge is to be detected. For example, when detecting an edge between the 0th column and the 1st column and between the 1st column and the 2nd column, two edge detection units 400 are arranged for the 0th column to the 3rd column.
  • the constant current source 310 supplies a constant current to the corresponding vertical signal line.
  • the ADC 320 converts the analog pixel signals of the corresponding columns into digital signals under the control of the timing control circuit 230.
  • the ADC 320 supplies the digital signals to the signal processing circuit 290 under the control of the horizontal scanning circuit 260.
  • a single-slope ADC including a comparator and counter is used as the ADC 320.
  • a successive approximation ADC including a comparator, successive approximation logic circuit, and register can also be used.
  • the edge detection unit 400 compares a pair of pixel signals and generates a signal indicating the presence or absence of an edge.
  • the vertical signal lines of the corresponding columns are connected to this edge detection unit 400.
  • the vertical signal line VSL0 of the 0th column and the vertical signal line VSL1 of the 1st column are connected to the edge detection units 400 corresponding to the 0th and 1st columns.
  • the edge detection unit 400 supplies the generated signal to the signal processing circuit 290 under the control of the timing control circuit 230.
  • the timing control circuit 230 In edge detection mode, the timing control circuit 230 enables the edge detection unit 400 to compare a pair of pixel signals and disables the ADC 320. On the other hand, in imaging mode, the timing control circuit 230 enables the ADC 320 to perform AD conversion and disables the edge detection unit 400.
  • FIG. 7 is a block diagram showing an example configuration of the edge detection unit 400 according to the first embodiment of the present technology.
  • the edge detection unit 400 includes gain control circuits 410 and 420, offset control circuits 430 and 440, and comparators 450 and 465.
  • Gain control circuits 410 and 420 perform gain control to increase or decrease at least one of a pair of pixel signals by a predetermined gain.
  • Gain control circuit 410 increases or decreases pixel signal SIG1 transmitted via vertical signal line VSL1 using a gain.
  • Gain control circuit 420 increases or decreases pixel signal SIG0 transmitted via vertical signal line VSL0 using a gain.
  • the gain value is a fixed value "g.”
  • the offset control circuits 430 and 440 increase or decrease one of the pixel signals SIG0 and SIG1 (SIG0 or SIG1) using the gain, but as will be described later in Figure 19, they can also increase or decrease both of them.
  • offset control circuits 430 and 440 perform offset control by superimposing a predetermined offset (such as an offset voltage) on at least one of a pair of pixel signals.
  • offset control circuit 430 superimposes an offset on pixel signal SIG0
  • offset control circuit 440 superimposes an offset on pixel signal SIG1.
  • the offset value is a fixed value of "-c.”
  • the offset control circuits 430 and 440 superimpose an offset on one of the pixel signals SIG0 and SIG1 (SIG0 or SIG1), they can also superimpose an offset on both of them.
  • Comparators 450 and 465 compare a pair of pixel signals that have undergone gain control and offset control.
  • a signal that has undergone offset control and gain control for pixel signal SIG1 is input to the non-inverting input terminal (+) of comparator 450.
  • Pixel signal SIG0 is input to the inverting input terminal (-) of comparator 450.
  • Comparator 450 compares these signals and outputs the comparison result to signal processing circuit 290 as VCO0.
  • a signal that has undergone offset control and gain control for pixel signal SIG0 is input to the non-inverting input terminal (+) of comparator 465.
  • Pixel signal SIG1 is also input to the inverting input terminal (-) of comparator 465.
  • Comparator 465 compares these signals and outputs the comparison result to signal processing circuit 290 as VCO1.
  • the two-bit signal consisting of these comparison results VCO0 and VCO1 indicates whether or not an edge exists. For example, if the values of these two bits are different, it is determined that an edge exists; if the values of those bits are different, it is determined that no edge exists.
  • Equation 1 indicates the magnitude relationship of the degree to which an edge is determined to exist.
  • Equation 2 when both Equation 2 and Equation 4 are true, the following equation is true: SIG0 >> SIG1 ...Formula 6 In the above formula, ">>" indicates the magnitude relationship of the degree to which an edge is determined to exist.
  • Equation 5 and 6 indicate that the ratio of one of the pixel signals SIG0 and SIG1 to the other is equal to or greater than a certain value. In this case, it is determined that an edge exists.
  • the pixel that generates pixel signal SIG0 receives ambient light reflected from the surface of object A, which has a reflectance Ra
  • the pixel that generates pixel signal SIG1 receives ambient light reflected from the surface of object B, which has a reflectance Rb.
  • the amount of ambient light is AL, and the gain g is less than 1.
  • Equation 7 can be transformed into the following equation: (Ra-Rb)>Th/AL...Formula 8
  • the edge determination results may change depending on the amount of ambient light AL. This reduces the accuracy of edge detection. For example, the smaller the amount of light AL, the smaller the difference, making edge detection more difficult. Changing the threshold value depending on the amount of ambient light can prevent a decrease in detection accuracy, but it is difficult to accurately measure the amount of light and fine-tune the threshold value accordingly.
  • a second comparative example is considered in which the presence or absence of an edge is detected by comparing the difference between the logarithmic values of pixel signals SIG0 and SIG1 with a threshold value Th.
  • the second comparative example can suppress the effects of ambient light, but requires logarithmic calculations, which is difficult to implement.
  • Equation 10 can be transformed to the following equation: (Ra-Rb)*AL>g*Ra*AL...Formula 11
  • Equation 11 can be transformed into the following equation: (1-g)*Ra*AL-Rb*AL>0...Formula 12
  • Equation 12 can be transformed into the following equation. G*(Ra*AL)-(Rb*AL)>0...Formula 13
  • Equation 14 indicates that the ratio between pixel signals SIG0 and SIG1 is equal to or greater than a certain value (G in the above equation).
  • the comparison results VCO0 and VCO1 are values that indicate that the ratio between pixel signals SIG0 and SIG1 is equal to or greater than a certain value. Because Equation 14 does not contain a term that includes the light amount AL, the image sensor 200 can determine the presence or absence of an edge without relying on the light amount AL. This allows for improved edge detection accuracy compared to the first comparative example.
  • edge detection unit 400 outputs two bits for each pixel pair, but it can also combine these into one bit for output.
  • FIG. 8 is a block diagram showing an example configuration of an edge detection unit 400 that outputs one bit in the first embodiment of the present technology.
  • an edge determination circuit 470 is further arranged.
  • the edge determination circuit 470 generates and outputs a one-bit detection result EG indicating the presence or absence of an edge based on the comparison results VCO1 and VCO2.
  • An XOR (exclusive OR) gate for example, is used as the edge determination circuit 470.
  • FIG. 9 is a circuit diagram showing an example configuration of the offset control circuit 430 and the gain control circuit 410 according to the first embodiment of the present technology.
  • the offset control circuit 430 includes, for example, switches 431, 432, and 433 and a capacitance element 435.
  • the gain control circuit 410 includes, for example, switches 411, 412, 413, and 414 and capacitance elements 417 and 418.
  • the switch 431 opens and closes the path between the vertical signal line VSL1 and one end of the capacitance element 435 in accordance with the control signal SW3a from the timing control circuit 230.
  • the other end of this capacitance element 435 is connected to the non-inverting input terminal (+) of the comparator 450.
  • the switch 432 opens and closes a path between a ground node of the ground voltage GND and one end of the capacitance element 435 in accordance with a control signal SW3b from the timing control circuit 230.
  • the switch 433 opens and closes a path between an input node to which the offset voltage V ofs is input as an offset and one end of the capacitance element 435 in accordance with a control signal SW3c from the timing control circuit 230.
  • switch 431 is an example of a pixel-side switch as described in the claims
  • switch 433 is an example of an offset-side switch as described in the claims.
  • the timing control circuit 230 controls, for example, the DAC 220 to generate a constant offset voltage V ofs .
  • the DAC 220 instead of the DAC 220, a separate circuit for generating the offset voltage V ofs may be provided.
  • the switch 432 can be eliminated from the offset control circuit 430.
  • the DAC 220 can generate the ground voltage GND when one end of the capacitive element 435 is grounded.
  • the switch 411 opens and closes the path between the vertical signal line VSL1 and one end of the capacitance element 417 in accordance with a control signal SW0a from the timing control circuit 230.
  • the switch 412 opens and closes the path between the ground node and one end of the capacitance element 417 in accordance with a control signal SW0b from the timing control circuit 230.
  • the other end of the capacitance element 417 is connected to the non-inverting input terminal (+) of the comparator 450.
  • Switch 413 opens and closes the path between vertical signal line VSL1 and one end of capacitance element 418 in accordance with a control signal SW1a from timing control circuit 230.
  • Switch 414 opens and closes the path between the ground node and one end of capacitance element 418 in accordance with a control signal SW1b from timing control circuit 230.
  • the other end of capacitance element 418 is connected to the non-inverting input terminal (+) of comparator 450.
  • Switches 411 and 413 are examples of the first and second switches set forth in the claims, and capacitance elements 417 and 418 are examples of the first and second capacitance elements set forth in the claims.
  • the pixel signal Diff p0 after offset and gain control is input to a non-inverting input terminal (+) of the comparator 450.
  • the pixel signal SIG0 from the vertical signal line VSL0 is input as Diff no to an inverting input terminal ( ⁇ ) of the comparator 450 via a capacitive element 405.
  • Each switch shown in the figure is closed when the corresponding control signal is high level, and is open when the control signal is low level.
  • the control method for each switch will be described later with reference to Figures 13 and 14.
  • FIG. 10 is a circuit diagram showing an example configuration of the offset control circuit 440 and the gain control circuit 420 according to the first embodiment of the present technology.
  • the offset control circuit 440 includes, for example, switches 441, 442, and 443 and a capacitance element 445.
  • the gain control circuit 420 includes, for example, switches 421, 422, 423, and 424 and capacitance elements 427 and 428.
  • the circuit configurations of the offset control circuit 440 and the gain control circuit 420 are the same as those of the offset control circuit 430 and the gain control circuit 410 illustrated in FIG. 9, except that they are connected to the vertical signal line VSL0 and the comparator 465.
  • the pixel signal Diff pe after offset and gain control is input to a non-inverting input terminal (+) of the comparator 465.
  • the pixel signal SIG1 from the vertical signal line VSL1 is input as Diff ne to an inverting input terminal ( ⁇ ) of the comparator 465 via a capacitive element 406.
  • FIG. 11 is a circuit diagram showing an example of a configuration of a comparator 450 according to the fourth embodiment of the present technology.
  • the comparator 450 includes pMOS transistors 451 to 455, nMOS transistors 456 to 460, and capacitance elements 461 to 463.
  • pMOS transistors 451, 452, and 455 are connected in parallel to the power supply.
  • the gate of pMOS transistor 451 is connected to its own drain and the gate of pMOS transistor 452.
  • nMOS transistor 456 The drain of nMOS transistor 456 is connected to pMOS transistor 451, and the source is connected to the common node.
  • the gate of nMOS transistor 456 is connected to offset control circuit 430 via capacitance element 461.
  • the drain of nMOS transistor 457 is connected to pMOS transistor 452, and the source is connected to the common node.
  • the gate of nMOS transistor 457 is connected to capacitance element 405 via capacitance element 462.
  • nMOS transistor 458 is inserted between the common node and the ground terminal, and a predetermined bias voltage Vbias3 is input to its gate.
  • the pMOS transistor 453 shorts the drain and source of the nMOS transistor 456 when the inverted signal XAZPL is at a high level.
  • the pMOS transistor 454 shorts the drain and source of the nMOS transistor 457 when the inverted signal XAZPR is at a high level.
  • the inverted signal XAZPL is an inverted version of the auto-zero signal AZPL from the timing control circuit 230
  • the inverted signal XAZPR is an inverted version of the auto-zero signal AZPR from the timing control circuit 230.
  • connection point between pMOS transistor 452 and nMOS transistor 457 is connected to the gate of pMOS transistor 455.
  • nMOS transistor 460 is inserted between pMOS transistor 455 and the ground terminal.
  • the comparison result VCO0 is output from the connection point between pMOS transistor 455 and nMOS transistor 460.
  • nMOS transistor 459 and capacitance element 463 are connected in series between the connection point between pMOS transistor 455 and nMOS transistor 460 and the ground terminal.
  • an auto-zero signal AZ is input to the gate of nMOS transistor 459, and the connection point between nMOS transistor 459 and capacitance element 463 is connected to the gate of nMOS transistor 460.
  • the comparator 450 compares the pixel signal SIG1*g-c with the pixel signal SIG0. Furthermore, the timing control circuit 230 shifts the input timing of the auto-zero signal AZPL, which initializes one of the positive and negative sides, and the auto-zero signal AZPR, which initializes the other side. In this way, by differentiating the input timing of the auto-zero signal AZPL from that of the auto-zero signal AZPR, the offset of the comparator 450 can be adjusted.
  • comparator 465 is the same as that of comparator 450.
  • FIG. 12 is a circuit diagram showing an example configuration of the edge detection unit 400 in the third comparative example.
  • the edge detection unit 400 in the third comparative example differs from the first embodiment in that the offset control circuits 430 and 440 are not provided.
  • Figure 13 is a timing chart showing an example of the operation of the image sensor 200 of the third comparative example.
  • the vertical scanning circuit 210 starts exposure for each row in sequence using the rolling shutter method.
  • the vertical scanning circuit 210 selects the rows to be read out in sequence, and the column signal processing circuit 300 reads out the pixel signals in the selected rows. This figure shows the operation when reading out pixel signals from a certain row.
  • the vertical scanning circuit 210 transmits a high-level selection signal SEL to the selected row within one AD (Analog to Digital) period from timing T0 to T3.
  • the vertical scanning circuit 210 also transmits a high-level reset signal RST from timing T0 over the pulse period. This initializes the pixel 250, and the level of each vertical signal line, such as vertical signal lines VSL0 and VSL1, becomes the reset level. This reset level is also called the P phase.
  • the timing control circuit 230 also transmits a high-level auto-zero signal AZ over the pulse period from timing T0, thereby executing auto-zero for comparators 450 and 465.
  • the timing control circuit 230 also sets the control signals SW0a and SW1b to a high level, and the control signals SW0b and SW1a to a low level.
  • the vertical scanning circuit 210 sends a high-level transfer signal TRG to the selected row over the pulse period from timing T1.
  • This transfers signal charge within the pixel 250, and the level of the vertical signal line becomes a signal level corresponding to the amount of exposure.
  • This signal level is also called the D phase.
  • the difference between the reset level and the signal level corresponds to the net pixel signal (SIG0 or SIG1). In the figure, the illuminance is low, and the D phase level is close to the P phase.
  • the comparators 450 and 465 After timing Td0 when the signal level has stabilized, the comparators 450 and 465 output valid comparison results VCO0 and VCO1.
  • the values of the comparison results VCO0 and VCO1 before timing Td0 are not used for edge detection, and their respective values are irrelevant.
  • the difference between the pixel signals Diff no and Diff po input to the comparator 450 and the difference between the pixel signals Diff ne and Diff pe input to the comparator 465 become small. Therefore, if noise occurs on the vertical signal lines VSL0 and VSL1, the noise may cause an edge to be erroneously detected.
  • the comparison result VCO0 becomes low level and the comparison result VCO1 becomes high level. As a result, an edge is erroneously detected even though there is no edge.
  • the arrows in the same figure indicate the timing at which noise occurs.
  • FIG. 14 is a timing chart showing an example of the operation of the image sensor when the illuminance is low according to the first embodiment of the present technology.
  • control of the vertical scanning circuit 210 and the control of the timing control circuit 230 regarding the control signals SW0a, SW0b, SW1a, and SW1b are the same as in the comparative example.
  • the timing control circuit 230 also sets the control signal SW3a to low level. At timing T2 immediately after the transfer, the timing control circuit 230 also sets the control signal SW3b from high level to low level, while setting the control signal SW3c from low level to high level.
  • an offset is superimposed on the pixel signal Diff p0 on the vertical signal line VSL1 side among the input signals to the comparator 450. Also, an offset is superimposed on the pixel signal Diff pe on the vertical signal line VSL0 side among the input signals to the comparator 465.
  • the dashed dotted lines in the figure indicate the waveforms of the pixel signals Diff p0 and Diff ne on the vertical signal line VSL1 side.
  • FIG. 15 is a timing chart showing an example of the operation of the image sensor when the illuminance is high in the first embodiment of the present technology.
  • the control of the vertical scanning circuit 210 and the timing control circuit 230 is the same as when the illuminance is low.
  • the potential of the vertical signal line drops in accordance with the amount of exposure, and its level (i.e., D phase) becomes a different value from that of the P phase.
  • the dashed dotted line indicates the waveform of the vertical signal line VSL1.
  • an offset is superimposed on pixel signal Diff p0 on the vertical signal VSL1 side among the input signals to comparator 450. Furthermore, an offset is superimposed on pixel signal Diff pe on the vertical signal VSL0 side among the input signals to comparator 465.
  • the dashed dotted lines in the figure indicate the waveforms of pixel signals Diff p0 and Diff ne on the vertical signal VSL1 side.
  • the comparison results VCO0 and VCO1 each have a value that corresponds to the magnitude relationship between the pixel signals SIG0 and SIG1. For example, when the magnitude relationship in Equation 5 is satisfied, both Equation 1 and Equation 2 are satisfied, and a low-level comparison result VCO0 and a high-level comparison result VCO1 are output. In this case, it is determined that an edge exists. In this way, the image sensor 200 can detect edges with high accuracy even in high illumination conditions.
  • FIG. 16 is a diagram comparing the edge determination methods of the comparative example and the first embodiment of the present technology.
  • the vertical axes of a and b in the figure represent the level of pixel signal SIG1, and the horizontal axis represents the level of pixel signal SIG0.
  • the gray area in Figure a indicates the area where an edge is determined to exist in the comparative example where no offset is superimposed
  • the white area in Figure a indicates the area where an edge is determined to not exist in the comparative example.
  • the slope of the boundary between each area is a value that corresponds to the gain.
  • the gray area in b in the figure indicates an area that is determined to have an edge in the first embodiment, in which an offset is superimposed, and the white area in b in the figure indicates an area that is determined to have no edge in the first embodiment.
  • FIG. 17 is a flowchart showing an example of the operation of the image sensor 200 in the first embodiment of the present technology. This operation of the image sensor 200 is initiated, for example, when the image sensor 200 is powered on.
  • the image sensor 200 determines whether the operating mode is set to edge detection mode (step S901). If it is set to edge detection mode (step S901: Yes), the vertical scanning circuit 210 in the image sensor 200 selects and drives one of the rows (step S902), and each pixel pair in the row generates a pair of pixel signals (e.g., SIG0 and SIG1) (step S903).
  • edge detection mode step S901: Yes
  • the vertical scanning circuit 210 in the image sensor 200 selects and drives one of the rows (step S902), and each pixel pair in the row generates a pair of pixel signals (e.g., SIG0 and SIG1) (step S903).
  • comparator 450 compares pixel signal SIG0 with SIG1*g-c, which has been subjected to offset control and gain control. Comparator 465 also compares SIG0*g-c, which has been subjected to offset control and gain control, with pixel signal SIG1 (step S904).
  • the image sensor 200 determines whether or not an edge exists for each pixel pair in the row (step S905).
  • the vertical scanning circuit 210 determines whether all rows have been selected (step S906). If all rows have not been selected (step S906: No), the image sensor 200 changes the selected row and repeats step S902 and subsequent steps. On the other hand, if all rows have been selected (step S906: Yes), the image sensor 200 repeats step S901 and subsequent steps.
  • step S901 determines whether edge detection mode is set (step S901: No). If edge detection mode is not set (step S901: No), the image sensor 200 captures image data (step S907) and repeatedly executes step S901 and subsequent steps.
  • the offset control circuits 430 and 440 superimpose an offset on at least one of a pair of pixel signals, thereby suppressing erroneous offset detection when illuminance is low. This improves edge detection accuracy.
  • the offset control circuit 430 and the gain control circuit 410 perform offset control or gain control on the pixel signal SIG0, but this configuration is not limiting.
  • the image sensor 200 in this first modification of the first embodiment differs from the first embodiment in that it performs gain control on the pixel signal SIG0 and offset control on the pixel signal SIG1.
  • FIG. 18 is a block diagram showing an example configuration of the edge detection unit 400 in a first modified example of the first embodiment of the present technology.
  • the edge detection unit 400 in this first modified example of the first embodiment differs from the first embodiment in that the offset control circuit 430 superimposes an offset on the pixel signal SIG0, and the offset control circuit 440 superimposes an offset on the pixel signal SIG1.
  • the pixel signal SIG1 is increased or decreased by the gain, and an offset is superimposed on the pixel signal SIG0.
  • the comparator 465 side the pixel signal SIG0 is increased or decreased by the gain, and an offset is superimposed on the pixel signal SIG1.
  • the gain control circuit performs gain control on one of a pair of pixel signals (e.g., SIG0), and the offset control circuit performs offset control on the other (e.g., SIG1). Therefore, the comparators 450 and 465 can detect the gain by comparing them.
  • Image sensor 200 in this second modified example of the first embodiment differs from the first embodiment in that the offset control circuit and the gain control circuit perform offset control and gain control on both of a pair of pixel signals.
  • FIG. 19 is a block diagram showing an example configuration of the edge detection unit 400 in a second modified example of the first embodiment of the present technology.
  • the gain control circuits 410 and 420 increase or decrease both pixel signals SIG0 and SIG1 using gain.
  • the offset control circuits 430 and 440 superimpose offsets on both pixel signals SIG0 and SIG1.
  • the gain control circuit 410 includes a gain control circuit 410-1 that increases or decreases the pixel signal SIG1 by a gain g1 , and a gain control circuit 410-2 that increases or decreases the pixel signal SIG0 by a gain g2 .
  • the gain control circuit 420 also includes a gain control circuit 420-1 that increases or decreases the pixel signal SIG0 by a gain g1 , and a gain control circuit 420-2 that increases or decreases the pixel signal SIG1 by a gain g2 .
  • the offset control circuit 430 includes an offset control circuit 430-1 that superimposes an offset "-c 1 " on the pixel signal SIG1 and an offset control circuit 430-2 that superimposes an offset "-c 2 " on the pixel signal SIG0.
  • the offset control circuit 440 includes an offset control circuit 440-1 that superimposes an offset "-c 1 " on the pixel signal SIG0 and an offset control circuit 440-2 that superimposes an offset "-c 2 " on the pixel signal SIG1.
  • the control on the comparator 450 side in which the pixel signal SIG1 is increased or decreased by a gain g1 and the pixel signal SIG0 is increased or decreased by a gain g2 corresponds to the control in which only the pixel signal SIG1 is increased or decreased by their relative gain g1 / g2 .
  • an equation in which the gain g in Equation 1 and Equation 2 is replaced by a relative gain g1 / g2 is used.
  • c in Equation 1 etc. can be replaced by the difference between c1 and c2 .
  • the gain control circuit and offset control circuit perform gain control and offset control for both of a pair of pixel signals, thereby achieving high circuit symmetry in terms of layout.
  • the gain control circuit and offset control circuit perform gain control and offset control on both of a pair of pixel signals, thereby improving the symmetry of the circuit.
  • the comparators 450 and 465 are arranged in the edge detection unit 400 outside the ADC 320, but it is preferable to further reduce the circuit size.
  • the image sensor 200 in this second embodiment differs from the first embodiment in that the ADC and the edge detection unit share a comparator.
  • FIG. 20 is a block diagram showing an example configuration of a column signal processing circuit 300 according to a second embodiment of the present technology.
  • the column signal processing circuit 300 according to the second embodiment includes multiple switches, such as switches 331, 332, 333, and 334, multiple gain control circuits, multiple offset control circuits, multiple comparators, and multiple counters. Two switches are provided for each column. One gain control circuit, one offset control circuit, one comparator, and one counter are provided for each column.
  • switches 331 and 332 gain control circuit 410, offset control circuit 430, comparator 450, and counter 341 are arranged in the column corresponding to vertical signal line VSL0.
  • Switches 333 and 334, gain control circuit 420, offset control circuit 440, comparator 465, and counter 342 are arranged in the column corresponding to vertical signal line VSL1.
  • the switch 331 opens and closes a path between the DAC 220 and the non-inverting input terminal (+) of the comparator 450 in accordance with a control signal SW DAC from the timing control circuit 230.
  • the switch 332 opens and closes a path between the vertical signal line VSL1 and the gain control circuit 410 and the offset control circuit 430 in accordance with a control signal SW DAC.
  • the switches 331 and 332 are controlled so that when one is closed, the other is open.
  • the switch 333 opens and closes the path between the DAC 220 and the non-inverting input terminal (+) of the comparator 465 in accordance with the control signal SW DAC .
  • the switch 334 opens and closes the path between the vertical signal line VSL0 and the gain control circuit 420 and the offset control circuit 440 in accordance with the control signal SW DAC .
  • the switches 333 and 334 are controlled so that when one is closed, the other is open.
  • DAC 220 is an example of a reference signal generation unit as defined in the claims.
  • Switches 331 and 333 are an example of a reference-side switch as defined in the claims.
  • Switches 332 and 334 are an example of a pixel-side switch as defined in the claims.
  • comparator 450 further outputs the comparison result VCO0 to counter 341
  • comparator 465 further outputs the comparison result VCO1 to counter 342.
  • Counter 341 counts the count value over the period until the comparison result VCO0 is inverted.
  • Counter 342 counts the count value over the period until the comparison result VCO1 is inverted.
  • timing control circuit 230 disables counters 341 and 342, controls switches 331 and 333 to an open state, and controls switches 332 and 334 to a closed state.
  • DAC 220 also generates an offset voltage.
  • a circuit consisting of gain control circuits 410 and 420, offset control circuits 430 and 440, and comparators 450 and 465 functions as edge detection unit 400.
  • the timing control circuit 230 enables counters 341 and 342, controls switches 331 and 333 to a closed state, and controls switches 332 and 334 to an open state.
  • the DAC 220 also generates a reference signal (such as a ramp signal).
  • the comparator 450 and counter 341 function as a single-slope ADC, and the comparator 465 and counter 342 also function as a single-slope ADC.
  • the edge detection unit 400 and the ADC share the comparators 450 and 465, which allows for a reduction in circuit size compared to the first embodiment, in which there is no sharing.
  • a switch is further provided to bypass the circuit between the inverting input terminal (-) of the comparator and the vertical signal line.
  • the edge detection unit 400 and the ADC share the comparators 450 and 465, thereby reducing the circuit size.
  • the gain value and offset value are fixed and the edge detection unit 400 outputs a 2-bit signal, but this configuration can result in an insufficient amount of information.
  • the image sensor 200 in this third embodiment differs from the first embodiment in that the gain value and offset value are variable and the number of bits output by the edge detection unit 400 is increased.
  • FIG. 21 is a block diagram showing an example configuration of the edge detection unit 400 in the third embodiment of the present technology.
  • the edge detection unit 400 in this third embodiment differs from the first embodiment in that it further includes latch circuits 481 to 486.
  • timing control circuit 230 sequentially selects from a number of combinations each including an offset value and a gain value, and sets the selected values in the offset control circuits 430 and 440 and the gain control circuits 410 and 420.
  • Comparator 450 outputs the comparison result VCO0 to the input terminals of latch circuits 481, 482, and 483.
  • Comparator 465 outputs the comparison result VCO1 to latch circuits 484, 485, and 486.
  • Latch circuit 481 holds the comparison result VCO0 in accordance with the enable signal LTEN0 from the timing control circuit 230.
  • Latch circuit 482 holds the comparison result VCO0 in accordance with the enable signal LTEN1 from the timing control circuit 230.
  • Latch circuit 483 holds the comparison result VCO0 in accordance with the enable signal LTEN2 from the timing control circuit 230.
  • Latch circuit 484 holds the comparison result VCO1 in accordance with the enable signal LTEN0.
  • Latch circuit 485 holds the comparison result VCO1 in accordance with the enable signal LTEN1.
  • Latch circuit 486 holds the comparison result VCO1 in accordance with the enable signal LTEN2.
  • the timing control circuit 230 enables the enable signal LTENO to hold the comparison results in the latch circuits 481 and 484. At this time, the enable signals LTENO and LTENO are controlled to be disabled.
  • the timing control circuit 230 enables the enable signal LTEN1 to hold the comparison results in the latch circuits 482 and 485. At this time, the enable signals LTEN0 and LTEN2 are controlled to be disabled.
  • the timing control circuit 230 enables the enable signal LTEN2 to hold the comparison results in the latch circuits 483 and 486. At this time, the enable signals LTEN0 and LTEN1 are controlled to be disabled.
  • latch circuits 481 to 486 hold the comparison results for each of the three combinations. These latch circuits then output the held 6-bit signals to the signal processing circuit 290.
  • edge determination circuit 470 it is also possible to add an edge determination circuit 470, as shown in Figure 8.
  • six bits can be combined into three bits, so only three latch circuits are required.
  • a logic gate can be added to combine these three bits into one bit.
  • the more the number of output bits is reduced the less information there is, which may result in a decrease in edge detection accuracy.
  • the number of combinations is not limited to three and may be two, four or more. If there are four or more combinations, latch circuits are added according to the number.
  • FIG. 22 is a circuit diagram showing an example configuration of an offset control circuit 430 and a gain control circuit 410 according to a third embodiment of the present technology.
  • the gain control circuit 410 according to the third embodiment differs from the first embodiment in that it further includes switches 415 and 416 and a capacitive element 419.
  • Switch 415 opens and closes the path between vertical signal line VSL1 and one end of capacitance element 419 in accordance with a control signal SW2a from timing control circuit 230.
  • Switch 416 opens and closes the path between the ground node and one end of capacitance element 419 in accordance with a control signal SW2b from timing control circuit 230.
  • the other end of capacitance element 419 is connected to the non-inverting input terminal (+) of comparator 450. Switches 415 and 416 are closed when the corresponding control signal is high level, and open when the control signal is low level.
  • the circuit configuration of the offset control circuit 430 of the third embodiment is the same as that of the first embodiment.
  • the timing control circuit 230 controls the DAC 220 to change the offset voltage V ofs .
  • FIG. 23 is a circuit diagram showing an example configuration of an offset control circuit 440 and a gain control circuit 420 according to a third embodiment of the present technology.
  • the gain control circuit 420 according to the third embodiment differs from the first embodiment in that it further includes switches 425 and 426 and a capacitive element 429.
  • Switch 425 opens and closes the path between vertical signal line VSL0 and one end of capacitance element 429 in accordance with control signal SW2a.
  • Switch 426 opens and closes the path between the ground node and one end of capacitance element 429 in accordance with control signal SW2b.
  • the other end of capacitance element 429 is connected to the non-inverting input terminal (+) of comparator 465. Furthermore, switches 425 and 426 are closed when the corresponding control signal is high level, and are open when the control signal is low level.
  • FIG. 24 is a timing chart showing an example of the operation of an image sensor when illuminance is low in the third embodiment of the present technology.
  • the control of the selection signal SEL, reset signal RST, transfer signal TRG, auto-zero signal AZ, control signal SW3a, control signal SW3b, and control signal SW3c is the same as in the first embodiment.
  • the timing control circuit 230 sets the control signals SW0a, SW1a, and SW2a to high level and sets the control signals SW0b, SW1b, and SW2b to low level. Then, immediately after timing Tp , the timing control circuit 230 sets the control signals SW1a and SW2b to low level. Then, the timing control circuit 230 sets the control signal SW1b to high level from timing Td0 to Td1 , and sets the control signal SW2b to high level from timing Td1 to Td2 .
  • the comparison result VCO0 changes to low level between timing Td1 and Td2 , and an edge is detected after this timing.
  • a shows the states of the offset control circuit 430 and the gain control circuit 410 at timing Tp when a reset level is generated.
  • b shows the states of the offset control circuit 430 and the gain control circuit 410 at timing Td0 when the signal level has stabilized.
  • switches 411, 413, 415, and 432 are controlled to a closed state.
  • the level of vertical signal line VSL1 at this time i.e., the reset level
  • Vi_p the level of vertical signal line
  • Vo_p the level of the output terminals of capacitance elements 417, 418, 419, and 435
  • the capacitance of capacitance element 417 is denoted by C0
  • the capacitance of capacitance element 418 is denoted by C1
  • the capacitance of capacitance element 419 is denoted by C2
  • the capacitance of capacitance element 435 is denoted by C3 .
  • the switches 413 and 415 are controlled to an open state.
  • the level (i.e., signal level) of the vertical signal line VSL1 at this time is defined as Vi_d
  • the level of the output terminals of the capacitance elements 417, 418, 419, and 435 is defined as Vo_d0 .
  • the amounts of charge Q0_d0 and Q3_d0 of the capacitance elements 417 and 435, respectively, at this time are expressed by the following equations.
  • Q 0_d0 C 0 (V o_d0 - V i_d ) ...Formula 19
  • Q 3_d0 C 3 ⁇ V o_d0 ...Formula 20
  • Equation 21 By substituting the right-hand sides of Equations 15 and 18 and the right-hand sides of Equations 19 and 20 into Equation 21 and transforming it, the following equation is obtained.
  • Equation 22 the left side corresponds to the output pixel signal, and the right side (V i _ d0 - V i _ p ) corresponds to the input pixel signal. Therefore, the ratio between them, C 0 /(C 0 + C 3 ), corresponds to the first set gain value, g 0 .
  • FIG. 26 is a diagram for explaining a method for setting the second and third gain values according to the third embodiment of the present technology.
  • a shows the states of the offset control circuit 430 and the gain control circuit 410 at timing T d1 after timing T d0 .
  • b shows the states of the offset control circuit 430 and the gain control circuit 410 at timing T d2 .
  • the switch 413 is controlled to a closed state.
  • This control causes the levels of the output terminals of the capacitance elements 417, 418, 419, and 435 to fluctuate, and this level is designated as Vo_d1 .
  • the amounts of charge Q0_d1 , Q1_d1 , and Q3_d1 of the capacitance elements 417, 418, and 435, respectively, at this time are expressed by the following equations.
  • Equation 26 Substituting the right-hand sides of Equations 15, 17, and 18 and the right-hand sides of Equations 23, 24, and 25 into Equation 26 and rearranging it, the following equation is obtained.
  • Equation 27 (C 0 +C 1 )/(C 0 +C 1 +C 3 ) corresponds to g 1 , which is the second set gain value.
  • Equation 28 (C 0 +C 1 +C 2 )/(C 0 +C 1 +C 2 +C 3 ) corresponds to g 2 , which is the third set gain value.
  • the timing control circuit 230 can switch the gain value by controlling the switch to which the capacitive element is connected.
  • FIG. 27 is a diagram showing offset values and gain values for each combination in the third embodiment of the present technology.
  • the vertical axes a, b, and c in the figure represent the level of pixel signal SIG1, and the horizontal axis represents the level of pixel signal SIG0.
  • the gray area in the figure (a) indicates an area where an edge is determined to exist when the offset value and gain value are set to "g 0 " and "-c 0 ".
  • the gray area in the figure (b) indicates an area where an edge is determined to exist when the offset value and gain value are set to "g 1 " and "-c 1 ".
  • the gray area in the figure (c) indicates an area where an edge is determined to exist when the offset value and gain value are set to "g 2 " and "-c 2 ".
  • FIG. 28 is a flowchart showing an example of the operation of the image sensor 200 in the third embodiment of the present technology.
  • the operation of the image sensor 200 in this third embodiment differs from the first embodiment in that steps S911 to S913 are executed instead of step S904.
  • step S903 the comparator 450 compares SIG0 with SIG1*g 0 -c 0. Furthermore, the comparator 465 compares SIG0*g 0 -c 0 with SIG1 (step S911). Then, the timing control circuit 230 switches the gain value and offset value, and the comparator 450 compares SIG0 with SIG1*g 1 -c 1. Furthermore, the comparator 465 compares SIG0*g 1 -c 1 with SIG1 (step S912). Then, the timing control circuit 230 switches the gain value and offset value, and the comparator 450 compares SIG0 with SIG1*g 2 -c 2. Furthermore, the comparator 465 compares SIG0*g 2 -c 2 with SIG1 (step S913). After step S913, steps S905 and subsequent steps are executed.
  • the gain value and offset value are made variable and the number of bits output by the edge detection unit 400 is increased, thereby improving sensing performance.
  • the offset voltage V ofs is generated by the DAC 220.
  • the DAC 220 changes the offset voltage, it takes a certain amount of time for the changed voltage to stabilize. Therefore, the time required to detect an edge becomes longer than when the offset value is not changed.
  • the image sensor 200 in the first modification of the third embodiment differs from the third embodiment in that one end of a capacitive element is connected to one of a plurality of nodes having different offset voltages.
  • FIG. 29 is a circuit diagram showing an example configuration of an offset control circuit 430 and a gain control circuit 410 in a first modified example of the third embodiment of the present technology.
  • the offset control circuit 430 in this first modified example of the third embodiment differs from the first embodiment in that it further includes a switch 434.
  • switch 432 opens and closes a path between one end of capacitive element 435 and the node of offset voltage V ofsb in accordance with control signal SW3b.
  • Switch 433 opens and closes a path between one end of capacitive element 435 and the node of offset voltage V ofsc in accordance with control signal SW3c.
  • Switch 434 opens and closes a path between one end of capacitive element 435 and the node of offset voltage V ofsd in accordance with control signal SW3d.
  • switch 432 is an example of a first offset-side switch recited in the claims
  • switch 434 is an example of a second offset-side switch recited in the claims.
  • the values of the offset voltages V ofsb , V ofsc and V ofsd correspond to the offset values c 0 , c 1 and c 2 described above.
  • the circuit configuration of the offset control circuit 440 is the same as that of the offset control circuit 430.
  • the time required to detect an edge can be shortened compared to when the output voltage of the DAC 220 is switched.
  • first and second variations of the first embodiment, and the second embodiment can be applied to the first variation of the third embodiment.
  • the timing control circuit 230 switches the connection destination of one end of the capacitance element 435 to one of multiple nodes with different offset voltages, thereby shortening the time required to detect an edge.
  • the output terminals of the capacitance elements 417, 418, 419, and 435 in the edge detection unit 400 are connected to the comparators, but the present invention is not limited to this circuit configuration.
  • the image sensor 200 in the second modification of the third embodiment differs from the third embodiment in that one end of each capacitance element is grounded.
  • FIG. 30 is a circuit diagram showing an example configuration of an offset control circuit 430 and a gain control circuit 410 in a second modified example of the third embodiment of the present technology.
  • the offset control circuit 430 includes switches 431, 432, and 433 and a capacitive element 435.
  • the switch 431 opens and closes the path between one end of the capacitance element 435 and the vertical signal line VSL1 in accordance with a control signal SW3 a.
  • the switch 432 opens and closes the path between the other end of the capacitance element 435 and the ground node in accordance with a control signal SW3 b.
  • the switch 433 opens and closes the path between the node of the offset voltage V ofs and the other end of the capacitance element 435 in accordance with a control signal SW3 c.
  • the gain control circuit 410 also includes switches 411 to 416 and capacitance elements 417 to 419. The other end of each of capacitance elements 417, 418, and 419 is grounded.
  • Switch 411 opens and closes the path between one end of capacitive element 417 and the connection point of switch 431 and capacitive element 435 in accordance with control signal SW0a.
  • Switch 412 opens and closes the path between one end and the other end of capacitive element 417 in accordance with control signal SW0b.
  • Switch 413 opens and closes the path between one end of capacitive element 418 and the connection point of switch 431 and capacitive element 435 in accordance with control signal SW1a.
  • Switch 414 opens and closes the path between one end and the other end of capacitive element 418 in accordance with control signal SW1b.
  • Switch 415 opens and closes the path between one end of capacitive element 419 and the connection point of switch 431 and capacitive element 435 in accordance with control signal SW2a.
  • Switch 416 opens and closes the path between one end and the other end of capacitive element 419 in accordance with control signal SW2b.
  • a capacitive element 407 is inserted between the connection point of the switch 431 and the capacitive element 435 and the non-inverting input terminal (+) of the comparator 450.
  • FIG. 31 is a diagram for explaining control for maintaining a reset level and a signal level in a second modified example of the third embodiment of the present technology.
  • a shows the states of the offset control circuit 430 and the gain control circuit 410 at timing Tp when the reset level is generated.
  • b shows the states of the offset control circuit 430 and the gain control circuit 410 at timing Td when the signal level is stabilized.
  • the switches 411, 413, and 415 are controlled to a closed state.
  • the level (i.e., reset level) of the vertical signal line VSL1 at this time is defined as VP .
  • the capacitance of the capacitive element 417 is defined as C3
  • the capacitance of the capacitive element 418 is defined as C2
  • the capacitance of the capacitive element 419 is defined as C1
  • the capacitance of the capacitive element 435 is defined as C0 .
  • the amounts of charge Q3 , Q2 , Q1 , and Q0 stored in the capacitive elements 417, 418, 419, and 435, respectively, are expressed by the following equations.
  • Q 0 C 0 V P
  • Q 1 C 1 V P
  • Q 2 C 2 V P
  • Q 3 C 3 V P ...Formula 32
  • the switches 411, 413, and 415 are controlled to an open state.
  • the level (i.e., signal level) of the vertical signal line VSL1 at this time is defined as VD .
  • FIG. 32 is a diagram for explaining a method for setting first to third gain values in a second modified example of the third embodiment of the present technology.
  • “a” shows the state of the offset control circuit 430 and the gain control circuit 410 at timing Td0 after timing Td .
  • “b” shows the state of the offset control circuit 430 and the gain control circuit 410 at timing Td1 thereafter.
  • “b” shows the state of the offset control circuit 430 and the gain control circuit 410 at timing Td2 thereafter.
  • switch 415 is controlled to a closed state.
  • the level of the input terminal of comparator 450 fluctuates due to the distribution of charge between capacitance elements 435 and 419, and this level is designated as Vin .
  • the amounts of charge Q1 '' and Q0 '' of capacitance elements 435 and 419 in this case are expressed by the following equations.
  • Q 0 '' C 0 V in ...Formula 34
  • Q 1 '' C 1 V in ...Formula 35
  • Equation 36 Substituting the right-hand sides of Equations 30 and 33 and the right-hand sides of Equations 34 and 35 into Equation 36 and rearranging it, the following equation is obtained.
  • Equation 37 C 0 /(C 0 +C 1 ) in Equation 37 corresponds to g 0 , which is the first set gain value.
  • Equation 39 Substituting the right-hand sides of Equations 30, 31, and 33 and the right-hand sides of Equations 34, 35, and 38 into Equation 39 and transforming it, the following equation is obtained.
  • Equation 40 C 0 /(C 0 +C 1 +C 2 ) in Equation 40 corresponds to g 1 , which is the second set gain value.
  • Equation 41 C 0 /(C 0 +C 1 +C 2 +C 3 ) in Equation 41 corresponds to g 2 , which is the third set gain value.
  • the gain value can be switched by grounding one end of capacitance elements 417, 418, and 419 and controlling switches 411, 413, and 415 connected to the other ends by the timing control circuit 230.
  • the gain value can be made variable by grounding one end of the capacitance elements 417, 418, and 419 and controlling the switches 411, 413, and 415 connected to the other ends of the capacitance elements 417, 418, and 419 with the timing control circuit 230.
  • a capacitance element and a switch are provided in the gain control circuit 410, but the circuit configuration of the gain control circuit 410 is not limited to this configuration.
  • the image sensor 200 in this third modification of the third embodiment differs from the third embodiment in that an amplifier, a capacitance element, and a switch are provided in the gain control circuit 410.
  • FIG. 33 is a circuit diagram showing an example configuration of an offset control circuit 430 and a gain control circuit 410 in a third modified example of the third embodiment of the present technology.
  • the offset control circuit 430 in this third modified example of the third embodiment differs from the third embodiment in that the switch 431 is omitted.
  • a capacitive element 407 is inserted between the vertical signal line VSL0 and the non-inverting input terminal (+) of the comparator 450.
  • the gain control circuit 410 in the third variant of the third embodiment includes capacitive elements 491, 417, 418, and 419, an amplifier 492, and switches 411, 412, 413, and 414.
  • Capacitor element 491 is inserted between vertical signal line VSL1 and the input terminal of amplifier 492. One end of each of capacitors 417, 418, and 419 is commonly connected to the output terminal of amplifier 492.
  • Switch 411 opens and closes the path between the input terminal of amplifier 492 and the other end of capacitive element 417 in accordance with a control signal SW0 from the timing control circuit 230.
  • Switch 412 opens and closes the path between the input terminal of amplifier 492 and the other end of capacitive element 418 in accordance with a control signal SW1 from the timing control circuit 230.
  • Switch 413 opens and closes the path between the input terminal of amplifier 492 and the other end of capacitive element 419 in accordance with a control signal SW2 from the timing control circuit 230.
  • Switch 414 opens and closes the path between the input terminal and output terminal of amplifier 492 in accordance with the auto-zero signal AZ.
  • a capacitive element 406 is inserted between the output terminal of the amplifier 492 and the inverting input terminal (-) of the comparator 450.
  • the gain control circuit 410 performs amplification using the amplifier 492, and its output is input to the inverting input terminal (-) of the comparator 450.
  • the timing control circuit 230 controls each of the switches 411, 412, and 413 to change the value of the capacitance connected in parallel to the amplifier 492, thereby switching the gain value.
  • the circuit configurations of the gain control circuit 420 and the offset control circuit 440 are similar to those of the gain control circuit 410 and the offset control circuit 430.
  • the second embodiment can also be applied to the third variant of the third embodiment.
  • the timing control circuit 230 changes the value of the capacitance connected in parallel to the amplifier 492, thereby making the gain value variable.
  • Image sensor 200 in this fourth embodiment differs from the third embodiment in that comparators 450 and 465 are stopped when an edge is detected.
  • Figure 34 is a diagram illustrating the control of the timing control circuit 230 in the fourth embodiment of the present technology.
  • latch circuits 481 to 486 also output the held comparison results to timing control circuit 230.
  • Timing control circuit 230 sets multiple gain values in ascending order.
  • Timing control circuit 230 then references comparison results VCO0 and VCO1 corresponding to the set gain values. As described above, if the values of comparison results VCO0 and VCO1 differ, this indicates that an edge has been detected. If the values of comparison results VCO0 and VCO1 differ (i.e., if an edge has been detected), timing control circuit 230 stops comparators 450 and 465.
  • FIG. 35 is a timing chart showing an example of the operation of the image sensor 200 in the fourth embodiment of the present technology.
  • the control of the selection signal SEL, reset signal RST, transfer signal TRG, and auto-zero signal AZ, and the control signals SW0a to SW3c in the fourth embodiment are the same as in the third embodiment.
  • timing control circuit 230 stops these comparators. This control allows for reduced power consumption compared to when the comparators are not stopped.
  • the offset values may all be the same value (in other words, fixed values) or may all be different values (in other words, variable values).
  • FIG. 36 is a flowchart showing an example of the operation of the image sensor 200 in the fourth embodiment of the present technology.
  • the operation of the image sensor 200 in this fourth embodiment differs from the first embodiment in that steps S921 to S923 are executed instead of step S905.
  • the timing control circuit 230 determines whether an edge is present based on the comparison results VCO0 and VCO1 (step S921). If an edge is present (step S921: Yes), the timing control circuit 230 stops the comparators 450 and 465 and executes step S906 and subsequent steps.
  • step S921 determines whether or not all gain values have been tested (step S922). If all gain values have been tested (step S922: Yes), the timing control circuit 230 executes step S906 and subsequent steps. If all gain values have not been tested (step S922: No), the timing control circuit 230 changes the gain value to the next largest value (step S923) and executes step S904 and subsequent steps.
  • first and second modifications of the first embodiment, the second embodiment, and the first, second, and third modifications of the third embodiment can each be applied to the fourth embodiment.
  • the timing control circuit 230 stops the comparators 450 and 465 when an edge is detected, thereby reducing power consumption.
  • Image sensor 200 in this fifth embodiment differs from the first embodiment in that the circuits are distributed across multiple stacked semiconductor chips.
  • FIG 37 is a diagram showing an example of the stacked structure of an image sensor 200 according to a fifth embodiment of the present technology.
  • the image sensor 200 according to the fifth embodiment includes a circuit chip 202 and a pixel chip 201 stacked on the circuit chip 202. These chips are electrically connected via connections such as vias. In addition to vias, connections can also be made using Cu-Cu bonding or bumps.
  • the pixel chip 201 is equipped with a pixel array section 240, a north column signal processing circuit 301, and a south column signal processing circuit 302.
  • the north column signal processing circuit 301 reads pixel signals and edge determination results from half of the pixels (such as odd-numbered columns) in the pixel array section 240, while the south column signal processing circuit 302 reads pixel signals and the like from the remaining half.
  • Various peripheral circuits, such as the signal processing circuit 290, are arranged on the circuit chip 202.
  • circuits are distributed across the stacked pixel chip 201 and circuit chip 202, making it easier to miniaturize pixels.
  • the offset control circuits 430 and 440 superimpose the offset c on at least one of a pair of pixel signals.
  • this offset c will be referred to as an "edge offset,” and its setting will be described.
  • Figure 39 is a graph showing the incidence rate for each level at low illumination in a comparative example and the first embodiment of the present technology.
  • “a” shows an example of the incidence rate at low illumination in a comparative example in which an edge offset is not superimposed
  • “b” in the figure shows the incidence rate at low illumination in the first embodiment in which an edge offset is superimposed.
  • the thin solid line shows the incidence rate at each level of pixel signal SIG0
  • the dashed dotted line shows the incidence rate at each level of pixel signal SIG1.
  • the thick line shows the incidence rate at each level of the difference signal between pixel signals SIG0 and SIG1.
  • the gray area indicates an area where an edge is erroneously determined to exist due to noise components. Under low illumination conditions, the gain g can be ignored.
  • the noise component distribution is a normal distribution. Furthermore, as shown in b in the figure, the superimposition of edge offset reduces false positives in low-light conditions.
  • FIG. 40 is a diagram showing an example of an edge image in low light intensity in the first embodiment of the present technology.
  • the edge image is an image in which the edge determination results for each pixel are arranged.
  • edge images 701, 702, and 703 were generated under low light intensity by changing the edge offset value.
  • edge offset corresponding to edge image 701 is the smallest, the edge offset corresponding to edge image 702 is larger than that of edge image 701, and the edge offset corresponding to edge image 703 is larger than that of edge image 702.
  • edge image 702 has fewer incorrect determinations than edge image 701
  • edge image 703 has fewer incorrect determinations than edge image 702.
  • edge offset As mentioned above, the larger the edge offset, the fewer false positives there will be. However, if the edge offset is excessive, it will be impossible to determine edges where the difference between a pair of pixel signals is small, resulting in reduced object recognition accuracy. For this reason, it is necessary to manage the edge offset so that it is an appropriate value.
  • Figure 41 is a graph showing an example of the edge ratio for each edge offset at low illumination in the first embodiment of the present technology.
  • the edge ratio indicates the ratio of the total number of pixels in which an edge is detected in the edge image.
  • the vertical axis in the figure indicates the edge ratio, and the horizontal axis indicates the edge offset.
  • the dotted line indicates ideal characteristics, and the solid curve is a plot of the evaluation values actually obtained.
  • the dashed-dotted line indicates the target value for the edge ratio.
  • the image sensor 200 in the sixth embodiment differs from the first embodiment in that it is provided with a circuit that cancels out the comparator's output error.
  • FIG. 42 is a block diagram showing an example configuration of the edge detection unit 400 according to the sixth embodiment of the present technology.
  • the edge detection unit 400 according to the sixth embodiment differs from the first embodiment in that it further includes error cancellation circuits 600 and 601.
  • Error cancellation circuit 600 cancels the error in the output signal of comparator 450.
  • Error cancellation circuit 601 cancels the error in the output signal of comparator 465.
  • the pixel signal input to the non-inverting input (+) of comparator 450 is designated DIFF_A, and the pixel signal input to the inverting input (-) is designated DIFF_B.
  • the output signal of comparator 450 is designated VOUT2.
  • the error cancellation circuit 600 cancels the error in this output signal VOUT2 and outputs the comparison result as VCO.
  • the edge detection unit 400 performs offset control and gain control on one of the pixel signals SIG0 and SIG1, but this configuration is not limited to this.
  • the edge detection unit 400 can perform gain control on one of the pixel signals SIG0 and SIG1, and offset control on the other.
  • the edge detection unit 400 of the sixth embodiment can also perform gain control and offset control on both pixel signals SIG0 and SIG1.
  • FIG. 44 is a circuit diagram showing an example configuration of a comparator 450 and an error cancellation circuit 600 according to the sixth embodiment of the present technology.
  • the circuit configuration of the comparator 450 is the same as that of the first embodiment.
  • the output signal from the connection node between the pMOS transistor 452 and the nMOS transistor 457 is designated as VOUT1.
  • the error cancellation circuit 600 also includes nMOS transistors 611 and 612, a pMOS transistor 621, a capacitance element 631, and a switch 641.
  • One end of the input side of the capacitive element 631 is connected to the output node of the comparator 450.
  • the nMOS transistor 611 connects one end of the input side of the capacitive element 631 to a reference voltage VSS (ground voltage, etc.) in accordance with a reset signal ADD_RST from the timing control circuit 230.
  • the reset signal ADD_RST can be used to initialize the capacitive element 631.
  • pMOS transistor 621 and nMOS transistor 612 are connected in series between power supply voltage VDD and reference voltage VSS.
  • the gates of pMOS transistor 621 and nMOS transistor 612 are connected in common to one end of the output side of capacitive element 631.
  • a VCO signal indicating the comparison result is output from the connection node between pMOS transistor 621 and nMOS transistor 612.
  • Switch 641 opens and closes the path between one end of the output side of capacitive element 631 and the connection node between pMOS transistor 621 and nMOS transistor 612 in accordance with a control signal ADD_PLS from timing control circuit 230. For example, when control signal ADD_PLS is at a high level, switch 641 is closed.
  • the error cancellation circuit 600 can superimpose an offset that compensates for the input offset onto the output signal VOUT2 of the comparator 450, thereby canceling the output error of the comparator 450.
  • the offset that is superimposed to cancel this error is called the "compensation offset.”
  • circuit configurations of the comparator 450 and the error cancellation circuit 600 are not limited to those illustrated in the figure.
  • a capacitive element 493 and a pMOS transistor 494 can be further provided within the comparator 450.
  • a switch 642, nMOS transistors 613 and 614, and pMOS transistors 622 and 623 can be further provided within the error cancellation circuit 600.
  • the capacitive element 493 is inserted between the power supply voltage VDD and the VOUT1 node.
  • the pMOS transistor 494 shorts both ends of the capacitive element 493 in accordance with the reset signal CMP_RST from the timing control circuit 230.
  • the reset signal CMP_RST can be used to initialize the capacitive element 493, which functions as a low-pass filter.
  • the switch 642 shorts both ends of the capacitive element 631 in accordance with the control signal ADD_REG from the timing control circuit 230. For example, when the control signal ADD_REG is at a high level, the switch 642 is closed.
  • the image sensor 200 of the sixth embodiment can be adapted to switch between edge detection mode and imaging mode as in the second embodiment.
  • the timing control circuit 230 sets the control signal ADD_REG to, for example, low level, and opens the switch 642.
  • the timing control circuit 230 sets the control signal ADD_REG to, for example, high level, and closes the switch 642.
  • pMOS transistor 622 is inserted between the power supply voltage VDD and nMOS transistor 612
  • nMOS transistor 613 is inserted between nMOS transistor 612 and reference voltage VSS.
  • pMOS transistor 623 and nMOS transistor 614 are connected in series between power supply voltage VDD and reference voltage VSS.
  • An enable signal ADD_EN from timing control circuit 230 is input to the gates of pMOS transistor 623 and nMOS transistor 614.
  • the connection node between pMOS transistor 623 and nMOS transistor 614 is commonly connected to the gates of pMOS transistor 622 and nMOS transistor 613.
  • the enable signal ADD_EN can be used to enable or disable the error cancellation circuit 600.
  • Figure 46 is a diagram showing an example of an input signal to the comparator 450 and an output signal from the comparator 450 and the error cancellation circuit 600 in the sixth embodiment of the present technology.
  • the output of the first stage in the comparator 450, VOUT1 becomes high level
  • the output of the second stage, VOUT2 becomes low level.
  • the final output signal VCO of the error cancellation circuit 600 becomes high level.
  • the edge detection result EG becomes low level, indicating, for example, the absence of an edge.
  • VOUT1 goes low and VOUT2 goes high.
  • the output signal VCO of the error cancellation circuit 600 goes low.
  • the edge detection result EG goes high, indicating the presence of an edge, for example.
  • FIG. 47 is a diagram showing an example of the edge ratio and variance for each edge offset in the sixth embodiment of the present technology.
  • the horizontal axis in the figure shows the VSL conversion value of the offset (i.e., edge offset) superimposed for edge detection, and the vertical axis shows the edge ratio and its variance ⁇ . If the target value for the variance ⁇ is 2.5, the VSL conversion value of the required offset is the value indicated by the arrow.
  • the edge ratio should approach 0.5 as the edge offset decreases. However, in the example shown in the figure, the edge ratio approaches 0.9.
  • VOUT2 the output of comparator 450, and the VCO, the final output
  • PVT Process-Voltage-Temperature
  • element variations If this variation is to be absorbed using edge offset alone, the edge offset must be set assuming the maximum mismatch. In this case, the dead zone of the edge will expand in many cases, degrading the detection limit at low light levels.
  • a capacitive element 631 is inserted between VOUT2 and the VCO, and after the auto-zero of the comparator 450 is released by the auto-zero signal AZ, auto-zero is performed by the control signal ADD_PLS.
  • the timing control circuit 230 changes the auto-zero signal AZ from high to low at timing T10, and then changes the inverted signals XAZPR and XAZPL from low to high at timing T11. Immediately thereafter, from timing T12, the timing control circuit 230 sets the control signal ADD_PLS to high for the duration of the pulse. In addition, the control signal ADD_REG is controlled to low. This operation makes it possible to cancel the F/T error due to the input offset.
  • comparator 450 cancels auto-zero at timing T11, it operates as an amplifier and has two stages of gain, so VOUT2 may fluctuate within the range of VSS - VDD due to the effects of noise. As a result, VOUT2 will almost always be an output with an edge due to the input offset, but in rare cases it may fall below the theoretical threshold and become edgeless. As a result, if cancellation is not performed by error cancellation circuit 600, the edge ratio will be around 0.9, as mentioned above. The dashed dotted line in the figure shows the trajectory of VOUT2 when there is no edge.
  • the timing control circuit 230 sets the control signal ADD_PLS to low level and the control signal ADD_REG to high level.
  • the thick dotted lines in the figure indicate the levels of the control signals in imaging mode.
  • the reset level and signal level are each AD converted, and the comparator noise is canceled by CDS processing, which treats the difference component as a net signal.
  • CDS processing is not performed, so noise cannot be completely removed, and the error cancellation circuit 600 is required.
  • Figure 50 is a diagram illustrating the operation of the error cancellation circuit in the sixth embodiment of the present technology. As illustrated in Figure 50(a), the level of pixel signal SIG0 on vertical signal line VSL0 is higher than that of pixel signal SIG1 on vertical signal line VSL1.
  • an input offset cm occurs in the actual comparator 450, and is superimposed on the input signal DIFF_A.
  • this input offset causes the level of the input signal DIFF_A to be lower than the input signal DIFF_B, causing an error in the VCO.
  • the error cancellation circuit 600 superimposes cm', a compensation offset that compensates for the input offset cm, onto VOUT2. This is equivalent to superimposing cm' on the input signal DIFF_B, and can cancel the error caused by the input offset.
  • the added compensation offset simply cancels the input offset, so it does not expand the edge dead zone.
  • a target value e.g. 2.5
  • the error cancellation circuit 600 can improve the detection limit for low-light edges.
  • each of the second to fifth embodiments can be applied to the sixth embodiment.
  • the error cancellation circuit 600 cancels the output error of the comparator 450, thereby improving the accuracy of edge detection in low-illumination situations.
  • an error cancellation circuit 600 is arranged on the output side of each comparator, but it is preferable to improve area efficiency.
  • Image sensor 200 in this modification of the sixth embodiment differs from the sixth embodiment in that an error cancellation circuit 600 is provided that is common to the comparators of each column.
  • FIG. 51 is a block diagram showing an example configuration of a column signal processing circuit 300 in a modified example of the sixth embodiment of the present technology.
  • the column signal processing circuit 300 in the modified example of the sixth embodiment includes a replica circuit 650 and an error cancellation circuit 600.
  • This error cancellation circuit 600 is commonly connected to one of a pair of input terminals (e.g., the non-inverting input terminal) of the comparators in each column, such as comparators 450 and 465.
  • FIG. 52 is a circuit diagram showing an example configuration of a replica circuit 650 and an error cancellation circuit 600 in a modified example of the sixth embodiment of the present technology.
  • Replica circuit 650 includes pMOS transistors 651 to 655, nMOS transistors 656 to 660, and capacitive elements 661 to 663.
  • the connection configuration of these elements is the same as the connection configuration of each element within comparator 450.
  • the same bias voltage Vb (such as a power supply voltage) is input to a pair of input terminals of replica circuit 650.
  • the error cancellation circuit 600 of the sixth embodiment differs from the sixth embodiment in that it further includes an amplifier 643.
  • the amplifier 643 amplifies the potential of the connection node between the pMOS transistor 621 and the nMOS transistor 612, and outputs it to each comparator as a VCO.
  • the timing control circuit 230 sets the control signal ADD_RST to a low level. This allows the error cancellation circuit 600 to sample the input offset of the replica circuit 650.
  • the timing control circuit 230 sets the control signal ADD_RST to a high level and sets the control signal ADD_PLS to a high level for the duration of the pulse.
  • the circuit configuration described above makes it possible to cancel out comparator output errors caused by PVT variations. By implementing this as part of the offset function without modifying the comparator circuit, it is possible to efficiently improve the detection limit at low light levels.
  • the error cancellation circuit 600 superimposes a compensation offset on each input signal of the comparator, thereby improving area efficiency compared to the sixth embodiment.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 53 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 54 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031.
  • the imaging device of FIG. 1 can be applied to the imaging unit 12031.
  • the present technology can also be configured as follows. (1) a gain control circuit that performs gain control by increasing or decreasing at least one of a pair of pixel signals by a predetermined gain; an offset control circuit that performs offset control by superimposing a predetermined offset on at least one of the pair of pixel signals; a comparator that compares the pair of pixel signals that have been subjected to the gain control and the offset control and outputs a comparison result. (2) The sensing device according to (1), further comprising a timing control circuit that sequentially selects a plurality of combinations each including an offset value and a gain value and sets the combinations in the gain control circuit and the offset control circuit.
  • the sensing device further comprising a plurality of latch circuits that hold the comparison results corresponding to the plurality of combinations, respectively.
  • the timing control circuit sets the gain values in ascending order; The sensing device according to (2) or (3), wherein the timing control circuit stops the comparator when an edge is detected.
  • the gain control circuit a first capacitive element; a second capacitive element; a first switch that opens and closes a path between the first capacitance element and a vertical signal line that transmits one of the pair of pixel signals;
  • the sensing device according to any one of (1) to (4), further comprising a second switch that opens and closes a path between the second capacitance element and a vertical signal line that transmits one of the pair of pixel signals.
  • the sensing device (6) The sensing device according to (5), wherein the other ends of the first and second capacitive elements are connected to the comparator. (7) The sensing device according to (5), wherein the other ends of the first and second capacitance elements are connected to a ground node. (8) The gain control circuit An amplifier and a capacitance element having one end connected to the output terminal of the amplifier; The sensing device according to any one of (1) to (4), further comprising a switch that opens and closes a path between the input terminal of the amplifier and the other end of the capacitive element.
  • the offset control circuit a capacitive element; an offset-side switch that opens and closes a path between an input node of the offset and one end of the capacitive element;
  • the sensing device according to any one of (1) to (8), further comprising a pixel-side switch that opens and closes a path between a vertical signal line that transmits one of the pair of pixel signals and one end of the capacitance element.
  • the offset includes a first offset and a second offset;
  • a reference signal generator that generates a predetermined reference signal; a reference-side switch that opens and closes a path between the reference signal generator and the comparator;
  • the sensing device according to any one of (1) to (10), further comprising a pixel-side switch that opens and closes a path between the gain control circuit and the offset control circuit and a vertical signal line that transmits the pixel signal.
  • a pixel array unit in which a pair of pixels for generating the pair of pixel signals is arranged;
  • the sensing device according to any one of (1) to (11), further comprising a signal processing circuit that processes the comparison result.
  • the pixel array unit, the gain control circuit, the offset control circuit, and the comparator are arranged on a predetermined pixel chip, The sensing device according to (12), wherein the signal processing circuit is disposed on a predetermined circuit chip.
  • the pixel array unit is disposed on a predetermined pixel chip, The sensing device according to (12), wherein the gain control circuit, the offset control circuit, the comparator, and the signal processing circuit are arranged on a predetermined circuit chip.
  • the error cancellation circuit superimposes a predetermined compensation offset on the output signal.
  • the comparator further includes a replica circuit having the same circuit configuration as the comparator, the error cancellation circuit holds an input offset of the replica circuit and superimposes the held input offset as a compensation offset on one of a pair of input signals of the comparator; the comparators are arranged for each column of pixels; The sensing device according to (15), wherein the error cancellation circuit is commonly connected to each of the comparators.
  • a gain control circuit that performs gain control by increasing or decreasing at least one of a pair of pixel signals by a predetermined gain; an offset control circuit that performs offset control by superimposing a predetermined offset on at least one of the pair of pixel signals; a comparator that compares the pair of pixel signals that have been subjected to the gain control and the offset control and outputs a comparison result; and a signal processing circuit that processes the comparison result.
  • Imaging device 110
  • Optical unit 120
  • DSP circuit 130 Display unit 140
  • Operation unit 150
  • Bus 160
  • Frame memory 170
  • Power supply unit 200
  • Image sensor 201
  • Pixel chip 202
  • Circuit chip 210
  • Vertical scanning circuit 220 DAC 230
  • Timing control circuit 240
  • Pixel array section 250
  • Photoelectric conversion element 252
  • Transfer transistor 253
  • Reset transistor 254
  • Floating diffusion layer 255
  • Selection transistor 256
  • Horizontal scanning circuit 290
  • Column signal processing circuit 301 North column signal processing circuit 302 South column signal processing circuit
  • Constant current source 320
  • ADC 331 to 334, 411 to 416, 421 to 426, 431 to 434, 441 to 443, 641, 642 Switches 341, 342

Landscapes

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Abstract

エッジの有無を検出するセンシングデバイスにおいて、エッジの検出精度を向上させる。　センシングデバイスは、ゲイン制御回路、オフセット制御回路およびコンパレータを具備する。ゲイン制御回路は、一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行う。オフセット制御回路は、一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行う。コンパレータは、ゲイン制御およびオフセット制御が行われた一対の画素信号を比較して比較結果を出力する。

Description

センシングデバイス、電子機器およびセンシングデバイスの制御方法
　本技術は、センシングデバイスに関する。詳しくは、コンパレータを用いて信号を比較するセンシングデバイス、電子機器およびセンシングデバイスの制御方法に関する。
　従来より、固体撮像素子などのセンシングデバイスにおいては、ダイナミックレンジの拡大やノイズ低減などの目的で、画素加算やＣＤＳ（Correlated Double Sampling）処理などの様々な信号処理が実行されている。例えば、一対の画素信号の一方をゲインにより増減し、それらの比較結果に基づいてエッジの有無を検出するデバイスが提案されている（例えば、特許文献１参照。）。
国際公開第２０２１／０９０５３８号
　上述の従来技術では、一対の画素信号の一方をゲインにより増減することによって、環境光の光量に依存しないエッジ検出の実現を図っている。しかしながら、上述のデバイスでは、一対の画素信号の差分が小さい場合、ノイズによりエッジの有無を誤って判定するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、エッジの有無を検出するセンシングデバイスにおいて、エッジの検出精度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、上記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、上記ゲイン制御および上記オフセット制御が行われた上記一対の画素信号を比較して比較結果を出力するコンパレータとを具備するセンシングデバイス、および、その制御方法である。これにより、エッジの検出精度が向上するという作用をもたらす。
　また、この第１の側面において、オフセット値およびゲイン値をそれぞれが含む複数の組合せを順に選択して上記ゲイン制御回路および上記オフセット制御回路に設定するタイミング制御回路をさらに具備してもよい。これにより、センシング性能が向上するという作用をもたらす。
　また、この第１の側面において、上記複数の組合せのそれぞれに対応する上記比較結果を保持する複数のラッチ回路をさらに具備してもよい。これにより、センシング性能が向上するという作用をもたらす。
　また、この第１の側面において、上記タイミング制御回路は、上記ゲイン値のそれぞれを小さい値から順に設定し、エッジが検出された場合には上記コンパレータを停止させてもよい。これにより、消費電力が削減されるという作用をもたらす。
　また、この第１の側面において、上記ゲイン制御回路は、第１の容量素子と、第２の容量素子と、上記第１の容量素子と上記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第１のスイッチと、上記第２の容量素子と上記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第２のスイッチとを備えてもよい。これにより、ゲイン値が切り替えられるという作用をもたらす。
　また、この第１の側面において、上記第１および第２の容量素子のそれぞれの他端は、上記コンパレータに接続されていてもよい。これにより、ゲイン値が切り替えられるという作用をもたらす。
　また、この第１の側面において、上記第１および第２の容量素子のそれぞれの他端は、接地ノードに接続されていてもよい。これにより、ゲイン値が切り替えられるという作用をもたらす。
　また、この第１の側面において、アンプと、上記アンプの出力端子に一端が接続された容量素子と、上記アンプの入力端子と上記容量素子の他端との間の経路を開閉するスイッチとを備えてもよい。これにより、ゲイン値が切り替えられるという作用をもたらす。
　また、この第１の側面において、上記オフセット制御回路は、容量素子と、上記オフセットの入力ノードと上記容量素子の一端との間の経路を開閉するオフセット側スイッチと、上記一対の画素信号の一方を伝送する垂直信号線と上記容量素子の一端との間の経路を開閉する画素側スイッチとを備えてもよい。これにより、オフセット値が切り替えられるという作用をもたらす。
　また、この第１の側面において、上記オフセットは、第１および第２のオフセットを含み、上記オフセット側スイッチは、上記第１のオフセットの入力ノードと上記容量素子の一端との間の経路を開閉する第１のオフセット側スイッチと上記第２のオフセットの入力ノードと上記容量素子の一端との間の経路を開閉する第２のオフセット側スイッチとを含むものであってもよい。これにより、オフセット値が切り替えられるという作用をもたらす。
　また、この第１の側面において、所定の参照信号を生成する参照信号生成部と、上記参照信号生成部と上記コンパレータとの間の経路を開閉する参照側スイッチと、上記ゲイン制御回路および上記オフセット制御回路と上記画素信号を伝送する垂直信号線との間の経路を開閉する画素側スイッチとをさらに具備してもよい。これにより、回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記一対の画素信号を生成する一対の画素が配列された画素アレイ部と、上記比較結果を処理する信号処理回路とをさらに具備してもよい。これにより、特徴の抽出などが実行されるという作用をもたらす。
　また、この第１の側面において、上記画素アレイ部、上記ゲイン制御回路、上記オフセット制御回路および上記コンパレータは、所定の画素チップに配置され、上記信号処理回路は、所定の回路チップに配置されてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記画素アレイ部は、所定の画素チップに配置され、上記ゲイン制御回路、上記オフセット制御回路、上記コンパレータおよび上記信号処理回路は、所定の回路チップに配置されてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記コンパレータの出力信号の誤差をキャンセルする誤差キャンセル回路をさらに具備してもよい。これにより、低照度時のエッジの検出精度が向上するという作用をもたらす。
　また、この第１の側面において、上記誤差キャンセル回路は、上記出力信号に所定の補償オフセットを重畳してもよい。これにより、コンパレータごとのミスマッチ成分が除去され、低照度時のエッジの検出精度が向上するという作用をもたらす。
　また、この第１の側面において、上記コンパレータと回路構成が同一のレプリカ回路をさらに具備し、上記誤差キャンセル回路は、上記レプリカ回路の入力オフセットを保持し、上記保持した入力オフセットを補償オフセットとして上記コンパレータの一対の入力信号の一方に重畳し、上記コンパレータは、画素の列ごとに配置され、上記誤差キャンセル回路は、上記コンパレータのそれぞれに共通に接続されてもよい。これにより、面積効率が向上し、低照度時のエッジの検出精度が向上するという作用をもたらす。
　また、本技術の第２の側面は、一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、上記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、上記ゲイン制御および上記オフセット制御が行われた上記一対の画素信号を比較して比較結果を出力するコンパレータと、上記比較結果を処理する信号処理回路とを具備する電子機器である。これにより、電子機器においてエッジの検出精度が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるイメージセンサの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における裏面照射型のイメージセンサの断面図の一例である。 本技術の第１の実施の形態における表面照射型のイメージセンサの断面図の一例である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるエッジ検出部の一構成例を示すブロック図である。 本技術の第１の実施の形態における１ビットを出力するエッジ検出部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 第３の比較例におけるエッジ検出部の一構成例を示す回路図である。 第３の比較例のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が低い場合のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が高い場合のイメージセンサの動作の一例を示すタイミングチャートである。 比較例と本技術の第１の実施の形態とのそれぞれのエッジの判定方法を比較するための図である。 本技術の第１の実施の形態におけるイメージセンサの動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるエッジ検出部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例におけるエッジ検出部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるエッジ検出部の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態における照度が低い場合のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における１番目のゲイン値の設定方法を説明するための図である。 本技術の第３の実施の形態における２番目および３番目のゲイン値の設定方法を説明するための図である。 本技術の第３の実施の形態における組合せごとのオフセット値およびゲイン値を示す図である。 本技術の第３の実施の形態におけるイメージセンサの動作の一例を示すフローチャートである。 本技術の第３の実施の形態の第１の変形例におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態の第２の変形例におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態の第２の変形例におけるリセットレベルおよび信号レベルを保持するための制御を説明するための図である。 本技術の第３の実施の形態の第２の変形例における１番目から３番目までのゲイン値の設定方法を説明するための図である。 本技術の第３の実施の形態の第３の変形例におけるオフセット制御回路およびゲイン制御回路の一構成例を示す回路図である。 本技術の第４の実施の形態におけるタイミング制御回路の制御を説明するための図である。 本技術の第４の実施の形態におけるイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態におけるイメージセンサの動作の一例を示すフローチャートである。 本技術の第５の実施の形態におけるイメージセンサの積層構造の一例を示す図である。 本技術の第５の実施の形態におけるイメージセンサの積層構造の別の例を示す図である。 比較例と本技術の第１の実施の形態とにおける低照度時のレベルごとの発生率を示すグラフである。 本技術の第１の実施の形態における低照度時のエッジ画像の一例を示す図である。 本技術の第１の実施の形態における低照度時のエッジオフセットごとのエッジ比率の一例を示すグラフである。 本技術の第６の実施の形態におけるエッジ検出部の一構成例を示すブロック図である。 本技術の第６の実施の形態におけるエッジ検出部の別の例を示すブロック図である。 本技術の第６の実施の形態におけるコンパレータおよび誤差キャンセル回路の一構成例を示す回路図である。 本技術の第６の実施の形態におけるコンパレータおよび誤差キャンセル回路の別の例を示す回路図である。 本技術の第６の実施の形態におけるコンパレータの入力信号と、コンパレータおよび誤差キャンセル回路の出力信号との一例を示す図である。 本技術の第６の実施の形態におけるエッジオフセットごとのエッジ比率および分散の一例を示す図である。 本技術の第６の実施の形態における誤差を説明するための図である。 本技術の第６の実施の形態における誤差キャンセル回路の制御の一例を示すタイミングチャートである。 本技術の第６の実施の形態における誤差キャンセル回路の動作を説明するための図である。 本技術の第６の実施の形態の変形例におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第６の実施の形態の変形例におけるレプリカ回路および誤差キャンセル回路の一構成例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（画素信号を増減するとともにオフセットを重畳する例）
　２．第２の実施の形態（画素信号を増減するとともにオフセットを重畳する回路とアナログデジタル変換器とがコンパレータを共有する例）
　３．第３の実施の形態（ゲイン値およびオフセット値を可変とし、画素信号を増減するとともにオフセットを重畳する例）
　４．第４の実施の形態（画素信号を増減するとともにオフセットを重畳し、エッジが検出された際にコンパレータを停止させる例）
　５．第５の実施の形態（積層構造において画素信号を増減するとともにオフセットを重畳する例）
　６．第６の実施の形態（画素信号を増減するとともにオフセットを重畳し、コンパレータの出力誤差をキャンセルする例）
　７．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、イメージセンサ２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。なお、撮像装置１００は、特許請求の範囲に記載の電子機器の一例である。
　光学部１１０は、被写体からの光を集光してイメージセンサ２００に導くものである。イメージセンサ２００は、垂直同期信号に同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。イメージセンサ２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。なお、イメージセンサ２００は、特許請求の範囲に記載のセンシングデバイスの一例である。
　ＤＳＰ回路１２０は、イメージセンサ２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをフレームメモリ１６０などにバス１５０を介して出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、イメージセンサ２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、イメージセンサ２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［イメージセンサの構成例］
　図２は、本技術の第１の実施の形態におけるイメージセンサ２００の一構成例を示すブロック図である。このイメージセンサ２００は、垂直走査回路２１０、ＤＡＣ（Digital to Analog Converter）２２０、タイミング制御回路２３０および画素アレイ部２４０を備える。さらにイメージセンサ２００は、カラム信号処理回路３００、水平走査回路２６０および信号処理回路２９０を備える。また、これらの回路は、例えば、単一の半導体チップに配置される。
　画素アレイ部２４０には、複数の画素２５０が二次元格子状に配列される。
　タイミング制御回路２３０は、垂直同期信号に同期して垂直走査回路２１０、カラム信号処理回路３００等の動作タイミングを制御するものである。
　また、タイミング制御回路２３０には、イメージセンサ２００の動作モードを指示するモード信号ＭＯＤＥが入力される。動作モードは、エッジの有無を検出するエッジ検出モードと、エッジの有無を検出せずに画像データの撮像のみを行う撮像モードとを含む。タイミング制御回路２３０は、それらの動作モードに基づいて、各回路を制御する。なお、イメージセンサ２００は、エッジの有無を検出しつつ、画像データの撮像を行うこともできる。
　垂直走査回路２１０は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。ＤＡＣ２２０は、ＤＡ（Digital to Analog）変換により参照信号を生成してカラム信号処理回路３００に供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。画素２５０は、垂直走査回路２１０の制御に従って、光電変換により画素信号を生成するものである。画素２５０のそれぞれは、画素信号をカラム信号処理回路３００へ出力する。
　カラム信号処理回路３００は、カラムごとに、画素信号に対してＣＤＳ（Correlated Double Sampling）処理やＡＤ（Analog to Digital）変換処理などの信号処理を行うものである。このカラム信号処理回路３００は、信号処理後のデジタル信号からなる画像データを水平走査回路２６０の制御に従って、信号処理回路２９０に供給する。
　水平走査回路２６０は、列を順に選択して、カラム信号処理回路３００にデジタル信号を順に出力させるものである。
　信号処理回路２９０は、各種の信号処理を、必要に応じて画像データに対して行うものである。撮像モードにおいて、信号処理回路２９０は、欠陥補正などの画像処理を行い、処理後の画像データをＤＳＰ回路１２０に供給する。また、エッジ検出モードにおいて、信号処理回路２９０は、画素ごとのエッジの判定結果を取得し、特徴の抽出などの処理を行う。さらに、信号処理回路２９０は、抽出した特徴から、人検出や、顔検出、顔認識などの物体検出や認識を行うこともできる。そして、信号処理回路２９０は、処理後のデータをＤＳＰ回路１２０に供給する。
　［画素回路の構成例］
　図３は、本技術の第１の実施の形態における画素２５０の一構成例を示す回路図である。この画素２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。
　光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、垂直走査回路２１０からの転送信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。
　リセットトランジスタ２５３は、垂直走査回路２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２５４から電荷を引き抜いて初期化するものである。
　浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、ソースフォロワ回路を構成し、浮遊拡散層２５４の電圧に応じた電圧を出力するものである。
　選択トランジスタ２５６は、垂直走査回路２１０からの選択信号ＳＥＬに従って、増幅トランジスタ２５５からの電圧の信号を画素信号ＳＩＧとして出力するものである。画素信号ＳＩＧは、対応する垂直信号線ＶＳＬを介してカラム信号処理回路３００へ供給される。
　なお、画素２５０の回路は、光電変換により画素信号を生成することができるものであれば、同図に例示した４トランジスタの回路に限定されない。例えば、光電変換素子から電荷を引き抜くオーバーフローゲートトランジスタをさらに設けて５トランジスタとすることもできる。また、埋め込み式のアナログメモリとして機能するトランジスタをさらに追加して６トランジスタとすることもできる。また、「Laurence Stark, et al., Back-illuminated voltage-domain global shutter CMOS image sensor with 3.75μm pixels and dual in-pixel storage nodes, VLSI symposium 2016」に記載の８トランジスタの画素を用いることもできる。あるいは、「Kazuko Nishimura, et al., An 8K4K-Resolution 60fps 450ke--Saturation-Signal Organic-Photoconductive-Film Global-Shutter CMOS Image Sensor with In-Pixel Noise Canceller, ISSCC 2018」に記載の画素を用いることもできる。
　図４は、本技術の第１の実施の形態におけるイメージセンサ２００の断面図の一例である。このイメージセンサ２００は、基板５３０および配線層５２０を含む。また、画素ごとにオンチップレンズ５１１、カラーフィルタ５１２および光電変換素子２５１が配置される。光の入射する側を上側として、オンチップレンズ５１１の下方にカラーフィルタ５１２が配置され、その下方に光電変換素子２５１が配置される。
　また、基板５３０の上面に配線層５２０が形成され、配線層５２０内に前述の転送トランジスタ２５２などのトランジスタが形成される。配線層５２０の上部に各画素の光電変換素子２５１が配置される。同図に例示した構造は、裏面照射型と呼ばれる。
　なお、図５に例示するように、裏面照射型の代わりに表面照射型を用いることもできる。この表面照射型では、カラーフィルタ５１２の下方に配線層５２０が形成され、その下方に光電変換素子２５１が配置される。
　［カラム信号処理回路の構成例］
　図６は、本技術の第１の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。このカラム信号処理回路３００には、複数の定電流源３１０と、複数のＡＤＣ３２０と、複数のエッジ検出部４００とが配置される。定電流源３１０およびＡＤＣ３２０は、列ごとに配置される。列数がＮ（Ｎは、整数）である場合、定電流源３１０およびＡＤＣ３２０は、Ｎ個ずつ配置される。また、エッジ検出部４００は、行内のエッジの検出対象の画素対ごとに配置される。例えば、第０列および第１列の間と、第１列および第２列の間とのそれぞれについてエッジを検出する際は、第０列乃至第３列について、２つのエッジ検出部４００が配置される。
　定電流源３１０は、対応する垂直信号線に一定の電流を供給するものである。
　ＡＤＣ３２０は、タイミング制御回路２３０の制御に従って、対応する列のアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ３２０は、水平走査回路２６０の制御に従って、デジタル信号を信号処理回路２９０に供給する。ＡＤＣ３２０として、例えば、コンパレータおよびカウンタを含むシングルスロープ型のＡＤＣが用いられる。なお、コンパレータ、逐次比較ロジック回路やレジスタを含む逐次比較型のＡＤＣを用いることもできる。
　エッジ検出部４００は、一対の画素信号を比較し、エッジの有無を示す信号を生成するものである。このエッジ検出部４００には、対応する列の垂直信号線が接続される。例えば、第０列の垂直信号線ＶＳＬ０と第１列の垂直信号線ＶＳＬ１とが第０列および第１列に対応するエッジ検出部４００に接続される。このエッジ検出部４００は、タイミング制御回路２３０の制御に従って、生成した信号を信号処理回路２９０に供給する。
　タイミング制御回路２３０は、エッジ検出モードにおいて、エッジ検出部４００をイネーブルに設定して一対の画素信号を比較させるとともに、ＡＤＣ３２０をディセーブルに設定する。一方、タイミング制御回路２３０は、撮像モードにおいて、ＡＤＣ３２０をイネーブルに設定してＡＤ変換を行わせ、エッジ検出部４００をディセーブルに設定する。
　［エッジ検出部の構成例］
　図７は、本技術の第１の実施の形態におけるエッジ検出部４００の一構成例を示すブロック図である。このエッジ検出部４００は、ゲイン制御回路４１０および４２０と、オフセット制御回路４３０および４４０と、コンパレータ４５０および４６５とを備える。
　ゲイン制御回路４１０および４２０は、一対の画素信号の少なくとも一方を所定のゲインにより増減するゲイン制御を行うものである。ゲイン制御回路４１０は、垂直信号線ＶＳＬ１を介して伝送された画素信号ＳＩＧ１をゲインにより増減する。ゲイン制御回路４２０は、垂直信号線ＶＳＬ０を介して伝送された画素信号ＳＩＧ０をゲインにより増減する。ゲインの値は、固定値である「ｇ」とする。
　なお、オフセット制御回路４３０および４４０は、画素信号ＳＩＧ０およびＳＩＧ１の一方（ＳＩＧ０またはＳＩＧ１）をゲインにより増減しているが、図１９で後述するように、それらの両方を増減することもできる。
　図７においてオフセット制御回路４３０および４４０は、一対の画素信号の少なくとも一方に、所定のオフセット（オフセット電圧など）を重畳するオフセット制御を行うものである。オフセット制御回路４３０は、画素信号ＳＩＧ０にオフセットを重畳し、オフセット制御回路４４０は、画素信号ＳＩＧ１にオフセットを重畳する。オフセットの値は、固定値である「－ｃ」とする。
　なお、オフセット制御回路４３０および４４０は、画素信号ＳＩＧ０およびＳＩＧ１の一方（ＳＩＧ０またはＳＩＧ１）にオフセットを重畳しているが、それらの両方にオフセットを重畳することもできる。
　コンパレータ４５０および４６５は、ゲイン制御およびオフセット制御が行われた一対の画素信号を比較するものである。
　コンパレータ４５０の非反転入力端子（＋）には、画素信号ＳＩＧ１に対してオフセット制御およびゲイン制御が行われた信号が入力される。また、コンパレータ４５０の反転入力端子（－）には、画素信号ＳＩＧ０が入力される。コンパレータ４５０は、これらの信号を比較し、比較結果をＶＣＯ０として信号処理回路２９０へ出力する。
　コンパレータ４６５の非反転入力端子（＋）には、画素信号ＳＩＧ０に対してオフセット制御およびゲイン制御が行われた信号が入力される。また、コンパレータ４６５の反転入力端子（－）には、画素信号ＳＩＧ１が入力される。コンパレータ４６５は、これらの信号を比較し、比較結果をＶＣＯ１として信号処理回路２９０へ出力する。
　これらの比較結果ＶＣＯ０およびＶＣＯ１からなる２ビットの信号は、エッジの有無を示す。例えば、これらの２ビットの値が異なる場合に、エッジがあると判定され、それらのビットの値が異なる場合にエッジが無いと判定される。
　例えば、次の式が成立する際に、ローレベルの比較結果ＶＣＯ０が出力されるものとする。
　　ＳＩＧ０＜ＳＩＧ１＊ｇ－ｃ　　　　　　　　　　・・・式１
上式において、「＊」は、乗算を示す。以降の式においても同様である。
　一方、次の式が成立する際に、ハイレベルの比較結果ＶＣＯ０が出力されるものとする。
　　ＳＩＧ０＞ＳＩＧ１＊ｇ－ｃ　　　　　　　　　　・・・式２
　また、次の式が成立する際に、ハイレベルの比較結果ＶＣＯ１が出力されるものとする。
　　ＳＩＧ１＞ＳＩＧ０＊ｇ－ｃ　　　　　　　　　　・・・式３
　一方、次の式が成立する際に、ローレベルの比較結果ＶＣＯ１が出力されるものとする。
　　ＳＩＧ１≦ＳＩＧ０＊ｇ－ｃ　　　　　　　　　　・・・式４
　式１および式３の両方が成立する場合、次の式が成立する。
　　ＳＩＧ０＜＜ＳＩＧ１　　　　　　　　　　　　　・・・式５
上式において、「＜＜」は、エッジがあると判断される程度の大小関係を示す。
　一方、式２および式４の両方が成立する場合、次の式が成立する。
　　ＳＩＧ０＞＞ＳＩＧ１　　　　　　　　　　　　　・・・式６
上式において、「＞＞」は、エッジがあると判断される程度の大小関係を示す。
　比較結果ＶＣＯ１およびＶＣＯ２が異なる値である場合、式５および式６のいずれかが成立する。これらの式５および式６は、画素信号ＳＩＧ０およびＳＩＧ１の一方の他方に対する比率が一定以上であることを示す。この場合には、エッジがあると判定される。
　一方、比較結果ＶＣＯ１およびＶＣＯ２が同じ値である場合、式５および式６はいずれも成立しない。この場合には、エッジが無いと判定される。なお、ｇが「１」未満の場合、計算上、比較結果ＶＣＯ１およびＶＣＯ２の両方が「０」となることは無い。また、ｇが「１」以上の場合、計算上、比較結果ＶＣＯ１およびＶＣＯ２の両方が「１」となることは無い。しかし、ノイズの影響で、それらのケースが発生することもあるため、計算上、成立しないケースについてもエッジの判定結果が設定されている。
　次に、一対の画素信号ＳＩＧ０およびＳＩＧ１の一方をゲインｇにより増減して比較する制御のメリットについて説明する。
　画素信号ＳＩＧ０を生成する画素には、反射率Ｒａの物体Ａの表面で環境光が反射された光が入力され、画素信号ＳＩＧ１を生成する画素には、反射率Ｒｂの物体Ｂの表面で環境光が反射された光が入力されるものとする。環境光の光量がＡＬであり、ゲインｇは、１未満であるものとする。
　ここで、画素信号ＳＩＧ０およびＳＩＧ１の差分を閾値Ｔｈと比較することにより、エッジの有無を検出する第１の比較例を想定する。この第１の比較例では、次の式が成立する場合に、エッジがあると判定される。
　　ＳＩＧ０－ＳＩＧ１＝Ｒａ＊ＡＬ－Ｒｂ＊ＡＬ＞Ｔｈ・・・式７
　式７は、次の式に変形することができる。
　　（Ｒａ―Ｒｂ）＞Ｔｈ／ＡＬ　　　　　　　　　　　・・・式８
　式７および式８に例示するように、比較例では、環境光の光量ＡＬに応じて、エッジの判定結果が変わることがある。このため、エッジの検出精度が低下してしまう。例えば、光量ＡＬが小さいほど差分が小さくなるため、エッジの検出が困難となる。環境光の光量に応じて閾値を変更すれば、検出精度の低下を抑制することができるが、光量を正確に測定し、かつ、それに合わせて閾値を微調整することは困難である。
　また、画素信号ＳＩＧ０およびＳＩＧ１のそれぞれの対数値の差分を閾値Ｔｈと比較することにより、エッジの有無を検出する第２の比較例を想定する。この第２の比較例では、次の式が成立する場合に、エッジがあると判定される。
　　ｌоｇ（ＳＩＧ０）－ｌоｇ（ＳＩＧ１）
　　　＝ｌоｇ（Ｒａ＊ＡＬ／Ｒｂ＊ＡＬ）
　　　＝ｌоｇ（Ｒａ／Ｒｂ）＞Ｔｈ　　　　　　　　　・・・式９
　式９に例示するように、第２の比較例では、環境光の影響を抑制することができるが、対数演算を要し、実現が困難である。
　これらの比較例に対し、環境光を基準とするのではなく、信号を基準として閾値を決める方式を導入することで、容易に環境光の影響を抑制することができる。
　画素信号ＳＩＧ１のみをゲインｇにより減衰しても、画素信号ＳＩＧ０のみをゲインｇにより減衰しても、減衰後の画素信号の大小関係は変わらないものとする。この場合、コンパレータ４５０および４６５の入力端子の接続関係より、比較結果ＶＣＯ１およびＶＣＯ２が異なる値となる。このとき、次の式が成立する。
　　|Ra*AL-Rb*AL|>g*max(Ra、Rb)*AL　　　　　　　　　・・・式１０
上式において、ｍａｘ（）は、（）内の複数の入力値のうち最大値を返す関数である。なお、ゲインｇが１より大きい場合は、ｍａｘ（）の代わりに、最小値を返す関数ｍｉｎ（）が用いられる。
　ＲａがＲｂより大きい場合、式１０は、次の式に変形することができる。
　　（Ｒａ－Ｒｂ）＊ＡＬ＞ｇ＊Ｒａ＊ＡＬ　　　　　・・・式１１
　式１１は、次の式に変形することができる。
　　（１－ｇ）＊Ｒａ＊ＡＬ－Ｒｂ＊ＡＬ＞０　　　　・・・式１２
　また、１－ｇをＧとすると、式１２は、次の式に変形することができる。
　　Ｇ＊（Ｒａ＊ＡＬ）－（Ｒｂ＊ＡＬ）＞０　　　　　・・・式１３
　式１３の両辺を光量ＡＬにより除算すると、次の式が得られる。
　　Ｇ＊Ｒａ－Ｒｂ＞０　　　　　　　　　　　　　　　・・・式１４
　すなわち、比較結果ＶＣＯ１およびＶＣＯ２が異なる値となる場合、式１４が成立する。この式１４は、画素信号ＳＩＧ０と画素信号ＳＩＧ１との比が一定（上式のＧ）以上であることを示す。言い換えれば、比較結果ＶＣＯ０およびＶＣＯ１は、画素信号ＳＩＧ０と画素信号ＳＩＧ１との比が一定以上であることを示す値である。式１４には光量ＡＬを含む項がないため、イメージセンサ２００は、光量ＡＬに依存せず、エッジの有無を判定することができる。これにより、第１の比較例と比較して、エッジの検出精度を向上させることができる。
　なお、エッジ検出部４００は、画素対ごとに２ビットを出力しているが、これらを１ビットにまとめて出力することもできる。
　図８は、本技術の第１の実施の形態における１ビットを出力するエッジ検出部４００の一構成例を示すブロック図である。同図において、例えば、エッジ判定回路４７０がさらに配置される。エッジ判定回路４７０は、比較結果ＶＣＯ１およびＶＣＯ２に基づいて、エッジの有無を示す１ビットの検出結果ＥＧを生成し、出力するものである。エッジ判定回路４７０として、例えば、ＸＯＲ（排他的論理和）ゲートが用いられる。
　［オフセット制御回路およびゲイン制御回路の構成例］
　図９は、本技術の第１の実施の形態におけるオフセット制御回路４３０およびゲイン制御回路４１０の一構成例を示す回路図である。オフセット制御回路４３０は、例えば、スイッチ４３１、４３２および４３３と容量素子４３５とを備える。ゲイン制御回路４１０は、例えば、スイッチ４１１、４１２、４１３および４１４と、容量素子４１７および４１８とを備える。
　オフセット制御回路４３０において、スイッチ４３１は、タイミング制御回路２３０からの制御信号ＳＷ３ａに従って垂直信号線ＶＳＬ１と容量素子４３５の一端との間の経路を開閉するものである。この容量素子４３５の他端は、コンパレータ４５０の非反転入力端子（＋）に接続される。
　スイッチ４３２は、タイミング制御回路２３０からの制御信号ＳＷ３ｂに従って接地電圧ＧＮＤの接地ノードと容量素子４３５の一端との間の経路を開閉するものである。スイッチ４３３は、タイミング制御回路２３０からの制御信号ＳＷ３ｃに従って、オフセット電圧Ｖｏｆｓがオフセットとして入力される入力ノードと容量素子４３５の一端との間の経路を開閉するものである。
　なお、スイッチ４３１は、特許請求の範囲に記載の画素側スイッチの一例であり、スイッチ４３３は、特許請求の範囲に記載のオフセット側スイッチの一例である。
　タイミング制御回路２３０は、エッジ検出モードにおいて、例えば、ＤＡＣ２２０を制御して、一定のオフセット電圧Ｖｏｆｓを生成させるものとする。なお、ＤＡＣ２２０の代わりに、オフセット電圧Ｖｏｆｓを生成する回路を別途に設けることもできる。
　なお、オフセット制御回路４３０において、スイッチ４３２を削減することができる。この場合は、容量素子４３５の一端を接地する際にＤＡＣ２２０が接地電圧ＧＮＤを生成すればよい。
　ゲイン制御回路４１０において、スイッチ４１１は、タイミング制御回路２３０からの制御信号ＳＷ０ａに従って垂直信号線ＶＳＬ１と容量素子４１７の一端との間の経路を開閉するものである。スイッチ４１２は、タイミング制御回路２３０からの制御信号ＳＷ０ｂに従って接地ノードと容量素子４１７の一端との間の経路を開閉するものである。この容量素子４１７の他端は、コンパレータ４５０の非反転入力端子（＋）に接続される。
　スイッチ４１３は、タイミング制御回路２３０からの制御信号ＳＷ１ａに従って垂直信号線ＶＳＬ１と容量素子４１８の一端との間の経路を開閉するものである。スイッチ４１４は、タイミング制御回路２３０からの制御信号ＳＷ１ｂに従って接地ノードと容量素子４１８の一端との間の経路を開閉するものである。この容量素子４１８の他端は、コンパレータ４５０の非反転入力端子（＋）に接続される。なお、スイッチ４１１および４１３は、特許請求の範囲に記載の第１および第２のスイッチの一例であり、容量素子４１７および４１８は、特許請求の範囲に記載の第１および第２の容量素子の一例である。
　また、コンパレータ４５０の非反転入力端子（＋）には、オフセットおよびゲイン制御後の画素信号Ｄｉｆｆｐоが入力される。コンパレータ４５０の反転入力端子（－）には、垂直信号線ＶＳＬ０からの画素信号ＳＩＧ０が容量素子４０５を介して、Ｄｉｆｆｎоとして入力される。
　同図に例示した各スイッチは、対応する制御信号がハイレベルの場合に閉状態となり、その制御信号がローレベルの場合に開状態になるものとする。また、各スイッチの制御方法については図１３および図１４を参照して後述する。
　図１０は、本技術の第１の実施の形態におけるオフセット制御回路４４０およびゲイン制御回路４２０の一構成例を示す回路図である。オフセット制御回路４４０は、例えば、スイッチ４４１、４４２および４４３と容量素子４４５とを備える。ゲイン制御回路４２０は、例えば、スイッチ４２１、４２２、４２３および４２４と、容量素子４２７および４２８とを備える。
　オフセット制御回路４４０およびゲイン制御回路４２０の回路構成は、それらが垂直信号線ＶＳＬ０およびコンパレータ４６５に接続される点以外は、図９に例示したオフセット制御回路４３０およびゲイン制御回路４１０と同様である。
　また、コンパレータ４６５の非反転入力端子（＋）には、オフセットおよびゲイン制御後の画素信号Ｄｉｆｆｐｅが入力される。コンパレータ４６５の反転入力端子（－）には、垂直信号線ＶＳＬ１からの画素信号ＳＩＧ１が容量素子４０６を介して、Ｄｉｆｆｎｅとして入力される。
　［コンパレータの構成例］
　図１１は、本技術の第４の実施の形態におけるコンパレータ４５０の一構成例を示す回路図である。このコンパレータ４５０は、ｐＭＯＳトランジスタ４５１から４５５と、ｎＭＯＳトランジスタ４５６乃至４６０と、容量素子４６１から４６３とを備える。
　ｐＭＯＳトランジスタ４５１、４５２および４５５は、電源に並列に接続される。ｐＭＯＳトランジスタ４５１のゲートは、自身のドレインとｐＭＯＳトランジスタ４５２のゲートとに接続される。
　ｎＭＯＳトランジスタ４５６のドレインは、ｐＭＯＳトランジスタ４５１に接続され、ソースは、コモンノードに接続される。また、ｎＭＯＳトランジスタ４５６のゲートは、容量素子４６１を介してオフセット制御回路４３０に接続される。ｎＭＯＳトランジスタ４５７のドレインは、ｐＭＯＳトランジスタ４５２に接続され、ソースは、コモンノードに接続される。また、ｎＭＯＳトランジスタ４５７のゲートは、容量素子４６２を介して容量素子４０５に接続される。
　ｎＭＯＳトランジスタ４５８は、コモンノードと接地端子との間に挿入され、ゲートには、所定のバイアス電圧Ｖｂｉａｓ３が入力される。
　ｐＭＯＳトランジスタ４５３は、反転信号ＸＡＺＰＬがハイレベルであるときに、ｎＭＯＳトランジスタ４５６のドレインおよびソースの間を短絡するものである。ｐＭＯＳトランジスタ４５４は、反転信号ＸＡＺＰＲがハイレベルであるときに、ｎＭＯＳトランジスタ４５７のドレインおよびソースの間を短絡するものである。反転信号ＸＡＺＰＬは、タイミング制御回路２３０からのオートゼロ信号ＡＺＰＬを反転したものであり、反転信号ＸＡＺＰＲは、タイミング制御回路２３０からのオートゼロ信号ＡＺＰＲを反転したものである。
　ｐＭＯＳトランジスタ４５２およびｎＭＯＳトランジスタ４５７の接続点は、ｐＭＯＳトランジスタ４５５のゲートに接続される。
　ｎＭＯＳトランジスタ４６０は、ｐＭＯＳトランジスタ４５５と接地端子との間に挿入される。ｐＭＯＳトランジスタ４５５およびｎＭＯＳトランジスタ４６０の接続点からは、比較結果ＶＣＯ０が出力される。ｎＭＯＳトランジスタ４５９および容量素子４６３は、ｐＭＯＳトランジスタ４５５およびｎＭＯＳトランジスタ４６０の接続点と、接地端子との間において直列に接続される。また、ｎＭＯＳトランジスタ４５９のゲートには、オートゼロ信号ＡＺが入力され、ｎＭＯＳトランジスタ４５９および容量素子４６３の接続点は、ｎＭＯＳトランジスタ４６０のゲートに接続される。
　同図に例示した回路により、コンパレータ４５０は、画素信号ＳＩＧ１＊ｇ－ｃと画素信号ＳＩＧ０とを比較する。また、タイミング制御回路２３０は、正負の一方を初期化するオートゼロ信号ＡＺＰＬと他方を初期化するオートゼロ信号ＡＺＰＲとの入力タイミングをずらす。このように、オートゼロ信号ＡＺＰＬの入力タイミングをオートゼロ信号ＡＺＰＲと異なるタイミングとすることにより、コンパレータ４５０のオフセットを調整することができる。
　なお、コンパレータ４６５の構成は、コンパレータ４５０と同様である。
　ここで、ゲインによる増減を行うが、オフセットを重畳しない構成を第３の比較例として想定する。
　図１２は、第３の比較例におけるエッジ検出部４００の一構成例を示す回路図である。第３の比較例のエッジ検出部４００は、オフセット制御回路４３０および４４０が配置されない点において第１の実施の形態と異なる。
　図１３は、第３の比較例のイメージセンサ２００の動作の一例を示すタイミングチャートである。エッジ検出モードが設定されると、垂直走査回路２１０は、ローリングシャッター方式により行ごとに順に露光を開始させる。そして、垂直走査回路２１０は、読み出す対象の行を順に選択し、カラム信号処理回路３００は、選択された行内の画素信号を読み出す。同図は、ある行の画素信号を読み出す際の動作を示す。
　垂直走査回路２１０は、タイミングＴ０からＴ３までの１ＡＤ（Analog to Digital）期間内にハイレベルの選択信号ＳＥＬを、選択行に送信する。また、垂直走査回路２１０は、タイミングＴ０からパルス期間に亘ってハイレベルのリセット信号ＲＳＴを送信する。これにより、画素２５０が初期化され、垂直信号線ＶＳＬ０およびＶＳＬ１などの各垂直信号線のレベルは、リセットレベルとなる。このリセットレベルは、Ｐ相とも呼ばれる。
　また、タイミング制御回路２３０は、タイミングＴ０からパルス期間に亘ってハイレベルのオートゼロ信号ＡＺを送信し、コンパレータ４５０や４６５のオートゼロを実行する。また、タイミング制御回路２３０は、制御信号ＳＷ０ａおよびＳＷ１ｂをハイレベルにし、制御信号ＳＷ０ｂおよびＳＷ１ａをローレベルにする。
　そして、垂直走査回路２１０は、タイミングＴ１からパルス期間に亘ってハイレベルの転送信号ＴＲＧを選択行に送信する。これにより、画素２５０内で信号電荷が転送され、垂直信号線のレベルは、露光量に応じた信号レベルとなる。この信号レベルは、Ｄ相とも呼ばれる。リセットレベルと信号レベルとの差が、正味の画素信号（ＳＩＧ０やＳＩＧ１）に該当する。同図においては、照度が低く、Ｄ相のレベルは、Ｐ相に近いものとする。
　そして、信号レベルが安定したタイミングＴｄ０以降において、コンパレータ４５０および４６５は、有効な比較結果ＶＣＯ０およびＶＣＯ１を出力する。タイミングＴｄ０以前の期間の比較結果ＶＣＯ０およびＶＣＯ１の値は、エッジの検出に用いられず、それぞれの値は不問である。
　同図において実際には、元の画素信号ＳＩＧ０およびＳＩＧ１に差が無く、エッジが存在しないものとする。
　照度が低いと、コンパレータ４５０に入力される画素信号ＤｉｆｆｎоおよびＤｉｆｆｐоの差分や、コンパレータ４６５に入力される画素信号ＤｉｆｆｎｅおよびＤｉｆｆｐｅの差分が小さくなる。このため、垂直信号線ＶＳＬ０やＶＳＬ１でノイズが生じると、そのノイズに起因してエッジが誤検出されることがある。例えば、同図では、タイミングＴｄ０以降に比較結果ＶＣＯ０がローレベルとなり、比較結果ＶＣＯ１がハイレベルとなる。この結果、エッジが無いにも関わらず、エッジが誤って検出されてしまう。同図の矢印は、ノイズの生じたタイミングを示す。
　［イメージセンサの動作例］
　図１４は、本技術の第１の実施の形態における照度が低い場合のイメージセンサの動作の一例を示すタイミングチャートである。
　垂直走査回路２１０の制御と、タイミング制御回路２３０の制御信号ＳＷ０ａ、ＳＷ０ｂ、ＳＷ１ａ、ＳＷ１ｂに関する制御とは、比較例と同様である。
　また、タイミング制御回路２３０は、制御信号ＳＷ３ａをローレベルにする。また、転送直後のタイミングＴ２でタイミング制御回路２３０は、制御信号ＳＷ３ｂをハイレベルからローレベルにしつつ、制御信号ＳＷ３ｃをローレベルからハイレベルにする。
　この結果、コンパレータ４５０への入力信号のうち、垂直信号ＶＳＬ１側の画素信号Ｄｉｆｆｐоにオフセットが重畳される。また、コンパレータ４６５への入力信号のうち、垂直信号線ＶＳＬ０側の画素信号Ｄｉｆｆｐｅにオフセットが重畳される。同図における一点鎖線は、垂直信号ＶＳＬ１側の画素信号ＤｉｆｆｐоおよびＤｉｆｆｎｅの波形を示す。
　ノイズ分布よりも大きなオフセットを重畳する場合、低照度時は画素信号のレベルが非常に小さいため、式２および式３の両方が成立する。この結果、タイミングＴｄ０以降において比較結果ＶＣＯ０およびＶＣＯ１の両方がハイレベルとなり、エッジが無いと判定される。このように、オフセットの重畳により、低照度時にエッジの誤検出を抑制することができる。
　図１５は、本技術の第１の実施の形態における照度が高い場合のイメージセンサの動作の一例を示すタイミングチャートである。垂直走査回路２１０およびタイミング制御回路２３０の制御は、低照度時と同様である。
　照度が高い場合、転送時のタイミングＴ１の直後において、垂直信号線の電位が露光量に応じて降下し、そのレベル（すなわち、Ｄ相）がＰ相と異なる値になる。同図において、一点鎖線は、垂直信号線ＶＳＬ１の波形を示す。
　また、コンパレータ４５０への入力信号のうち、垂直信号ＶＳＬ１側の画素信号Ｄｉｆｆｐоにオフセットが重畳される。また、コンパレータ４６５への入力信号のうち、垂直信号ＶＳＬ０側の画素信号Ｄｉｆｆｐｅにオフセットが重畳される。同図における一点鎖線は、垂直信号ＶＳＬ１側の画素信号ＤｉｆｆｐоおよびＤｉｆｆｎｅの波形を示す。
　高照度時においては、比較対象の一対の画素信号の差分が大きくなる。このため、比較結果ＶＣＯ０およびＶＣＯ１のそれぞれは、画素信号ＳＩＧ０およびＳＩＧ１の大小関係に応じた値となる。例えば、式５の大小関係が成立する場合、式１および式２の両方が成立し、ローレベルの比較結果ＶＣＯ０と、ハイレベルの比較結果ＶＣＯ１とが出力される。この場合は、エッジがあると判定される。このように、高照度時においてもイメージセンサ２００は、エッジを高い精度で検出することができる。
　図１６は、比較例と本技術の第１の実施の形態とのそれぞれのエッジの判定方法を比較するための図である。同図におけるａおよびｂの縦軸は、画素信号ＳＩＧ１のレベルを示し、横軸は画素信号ＳＩＧ０のレベルを示す。
　同図におけるａの灰色の領域は、オフセットを重畳しない比較例において、エッジがあると判定される領域を示し、同図におけるａの白色の領域は、比較例でエッジが無いと判定される領域を示す。各領域の境界の傾きは、ゲインに応じた値である。
　同図におけるｂの灰色の領域は、オフセットを重畳する第１の実施の形態において、エッジがあると判定される領域を示し、同図におけるｂの白色の領域は、第１の実施の形態でエッジが無いと判定される領域を示す。
　同図におけるａに例示するように、比較例では、照度が低く、画素信号ＳＩＧ０およびＳＩＧ１の差分が小さい場合に、白色の領域が非常に狭くなる。このため、実際にはエッジが無く白色の領域内の信号であっても、ノイズにより境界を越えて灰色の領域内にある（すなわち、エッジがある）と誤って検出されるおそれがある。
　これに対して、同図におけるｂに例示するように第１の実施の形態では、オフセットを重畳しているため、照度が低い場合であっても白色の領域が広い。これにより、ノイズによる誤検出を抑制することができる。
　図１７は、本技術の第１の実施の形態におけるイメージセンサ２００の動作の一例を示すフローチャートである。このイメージセンサ２００の動作は、例えば、イメージセンサ２００に電源が投入されたときに開始される。
　イメージセンサ２００は、動作モードがエッジ検出モードに設定されたか否かを判断する（ステップＳ９０１）。エッジ検出モードに設定された場合に（ステップＳ９０１：Ｙｅｓ）、イメージセンサ２００内の垂直走査回路２１０は、いずれかの行を選択して駆動し（ステップＳ９０２）、行内の画素対のそれぞれは、一対の画素信号（ＳＩＧ０およびＳＩＧ１など）を生成する（ステップＳ９０３）。
　そして、コンパレータ４５０は、画素信号ＳＩＧ０と、オフセット制御およびゲイン制御を行ったＳＩＧ１＊ｇ－ｃとを比較する。また、コンパレータ４６５は、オフセット制御およびゲイン制御を行ったＳＩＧ０＊ｇ－ｃと画素信号ＳＩＧ１とを比較する（ステップＳ９０４）。
　そして、イメージセンサ２００は、それらの比較結果に基づいて行内の画素対ごとにエッジの有無を判定する（ステップＳ９０５）。
　垂直走査回路２１０は、全行を選択したか否かを判断する（ステップＳ９０６）。全行を選択していない場合（ステップＳ９０６：Ｎｏ）、イメージセンサ２００は、選択する行を変更してステップＳ９０２以降を繰り返す。一方、全行を選択した場合（ステップＳ９０６：Ｙｅｓ）、イメージセンサ２００は、ステップＳ９０１以降を繰り返す。
　また、エッジ検出モードに設定されていない場合に（ステップＳ９０１：Ｎｏ）、イメージセンサ２００は、画像データを撮像し（ステップＳ９０７）、ステップＳ９０１以降を繰り返し実行する。
　このように、本技術の第１の実施の形態によれば、オフセット制御回路４３０や４４０が、一対の画素信号の少なくとも一方にオフセットを重畳するため、照度が低い場合にオフセットの誤検出を抑制することができる。これにより、エッジの検出精度を向上させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、オフセット制御回路４３０およびゲイン制御回路４１０が、画素信号ＳＩＧ０に対してオフセット制御またはゲイン制御を行っていたが、この構成に限定されない。この第１の実施の形態の第１の変形例におけるイメージセンサ２００は、画素信号ＳＩＧ０に対してゲイン制御を行い、画素信号ＳＩＧ１に対してオフセット制御を行う点において第１の実施の形態と異なる。
　図１８は、本技術の第１の実施の形態の第１の変形例におけるエッジ検出部４００の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例におけるエッジ検出部４００は、オフセット制御回路４３０が画素信号ＳＩＧ０にオフセットを重畳し、オフセット制御回路４４０が画素信号ＳＩＧ１にオフセットを重畳する点において第１の実施の形態と異なる。この場合、コンパレータ４５０側では、画素信号ＳＩＧ１がゲインにより増減されるとともに、画素信号ＳＩＧ０にオフセットが重畳される。コンパレータ４６５側では、画素信号ＳＩＧ０がゲインにより増減されるとともに、画素信号ＳＩＧ１にオフセットが重畳される。
　このように、本技術の第１の実施の形態の第１の変形例によれば、ゲイン制御回路は一対の画素信号の一方（ＳＩＧ０など）に対してゲイン制御を行い、オフセット制御回路は、他方（ＳＩＧ１など）に対してオフセット制御を行う。このため、コンパレータ４５０および４６５がそれらを比較することにより、ゲインを検出することができる。
　［第２の変形例］
　上述の第１の実施の形態では、オフセット制御回路およびゲイン制御回路は、一対の画素信号の一方に対してオフセット制御およびゲイン制御を行っていたが、この構成に限定されない。この第１の実施の形態の第２の変形例におけるイメージセンサ２００は、オフセット制御回路およびゲイン制御回路は、一対の画素信号の両方に対してオフセット制御およびゲイン制御を行う点において第１の実施の形態と異なる。
　図１９は、本技術の第１の実施の形態の第２の変形例におけるエッジ検出部４００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例においてゲイン制御回路４１０および４２０は、画素信号ＳＩＧ０およびＳＩＧ１の両方をゲインにより増減する。また、オフセット制御回路４３０および４４０は、画素信号ＳＩＧ０およびＳＩＧ１の両方にオフセットを重畳する。
　ゲイン制御回路４１０は、画素信号ＳＩＧ１をゲインｇ１により増減するゲイン制御回路４１０－１と、画素信号ＳＩＧ０をゲインｇ２により増減するゲイン制御回路４１０－２とを含む。また、ゲイン制御回路４２０は、画素信号ＳＩＧ０をゲインｇ１により増減するゲイン制御回路４２０－１と、画素信号ＳＩＧ１をゲインｇ２により増減するゲイン制御回路４２０－２とを含む。
　オフセット制御回路４３０は、画素信号ＳＩＧ１にオフセット「－ｃ１」を重畳するオフセット制御回路４３０－１と画素信号ＳＩＧ０にオフセット「－ｃ２」を重畳するオフセット制御回路４３０－２とを含む。オフセット制御回路４４０は、画素信号ＳＩＧ０にオフセット「－ｃ１」を重畳するオフセット制御回路４４０－１と画素信号ＳＩＧ１にオフセット「－ｃ２」重畳するオフセット制御回路４４０－２とを含む。
　コンパレータ４５０側において上述の画素信号ＳＩＧ１をゲインｇ１により増減し、画素信号ＳＩＧ０をゲインｇ２により増減する制御は、それらの相対ゲインｇ１／ｇ２により画素信号ＳＩＧ１のみを増減する制御に該当する。このため、式１および式２のゲインｇを相対ゲインｇ１／ｇ２に置き換えた式が用いられる。コンパレータ４６５側においても同様である。また、オフセット制御においても、式１等のｃを、ｃ１およびｃ２の差分に置き換えればよい。
　同図に例示するように、ゲイン制御回路およびオフセット制御回路が、一対の画素信号の両方に対してゲイン制御およびオフセット制御を行うことにより、レイアウト上、回路の対称性を高くすることができる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、ゲイン制御回路およびオフセット制御回路が、一対の画素信号の両方に対してゲイン制御およびオフセット制御を行うため、回路の対称性を高くすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＡＤＣ３２０の外部のエッジ検出部４００内にコンパレータ４５０および４６５を配置していたが、回路規模をさらに削減することが好ましい。この第２の実施の形態におけるイメージセンサ２００は、ＡＤＣとエッジ検出部とがコンパレータを共有する点において第１の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。この第２の実施の形態におけるカラム信号処理回路３００は、スイッチ３３１、３３２、３３３および３３４などの複数のスイッチと、複数のゲイン制御回路と、複数のオフセット制御回路と、複数のコンパレータと、複数のカウンタとを備える。スイッチは、列ごとに２つ配置される。ゲイン制御回路、オフセット制御回路、コンパレータおよびカウンタのそれぞれは、列ごとに１つ配置される。
　例えば、垂直信号線ＶＳＬ０に対応する列に、スイッチ３３１および３３２と、ゲイン制御回路４１０とオフセット制御回路４３０とコンパレータ４５０とカウンタ３４１とが配置される。垂直信号線ＶＳＬ１に対応する列に、スイッチ３３３および３３４と、ゲイン制御回路４２０とオフセット制御回路４４０とコンパレータ４６５とカウンタ３４２とが配置される。
　スイッチ３３１は、タイミング制御回路２３０からの制御信号ＳＷＤＡＣに従って、ＤＡＣ２２０とコンパレータ４５０の非反転入力端子（＋）との間の経路を開閉するものである。スイッチ３３２は、制御信号ＳＷＤＡＣに従って、垂直信号線ＶＳＬ１とゲイン制御回路４１０およびオフセット制御回路４３０との間の経路を開閉するものである。スイッチ３３１および３３２は、一方が閉状態のときに他方は開状態となるように制御される。
　スイッチ３３３は、制御信号ＳＷＤＡＣに従って、ＤＡＣ２２０とコンパレータ４６５の非反転入力端子（＋）との間の経路を開閉するものである。スイッチ３３４は、制御信号ＳＷＤＡＣに従って、垂直信号線ＶＳＬ０とゲイン制御回路４２０およびオフセット制御回路４４０との間の経路を開閉するものである。スイッチ３３３および３３４は、一方が閉状態のときに他方は開状態となるように制御される。
　なお、ＤＡＣ２２０は、特許請求の範囲に記載の参照信号生成部の一例である。スイッチ３３１および３３３は、特許請求の範囲に記載の参照側スイッチの一例である。スイッチ３３２および３３４は、特許請求の範囲に記載の画素側スイッチの一例である。
　第２の実施の形態におけるゲイン制御回路４１０および４２０と、オフセット制御回路４３０および４４０と、コンパレータ４５０および４６５とのそれぞれの回路構成は、第１の実施の形態と同様である。ただし、コンパレータ４５０は、比較結果ＶＣＯ０をカウンタ３４１へさらに出力し、コンパレータ４６５は、比較結果ＶＣＯ１をカウンタ３４２へさらに出力する。
　カウンタ３４１は、比較結果ＶＣＯ０が反転するまでの期間に亘って計数値を計数するものである。カウンタ３４２は、比較結果ＶＣＯ１が反転するまでの期間に亘って計数値を計数するものである。これらのカウンタ３４１および３４２は、計数値を示すデジタル信号を信号処理回路２９０へ出力する。
　エッジ検出モードにおいて、タイミング制御回路２３０は、カウンタ３４１や３４２をディセーブルにし、スイッチ３３１および３３３を開状態に制御し、スイッチ３３２および３３４を閉状態に制御する。また、ＤＡＣ２２０は、オフセット電圧を生成する。ゲイン制御回路４１０および４２０と、オフセット制御回路４３０および４４０と、コンパレータ４５０および４６５とからなる回路は、エッジ検出部４００として機能する。
　一方、撮像モードにおいて、タイミング制御回路２３０は、カウンタ３４１や３４２をイネーブルにし、スイッチ３３１および３３３を閉状態に制御し、スイッチ３３２および３３４を開状態に制御する。また、ＤＡＣ２２０は、参照信号（ランプ信号など）を生成する。コンパレータ４５０およびカウンタ３４１は、シングルスロープ型のＡＤＣとして機能し、コンパレータ４６５およびカウンタ３４２も、シングルスロープ型のＡＤＣとして機能する。
　上述したように、エッジ検出部４００と、ＡＤＣとがコンパレータ４５０および４６５を共有するため、共有しない第１の実施の形態と比較して、回路規模を削減することができる。
　なお、第２の実施の形態に第１の実施の形態の第１、第２の変形例のそれぞれを適用することができる。この場合は、コンパレータの反転入力端子（－）と垂直信号線との間の回路をバイパスするスイッチがさらに設けられる。
　このように、本技術の第２の実施の形態によれば、エッジ検出部４００と、ＡＤＣとがコンパレータ４５０および４６５を共有するため、回路規模を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ゲイン値およびオフセット値を固定してエッジ検出部４００が２ビットの信号を出力していたが、この構成では情報量が不足することがある。この第３の実施の形態におけるイメージセンサ２００は、ゲイン値およびオフセット値を可変にして、エッジ検出部４００の出力するビット数を増大した点において第１の実施の形態と異なる。
　図２１は、本技術の第３の実施の形態におけるエッジ検出部４００の一構成例を示すブロック図である。この第３の実施の形態におけるエッジ検出部４００は、ラッチ回路４８１から４８６をさらに備える点において第１の実施の形態と異なる。
　また、タイミング制御回路２３０は、オフセット値およびゲイン値をそれぞれが含む複数の組合せを順に選択し、オフセット制御回路４３０および４４０とゲイン制御回路４１０および４２０とに選択した値を設定する。
　例えば、オフセット値およびゲイン値が「ｇ０」および「－ｃ０」の組合せと、「ｇ１」および「－ｃ１」の組合せと、「ｇ２」および「－ｃ２」の組合せとの３つが順に設定されるものとする。
　コンパレータ４５０は、比較結果ＶＣＯ０をラッチ回路４８１、４８２および４８３の入力端子に出力する。コンパレータ４６５は、比較結果ＶＣＯ１をラッチ回路４８４、４８５および４８６に出力する。
　ラッチ回路４８１は、タイミング制御回路２３０からのイネーブル信号ＬＴＥＮ０に従って、比較結果ＶＣＯ０を保持するものである。ラッチ回路４８２は、タイミング制御回路２３０からのイネーブル信号ＬＴＥＮ１に従って、比較結果ＶＣＯ０を保持するものである。ラッチ回路４８３は、タイミング制御回路２３０からのイネーブル信号ＬＴＥＮ２に従って、比較結果ＶＣＯ０を保持するものである。ラッチ回路４８４は、イネーブル信号ＬＴＥＮ０に従って、比較結果ＶＣＯ１を保持するものである。ラッチ回路４８５は、イネーブル信号ＬＴＥＮ１に従って、比較結果ＶＣＯ１を保持するものである。ラッチ回路４８６は、イネーブル信号ＬＴＥＮ２に従って、比較結果ＶＣＯ１を保持するものである。
　タイミング制御回路２３０は、オフセット値およびゲイン値を「ｇ０」および「－ｃ０」に設定した場合に、イネーブル信号ＬＴＥＮ０をイネーブルにしてラッチ回路４８１および４８４に比較結果を保持させる。このときイネーブル信号ＬＴＥＮ１およびＬＴＥＮ２はディセーブルに制御される。
　また、タイミング制御回路２３０は、オフセット値およびゲイン値を「ｇ１」および「－ｃ１」に設定した場合に、イネーブル信号ＬＴＥＮ１をイネーブルにしてラッチ回路４８２および４８５に比較結果を保持させる。このときイネーブル信号ＬＴＥＮ０およびＬＴＥＮ２はディセーブルに制御される。
　また、タイミング制御回路２３０は、オフセット値およびゲイン値を「ｇ２」および「－ｃ２」に設定した場合に、イネーブル信号ＬＴＥＮ２をイネーブルにしてラッチ回路４８３および４８６に比較結果を保持させる。このときイネーブル信号ＬＴＥＮ０およびＬＴＥＮ１はディセーブルに制御される。
　上述したようにラッチ回路４８１から４８６は、３つの組合せのそれぞれの比較結果を保持する。そして、これらのラッチ回路は、保持した６ビットの信号を信号処理回路２９０へ出力する。
　なお、図８に例示したように、エッジ判定回路４７０を追加することもできる。この場合は、６ビットを３ビットにまとめることができるため、ラッチ回路は、３個で済む。さらに、それらの３ビットを１ビットにまとめる論理ゲートを追加することもできる。ただし、出力するビット数を削減するほど、情報量が少なくなり、エッジの検出精度が低下するおそれがある点に留意する。
　また、オフセット値およびゲイン値の組合せを３つとしているが、組合せの個数は、３つに限定されず、２つや、４つ以上であってもよい。組合せが４つ以上である場合、個数に応じてラッチ回路が追加される。
　図２２は、本技術の第３の実施の形態におけるオフセット制御回路４３０およびゲイン制御回路４１０の一構成例を示す回路図である。第３の実施の形態におけるゲイン制御回路４１０は、スイッチ４１５および４１６と容量素子４１９とをさらに備える点において第１の実施の形態と異なる。
　スイッチ４１５は、タイミング制御回路２３０からの制御信号ＳＷ２ａに従って、垂直信号線ＶＳＬ１と容量素子４１９の一端との間の経路を開閉するものである。スイッチ４１６は、タイミング制御回路２３０からの制御信号ＳＷ２ｂに従って、接地ノードと容量素子４１９の一端との間の経路を開閉するものである。容量素子４１９の他端は、コンパレータ４５０の非反転入力端子（＋）に接続される。また、スイッチ４１５および４１６は、対応する制御信号がハイレベルの場合に閉状態となり、その制御信号がローレベルの場合に開状態になるものとする。
　また、第３の実施の形態のオフセット制御回路４３０の回路構成は、第１の実施の形態と同様である。タイミング制御回路２３０は、オフセット値を変更する場合、ＤＡＣ２２０を制御し、オフセット電圧Ｖоｆｓを変化させる。
　図２３は、本技術の第３の実施の形態におけるオフセット制御回路４４０およびゲイン制御回路４２０の一構成例を示す回路図である。第３の実施の形態におけるゲイン制御回路４２０は、スイッチ４２５および４２６と容量素子４２９とをさらに備える点において第１の実施の形態と異なる。
　スイッチ４２５は、制御信号ＳＷ２ａに従って、垂直信号線ＶＳＬ０と容量素子４２９の一端との間の経路を開閉するものである。スイッチ４２６は、制御信号ＳＷ２ｂに従って、接地ノードと容量素子４２９の一端との間の経路を開閉するものである。容量素子４２９の他端は、コンパレータ４６５の非反転入力端子（＋）に接続される。また、スイッチ４２５および４２６は、対応する制御信号がハイレベルの場合に閉状態となり、その制御信号がローレベルの場合に開状態になるものとする。
　図２４は、本技術の第３の実施の形態における照度が低い場合のイメージセンサの動作の一例を示すタイミングチャートである。第３の実施の形態において選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＲＧ、オートゼロ信号ＡＺ、制御信号ＳＷ３ａ、制御信号ＳＷ３ｂおよび制御信号ＳＷ３ｃに関する制御は、第１の実施の形態と同様である。
　タイミング制御回路２３０は、タイミングＴ０において制御信号ＳＷ０ａ、ＳＷ１ａおよびＳＷ２ａをハイレベルにし、制御信号ＳＷ０ｂ、ＳＷ１ｂおよびＳＷ２ｂをローレベルにする。そして、タイミングＴｐの直後においてタイミング制御回路２３０は、制御信号ＳＷ１ａおよびＳＷ２ｂをローレベルにする。そして、タイミング制御回路２３０は、タイミングＴｄ０からＴｄ１までの間に制御信号ＳＷ１ｂをハイレベルにし、タイミングＴｄ１からＴｄ２までの間に制御信号ＳＷ２ｂをハイレベルにする。
　また、比較結果ＶＣＯ０は、タイミングＴｄ１からＴｄ２までの間にローレベルに変化し、このタイミング以降にエッジが検出される。
　図２５は、本技術の第３の実施の形態における１番目のゲイン値の設定方法を説明するための図である。同図におけるａは、リセットレベルが生成されるタイミングＴｐにおけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。同図におけるｂは、信号レベルが安定したタイミングＴｄ０におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。
　同図におけるａおよびｂでは、スイッチ４１１、４１３、４１５および４３２に着目し、他のスイッチは省略している。
　同図におけるａに例示するように、タイミングＴｐにおいて、スイッチ４１１、４１３、４１５および４３２は閉状態に制御される。このときの垂直信号線ＶＳＬ１のレベル（すなわち、リセットレベル）をＶｉ＿ｐとし、容量素子４１７、４１８、４１９および４３５の出力側の端子のレベルをＶｏ＿ｐとする。容量素子４１７の静電容量をＣ０とし、容量素子４１８の静電容量をＣ１とし、容量素子４１９の静電容量をＣ２とし、容量素子４３５の静電容量をＣ３とする。この場合、容量素子４１７、４１８、４１９および４３５のそれぞれに蓄積された電荷量Ｑ０＿ｐ、Ｑ１＿ｐ、Ｑ２＿ｐおよびＱ３＿ｐは、次の式により表される。
　　Ｑ０＿ｐ＝Ｃ０（Ｖｏ＿ｐ－Ｖｉ＿ｐ）　　　　　　　　・・・式１５
　　Ｑ１＿ｐ＝Ｃ１（Ｖｏ＿ｐ－Ｖｉ＿ｐ）　　　　　　　　・・・式１６
　　Ｑ２＿ｐ＝Ｃ２（Ｖｏ＿ｐ－Ｖｉ＿ｐ）　　　　　　　　・・・式１７
　　Ｑ３＿ｐ＝Ｃ３・Ｖｏ＿ｐ　　　　　　　　　　　　　・・・式１８
　そして、同図におけるｂに例示するようにタイミングＴｄ０において、スイッチ４１３および４１５は開状態に制御される。このときの垂直信号線ＶＳＬ１のレベル（すなわち、信号レベル）をＶｉ＿ｄとし、容量素子４１７、４１８、４１９および４３５の出力側の端子のレベルをＶｏ＿ｄ０とする。このときの容量素子４１７および４３５のそれぞれの電荷量Ｑ０＿ｄ０およびＱ３＿ｄ０は、次の式により表される。
　　Ｑ０＿ｄ０＝Ｃ０（Ｖｏ＿ｄ０－Ｖｉ＿ｄ）　　　　　　　・・・式１９
　　Ｑ３＿ｄ０＝Ｃ３・Ｖｏ＿ｄ０　　　　　　　　　　　　・・・式２０
　また、電荷量保存則より、次の式が成立する。
　　Ｑ０＿ｐ＋Ｑ３＿ｐ＝Ｑ０＿ｄ０＋Ｑ３＿ｄ０　　　　　　・・・式２１
　式１５および式１８の右辺と式１９および式２０の右辺とを式２１に代入して変形することにより、次の式が得られる。
　式２２において、左辺は、出力された画素信号に該当し、右辺の（Ｖｉ＿ｄ０－Ｖｉ＿ｐ）は、入力された画素信号に該当する。このため、これらの比であるＣ０／（Ｃ０＋Ｃ３）は、１番目に設定されたゲイン値であるｇ０に該当する。
　図２６は、本技術の第３の実施の形態における２番目および３番目のゲイン値の設定方法を説明するための図である。同図におけるａは、タイミングＴｄ０の後のタイミングＴｄ１におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。同図におけるｂは、タイミングＴｄ２におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。
　同図におけるａに例示するように、タイミングＴｄ１において、スイッチ４１３が閉状態に制御される。この制御により、容量素子４１７、４１８、４１９および４３５の出力側の端子のレベルが変動し、そのレベルをＶｏ＿ｄ１とする。このときの容量素子４１７、４１８および４３５のそれぞれの電荷量Ｑ０＿ｄ１、Ｑ１＿ｄ１およびＱ３＿ｄ１は、次の式により表される。
　　Ｑ０＿ｄ１＝Ｃ０（Ｖｏ＿ｄ１－Ｖｉ＿ｄ）　　　　　・・・式２３
　　Ｑ１＿ｄ１＝Ｃ１（Ｖｏ＿ｄ１－Ｖｉ＿ｄ）　　　　　・・・式２４
　　Ｑ３＿ｄ１＝Ｃ３・Ｖｏ＿ｄ１　　　　　　　　　　・・・式２５
　また、電荷量保存則より、次の式が成立する。
　　Ｑ０＿ｐ＋Ｑ２＿ｐ＋Ｑ３＿ｐ＝Ｑ０＿ｄ１＋Ｑ１＿ｄ１＋Ｑ３＿ｄ１...式２６
　式１５、式１７および式１８の右辺と、式２３、式２４および式２５の右辺とを式２６に代入して変形すると次の式が得られる。
　式２７における（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１＋Ｃ３）は、２番目に設定されたゲイン値であるｇ１に該当する。
　そして、同図におけるｂに例示するようにタイミングＴｄ２において、スイッチ４１５が閉状態に制御される。この場合、式２２や式２７を導出したときと同様の方法により次の式が得られる。
　式２８における（Ｃ０＋Ｃ１＋Ｃ２）／（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３）は、３番目に設定されたゲイン値であるｇ２に該当する。
　図２５および図２６に例示したように、タイミング制御回路２３０は、容量素子の接続先のスイッチを制御することにより、ゲイン値を切り替えることができる。
　図２７は、本技術の第３の実施の形態における組合せごとのオフセット値およびゲイン値を示す図である。同図におけるａ、ｂおよびｃの縦軸は、画素信号ＳＩＧ１のレベルを示し、横軸は、画素信号ＳＩＧ０のレベルを示す。
　同図におけるａの灰色の領域は、オフセット値およびゲイン値が「ｇ０」および「－ｃ０」に設定された際に、エッジがあると判定される領域を示す。同図におけるｂの灰色の領域は、オフセット値およびゲイン値が「ｇ１」および「－ｃ１」に設定された際に、エッジがあると判定される領域を示す。同図におけるｃの灰色の領域は、オフセット値およびゲイン値が「ｇ２」および「－ｃ２」に設定された際に、エッジがあると判定される領域を示す。
　同図におけるａ、ｂおよびｃに例示するように、オフセット値およびゲイン値の組合せを切り替えることにより、エッジがあると判定される領域が変わり、検出結果も変化する。このため、オフセット値およびゲイン値を固定値とする第１の実施の形態と比較して、情報量が増大し、センシング性能を向上させることができる。
　図２８は、本技術の第３の実施の形態におけるイメージセンサ２００の動作の一例を示すフローチャートである。この第３の実施の形態におけるイメージセンサ２００の動作は、ステップＳ９０４の代わりにステップＳ９１１からＳ９１３が実行される点において第１の実施の形態と異なる。
　ステップＳ９０３の後に、コンパレータ４５０は、ＳＩＧ０と、ＳＩＧ１＊ｇ０－ｃ０とを比較する。また、コンパレータ４６５は、ＳＩＧ０＊ｇ０－ｃ０とＳＩＧ１とを比較する（ステップＳ９１１）。そして、タイミング制御回路２３０は、ゲイン値およびオフセット値を切り替え、コンパレータ４５０は、ＳＩＧ０と、ＳＩＧ１＊ｇ１－ｃ１とを比較する。また、コンパレータ４６５は、ＳＩＧ０＊ｇ１－ｃ１とＳＩＧ１とを比較する（ステップＳ９１２）。そして、タイミング制御回路２３０は、ゲイン値およびオフセット値を切り替え、コンパレータ４５０は、ＳＩＧ０と、ＳＩＧ１＊ｇ２－ｃ２とを比較する。また、コンパレータ４６５は、ＳＩＧ０＊ｇ２－ｃ２とＳＩＧ１とを比較する（ステップＳ９１３）。ステップＳ９１３の後にステップＳ９０５以降が実行される。
　なお、第３の実施の形態に、第１の実施の形態の第１、第２の変形例や、第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、ゲイン値およびオフセット値を可変にして、エッジ検出部４００の出力するビット数を増大したため、センシング性能を向上させることができる。
　［第１の変形例］
　上述の第３の実施の形態では、オフセット電圧ＶｏｆｓをＤＡＣ２２０が生成していたが、その値をＤＡＣ２２０が変更する際に、変更後の電圧が安定するまで、ある程度の時間を要する。このため、オフセット値を変更しない場合と比較して、エッジの検出に要する時間が長くなってしまう。この第３の実施の形態の第１の変形例におけるイメージセンサ２００は、オフセット電圧が異なる複数のノードのいずれかと容量素子の一端とを接続する点において第３の実施の形態と異なる。
　図２９は、本技術の第３の実施の形態の第１の変形例におけるオフセット制御回路４３０およびゲイン制御回路４１０の一構成例を示す回路図である。この第３の実施の形態の第１の変形例におけるオフセット制御回路４３０は、スイッチ４３４をさらに備える点において第１の実施の形態と異なる。
　また、スイッチ４３２は、制御信号ＳＷ３ｂに従って、容量素子４３５の一端とオフセット電圧Ｖｏｆｓｂのノードとの間の経路を開閉する。スイッチ４３３は、制御信号ＳＷ３ｃに従って、容量素子４３５の一端とオフセット電圧Ｖｏｆｓｃのノードとの間の経路を開閉する。スイッチ４３４は、制御信号ＳＷ３ｄに従って、容量素子４３５の一端とオフセット電圧Ｖｏｆｓｄのノードとの間の経路を開閉する。なお、スイッチ４３２は、特許請求の範囲に記載の第１のオフセット側スイッチの一例であり、スイッチ４３４は、特許請求の範囲に記載の第２のオフセット側スイッチの一例である。
　オフセット電圧Ｖｏｆｓｂ、ＶｏｆｓｃおよびＶｏｆｓｄの値は、前述のオフセット値ｃ０、ｃ１およびｃ２に対応する。
　なお、オフセット制御回路４４０の回路構成は、オフセット制御回路４３０と同様である。
　同図に例示したように、容量素子４３５の一端の接続先を、オフセット電圧Ｖｏｆｓｂ、ＶｏｆｓｃおよびＶｏｆｓｄのノードのいずれかに切り替えることにより、ＤＡＣ２２０の出力電圧を切り替える場合と比較してエッジの検出に要する時間を短くすることができる。
　なお、第３の実施の形態の第１の変形例に、第１の実施の形態の第１、第２の変形例や、第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態の第１の変形例によれば、タイミング制御回路２３０が、容量素子４３５の一端の接続先を、オフセット電圧の異なる複数のノードのいずれかに切り替えるため、エッジの検出に要する時間を短くすることができる。
　［第２の変形例］
　上述の第３の実施の形態では、エッジ検出部４００内において容量素子４１７、４１８、４１９および４３５などの容量素子のそれぞれの出力側の端子をコンパレータに接続していたが、この回路構成に限定されない。この第３の実施の形態の第２の変形例におけるイメージセンサ２００は、容量素子の一端を接地した点において第３の実施の形態と異なる。
　図３０は、本技術の第３の実施の形態の第２の変形例におけるオフセット制御回路４３０およびゲイン制御回路４１０の一構成例を示す回路図である。この第３の実施の形態の第２の変形例においてオフセット制御回路４３０は、スイッチ４３１、４３２および４３３と容量素子４３５とを備える。
　スイッチ４３１は、制御信号ＳＷ３ａに従って容量素子４３５の一端と垂直信号線ＶＳＬ１との間の経路を開閉する。スイッチ４３２は、制御信号ＳＷ３ｂに従って、容量素子４３５の他端と接地ノードとの間の経路を開閉する。スイッチ４３３は、制御信号ＳＷ３ｃに従って、オフセット電圧Ｖｏｆｓのノードと容量素子４３５の他端との間の経路を開閉する。
　また、ゲイン制御回路４１０は、スイッチ４１１から４１６と、容量素子４１７から４１９とを備える。容量素子４１７、４１８および４１９のそれぞれの他端は接地されている。
　スイッチ４１１は、制御信号ＳＷ０ａに従って、容量素子４１７の一端とスイッチ４３１および容量素子４３５の接続点との間の経路を開閉する。スイッチ４１２は、制御信号ＳＷ０ｂに従って、容量素子４１７の一端と他端との間の経路を開閉する。スイッチ４１３は、制御信号ＳＷ１ａに従って、容量素子４１８の一端とスイッチ４３１および容量素子４３５の接続点との間の経路を開閉する。スイッチ４１４は、制御信号ＳＷ１ｂに従って、容量素子４１８の一端と他端との間の経路を開閉する。スイッチ４１５は、制御信号ＳＷ２ａに従って、容量素子４１９の一端とスイッチ４３１および容量素子４３５の接続点との間の経路を開閉する。スイッチ４１６は、制御信号ＳＷ２ｂに従って、容量素子４１９の一端と他端との間の経路を開閉する。
　また、スイッチ４３１および容量素子４３５の接続点とコンパレータ４５０の非反転入力端子（＋）との間には容量素子４０７が挿入される。
　図３１は、本技術の第３の実施の形態の第２の変形例におけるリセットレベルおよび信号レベルを保持するための制御を説明するための図である。同図におけるａは、リセットレベルが生成されるタイミングＴｐにおけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。同図におけるｂは、信号レベルが安定したタイミングＴｄにおけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。
　同図におけるａおよびｂでは、スイッチ４１１、４１３、４１５に着目し、他のスイッチは省略している。
　同図におけるａに例示するように、タイミングＴｐにおいて、スイッチ４１１、４１３および４１５は閉状態に制御される。このときの垂直信号線ＶＳＬ１のレベル（すなわち、リセットレベル）をＶＰとする。また、容量素子４１７の静電容量をＣ３とし、容量素子４１８の静電容量をＣ２とし、容量素子４１９の静電容量をＣ１とし、容量素子４３５の静電容量をＣ０とする。この場合、容量素子４１７、４１８、４１９および４３５のそれぞれに蓄積された電荷量Ｑ３、Ｑ２、Ｑ１およびＱ０は、次の式により表される。
　　Ｑ０＝Ｃ０ＶＰ　　　　　　　　　　　　　　　　　　・・・式２９
　　Ｑ１＝Ｃ１ＶＰ　　　　　　　　　　　　　　　　　　・・・式３０
　　Ｑ２＝Ｃ２ＶＰ　　　　　　　　　　　　　　　　　　・・・式３１
　　Ｑ３＝Ｃ３ＶＰ　　　　　　　　　　　　　　　　　　・・・式３２
　そして、同図におけるｂに例示するようにタイミングＴｄにおいて、スイッチ４１１、４１３および４１５は開状態に制御される。このときの垂直信号線ＶＳＬ１のレベル（すなわち、信号レベル）をＶＤとする。この場合、容量素子４３５に蓄積された電荷量Ｑ０'は、次の式により表される。
　　Ｑ０'＝Ｃ０ＶＤ　　　　　　　　　　　　　　　　　・・・式３３
　図３２は、本技術の第３の実施の形態の第２の変形例における１番目から３番目までのゲイン値の設定方法を説明するための図である。同図におけるａは、タイミングＴｄの後のタイミングＴｄ０におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。同図におけるｂは、その後のタイミングＴｄ１におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。同図におけるｂは、その後のタイミングＴｄ２におけるオフセット制御回路４３０およびゲイン制御回路４１０の状態を示す。
　同図におけるａに例示するように、タイミングＴｄ０において、スイッチ４１５は閉状態に制御される。容量素子４３５および４１９の間の電荷の分配により、コンパレータ４５０の入力端子のレベルが変動し、このときのレベルをＶｉｎとする。この場合の容量素子４３５および４１９の電荷量Ｑ１''およびＱ０''は、次の式により表される。
　　Ｑ０''＝Ｃ０Ｖｉｎ　　　　　　　　　　　　　　　　・・・式３４
　　Ｑ１''＝Ｃ１Ｖｉｎ　　　　　　　　　　　　　　　　・・・式３５
　電荷量保存則により次の式が成立する。
　　Ｑ０'＋Ｑ１＝Ｑ０''＋Ｑ１''　　　　　　　　　　・・・式３６
　式３０および式３３の右辺と式３４および式３５の右辺とを式３６に代入して変形すると、次の式が得られる。
　式３７におけるＣ０／（Ｃ０＋Ｃ１）は、１番目に設定されたゲイン値であるｇ０に該当する。
　そして、同図におけるｂに例示するように、タイミングＴｄ１において、スイッチ４１３は閉状態に制御される。容量素子４３５、４１９および４１８の間の電荷分配後の容量素子４１８の電荷量Ｑ２''は、次の式により表される。
　　Ｑ２''＝Ｃ２Ｖｉｎ　　　　　　　　　　　　　　　　・・・式３８
　電荷量保存則により次の式が成立する。
　　Ｑ０'＋Ｑ１＋Ｑ２＝Ｑ０''＋Ｑ１''＋Ｑ２''　　　 ・・・式３９
　式３０、式３１、式３３の右辺と式３４、式３５、式３８の右辺とを式３９に代入して変形すると次の式が得られる。
　式４０におけるＣ０／（Ｃ０＋Ｃ１＋Ｃ２）は、２番目に設定されたゲイン値であるｇ１に該当する。
　そして、同図におけるｃに例示するように、タイミングＴｄ２において、スイッチ４１１は閉状態に制御される。式３７や式４０と同様の方法により次の式が得られる。
　式４１におけるＣ０／（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３）は、３番目に設定されたゲイン値であるｇ２に該当する。
　図３１および図３２に例示するように、容量素子４１７、４１８、４１９の一端を接地し、それらの他端に接続されたスイッチ４１１、４１３および４１５をタイミング制御回路２３０が制御することにより、ゲイン値を切り替えることができる。
　なお、第３の実施の形態の第２の変形例に、第２の実施の形態を適用することができる。
　このように、容量素子４１７、４１８、４１９の一端を接地し、それらの他端に接続されたスイッチ４１１、４１３および４１５をタイミング制御回路２３０が制御することにより、ゲイン値を可変にすることができる。
　［第３の変形例］
　上述の第３の実施の形態では、ゲイン制御回路４１０内に容量素子やスイッチを設けていたが、ゲイン制御回路４１０の回路構成は、この構成に限定されない。この第３の実施の形態の第３の変形例におけるイメージセンサ２００は、ゲイン制御回路４１０内にアンプ、容量素子およびスイッチを設けた点において第３の実施の形態と異なる。
　図３３は、本技術の第３の実施の形態の第３の変形例におけるオフセット制御回路４３０およびゲイン制御回路４１０の一構成例を示す回路図である。この第３の実施の形態の第３の変形例におけるオフセット制御回路４３０は、スイッチ４３１が削減された点において第３の実施の形態と異なる。
　また、垂直信号線ＶＳＬ０とコンパレータ４５０の非反転入力端子（＋）との間に容量素子４０７が挿入される。
　また、第３の実施の形態の第３の変形例におけるゲイン制御回路４１０は、容量素子４９１、４１７、４１８および４１９と、アンプ４９２と、スイッチ４１１、４１２、４１３および４１４とを備える。
　容量素子４９１は、垂直信号線ＶＳＬ１とアンプ４９２の入力端子との間に挿入される。容量素子４１７、４１８および４１９のそれぞれの一端は、アンプ４９２の出力端子に共通に接続される。
　スイッチ４１１は、タイミング制御回路２３０からの制御信号ＳＷ０に従って、アンプ４９２の入力端子と容量素子４１７の他端との間の経路を開閉する。スイッチ４１２は、タイミング制御回路２３０からの制御信号ＳＷ１に従って、アンプ４９２の入力端子と容量素子４１８の他端との間の経路を開閉する。スイッチ４１３は、タイミング制御回路２３０からの制御信号ＳＷ２に従って、アンプ４９２の入力端子と容量素子４１９の他端との間の経路を開閉する。
　スイッチ４１４は、オートゼロ信号ＡＺに従って、アンプ４９２の入力端子と出力端子との間の経路を開閉する。
　また、アンプ４９２の出力端子とコンパレータ４５０の反転入力端子（－）との間に容量素子４０６が挿入される。ゲイン制御回路４１０は、アンプ４９２により増幅を行うため、その出力は、コンパレータ４５０の反転入力端子（－）に入力される。
　タイミング制御回路２３０は、スイッチ４１１、４１２および４１３のそれぞれを制御して、アンプ４９２に並列に接続される容量の値を変更することにより、ゲイン値を切り替えることができる。
　なお、ゲイン制御回路４２０およびオフセット制御回路４４０の回路構成は、ゲイン制御回路４１０およびオフセット制御回路４３０と同様である。
　また、第３の実施の形態の第３の変形例に、第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態の第３の変形例によれば、タイミング制御回路２３０は、アンプ４９２に並列に接続される容量の値を変更するため、ゲイン値を可変にすることができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、複数のゲイン値を順に設定していたが、消費電力をさらに削減することが好ましい。この第４の実施の形態におけるイメージセンサ２００は、エッジが検出された際にコンパレータ４５０および４６５を停止させる点において第３の実施の形態と異なる。
　図３４は、本技術の第４の実施の形態におけるタイミング制御回路２３０の制御を説明するための図である。
　第４の実施の形態において、ラッチ回路４８１から４８６は、保持した比較結果をタイミング制御回路２３０にも出力する。タイミング制御回路２３０は、複数のゲイン値を小さい値から順に設定する。そして、タイミング制御回路２３０は、設定したゲイン値に対応する比較結果ＶＣＯ０およびＶＣＯ１を参照する。前述したように、比較結果ＶＣＯ０およびＶＣＯ１の値が異なる場合、エッジが検出されたことを示す。タイミング制御回路２３０は、比較結果ＶＣＯ０およびＶＣＯ１の値が異なる（すなわち、エッジが検出された）場合に、コンパレータ４５０および４６５を停止させる。
　図３５は、本技術の第４の実施の形態におけるイメージセンサ２００の動作の一例を示すタイミングチャートである。第４の実施の形態における選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＲＧよびオートゼロ信号ＡＺと、制御信号ＳＷ０ａからＳＷ３ｃとのそれぞれに関する制御は、第３の実施の形態と同様である。
　例えば、最初のゲイン値（言い換えれば、最も低いゲイン値）に対応するタイミングＴｄ０において、比較結果ＶＣＯ０がローレベルとなり、比較結果ＶＣＯ１がハイレベルになったものとする。これらの比較結果は、エッジが検出されたことを示す。あるゲイン値でエッジが検出された場合、それよりも大きな残りのゲイン値が設定された際も同様にエッジが検出される。このため、以降は、検出結果が変わらず、コンパレータ４５０および４６５を動作させる必要がない。そこで、タイミング制御回路２３０は、それらのコンパレータを停止させる。この制御により、コンパレータを停止させない場合と比較して、消費電力を削減することができる。
　なお、複数の組合せにおいて、オフセット値は、全て同じ値（言い換えれば、固定値）であっても異なる値（言い換えれば、可変値）であってもよい。
　図３６は、本技術の第４の実施の形態におけるイメージセンサ２００の動作の一例を示すフローチャートである。この第４の実施の形態におけるイメージセンサ２００の動作は、ステップＳ９０５の代わりに、ステップＳ９２１からＳ９２３を実行する点において第１の実施の形態と異なる。
　タイミング制御回路２３０は、比較結果ＶＣＯ０およびＶＣＯ１に基づいてエッジがあるか否かを判定する（ステップＳ９２１）。エッジがある場合（ステップＳ９２１：Ｙｅｓ）、タイミング制御回路２３０は、コンパレータ４５０および４６５を停止させ、ステップＳ９０６以降を実行する。
　エッジがない場合（ステップＳ９２１：Ｎｏ）、タイミング制御回路２３０は、全てのゲイン値で判定したか否かを判断する（ステップＳ９２２）。全てのゲイン値で判定した場合（ステップＳ９２２：Ｙｅｓ）、タイミング制御回路２３０は、ステップＳ９０６以降を実行する。全てのゲイン値で判定していない場合（ステップＳ９２２：Ｎｏ）、タイミング制御回路２３０は、次に大きな値にゲイン値を変更し（ステップＳ９２３）、ステップＳ９０４以降を実行する。
　なお、第４の実施の形態に、第１の実施の形態の第１、第２の変形例、第２の実施の形態、第３の実施の形態の第１、第２、第３の変形例のそれぞれを適用することができる。
　このように、本技術の第４の実施の形態によれば、タイミング制御回路２３０がエッジが検出された際にコンパレータ４５０および４６５を停止させるため、消費電力を削減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、単一の半導体チップに回路を配置していたが、この構成では、画素の微細化が困難になるおそれがある。この第５の実施の形態におけるイメージセンサ２００は、積層した複数の半導体チップに回路を分散して配置した点において第１の実施の形態と異なる。
　図３７は、本技術の第５の実施の形態におけるイメージセンサ２００の積層構造の一例を示す図である。この第５の実施の形態におけるイメージセンサ２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　画素チップ２０１には、画素アレイ部２４０と、北側カラム信号処理回路３０１および南側カラム信号処理回路３０２とが配置される。
　北側カラム信号処理回路３０１は、画素アレイ部２４０内の半分の画素（奇数列など）から画素信号や、エッジの判定結果を読み出し、南側カラム信号処理回路３０２は、残りの半分から画素信号などを読み出す。回路チップ２０２には、信号処理回路２９０などの各種の周辺回路が配置される。
　なお、図３８に例示するように画素チップ２０１に画素アレイ部２４０のみを配置し、回路チップ２０２に残りの回路を配置することもできる。
　図３７および図３８に例示したように、積層した画素チップ２０１および回路チップ２０２に回路を分散して配置することにより、画素の微細化が容易になる。なお、３枚以上の半導体チップを積層し、それらに回路を配置することもできる。
　なお、第５の実施の形態に、第１の実施の形態の第１、第２の変形例、第２の実施の形態、第３の実施の形態、第３の実施の形態の第１、第２、第３の変形例、第４の実施の形態のそれぞれを適用することができる。
　このように。本技術の第５の実施の形態によれば、積層した画素チップ２０１および回路チップ２０２に回路を分散して配置したため、画素の微細化が容易になる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、オフセット制御回路４３０や４４０が、一対の画素信号の少なくとも一方にオフセットｃを重畳していた。このオフセットｃを以下、「エッジオフセット」と称し、その設定について説明する。
　図３９は、比較例と本技術の第１の実施の形態とにおける低照度時のレベルごとの発生率を示すグラフである。同図におけるａは、エッジオフセットを重畳しない比較例における低照度時の発生率の一例を示し、同図におけるｂは、エッジオフセットを重畳する第１の実施の形態における低照度時の発生率を示す。細い実線は、画素信号ＳＩＧ０のレベルごとの発生率を示し、一点鎖線は、画素信号ＳＩＧ１のレベルごとの発生率を示す。太線は、画素信号ＳＩＧ０およびＳＩＧ１の差分信号のレベルごとの発生率を示す。また、灰色の部分は、ノイズ成分により、エッジがあると誤って判定される領域を示す。低照度の条件下では、ゲインｇは、無視することができる。
　同図におけるａおよびｂに例示するように、ノイズ成分の分布は正規分布となる。また、同図におけるｂに例示するように、エッジオフセットの重畳により、低照度時の誤判定が少なくなる。
　図４０は、本技術の第１の実施の形態における低照度時のエッジ画像の一例を示す図である。ここで、エッジ画像は、画素毎のエッジの判定結果を配列した画像である。第１の実施の形態において、低照度下で、エッジオフセットの値を変えてエッジ画像７０１、７０２、７０３を生成した。
　エッジ画像７０１に対応するエッジオフセットは、最も小さく、エッジ画像７０２に対応するエッジオフセットはエッジ画像７０１より大きく、エッジ画像７０３に対応するエッジオフセットはエッジ画像７０２より大きいものとする。
　同図に例示するように、エッジの誤判定はノイズとなり、エッジ画像７０１で最も多くなる。エッジ画像７０２の誤判定は、エッジ画像７０１より少なくなり、エッジ画像７０３の誤判定は、エッジ画像７０２より少なくなる。
　上述したように、エッジオフセットを大きくするほど誤判定が少なくなる。ただし、エッジオフセットが過剰であると、一対の画素信号の差分量が小さいエッジを判定できなくなり、物体の認識精度が低下してしまう。このため、エッジオフセットが適切な値となるように管理する必要がある。
　図４１は、本技術の第１の実施の形態における低照度時のエッジオフセットごとのエッジ比率の一例を示すグラフである。ここで、エッジ比率は、エッジ画像においてエッジが検出された画素数に対する全画素数の比率を示す。同図における縦軸は、エッジ比率を示し、横軸は、エッジオフセットを示す。点線は、理想的な特性を示し、実線の曲線は、実際に得られた評価値をプロットしたものである。一点鎖線は、エッジ比率の目標値を示す。
　同図に例示するように、理想的には、エッジオフセットが「０」に近づくほど、エッジ比率が「０．５」に近づく。しかしながら、列ごとに、コンパレータの入力オフセットにバラつきがあることが多く、そのばらつきにより列ごとにコンパレータの動作点がばらついて、コンパレータの出力信号に誤差が生じる。この出力誤差により、エッジ比率は、理想値から外れてしまう。第６の実施の形態におけるイメージセンサ２００は、コンパレータの出力誤差をキャンセルする回路を設けた点において第１の実施の形態と異なる。
　図４２は、本技術の第６の実施の形態におけるエッジ検出部４００の一構成例を示すブロック図である。この第６の実施の形態のエッジ検出部４００は、誤差キャンセル回路６００および６０１をさらに備える点において第１の実施の形態と異なる。
　誤差キャンセル回路６００は、コンパレータ４５０の出力信号の誤差をキャンセルするものである。誤差キャンセル回路６０１は、コンパレータ４６５の出力信号の誤差をキャンセルするものである。
　コンパレータ４５０の非反転入力（＋）に入力される画素信号をＤＩＦＦ＿Ａとし、反転入力（－）に入力される画素信号をＤＩＦＦ＿Ｂとする。コンパレータ４５０の出力信号をＶＯＵＴ２とする。誤差キャンセル回路６００は、その出力信号ＶＯＵＴ２の誤差をキャンセルし、比較結果ＶＣＯとして出力する。
　なお、同図では、エッジ検出部４００は、画素信号ＳＩＧ０およびＳＩＧ１の一方に対してオフセット制御およびゲイン制御を行っているが、この構成に限定されない。
　例えば、図４３に例示するように、エッジ検出部４００は、画素信号ＳＩＧ０およびＳＩＧ１の一方に対してゲイン制御を行い、他方に対してオフセット制御を行うこともできる。
　また、図１９に例示したように、第６の実施の形態のエッジ検出部４００は、画素信号ＳＩＧ０およびＳＩＧ１の両方に対してゲイン制御およびオフセット制御を行うこともできる。
　図４４は、本技術の第６の実施の形態におけるコンパレータ４５０および誤差キャンセル回路６００の一構成例を示す回路図である。コンパレータ４５０の回路構成は、第１の実施の形態と同様である。なお、ｐＭＯＳトランジスタ４５２およびｎＭＯＳトランジスタ４５７の接続ノードからの出力信号をＶＯＵＴ１とする。
　また、誤差キャンセル回路６００は、ｎＭＯＳトランジスタ６１１および６１２と、ｐＭＯＳトランジスタ６２１と、容量素子６３１と、スイッチ６４１とを備える。
　容量素子６３１の入力側の一端は、コンパレータ４５０の出力ノードに接続される。ｎＭＯＳトランジスタ６１１は、タイミング制御回路２３０からのリセット信号ＡＤＤ＿ＲＳＴに従って、容量素子６３１の入力側の一端と基準電圧ＶＳＳ（接地電圧など）とを接続するものである。リセット信号ＡＤＤ＿ＲＳＴにより、容量素子６３１を初期化することができる。
　ｐＭＯＳトランジスタ６２１およびｎＭＯＳトランジスタ６１２は、電源電圧ＶＤＤおよび基準電圧ＶＳＳの間において、直列に接続される。ｐＭＯＳトランジスタ６２１およびｎＭＯＳトランジスタ６１２のそれぞれのゲートは、容量素子６３１の出力側の一端に共通に接続される。また、ｐＭＯＳトランジスタ６２１およびｎＭＯＳトランジスタ６１２の接続ノードからは、比較結果を示すＶＣＯが出力される。
　スイッチ６４１は、タイミング制御回路２３０からの制御信号ＡＤＤ＿ＰＬＳに従って、容量素子６３１の出力側の一端と、ｐＭＯＳトランジスタ６２１およびｎＭＯＳトランジスタ６１２の接続ノードとの間の経路を開閉するものである。例えば、制御信号ＡＤＤ＿ＰＬＳがハイレベルの場合に、スイッチ６４１が閉状態になるものとする。
　同図に例示した回路構成により、誤差キャンセル回路６００は、コンパレータ４５０の出力信号ＶＯＵＴ２に、入力オフセットを補償するオフセットを重畳し、コンパレータ４５０の出力誤差をキャンセルことができる。この誤差のキャンセルのために重畳するオフセットを「補償オフセット」と称する。
　なお、コンパレータ４５０および誤差キャンセル回路６００の回路構成は、同図に例示したものに限定されない。
　図４５に例示するように、コンパレータ４５０内に、容量素子４９３およびｐＭＯＳトランジスタ４９４をさらに設けることができる。また、誤差キャンセル回路６００内に、スイッチ６４２と、ｎＭＯＳトランジスタ６１３および６１４と、ｐＭＯＳトランジスタ６２２および６２３とをさらに設けることができる。
　コンパレータ４５０において容量素子４９３は、電源電圧ＶＤＤと、ＶＯＵＴ１のノードとの間に挿入される。ｐＭＯＳトランジスタ４９４は、タイミング制御回路２３０からのリセット信号ＣＭＰ＿ＲＳＴに従って、容量素子４９３の両端を短絡するものである。リセット信号ＣＭＰ＿ＲＳＴにより、ローパスフィルタとして機能する容量素子４９３を初期化することができる。
　また、誤差キャンセル回路６００において、スイッチ６４２は、タイミング制御回路２３０からの制御信号ＡＤＤ＿ＲＥＧに従って、容量素子６３１の両端を短絡するものである。例えば、制御信号ＡＤＤ＿ＲＥＧがハイレベルの場合に、スイッチ６４２が閉状態になるものとする。
　ここで、第６の実施の形態に、イメージセンサ２００には、エッジ検出モードと、撮像モードとを切り替える第２の実施の形態を適用することができるものとする。
　第２の実施の形態を適用した場合、エッジ検出モードにおいて、タイミング制御回路２３０は、制御信号ＡＤＤ＿ＲＥＧを例えば、ローレベルにし、スイッチ６４２を開状態にする。一方、撮像モードにおいて、タイミング制御回路２３０は、制御信号ＡＤＤ＿ＲＥＧを例えば、ハイレベルにし、スイッチ６４２を閉状態にする。
　また、ｐＭＯＳトランジスタ６２２は、電源電圧ＶＤＤと、ｎＭＯＳトランジスタ６１２との間に挿入され、ｎＭＯＳトランジスタ６１３は、ｎＭＯＳトランジスタ６１２と基準電圧ＶＳＳとの間に挿入される。
　ｐＭＯＳトランジスタ６２３およびｎＭＯＳトランジスタ６１４は、電源電圧ＶＤＤと基準電圧ＶＳＳとの間において、直列に接続される。また、ｐＭＯＳトランジスタ６２３およびｎＭＯＳトランジスタ６１４のゲートには、タイミング制御回路２３０からのイネーブル信号ＡＤＤ＿ＥＮが入力される。ｐＭＯＳトランジスタ６２３およびｎＭＯＳトランジスタ６１４の接続ノードは、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６１３のそれぞれのゲートに共通に接続される。
　イネーブル信号ＡＤＤ＿ＥＮにより、誤差キャンセル回路６００をイネーブルまたはディセーブルに制御することができる。
　図４６は、本技術の第６の実施の形態におけるコンパレータ４５０の入力信号と、コンパレータ４５０および誤差キャンセル回路６００の出力信号との一例を示す図である。
　コンパレータ４５０の入力信号ＤＩＦＦ＿Ａのレベルが、入力信号ＤＩＦＦ＿Ｂよりも高い場合、コンパレータ４５０内の１段目の出力であるＶＯＵＴ１は、ハイレベルになり、２段目の出力であるＶＯＵＴ２はローレベルになる。誤差キャンセル回路６００の最終的な出力信号ＶＣＯはハイレベルになる。エッジの検出結果ＥＧは、例えば、エッジ無を示すローレベルになる。
　一方、コンパレータ４５０の入力信号ＤＩＦＦ＿Ａのレベルが、入力信号ＤＩＦＦ＿Ｂよりも低い場合、ＶＯＵＴ１は、ローレベルになり、ＶＯＵＴ２はハイレベルになる。誤差キャンセル回路６００の出力信号ＶＣＯはローレベルになる。エッジの検出結果ＥＧは、例えば、エッジ有を示すハイレベルになる。
　次に図４７および図４８を参照して、誤差キャンセル回路６００がキャンセルすべき誤差について説明する。
　図４７は、本技術の第６の実施の形態におけるエッジオフセットごとのエッジ比率および分散の一例を示す図である。同図における横軸は、エッジ検出のために重畳するオフセット（すなわち、エッジオフセット）のＶＳＬ換算値を示し、縦軸は、エッジ比率と、その分散σとを示す。分散σの目標値を２．５とすると、必要なオフセットのＶＳＬ換算値は、矢印で示す値となる。
　入力オフセットの無い理想的なコンパレータ４５０の場合は、エッジオフセットが小さくなるほどエッジ比率は０．５に近づくはずである。しかしながら、同図の例では、エッジ比率が０．９に近づいている。
　例えば、図４８に例示するように、コンパレータ４５０内で生じたオフセット（すなわち、入力オフセット）ｃｍが垂直信号線ＶＳＬ０に乗っていることと、等価な現象が見えてくる。
　コンパレータ４５０の出力であるＶＯＵＴ２や、最終的な出力であるＶＣＯは、ＰＶＴ（Process-Voltage-Temperature）ばらつきや、素子ばらつきに起因してばらついてしまう。そのばらつきをエッジオフセットのみで吸収する場合には、最大のミスマッチを想定してエッジオフセットを設定する必要がある。その場合は、多くのケースでエッジの不感帯が拡大することにより、低照度時の検出限界が劣化してしまう。
　この問題を解決するために、誤差キャンセル回路６００において、ＶＯＵＴ２とＶＣＯとの間に容量素子６３１を挿入し、オートゼロ信号ＡＺによるコンパレータ４５０のオートゼロの解除後に、制御信号ＡＤＤ＿ＰＬＳによりオートゼロを行う。
　例えば、図４９に例示するように、タイミング制御回路２３０は、タイミングＴ１０でオートゼロ信号ＡＺをハイレベルからローレベルにし、次にタイミングＴ１１で反転信号ＸＡＺＰＲおよびＸＡＺＰＬをローレベルからハイレベルにする。タイミング制御回路２３０は、その直後のタイミングＴ１２からパルス期間に亘って制御信号ＡＤＤ＿ＰＬＳをハイレベルにする。また、制御信号ＡＤＤ＿ＲＥＧはローレベルに制御される。この動作により、入力オフセットによるＦ／Ｔ誤差をキャンセルすることができる。
　ただし、タイミングＴ１１でのコンパレータ４５０のオートゼロ解除後は、アンプ動作となり、２段分のゲインを持つため、ＶＯＵＴ２は、ノイズの影響によりＶＳＳ－ＶＤＤの範囲で振れることがある。そのため、ＶＯＵＴ２は、殆どが、入力オフセットによりエッジ有りの出力となるが、まれに理論閾値を下回り、エッジ無しとなることもある。この結果、誤差キャンセル回路６００によるキャンセルを行わない場合は、前述のようにエッジ比が０．９程度になってしまう。同図における一点鎖線は、エッジ無しの際のＶＯＵＴ２の軌跡を示す。
　なお、撮像モードとエッジ検出モードとを切り替える場合、撮像モードにおいてタイミング制御回路２３０は、制御信号ＡＤＤ＿ＰＬＳをローレベルにし、制御信号ＡＤＤ＿ＲＥＧをハイレベルにする。同図における太い点線は、撮像モードにおける制御信号のレベルを示す。
　撮像モードでは、リセットレベルと信号レベルとのそれぞれをＡＤ変換し、その差成分を正味の信号として扱うＣＤＳ処理により、コンパレータのノイズはキャンセルされる。一方、エッジ検出モードでは、ＣＤＳ処理が実行されないため、ノイズが取り切れず、誤差キャンセル回路６００が必要になる。
　図５０は、本技術の第６の実施の形態における誤差キャンセル回路の動作を説明するための図である。同図におけるａに例示するように、垂直信号線ＶＳＬ０の画素信号ＳＩＧ０のレベルが、垂直信号線ＶＳＬ１の画素信号ＳＩＧ１より高いものとする。
　例えば、同図におけるｂに例示するように、画素信号ＳＩＧ１がゲインＧにより減衰され、画素信号ＳＩＧ０にエッジオフセットｃが重畳されたものとする。この結果、コンパレータ４５０のＶＳＬ１側の入力信号であるＤＩＦＦ＿Ａは、ＶＳＬ０側の入力信号であるＤＩＦＦ＿Ｂよりも低くなる。理想的なコンパレータ４５０は、これらの比較結果をＶＣＯとして出力することができる。
　しかしながら、同図におけるｃに例示するように実際のコンパレータ４５０では、入力オフセットｃｍが生じ、入力信号ＤＩＦＦ＿Ａに乗ってしまう。誤差キャンセル回路６００の無い第１の実施の形態では、この入力オフセットにより、入力信号ＤＩＦＦ＿Ａのレベルの方が入力信号ＤＩＦＦ＿Ｂよりも低くなり、ＶＣＯに誤差が生じてしまう。
　そこで、同図におけるｄに例示するように、第６の実施の形態では、誤差キャンセル回路６００が、入力オフセットｃｍを補償する補償オフセットであるｃｍ'をＶＯＵＴ２に重畳する。これは、入力信号ＤＩＦＦ＿Ｂにｃｍ'を乗せる制御と等価であり、入力オフセットに起因する誤差をキャンセルすることができる。
　追加した補償オフセットは、入力オフセットをキャンセルするだけなので、エッジの不感帯が拡大することにはならない。ただし、入力オフセットがばらつきを持つ場合、エッジ比の分散σを目標値（２．５など）に収めるため、そのばらつきを吸収することができる値のエッジオフセットを設定する必要がある。このため、一対の画素信号の差が最小となるコーナー付近では、不感帯が拡大するおそれがある点に留意する。
　エッジオフセットが入力オフセットに連動していれば、誤差キャンセル回路６００により低照度のエッジの検出限界を改善することができる。
　なお、第６の実施の形態に、第２から第５の実施の形態のそれぞれを適用することができる。
　このように、本技術の第６の実施の形態によれば、誤差キャンセル回路６００が、コンパレータ４５０の出力誤差をキャンセルするため、低照度時のエッジの検出精度を向上させることができる。
　［変形例］
　上述の第６の実施の形態では、コンパレータごとに、その出力側に誤差キャンセル回路６００を配置していたが、面積効率を向上させることが好ましい。この第６の実施の形態の変形例におけるイメージセンサ２００は、各列のコンパレータで共通の誤差キャンセル回路６００を設けた点において第６の実施の形態と異なる。
　図５１は、本技術の第６の実施の形態の変形例におけるカラム信号処理回路３００の一構成例を示すブロック図である。第６の実施の形態の変形例におけるカラム信号処理回路３００は、レプリカ回路６５０および誤差キャンセル回路６００を備える。この誤差キャンセル回路６００は、コンパレータ４５０や４６５などの各列のコンパレータの一対の入力端子の一方（例えば、非反転入力端子）に共通に接続される。
　図５２は、本技術の第６の実施の形態の変形例におけるレプリカ回路６５０および誤差キャンセル回路６００の一構成例を示す回路図である。
　レプリカ回路６５０は、ｐＭＯＳトランジスタ６５１から６５５と、ｎＭＯＳトランジスタ６５６から６６０と、容量素子６６１から６６３とを備える。これらの素子の接続構成は、コンパレータ４５０内の各素子の接続構成と同様である。また、レプリカ回路６５０の一対の入力端子には、同一のバイアス電圧Ｖｂ（電源電圧など）が入力される。
　第６の実施の形態の誤差キャンセル回路６００は、アンプ６４３をさらに備える点において第６の実施の形態と異なる。アンプ６４３は、ｐＭＯＳトランジスタ６２１およびｎＭＯＳトランジスタ６１２の接続ノードの電位を増幅し、ＶＣＯとして各コンパレータへ出力するものである。
　タイミング制御回路２３０は、コンパレータのオートゼロの際に、制御信号ＡＤＤ＿ＲＳＴをローレベルにする。これにより、誤差キャンセル回路６００は、レプリカ回路６５０の入力オフセットをサンプルすることができる。
　そして、オートゼロ後にタイミング制御回路２３０は、制御信号ＡＤＤ＿ＲＳＴをハイレベルにし、パルス期間に亘って制御信号ＡＤＤ＿ＰＬＳをハイレベルにする。これにより、誤差キャンセル回路６００は、サンプルした入力オフセットを保持し、補償オフセットとしてコンパレータの入力信号ＤＩＦＦ＿ＡおよびＤＩＦＦ＿Ｂの一方に重畳することができる。例えば、入力信号ＤＩＦＦ＿Ｂに入力オフセットが乗ってしまう場合、誤差キャンセル回路６００は、入力信号ＤＩＦＦ＿Ａに、補償オフセットを重畳する。
　上述した回路構成により、ＰＶＴばらつきによるコンパレータの出力誤差をキャンセルすることができる。コンパレータの回路を変更することなく、オフセット機能の一部として実現することで、低照度時の検出限界を効率的に改善することができる。
　第６の実施の形態の変形例では、列ごとに誤差キャンセル回路６００を配置しなくてよいため、第６の実施の形態と比較すると、面積効率が良い。ただし、コンパレータごとのミスマッチ成分は除去することができない点に留意する。
　なお、第６の実施の形態の変形例において、図４５に例示した回路構成の誤差キャンセル回路６００およびコンパレータを配置することもできる。
　このように、本技術の第６の実施の形態の変形例によれば、誤差キャンセル回路６００が、コンパレータのそれぞれの入力信号に補償オフセットを重畳するため、第６の実施の形態と比較して面積効率を改善することができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図５３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図５４は、撮像部１２０３１の設置位置の例を示す図である。
　図５４では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図５４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、エッジの検出精度を高くして画像認識精度を向上させ、車両制御システムの信頼性を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、
　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、
　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力するコンパレータと
を具備するセンシングデバイス。
（２）オフセット値およびゲイン値をそれぞれが含む複数の組合せを順に選択して前記ゲイン制御回路および前記オフセット制御回路に設定するタイミング制御回路をさらに具備する
前記（１）記載のセンシングデバイス。
（３）前記複数の組合せのそれぞれに対応する前記比較結果を保持する複数のラッチ回路をさらに具備する前記（２）記載のセンシングデバイス。
（４）前記タイミング制御回路は、前記ゲイン値のそれぞれを小さい値から順に設定し、
　前記タイミング制御回路は、エッジが検出された場合には前記コンパレータを停止させる
前記（２）または（３）に記載のセンシングデバイス。
（５）前記ゲイン制御回路は、
　第１の容量素子と、
　第２の容量素子と、
　前記第１の容量素子と前記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第１のスイッチと、
　前記第２の容量素子と前記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第２のスイッチと
を備える前記（１）から（４）のいずれかに記載のセンシングデバイス。
（６）前記第１および第２の容量素子のそれぞれの他端は、前記コンパレータに接続されている
前記（５）記載のセンシングデバイス。
（７）前記第１および第２の容量素子のそれぞれの他端は、接地ノードに接続されている
前記（５）記載のセンシングデバイス。
（８）前記ゲイン制御回路は、
　アンプと、
　前記アンプの出力端子に一端が接続された容量素子と、
　前記アンプの入力端子と前記容量素子の他端との間の経路を開閉するスイッチと
を備える前記（１）から（４）のいずれかに記載のセンシングデバイス。
（９）前記オフセット制御回路は、
　容量素子と、
　前記オフセットの入力ノードと前記容量素子の一端との間の経路を開閉するオフセット側スイッチと、
　前記一対の画素信号の一方を伝送する垂直信号線と前記容量素子の一端との間の経路を開閉する画素側スイッチと
を備える前記（１）から（８）のいずれかに記載のセンシングデバイス。
（１０）前記オフセットは、第１および第２のオフセットを含み、
　前記オフセット側スイッチは、前記第１のオフセットの入力ノードと前記容量素子の一端との間の経路を開閉する第１のオフセット側スイッチと前記第２のオフセットの入力ノードと前記容量素子の一端との間の経路を開閉する第２のオフセット側スイッチとを含む
前記（９）記載のセンシングデバイス。
（１１）所定の参照信号を生成する参照信号生成部と、
　前記参照信号生成部と前記コンパレータとの間の経路を開閉する参照側スイッチと、
　前記ゲイン制御回路および前記オフセット制御回路と前記画素信号を伝送する垂直信号線との間の経路を開閉する画素側スイッチと
をさらに具備する前記（１）から（１０）のいずれかに記載のセンシングデバイス。
（１２）前記一対の画素信号を生成する一対の画素が配列された画素アレイ部と、
　前記比較結果を処理する信号処理回路と
をさらに具備する前記（１）から（１１）のいずれかに記載のセンシングデバイス。
（１３）前記画素アレイ部、前記ゲイン制御回路、前記オフセット制御回路および前記コンパレータは、所定の画素チップに配置され、
　前記信号処理回路は、所定の回路チップに配置される
前記（１２）記載のセンシングデバイス。
（１４）前記画素アレイ部は、所定の画素チップに配置され、
　前記ゲイン制御回路、前記オフセット制御回路、前記コンパレータおよび前記信号処理回路は、所定の回路チップに配置される
前記（１２）記載のセンシングデバイス。
（１５）前記コンパレータの出力信号の誤差をキャンセルする誤差キャンセル回路をさらに具備する前記（１）から（１４）のいずれかに記載のセンシングデバイス。
（１６）前記誤差キャンセル回路は、前記出力信号に所定の補償オフセットを重畳する
前記（１５）記載のセンシングデバイス。
（１７）前記コンパレータと回路構成が同一のレプリカ回路をさらに具備し、
　前記誤差キャンセル回路は、前記レプリカ回路の入力オフセットを保持し、前記保持した入力オフセットを補償オフセットとして前記コンパレータの一対の入力信号の一方に重畳し、
　前記コンパレータは、画素の列ごとに配置され、
　前記誤差キャンセル回路は、前記コンパレータのそれぞれに共通に接続される
前記（１５）記載のセンシングデバイス。
（１８）一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、
　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、
　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力するコンパレータと、
　前記比較結果を処理する信号処理回路と
を具備する電子機器。
（１９）一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御手順と、
　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御手順と、
　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力する比較手順と
を具備するセンシングデバイスの制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　イメージセンサ
　２０１　画素チップ
　２０２　回路チップ
　２１０　垂直走査回路
　２２０　ＤＡＣ
　２３０　タイミング制御回路
　２４０　画素アレイ部
　２５０　画素
　２５１　光電変換素子
　２５２　転送トランジスタ
　２５３　リセットトランジスタ
　２５４　浮遊拡散層
　２５５　増幅トランジスタ
　２５６　選択トランジスタ
　２６０　水平走査回路
　２９０　信号処理回路
　３００　カラム信号処理回路
　３０１　北側カラム信号処理回路
　３０２　南側カラム信号処理回路
　３１０　定電流源
　３２０　ＡＤＣ
　３３１～３３４、４１１～４１６、４２１～４２６、４３１～４３４、４４１～４４３、６４１、６４２　スイッチ
　３４１、３４２　カウンタ
　４００　エッジ検出部
　４０５、４０６、４０７、４１７～４１９、４２７～４２９、４３５、４４５、４６１～４６３、４９１、４９３、６３１、６６１～６６３　容量素子
　４１０、４１０－１、４１０－２、４２０、４２０－１、４２０－２　ゲイン制御回路
　４３０、４３０－１、４３０－２、４４０、４４０－１、４４０－２　オフセット制御回路
　４５０、４６５　コンパレータ
　４５１～４５５、４９４、６２１～６２３、６５１～６５５　ｐＭＯＳトランジスタ
　４５６～４６０、６１１～６１４、６５６～６６０　ｎＭＯＳトランジスタ
　４７０　エッジ判定回路
　４８１～４８６　ラッチ回路
　４９２、６４３　アンプ
　５１１　オンチップレンズ
　５１２　カラーフィルタ
　５２０　配線層
　５３０　基板
　６００、６０１　誤差キャンセル回路
　６５０　レプリカ回路
　１２０３１　撮像部

Claims (19)

  1. 　一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、
    　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、
    　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力するコンパレータと
    を具備するセンシングデバイス。
  2. 　オフセット値およびゲイン値をそれぞれが含む複数の組合せを順に選択して前記ゲイン制御回路および前記オフセット制御回路に設定するタイミング制御回路をさらに具備する
    請求項１記載のセンシングデバイス。
  3. 　前記複数の組合せのそれぞれに対応する前記比較結果を保持する複数のラッチ回路をさらに具備する請求項２記載のセンシングデバイス。
  4. 　前記タイミング制御回路は、前記ゲイン値のそれぞれを小さい値から順に設定し、エッジが検出された場合には前記コンパレータを停止させる
    請求項２記載のセンシングデバイス。
  5. 　前記ゲイン制御回路は、
    　第１の容量素子と、
    　第２の容量素子と、
    　前記第１の容量素子と前記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第１のスイッチと、
    　前記第２の容量素子と前記一対の画素信号の一方を伝送する垂直信号線との間の経路を開閉する第２のスイッチと
    を備える請求項１記載のセンシングデバイス。
  6. 　前記第１および第２の容量素子のそれぞれの他端は、前記コンパレータに接続されている
    請求項５記載のセンシングデバイス。
  7. 　前記第１および第２の容量素子のそれぞれの他端は、接地ノードに接続されている
    請求項５記載のセンシングデバイス。
  8. 　前記ゲイン制御回路は、
    　アンプと、
    　前記アンプの出力端子に一端が接続された容量素子と、
    　前記アンプの入力端子と前記容量素子の他端との間の経路を開閉するスイッチと
    を備える請求項１記載のセンシングデバイス。
  9. 　前記オフセット制御回路は、
    　容量素子と、
    　前記オフセットの入力ノードと前記容量素子の一端との間の経路を開閉するオフセット側スイッチと、
    　前記一対の画素信号の一方を伝送する垂直信号線と前記容量素子の一端との間の経路を開閉する画素側スイッチと
    を備える請求項１記載のセンシングデバイス。
  10. 　前記オフセットは、第１および第２のオフセットを含み、
    　前記オフセット側スイッチは、前記第１のオフセットの入力ノードと前記容量素子の一端との間の経路を開閉する第１のオフセット側スイッチと前記第２のオフセットの入力ノードと前記容量素子の一端との間の経路を開閉する第２のオフセット側スイッチとを含む
    請求項９記載のセンシングデバイス。
  11. 　所定の参照信号を生成する参照信号生成部と、
    　前記参照信号生成部と前記コンパレータとの間の経路を開閉する参照側スイッチと、
    　前記ゲイン制御回路および前記オフセット制御回路と前記画素信号を伝送する垂直信号線との間の経路を開閉する画素側スイッチと
    をさらに具備する請求項１記載のセンシングデバイス。
  12. 　前記一対の画素信号を生成する一対の画素が配列された画素アレイ部と、
    　前記比較結果を処理する信号処理回路と
    をさらに具備する請求項１記載のセンシングデバイス。
  13. 　前記画素アレイ部、前記ゲイン制御回路、前記オフセット制御回路および前記コンパレータは、所定の画素チップに配置され、
    　前記信号処理回路は、所定の回路チップに配置される
    請求項１２記載のセンシングデバイス。
  14. 　前記画素アレイ部は、所定の画素チップに配置され、
    　前記ゲイン制御回路、前記オフセット制御回路、前記コンパレータおよび前記信号処理回路は、所定の回路チップに配置される
    請求項１２記載のセンシングデバイス。
  15. 　前記コンパレータの出力信号の誤差をキャンセルする誤差キャンセル回路をさらに具備する請求項１記載のセンシングデバイス。
  16. 　前記誤差キャンセル回路は、前記出力信号に所定の補償オフセットを重畳する
    請求項１５記載のセンシングデバイス。
  17. 　前記コンパレータと回路構成が同一のレプリカ回路をさらに具備し、
    　前記誤差キャンセル回路は、前記レプリカ回路の入力オフセットを保持し、前記保持した入力オフセットを補償オフセットとして前記コンパレータの一対の入力信号の一方に重畳し、
    　前記コンパレータは、画素の列ごとに配置され、
    　前記誤差キャンセル回路は、前記コンパレータのそれぞれに共通に接続される
    請求項１５記載のセンシングデバイス。
  18. 　一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御回路と、
    　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御回路と、
    　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力するコンパレータと、
    　前記比較結果を処理する信号処理回路と
    を具備する電子機器。
  19. 　一対の画素信号の少なくとも一方を所定のゲインにより増減する制御をゲイン制御として行うゲイン制御手順と、
    　前記一対の画素信号の少なくとも一方に所定のオフセットを重畳する制御をオフセット制御として行うオフセット制御手順と、
    　前記ゲイン制御および前記オフセット制御が行われた前記一対の画素信号を比較して比較結果を出力する比較手順と
    を具備するセンシングデバイスの制御方法。
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