WO2025243701A1 - 固体撮像装置及び撮像装置 - Google Patents

固体撮像装置及び撮像装置

Info

Publication number
WO2025243701A1
WO2025243701A1 PCT/JP2025/013534 JP2025013534W WO2025243701A1 WO 2025243701 A1 WO2025243701 A1 WO 2025243701A1 JP 2025013534 W JP2025013534 W JP 2025013534W WO 2025243701 A1 WO2025243701 A1 WO 2025243701A1
Authority
WO
WIPO (PCT)
Prior art keywords
imaging device
transistor
floating diffusion
capacitance
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/013534
Other languages
English (en)
French (fr)
Inventor
悠太 中本
頼人 坂野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025243701A1 publication Critical patent/WO2025243701A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • Embodiments of the present invention relate to solid-state imaging devices and imaging devices.
  • the FD (Floating Diffusion) accumulation method is a global shutter technique. With this method, a shutter transistor is added to each pixel circuit, making it possible to use a rolling shutter in addition to the global shutter.
  • the image capture device when the image capture device performs a global shutter, it reads out the charge using DDS (Double Data Sampling) rather than CDS (Correlated Double Sampling), so kTC noise during reset cannot be canceled.
  • DDS Double Data Sampling
  • CDS Correlated Double Sampling
  • Increasing the FD capacitance of the pixel is one way to reduce kTC noise.
  • multiple pixels are shared, making the FD wiring redundant and increasing the FD capacitance, thereby reducing kTC noise.
  • this structure does not sufficiently reduce kTC noise. Also, increasing the capacitance within the circuit reduces the efficiency of converting stored charge to voltage, so there is a trade-off between capacitance and conversion efficiency.
  • the present disclosure provides a solid-state imaging device and imaging apparatus that can suppress a decrease in the efficiency of converting accumulated charge to voltage and reduce kTC noise when performing a global shutter using the FD accumulation method.
  • a solid-state imaging device includes a pixel array section in which a plurality of pixels are arranged in a two-dimensional array, each of the pixels including a photoelectric conversion section that accumulates charge through photoelectric conversion, a drain transistor that resets the charge in the photoelectric conversion section before the photoelectric conversion, a transfer transistor that transfers the charge accumulated in the photoelectric conversion section through the photoelectric conversion, and a first floating diffusion that accumulates the charge transferred by the transfer transistor, and a plurality of the pixels share a second floating diffusion that accumulates the charge transferred from the first floating diffusion, a first reset transistor that resets the charge accumulated in the first and second floating diffusions, a first capacitor that is an additional capacitor that reduces kTC noise, and a second reset transistor that connects the second floating diffusion and the first capacitor.
  • the second reset transistor connects the second floating diffusion and the first capacitance when resetting the charge stored in the first and second floating diffusions.
  • the circuit capacitance increases when the second floating diffusion is reset, making it possible to reduce kTC noise.
  • each of the pixels further includes a first connection transistor that connects the first floating diffusion and the second floating diffusion. This allows, for example, the solid-state imaging device to increase the circuit capacitance when the second floating diffusion is reset, thereby reducing kTC noise.
  • the plurality of pixels further include FD wiring that connects the plurality of first connection transistors and the second floating diffusion. This results in, for example, a longer wiring length for the FD wiring compared to the FD wiring of a single pixel. This increases the wiring capacitance, and therefore the capacitance of the entire circuit.
  • the first capacitor is an MIM connected to the drain side of the second reset transistor. This allows, for example, the first capacitor to have the largest capacitance for reducing kTC noise, thereby achieving a large noise reduction effect.
  • the first capacitance is a wiring capacitance connected to the drain side of the second reset transistor or a MOS capacitance. This allows, for example, the solid-state imaging device to reduce kTC noise as well as reduce manufacturing processes and manufacturing costs.
  • the drain of each of the discharge transistors is connected to a power supply.
  • the circuit capacitance increases when the second floating diffusion is reset, making it possible to reduce kTC noise.
  • the second reset transistor is arranged in any empty space among the multiple pixels that is created by sharing the first reset transistor. This makes it possible to prevent the circuit size of the pixel from becoming too large, for example.
  • each of the pixels further includes a second capacitance that stores charge overflowing from the photoelectric conversion unit, and the drain of each of the drain transistors is connected to the second capacitance.
  • the second capacitor is an MIM. This allows, for example, the second capacitor to have the largest capacitance for reducing kTC noise, resulting in a large noise reduction effect.
  • each of the pixels further includes a second connection transistor that connects the second capacitance and the second floating diffusion.
  • the drain transistor connects the second capacitance to the photoelectric conversion unit when the charges in the first and second floating diffusions are reset during global shutter operation. This allows the solid-state imaging device to use the first capacitance and multiple second capacitances during global shutter operation, thereby further reducing kTC noise.
  • the second connection transistor connects the second capacitor and the second floating diffusion during a read operation in rolling shutter operation. This allows, for example, the solid-state imaging device to use the first capacitor and the multiple second capacitors as horizontal overflow storage capacitors during rolling shutter operation, thereby achieving a high dynamic range.
  • An imaging device is an imaging device including a solid-state imaging device, the solid-state imaging device including a pixel array section in which a plurality of pixels are arranged in a two-dimensional array, each of the pixels including a photoelectric conversion section that accumulates charge through photoelectric conversion, a drain transistor that resets the charge in the photoelectric conversion section before the photoelectric conversion, a transfer transistor that transfers the charge accumulated in the photoelectric conversion section through the photoelectric conversion, and a first floating diffusion that accumulates the charge transferred by the transfer transistor, and a plurality of the pixels share a second floating diffusion that accumulates the charge transferred from the first floating diffusion, a first reset transistor that resets the charge accumulated in the first and second floating diffusions, a first capacitor that is additional capacitance that reduces kTC noise, and a second reset transistor that connects the second floating diffusion and the first capacitor.
  • the imaging device can increase the circuit capacitance when the second floating diffusion is reset, thereby reducing kTC noise
  • the second reset transistor connects the second floating diffusion to the first capacitance when resetting the charge stored in the second floating diffusion.
  • the circuit capacitance increases when the second floating diffusion is reset, allowing kTC noise to be reduced.
  • the first capacitor is an MIM connected to the drain side of the second reset transistor. This allows, for example, the first capacitor to have the largest capacitance for reducing kTC noise, thereby achieving a large noise reduction effect.
  • the first capacitance is a wiring capacitance or a MOS capacitance connected to the drain side of the second reset transistor. This allows, for example, the imaging device to reduce kTC noise as well as reduce manufacturing processes and manufacturing costs.
  • each of the pixels further includes a second capacitance that stores charge overflowing from the photoelectric conversion unit, and the drain of each of the discharge transistors is connected to the second capacitance.
  • the second capacitor is an MIM. This allows, for example, the second capacitor to have the largest capacitance for reducing kTC noise, resulting in a large noise reduction effect.
  • each of the pixels further includes a second connection transistor that connects the second capacitance and the second floating diffusion.
  • FIG. 1 is a block diagram illustrating an example of the configuration of an imaging device according to a first embodiment.
  • 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to a first embodiment.
  • 3 is an example of a circuit diagram of a pixel according to the first embodiment.
  • FIG. 2 is a diagram showing the layout of each pixel in the first embodiment.
  • FIG. 10 is a circuit diagram of a pixel in a comparative example. 4 is an example of a timing chart of the solid-state imaging device according to the first embodiment.
  • 10 is another example of a timing chart of the solid-state imaging device according to the first embodiment.
  • 10 is an example of a timing chart of a solid-state imaging device according to a comparative example.
  • FIG. 10 is a diagram showing the layout of each pixel in the second embodiment.
  • 10 is an example of a circuit diagram of a pixel according to a third embodiment.
  • FIG. 11 is a diagram showing the layout of each pixel in the
  • the X, Y, and Z axes shown in the drawings below are mutually perpendicular.
  • the X and Y directions correspond to the lateral (horizontal) direction
  • the Z direction corresponds to the longitudinal (vertical) direction.
  • the +Z direction corresponds to the upward direction
  • the -Z direction corresponds to the downward direction. Note that the -Z direction may or may not strictly coincide with the direction of gravity.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging device 1 according to the first embodiment.
  • This imaging device 1 is a device that captures an image of an object, and includes an imaging lens 210, a solid-state imaging device 10, a recording unit 211, and an imaging control unit 230.
  • Examples of the imaging device 1 include a digital camera such as an IoT camera, or an electronic device with imaging capabilities (such as a smartphone or personal computer).
  • the imaging lens 210 focuses light and directs it to the solid-state imaging device 10.
  • the imaging control unit 230 controls the solid-state imaging device 10 to capture an image.
  • the imaging control unit 230 supplies an imaging control signal including a vertical synchronization signal VSYNC to the solid-state imaging device 10 via, for example, signal line 139.
  • the recording unit 211 records the image.
  • the imaging device 1 records captured images in the recording unit 211, but the images may also be transmitted externally from the imaging device 1.
  • an external interface for transmitting images to the imaging device 1 is further provided.
  • the imaging device 1 may also display captured images.
  • a display unit is further provided in the imaging device 1.
  • FIG. 2 is a block diagram showing the schematic configuration of the solid-state imaging device 10 in the first embodiment.
  • the solid-state imaging device 10 in Figure 2 is configured with a pixel array section 20 in which multiple pixels are arranged in a matrix, and a peripheral circuit section surrounding the pixel array section.
  • the peripheral circuit section includes a vertical drive section 12, an AD conversion section 13, a horizontal drive section 14, a control section 15, a signal processing section 16, a data storage section 17, and an input/output section 18.
  • Each pixel arranged in a two-dimensional array within the pixel array section 20 is composed of a photoelectric conversion section and multiple pixel transistors, etc.
  • the multiple pixel transistors are, for example, MOS transistors such as transfer transistors, amplification transistors, selection transistors, and reset transistors.
  • Each pixel in the pixel array section 20 has, for example, red (R), green (G), or blue (B) color filters arranged in a Bayer array, and each pixel outputs a pixel signal (hereinafter simply referred to as a signal) of either R, G, or B.
  • the AD conversion unit (ADC) 13 performs DDS processing on the signal output from the pixel array unit 20 when performing a global shutter, and CDS processing when performing a rolling shutter, and also performs AD conversion of the signal according to these processes.
  • the horizontal drive unit 14 is configured, for example, by a shift register, and sequentially outputs horizontal scanning pulses, thereby sequentially outputting the AD-converted (digital) pixel signals of each pixel in a specified row held in the AD conversion unit 13 to the signal processing unit 16.
  • the control unit 15 receives an externally input clock signal and data instructing the operating mode, etc., and controls the operation of the entire solid-state imaging device 10. For example, the control unit 15 generates a vertical synchronization signal, a horizontal synchronization signal, etc. based on the input clock signal, and supplies them to the vertical drive unit 12, the AD conversion unit 13, the horizontal drive unit 14, etc.
  • the signal processing unit 16 performs various digital signal processing such as black level adjustment, column variation correction, and demosaic processing on the pixel signals supplied from the AD conversion unit 13 as needed, and supplies the results to the input/output unit 18. Depending on the operating mode, the signal processing unit 16 may only buffer the pixel signals before outputting them.
  • the data storage unit 17 stores data such as parameters required for the signal processing performed by the signal processing unit 16.
  • the data storage unit 17 also includes a frame memory for storing image signals in processes such as demosaic processing.
  • the signal processing unit 16 can store parameters and other data input from an external image processing device via the input/output unit 18 in the data storage unit 17, and can appropriately select and execute signal processing based on instructions from the external image processing device.
  • the input/output unit 18 outputs image signals sequentially input from the signal processing unit 16 to an external image processing device, such as a downstream ISP (Image Signal Processor).
  • the input/output unit 18 also supplies signals and parameters input from the external image processing device to the signal processing unit 16 and control unit 15.
  • the solid-state imaging device 10 is configured as described above and is, for example, a CMOS image sensor known as a column AD type.
  • Figure 3 is an example circuit diagram of a pixel 200 in the first embodiment.
  • the solid-state imaging device 10 has a configuration in which two vertically adjacent pixels 200 in the pixel array section 20 share a floating diffusion FD2, reset transistor RST, reset transistor RST2, and capacitance Cap.
  • the upper pixel 200 of the vertically adjacent pixels 200 will be referred to as pixel 200a
  • the lower pixel 200 will be referred to as pixel 200b
  • the shared configuration of pixels 200a and 200b will also be referred to as a shared pixel 201.
  • the photoelectric conversion unit SP will also be referred to as photoelectric conversion unit SPa or SPb
  • the emission transistor OFG will also be referred to as emission transistor OFGa or OFGb
  • the transfer transistor TGL will also be referred to as transfer transistor TGLa or TGLb
  • the selection transistor SEL will also be referred to as selection transistor SELa or SELb
  • the amplification transistor AMP will also be referred to as amplification transistor AMPa or AMPb
  • the connection transistor FDG will also be referred to as connection transistor FDGa or FDGb
  • the floating diffusion FD1 will also be referred to as floating diffusion FD1a or FD1b.
  • the pixel 200a includes a photoelectric conversion unit SPa, a discharge transistor OFGa, a transfer transistor TGLa, a selection transistor SELa, an amplification transistor AMPa, a connection transistor FDGa, and a floating diffusion FD1a.
  • Pixel 200b includes a photoelectric conversion unit SPb, a discharge transistor OFGb, a transfer transistor TGLb, a selection transistor SELb, an amplification transistor AMPb, a connection transistor FDGb, and a floating diffusion FD1b.
  • pixel 200a and pixel 200b are configured to share the reset transistor RST, which creates free space in the circuit compared to when each pixel has a reset transistor RST.
  • pixel 200a and pixel 200b have a reset transistor RST2 and a capacitance Cap provided in the free space in one of the circuits, and the reset transistor RST2 is turned on only when the floating diffusion FD2 is reset.
  • the reset transistor RST2 and capacitance Cap may be provided in any of the pixels 200.
  • pixels 200a and 200b share elements via FD wiring 220, which is wiring connected to floating diffusion FD2, and the wiring length of FD wiring 220 is longer than the FD wiring of a single pixel 200. This increases the wiring capacitance, and the capacitance of the entire circuit. More specifically, the connection transistor FDGa of pixel 200a and the connection transistor FDGb of pixel 200b are connected to floating diffusion FD2 via FD wiring 220.
  • two pixels 200 in the vertical direction share the floating diffusion FD2, reset transistor RST, reset transistor RST2, and capacitance Cap.
  • the shared pixel 201 is not limited to this configuration; for example, two pixels 200 in the horizontal direction may share the reset transistor RST, reset transistor RST2, and capacitance Cap, or pixels 200 having an arbitrary n x m (n and m are natural numbers) row arrangement may share the reset transistor RST, reset transistor RST2, and capacitance Cap.
  • the photoelectric conversion unit SP receives incident light, performs photoelectric conversion, and stores the resulting electric charge. Furthermore, when the drive signal TGL supplied to the gate of the transfer transistor TGL goes high, turning the transfer transistor TGL on, the electric charge stored in the photoelectric conversion unit SP is transferred to the floating diffusion FD1 via the transfer transistor TGL.
  • the cathode of the photoelectric conversion unit SP is connected to the drain of the transfer transistor TGL and the drain of the emission transistor OFG.
  • the floating diffusion FD1 temporarily holds the charge transferred from the photoelectric conversion unit SP by the transfer transistor TGL.
  • the floating diffusion FD1 is formed at the connection point between the source of the transfer transistor TGL and the gate of the amplification transistor AMP.
  • the floating diffusion FD1 is an example of a first floating diffusion.
  • the amplification transistor AMP outputs a pixel signal that corresponds to the potential of the floating diffusions FD1 and FD2. That is, the amplification transistor AMP forms a source follower circuit together with a load MOS (not shown) that serves as a constant current source, and a pixel signal indicating a level that corresponds to the charge held in the floating diffusions FD1 and FD2 is output from the amplification transistor AMP to the AD conversion unit 13 via the selection transistor SEL.
  • the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL, and the drain is connected to the power supply VDD.
  • the selection transistor SEL When a pixel 100 is selected by a selection signal SEL, the selection transistor SEL is turned on and outputs the pixel signal of the pixel 100 to the AD conversion unit 13 via a vertical signal line.
  • the selection transistor SEL has a drain connected to the source of the amplification transistor AMP, a source connected to the AD conversion unit 13 via a vertical signal line, and a gate connected to the vertical drive unit 12 via a pixel drive line.
  • connection transistor FDG connects the floating diffusion FD1 and the floating diffusion FD2.
  • the connection transistor FDG When the connection transistor FDG is turned on by the control signal FDG, the floating diffusion FD2 stores the charge transferred from the floating diffusion FD1.
  • the floating diffusion FD2 is an example of a second floating diffusion.
  • One of the drain or source of the connection transistor FDG is connected to the floating diffusion FD1, the other is connected to the floating diffusion FD2, and the gate is connected to the vertical drive unit 12 via a pixel drive line.
  • the connection transistor FDG is an example of a first connection transistor.
  • the reset transistor RST is an example of a first reset transistor
  • the reset signal RST is an example of a first reset signal.
  • the drain of the reset transistor RST is connected to the power supply VDD, and the source is connected to the floating diffusion FD2, and the source is connected to the vertical drive unit 12 via a pixel drive line.
  • the reset transistor RST2 When the reset transistor RST2 is turned on by the reset signal RST2, it connects the capacitance Cap to the floating diffusions FD1 and FD2. More specifically, before and after the reset transistor RST is turned on, the reset transistor RST2 is also turned on, thereby connecting the capacitance Cap to the floating diffusion FD2. At this time, the connection transistor FDG is turned on, so the floating diffusion FD1 is connected to the floating diffusion FD2.
  • the drain of the reset transistor RST2 is connected to the power supply VDD or VSS via the capacitance Cap, and the source is connected to the floating diffusion FD2, which is connected to the vertical drive unit 12 via the pixel drive line.
  • the reset transistor RST2 is an example of a second reset transistor
  • the reset signal RST2 is an example of a second reset signal.
  • the capacitance Cap functions as an additional capacitance to reduce kTC noise that occurs when the floating diffusions FDFD1 and FDFD2 are reset.
  • the capacitance Cap can be an MIM (metal-insulator-metal) or wiring capacitance.
  • the capacitance Cap is an example of a first capacitance.
  • Figure 4 is a diagram showing the layout of each pixel 200 in the first embodiment.
  • Figure 4 shows pixels 200a and 200b viewed from the +Z direction, with the two pixels 200 viewed from the same metal layer. Also, similar to the example in Figure 3, pixels 200a and 200b indicate pixels 200 adjacent to each other in the vertical direction. Also, in this figure, pixels 200a and 200b are connected by FD wiring 220. For the sake of explanation, the FD wiring 220 is shown on the same metal layer, but the FD wiring 220 may be routed through a layer different from the layer shown.
  • pixel 200a and pixel 200b share the reset transistor RST, with this transistor located on the pixel 200a side.
  • a similar location in pixel 200b is empty space, so a reset transistor RST2 is located there instead.
  • the capacitance Cap is located on a different layer, and is connected via a contact located near the reset transistor RST2 in pixel 200b.
  • the shared pixel 201 is provided with an FD wiring 220 that connects pixel 200a and pixel 200b, so the wiring length is longer than if an FD wiring were provided for each pixel 200, resulting in a larger FD capacitance.
  • Figure 5 is a circuit diagram of pixel 200 in the comparative example.
  • the pixel 200 includes a photoelectric conversion unit SP, a discharge transistor OFG, a transfer transistor TGL, a selection transistor SEL, an amplification transistor AMP, a connection transistor FDG, a floating diffusion FD1, a floating diffusion FD2, and a reset transistor RST.
  • the pixel 200 does not share the FD wiring 220 with adjacent pixels 200.
  • the FD wiring 220 is configured as wiring that connects the connection transistor FDG and the reset transistor RST.
  • the FD wiring 220 has a shorter wiring length than the shared pixel 201 in this embodiment, and kTC noise is not sufficiently suppressed.
  • FIG. 6 is an example timing chart for the solid-state imaging device 10 according to the first embodiment.
  • This timing chart is for a solid-state imaging device 10 including the pixel 200 shown in Figure 3.
  • This timing chart shows the states of the power supply FCVDD, reset transistor RST, reset transistor RST2, connection transistor FDG, transfer transistor TGL, discharge transistor OFG, and selection transistor SEL during global shutter operation.
  • the voltage value is shown for the power supply FCVDD, and the on or off state is shown for the other elements.
  • the power supply VDD is connected to a power supply FCVDD that lowers the power supply voltage while charge is being stored in the floating diffusions FD1 and FD2 in order to suppress the effects of dark current generated in the circuit.
  • Rolling reset driving refers to driving in which the photoelectric conversion units SP of the target row (in this example, two pixels 200 in the vertical direction are shared, so the target row is two rows of pixels 200) are reset, and the process of starting exposure of the photoelectric conversion units SP is performed sequentially while changing the target row.
  • connection transistor FDG and the discharge transistor OFG are turned on in the pixels 200 in the target row. This resets the charge accumulated in the photoelectric conversion unit SP, and the charge accumulated in the floating diffusion FD1 is transferred to the floating diffusion FD2. From time T2 to T3, when the reset transistor RST is turned on, the charge accumulated in the floating diffusion FD2 is reset.
  • This example shows the floating diffusion FD2 of the pixels 200 in the target row being reset, but the other rows are also reset sequentially by the reset transistor RST being turned on from time T2 to T3.
  • each pixel 200 is performed.
  • the discharge transistor OFG is turned off. This completes the resetting of the photoelectric conversion unit SP, and exposure is performed.
  • the transfer transistor TGL is turned on. This causes the charge accumulated in the photoelectric conversion unit SP to be transferred to the floating diffusion FD1.
  • the transfer transistor TGL is turned off, and the discharge transistor OFG is turned off, completing exposure.
  • the connection transistor FDG may be turned off during exposure.
  • a readout operation is performed for each pixel 200.
  • readout is performed using the DDS process as described above.
  • the DDS process two readout operations are performed.
  • the signal charge accumulated in the floating diffusions FD1a, FD1b, and FD2 is read out as a signal level.
  • the floating diffusions FD1a, FD1b, and FD2 are reset to the potential of the power supply VDD, and this potential is read out as the reset level. Due to kTC noise that occurs when the potential is reset, the first and second potential resets result in different reset levels (corresponding to the potentials at times T1 and T4, respectively).
  • the difference between the first and second readouts is at different reset levels, resulting in kTC noise remaining.
  • increasing the capacitance of pixel 200 reduces the efficiency of conversion from stored charge to voltage, so there is a trade-off between the capacitance value and conversion efficiency in the circuit.
  • the discharge transistor OFG is turned on, resetting the charge remaining in the photoelectric conversion unit SP.
  • the selection transistor SEL is turned on twice.
  • the signal charge accumulated in the floating diffusions FD1 and FD2 is read out as a signal level and output to the AD conversion unit 13.
  • the selection transistor SEL is turned off, completing the first readout.
  • the reset transistor RST is turned on, resetting the charge held in the floating diffusion FD2.
  • the reset transistor RST2 is turned on, connecting the capacitance Cap to the pixel 200 and reducing kTC noise.
  • the timing at which the reset transistor RST2 turns on is not limited to the example in this timing chart, but it need only be turned on when the reset transistor RST turns on, that is, when the floating diffusion FD2 is reset.
  • the pixels 200 in the target row (in this example, two pixels 200 in the vertical direction are shared, so the target row is two rows of pixels 200) are reset.
  • the reset transistor RST, connection transistor FDG, and transfer transistor TGL are turned on, and each pixel 200 is reset. After the reset is complete, the above-mentioned transistors are turned off. Thereafter, between times T21 and T23, the pixels 200 are reset sequentially while the target row changes.
  • the target row is changed and the pixels 200 are exposed sequentially.
  • a P-phase readout is performed followed by a D-phase readout.
  • the first readout is performed in a state of low conversion efficiency where the pixel 200 is connected to the floating diffusion FD2, and the second readout is performed in a state of high conversion efficiency where the pixel 200 is not connected to the floating diffusion FD2.
  • the D-phase readout the first readout is performed in a state of high conversion efficiency where the pixel 200 is not made into the floating diffusion FD2, and the second readout is performed in a state of low conversion efficiency where the pixel 200 is connected to the floating diffusion FD2.
  • This type of method is also called a DCG (Dual Conversion Gain) method.
  • the reset transistor RST2 is always in the off state during rolling shutter operation.
  • Figure 8 is an example timing chart for the solid-state imaging device 10 in the comparative example.
  • This timing chart is for a solid-state imaging device 10 including the pixel 200 shown in Figure 5. It shows the states of the power supply FCVDD, reset transistor RST, connection transistor FDG, transfer transistor TGL, discharge transistor OFG, and selection transistor SEL during global shutter operation.
  • the operation from times T1' to T5' is similar to the operation from times T1 to T5, and the operation from times T5' to T6' differs from the operation from times T5 to T6.
  • the solid-state imaging device 10 including the pixel 200 of the comparative example does not include the reset transistor RST2 and capacitance Cap, and therefore cannot reduce the kTC noise that occurs when the floating diffusion FD2 is reset.
  • the solid-state imaging device 10 includes a capacitance Cap that is connected to each pixel 200 via the reset transistor RST2 when the floating diffusion FD2 is reset. This increases the circuit capacitance of the solid-state imaging device 10 when the floating diffusion FD2 is reset, enabling kTC noise to be reduced.
  • the pixel 200 of the solid-state imaging device 10 turns on the reset transistor RST2 and connects to the capacitance Cap only when the floating diffusion FD2 is reset. This prevents the solid-state imaging device 10 from connecting the capacitance Cap to the pixel 200 at unnecessary times, and suppresses a decrease in conversion efficiency.
  • the solid-state imaging device 10 shares the reset transistor RST among multiple pixels 200, and the reset transistor RST2 and the capacitor Cap are arranged in the empty space of the pixel 200. This makes it possible to prevent the circuit size of the pixel 200 from becoming larger.
  • the capacitance Cap connected to the pixel 200 can be an MIM or capacitance wiring.
  • the capacitance Cap is an MIM
  • the capacitance for reducing kTC noise can be maximized, resulting in a greater noise reduction effect.
  • the capacitance Cap is a capacitance wiring
  • the number of manufacturing steps and manufacturing costs for the pixel 200 can be reduced compared to when using an MIM.
  • using an MIM or capacitance wiring for the capacitance Cap also enables the circuit to be miniaturized.
  • FIG. 9 is a diagram showing the layout of each pixel 200 in the second embodiment.
  • FIG. 9 shows pixels 200a and 200b viewed from the +Z direction, with the two pixels 200 viewed from the same metal layer.
  • pixels 200a and 200b indicate pixels 200 adjacent to each other in the vertical direction.
  • pixels 200a and 200b are connected by FD wiring 220.
  • the FD wiring 220 is shown on the same metal layer, but the FD wiring 220 may be routed through a layer different from the layer shown.
  • two pixels 200 in the vertical direction share a floating diffusion FD2, a reset transistor RST, a reset transistor RST2, and an FC.
  • FD2 floating diffusion
  • RST reset transistor
  • RST2 reset transistor
  • FC FC
  • FC Floating Capacitor
  • two pixels 200 in the vertical direction share the floating diffusion FD2, reset transistor RST, reset transistor RST2, and capacitance Cap
  • the shared pixel 201 is not limited to this configuration.
  • two pixels 200 in the horizontal direction may share the reset transistor RST, reset transistor RST2, and FC, or pixels 200 having an arbitrary n x m (n and m are natural numbers) row arrangement may share the reset transistor RST, reset transistor RST2, and capacitance Cap.
  • Pixel 200b includes a photoelectric conversion unit SPb, a discharge transistor OFGb, a transfer transistor TGLb, a selection transistor SELb, an amplification transistor AMPb, a connection transistor FDGb, a floating diffusion FD1b, a capacitance MIM2, and a connection transistor FCGb.
  • Capacitor MIM1 holds charge that overflows from the photoelectric conversion unit SPa in pixel 200a.
  • Capacitor MIM2 holds charge that overflows from the photoelectric conversion unit SPb in pixel 200b.
  • Capacitor MIM1 is connected via a contact provided between the drain of the connection transistor FCGa and the drain of the discharge transistor OFGa in pixel 200a.
  • Capacitors MIM1 and MIM2 are also connected to the power supply FCVDD to suppress the effects of dark current while charge is being stored in the floating diffusion FD2.
  • connection transistor FCGa connects the capacitance MIM1 and the floating diffusion FD2 during rolling shutter operation.
  • the connection transistor FCGa When the connection transistor FCGa is turned on by the control signal FCG, the drain is connected to the capacitance MIM1, the other source is connected to the floating diffusion FD2, and the gate is connected to the vertical drive unit 12 via a pixel drive line.
  • the capacitance MIM2 is connected via a contact provided between the drain of the connection transistor FCGb and the drain of the discharge transistor OFGb of pixel 200b.
  • connection transistor FCGb connects the capacitor MIM2 and the floating diffusion FD2 during rolling shutter operation.
  • the drain of the connection transistor FCGb is connected to the capacitor MIM2, the other source is connected to the floating diffusion FD2, and the gate is connected to the vertical drive unit 12 via a pixel drive line.
  • connection transistors FCGa and FCGb connect the capacitors MIM1, MIM2, and floating diffusion FD2 during rolling shutter operation, for example, during readout operation.
  • the connection transistors FCGa and FCGb may also connect the capacitors MIM1, MIM2, and floating diffusion FD2 during high conversion efficiency readout.
  • capacitors MIM1 and MIM2 are connected to the drains of the discharge transistors OFGa and OFGb, respectively, and are connected to the photoelectric conversion unit SP when the discharge transistor OFG is turned on during global shutter operation.
  • capacitors MIM1 and MIM2 are connected to the photoelectric conversion unit when the charges in the floating diffusions FD1 and FD2 are reset.
  • pixel 200a and pixel 200b are configured to share the reset transistor RST, which creates free space in the circuit compared to when each pixel has its own reset transistor RST.
  • the reset transistor RST2 and capacitor MIM3 are provided in this free space in the circuit.
  • capacitor MIM3 is connected via a contact provided near the reset transistor RST2 of pixel 200b.
  • capacitors MIM1, MIM2, and MIM3 can be used as lateral overflow integration capacitors (LOFIC).
  • LFIC lateral overflow integration capacitors
  • overflow charge can be held in capacitors MIM1, MIM2, and MIM3.
  • a high dynamic range can be achieved by outputting pixel signals from each pixel with various charge-to-voltage conversion efficiencies and combining these pixel signals using the signal processing unit 16.
  • the conversion efficiency of a given pixel 200 can be, for example, of the following four types:
  • the capacitor MIM3 shared by each pixel 200 is an example of a first capacitor, and the capacitors MIM provided in each pixel, i.e., capacitors MIM1 and MIM2, are examples of second capacitors.
  • the second highest conversion efficiency can be achieved by turning on the connection transistor FDG and turning off the connection transistor FCG, reset transistor RST, and reset transistor RST2.
  • the third highest conversion efficiency can be achieved by turning on the connection transistor FDG and the connection transistor FCG and turning off the reset transistor RST and the reset transistor RST2.
  • the fourth conversion efficiency which is the lowest conversion efficiency, can be achieved by turning on the connection transistor FDG, the connection transistor FCG, and the reset transistor RST2, and turning off the reset transistor RST.
  • capacitors MIM1, MIM2, and MIM3 can be used as capacitors to reduce kTC noise.
  • the reset transistor RST2 turns on only when the floating diffusion FD2 is reset. Furthermore, when the discharge transistor OFG turns on and the photoelectric conversion unit SP is reset, capacitors MIM1 and MIM2 are connected to the photoelectric conversion unit SP.
  • connection transistor FDG is in an on or off state
  • connection transistor FCG is in an off state
  • FIG. 11 is a diagram showing the layout of each pixel 200 in the third embodiment.
  • Figure 11 shows pixels 200a and 200b viewed from the +Z direction, with the two pixels 200 viewed from the same metal layer.
  • pixels 200a and 200b indicate pixels 200 adjacent to each other in the vertical direction.
  • pixels 200a and 200b are connected by FD wiring 220.
  • the FD wiring 220 is shown on the same metal layer, but the FD wiring 220 may be routed through a layer different from the layer shown.
  • the FD wiring 220 connects the reset transistor RST and the reset transistor RST2.
  • the FD wiring 220 is also connected to the connection transistor FCGa, the connection transistor FDGa, the connection transistor FCGb, and the connection transistor FDGb.
  • each pixel 200 is equipped with a capacitor MIM1 or MIM2 for charge storage, and these pixels 200 further share the reset transistor RST, reset transistor RST2, and capacitor MIM3.
  • This allows the solid-state imaging device 10 to use three capacitors MIM1, MIM2, and MIM3 in global shutter operation, thereby further reducing kTC noise.
  • the solid-state imaging device 10 can use the three capacitors MIM1, MIM2, and MIM3 as horizontal overflow storage capacitors during rolling shutter operation, thereby achieving a high dynamic range.
  • the present disclosure can be configured as follows:
  • a pixel array unit in which a plurality of pixels are arranged in a two-dimensional array;
  • Each of the pixels is a photoelectric conversion unit that accumulates charges by photoelectric conversion; a drain transistor that resets the charge of the photoelectric conversion unit before the photoelectric conversion; a transfer transistor that transfers the charge stored in the photoelectric conversion unit by the photoelectric conversion; a first floating diffusion that stores the charge transferred by the transfer transistor; A plurality of the pixels a second floating diffusion that stores the charge transferred from the first floating diffusion; a first reset transistor that resets the charges stored in the first and second floating diffusions; a first capacitance, which is an additional capacitance for reducing kTC noise; a second reset transistor that connects the second floating diffusion and the first capacitor; Solid-state imaging device.
  • each of the pixels further includes a first connection transistor that connects the first floating diffusion and the second floating diffusion.
  • Each of the pixels is a second capacitor configured to store charge overflowing from the photoelectric conversion unit;
  • the drain of each of the drain transistors is connected to the second capacitance.
  • each of the pixels further includes a second connection transistor that connects the second capacitance and the second floating diffusion.
  • An imaging device including a solid-state imaging device, the solid-state imaging device, a pixel array unit in which a plurality of pixels are arranged in a two-dimensional array;
  • Each of the pixels is a photoelectric conversion unit that accumulates charges by photoelectric conversion; a drain transistor that resets the charge of the photoelectric conversion unit before the photoelectric conversion; a transfer transistor that transfers the charge stored in the photoelectric conversion unit by the photoelectric conversion; a first floating diffusion that stores the charge transferred by the transfer transistor;
  • a plurality of the pixels a second floating diffusion that stores the charge transferred from the first floating diffusion; a first reset transistor that resets the charges stored in the first and second floating diffusions; a first capacitance, which is an additional capacitance for reducing kTC noise; a second reset transistor that connects the second floating diffusion and the first capacitor; Imaging device.
  • Each of the pixels is a second capacitor configured to store charge overflowing from the photoelectric conversion unit;
  • the drain of each of the drain transistors is connected to the second capacitance.
  • each of the pixels further includes a second connection transistor that connects the second capacitance and the second floating diffusion.
  • Imaging device 10: solid-state imaging device
  • 12 vertical drive unit
  • 13 AD conversion unit
  • 14 horizontal drive unit
  • 16 signal processing unit
  • 17 data storage unit
  • 18 Input/output unit
  • 209 signal line
  • imaging control unit 20

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

［課題］ＦＤ蓄積方式でグローバルシャッターを行う際に、蓄積電荷から電圧への変換効率の低下を抑制し、ｋＴＣノイズの低減が可能な固体撮像装置及び撮像装置を提供する。 ［解決手段］本開示の固体撮像装置は、画素アレイ部を備え、それぞれの画素は、電荷を蓄積する光電変換部と、光電変換の前に、電荷をリセットする排出トランジスタと、光電変換部に蓄えられた電荷を転送する転送トランジスタと、転送された電荷を蓄える第１フローティングディフュージョンと、を含み、複数の画素が、第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、第１及び第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、ｋＴＣノイズを低減する追加の容量である第１容量と、第２フローティングディフュージョンと第１容量とを接続する、第２リセットトランジスタと、を共有する。

Description

固体撮像装置及び撮像装置
　本発明の実施形態は、固体撮像装置及び撮像装置に関する。
　撮像装置において、グローバルシャッターの手法としてＦＤ（Floating Diffusion）蓄積方式がある。この方式では、各画素回路にシャッター用のトランジスタを追加しており、グローバルシャッターに加えて、ローリングシャッターの併用が可能である。
　一方、ＦＤ蓄積方式では、撮像装置は、グローバルシャッターを行う際に、ＣＤＳ（Correlated Double Sampling）ではなく、ＤＤＳ（Double Data Sampling）で電荷を読み出すため、リセット時のｋＴＣノイズがキャンセルできない。
特開２０２２－１１６０６３号公報
　ｋＴＣノイズを低減するためには、画素のＦＤ容量を大きくすることが考えられる。上述した技術では、グローバルシャッター方式において、複数画素を共有することにより、ＦＤ配線を冗長化し、ＦＤ容量を増加させることによってｋＴＣノイズを低減している。
　しかし、この構造では、ｋＴＣノイズの低減が十分でない。また、回路内の容量を増加させると、蓄積電荷から電圧への変換効率が低下するため、容量と変換効率はトレードオフの関係となる。
　そこで、本開示はこれらの問題に鑑み、ＦＤ蓄積方式でグローバルシャッターを行う際に、蓄積電荷から電圧への変換効率の低下を抑制し、ｋＴＣノイズの低減が可能な固体撮像装置及び撮像装置を提供する。
　本開示の第１の側面の固体撮像装置は、複数の画素が２次元アレイ状に配列された画素アレイ部を備え、それぞれの前記画素は、光電変換により電荷を蓄積する光電変換部と、前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、複数の前記画素が、前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、ｋＴＣノイズを低減する追加の容量である第１容量と、前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタとを共有する。これにより例えば、固体撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第１の側面において、前記第２リセットトランジスタは、前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する。これにより例えば、固体撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第１の側面において、それぞれの前記画素は、前記第１フローティングディフュージョンと、前記第２フローティングディフュージョンとを接続する第１接続トランジスタをさらに含む。これにより例えば、固体撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第１の側面において、複数の前記画素は、複数の前記第１接続トランジスタと、前記第２フローティングディフュージョンとを接続するＦＤ配線をさらに含む。これにより例えば、画素の単体のＦＤ配線と比較して、ＦＤ配線の配線長が長くなる。そのため、配線容量が大きくなり、回路全体の容量が大きくなる。
　また、この第１の側面において、前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭである。これにより例えば、第１容量は、ｋＴＣノイズの低減のための容量を一番大きくできるため、ノイズ低減効果が大きい。
　また、この第１の側面において、前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である。これにより例えば、固体撮像装置は、ｋＴＣノイズの低減に加えて、製造工程や製造コストを抑えることができる。
　また、この第１の側面において、それぞれの前記排出トランジスタのドレインは、電源に接続される。これにより例えば、固体撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第１の側面において、前記第２リセットトランジスタは、複数の画素のうち、前記第１リセットトランジスタの共有によって生じるいずれかの空きスペースに配置される。これにより例えば、画素の回路規模が大きくなることを抑制できる。
　また、この第１の側面において、それぞれの前記画素は、前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される。これにより例えば、固体撮像装置は、グローバルシャッター動作において、第１容量及び複数の第２容量を用いることができるため、さらにｋＴＣノイズを低減することができる。
　また、この第１の側面において、前記第２容量は、ＭＩＭである。これにより例えば、第２容量は、ｋＴＣノイズの低減のための容量を一番大きくできるため、ノイズ低減効果が大きい。
　また、この第１の側面において、それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む。これにより例えば、固体撮像装置は、ローリングシャッター動作において、第１容量及び複数の第２容量を横型オーバーフロー蓄積容量として用いることができ、ハイダイナミックレンジを実現することができる。
　また、この第１の側面において、前記排出トランジスタは、グローバルシャッター動作における前記第１及び前記第２フローティングディフュージョンの電荷のリセット時に、前記第２容量と、前記光電変換部とを接続する。これにより例えば、固体撮像装置は、グローバルシャッター動作において、第１容量及び複数の第２容量を用いることができるため、さらにｋＴＣノイズを低減することができる。
　また、この第１の側面において、前記第２接続トランジスタは、ローリングシャッター動作における読出し動作時に、前記第２容量と、前記第２フローティングディフュージョンとを接続する。これにより例えば、固体撮像装置は、ローリングシャッター動作において、第１容量及び複数の第２容量を横型オーバーフロー蓄積容量として用いることができ、ハイダイナミックレンジを実現することができる。
　本開示の第２の側面の撮像装置は、固体撮像装置を備える撮像装置であって、前記固体撮像装置は、複数の画素が２次元アレイ状に配列された画素アレイ部を備え、それぞれの前記画素は、光電変換により電荷を蓄積する光電変換部と、前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、複数の前記画素が、前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、ｋＴＣノイズを低減する追加の容量である第１容量と、前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタと、を共有する。これにより例えば、撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第２の側面において、前記第２リセットトランジスタは、前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する。これにより例えば、撮像装置は、第２フローティングディフュージョンのリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、この第２の側面において、前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭである。これにより例えば、第１容量は、ｋＴＣノイズの低減のための容量を一番大きくできるため、ノイズ低減効果が大きい。
　また、この第２の側面において、前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である。これにより例えば、撮像装置は、ｋＴＣノイズの低減に加えて、製造工程や製造コストを抑えることができる。
　また、この第２の側面において、それぞれの前記画素は、前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される。これにより例えば、撮像装置は、グローバルシャッター動作において、第１容量及び複数の第２容量を用いることができるため、さらにｋＴＣノイズを低減することができる。
　また、この第２の側面において、前記第２容量は、ＭＩＭである。これにより例えば、第２容量は、ｋＴＣノイズの低減のための容量を一番大きくできるため、ノイズ低減効果が大きい。
　また、この第２の側面において、それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む。これにより例えば、撮像装置は、ローリングシャッター動作において、第１容量及び複数の第２容量を横型オーバーフロー蓄積容量として用いることができ、ハイダイナミックレンジを実現することができる。
第１実施形態における撮像装置の一構成例を示すブロック図である。 第１実施形態における固体撮像装置の概略構成を示すブロック図である。 第１実施形態における画素の回路図の例である。 第１実施形態における各画素のレイアウトを示す図である。 比較例における画素の回路図である。 第１実施形態における固体撮像装置のタイミングチャートの例である。 第１実施形態における固体撮像装置の別のタイミングチャートの例である。 比較例における固体撮像装置のタイミングチャートの例である。 第２実施形態における各画素のレイアウトを示す図である。 第３実施形態における画素の回路図の例である。 第３実施形態における各画素のレイアウトを示す図である。
　以下に図面を参照しながら、本開示の実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより説明を適宜省略する。図面は、簡略化して書かれているものであり、図に書かれている以外にも実装上必要な構成は、適切に備えられるものとする。また、本明細書または請求項中に「第１」、「第２」等の用語が用いられる場合には、特に言及がない限り、いかなる順序や重要度を表すものでもなく、ある構成と他の構成とを区別するためのものである。
　また、本開示において、「以上」「以下」という用語は、それぞれ「より大きい」「未満」と読み替えることができる。
　また下記の図面で示すＸ軸、Ｙ軸及びＺ軸は、互いに垂直な軸を示している。Ｘ方向およびＹ方向は、横方向（水平方向）に相当し、Ｚ方向は、縦方向（垂直方向）に相当している。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当している。なお、－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。
（第１実施形態）
　図１は、第１実施形態における撮像装置１の一構成例を示すブロック図である。
　この撮像装置１は、撮像対象を画像として撮像する装置であり、撮像レンズ２１０、固体撮像装置１０、記録部２１１及び撮像制御部２３０を備える。撮像装置１の例は、IoTカメラ等のデジタルカメラまたは撮像機能を持つ電子機器（スマートフォンやパーソナルコンピュータ等）である。
　固体撮像装置１０は、撮像制御部２３０の制御に従って、画像を撮像する。この固体撮像装置１０は、画像を信号線２０９を介して記録部２１１に供給する。
　撮像レンズ２１０は、光を集光して固体撮像装置１０に導く。撮像制御部２３０は、固体撮像装置１０を制御して画像を撮像させる。この撮像制御部２３０は、例えば、信号線１３９を介して、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像装置１０に供給する。記録部２１１は、画像を記録する。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツ等）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　本実施形態では、撮像装置１は、撮像した画像を記録部２１１に記録しているが、画像を撮像装置１の外部に送信してもよい。この場合には、撮像装置１に画像を送信するための外部インターフェースがさらに設けられる。また、撮像装置１は、撮像した画像を表示してもよい。この場合には、撮像装置１に表示部がさらに設けられる。
　図２は、第１実施形態における固体撮像装置１０の概略構成を示すブロック図である。
　図２の固体撮像装置１０は、画素が行列状に複数配列された画素アレイ部２０と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動部１２、ＡＤ変換部１３、水平駆動部１４、制御部１５、信号処理部１６、データ記憶部１７及び入出力部１８等が含まれる。
　画素アレイ部２０内に２次元アレイ状に配列されている各画素は、光電変換部及び複数の画素トランジスタ等によって構成される。複数の画素トランジスタは、例えば、転送トランジスタ、増幅トランジスタ、選択トランジスタ、リセットトランジスタ等のＭＯＳトランジスタである。画素アレイ部２０の各画素には、例えば、赤（Ｒ）、緑（Ｇ）または青（Ｂ）のカラーフィルターがベイヤ配列で配置されており、各画素は、Ｒ、ＧまたはＢのいずれかの画素信号（以下、単に信号とも呼ぶ）を出力する。
　垂直駆動部１２は、例えばシフトレジスタによって構成され、画素駆動配線（不図示）を介して画素アレイ部２０の各画素に駆動パルスを供給することにより、行単位で画素を駆動する。すなわち、垂直駆動部１２は、画素アレイ部２０の各画素を行単位で順次垂直方向に選択走査し、各画素の光電変換部において入射光量に応じて生成された信号電荷に基づく画素信号を、列単位に共通に設けられた垂直信号線を通して信号処理部１６に出力する。
　ＡＤ変換部（ＡＤＣ）１３は、画素アレイ部２０から出力された信号に対して、グローバルシャッターを行う際は、ＤＤＳ処理を行い、ローリングシャッターを行う際は、ＣＤＳ処理を行い、また、これらの処理に応じた信号のＡＤ変換を行う。
　水平駆動部１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、ＡＤ変換部１３に保持されている所定の行の各画素のＡＤ変換後の（デジタルの）画素信号を信号処理部１６に順次出力させる。
　制御部１５は、外部から入力されるクロック信号と、動作モード等を指令するデータを受け取り、固体撮像装置１０全体の動作を制御する。例えば、制御部１５は、入力されたクロック信号に基づいて、垂直同期信号や水平同期信号等を生成し、垂直駆動部１２、ＡＤ変換部１３、及び、水平駆動部１４等に供給する。
　信号処理部１６は、ＡＤ変換部１３から供給される画素信号に対して、黒レベル調整処理、列ばらつき補正処理、デモザイク処理等の各種のデジタル信号処理を必要に応じて実行し、入出力部１８に供給する。信号処理部１６は、動作モードによっては、画素信号のバッファリングだけを行って出力する場合もある。データ記憶部１７は、信号処理部１６が行う信号処理に必要となるパラメータ等のデータを記憶する。また、データ記憶部１７は、例えば、デモザイク処理等の処理において画像信号を記憶するためのフレームメモリも備える。信号処理部１６は、入出力部１８を介して外部の画像処理装置から入力されたパラメータ等をデータ記憶部１７に記憶させたり、外部の画像処理装置からの指示に基づいて、信号処理を適宜選択し、実行することができる。
　入出力部１８は、信号処理部１６から順次入力される画像信号を、外部の画像処理装置、例えば、後段のＩＳＰ(Image Signal Processor)等に出力する。また、入出力部１８は、外部の画像処理装置から入力される信号やパラメータを、信号処理部１６や制御部１５へ供給する。
　固体撮像装置１０は、以上のように構成されており、例えば、カラムＡＤ方式と呼ばれるＣＭＯＳイメージセンサである。
　図３は、第１実施形態における画素２００の回路図の例である。
　本実施形態では、固体撮像装置１０は、画素アレイ部２０において、垂直方向に隣接する２つの画素２００がフローティングディフュージョンＦＤ２、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成となっている。以下では、説明のため垂直方向に隣接する画素２００のうち、上側の画素２００を画素２００ａと表記し、下側の画素２００を画素２００ｂと表記する。また、画素２００ａと画素２００ｂの共有構成のことを共有画素２０１とも表記する。
　また、画素２００について、説明のため、光電変換部ＳＰを光電変換部ＳＰａまたはＳＰｂとも表記し、排出トランジスタＯＦＧを排出トランジスタＯＦＧａまたはＯＦＧｂとも表記する。また、転送トランジスタＴＧＬを転送トランジスタＴＧＬａまたはＴＧＬｂとも表記し、選択トランジスタＳＥＬを選択トランジスタＳＥＬａまたはＳＥＬｂとも表記する。また、増幅トランジスタＡＭＰを増幅トランジスタＡＭＰａまたはＡＭＰｂとも表記し、接続トランジスタＦＤＧを接続トランジスタＦＤＧａまたはＦＤＧｂとも表記する。また、フローティングディフュージョンＦＤ１をフローティングディフュージョンＦＤ１ａまたはＦＤ１ｂとも表記する。
　画素２００ａは、光電変換部ＳＰａ、排出トランジスタＯＦＧａ、転送トランジスタＴＧＬａ、選択トランジスタＳＥＬａ、増幅トランジスタＡＭＰａ、接続トランジスタＦＤＧａ及びフローティングディフュージョンＦＤ１ａを備える。
　画素２００ｂは、光電変換部ＳＰｂ、排出トランジスタＯＦＧｂ、転送トランジスタＴＧＬｂ、選択トランジスタＳＥＬｂ、増幅トランジスタＡＭＰｂ、接続トランジスタＦＤＧｂ及びフローティングディフュージョンＦＤ１ｂを備える。
　また、上述の通り、画素２００ａと画素２００ｂは、リセットトランジスタＲＳＴを共有する構成となっており、それぞれがリセットトランジスタＲＳＴを備える場合と比較して、回路に空きスペースが生じる。本実施形態では、画素２００ａと画素２００ｂは、一方の回路の空きスペースにリセットトランジスタＲＳＴ２と容量Ｃａｐを設けており、また、フローティングディフュージョンＦＤ２をリセットするタイミングのみリセットトランジスタＲＳＴ２をオン状態とする。３つ以上の画素２００を共有画素２０１とする場合、リセットトランジスタＲＳＴ２と容量Ｃａｐは、いずれの画素２００に設けられてもよい。
　また、画素２００ａと２００ｂは、フローティングディフュージョンＦＤ２に接続される配線であるＦＤ配線２２０を介して、素子を共有しており、画素２００の単体のＦＤ配線と比較して、ＦＤ配線２２０の配線長が長くなる。そのため、配線容量が大きくなり、回路全体の容量が大きくなる。より具体的には、画素２００ａの接続トランジスタＦＤＧａと、画素２００ｂの接続トランジスタＦＤＧｂがＦＤ配線２２０を介してフローティングディフュージョンＦＤ２に接続されている。
　この例では、垂直方向における２つの画素２００がフローティングディフュージョンＦＤ２、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成となっている。共有画素２０１は、この構成に限定されず、例えば、水平方向の２つの画素２００がリセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成であってもよく、任意のｎ×ｍ（ｎ及びｍは自然数）の行例を有する画素２００がリセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成であってもよい。以下では、図３の構成を取り上げて説明を行う。
　光電変換部ＳＰは、入射されてきた光を受光して光電変換し、得られた電荷を蓄積する。また、光電変換部ＳＰに蓄積された電荷は、転送トランジスタＴＧＬのゲートに供給される駆動信号ＴＧＬがＨｉとなって転送トランジスタＴＧＬがオン状態となると、転送トランジスタＴＧＬを介してフローティングディフュージョンＦＤ１に転送される。光電変換部ＳＰのカソードは、転送トランジスタＴＧＬのドレイン、排出トランジスタＯＦＧのドレインに接続されている。
　排出トランジスタＯＦＧは、ゲートに印加されるリセット信号ＯＦＧに従って、オーバーフローゲートを介して光電変換部ＳＰから電荷を排出する。本実施形態では、排出トランジスタのソースは、光電変換部ＳＰに接続され、ドレインは、電源ＶＤＤに接続される。この電荷の排出により、光電変換部ＳＰの電荷量がリセットされる。グローバルシャッター動作の際には、固体撮像装置１０は、画素アレイ部２０内の全ての排出トランジスタＯＦＧを同時にオンとして、光電変換部ＳＰの電荷をリセットし、露光を開始する。排出トランジスタＯＦＧは、ソースが電源ＶＤＤに接続され、ゲートは、画素駆動線を介して、垂直駆動部１２に接続される。
　フローティングディフュージョンＦＤ１は、転送トランジスタＴＧＬによって光電変換部ＳＰから転送された電荷を一時的に保持する。フローティングディフュージョンＦＤ１は、転送トランジスタＴＧＬのソースと増幅トランジスタＡＭＰのゲートの接続点に形成される。フローティングディフュージョンＦＤ１は、第１フローティングディフュージョンの例である。
　増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤ１及びＦＤ２の電位に応じた画素信号を出力する。すなわち、増幅トランジスタＡＭＰは、定電流源としての負荷ＭＯＳ（不図示）とソースフォロワ回路を構成し、フローティングディフュージョンＦＤ１及びＦＤ２に保持されている電荷に応じたレベルを示す画素信号が、増幅トランジスタＡＭＰから選択トランジスタＳＥＬを介してＡＤ変換部１３に出力される。増幅トランジスタＡＭＰは、ソースが選択トランジスタＳＥＬのドレインに接続され、ドレインが、電源ＶＤＤに接続される。
　選択トランジスタＳＥＬは、選択信号ＳＥＬにより画素１００が選択されたときオン状態となり、画素１００の画素信号を、垂直信号線を介してＡＤ変換部１３に出力する。選択トランジスタＳＥＬは、ドレインが増幅トランジスタＡＭＰのソースに接続され、ソースは、垂直信号線を介してＡＤ変換部１３に接続され、ゲートは、画素駆動線を介して、垂直駆動部１２に接続される。
　接続トランジスタＦＤＧは、フローティングディフュージョンＦＤ１と、フローティングディフュージョンＦＤ２を接続する。フローティングディフュージョンＦＤ２は、制御信号ＦＤＧによって接続トランジスタＦＤＧがオン状態となることにより、フローティングディフュージョンＦＤ１から転送された電荷を蓄える。フローティングディフュージョンＦＤ２が回路に接続されることにより、光電変換部ＳＰから大きな信号電荷が流れ込んできた場合に、フローティングディフュージョンＦＤ１だけでなく、この容量で電荷を蓄えることができ、ダイナミックレンジが限定されることがない。フローティングディフュージョンＦＤ２は、第２フローティングディフュージョンの例である。接続トランジスタＦＤＧは、ドレインまたはソースの一方がフローティングディフュージョンＦＤ１に接続され、ドレインまたはソースの他方がフローティングディフュージョンＦＤ２に接続され、ゲートが、画素駆動線を介して垂直駆動部１２に接続される。接続トランジスタＦＤＧは、第１接続トランジスタの例である。
　リセットトランジスタＲＳＴは、リセット信号ＲＳＴによりオン状態となったとき、フローティングディフュージョンＦＤ１及びＦＤ２に保持されている電荷が電源ＶＤＤに排出されることで、フローティングディフュージョンＦＤ１及びＦＤ２の電荷をリセットする。リセットトランジスタＲＳＴは、第１リセットトランジスタの例であり、リセット信号ＲＳＴは、第１リセット信号の例である。リセットトランジスタＲＳＴは、ドレインが電源ＶＤＤに接続されており、ソースがフローティングディフュージョンＦＤ２に接続され、ソースが画素駆動線を介して垂直駆動部１２に接続される。
　リセットトランジスタＲＳＴ２は、リセット信号ＲＳＴ２によりオン状態となったとき、容量ＣａｐとフローティングディフュージョンＦＤ１及びＦＤ２を接続する。より具体的には、リセットトランジスタＲＳＴがオン状態となる前後において、リセットトランジスタＲＳＴ２もオン状態とすることにより、容量ＣａｐとフローティングディフュージョンＦＤ２が接続される。また、この際、接続トランジスタＦＤＧはオン状態となっているため、フローティングディフュージョンＦＤ１は、フローティングディフュージョンＦＤ２に接続される。リセットトランジスタＲＳＴ２は、ドレインが容量Ｃａｐを介して、電源ＶＤＤまたはＶＳＳに接続されており、ソースがフローティングディフュージョンＦＤ２に接続され、ソースが画素駆動線を介して垂直駆動部１２に接続される。リセットトランジスタＲＳＴ２は、第２リセットトランジスタの例であり、リセット信号ＲＳＴ２は、第２リセット信号の例である。
　容量Ｃａｐは、フローティングディフュージョンＦＤＦＤ１及び２のリセット時に発生するｋＴＣノイズを低減するための追加の容量として機能する。容量Ｃａｐは、ＭＩＭ（metal-insulator-metal）または配線容量とすることができる。容量Ｃａｐは、第１容量の例である。
　図４は、第１実施形態における各画素２００のレイアウトを示す図である。
　図４は、＋Ｚ方向から画素２００ａ及び２００ｂを見た図であり、二つの画素２００を同一のメタル層から見た図である。また、図３の例と同様に、画素２００ａと画素２００ｂは互いに垂直方向において隣接する画素２００を示している。また、この図では、画素２００ａと２００ｂはＦＤ配線２２０によって接続される。ＦＤ配線２２０は、説明のため同一のメタル層に記載しているが、ＦＤ配線２２０は、図示する層とは異なる層を介して配線されてもよい。
　この図では、リセットトランジスタＲＳＴを画素２００ａと画素２００ｂが共有する構成となっており、画素２００ａ側にこのトランジスタを設けている。また、画素２００ｂの同様の箇所は空きスペースとなるため、リセットトランジスタＲＳＴ２を設けている。容量Ｃａｐは、この層とは異なる層に設けられており、画素２００ｂのリセットトランジスタＲＳＴ２の付近に設けられたコンタクトを介して接続される。
　図示するように、共有画素２０１には、画素２００ａと画素２００ｂを接続するＦＤ配線２２０が設けられているため、それぞれの画素２００にＦＤ配線を設けられる場合よりも配線長が長くなり、ＦＤ容量が大きくなる。
　図５は、比較例における画素２００の回路図である。
　比較例では、画素２００は、光電変換部ＳＰ、排出トランジスタＯＦＧ、転送トランジスタＴＧＬ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、接続トランジスタＦＤＧ、フローティングディフュージョンＦＤ１、フローティングディフュージョンＦＤ２及びリセットトランジスタＲＳＴを備える。
　比較例では、画素２００は、隣接する画素２００とＦＤ配線２２０を共有していない。ＦＤ配線２２０は、接続トランジスタＦＤＧとリセットトランジスタＲＳＴを接続する配線として構成される。そのため、ＦＤ配線２２０は、本実施形態における共有画素２０１と比較して配線長が短く、ｋＴＣノイズの抑制が不十分である。
　図６は、第１実施形態における固体撮像装置１０のタイミングチャートの例である。
　このタイミングチャートは、図３に示す画素２００を含む固体撮像装置１０のタイミングチャートである。このタイミングチャートでは、グローバルシャッター動作における電源ＦＣＶＤＤ、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２、接続トランジスタＦＤＧ、転送トランジスタＴＧＬ、排出トランジスタＯＦＧ及び選択トランジスタＳＥＬの状態を示している。電源ＦＣＶＤＤについては、電圧値を示しており、その他の素子については、オンまたはオフの状態を示している。また、この例では、電源ＶＤＤは、フローティングディフュージョンＦＤ１及びＦＤ２に電荷を蓄積する間、回路に発生する暗電流の影響を抑制するため、電源電圧の値を下げる電源ＦＣＶＤＤに接続されている。
　時刻Ｔ１～Ｔ３は、各画素２００のローリングリセット駆動が行われる。ローリングリセット駆動とは、対象となる行（この例では、垂直方向の２つの画素２００が共有されているため、対象となる行は２行分の画素２００となる）の光電変換部ＳＰをリセットして、その光電変換部ＳＰの露光を開始する処理を、対象となる行を変えながら順次行う駆動のことをいう。
　時刻Ｔ１では、対象となる行の画素２００において、接続トランジスタＦＤＧ及び排出トランジスタＯＦＧがオン状態となる。これにより、光電変換部ＳＰに蓄積された電荷がリセットされ、また、フローティングディフュージョンＦＤ１に蓄積された電荷は、フローティングディフュージョンＦＤ２に転送される。時刻Ｔ２～Ｔ３にかけて、リセットトランジスタＲＳＴがオン状態となった際に、フローティングディフュージョンＦＤ２に蓄積された電荷がリセットされる。この例では、対象となる行の画素２００が備えるフローティングディフュージョンＦＤ２をリセットする例を示しているが、他の行についても、時刻Ｔ２～Ｔ３にかけてリセットトランジスタＲＳＴがオン状態となることにより、順次リセットされる。
　時刻Ｔ３～Ｔ４は、各画素２００の露光が行われる。時刻Ｔ３では、排出トランジスタＯＦＧがオフ状態となる。これにより、光電変換部ＳＰのリセットが完了した状態で、露光が行われる。また、同じく時刻Ｔ３では、転送トランジスタＴＧＬがオン状態となる。これにより、光電変換部ＳＰに蓄積された電荷は、フローティングディフュージョンＦＤ１に転送される。グローバルシャッター動作では、画素アレイ部２０における露光は、全ての画素２００で同時に行われる。時刻Ｔ４では、転送トランジスタＴＧＬはオフ状態となり、排出トランジスタＯＦＧはオフ状態となり、露光が終了する。また、ＦＤ蓄積方式では、露光中は、接続トランジスタＦＤＧをオフとしてもよい。
　時刻Ｔ４～Ｔ６は、各画素２００の読出し動作が行われる。この構成では、上述の通りＤＤＳ処理によって読出しが行われる。ＤＤＳ処理では、２回の読み出し動作が行われる。２回の読出し動作のうち、１回目の読み出し動作では、フローティングディフュージョンＦＤ１ａ、ＦＤ１ｂ及びＦＤ２に蓄積されている信号電荷が信号レベルとして読み出される。２回目の読出し動作では、フローティングディフュージョンＦＤ１ａ、ＦＤ１ｂ及びＦＤ２が電源ＶＤＤの電位にリセットされ、この電位がリセットレベルとして読み出される。電位のリセットの際に発生するｋＴＣノイズによって、一度目の電位のリセット時と、二度目の電位のリセット時では、異なるリセットレベル（それぞれ時刻Ｔ１と時刻Ｔ４における電位に相当）となってしまう。２回の読み出し動作において、一度目の読出しと二度目の読出しでは、別のリセットレベルで差をとることになり、ｋＴＣノイズが残ってしまう。
　また、ｋをボルツマン定数、Ｔを温度、回路における容量をＣとすると、ｋＴＣノイズＮは、Ｎ＝ｋＴ／Ｃで表されるため、画素２００に接続される容量を大きくすると、ｋＴＣノイズは低減される。一方で、画素２００の容量を大きくすると、蓄積電荷から電圧への変換効率が低下するため、回路における容量値と変換効率は、トレードオフの関係となる。
　時刻Ｔ４～Ｔ５では、排出トランジスタＯＦＧがオン状態となり、光電変換部ＳＰに残った電荷がリセットされる。時刻Ｔ５～Ｔ６の間、選択トランジスタＳＥＬが２回、オン状態となる。１回目のオン状態では、フローティングディフュージョンＦＤ１及びＦＤ２に蓄積されている信号電荷が信号レベルとして読み出され、ＡＤ変換部１３に出力される。時刻Ｔ５～Ｔ６において、信号レベルが読み出された後、選択トランジスタＳＥＬは、オフ状態となり、１回目の読出しが終了する。１回目の読出しが終了の後、リセットトランジスタＲＳＴがオン状態となり、フローティングディフュージョンＦＤ２に保持されている電荷がリセットされる。また、リセットトランジスタＲＳＴがオン状態となる前後において、リセットトランジスタＲＳＴ２はオン状態となり、容量Ｃａｐが画素２００に接続され、ｋＴＣノイズが低減される。
　このリセットトランジスタＲＳＴ２がオン状態となるタイミングは、このタイミングチャートの例に限定されず、リセットトランジスタＲＳＴがオン状態となるタイミング、つまりフローティングディフュージョンＦＤ２がリセットされるタイミングにオン状態となればよい。
　時刻Ｔ５～Ｔ６において、フローティングディフュージョンＦＤ２がリセットされた後、リセットトランジスタＲＳＴがオフ状態となる。またこの時、リセットトランジスタＲＳＴ２もオフ状態となる。リセットトランジスタＲＳＴがオフ状態となった後、選択トランジスタＳＥＬはオン状態となる。２回目のオン状態では、ｋＴＣノイズが低減された状態で、画素２００からリセットレベルが読み出されＡＤ変換部１３に出力される。これにより、ＤＤＳ処理が完了する。ｋＴＣノイズの低減によって、固体撮像装置１０から出力される画素信号のＳ／Ｎを向上させることができる。
　図７は、第１実施形態における固体撮像装置１０の別のタイミングチャートの例である。
　このタイミングチャートは、図３に示す画素２００を含む固体撮像装置１０のタイミングチャートである。このタイミングチャートでは、ローリングシャッター動作における電源ＦＣＶＤＤ、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２、接続トランジスタＦＤＧ、転送トランジスタＴＧＬ、排出トランジスタＯＦＧ及び選択トランジスタＳＥＬの状態を示している。
　時刻Ｔ２１～Ｔ２３にかけて、対象となる行の画素２００（この例では、垂直方向の２つの画素２００が共有されているため、対象となる行は２行分の画素２００となる）がリセットされる。このタイミングチャートでは、時刻Ｔ２１～Ｔ２２の間に、リセットトランジスタＲＳＴ、接続トランジスタＦＤＧ及び転送トランジスタＴＧＬがオン状態となり、各画素２００のリセットが行われる。リセットの完了後は、上述したトランジスタはオフ状態となる。この後も、時刻Ｔ２１～Ｔ２３にかけて、対象となる行を変えながら順次、画素２００のリセットが行われる。
　時刻Ｔ２３～Ｔ２４では、対象となる行を変えながら、順次、画素２００の露光が行われる。
　時刻Ｔ２４～Ｔ２５では、Ｐ相読出しの後、Ｄ相読出しが行われる。この例では、Ｐ相読出しでは、画素２００がフローティングディフュージョンＦＤ２に接続された低変換効率の状態で１回目の読出が行われ、画素２００がフローティングディフュージョンＦＤ２に接続されない高変換効率の状態で２回目の読出しが行われる。また、Ｄ相読出しでは、画素２００がフローティングディフュージョンＦＤ２にされない高変換効率の状態で１回目の読出しが行われ、画素２００がフローティングディフュージョンＦＤ２に接続された低変換効率の状態で２回目の読出しが行われる。このような方式をＤＣＧ（Dual Conversion Gain）方式とも呼ぶ。
　この例では、ローリングシャッター動作の間、リセットトランジスタＲＳＴ２は、常時オフ状態としている。
　図８は、比較例における固体撮像装置１０のタイミングチャートの例である。
　このタイミングチャートは、図５に示す画素２００を含む固体撮像装置１０のタイミングチャートである。グローバルシャッター動作における電源ＦＣＶＤＤ、リセットトランジスタＲＳＴ、接続トランジスタＦＤＧ、転送トランジスタＴＧＬ、排出トランジスタＯＦＧ及び選択トランジスタＳＥＬの状態を示している。
　図６のタイミングチャートと比較すると、時刻Ｔ１’～Ｔ５’の動作は、時刻Ｔ１～Ｔ５の動作と同様であり、時刻Ｔ５’～Ｔ６’の動作が時刻Ｔ５～Ｔ６の動作と異なる。具体的には、比較例の画素２００を含む固体撮像装置１０では、リセットトランジスタＲＳＴ２及び容量Ｃａｐを含んでいないため、フローティングディフュージョンＦＤ２のリセット時に発生するｋＴＣノイズを低減できない。
　本実施形態によれば、固体撮像装置１０は、各画素２００にフローティングディフュージョンＦＤ２のリセット時に、リセットトランジスタＲＳＴ２を介して接続される容量Ｃａｐを備える。これにより、固体撮像装置１０は、フローティングディフュージョンＦＤ２のリセット時に回路の容量が大きくなり、ｋＴＣノイズを低減することができる。
　また、本実施形態によれば、固体撮像装置１０の画素２００は、フローティングディフュージョンＦＤ２のリセット時のみ、リセットトランジスタＲＳＴ２をオン状態にして容量Ｃａｐと接続する。これにより、固体撮像装置１０は、不要なタイミングで容量Ｃａｐが画素２００に接続されることを防止し、変換効率の低下を抑制することができる。
　また、本実施形態によれば、固体撮像装置１０は、複数の画素２００でリセットトランジスタＲＳＴを共有し、画素２００の空きスペースに、リセットトランジスタＲＳＴ２及び容量Ｃａｐを配置している。これにより、画素２００の回路規模が大きくなることを抑制できる。
　また、本実施形態によれば、画素２００に接続される容量Ｃａｐは、ＭＩＭまたは容量配線とすることができる。容量ＣａｐをＭＩＭとした場合、ｋＴＣノイズの低減のための容量を一番大きくできるため、ノイズ低減効果が大きい。容量Ｃａｐを容量配線とした場合、ＭＩＭよりも画素２００の製造工程数や製造コストを抑えることができる。また、容量ＣａｐをＭＩＭまたは容量配線とすることで、回路の微細化も可能となる。
（第２実施形態）
　図９は、第２実施形態における各画素２００のレイアウトを示す図である。
　図９は、＋Ｚ方向から画素２００ａ及び２００ｂを見た図であり、二つの画素２００を同一のメタル層から見た図である。また、第１実施形態と同様に、画素２００ａと画素２００ｂは互いに垂直方向において隣接する画素２００を示している。また、この図では、画素２００ａと２００ｂはＦＤ配線２２０によって接続される。ＦＤ配線２２０は、説明のため同一のメタル層に記載しているが、ＦＤ配線２２０は、図示する層とは異なる層を介して配線されてもよい。
　本実施形態では、垂直方向における２つの画素２００がフローティングディフュージョンＦＤ２、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及びＦＣを共有する構成となっている。画素２００の回路図及びタイミングチャート等、第１実施形態と同様の構成については説明を省略する。
　ＦＣ（Floating Capacitor）は、リセットトランジスタＲＳＴ２のドレインと接続されるＭＯＳ容量（ゲート電極）である。画素２００は、リセットトランジスタＲＳＴ２がオン状態となることにより、ＦＣと接続されて容量が増加する。
　この例では、垂直方向における２つの画素２００がフローティングディフュージョンＦＤ２、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成となっているが、共有画素２０１は、この構成に限定されず、例えば、水平方向の２つの画素２００がリセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及びＦＣを共有する構成であってもよく、任意のｎ×ｍ（ｎ及びｍは自然数）の行例を有する画素２００がリセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量Ｃａｐを共有する構成であってもよい。
　本実施形態によれば、画素２００に接続される容量Ｃａｐは、ＦＣとすることができる。これにより、ｋＴＣノイズの低減に加えて、製造工程や製造コストを抑えることができる。
（第３実施形態）
　図１０は、第３実施形態における画素２００の回路図の例である。
　本実施形態では、垂直方向に隣接する２つの画素２００がフローティングディフュージョンＦＤ２、リセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量ＭＩＭ３を共有する構成となっている。
　また、画素２００について、説明のため、光電変換部ＳＰを光電変換部ＳＰａまたはＳＰｂとも表記し、排出トランジスタＯＦＧを排出トランジスタＯＦＧａまたはＯＦＧｂとも表記する。また、転送トランジスタＴＧＬを転送トランジスタＴＧＬａまたはＴＧＬｂとも表記し、選択トランジスタＳＥＬを選択トランジスタＳＥＬａまたはＳＥＬｂとも表記する。また、増幅トランジスタＡＭＰを増幅トランジスタＡＭＰａまたはＡＭＰｂとも表記し、接続トランジスタＦＤＧを接続トランジスタＦＤＧａまたはＦＤＧｂとも表記する。また、フローティングディフュージョンＦＤをフローティングディフュージョンＦＤ１ａまたはＦＤ１ｂとも表記し、接続トランジスタＦＣＧを接続トランジスタＦＣＧａまたは接続トランジスタＦＣＧｂとも表記する。
　画素２００ａは、光電変換部ＳＰａ、排出トランジスタＯＦＧａ、転送トランジスタＴＧＬａ、選択トランジスタＳＥＬａ、増幅トランジスタＡＭＰａ、接続トランジスタＦＤＧａ、フローティングディフュージョンＦＤ１ａ、容量ＭＩＭ１及び接続トランジスタＦＣＧａを備える。
　画素２００ｂは、光電変換部ＳＰｂ、排出トランジスタＯＦＧｂ、転送トランジスタＴＧＬｂ、選択トランジスタＳＥＬｂ、増幅トランジスタＡＭＰｂ、接続トランジスタＦＤＧｂ、フローティングディフュージョンＦＤ１ｂ、容量ＭＩＭ２及び接続トランジスタＦＣＧｂを備える。
　容量ＭＩＭ１は、画素２００ａにおいて、光電変換部ＳＰａから溢れた電荷を保持する。容量ＭＩＭ２は、画素２００ｂにおいて、光電変換部ＳＰｂから溢れた電荷を保持する。容量ＭＩＭ１は、画素２００ａの接続トランジスタＦＣＧａのドレイン及び排出トランジスタＯＦＧａのドレインの間に設けられたコンタクトを介して接続される。また、容量ＭＩＭ１及び容量ＭＩＭ２は、フローティングディフュージョンＦＤ２に電荷を蓄積する間に暗電流の影響を抑制するために、電源ＦＣＶＤＤに接続されている。
　接続トランジスタＦＣＧａは、ローリングシャッター動作において、容量ＭＩＭ１とフローティングディフュージョンＦＤ２を接続する。接続トランジスタＦＣＧａは、制御信号ＦＣＧによってオン状態となった時に、ドレインが容量ＭＩＭ１に接続され、ソースの他方がフローティングディフュージョンＦＤ２に接続され、ゲートが、画素駆動線を介して垂直駆動部１２に接続される。容量ＭＩＭ２は、画素２００ｂの接続トランジスタＦＣＧｂのドレイン及び排出トランジスタＯＦＧｂのドレインの間に設けられたコンタクトを介して接続される。
　接続トランジスタＦＣＧｂは、ローリングシャッター動作において、容量ＭＩＭ２とフローティングディフュージョンＦＤ２を接続する。接続トランジスタＦＣＧｂは、ドレインが容量ＭＩＭ２に接続され、ソースの他方がフローティングディフュージョンＦＤ２に接続され、ゲートが、画素駆動線を介して垂直駆動部１２に接続される。
　接続トランジスタＦＣＧａ及びＦＣＧｂは、図７のタイミングチャートと同様に、ローリングシャッター動作において、例えば読出し動作の際に、容量ＭＩＭ１、容量ＭＩＭ２及びフローティングディフュージョンＦＤ２を接続する。接続トランジスタＦＣＧａ及びＦＣＧｂは、高変換効率の読み出しの際に容量ＭＩＭ１、容量ＭＩＭ２及びフローティングディフュージョンＦＤ２を接続してもよい。
　また、容量ＭＩＭ１及び容量ＭＩＭ２は、それぞれ排出トランジスタＯＦＧａ及び排出トランジスタＯＦＧｂのドレインに接続され、グローバルシャッター動作において、排出トランジスタＯＦＧがオン状態となった時に光電変換部ＳＰと接続される。例えば、図６のタイミングチャートと同様に、容量ＭＩＭ１及び容量ＭＩＭ２は、フローティングディフュージョンＦＤ１及びＦＤ２の電荷のリセット時に、光電変換部と接続される。
　また、上述の通り、画素２００ａと画素２００ｂは、リセットトランジスタＲＳＴを共有する構成となっており、それぞれがリセットトランジスタＲＳＴを備える場合と比較して、回路に空きスペースが生じる。本実施形態では、この回路の空きスペースにリセットトランジスタＲＳＴ２と容量ＭＩＭ３を設けている。また、容量ＭＩＭ３は、画素２００ｂのリセットトランジスタＲＳＴ２の付近に設けられたコンタクトを介して接続される。
　ローリングシャッター動作において、容量ＭＩＭ１、容量ＭＩＭ２及び容量ＭＩＭ３は、横型オーバーフロー蓄積容量（ＬＯＦＩＣ：Lateral Overflow Integration Capacitor）として用いることができる。光電変換部ＳＰ、フローティングディフュージョンＦＤ１及びＦＤ２での電荷の蓄電中に、溢れた電荷を容量ＭＩＭ１、容量ＭＩＭ２及び容量ＭＩＭ３で保持することができる。画素２００における変換容量の容量値が大きくなると、電荷から電圧への変換効率が低くなる。また、変換効率の容量値が小さくなると、電荷から電圧への変換効率が高くなる。各画素から種々の電荷電圧の変換効率で画素信号を出力し、信号処理部１６によってこれらの画素信号を合成することにより、ハイダイナミックレンジを実現することができる。ある画素２００の変換効率は、例えば次の４種類とすることができる。各画素２００が共有する容量ＭＩＭ３は、第１容量の例であり、各画素に備えられる容量ＭＩＭ、すなわち容量ＭＩＭ１及びＭＩＭ２は、第２容量の例である。
　変換効率が最も高い第１変換効率は、接続トランジスタＦＤＧ、接続トランジスタＦＣＧ、リセットトランジスタＲＳＴ及びリセットトランジスタＲＳＴ２をオフ状態とすることで実現できる。
　変換効率が２番目に高い第２変換効率は、接続トランジスタＦＤＧをオン状態とし、接続トランジスタＦＣＧ、リセットトランジスタＲＳＴ及びリセットトランジスタＲＳＴ２をオフ状態とすることで実現できる。
　変換効率が３番目に高い第３変換効率は、接続トランジスタＦＤＧ及び接続トランジスタＦＣＧをオン状態とし、リセットトランジスタＲＳＴ及びリセットトランジスタＲＳＴ２をオフ状態とすることで実現できる。
　変換効率が最も低い第４変換効率は、接続トランジスタＦＤＧ、接続トランジスタＦＣＧ及びリセットトランジスタＲＳＴ２をオン状態とし、リセットトランジスタＲＳＴをオフ状態とすることで実現できる。
　グローバルシャッター動作において、容量ＭＩＭ１、容量ＭＩＭ２及び容量ＭＩＭ３は、ｋＴＣノイズを低減する容量として用いることができる。フローティングディフュージョンＦＤ２をリセットするタイミングのみリセットトランジスタＲＳＴ２がオン状態となる。また、また、排出トランジスタＯＦＧがオン状態となり、光電変換部ＳＰがリセットされるタイミングで、容量ＭＩＭ１及び容量ＭＩＭ２が光電変換部ＳＰに接続される。
　また、ＦＤ蓄積方式において、露光中は、接続トランジスタＦＤＧをオンまたはオフ状態と、接続トランジスタＦＣＧは、オフ状態とする。
　図１１は、第３実施形態における各画素２００のレイアウトを示す図である。
　図１１は、＋Ｚ方向から画素２００ａ及び２００ｂを見た図であり、二つの画素２００を同一のメタル層から見た図である。また、図１０と同様に、画素２００ａと画素２００ｂは互いに垂直方向において隣接する画素２００を示している。また、この図では、画素２００ａと２００ｂはＦＤ配線２２０によって接続される。ＦＤ配線２２０は、説明のため同一のメタル層に記載しているが、ＦＤ配線２２０は、図示する層とは異なる層を介して配線されてもよい。
　図１１に示すように、ＦＤ配線２２０は、リセットトランジスタＲＳＴとリセットトランジスタＲＳＴ２を接続している。また、ＦＤ配線２２０は、接続トランジスタＦＣＧａ、接続トランジスタＦＤＧａ、接続トランジスタＦＣＧｂ及び接続トランジスタＦＤＧｂとも接続されている。
　本実施形態によれば、各画素２００は、電荷蓄積用の容量ＭＩＭ１または容量ＭＩＭ２を備え、さらに、これらの画素２００がリセットトランジスタＲＳＴ、リセットトランジスタＲＳＴ２及び容量ＭＩＭ３を共有する構成となっている。これにより、固体撮像装置１０は、グローバルシャッター動作において、３つ分の容量ＭＩＭ１、容量ＭＩＭ２及び容量ＭＩＭ３を用いることができるため、さらにｋＴＣノイズを低減することができる。
　また、本実施形態によれば、固体撮像装置１０は、ローリングシャッター動作において、３つの容量ＭＩＭ１、容量ＭＩＭ２及び容量ＭＩＭ３を横型オーバーフロー蓄積容量として用いることができ、ハイダイナミックレンジを実現することができる。
　以上、実施の形態及びその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　複数の画素が２次元アレイ状に配列された画素アレイ部を備え、
　それぞれの前記画素は、
　光電変換により電荷を蓄積する光電変換部と、
　前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、
　前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、
　前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、
　複数の前記画素が、
　前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、
　前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、
　ｋＴＣノイズを低減する追加の容量である第１容量と、
　前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタと、を共有する、
　固体撮像装置。
（２）
　前記第２リセットトランジスタは、前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する、（１）に記載の固体撮像装置。
（３）
　それぞれの前記画素は、前記第１フローティングディフュージョンと、前記第２フローティングディフュージョンとを接続する第１接続トランジスタをさらに含む、（１）に記載の固体撮像装置。
（４）
　複数の前記画素は、複数の前記第１接続トランジスタと、前記第２フローティングディフュージョンとを接続するＦＤ配線をさらに含む、（３）に記載の固体撮像装置。
（５）
　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭ（metal-insulator-metal）である、（１）に記載の固体撮像装置。
（６）
　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である、（１）に記載の固体撮像装置。
（７）
　それぞれの前記排出トランジスタのドレインは、電源に接続される、（１）に記載の固体撮像装置。
（８）
　前記第２リセットトランジスタは、複数の画素のうち、前記第１リセットトランジスタの共有によって生じるいずれかの空きスペースに配置される、（１）に記載の固体撮像装置。
（９）
　それぞれの前記画素は、
　前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、
　それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される、
　（５）に記載の固体撮像装置。
（１０）
　前記第２容量は、ＭＩＭである、（９）に記載の固体撮像装置。
（１１）
　それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む、（１０）に記載の固体撮像装置。
（１２）
　前記排出トランジスタは、グローバルシャッター動作における前記第１及び前記第２フローティングディフュージョンの電荷のリセット時に、前記第２容量と、前記光電変換部とを接続する、（１０）に記載の固体撮像装置。
（１３）
　前記第２接続トランジスタは、ローリングシャッター動作における読出し動作時に、前記第２容量と、前記第２フローティングディフュージョンとを接続する、（１１）に記載の固体撮像装置。
（１４）
　固体撮像装置を備える撮像装置であって、
　前記固体撮像装置は、
　複数の画素が２次元アレイ状に配列された画素アレイ部を備え、
　それぞれの前記画素は、
　光電変換により電荷を蓄積する光電変換部と、
　前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、
　前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、
　前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、
　複数の前記画素が、
　前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、
　前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、
　ｋＴＣノイズを低減する追加の容量である第１容量と、
　前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタと、を共有する、
　撮像装置。
（１５）
　前記第２リセットトランジスタは、前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する、（１４）に記載の撮像装置。
（１６）
　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭである、（１４）に記載の撮像装置。
（１７）
　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である、（１４）に記載の撮像装置。
（１８）
　それぞれの前記画素は、
　前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、
　それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される、
　（１６）に記載の撮像装置。
（１９）
　前記第２容量は、ＭＩＭである、（１８）に記載の撮像装置。
（２０）
　それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む、（１９）に記載の撮像装置。
　１：撮像装置、１０：固体撮像装置、１２：垂直駆動部、１３：ＡＤ変換部、
　１４：水平駆動部、１５：制御部、１６：信号処理部、１７：データ記憶部、
　１８：入出力部、２０：画素アレイ部、２００：画素、２００ａ：画素、
　２００ｂ：画素、２０１：共有画素、１３９：信号線、２０９：信号線、
　２１０：撮像レンズ、２１１：記録部、２２０：ＦＤ配線、２３０：撮像制御部

Claims (20)

  1. 　複数の画素が２次元アレイ状に配列された画素アレイ部を備え、
    　それぞれの前記画素は、
    　光電変換により電荷を蓄積する光電変換部と、
    　前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、
    　前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、
    　前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、
    　複数の前記画素が、
    　前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、
    　前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、
    　ｋＴＣノイズを低減する追加の容量である第１容量と、
    　前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタと、を共有する、
    　固体撮像装置。
  2. 　前記第２リセットトランジスタは、前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する、請求項１に記載の固体撮像装置。
  3. 　それぞれの前記画素は、前記第１フローティングディフュージョンと、前記第２フローティングディフュージョンとを接続する第１接続トランジスタをさらに含む、請求項１に記載の固体撮像装置。
  4. 　複数の前記画素は、複数の前記第１接続トランジスタと、前記第２フローティングディフュージョンとを接続するＦＤ配線をさらに含む、請求項３に記載の固体撮像装置。
  5. 　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭ（metal-insulator-metal）である、請求項１に記載の固体撮像装置。
  6. 　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である、請求項１に記載の固体撮像装置。
  7. 　それぞれの前記排出トランジスタのドレインは、電源に接続される、請求項１に記載の固体撮像装置。
  8. 　前記第２リセットトランジスタは、複数の画素のうち、前記第１リセットトランジスタの共有によって生じるいずれかの空きスペースに配置される、請求項１に記載の固体撮像装置。
  9. 　それぞれの前記画素は、
    　前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、
    　それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される、
    　請求項５に記載の固体撮像装置。
  10. 　前記第２容量は、ＭＩＭである、請求項９に記載の固体撮像装置。
  11. 　それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む、請求項１０に記載の固体撮像装置。
  12. 　前記排出トランジスタは、グローバルシャッター動作における前記第１及び前記第２フローティングディフュージョンの電荷のリセット時に、前記第２容量と、前記光電変換部とを接続する、請求項１０に記載の固体撮像装置。
  13. 　前記第２接続トランジスタは、ローリングシャッター動作における読出し動作時に、前記第２容量と、前記第２フローティングディフュージョンとを接続する、請求項１１に記載の固体撮像装置。
  14. 　固体撮像装置を備える撮像装置であって、
    　前記固体撮像装置は、
    　複数の画素が２次元アレイ状に配列された画素アレイ部を備え、
    　それぞれの前記画素は、
    　光電変換により電荷を蓄積する光電変換部と、
    　前記光電変換の前に、前記光電変換部の電荷をリセットする排出トランジスタと、
    　前記光電変換によって前記光電変換部に蓄えられた電荷を転送する転送トランジスタと、
    　前記転送トランジスタにより転送された電荷を蓄える第１フローティングディフュージョンと、を含み、
    　複数の前記画素が、
    　前記第１フローティングディフュージョンから転送された電荷を蓄える第２フローティングディフュージョンと、
    　前記第１及び前記第２フローティングディフュージョンに蓄えられた電荷をリセットする第１リセットトランジスタと、
    　ｋＴＣノイズを低減する追加の容量である第１容量と、
    　前記第２フローティングディフュージョンと、前記第１容量とを接続する、第２リセットトランジスタと、を共有する、
    　撮像装置。
  15. 　前記第２リセットトランジスタは、前記第２フローティングディフュージョンに蓄えられた電荷のリセット時に前記第２フローティングディフュージョンと、前記第１容量とを接続する、請求項１４に記載の撮像装置。
  16. 　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続されるＭＩＭである、請求項１４に記載の撮像装置。
  17. 　前記第１容量は、前記第２リセットトランジスタのドレイン側に接続される配線容量または、ＭＯＳ容量である、請求項１４に記載の撮像装置。
  18. 　それぞれの前記画素は、
    　前記光電変換部から溢れた電荷を蓄える第２容量をさらに備え、
    　それぞれの前記排出トランジスタのドレインは、前記第２容量に接続される、
    　請求項１６に記載の撮像装置。
  19. 　前記第２容量は、ＭＩＭである、請求項１８に記載の撮像装置。
  20. 　それぞれの前記画素は、前記第２容量と、前記第２フローティングディフュージョンとを接続する第２接続トランジスタをさらに含む、請求項１９に記載の撮像装置。
PCT/JP2025/013534 2024-05-20 2025-04-02 固体撮像装置及び撮像装置 Pending WO2025243701A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024-082146 2024-05-20
JP2024082146 2024-05-20

Publications (1)

Publication Number Publication Date
WO2025243701A1 true WO2025243701A1 (ja) 2025-11-27

Family

ID=97795069

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/013534 Pending WO2025243701A1 (ja) 2024-05-20 2025-04-02 固体撮像装置及び撮像装置

Country Status (1)

Country Link
WO (1) WO2025243701A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017536780A (ja) * 2014-12-05 2017-12-07 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ フルウェルキャパシティ拡張のための画素読出しアーキテクチャ
JP2022116063A (ja) * 2015-09-07 2022-08-09 株式会社半導体エネルギー研究所 撮像装置、電子機器
WO2023002643A1 (ja) * 2021-07-19 2023-01-26 テックポイント インク 撮像素子及び撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017536780A (ja) * 2014-12-05 2017-12-07 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ フルウェルキャパシティ拡張のための画素読出しアーキテクチャ
JP2022116063A (ja) * 2015-09-07 2022-08-09 株式会社半導体エネルギー研究所 撮像装置、電子機器
WO2023002643A1 (ja) * 2021-07-19 2023-01-26 テックポイント インク 撮像素子及び撮像装置

Similar Documents

Publication Publication Date Title
US9961262B2 (en) Solid-state imaging device having a switchable conversion gain in the floating diffusion, method for driving solid-state imaging device, and electronic apparatus
JP5953028B2 (ja) 固体撮像装置、撮像装置、および信号読み出し方法
JP4582198B2 (ja) 固体撮像装置、撮像装置、固体撮像装置の駆動方法
KR101945052B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및 전자 기기
KR20060070470A (ko) 고체 촬상 장치 및 고체 촬상 장치의 구동 방법
WO2023002643A1 (ja) 撮像素子及び撮像装置
US8766160B2 (en) Solid-state imaging device and imaging device
CN103634538A (zh) 图像感测装置
JP5672363B2 (ja) 固体撮像素子およびカメラシステム
JP2025142286A (ja) 固体撮像素子及び撮像装置
WO2017085848A1 (ja) 固体撮像装置および撮像装置
JP6702371B2 (ja) 撮像素子及び撮像装置
JP7468594B2 (ja) 撮像素子及び撮像装置
WO2025243701A1 (ja) 固体撮像装置及び撮像装置
JP6053321B2 (ja) 固体撮像装置
JP6217338B2 (ja) 固体撮像素子及び撮像装置
JP6128776B2 (ja) 固体撮像装置、撮像装置、および信号読み出し方法
JP6256054B2 (ja) 固体撮像素子及び撮像装置
JP6375613B2 (ja) 固体撮像素子及び撮像装置
JP7160129B2 (ja) 撮像素子および撮像装置
JP7775320B2 (ja) 撮像素子、及び電子機器
JP5945463B2 (ja) 固体撮像装置
US20250324171A1 (en) Photoelectric conversion device and equipment
JP4840991B2 (ja) 光電変換装置及びその制御方法並びに撮像装置
JP6579186B2 (ja) 撮像素子及び撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25807435

Country of ref document: EP

Kind code of ref document: A1