WO2025220182A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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WO2025220182A1
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insulating film
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semiconductor device
field plate
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元伸 佐藤
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
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Definitions

  • Embodiments of the present invention relate to semiconductor devices and methods for manufacturing semiconductor devices.
  • Semiconductor elements such as transistors and diodes are used in circuits such as switching power supply circuits and inverter circuits. These semiconductor elements are required to have high breakdown voltage and low on-resistance. There is a trade-off between breakdown voltage and on-resistance that is determined by the element material.
  • semiconductor elements have achieved low on-resistance close to the limits of silicon, the primary element material.
  • a change in element material is necessary.
  • nitride semiconductors such as gallium nitride or aluminum gallium nitride as the element material for semiconductor elements, it is possible to improve the trade-off relationship determined by the element material. This makes it possible to dramatically increase the breakdown voltage and lower the on-resistance of semiconductor elements.
  • the problem that this invention aims to solve is to provide a highly reliable semiconductor device.
  • a semiconductor device includes a nitride semiconductor layer, a first insulating film provided on the nitride semiconductor layer, a first electrode located on the first insulating film and electrically connected to the nitride semiconductor layer, a second electrode located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, a third electrode having a first portion located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, and a second portion located on the first portion and having a length in a first direction in which the first electrode and second electrode are aligned longer than the length of the first portion in the first direction, a first field plate electrode electrically connected to the second electrode and extending toward the third electrode, a second insulating film located between the first electrode and the third electrode, and an insulating portion including the first insulating film and the second insulating film between the first portion side and the first field plate electrode side.
  • the first electrode is located between the second electrode and the third electrode, and the
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 1 is a schematic diagram of a semiconductor device according to an embodiment; 3 is a flowchart of a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2A to 2C are schematic diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • nitride semiconductor layer includes “GaN-based semiconductor.”
  • GaN-based semiconductor is a general term for semiconductors containing gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), and those with intermediate compositions.
  • undoped means that the impurity concentration is 2 ⁇ 10 16 cm -3 or less.
  • the first insulating film (gate insulating film) disposed on the nitride semiconductor layer; a first electrode (gate electrode) located on the first insulating film and electrically connected to the nitride semiconductor layer; a second electrode (source electrode) located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer; a third electrode (drain electrode) having a first portion located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, and a second portion located on the first portion and having a length in a first direction in which the first electrode and the second electrode are aligned that is longer than the length of the first portion in the first direction; a first field plate electrode electrically connected to the second electrode and extending toward the third electrode; a second insulating film (interlayer insulating film) located between the first electrode and the third electrode; and an insulating portion including the first insulating film and the second insulating film between the first portion side and the first field plate electrode side
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment.
  • the semiconductor device is, for example, a HEMT (High Electron Mobility Transistor) 100 that uses a GaN-based semiconductor.
  • FIG. 2 is a schematic view including the A-A' cross section of the semiconductor device 100 in FIG. 1.
  • FIG. 1 is a schematic view of the B-B' cross section of the semiconductor device 100 in FIG. 2.
  • HEMT 100 comprises a substrate 1A, a buffer layer 1B, a nitride semiconductor layer 1 including a channel layer 1C (first nitride semiconductor layer) and a barrier layer 1D (second nitride semiconductor layer), a gate insulating film (first insulating film) 2, a gate electrode (first electrode) 3, a gate field plate electrode (third field plate electrode) 4, a source electrode (second electrode) 5, a first source field plate electrode (first field plate electrode) 6, a second source field plate electrode (fourth field plate electrode) 7, a drain electrode (third electrode) 8, a drain field plate electrode (second field plate electrode) 9, and an interlayer insulating film (second insulating film) 10.
  • the substrate 1A is made of, for example, silicon (Si). Other than silicon, for example, sapphire (Al 2 O 3 ) or silicon carbide (SiC) can also be used.
  • a buffer layer 1B is provided on the substrate 1A.
  • the buffer layer 1B has a function of alleviating lattice mismatch between the substrate 1A and the channel layer 1C.
  • the buffer layer 1B is formed, for example, of a multilayer structure of aluminum gallium nitride (Al W Ga 1-W N (0 ⁇ W ⁇ 1)).
  • the channel layer 1C is provided on the buffer layer 1B.
  • the channel layer 1C is also referred to as an electron transit layer.
  • the channel layer 1C is, for example, undoped aluminum gallium nitride (Al x Ga 1- xN (0 ⁇ X ⁇ 1)). More specifically, it is, for example, undoped gallium nitride (GaN).
  • the thickness of the channel layer 1C is, for example, 0.1 ⁇ m or more and 10 ⁇ m or less. In the embodiment, the thickness refers to the length (height) of each member in the stacking direction (Y direction) of the channel layer 1C and the barrier layer 1D, including the channel layer 1C.
  • the barrier layer 1D is provided on the channel layer 1C.
  • the barrier layer 1D is also referred to as an electron supply layer.
  • the band gap of the barrier layer 1D is larger than the band gap of the channel layer 1C.
  • the barrier layer 1D is, for example, undoped aluminum gallium nitride (Al Y Ga 1-Y N (0 ⁇ Y ⁇ 1, X ⁇ Y)). More specifically, the barrier layer 1D is, for example, undoped Al 0.25 Ga 0.75 N.
  • the thickness of the barrier layer 1D is, for example, 2 nm to 100 nm.
  • a heterojunction interface is formed between the channel layer 1C and the barrier layer 1D.
  • a two-dimensional electron gas (2DEG) is formed at the heterojunction interface and becomes the carriers for the HEMT 100.
  • the gate insulating film 2 is provided between the source electrode 5 and the drain electrode 8.
  • the nitride semiconductor layer 1 and the gate insulating film 2 are stacked in the second direction.
  • the gate insulating film 2 is, for example, an oxide or a nitride.
  • the gate insulating film 2 is, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide, silicon oxynitride, or aluminum oxynitride.
  • the gate insulating film 2 is a dense insulating film.
  • the density of the gate insulating film 2 is preferably, for example, 2 g/cm 3 or more and 3.16 g/cm 3 or less.
  • the thickness of the gate insulating film 2 is, for example, 10 nm or more and 100 nm or less.
  • the gate electrode 3 is located on the gate insulating film 2 and is electrically connected to the nitride semiconductor layer 1.
  • the gate electrode 3 is electrically connected to the channel layer 1C and the barrier layer 1D.
  • the gate electrode 3 is connected to the barrier layer 1D, for example, via the gate insulating film 2.
  • the gate electrode 3 is provided between the source electrode 5 and the drain electrode 8.
  • the gate electrode 3 is an electrode having multiple fingers extending in the third direction (Z direction). Each of the comb-shaped fingers of the gate electrode 3 extends in the third direction and is aligned in the first direction (X direction).
  • the gate electrode 3 is an electrode provided on a gate insulating film 2 provided on the channel layer 1C and barrier layer 1D.
  • the gate electrode 3 is connected to the channel layer 1C and barrier layer 1D via the gate insulating film 2.
  • the gate electrode 3 is, for example, in direct contact with the gate insulating film 2.
  • the gate electrode 3 is provided between the source electrode 5 and the drain electrode 8 in the first direction.
  • a gate field plate electrode 4 is preferably provided on the gate electrode 3.
  • the third direction intersects with the first and second directions.
  • the first direction intersects with the third and second directions. It is preferable that the third direction is perpendicular to the plane formed by the first and second directions, the first direction is perpendicular to the plane formed by the third and second directions, and the second direction is perpendicular to the plane formed by the third and first directions.
  • the gate electrode 3 is made of, for example, titanium nitride (TiN).
  • a gate insulating film 2 is provided between the gate electrode 3 and the barrier layer 1D, making the semiconductor device 100 a MIS (Metal Insulator Semiconductor) type HEMT.
  • MIS Metal Insulator Semiconductor
  • the gate field plate electrode 4 is electrically and directly connected to the gate electrode 3.
  • the gate field plate electrode 4 is primarily made of, for example, aluminum.
  • the gate field plate electrode 4 includes, for example, a columnar portion in contact with the gate electrode 3 and a plate-shaped portion in contact with the columnar portion. The columnar portion is sandwiched between the plate-shaped portion and the gate electrode 3.
  • the width in the first direction of the plate-shaped portion of the gate field plate electrode 4 is preferably longer than the width in the first direction of the gate electrode 3.
  • the width in the first direction of the columnar portion of the gate field plate electrode 4 is preferably shorter than the width in the first direction of the gate electrode 3.
  • Another gate field plate electrode (not shown) can be provided that connects to the gate electrode 3.
  • the end face of the gate field plate electrode 4 (including an optional gate field plate electrode (not shown)) on the drain electrode 8 side is preferably located closer to the source electrode 5 in the first direction than the end face of the drain field plate electrode 9 on the source electrode 5 side.
  • the source electrode 5 is an electrode having multiple fingers extending in the third direction. Each of the comb-shaped fingers of the source electrode 5 extends in the third direction and is aligned in the first direction (X direction). For example, the fingers of the source electrode 5 are sandwiched between the fingers of the gate electrode 3.
  • the source electrode 5 is provided on the nitride semiconductor layer 1, and more specifically, on the channel layer 1C and barrier layer 1D. The source electrode 5 is electrically connected to the channel layer 1C and barrier layer 1D.
  • the source electrode 5 is, for example, a metal electrode.
  • the source electrode 5 is primarily made of aluminum and has an aluminum film containing 50 wt% or more of aluminum, or a laminated structure of titanium (Ti) and aluminum (Al). It is desirable for there to be ohmic contact between the source electrode 5 and the barrier layer 1D.
  • the cross section of the source electrode 5 on the element region is, for example, T-shaped.
  • the source electrode 5 includes, for example, a bottom portion that is a columnar portion in contact with the barrier layer 1D and an upper portion that is a plate-shaped portion in contact with the columnar portion.
  • the columnar portion is sandwiched between the plate-shaped portion and the barrier layer 1D.
  • the source electrode 5 preferably has a bottom portion and an upper portion whose lateral length is longer than the lateral length of the bottom portion.
  • the semiconductor device 100 preferably includes a first source field plate electrode 6.
  • the first source field plate electrode 6 is made primarily of, for example, aluminum. Providing a field plate electrode can reduce electric field concentration at the electrode.
  • the first source field plate electrode 6 is directly and electrically connected to the source electrode 5.
  • the cross section of the first source field plate electrode 6 on the element region is, for example, T-shaped.
  • the first source field plate electrode 6 includes, for example, a bottom portion that is a columnar portion in contact with the source electrode 5, and an upper portion that is a plate-shaped portion that is in contact with the columnar portion.
  • the columnar portion is sandwiched between the plate-shaped portion and the source electrode 5.
  • the width in the first direction of the plate-shaped portion of the first source field plate electrode 6 is preferably longer than the width in the first direction of the source electrode 5.
  • the width in the first direction of the columnar portion of the first source field plate electrode 6 is preferably shorter than the width in the first direction of the source electrode 5.
  • the end face of the first source field plate electrode 6 on the drain electrode 8 side is preferably located closer to the drain electrode 8 in the first direction than the end face of the gate electrode 3 on the drain electrode 8 side.
  • the semiconductor device 100 preferably includes a second source field plate electrode 7.
  • the second source field plate electrode 7 is made primarily of, for example, aluminum. Providing a field plate electrode can alleviate electric field concentration at the electrode.
  • the second source field plate electrode 7 is directly and electrically connected to the source electrode 5.
  • the end face of the second source field plate electrode 7 on the gate electrode 3 side is preferably located closer to the drain electrode 8 in the first direction than the end face of the gate electrode 3 on the drain electrode 8 side.
  • the drain electrode 8 is provided on the channel layer 1C and the barrier layer 1D.
  • the drain electrode 8 is electrically connected to the channel layer 1C and the barrier layer 1D.
  • the drain electrode 8 is in contact with, for example, the barrier layer 1D.
  • the drain electrode 8 is, for example, a metal electrode.
  • the drain electrode 8 has, for example, a layered structure of titanium (Ti) and aluminum (Al). It is desirable for there to be ohmic contact between the drain electrode 8 and the barrier layer 1D.
  • the cross section of the drain electrode 8 on the element region is, for example, T-shaped.
  • the drain electrode 8 includes, for example, a first portion 8a, which is a columnar portion in contact with the barrier layer 1D, and a second portion 8b, which is a plate-shaped portion in contact with the columnar portion.
  • the first portion 8a is electrically connected to the nitride semiconductor layer 1.
  • the second portion 8b is located on the first portion 8a, and the length in the first direction in which the gate electrode 3 and source electrode 5 are aligned is longer than the length of the first portion 8a in the first direction.
  • the first portion 8a is sandwiched between the second portion 8b and the barrier layer 1D. It is preferable that the first portion 8a and the second portion 8b are directly electrically connected.
  • the semiconductor device 100 preferably includes a drain field plate electrode 9.
  • the drain field plate electrode 9 is made primarily of, for example, aluminum. Providing a field plate electrode can reduce electric field concentration at the electrode.
  • the drain field plate electrode 9 is directly and electrically connected to the drain electrode 8.
  • the cross section of the drain field plate electrode 9 on the element region is, for example, T-shaped.
  • the drain field plate electrode 9 includes, for example, a third portion 9a, which is a columnar portion in contact with the drain electrode 8, and a fourth portion 9b, which is a plate-shaped portion.
  • the third portion 9a is sandwiched between the fourth portion 9b and the drain electrode 8.
  • the length in the first direction of the fourth portion 9b of the drain field plate electrode 9 is preferably longer than the length in the first direction of the second portion 8b of the drain electrode 8.
  • the end face of the drain field plate electrode 9 on the side of the first source field plate electrode 6 is preferably located closer to the gate electrode 3 in the first direction than the end face of the drain electrode 8 on the side of the gate electrode 3.
  • the drain field plate electrode 9 has a single T-shaped structure, but it can also be a multi-stage field plate electrode in which T-shaped members are stacked in the second direction.
  • the columnar portion of the top stage is referred to as the fourth part 9a.
  • the plate-shaped portion of the top stage is referred to as the fourth part 9b.
  • the distance between the source electrode 5 and the drain electrode 8 (the distance between the ends of the source electrode 5 and the drain electrode 8) is, for example, 5 ⁇ m or more and 30 ⁇ m or less.
  • the interlayer insulating film 10 is, for example, an oxide or a nitride.
  • the interlayer insulating film 10 is, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), or a high-dielectric-constant (high-k) material. Examples of high-k materials include hafnium oxide (HfO 2 ).
  • the interlayer insulating film 10 is preferably a multilayer insulating film. When the interlayer insulating film 10 is a multilayer insulating film, the insulating films in each layer may be different types of insulating films.
  • Each insulating film constituting the interlayer insulating film 10 is preferably independently selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxynitride (SiON).
  • the interlayer insulating film 10 is preferably in direct contact with the side surface of the drain electrode 8.
  • the interlayer insulating film 10 is preferably in direct contact with the side surface of the drain field plate electrode 9.
  • the insulating section 20, which includes the gate insulating film 2 and the interlayer insulating film between the first section 8a and the first source field plate electrode 6, preferably has a first region 11 containing anions.
  • the insulating section 20, which includes the gate insulating film 2 and the interlayer insulating film between the second section 8b side and the gate insulating film 2 side, preferably has a first region 11 containing anions.
  • the insulating section 20, which includes the gate insulating film 2 and the interlayer insulating film between the first section 8a and the first source field plate electrode 6, and which includes the gate insulating film 2 and the interlayer insulating film between the second section 8b and the gate insulating film 2, preferably has a first region 20 containing anions.
  • the first region 11 is, for example, a region doped with anions.
  • the insulating portion 20 may extend in the second direction beyond the range shown in FIG. 1.
  • the insulating portion 20 is a region within the insulating film in the semiconductor device 100.
  • the first region 11 preferably extends in the third direction.
  • the first region 11 exists in the element region, and may also exist in the element isolation region.
  • the first region 11 is preferably provided around the drain electrode 8 sandwiched between the finger portions of the gate electrodes 3 aligned in the first direction.
  • a first region 11 may be included in the region in the gate insulating film 2.
  • any description of the first region 11 in the interlayer insulating film 10 can be replaced with a description of the first region 11 in the gate insulating film 2.
  • the anions contained in the first region 11 are preferably halogen elements.
  • the anions contained in the first region 11 are preferably ions of one or more elements selected from the group consisting of F, Cl, Br, and I.
  • the anion concentration (halogen element concentration) contained in the first region 11 is preferably equal to or lower than the carrier concentration of the two-dimensional electron gas.
  • the anion concentration (halogen element concentration) contained in the first region 11 is, for example, preferably 4 ⁇ 10 16 [/cm 3 ] or more and 8 ⁇ 10 17 [/cm 3 ] or less, more preferably 8 ⁇ 10 16 [/cm 3 ] or more and 8 ⁇ 10 17 [/cm 3 ] or less, and even more preferably 4 ⁇ 10 17 [/cm 3 ] or more and 8 ⁇ 10 17 [/cm 3 ] or less.
  • the first region 11 is preferably in direct contact with the drain electrode 8.
  • the first region 11 is preferably not in direct contact with the gate electrode 3 or the source electrode 5.
  • the elemental types and elemental concentrations (ion concentrations) of semiconductor layers and semiconductor regions can be measured, for example, using SIMS (Secondary Ion Mass Spectrometry) and EDX (Energy Dispersive X-ray Spectroscopy). Furthermore, the relative levels of elemental concentrations can be determined, for example, from the carrier concentration determined using SCM (Scanning Capacitance Microscopy). Furthermore, the depth, thickness, width, spacing, and other distances of impurity regions can be determined, for example, using SIMS. Furthermore, the depth, thickness, width, spacing, and other distances of impurity regions can also be determined, for example, from comparative images of SCM images and atom probe images.
  • the first region 11 preferably extends from the drain electrode 8 side to the gate electrode 3 side.
  • the end of the first region 11 on the gate electrode 3 side is preferably located closer to the drain electrode 8 in the first direction than the end face of the first source field plate electrode 6 on the drain electrode 8 side.
  • FIG. 3 shows a partial schematic diagram of the area around the drain electrode 8.
  • the range of the first region 11 shown in FIG. 3 is wider than the range of the first region 11 in FIG. 1.
  • Negatively charging the interlayer insulating film 10 and/or gate insulating film 2 around the drain electrode 8 reduces current collapse. Reducing current collapse suppresses an increase in on-resistance over time, improving the reliability of the semiconductor device 100. From the perspective of reducing current collapse, it is preferable that the first region 11 be included in the interlayer insulating film 10.
  • the distance d2 in the first direction from the end face of the second portion 8b facing the gate electrode 3 to the end of the first region 11 facing the gate electrode 3 is preferably greater than 0 ⁇ m and less than d1, more preferably 0.2 ⁇ m or greater but less than d1, and even more preferably 0.2 ⁇ m or greater but less than (d1)/2.
  • the distance d2 in the first direction from the end face of the second portion 8b facing the gate electrode 3 to the end of the first region 11 facing the gate electrode 3 is preferably longer than d5 and less than d1, more preferably d5 + 0.2 ⁇ m (the length obtained by adding 0.2 ⁇ m to d5) or less than d1 - 0.2 ⁇ m (the length obtained by subtracting 0.2 ⁇ m from d1), and even more preferably d5 + 0.2 ⁇ m or more and (d1)/2 or less.
  • the distance in the first direction from the end face of the second portion 8b of the drain electrode 8 facing the gate electrode 3 to the end face of the third portion 9a facing the gate electrode 3 is d6 (the distance between A and G in Figure 3)
  • the first region 11 preferably contacts the corner of the second portion 8b on the gate electrode 3 side, facing the gate insulating film 2, and more preferably covers the corner.
  • the first region 11 is preferably included in the interlayer insulating film 10 that covers the corner of the second portion 8b on the gate electrode 3 side, facing the gate insulating film 2.
  • the first region 11 preferably contacts the corner of the fourth portion 9b on the gate electrode 3 side, facing the gate insulating film 2, and more preferably covers the corner.
  • the first region 11 is preferably included in the interlayer insulating film 10 that covers the corner of the fourth portion 9b on the gate electrode 3 side, facing the gate insulating film 2.
  • the anion concentration in the first region 11 may be graded in the first direction.
  • the anion concentration in the first region 11 may be graded in the first direction so that it is higher on the drain electrode 8 side and thinner on the gate electrode 3 side.
  • the anion concentration in the first region 11 may be graded so that it is higher in the corner region on the gate insulating film 2 side of the surface of the second portion 8b facing the gate electrode 3, and lower on the gate electrode 3 side or the first portion 8a side.
  • the anion concentration in the first region 11 may be graded so that it is higher in the corner region on the gate insulating film 2 side of the surface of the fourth portion 9b facing the gate electrode 3, and lower on the gate electrode 3 side or the third portion 9a side.
  • the first region 11 preferably extends from the gate insulating film 2 side to the drain field plate electrode 9 side.
  • the end of the first region 11 on the drain field plate electrode 9 side in the second direction is preferably located closer to the drain field plate electrode 9 than the end face of the second portion 8b on the gate insulating film 2 side.
  • the first region 11 is included in the region in the interlayer insulating film 10 between the second portion 8b side and the gate insulating film 2 side.
  • FIG. 4 shows a partial schematic diagram of the area around the drain electrode 8.
  • the range of the first region 11 shown in FIG. 4 is wider than the range of the first region 11 in FIG. 1.
  • Negatively charging the interlayer insulating film 10 around the drain electrode 8 reduces current collapse. Reducing current collapse suppresses the increase in on-resistance over time, improving the reliability of the semiconductor device 100.
  • the distance in the second direction from the end face of the second portion 8b of the drain electrode 8 facing the gate insulating film 2 to the end face of the gate insulating film 2 facing the drain electrode 8 is d8 (the J-K distance in FIG. 4)
  • the distance d9 in the second direction from the end face of the second portion 8b facing the gate insulating film 2 to the end face of the first region 11 facing the gate insulating film 2 is d8 (the J-K distance in FIG. 4)
  • 3) is preferably greater than 0 nm and less than d8 (or less than d8), more preferably greater than 0 nm and less than d8 - 20 nm (the distance obtained by subtracting 20 nm from d8), and even more preferably greater than 0 nm and less than (d8)/2 (or less than (d8)/2).
  • the distance in the second direction from the end face of the second portion 8b of the drain electrode 8 facing the gate insulating film 2 to the end face of the second portion 8b of the drain electrode 8 facing the drain field plate electrode 9 is d10 (the J-M distance in FIG. 4)
  • the distance d11 in the second direction from the end face of the second portion 8b facing the gate insulating film 2 to the end of the first region 11 facing the drain field plate electrode 9 is the J-N distance in FIG.
  • d11 (the J-N distance in FIG. 3) can be set to d10 or less.
  • d12 the J-P distance in Figure 4
  • d11 the J-N distance in Figure 3
  • d11 (the distance between J and N in Figure 3) is preferably equal to or greater than d13, and more preferably equal to or greater than d13 and equal to or less than d13 + 5 ⁇ m (the length of d13 plus 5 ⁇ m).
  • the first region 11 is included in the gate insulating film 2. It is preferable that the first region 11 is included in the interlayer insulating film 10, or that the first region 11 is included in both the interlayer insulating film 10 and the gate insulating film 2.
  • the first region 11 When the first region 11 is included in the gate insulating film 2, it is preferable that the first region 11 be included within the region from the surface of the gate insulating film 2 on the barrier layer 1D side in the second direction to the end face of the second portion 8b of the drain electrode 8 on the gate insulating film 2 side.
  • the first region 11 When the first region 11 is included in the gate insulating film 2, it is preferable that the first region 11 be included within a region extending from a position halfway through the thickness of the gate insulating film 2 from the surface of the gate insulating film 2 facing the interlayer insulating film 10 in the second direction to the end face of the second portion 8b of the drain electrode 8 facing the gate insulating film 2.
  • the anion concentration in the first region 11 may be graded in the second direction.
  • the anion concentration in the first region 11 may be graded in the second direction so that it is thinner on the gate insulating film 2 side.
  • the anion concentration in the first region 11 may be graded so that it is higher on the surface side of the second portion 8b facing the gate insulating film 2 and lower on the gate insulating film 2 side.
  • the anion concentration in the first region 11 included in the gate insulating film 2 may be graded in the second direction.
  • the anion concentration in the first region 11 included in the gate insulating film 2 may be graded in the second direction so that it is higher on the drain electrode 8 side and lower on the barrier layer 1D side.
  • the gate insulating film 2 and barrier layer 1D below the drain electrode 8 may contain anions.
  • the concentration of anions contained in the interlayer insulating film 10 and barrier layer 1D is preferably 0% or more and 30% or less of the average anion concentration in the first region 11.
  • the semiconductor device 100 can be a normally-off type HEMT.
  • Figure 5 shows a schematic diagram of a normally-off type semiconductor device 101 as a modification of the first embodiment.
  • the semiconductor device 101 has a p-type GaN film 12 between the gate electrode 3 and the gate insulating film 2. Even in a normally-off type HEMT, providing a first region 11 makes it possible to obtain a semiconductor device with excellent reliability.
  • the first region 11 of the semiconductor device 101 is included in the gate insulating film 2, but not in the interlayer insulating film 10.
  • Figure 5 is a schematic diagram of the C-C' cross section of the semiconductor device 100 in Figure 2.
  • the semiconductor device 100 can be a normally-off type HEMT.
  • Figure 6 shows a schematic diagram of a normally-off type semiconductor device 102 as a modification of the first embodiment. A recess is provided in the barrier layer 1D of the semiconductor device 102, and the gate electrode 3 is connected to the channel layer 1C via the gate insulating film 2. Even in a normally-off type HEMT, providing a first region 11 makes it possible to obtain a semiconductor device with excellent reliability. The first region 11 of the semiconductor device 101 is included in the gate insulating film 2 and the interlayer insulating film 10.
  • Figure 6 is a schematic diagram of the C-C' cross section of the semiconductor device 100 of Figure 2.
  • the semiconductor device 103 shown in the schematic diagram of FIG. 7 includes a third insulating film 10A, a fourth insulating film 10B, and a fifth insulating film 10C as the interlayer insulating film 10.
  • the fourth insulating film 10B is located between the third insulating film 10A and the fifth insulating film 10C.
  • the surface of the third insulating film 10A opposite the gate insulating film 2 is in direct contact with the second portion 8b of the drain electrode 8.
  • the fifth insulating film 10C is an interlayer insulating film between the first field plate electrode 6 and the drain field plate electrode 9.
  • FIG. 1 The method for manufacturing semiconductor device 103 will be described using an example in which third insulating film 10A includes first region 11.
  • Figure 8 shows a flowchart of the method for manufacturing semiconductor device 103.
  • the method for manufacturing semiconductor device 103 will be described with reference to the schematic diagrams of Figures 9 to 15.
  • the schematic diagrams of Figures 9 to 15 show a portion of semiconductor device 104.
  • the method for manufacturing the semiconductor device 103 includes the steps of: (S01) implanting anions into the gate insulating film 2 on the nitride semiconductor layer 1 and/or the third insulating film 10A on the gate insulating film 2 to form anion-implanted regions; (S02) opening the gate insulating film 2 and third insulating film 10A in the anion-implanted regions; and (S03) forming the drain electrode 8 in the opened portions of the gate insulating film 2 and third insulating film 10A.
  • FIG. 9 is a schematic diagram of a component having a gate insulating film 2 provided on a nitride semiconductor layer 1 and a third insulating film 10Aa provided on the gate insulating film 2.
  • a step (S01) of ion-implanting anions into the gate insulating film 2 on the nitride semiconductor layer 1 and/or the third insulating film 10Aa on the gate insulating film 2 to form an anion-implanted region is performed, resulting in the component shown in the schematic diagram of FIG. 10.
  • a mask with an opening corresponding to the region where the first region 11 is to be formed is formed on the component of FIG.
  • the component shown in the schematic diagram of FIG. 10 includes anion-implanted region 11.
  • the implantation depth can be adjusted by adjusting the ion concentration acceleration voltage. Oblique ion implantation can create a concentration difference between the first and second directions.
  • the anion-implanted region 11 becomes the first region 11.
  • the concentration of anions on the gate insulating film 2 side of the first region 11 present in the third insulating film 10A is preferably lower than the concentration of anions on the fourth insulating film 10B side of the first region 11 present in the third insulating film 10A.
  • anions are implanted into the region where the drain electrode 8 will be formed, but ions are not implanted into the regions where the gate electrode 3 and source electrode 5 will be formed.
  • the third insulating film 10A and gate insulating film 2 are opened in the area where the drain electrode 8 will be formed, to obtain the component shown in the schematic diagram of FIG. 11.
  • the component shown in the schematic diagram of FIG. 10 is subjected to a step (S02) of opening the gate insulating film 2 and third insulating film 10A in the region 11 where anions have been implanted, to obtain the component shown in the schematic diagram of FIG. 11.
  • a drain electrode 8 is formed to obtain the component shown in the schematic diagram of FIG. 12.
  • the component shown in the schematic diagram of FIG. 11 is subjected to a step (S03) of forming a drain electrode 8 in the open portion of the gate insulating film 2 and the third insulating film 10A to obtain the component shown in the schematic diagram of FIG. 12.
  • regions 11 into which anions have been implanted are included on both sides of the drain electrode 8.
  • a fourth insulating film 10B, a field plate electrode, and a fifth insulating film 10C are formed, and the semiconductor device 103 can be obtained.
  • the step (S01) of implanting anions into the gate insulating film 2 on the nitride semiconductor layer 1 and/or the third insulating film 10A on the gate insulating film 2 to form an anion-implanted region can be performed multiple times. For example, ion implantation is performed on a member having a gate insulating film 2 formed on the nitride semiconductor layer 1 as shown in the schematic diagram of FIG. 13, and a third insulating film 10A is formed on the gate insulating film 2 implanted with anions, thereby obtaining the member shown in the schematic diagram of FIG. 14. Next, ion implantation is performed on the third insulating film 10A to obtain the member shown in the schematic diagram of FIG. 15.
  • step (S02) of opening the gate insulating film 2 and third insulating film 10A in the anion-implanted region and the step (S03) of forming a drain electrode 8 in the opened portion are performed to obtain the semiconductor device 103.
  • the region and concentration of ions implanted can be controlled more precisely than if a single ion implantation process were performed.
  • FIG. 16 is a schematic diagram of a semiconductor device 104 that is a modified example of the second embodiment.
  • the interlayer insulating film 10 of the semiconductor device 104 includes third insulating film 10Aa, third insulating film 10Ab, fourth insulating film 10B, and fifth insulating film 10C. Starting from the gate insulating film 2 side, third insulating film 10Aa, third insulating film 10Ab, fourth insulating film 10B, and fifth insulating film 10C are stacked in this order. A portion of the gate electrode 3 extends on the third insulating film 10Ab. The surface of the third insulating film 10Aa facing the gate insulating film 2 is in direct contact with the gate insulating film 2.
  • FIG. 16 is a schematic diagram of the C-C' cross section of the semiconductor device 100 of FIG. 2.
  • the third insulating film 10Aa is located closer to the gate insulating film 2 than the third insulating film 10Ab.
  • the third insulating film 10Aa and the third insulating film 10Ab of the semiconductor device 104 in FIG. 16 are formed by dividing the third insulating film 10A in FIG. 7.
  • the third insulating film 10Aa can be referred to as the 3a insulating film 10Aa
  • the third insulating film 10Ab can be referred to as the 3b insulating film 10Ab.
  • the third insulating film 10Aa is an interlayer insulating film between the gate electrode 3, source electrode 5, drain electrode 8, second source field plate electrode 7, first source field plate electrode, and drain field plate electrode.
  • the third insulating film 10Ab is an interlayer insulating film between the gate electrode 3, gate field plate electrode 4, source electrode 5, drain electrode 8, second source field plate electrode 7, first source field plate electrode, and drain field plate electrode.
  • the average concentration of anions included in the first region 11 in the third insulating film 10Aa is lower than the average concentration of anions included in the first region 11 in the third insulating film 10Ab. From the perspective of reducing the increase in Ron around the drain electrode 8, it is preferable that the anion concentration on the third insulating film 10Aa side is low and the anion concentration on the third insulating film 10Ab side is high.
  • FIG. 17 shows a flowchart of the method for manufacturing semiconductor device 103.
  • the method for manufacturing semiconductor device 104 will be described with reference to the schematic diagrams of Figures 18 to 23.
  • the schematic diagrams of Figures 18 to 23 show a portion of semiconductor device 104.
  • the method for manufacturing the semiconductor device 104 includes the steps of: implanting anions into the gate insulating film 2 on the nitride semiconductor layer 1 and/or the third insulating film 10Ab on the gate insulating film 2 to form anion-implanted regions (S01); opening the gate insulating film 2 and the third insulating film 10Ab in the anion-implanted regions (S02); forming a drain electrode 8 in the opened portions of the gate insulating film 2 and the third insulating film 10Ab (S03); forming a fourth insulating film 10B on the drain electrode 8 (S04); implanting anions into the fourth insulating film 10B on the drain electrode 8 (S05); opening the fourth insulating film 10B into which the anions have been implanted (S06); and forming a drain field plate electrode in the opened portion of the fourth insulating film 10B (S07).
  • FIG. 17 is a schematic diagram of a component having a gate insulating film 2 provided on a nitride semiconductor layer 1, a third insulating film 10Aa provided on the gate insulating film 2, and a third insulating film 10Ab provided on the third insulating film 10Aa.
  • a step (S01) is performed in which anions are implanted into the gate insulating film 2 on the nitride semiconductor layer 1 and/or the third insulating film 3Aa (third insulating film 10Ab, or third insulating film 10Aa and third insulating film 10Ab) on the gate insulating film 2 to form an anion-implanted region, thereby obtaining the component shown in the schematic diagram of FIG. 18.
  • a mask with an opening corresponding to the desired region for forming the first region 11 is formed on the component of FIG. 17, and anions are implanted into the third insulating film 10Ab to obtain the component shown in the schematic diagram of FIG. 18.
  • the component shown in the schematic diagram of FIG. 18 includes anion-implanted region 11.
  • the implantation depth can be adjusted by adjusting the ion concentration acceleration voltage. Oblique ion implantation can create a concentration difference between the first and second directions.
  • ions may also be implanted into the third insulating film 10Aa, or ions may not be implanted into the third insulating film 10Aa.
  • anions are implanted into the region where the drain electrode 8 is to be formed, but ion implantation is not performed into the region where the gate electrode 3 and source electrode 5 are to be formed on the nitride semiconductor layer 1.
  • openings are made in the gate insulating film 2, third insulating film 10Aa, and third insulating film 10Ab in the area where the drain electrode 8 will be formed, to obtain the component shown in the schematic diagram of FIG. 19.
  • a step (S02) of openings is made in the gate insulating film 2, third insulating film 10Aa, and third insulating film 10Ab in the region 11 where anions have been implanted in the component shown in the schematic diagram of FIG. 18, to obtain the component shown in the schematic diagram of FIG. 19.
  • a drain electrode 8 is formed to obtain the component shown in the schematic diagram of Figure 20.
  • a step (S03) of forming a drain electrode 8 in the opened portion is carried out to obtain the component shown in the schematic diagram of Figure 20.
  • regions 11 into which anions have been implanted are included on both sides of the drain electrode 8.
  • a fourth insulating film 10B is formed to obtain the component shown in the schematic diagram of FIG. 21.
  • a step (S04) of forming a fourth insulating film 10B on the drain electrode 8 is performed to obtain the component shown in the schematic diagram of FIG. 21.
  • anions are formed in the fourth insulating film 10B to obtain the component shown in the schematic diagram of FIG. 22.
  • a step (S05) of ion-implanting anions into the fourth insulating film 10B on the drain electrode 8 is performed to obtain the component shown in the schematic diagram of FIG. 22.
  • the distance in the first direction of the region 11 into which anions are implanted formed in the third insulating film 10Ab and the distance in the first direction of the region 11 into which anions are implanted formed in the fourth insulating film 10B may be the same or different.
  • a field plate electrode is formed to obtain the component shown in the schematic diagram of Figure 23.
  • Semiconductor device 103 can be obtained.
  • a step (S06) of opening fourth insulating film 10B into which anions have been implanted, and a step (S07) of forming a drain field plate electrode in the opened portion of fourth insulating film 10B are performed to obtain the component shown in the schematic diagram of Figure 23.
  • Further steps such as forming fifth insulating film 10C are performed to obtain semiconductor device 104.
  • the semiconductor device manufacturing method of the embodiment it is possible to selectively inject anions around the drain electrode 8, and optionally around the drain field plate electrode 9, to form the first region 11.
  • anions around the drain electrode 8, and optionally around the drain field plate electrode 9 By forming the first region 11 in a suitable area depending on the design of the semiconductor device, current collapse can be reduced, contributing to improved reliability of the semiconductor device.
  • Technical proposal 1 a nitride semiconductor layer; a first insulating film provided on the nitride semiconductor layer; a first electrode located on the first insulating film and electrically connected to the nitride semiconductor layer; a second electrode located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer; a third electrode having a first portion located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, and a second portion located on the first portion and having a length in a first direction in which the first electrode and the second electrode are aligned longer than a length in the first direction of the first portion; a first field plate electrode electrically connected to the second electrode and extending in a direction toward the third electrode; a second insulating film located between the first electrode and the third electrode; an insulating portion including the first insulating film and the second insulating film between the first portion side and the first field plate electrode side; Equipped with the first
  • Technical plan 2 The semiconductor device according to Technical Solution 1, wherein the anions contained in the first region are ions of one or more elements selected from the group consisting of F, Cl, Br, and I.
  • Technical plan 3 The semiconductor device according to Technical Scheme 1 or 2, wherein the concentration of anions contained in the first region is 4 ⁇ 10 16 [/cm 3 ] or more and 8 ⁇ 10 17 [/cm 3 ] or less.
  • Technical plan 4 the first region extends from the third electrode side to the first electrode side, A semiconductor device according to any one of technical proposals 1 to 4, wherein the end of the first region on the electrode 3 side is located closer to the third electrode in the first direction than the end face of the first field plate electrode on the third electrode side.
  • Technical plan 5 6.
  • a semiconductor device according to any one of technical proposals 1 to 5, wherein when a distance in the first direction from an end face of the second portion of the third electrode on the first electrode side to an end face of the first field plate electrode on the third electrode side is d1, a distance in the first direction from the end face of the second portion on the first electrode side to an end of the first region on the first electrode side is longer than 0 ⁇ m and less than d1.
  • Technical plan 6 a nitride semiconductor layer; a first insulating film provided on the nitride semiconductor layer; a first electrode located on the first insulating film and electrically connected to the nitride semiconductor layer; a second electrode located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer; a third electrode having a first portion located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, and a second portion located on the first portion and having a length in a first direction in which the first electrode and the second electrode are aligned longer than a length in the first direction of the first portion; a first field plate electrode electrically connected to the second electrode and extending in a direction toward the third electrode; a second insulating film located between the first electrode and the third electrode; an insulating portion including the first insulating film and the second insulating film between the second portion side and the first insulating film side; Equipped with the first direction is a direction in which the first
  • Technical plan 7 a second field plate electrode on the third electrode; the third electrode and the second field plate electrode are stacked in a second direction; the first region extends from the first insulating film side to the second field plate electrode side,
  • the semiconductor device according to Technical Solution 6 wherein an end of the first region on the second field plate electrode side in the second direction is located closer to the second field plate electrode than an end face of the second portion on the first insulating film side.
  • Technical plan 8 The semiconductor device according to Technical Solution 6 or 7, wherein the first region is included in a region in the second insulating film between the second portion side and the first insulating film side.
  • Technical plan 9 The semiconductor device described in Technical Proposal 7, wherein when the distance in the second direction from the end face of the second part of the third electrode on the first insulating film side to the end face of the first insulating film on the third electrode side is d8, the distance in the second direction from the end face of the second part on the first insulating film side to the end of the first region on the first insulating film side is greater than 0 ⁇ m and less than or equal to d8.
  • Technical proposal 10 9 9.
  • a nitride semiconductor layer a first insulating film provided on the nitride semiconductor layer; a first electrode located on the first insulating film and electrically connected to the nitride semiconductor layer; a second electrode located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer; a third electrode having a first portion located on the nitride semiconductor layer and electrically connected to the nitride semiconductor layer, and a second portion located on the first portion and having a length in a first direction in which the first electrode and the second electrode are aligned longer than a length in the first direction of the first portion; a first field plate electrode electrically connected to the second electrode and extending in a direction toward the third electrode; a second insulating film located between the first electrode and the third electrode; an insulating portion including the first insulating film and the third insulating film between the first portion side and the first field plate electrode side; Equipped with the first direction is a direction in which the first electrode and
  • Technical proposal 12 A semiconductor device as described in Technical Proposal 11, wherein the surface of the third insulating film opposite to the first insulating film side is in direct contact with the second portion of the third electrode, or the surface of the third insulating film on the first insulating film side is in direct contact with the first insulating film.
  • Technical proposal 13 a second field plate electrode on the third electrode and electrically connected to the third electrode; a fourth insulating film on the third insulating film, the fourth insulating film being an interlayer insulating film for the second field plate electrode; The semiconductor device according to Technical Solution 11 or 12, wherein the first region is also included in the fourth insulating film.
  • Technical proposal 14 A semiconductor device according to technical proposal 13, wherein the concentration of anions on the first insulating film side of the first region present in the third insulating film is lower than the concentration of anions on the fourth insulating film side of the first region present in the third insulating film.
  • Technical proposal 15 A semiconductor device described in any one of technical proposals 11 to 14, wherein the first region is included in the second insulating film that covers the corner of the second part on the first electrode side and the first insulating film side.
  • Technical proposal 16 a step of implanting anions into a first insulating film on the nitride semiconductor layer and/or a third insulating film on the first insulating film to form a region into which the anions are implanted; forming openings in the first insulating film and the third insulating film in the regions where the anions are implanted; and forming a drain electrode in the opening of the first insulating film and the third insulating film.
  • Technical proposal 17 forming a fourth insulating film on the third electrode; implanting anions into the fourth insulating film on the third electrode; forming an opening in the fourth insulating film into which the anions have been implanted;
  • the method for manufacturing a semiconductor device according to Technical Solution 16 further comprising the step of forming a second field plate electrode in the opened portion of the fourth insulating film.
  • Technical proposal 18 18.
  • the method for manufacturing a semiconductor device according to Technical Scheme 16 or 17, wherein the anions are ions of one or more elements selected from the group consisting of F, Cl, Br, and I.
  • Technical proposal 19 19.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層上に設けられた第１絶縁膜と、第１絶縁膜の上に位置し、窒化物半導体層と電気的に接続した第１電極と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第２電極と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第１部と、第１部上に位置し、第１電極と第２電極が並ぶ第１方向の長さが第１部の第１方向の長さよりも長い第２部とを有する第３電極と、第２電極と電気的に接続され、第３電極方向に延びる第１フィールドプレート電極と、第１電極と第３電極の間に位置する第２絶縁膜と、第１部側から第１フィールドプレート電極側までの間の第１絶縁膜と第２絶縁膜を含む絶縁部と、を備える。第１電極は、第２電極と第３電極の間に位置し、絶縁部は陰イオンを含む第１領域を有する。

Description

半導体装置及び半導体装置の製造方法
　本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
　スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
　技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムや窒化アルミニウムガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
特開２０１７－０９２０８３号公報
　本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することにある。
　実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層上に設けられた第１絶縁膜と、第１絶縁膜の上に位置し、窒化物半導体層と電気的に接続した第１電極と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第２電極と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第１部と、第１部上に位置し、第１電極と第２電極が並ぶ第１方向の長さが第１部の第１方向の長さよりも長い第２部とを有する第３電極と、第２電極と電気的に接続され、第３電極方向に延びる第１フィールドプレート電極と、第１電極と第３電極の間に位置する第２絶縁膜と、第１部側から第１フィールドプレート電極側までの間の第１絶縁膜と第２絶縁膜を含む絶縁部と、を備える。第１電極は、第２電極と第３電極の間に位置し、絶縁部は陰イオンを含む第１領域を有する。
実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の製造方法のフローチャート。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の製造方法のフローチャート。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。 実施形態の半導体装置の製造方法の模式図。
　以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
　本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
　本明細書中、「アンドープ」とは、不純物濃度が２×１０１６ｃｍ－３以下であることを意味する。
　本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
　第１実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層上に設けられた第１絶縁膜（ゲート絶縁膜）と、第１絶縁膜の上に位置し、窒化物半導体層と電気的に接続した第１電極（ゲート電極）と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第２電極（ソース電極）と、窒化物半導体層の上に位置し、窒化物半導体層に電気的に接続された第１部と、第１部上に位置し、第１電極と第２電極が並ぶ第１方向の長さが第１部の第１方向の長さよりも長い第２部とを有する第３電極（ドレイン電極）と、第２電極と電気的に接続され、第３電極方向に延びる第１フィールドプレート電極と、第１電極と第３電極の間に位置する第２絶縁膜（層間絶縁膜）と、第１部側から第１フィールドプレート電極側までの間の第１絶縁膜と第２絶縁膜を含む絶縁部と、を備える。
第１実施形態の変形例を含む実施形態においては、変更や付加された構成の一部又は全部を他の実施形態に採用することが出来る。
　図１は、第１実施形態の半導体装置の断面模式図である。半導体装置は、例えば、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）１００である。図２は、図１の半導体装置１００のＡ－Ａ’断面を含む模式図である。図１は、図２の半導体装置１００のＢ－Ｂ’断面の模式図である。
　ＨＥＭＴ１００は、基板１Ａ、バッファ層１Ｂ、チャネル層１Ｃ（第１窒化物半導体層）及びバリア層１Ｄ（第２窒化物半導体層）を含む窒化物半導体層１、ゲート絶縁膜（第１絶縁膜）２、ゲート電極（第１電極）３、ゲートフィールドプレート電極（第３フィールドプレート電極）４、ソース電極（第２電極）５、第１ソースフィールドプレート電極（第１フィールドプレート電極）６、第２ソースフィールドプレート電極（第４フィールドプレート電極）７、ドレイン電極（第３電極）８、ドレインフィールドプレート電極（第２フィールドプレート電極）９及び層間絶縁膜（第２絶縁膜）１０を備える。
　基板１Ａは、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
　基板１Ａ上に、バッファ層１Ｂが設けられる。バッファ層１Ｂは、基板１Ａとチャネル層１Ｃとの間の格子不整合を緩和する機能を備える。バッファ層１Ｂは、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
　チャネル層１Ｃは、バッファ層１Ｂ上に設けられる。チャネル層１Ｃは電子走行層とも称される。チャネル層１Ｃは、例えば、アンドープの窒化アルミウムガリウム（ＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１））である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層１Ｃの厚さは、例えば、０．１［μｍ］以上１０［μｍ］以下である。実施形態において厚さは、チャネル層１Ｃを含めチャネル層１Ｃとバリア層１Ｄの積層方向（Ｙ方向）における各部材の長さ（高さ）である。
　バリア層１Ｄは、チャネル層１Ｃ上に設けられる。バリア層１Ｄは電子供給層とも称される。バリア層１Ｄのバンドギャップは、チャネル層１Ｃのバンドギャップよりも大きい。バリア層１Ｄは、例えば、アンドープの窒化アルミウムガリウム（ＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１Ｄの厚さは、例えば、２ｎｍ以上１００ｎｍ以下である。
　チャネル層１Ｃとバリア層１Ｄとの間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されＨＥＭＴ１００のキャリアとなる。
　ゲート絶縁膜２は、ソース電極５とドレイン電極８の間に設けられている。窒化物半導体層１とゲート絶縁膜２は、第２方向に積層している。ゲート絶縁膜２は、例えば、酸化物又は窒化物である。ゲート絶縁膜２は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。ゲート絶縁膜２は、緻密な絶縁膜である。ゲート絶縁膜２の密度は、例えば、２［ｇ／ｃｍ３］以上３．１６［ｇ／ｃｍ３］以下であることが好ましい。ゲート絶縁膜２の厚さは、例えば、１０［ｎｍ］以上１００［ｎｍ］以下である。
　ゲート電極３は、ゲート絶縁膜２の上に位置し、窒化物半導体層１と電気的に接続している。ゲート電極３は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。ゲート電極３は、例えば、ゲート絶縁膜２を介してバリア層１Ｄに接続する。ゲート電極３は、ソース電極５とドレイン電極８の間に設けられる。
　ゲート電極３は、第３方向（Ｚ方向）に延在した複数のフィンガーを有する電極である。ゲート電極３の櫛形の各フィンガーが第３方向に延在し、各フィンガーが第１方向（Ｘ方向）に並んでいる。ゲート電極３は、チャネル層１Ｃ及びバリア層１Ｄの上に設けられたゲート絶縁膜２上に設けられた電極である。ゲート電極３は、チャネル層１Ｃ及びバリア層１Ｄとゲート絶縁膜２を介して接続される。ゲート電極３は、例えば、ゲート絶縁膜２上に直接的に接する。ゲート電極３は、第１方向においてソース電極５とドレイン電極８の間に設けられる。ゲート電極３上にはゲートフィールドプレート電極４が設けられていることが好ましい。
　第３方向は、第１方向及び第２方向と交差する。第１方向は、第３方向及び第２方向と交差する。第３方向は、第１方向と第２方向がなす面と直交し、第１方向は、第３方向と第２方向がなす面と直交し、第２方向は、第３方向と第１方向がなす面と直交することが好ましい。
　ゲート電極３は、例えば、窒化チタン（ＴｉＮ）である。
　ゲート電極３とバリア層１Ｄの間には、ゲート絶縁膜２を設け、半導体装置１００をＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴとすることができる。
　ゲートフィールドプレート電極４は、ゲート電極３と電気的及び直接的に接続している。ゲートフィールドプレート電極４は、例えば、アルミニウムを主体とする。ゲートフィールドプレート電極４は、例えば、ゲート電極３と接する柱状部分と柱状部分と接する板状部分を含む。板状部分とゲート電極３で柱状部分を挟んでいる。ゲートフィールドプレート電極４の板状部分の第１方向の幅は、ゲート電極３の第１方向の幅より長いことが好ましい。ゲートフィールドプレート電極４の柱状部分の第１方向の幅は、ゲート電極３の第１方向の幅より短いことが好ましい。ゲート電極３と接続する図示しない他のゲートフィールドプレート電極を設けることができる。ゲートフィールドプレート電極４（任意に用いられる図示しないゲートフィールドプレート電極も含む）のドレイン電極８側の端面は、第１方向においてドレインフィールドプレート電極９のソース電極５側の端面よりもソース電極５側に位置していることが好ましい。
　ソース電極５は、第３方向に延在した複数のフィンガーを有する電極である。ソース電極５の櫛形の各フィンガーが第３方向に延在し、各フィンガーが第１方向（Ｘ方向）に並んでいる。例えば、ソース電極５のフィンガーは、ゲート電極３のフィンガーに挟まれている。ソース電極５は、窒化物半導体層１上に設けられ、より具体的には、チャネル層１Ｃ及びバリア層１Ｄの上に設けられる。ソース電極５は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。
　ソース電極５は、例えば、金属電極である。ソース電極５は、例えば、アルミニウムを主体とし、アルミニウムを５０ｗｔ％以上含むアルミニウム膜やチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極５と、バリア層１Ｄとの間はオーミックコンタクトであることが望ましい。
　素子領域上のソース電極５の断面は、例えばＴ字型を有する。ソース電極５は、例えば、バリア層１Ｄと接する柱状部分である底部と柱状部分と接する板状部分である上部を含む。板状部分とバリア層１Ｄで柱状部分を挟んでいる。ソース電極５は、底部と横方向長さが底部の横方向長さよりも長い上部を有することが好ましい。
　半導体装置１００は、第１ソースフィールドプレート電極６を含むことが好ましい。第１ソースフィールドプレート電極６は、例えばアルミニウムを主体とする。フィールドプレート電極を設けることで電極への電界集中を緩和することができる。第１ソースフィールドプレート電極６は、ソース電極５と直接的及び電気的に接続している。
　素子領域上の第１ソースフィールドプレート電極６の断面は、例えばＴ字型を有する。第１ソースフィールドプレート電極６は、例えば、ソース電極５と接する柱状部分である底部と柱状部分と接する板状部分である上部を含む。板状部分とソース電極５で柱状部分を挟んでいる。第１ソースフィールドプレート電極６の板状部分の第１方向の幅は、ソース電極５の第１方向の幅より長いことが好ましい。第１ソースフィールドプレート電極６の柱状部分の第１方向の幅は、ソース電極５の第１方向の幅より短いことが好ましい。第１ソースフィールドプレート電極６のドレイン電極８側の端面は、第１方向においてゲート電極３のドレイン電極８側の端面よりもドレイン電極８側に位置していることが好ましい。
　半導体装置１００は、第２ソースフィールドプレート電極７を含むことが好ましい。第２ソースフィールドプレート電極７は、例えば、アルミニウムを主体とする。フィールドプレート電極を設けることで電極への電界集中を緩和することができる。第２ソースフィールドプレート電極７は、ソース電極５と直接的及び電気的に接続している。第２ソースフィールドプレート電極７のゲート電極３側の端面は、第１方向においてゲート電極３のドレイン電極８側の端面よりもドレイン電極８側に位置していることが好ましい。
　ドレイン電極８は、チャネル層１Ｃ及びバリア層１Ｄの上に設けられる。ドレイン電極８は、チャネル層１Ｃ及びバリア層１Ｄに電気的に接続される。ドレイン電極８は、例えば、バリア層１Ｄに接する。
　ドレイン電極８は、例えば、金属電極である。ドレイン電極８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極８と、バリア層１Ｄとの間はオーミックコンタクトであることが望ましい。
　素子領域上のドレイン電極８の断面は、例えばＴ字型を有する。ドレイン電極８は、例えば、バリア層１Ｄと接する柱状部分である第１部８ａと柱状部分と接する板状部分である第２部８ｂを含む。第１部８ａは、窒化物半導体層１と電気的に接続している。第２部８ｂは、第１部８ａ上に位置し、ゲート電極３とソース電極５が並ぶ第１方向の長さが第１部８ａの第１方向の長さよりも長い。第２部８ｂとバリア層１Ｄで第１部８ａを挟んでいる。第１部８ａと第２部８ｂは、直接的に電気的に接続していることが好ましい。
　半導体装置１００は、ドレインフィールドプレート電極９を含むことが好ましい。ドレインフィールドプレート電極９は、例えばアルミニウムを主体とする。フィールドプレート電極を設けることで電極への電界集中を緩和することができる。ドレインフィールドプレート電極９は、ドレイン電極８と直接的及び電気的に接続している。
　素子領域上のドレインフィールドプレート電極９の断面は、例えばＴ字型を有する。ドレインフィールドプレート電極９は、例えば、ドレイン電極８と接する柱状部分である第３部９ａと板状部分である第４部９ｂを含む。第４部９ｂとドレイン電極８で第３部９ａを挟んでいる。ドレインフィールドプレート電極９の第４部９ｂの第１方向の長さは、ドレイン電極８の第２部８ｂの第１方向の長さより長いことが好ましい。ドレインフィールドプレート電極９の第１ソースフィールドプレート電極６側の端面は、第１方向においてドレイン電極８のゲート電極３側の端面よりもゲート電極３側に位置していることが好ましい。
　ドレインフィールドプレート電極９は、図１において、Ｔ字型の一段構成となっているが、Ｔ字型の部材を第２方向に積層した多段のフィールドプレート電極とすることができる。ドレインフィールドプレート電極９が多段の場合、最上段の柱状部分を第４部９ａとする。ドレインフィールドプレート電極９が多段の場合、最上段の板状部分を第４部９ｂとする。
　ソース電極５とドレイン電極８との距離（ソース電極５とドレイン電極８の終端間距離）は、例えば、５［μｍ］以上３０［μｍ］以下である。
　なお、ソース電極５及びドレイン電極８は、チャネル層１Ｃに直接的に接する構造とすることも可能である。
　層間絶縁膜１０は、例えば、酸化物、窒化物である。層間絶縁膜１０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）又は高誘電率（high-k）材料などである。high-k材料としては、酸化ハフニウム（ＨｆＯ２）などが挙げられる。層間絶縁膜１０は、多層の絶縁膜であることが好ましい。層間絶縁膜１０が多層の絶縁膜である場合、各層の絶縁膜は、異なる種類の絶縁膜でもよい。層間絶縁膜１０を構成する各絶縁膜は、それぞれ独立にシリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）及びシリコン酸窒化物（ＳｉＯＮ）からなる群より選ばれる１種が好ましい。
　層間絶縁膜１０は、ドレイン電極８の側面と直接的に接していることが好ましい。層間絶縁膜１０は、ドレインフィールドプレート電極９の側面と直接的に接していることが好ましい。
　第１部８ａ側から第１ソースフィールドプレート電極６側までの間のゲート絶縁膜２と層間絶縁膜を含む絶縁部２０は、陰イオンを含む第１領域１１を有することが好ましい。
　また、ゲート絶縁膜２と、第２部８ｂ側からゲート絶縁膜２側までの間の層間絶縁膜とを含む絶縁部２０は、陰イオンを含む第１領域１１を有することが好ましい。
　第１部８ａ側から第１ソースフィールドプレート電極６側までの間のゲート絶縁膜２と層間絶縁膜を含み、ゲート絶縁膜２と、第２部８ｂ側からゲート絶縁膜２側までの間の層間絶縁膜とを含む絶縁部２０は、陰イオンを含む第１領域２０を有することが好ましい。
　第１領域１１は、例えば、陰イオンがドープされた領域である。絶縁部２０は、図１で示した範囲よりも第２方向に広がっている場合がある。絶縁部２０は、半導体装置１００中の絶縁膜中の領域である。
　第１領域１１は、第３方向に延在していることが好ましい。第１領域１１は、素子領域中に存在し、さらに素子分離領域中にも存在していてもよい。
　第１領域１１は、第１方向に並んだフィンガー部分のゲート電極３に挟まれたドレイン電極８の周りに設けられていることが好ましい。
　第１部８ａ側から第１ソースフィールドプレート電極６側までの間の層間絶縁膜１０に加えて、ゲート絶縁膜２中の領域に第１領域１１が含まれることがある。下記において、層間絶縁膜１０中の第１領域１１に関する説明は、ゲート絶縁膜２中の第１領域１１の説明に置き換えることができる。
　第１領域１１に含まれる陰イオンは、ハロゲン元素が好ましい。第１領域１１に含まれる陰イオンは、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群より選ばれる１種以上の元素のイオンが好ましい。
　第１領域１１に含まれる陰イオン濃度（ハロゲン元素濃度）は、二次元電子ガスのキャリア濃度以下が好ましい。第１領域１１に含まれる陰イオン濃度（ハロゲン元素濃度）は、例えば、４×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下が好ましく、８×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下がより好ましく、４×１０１７［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下がさらにより好ましい。
　第１領域１１は、ドレイン電極８と直接的に接していることが好ましい。第１領域１１は、ゲート電極３及びソース電極５と直接的に接していないことが好ましい。
　半導体層、半導体領域の元素の種類、元素濃度（イオン濃度）は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ　Ｃａｐａｃｉｔａｎｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
　第１領域１１は、ドレイン電極８側からゲート電極３側に広がっていることが好ましい。第１領域１１のゲート電極３側の端部は、第１方向において第１ソースフィールドプレート電極６のドレイン電極８側の端面よりもドレイン電極８側に位置していることが好ましい。
　図３にドレイン電極８周りの部分模式図を示す。図３に示す第１領域１１の範囲は、図１の第１領域１１の範囲よりも広い。ドレイン電極８周りの層間絶縁膜１０又は／及びゲート絶縁膜２を負に帯電させることで、電流コラプスが減少する。電流コラプスが減少することで、経時的なオン抵抗の増加を抑制し、半導体装置１００の信頼性が向上する。電流コラプスを減少させる観点から、第１領域１１は、層間絶縁膜１０中に含まれることが好ましい。
　第１方向におけるドレイン電極８の第２部８ｂのゲート電極３側の端面から第１ソースフィールドプレート電極６のドレイン電極８側の端面までの距離をｄ１（図３のＡ－Ｂ間距離）とするとき、電流コラプスを減少させる観点から第１方向における第２部８ｂのゲート電極３側の端面から第１領域１１のゲート電極３側の端部までの距離ｄ２（図３のＡ－Ｃ間距離）は、０［μｍ］より長くｄ１未満であることが好ましく、０．２［μｍ］以上ｄ１未満であることがより好ましく、０．２［μｍ］以上（ｄ１）／２未満であることがさらにより好ましい。
　第１方向におけるドレイン電極８の第２部８ｂのゲート電極３側の端面から第１部８ａのゲート電極３側の端面までの距離をｄ３（図３のＡ－Ｄ間距離）とするとき、電流コラプスを減少させる観点から第１方向における第２部８ｂのゲート電極３側の端面から第１領域１１の第１部８ａ側の端部までの距離ｄ４（図３のＡ－Ｅ間距離）は、０［μｍ］より長くｄ３以下であることが好ましく、０．２［μｍ］以上ｄ３以下であることがより好ましく、ｄ３（ｄ４＝ｄ３）であることがさらにより好ましい。
　第１方向におけるドレイン電極８の第２部８ｂのゲート電極３側の端面から第４部９ｂのゲート電極３側の端面までの距離をｄ５（図３のＡ－Ｆ間距離）とするとき、電流コラプスを減少させる観点から第１方向における第２部８ｂのゲート電極３側の端面から第１領域１１のゲート電極３側の端部までの距離ｄ２（図３のＡ－Ｃ間距離）は、ｄ５より長くｄ１未満であることが好ましく、ｄ５＋０．２［μｍ］（ｄ５に０．２［μｍ］を加えた長さ）以上ｄ１－０．２［μｍ］（ｄ１から０．２［μｍ］を減らした長さ）以下であることがより好ましく、ｄ５＋０．２［μｍ］以上（ｄ１）／２以下であることがさらにより好ましい。
　第１方向におけるドレイン電極８の第２部８ｂのゲート電極３側の端面から第３部９ａのゲート電極３側の端面までの距離をｄ６（図３のＡ－Ｇ間距離）とするとき、電流コラプスを減少させる観点から第１方向における第２部８ｂのゲート電極３側の端面から第１領域１１の第３部９ａ側の端部までの距離ｄ７（図３のＡ－Ｈ間距離）は、０［μｍ］より長くｄ６以下であることが好ましく、ｄ３以上ｄ６以下であることがより好ましく、ｄ６（ｄ７＝ｄ６）であることがさらにより好ましい。
　電流コラプスを減少させる観点から第１領域１１は、第２部８ｂのゲート電極３側でゲート絶縁膜２側の角と接していることが好ましく、角を覆っていることがより好ましい。第２部８ｂのゲート電極３側でゲート絶縁膜２側の角を覆う層間絶縁膜１０に第１領域１１が含まれることが好ましい。
　電流コラプスを減少させる観点から第１領域１１は、第４部９ｂのゲート電極３側でゲート絶縁膜２側の角と接していることが好ましく、角を覆っていることがより好ましい。第４部９ｂのゲート電極３側でゲート絶縁膜２側の角を覆う層間絶縁膜１０に第１領域１１が含まれることが好ましい。
　第１領域１１中の陰イオン濃度は、第１方向に向かって傾斜していてもよい。第１領域１１中の陰イオン濃度は、ドレイン電極８側が高く、ゲート電極３側が薄くなるように第１方向に向かって傾斜していてもよい。第１領域１１中の陰イオン濃度は、第２部８ｂのゲート電極３側の表面側でゲート絶縁膜２側の角の領域が高く、ゲート電極３側又は及び第１部８ａ側が低くなるように傾斜していてもよい。第１領域１１中の陰イオン濃度は、第４部９ｂのゲート電極３側でゲート絶縁膜２側の角の領域が高く、ゲート電極３側又は及び第３部９ａ側が低くなるように傾斜していてもよい。
　ドレイン電極８周りの層間絶縁膜１０を負に帯電させることで、電流コラプスが減少する。電流コラプスが減少することで、経時的なオン抵抗の増加を抑制し、半導体装置１００の信頼性が向上する。
　第１領域１１は、ゲート絶縁膜２側からドレインフィールドプレート電極９側に広がっていることが好ましい。第２方向における第１領域１１のドレインフィールドプレート電極９側の端部は、第２部８ｂのゲート絶縁膜２側の端面よりもドレインフィールドプレート電極９側に位置していることが好ましい。
　第２部８ｂ側からゲート絶縁膜２側までの間の層間絶縁膜１０中の領域に第１領域１１が含まれることが好ましい。
　図４にドレイン電極８周りの部分模式図を示す。図４に示す第１領域１１の範囲は、図１の第１領域１１の範囲よりも広い。ドレイン電極８周りの層間絶縁膜１０を負に帯電させることで、電流コラプスが減少する。電流コラプスが減少することで、経時的なオン抵抗の増加を抑制し、半導体装置１００の信頼性が向上する。
　第２方向におけるドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面からゲート絶縁膜２のドレイン電極８側の端面までの距離をｄ８（図４のＪ－Ｋ間距離）とするとき、電流コラプスを減少させる観点から第２方向における第２部８ｂのゲート絶縁膜２側の端面から第１領域１１のゲート絶縁膜２側の端部までの距離ｄ９（図３のＪ－Ｌ間距離）は、０［ｎｍ］より長くｄ８以下（又はｄ８未満）であることが好ましく、０［ｎｍ］より長くｄ８－２０［ｎｍ］（ｄ８から２０［ｎｍ］を引いた距離）以下であることがより好ましく、０［ｎｍ］以上（ｄ８）／２以下（又は（ｄ８）／２未満）であることがさらにより好ましい。
　第２方向におけるドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面からドレイン電極８の第２部８ｂのドレインフィールドプレート電極９側の端面までの距離をｄ１０（図４のＪ－Ｍ間距離）とするとき、電流コラプスを減少させる観点から第２方向における第２部８ｂのゲート絶縁膜２側の端面から第１領域１１のドレインフィールドプレート電極９側の端部までの距離ｄ１１（図３のＪ－Ｎ間距離）は、０［ｎｍ］以上が好ましく、ｎｍ、ｄ１０＋１００［ｎｍ］（ｄ１０に１００［ｎｍ］を加えた長さ）以上が好ましく、ｄ１０＋５００［ｎｍ］（ｄ１０に５００［ｎｍ］を加えた長さ）以上が好ましい。電流コラプスを減少させる観点からｄ１１（図３のＪ－Ｎ間距離）は、ｄ１０以下とすることができる。
　第２方向におけるドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面からドレインフィールドプレート電極９の第４部９ｂのドレイン電極８側の端面までの距離をｄ１２（図４のＪ－Ｐ間距離）とするとき、電流コラプスを減少させる観点からｄ１１（図３のＪ－Ｎ間距離）は、ｄ１２以上とすることが好ましい。
　第２方向におけるドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面からドレインフィールドプレート電極９の第４部９ｂのドレイン電極８側とは反対側の端面までの距離をｄ１３（図４のＪ－Ｑ間距離）とするとき、電流コラプスを減少させる観点からｄ１１（図３のＪ－Ｎ間距離）は、ｄ１３以上とすることが好ましく、ｄ１３以上ｄ１３＋５［μｍ］（ｄ１３に［５μｍ］を加えた長さ）以下がより好ましい。
　ゲート絶縁膜２中に第１領域１１が含まれることが好ましい。第１領域１１が層間絶縁膜１０中に含まれる形態、又は、第１領域１１が層間絶縁膜１０中及びゲート絶縁膜２中に含まれる形態が好ましい。
　ゲート絶縁膜２中に第１領域１１が含まれるとき、第２方向におけるゲート絶縁膜２のバリア層１Ｄ側の表面からドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面までの領域内に第１領域１１が含まれることが好ましい。
　ゲート絶縁膜２中に第１領域１１が含まれるとき、第２方向におけるゲート絶縁膜２の層間絶縁膜１０側の表面からゲート絶縁膜２の厚さの半分の位置からドレイン電極８の第２部８ｂのゲート絶縁膜２側の端面までの領域内に第１領域１１が含まれることが好ましい。
　第１領域１１中の陰イオン濃度は、第２方向に向かって傾斜していてもよい。第１領域１１中の陰イオン濃度は、ゲート絶縁膜２側が薄くなるように第２方向に向かって傾斜していてもよい。第１領域１１中の陰イオン濃度は、第２部８ｂのゲート絶縁膜２側の表面側で高く、ゲート絶縁膜２側で低くなるように傾斜していてもよい。
　ゲート絶縁膜２中に第１領域１１が含まれるとき、ゲート絶縁膜２に含まれる第１領域１１中の陰イオン濃度は、第２方向に向かって傾斜していてもよい。ゲート絶縁膜２に含まれる第１領域１１中の陰イオン濃度は、ドレイン電極８側が高くバリア層１Ｄ側が低くなるように第２方向に向かって傾斜していてもよい。
　第１領域１１を設けることで、ドレイン電極８側の電流コラプスを抑制し、信頼性に優れた半導体装置１００を得ることができる。
　ドレイン電極８下のゲート絶縁膜２及びバリア層１Ｄには、陰イオンが含まれていてもよい。層間絶縁膜１０にバリア層１Ｄに含まれる陰イオンの濃度は、第１領域１１の平均陰イオン濃度の０％以上３０％以下が好ましい。
　ゲート電極３側及び／又はソース電極５側の周りには、陰イオンが含まれないことが好ましい。
　半導体装置１００をノーマリーオフ型のＨＥＭＴとすることができる。図５に第１実施形態の変形例として、ノーマリーオフ型の半導体装置１０１の模式図を示す。半導体装置１０１のゲート電極３とゲート絶縁膜２の間にｐ型のＧａＮ膜１２を備える。ノーマリーオフ型のＨＥＭＴにおいても第１領域１１を設けることで信頼性に優れた半導体装置を得ることができる。半導体装置１０１の第１領域１１は、ゲート絶縁膜２に含まれ、層間絶縁膜１０に含まれない。図５は、図２の半導体装置１００のＣ－Ｃ’断面部分の模式図である。
　半導体装置１００をノーマリーオフ型のＨＥＭＴとすることができる。図６に第１実施形態の変形例として、ノーマリーオフ型の半導体装置１０２の模式図を示す。半導体装置１０２のバリア層１Ｄにリセスを設けゲート電極３がゲート絶縁膜２を介してチャネル層１Ｃと接続している。ノーマリーオフ型のＨＥＭＴにおいても第１領域１１を設けることで信頼性に優れた半導体装置を得ることができる。半導体装置１０１の第１領域１１は、ゲート絶縁膜２及び層間絶縁膜１０に含まれる。図６は、図２の半導体装置１００のＣ－Ｃ’断面部分の模式図である。
　ノーマリーオフ型のＨＥＭＴに実施形態の第１領域１１が含まれる場合も、電流コラプスが減少し、信頼性に優れた半導体装置を得ることができる。
（第２実施形態）
　第２実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図７に第２実施形態の半導体装置１０３の模式断面図を示す。第２実施形態の半導体装置１０３は、層間絶縁膜１０が多層であること以外は、第１実施形態の半導体装置１００と共通する。第１実施形態の変形例を含む実施形態においては、変更や付加された構成の一部又は全部を他の実施形態に採用することが出来る。実施形態間で共通する内容についてはその説明を省略する。第２実施形態においても、第１実施形態と同様に電流コラプスが減少して信頼性に優れた半導体装置１０３を提供することが出来る。図７は、図２の半導体装置１００のＣ－Ｃ’断面部分の模式図である。
　図７の模式図に示す半導体装置１０３は、層間絶縁膜１０として、第３絶縁膜１０Ａ、第４絶縁膜１０Ｂ及び第５絶縁膜１０Ｃを含む。第３絶縁膜１０Ａと第５絶縁膜１０Ｃの間に第４絶縁膜１０Ｂが位置している。第３絶縁膜１０Ａのゲート絶縁膜２側とは反対側の面は、ドレイン電極８の第２部８ｂと直接的に接している。第５絶縁膜１０Ｃは、第１フィールドプレート電極６及びドレインフィールドプレート電極９の層間絶縁膜である。
　第１部８ａ側から第１フィールドプレート電極６側までの間のゲート絶縁膜２と第３絶縁膜３Ａを含む絶縁部２０は、陰イオンが含まれる第１領域１１を有する。
　第３絶縁膜１０Ａに第１領域１１が含まれる形態を例に、半導体装置１０３の製造方法について説明する。図８に半導体装置１０３の製造方法のフローチャートを示す。図９から図１５の模式図を参照して半導体装置１０３の製造方法について説明する。図９から図１５の模式図には、半導体装置１０４の一部を示す。
　半導体装置１０３の製造方法は、窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）と、陰イオンが注入された領域においてゲート絶縁膜２及び第３絶縁膜１０Ａを開口する工程（Ｓ０２）と、ゲート絶縁膜２及び第３絶縁膜１０Ａの開口した部分にドレイン電極８を形成する工程（Ｓ０３）と、を有する。
　図９は、窒化物半導体層１上にゲート絶縁膜２が設けられていて、ゲート絶縁膜２上に第３絶縁膜１０Ａａが設けられた部材の模式図である。図９の部材を用い、窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａａに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）を行って、図１０の模式図に示す部材を得る。図９の部材上に第１領域１１を形成したい領域を開口したマスクを形成して、陰イオンを第３絶縁膜１０Ａａにイオン注入して図１０の模式図に示す部材を得る。図１０の模式図に示す部材は、陰イオンが注入された領域１１を含む。イオン濃度の加速電圧で注入深さを調整することができる。斜めイオン注入を行うことで、第１方向及び第２方向の濃度差を生じさせることができる。陰イオンが注入された領域１１が第１領域１１になる。例えば、第３絶縁膜１０Ａ中に存在する第１領域１１のゲート絶縁膜２側の陰イオンの濃度は、第３絶縁膜１０Ａ中に存在する第１領域１１の第４絶縁膜１０Ｂ側の陰イオン濃度よりも低いことが好ましい。
　窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａａに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）において、ドレイン電極８が形成される領域に陰イオンをイオン注入し、ゲート電極３及びソース電極５が形成される領域にはイオン注入は行わない。
　次に、ドレイン電極８が形成される部分の第３絶縁膜１０Ａ及びゲート絶縁膜２を開口して、図１１の模式図に示す部材を得る。図１０の模式図に示す部材に、陰イオンが注入された領域１１においてゲート絶縁膜２及び第３絶縁膜１０Ａを開口する工程（Ｓ０２）を行って図１１の模式図に示す部材を得る。
　次に、ドレイン電極８を形成して図１２の模式図に示す部材を得る。図１１の模式図に示す部材に、ゲート絶縁膜２及び第３絶縁膜１０Ａの開口した部分にドレイン電極８を形成する工程（Ｓ０３）を行って図１２の模式図に示す部材を得る。第１方向において、ドレイン電極８の両側に陰イオンが注入された領域１１を含む。ドレイン電極８の形成後に第４絶縁膜１０Ｂ、フィールドプレート電極及び第５絶縁膜１０Ｃを形成し、半導体装置１０３を得ることができる。
　窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）は、複数回に分けて行うことができる。例えば、図１３の模式図に示す窒化物半導体層１上にゲート絶縁膜２が形成された部材にイオン注入を行い、陰イオンがイオン注入されたゲート絶縁膜２上に第３絶縁膜１０Ａを形成して図１４の模式図に示す部材を得る。次に第３絶縁膜１０Ａにイオン注入を行うことで図１５の模式図に示す部材を得ることができる。そして、陰イオンが注入された領域においてゲート絶縁膜２及び第３絶縁膜１０Ａを開口する工程（Ｓ０２）と、開口した部分にドレイン電極８を形成する工程（Ｓ０３）などを行って、半導体装置１０３を得ることができる。
　イオン注入の工程を複数回に分けて行うことで、イオン注入される領域及び濃度が１回のイオン注入の工程を行う場合よりも精密に制御することができる。
　図１６に第２実施形態の変形例である半導体装置１０４の模式図を示す。半導体装置１０４の層間絶縁膜１０として、第３絶縁膜１０Ａａ、第３絶縁膜１０Ａｂ、第４絶縁膜１０Ｂ及び第５絶縁膜１０Ｃを含む。ゲート絶縁膜２側から順に第３絶縁膜１０Ａａ、第３絶縁膜３Ａｂ、第４絶縁膜１０Ｂ及び第５絶縁膜１０Ｃが積層している。第３絶縁膜１０Ａｂ上には、ゲート電極３が一部延在している。第３絶縁膜１０Ａａのゲート絶縁膜２側の面は、ゲート絶縁膜２と直接的に接している。図１６は、図２の半導体装置１００のＣ－Ｃ’断面部分の模式図である。
　第３絶縁膜１０Ａａは、第３絶縁膜１０Ａｂよりもゲート絶縁膜２側に設けられている。図１６の半導体装置１０４の第３絶縁膜１０Ａａと第３絶縁膜１０Ａｂは、図７の第３絶縁膜１０Ａが分割した形態である。意図的に区別する場合、第３絶縁膜１０Ａａを第３ａ絶縁膜１０Ａａと称呼し、第３絶縁膜１０Ａｂを第３ｂ絶縁膜１０Ａｂと称呼することができる。
　第３絶縁膜１０Ａａは、ゲート電極３、ソース電極５、ドレイン電極８、第２ソースフィールドプレート電極７、第１ソースフィールドプレート電極及びドレインフィールドプレート電極の層間絶縁膜である。
　第３絶縁膜１０Ａｂは、ゲート電極３、ゲートフィールドプレート電極４、ソース電極５、ドレイン電極８、第２ソースフィールドプレート電極７、第１ソースフィールドプレート電極及びドレインフィールドプレート電極の層間絶縁膜である。
　第３絶縁膜１０Ａａに第１領域１１が含まれる場合、第３絶縁膜１０Ａａ中の第１領域１１に含まれる陰イオンの平均濃度は、第３絶縁膜１０Ａｂ中の第１領域１１に含まれる陰イオンの平均濃度よりも低いことが好ましい。ドレイン電極８周りのＲｏｎ増加を低減する観点から、第３絶縁膜１０Ａａ側の陰イオン濃度が低く、第３絶縁膜１０Ａｂ側の陰イオン濃度が高いことが好ましい。
　第３絶縁膜１０Ａａ、第３絶縁膜１０Ａｂ、第４絶縁膜１０Ｂ及び第５絶縁膜１０Ｃに第１領域１１が含まれる形態を例に、半導体装置１０４の製造方法について説明する。図１７に半導体装置１０３の製造方法のフローチャートを示す。図１８から図２３の模式図を参照して半導体装置１０４の製造方法について説明する。図１８から図２３の模式図には、半導体装置１０４の一部を示す。
　半導体装置１０４の製造方法は、窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａｂに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）と、陰イオンが注入された領域においてゲート絶縁膜２及び第３絶縁膜１０Ａｂを開口する工程（Ｓ０２）と、ゲート絶縁膜２及び第３絶縁膜１０Ａｂの開口した部分にドレイン電極８を形成する工程（Ｓ０３）と、ドレイン電極８上に第４絶縁膜１０Ｂを形成する工程（Ｓ０４）と、ドレイン電極８上の第４絶縁膜１０Ｂに陰イオンをイオン注入する工程（Ｓ０５）と、陰イオンがイオン注入された第４絶縁膜１０Ｂを開口する工程（Ｓ０６）と、第４絶縁膜１０Ｂの開口した部分にドレインフィールドプレート電極を形成する工程（Ｓ０７）と、を有する。
　図１７は、窒化物半導体層１上にゲート絶縁膜２が設けられていて、ゲート絶縁膜２上に第３絶縁膜１０Ａａが設けられていて、第３絶縁膜１０Ａａ上に第３絶縁膜１０Ａｂが設けられた部材の模式図である。図１７の部材を用い、窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜３Ａａ（第３絶縁膜１０Ａｂ、又は第３絶縁膜１０Ａａ及び第３絶縁膜１０Ａｂ）に陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）を行って、図１８の模式図に示す部材を得る。図１７の部材上に第１領域１１を形成したい領域を開口したマスクを形成して、陰イオンを第３絶縁膜１０Ａｂにイオン注入して図１８の模式図に示す部材を得る。図１８の模式図に示す部材は、陰イオンが注入された領域１１を含む。イオン濃度の加速電圧で注入深さを調整することができる。斜めイオン注入を行うことで、第１方向及び第２方向の濃度差を生じさせることができる。窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａｂに陰イオンをイオン注入する工程（Ｓ０１）において、第３絶縁膜１０Ａａにもイオン注入を行ってもよいし、第３絶縁膜１０Ａａにはイオン注入を行わなくてもよい。
　窒化物半導体層１上のゲート絶縁膜２又は／及びゲート絶縁膜２上の第３絶縁膜１０Ａｂに陰イオンをイオン注入して陰イオンが注入された領域を形成する工程（Ｓ０１）において、ドレイン電極８が形成される領域に陰イオンをイオン注入し、窒化物半導体層１上に形成されるゲート電極３及びソース電極５が形成される領域にはイオン注入は行わない。
　次に、ドレイン電極８が形成される部分のゲート絶縁膜２、第３絶縁膜１０Ａａ及び第３絶縁膜１０Ａｂを開口して、図１９の模式図に示す部材を得る。図１８の模式図に示す部材に、陰イオンが注入された領域１１においてゲート絶縁膜２、第３絶縁膜１０Ａａ及び第３絶縁膜１０Ａｂを開口する工程（Ｓ０２）を行って図１９の模式図に示す部材を得る。
　次に、ドレイン電極８を形成して図２０の模式図に示す部材を得る。図１９の模式図に示す部材を用い、開口した部分にドレイン電極８を形成する工程（Ｓ０３）を行って図２０の模式図に示す部材を得る。第１方向において、ドレイン電極８の両側に陰イオンが注入された領域１１を含む。
　次に、第４絶縁膜１０Ｂを形成して図２１の模式図に示す部材を得る。図２０の模式図に示す部材を用い、ドレイン電極８上に第４絶縁膜１０Ｂを形成する工程（Ｓ０４）を行って、図２１の模式図に示す部材を得る。
　次に、陰イオンを第４絶縁膜１０Ｂに形成して、図２２の模式図に示す部材を得る。図２２の模式図に示す部材を用い、ドレイン電極８上の第４絶縁膜１０Ｂに陰イオンをイオン注入する工程（Ｓ０５）を行って、図２２の模式図に示す部材を得る。第３絶縁膜１０Ａｂに形成する陰イオンが注入された領域１１の第１方向の距離と第４絶縁膜１０Ｂに形成する陰イオンが注入された領域１１の第１方向の距離は、同じでも良いし、異なっていてもよい。
　次に、フィールドプレート電極を形成し、図２３の模式図に示す部材を得る。半導体装置１０３を得ることができる。図２２の模式図に示す部材を用い、陰イオンがイオン注入された第４絶縁膜１０Ｂを開口する工程（Ｓ０６）と、第４絶縁膜１０Ｂの開口した部分にドレインフィールドプレート電極を形成する工程（Ｓ０７）を行って図２３の模式図に示す部材を得る。さらに、第５絶縁膜１０Ｃを形成する工程などを行って半導体装置１０４を得る。
　実施形態の半導体装置の製造方法を採用することで、ドレイン電極８周り、任意にドレインフィールドプレート電極９周りに選択的に陰イオンを注入し第１領域１１を形成することができる。半導体装置の設計に応じて、好適な領域に第１領域１１を形成することで、電流コラプスを減少させ、半導体装置の信頼性の向上に寄与する。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　以下、実施形態の技術案を付記する。
技術案１
　窒化物半導体層と、
　前記窒化物半導体層上に設けられた第１絶縁膜と、
　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
　前記第１部側から前記第１フィールドプレート電極側までの間の前記第１絶縁膜と前記第２絶縁膜を含む絶縁部と、
を備え、
　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
　前記絶縁部は陰イオンを含む第１領域を有する半導体装置。
技術案２
　前記第１領域に含まれる陰イオンは、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群より選ばれる１種以上の元素のイオンである技術案１に記載の半導体装置。
技術案３
　前記第１領域に含まれる陰イオン濃度は、４×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下である技術案１又は２に記載の半導体装置。
技術案４
　前記第１領域は、前記第３電極側から前記第１電極側に広がっていて、
　前記第１領域の前記電極３側の端部は、前記第１方向において前記第１フィールドプレート電極の前記第３電極側の端面よりも前記第３電極側に位置している技術案１ないし４のいずれか１案に記載の半導体装置。
技術案５
　前記第１方向における第３電極の前記第２部の前記第１電極側の端面から前記第１フィールドプレート電極の前記第３電極側の端面までの距離をｄ１とするとき、前記第１方向における前記第２部の前記第１電極側の端面から前記第１領域の前記第１電極側の端部までの距離は、０［μｍ］より長くｄ１未満である技術案１ないし５のいずれか１案に記載の半導体装置。
技術案６
　窒化物半導体層と、
　前記窒化物半導体層上に設けられた第１絶縁膜と、
　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
　前記第１絶縁膜と、前記第２部側から前記第１絶縁膜側までの間の前記第２絶縁膜とを含む絶縁部と、
を備え、
　前記第１方向は、前記第１電極と前記第２電極が並ぶ方向であり、
　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
　前記絶縁部は、陰イオンを含む第１領域を含む半導体装置。
技術案７
　前記第３電極上に第２フィールドプレート電極をさらに備え、
　前記第３電極と前記第２フィールドプレート電極は、第２方向に積層し、
　前記第１領域は、前記第１絶縁膜側から前記第２フィールドプレート電極側に広がっていて、
　前記第２方向における前記第１領域の前記第２フィールドプレート電極側の端部は、前記第２部の前記第１絶縁膜側の端面よりも前記第２フィールドプレート電極側に位置している技術案６に記載の半導体装置。
技術案８
　前記第２部側から前記第１絶縁膜側までの間の前記第２絶縁膜中の領域に前記第１領域が含まれる技術案６又は７に記載の半導体装置。
技術案９
　前記第２方向における前記第３電極の前記第２部の前記第１絶縁膜側の端面から前記第１絶縁膜の前記第３電極側の端面までの距離をｄ８とするとき、前記第２方向における前記第２部の前記第１絶縁膜側の端面から前記第１領域の前記第１絶縁膜側の端部までの距離は、０［μｍ］より長くｄ８以下又はｄ８未満である技術案７に記載の半導体装置。
技術案１０
　前記第２方向における前記第３電極の前記第２部の前記第１絶縁膜側の端面から前記第３電極の前記第２部の前記第２フィールドプレート電極側の端面までの距離をｄ１０とするとき、前記第２方向における前記第２部の前記第１絶縁膜側の端面から前記第１領域の前記第２フィールドプレート電極側の端部までの距離ｄ１１は、０［μｍ］より大きい技術案７又は８に記載の半導体装置。
技術案１１
　窒化物半導体層と、
　前記窒化物半導体層上に設けられた第１絶縁膜と、
　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
　前記第１部側から前記第１フィールドプレート電極側までの間の前記第１絶縁膜と前記第３絶縁膜を含む絶縁部と、
を備え、
　前記第１方向は、前記第１電極と前記第２電極が並ぶ方向であり、
　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
　前記第２絶縁膜は、前記上部と前記第１絶縁膜の間に第３絶縁膜を含み、
　前記絶縁部は、陰イオンを含む第１領域を含む半導体装置。
技術案１２
　前記第３絶縁膜の前記第１絶縁膜側とは反対側の面は、前記第３電極の前記第２部と直接的に接している、又は、前記第３絶縁膜の前記第１絶縁膜側の面は、前記第１絶縁膜と直接的に接している技術案１１に記載の半導体装置。
技術案１３
　第３電極上に第３電極と電気的に接続した第２フィールドプレート電極をさらに備え、
　前記第３絶縁膜上に前記第２フィールドプレート電極の層間絶縁膜である第４絶縁膜をさらに備え、
　前記第１領域は、前記第４絶縁膜にも含まれる技術案１１又は１２に記載の半導体装置。
技術案１４
　前記第３絶縁膜中に存在する前記第１領域の第１絶縁膜側の陰イオンの濃度は、前記第３絶縁膜中に存在する前記第１領域の前記第４絶縁膜側の陰イオン濃度よりも低い技術案１３に記載の半導体装置。
技術案１５
　前記第２部の前記第１電極側で前記第１絶縁膜側の角を覆う前記第２絶縁膜に前記第１領域が含まれる技術案１１ないし１４のいずれか１案に記載の半導体装置。
技術案１６
　窒化物半導体層上の第１絶縁膜又は／及び前記第１絶縁膜上の第３絶縁膜に陰イオンをイオン注入して陰イオンが注入された領域を形成する工程と、
　前記陰イオンが注入された領域において前記第１絶縁膜及び前記第３絶縁膜を開口する工程と、
　前記第１絶縁膜及び前記第３絶縁膜の開口した部分にドレイン電極を形成する工程と、を有する半導体装置の製造方法。
技術案１７
　前記第３電極上に第４絶縁膜を形成する工程と、
　前記第３電極上の前記第４絶縁膜に陰イオンをイオン注入する工程と、
　前記陰イオンがイオン注入された第４絶縁膜を開口する工程と、
　前記第４絶縁膜の開口した部分に第２フィールドプレート電極を形成する工程と、をさらに有する技術案１６に記載の半導体装置の製造方法。
技術案１８
　前記陰イオンは、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群より選ばれる１種以上の元素のイオンである技術案１６又は１７に記載の半導体装置の製造方法。
技術案１９
　前記第１領域に含まれる陰イオン濃度は、４×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下である技術案１６ないし１８のいずれか１案に記載の半導体装置の製造方法。
技術案２０
　前記窒化物半導体層上にゲート電極及びソース電極が形成される領域にはイオン注入は行わない技術案１６ないし１９のいずれか１案に記載の半導体装置の製造方法。
１　　　　：窒化物半導体層
１Ａ　　　：基板
１Ｂ　　　：バッファ層
１Ｃ　　　：チャネル層
１Ｄ　　　：バリア層
２　　　　：ゲート絶縁膜（第１絶縁膜）
３　　　　：ゲート電極（第１電極）
４　　　　：ゲートフィールドプレート電極（第３フィールドプレート電極）
５　　　　：ソース電極（第２電極）
６　　　　：第１ソースフィールドプレート電極（第１フィールドプレート電極）
７　　　　：第２ソースフィールドプレート電極（第４フィールドプレート電極）
８　　　　：ドレイン電極（第３電極）
８ａ　　　：第１部
８ｂ　　　：第２部
９　　　　：ドレインフィールドプレート電極（第２フィールドプレート電極）
９ａ　　　：第３部
９ｂ　　　：第４部
１０　　　：層間絶縁膜（第２絶縁膜）
１０Ａ　　：第３絶縁膜（第３絶縁膜１０Ａａ、第３絶縁膜１０Ａｂ）
１０Ｂ　　：第４絶縁膜
１０Ｃ　　：第５絶縁膜
２０　　　：絶縁部
１１　　　：第１領域
１２　　　：ＧａＮ膜
１００　　：半導体装置
１０１　　：半導体装置
１０２　　：半導体装置
１０３　　：半導体装置
１０４　　：半導体装置

Claims (20)

  1. 　窒化物半導体層と、
    　前記窒化物半導体層上に設けられた第１絶縁膜と、
    　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
    　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
    　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
    　前記第１部側から前記第１フィールドプレート電極側までの間の前記第１絶縁膜と前記第２絶縁膜を含む絶縁部と、
    を備え、
    　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
    　前記絶縁部は陰イオンを含む第１領域を有する半導体装置。
  2. 　前記第１領域に含まれる陰イオンは、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群より選ばれる１種以上の元素のイオンである請求項１に記載の半導体装置。
  3. 　前記第１領域に含まれる陰イオン濃度は、４×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下である請求項１又は２に記載の半導体装置。
  4. 　前記第１領域は、前記第３電極側から前記第１電極側に広がっていて、
    　前記第１領域の前記電極３側の端部は、前記第１方向において前記第１フィールドプレート電極の前記第３電極側の端面よりも前記第３電極側に位置している請求項１ないし４のいずれか１項に記載の半導体装置。
  5. 　前記第１方向における第３電極の前記第２部の前記第１電極側の端面から前記第１フィールドプレート電極の前記第３電極側の端面までの距離をｄ１とするとき、前記第１方向における前記第２部の前記第１電極側の端面から前記第１領域の前記第１電極側の端部までの距離は、０［μｍ］より長くｄ１未満である請求項１ないし５のいずれか１項に記載の半導体装置。
  6. 　窒化物半導体層と、
    　前記窒化物半導体層上に設けられた第１絶縁膜と、
    　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
    　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
    　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
    　前記第１絶縁膜と、前記第２部側から前記第１絶縁膜側までの間の前記第２絶縁膜とを含む絶縁部と、
    を備え、
    　前記第１方向は、前記第１電極と前記第２電極が並ぶ方向であり、
    　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
    　前記絶縁部は、陰イオンを含む第１領域を含む半導体装置。
  7. 　前記第３電極上に第２フィールドプレート電極をさらに備え、
    　前記第３電極と前記第２フィールドプレート電極は、第２方向に積層し、
    　前記第１領域は、前記第１絶縁膜側から前記第２フィールドプレート電極側に広がっていて、
    　前記第２方向における前記第１領域の前記第２フィールドプレート電極側の端部は、前記第２部の前記第１絶縁膜側の端面よりも前記第２フィールドプレート電極側に位置している請求項６に記載の半導体装置。
  8. 　前記第２部側から前記第１絶縁膜側までの間の前記第２絶縁膜中の領域に前記第１領域が含まれる請求項６又は７に記載の半導体装置。
  9. 　前記第２方向における前記第３電極の前記第２部の前記第１絶縁膜側の端面から前記第１絶縁膜の前記第３電極側の端面までの距離をｄ８とするとき、前記第２方向における前記第２部の前記第１絶縁膜側の端面から前記第１領域の前記第１絶縁膜側の端部までの距離は、０［μｍ］より長くｄ８以下又はｄ８未満である請求項７に記載の半導体装置。
  10. 　前記第２方向における前記第３電極の前記第２部の前記第１絶縁膜側の端面から前記第３電極の前記第２部の前記第２フィールドプレート電極側の端面までの距離をｄ１０とするとき、前記第２方向における前記第２部の前記第１絶縁膜側の端面から前記第１領域の前記第２フィールドプレート電極側の端部までの距離ｄ１１は、０［μｍ］より大きい請求項７又は８に記載の半導体装置。
  11. 　窒化物半導体層と、
    　前記窒化物半導体層上に設けられた第１絶縁膜と、
    　前記第１絶縁膜の上に位置し、前記窒化物半導体層と電気的に接続した第１電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第２電極と、
    　前記窒化物半導体層の上に位置し、前記窒化物半導体層に電気的に接続された第１部と、前記第１部上に位置し、前記第１電極と前記第２電極が並ぶ第１方向の長さが前記第１部の第１方向の長さよりも長い第２部とを有する第３電極と、
    　前記第２電極と電気的に接続され、前記第３電極方向に延びる第１フィールドプレート電極と、
    　前記第１電極と前記第３電極の間に位置する第２絶縁膜と、
    　前記第１部側から前記第１フィールドプレート電極側までの間の前記第１絶縁膜と前記第３絶縁膜を含む絶縁部と、
    を備え、
    　前記第１方向は、前記第１電極と前記第２電極が並ぶ方向であり、
    　前記第１電極は、前記第２電極と前記第３電極の間に位置し、
    　前記第２絶縁膜は、前記上部と前記第１絶縁膜の間に第３絶縁膜を含み、
    　前記絶縁部は、陰イオンを含む第１領域を含む半導体装置。
  12. 　前記第３絶縁膜の前記第１絶縁膜側とは反対側の面は、前記第３電極の前記第２部と直接的に接している、又は、前記第３絶縁膜の前記第１絶縁膜側の面は、前記第１絶縁膜と直接的に接している請求項１１に記載の半導体装置。
  13. 　第３電極上に第３電極と電気的に接続した第２フィールドプレート電極をさらに備え、
    　前記第３絶縁膜上に前記第２フィールドプレート電極の層間絶縁膜である第４絶縁膜をさらに備え、
    　前記第１領域は、前記第４絶縁膜にも含まれる請求項１１又は１２に記載の半導体装置。
  14. 　前記第３絶縁膜中に存在する前記第１領域の第１絶縁膜側の陰イオンの濃度は、前記第３絶縁膜中に存在する前記第１領域の前記第４絶縁膜側の陰イオン濃度よりも低い請求項１３に記載の半導体装置。
  15. 　前記第２部の前記第１電極側で前記第１絶縁膜側の角を覆う前記第２絶縁膜に前記第１領域が含まれる請求項１１ないし１４のいずれか１項に記載の半導体装置。
  16. 　窒化物半導体層上の第１絶縁膜又は／及び前記第１絶縁膜上の第３絶縁膜に陰イオンをイオン注入して陰イオンが注入された領域を形成する工程と、
    　前記陰イオンが注入された領域において前記第１絶縁膜及び前記第３絶縁膜を開口する工程と、
    　前記第１絶縁膜及び前記第３絶縁膜の開口した部分にドレイン電極を形成する工程と、を有する半導体装置の製造方法。
  17. 　前記第３電極上に第４絶縁膜を形成する工程と、
    　前記第３電極上の前記第４絶縁膜に陰イオンをイオン注入する工程と、
    　前記陰イオンがイオン注入された第４絶縁膜を開口する工程と、
    　前記第４絶縁膜の開口した部分に第２フィールドプレート電極を形成する工程と、をさらに有する請求項１６に記載の半導体装置の製造方法。
  18. 　前記陰イオンは、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群より選ばれる１種以上の元素のイオンである請求項１６又は１７に記載の半導体装置の製造方法。
  19. 　前記第１領域に含まれる陰イオン濃度は、４×１０１６［／ｃｍ３］以上８×１０１７［／ｃｍ３］以下である請求項１６ないし１８のいずれか１項に記載の半導体装置の製造方法。
  20. 　前記窒化物半導体層上にゲート電極及びソース電極が形成される領域にはイオン注入は行わない請求項１６ないし１９のいずれか１項に記載の半導体装置の製造方法。
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