WO2025211009A1 - 電子回路および電子機器 - Google Patents

電子回路および電子機器

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semiconductor chip
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current flowing
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保博 落合
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Sony Semiconductor Solutions Corp
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters

Definitions

  • This technology relates to electronic circuits and electronic devices. More specifically, this technology relates to electronic circuits and electronic devices that can control operation timing based on current monitoring.
  • the switching current of the electronic circuit may be monitored.
  • technology has been disclosed for dynamically probing power supply fluctuations within electronic circuits (see, for example, Non-Patent Document 1).
  • This technology was developed in light of these circumstances, and aims to suppress malfunctions caused by interference within electronic circuits.
  • the analog circuit may include an AD (Analog to Digital) conversion circuit. This has the effect of suppressing a decrease in AD conversion accuracy caused by switching noise generated in the digital circuit, based on the current flowing through the semiconductor chip monitored on the semiconductor chip.
  • AD Analog to Digital
  • the timing adjustment circuit may adjust the operation timing of at least one of the analog circuit and the digital circuit so that the operation period of the analog circuit is set during the flat portion of the waveform of the current flowing through the semiconductor chip. This has the effect of reducing the influence of switching noise generated in the digital circuit during the operation period of the analog circuit.
  • the timing adjustment circuit may include a register that stores an adjustment value for the operation timing of at least one of the analog circuit and the digital circuit, and the adjustment value may be set in the register externally. This has the effect of making it possible to manually set the operation period of the analog circuit so as to reduce the effects of switching noise generated in the digital circuit.
  • an output interface may be provided that digitizes the monitoring results of the current flowing through the semiconductor chip and outputs the results to the outside. This has the effect of suppressing a decrease in the monitoring accuracy of the current flowing through the semiconductor chip that is monitored on the semiconductor chip, while making it possible to display the waveform of that current.
  • the current consumption circuit may consume the current flowing through the semiconductor chip so that the waveform of the current flowing through the semiconductor chip is flattened during the operation period of the analog circuit. This has the effect of flattening the waveform of the current flowing through the semiconductor chip, which cannot be achieved by adjusting the timing of the operation periods of the analog circuit and the digital circuit.
  • the timing adjustment circuit after the timing adjustment circuit adjusts the operation timing, the timing adjustment circuit, the current monitor circuit, and the current consumption circuit may be turned off. This has the effect of adjusting the timing of the interference period within the electronic circuit while suppressing an increase in power consumption.
  • the device may further include a voltage monitor circuit that monitors a voltage corresponding to the frequency component of the current based on the current monitored by the current monitor circuit. This provides the effect of realizing voltage monitoring based on current monitoring.
  • a second aspect is an electronic device comprising a sensor that performs sensing and an electronic circuit that processes the output from the sensor, the electronic circuit being formed on a semiconductor chip and comprising an AD conversion circuit that AD converts the output from the sensor, a digital circuit embedded in the semiconductor chip, a current monitoring circuit that monitors the current flowing through the semiconductor chip on the semiconductor chip, and a timing adjustment circuit that adjusts the operation timing of at least one of the AD conversion circuit or the digital circuit based on the waveform of the current flowing through the semiconductor chip.
  • This has the effect of suppressing a decrease in the accuracy of AD conversion of sensor data caused by switching noise generated in the digital circuit based on the current flowing through the semiconductor chip monitored on the semiconductor chip.
  • 1 is a block diagram showing an example of the configuration of a semiconductor chip on which an electronic circuit according to a first embodiment is formed; 10A and 10B are diagrams illustrating an example of a modification of the AD conversion timing according to the first embodiment; 1 is a block diagram illustrating a configuration example of a digital circuit according to a first embodiment.
  • 5A and 5B are diagrams illustrating current waveforms before and after a change in the start-up timing of the digital circuit according to the first embodiment.
  • 4A and 4B are diagrams illustrating examples of monitoring positions of a current flowing in a semiconductor chip according to the first embodiment;
  • FIG. 10 is a diagram showing a change in monitor current due to differences in monitor position according to the first embodiment.
  • FIG. 4 is a block diagram showing a first example of current monitor data output according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a second example of current monitor data output according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a first example of data output from the AD conversion circuit according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a second example of data output from the AD conversion circuit according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a third example of data output from the AD conversion circuit according to the first embodiment.
  • FIG. 10 is a block diagram showing a configuration example of a semiconductor chip on which an electronic circuit according to a second embodiment is formed.
  • FIG. 10 is a diagram illustrating a method for setting AD conversion timing according to a second embodiment.
  • FIG. 11 is a block diagram showing a configuration example of a semiconductor chip on which an electronic circuit according to a third embodiment is formed.
  • FIG. 10 is a diagram illustrating a first configuration example of a current consumption circuit according to a third embodiment.
  • FIG. 10 is a diagram illustrating a second configuration example of a current consumption circuit according to a third embodiment.
  • FIG. 11 is a diagram illustrating a method for setting AD conversion timing according to a third embodiment.
  • FIG. 11 is a diagram illustrating a method for setting current consumption timing according to a third embodiment.
  • 10 is a flowchart showing a method for changing the activation timing of a digital circuit according to a third embodiment.
  • FIG. 10 is a diagram illustrating a method for setting AD conversion timing according to a fourth embodiment.
  • FIG. 10 is a diagram illustrating a method for setting AD conversion timing according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating a method for setting current consumption timing according to a fourth embodiment.
  • 10 is a flowchart showing a method for changing the activation timing of a digital circuit according to a fourth embodiment
  • 10A and 10B are diagrams illustrating a method for monitoring a voltage of a semiconductor chip on which an electronic circuit is formed according to a fifth embodiment.
  • FIG. 11 is a diagram illustrating the relationship between frequency and impedance of an electronic circuit according to a fifth embodiment.
  • 1 is a block diagram illustrating a schematic configuration example of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • the activation timing of the digital circuit 120 and the sub-circuits included in the digital circuit 120 can be stored in register 123A so that the operating period of the AD conversion circuit 112 is set to the flat portion of the waveform of the current flowing through the semiconductor chip 100.
  • Checking the flat portion of the waveform of the current flowing through the semiconductor chip 100 and storing the activation timing of the digital circuit 120 and the sub-circuits included in the digital circuit 120 in register 123A can be done manually.
  • the activation timing of the AD conversion circuit 112 can be stored in register 124A so that the operating period of the AD conversion circuit 112 is set to the flat portion of the waveform of the current flowing through the semiconductor chip 100. Checking the flat portion of the waveform of the current flowing through the semiconductor chip 100 and storing the activation timing of the AD conversion circuit 112 in register 124A can be done manually.
  • the digital circuit 120 may turn off the current monitor circuit 121, the digital timing adjustment circuit 123, and the AD conversion timing adjustment circuit 124 after the operation timing has been adjusted by the digital timing adjustment circuit 123 or the AD conversion timing adjustment circuit 124.
  • the AD conversion period of the AD conversion circuit 112 is set based on the AD conversion start signal. For example, when the AD conversion start signal is at a low level, the AD conversion of the AD conversion circuit 112 can be set to inactive, and when the AD conversion start signal is at a high level, the AD conversion of the AD conversion circuit 112 can be set to active.
  • the AD conversion period of the AD conversion circuit 112 can also be displayed on a display device.
  • the current waveform MA monitored by the current monitor circuit 121 and the AD conversion period T1 of the AD conversion circuit 112 can be displayed on a display device with the time axis aligned.
  • the AD conversion period T1 of the AD conversion circuit 112 overlaps with. If the AD conversion period T1 of the AD conversion circuit 112 does not overlap with the period T2 of the flat portion of the current waveform MA, the rising timing of the AD conversion start signal is manually stored in register 124A so that the operation period of the AD conversion circuit 112 is set to the period T2 of the flat portion of the current waveform MA. Note that the operation period of the AD conversion circuit 112 may also be set to the periods T1 and T3 of the flat portions of the current waveform MA.
  • the AD conversion of the AD conversion circuit 112 is performed during period T2, which is the flat portion of the current waveform MA. This makes the AD conversion of the AD conversion circuit 112 less susceptible to the switching noise of the digital circuit 120, and prevents a decrease in AD conversion accuracy in the semiconductor chip 100 on which the digital circuit 120 is embedded.
  • FIG. 3 is a block diagram showing an example configuration of a digital circuit according to the first embodiment. While the diagram shows an example in which the digital circuit 120 has three sub-circuits 120A to 120C, the number of sub-circuits is not limited to three, and the digital circuit 120 may have any number of sub-circuits other than three.
  • digital circuit 120 comprises multiple sub-circuits 120A to 120C. These sub-circuits 120A to 120C can be connected in parallel between power supply potential VDD and ground potential GND. The operation period of each of sub-circuits 120A to 120C can be set individually. In this case, digital timing adjustment circuit 123 can individually set the activation timing of each of sub-circuits 120A to 120C based on the data stored in register 123A.
  • Figure 4 shows current waveforms before and after changing the startup timing of the digital circuit according to the first embodiment.
  • the activation timing of each of the sub-circuits 120A to 120C can be stored in register 123A so that a flat portion TP is generated in the current waveform monitored by the current monitor circuit 121, as shown in the figure, b.
  • the digital timing adjustment circuit 123 adjusts the activation timing of each of the sub-circuits 120A to 120C based on the data stored in register 123A, thereby changing the current waveforms of each of the sub-circuits 120A to 120C during operation from WA2 to WC2, respectively, and generating a flat portion TP.
  • the AD conversion timing adjustment circuit 124 can adjust the operation timing of the AD conversion circuit 112 so that the operation period of the AD conversion circuit 112 is set to this flat portion TP. This allows a flat portion to be generated in the waveform of the current monitored by the current monitor circuit 121 when there is no flat portion in the waveform of the current monitored by the current monitor circuit 121, and allows the AD conversion circuit 112 to operate on that flat portion.
  • FIG. 5 shows an example of the monitoring position of the current flowing through the semiconductor chip according to the first embodiment
  • FIG. 6 shows the change in the monitored current due to differences in the monitoring position according to the first embodiment. Note that FIG. 5 shows the power supply systems of the digital circuit 120, package 130, and PCB board 140 equivalently.
  • semiconductor chip 100 is packaged in package 130, which is mounted on PCB (Printed Circuit Board) substrate 140.
  • a current source G is connected between the power supply potential VDD and ground potential GND of digital circuit 120, and a capacitance C1 is connected in parallel to current source G.
  • the power supply potential VDD and ground potential GND of digital circuit 120 are connected to package 130 via resistors R1 and R2, respectively.
  • Inductor L1 is connected in series to the power supply potential VDD of package 130, and inductor L2 is connected in series to the ground potential GND of package 130.
  • a capacitor C2 is connected between the power supply potential VDD and ground potential GND of package 130.
  • a capacitor C3 is connected between the power supply potential VDD and ground potential GND of package 130.
  • Inductor L3 is connected in series to the power supply potential VDD of PCB board 140, and inductor L4 is connected in series to the ground potential GND of PCB board 140.
  • a capacitor C4 is connected between the power supply potential VDD and ground potential GND of PCB board 140.
  • a capacitor C5 is connected between the power supply potential VDD and ground potential GND of PCB board 140.
  • a bypass capacitor C6 is connected in parallel to capacitor C5.
  • a current In flows through the digital circuit 120.
  • a current Io flows through the PCB board 140.
  • the current Io has a waveform in which the high-frequency components of the current In are attenuated.
  • the current monitor circuit 121 monitors the current In flowing through the digital circuit 120. This allows the current monitor circuit 121 to capture a waveform in which the high-frequency components of the current In are not attenuated.
  • Figure 7 is a block diagram showing a first example of current monitor data output according to the first embodiment.
  • the output interface 126 includes an AD conversion circuit 127.
  • the AD conversion circuit 127 digitizes the current IA monitored by the current monitor circuit 121 and outputs a digital value ID of the current IA. At this time, the AD conversion circuit 127 can output multiple bits of the digital value ID in parallel.
  • by digitizing and outputting the current IA monitored by the current monitor circuit 121 it is possible to observe the waveform of the current IA monitored by the current monitor circuit 121 externally while suppressing distortion of the waveform.
  • Figure 8 is a block diagram showing a second example of current monitor data output according to the first embodiment.
  • the output interface 126 includes an AD conversion circuit 127 and a parallel-serial conversion circuit 128.
  • the parallel-serial conversion circuit 128 serializes the multiple bits of the digital value ID output in parallel from the AD conversion circuit 127 and outputs serial data SD.
  • serializing and outputting the digital value ID output in parallel from the AD conversion circuit 127 the number of data output terminals can be reduced.
  • the digital timing adjustment circuit 123 can adjust the operation timing of the digital circuit 120 based on the waveform of the current flowing through the semiconductor chip 100 recognized by the current waveform recognition circuit 122.
  • the AD conversion timing adjustment circuit 124 can adjust the operation timing of the AD conversion circuit 112 based on the waveform of the current flowing through the semiconductor chip 100 recognized by the current waveform recognition circuit 122.
  • this semiconductor chip 300 has a digital circuit 320 instead of the digital circuit 220 of the second embodiment described above.
  • the other configuration of the semiconductor chip 300 of the third embodiment is the same as the configuration of the semiconductor chip 200 of the second embodiment described above.
  • the current consumption circuit 302 supplies a consumption current to the digital circuit 320.
  • This consumption current does not have to contribute to the operation of the digital circuit 320.
  • this consumption current may be consumed by a resistor or stored in a capacitor. This consumption current is reflected in the current monitored by the current monitor circuit 121.
  • the digital timing adjustment circuit 123 determines whether there is a change in the current flowing through the semiconductor chip 300 during AD conversion by the AD conversion circuit 112 (S103). If there is no change in the current flowing through the semiconductor chip 300 during AD conversion by the AD conversion circuit 112, the processing ends. On the other hand, if there is a change in the current flowing through the semiconductor chip 300 during AD conversion by the AD conversion circuit 112, the digital timing adjustment circuit 123 changes the activation timing of the digital circuit 320 (S104).
  • the operation timing and current consumption timing of the analog circuit 110 or digital circuit 320 are automatically adjusted based on the waveform of the current flowing through the semiconductor chip 300.
  • the operation timing and current consumption timing of the analog circuit 110 or digital circuit 320 are automatically adjusted based on the waveform of the current flowing through the semiconductor chip 300.
  • the AD conversion period of the AD conversion circuit 112 during CDS operation is set based on the AD conversion start signal. For example, when the AD conversion start signal is low level, the AD conversion of the P phase and D phase of the AD conversion circuit 112 can be set to inactive, and when the AD conversion start signal is high level, the AD conversion of the P phase and D phase of the AD conversion circuit 112 can be set to active.
  • the current monitor circuit 121 monitors the current flowing through the semiconductor chip 300 on the semiconductor chip 300.
  • the current monitored by the current monitor circuit 121 is input to the current waveform recognition circuit 122.
  • the current waveform recognition circuit 122 can detect the flat portion of the current waveform ME.
  • FIG. 21 shows a method for setting current consumption timing according to the fourth embodiment.
  • the current consumption control circuit 301 detects the slope of the waveform MF during the P-phase AD conversion period and the D-phase AD conversion period.
  • the current consumption control circuit 301 controls the current consumption circuit 302 so that a current FI is consumed during the P-phase AD conversion period and the D-phase AD conversion period.
  • the current consumption control circuit 301 recognizes whether the slopes of the waveform MF during the P-phase AD conversion period and the D-phase AD conversion period match, based on the waveform MF of the current flowing through the semiconductor chip 300 recognized by the current waveform recognition circuit 122.
  • the current consumption control circuit 301 can then adjust the current FI during the D-phase AD conversion period so that the slopes of the waveform MF during the P-phase AD conversion period and the D-phase AD conversion period match.
  • the slopes of the waveforms MF during the P-phase AD conversion period and the D-phase AD conversion period are the same, the same switching noise will be superimposed on the P-phase analog signal and the D-phase analog signal generated by the analog signal generating source 111. Therefore, by digitizing the difference between the P-phase analog signal and the D-phase analog signal, the switching noise superimposed on the P-phase analog signal and the D-phase analog signal can be canceled out.
  • the digital circuit 320 performs processing similar to that of the third embodiment described above (S101 to S105).
  • the current consumption control circuit 301 determines whether the change in current flowing through the semiconductor chip 300 during the P-phase AD conversion period and the D-phase AD conversion period during CDS operation is the same (S201). If the change in current flowing through the semiconductor chip 300 during the P-phase AD conversion period and the D-phase AD conversion period during CDS operation is the same, processing ends. On the other hand, if the change in current flowing through the semiconductor chip 300 during the P-phase AD conversion period and the D-phase AD conversion period during CDS operation is not the same, the current consumption control circuit 301 controls the current consumption supplied from the current consumption circuit 302 (S202) and returns processing to S101.
  • the operation timing and current consumption timing of the analog circuit 110 or the digital circuit 320 during CDS operation are adjusted based on the waveform of the current flowing through the semiconductor chip 300. This makes it possible to reduce the effects of switching noise generated in the digital circuit when the CDS circuit is operating, even when it is difficult to flatten the waveform of the current flowing through the semiconductor chip 300.
  • the operation timing of the analog circuit 110 or the digital circuit 220 is automatically adjusted based on the waveform of the current flowing through the semiconductor chip 200.
  • a voltage corresponding to the frequency component of the current is monitored.
  • a current source G is connected between the power supply potential VDD and ground potential GND of the digital circuit 220, and a series circuit of a capacitor C11 and a resistor R11 is connected in parallel to the current source G.
  • the power supply potential VDD is connected to the ground potential GND via a series circuit of a resistor R12 and an inductor L11.
  • V(t) R ⁇ I(t)
  • V(t) L ⁇ d/dtI(t)
  • V(t) 1/C ⁇ I(t)dt
  • R is the resistance component of the loop impedance of the digital circuit 220
  • L is the inductance component of the loop impedance of the digital circuit 220
  • C is the capacitance component of the loop impedance of the digital circuit 220.
  • the voltage V(t) is determined by the frequency of the current I(t), the resistance component R, the inductance component L, and the capacitance component C.
  • the resistance component R and the inductance component L are parasitic resistance and parasitic inductance components generated by the power supply wiring and ground wiring of the package or substrate outside the semiconductor chip 200, and are the sum of the power supply and ground components.
  • the capacitance component C is a stabilizing capacitance connected between the power supply and ground of the digital circuit 220.
  • Figure 26 shows an example of the installation position of the imaging unit 12031.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle, in particular, the closest three-dimensional object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.
  • the semiconductor chips of the first to fifth embodiments described above can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

電子回路内部の干渉に起因する誤動作を抑制する。　電子回路は、半導体チップに形成されたアナログ回路と、半導体チップに混載されたデジタル回路と、半導体チップに流れる電流を半導体チップ上でモニタする電流モニタ回路と、半導体チップに流れる電流の波形に基づいて、アナログ回路またはデジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路とを備える。ナログ回路は、ＡＤ（Analog to Digital）変換回路を備えてもよい。

Description

電子回路および電子機器
　本技術は、電子回路および電子機器に関する。詳しくは、本技術は、電流モニタに基づいて動作タイミングを制御可能な電子回路および電子機器に関する。
　電子回路のノイズの影響を調べるために、電子回路のスイッチング電流をモニタすることがある。例えば、電子回路内の電源変動をダイナミックにプロービングする技術が開示されている（例えば、非特許文献１参照）。
ISSCC 2007/SESSION16 POWER DISTRIBUTION AND MANAGEMENT/16.2Fine-Grained In-Circuit Continuous-Time Probing Technique of Dynamic Supply Variations in SoCs
　しかしながら、上述の従来技術では、アナログ回路とデジタル回路が混載されるチップにおいて、デジタル回路のスイッチングノイズに起因してアナログ回路の誤動作を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、電子回路内部の干渉に起因する誤動作を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体チップに形成されたアナログ回路と、前記半導体チップに混載されたデジタル回路と、前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、前記半導体チップに流れる電流の波形に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路とを備える電子回路である。これにより、半導体チップ上でモニタされた半導体チップに流れる電流に基づいて、電子回路内部の干渉に起因する誤動作が抑制されるという作用をもたらす。
　また、第１の側面において、前記アナログ回路は、ＡＤ（Analog to Digital）変換回路を備えてもよい。これにより、半導体チップ上でモニタされた半導体チップに流れる電流に基づいて、デジタル回路で発生するスイッチングノイズに起因するＡＤ変換精度の低下が抑制されるという作用をもたらす。
　また、第１の側面において、前記タイミング調整回路は、前記半導体チップに流れる電流の波形の平坦部に前記アナログ回路の動作期間が設定されるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整してもよい。これにより、アナログ回路の動作期間において、デジタル回路で発生するスイッチングノイズの影響が低減されるという作用をもたらす。
　また、第１の側面において、前記アナログ回路は、ＣＤＳ（Correlated Double Sampling）回路を備え、前記タイミング調整回路は、前記ＣＤＳ回路の動作時に前記半導体チップに流れる電流の波形がＰ相期間とＤ相期間とで等しくなるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整してもよい。これにより、ＣＤＳ回路の動作時にデジタル回路で発生するスイッチングノイズの影響が低減されるという作用をもたらす。
　また、第１の側面において、前記電流モニタ回路にてモニタされた電流に基づいて、前記半導体チップに流れる電流の波形を認識する波形認識回路をさらに備え、前記タイミング調整回路は、前記波形認識回路の認識結果に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整してもよい。これにより、デジタル回路で発生するスイッチングノイズの影響が低減されるようにアナログ回路の動作期間が自動的に設定されるという作用をもたらす。
　また、第１の側面において、前記タイミング調整回路は、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングの調整値を格納するレジスタを備え、前記調整値は前記レジスタに外部から設定されてもよい。これにより、デジタル回路で発生するスイッチングノイズの影響が低減されるようにアナログ回路の動作期間が手動で設定可能になるという作用をもたらす。
　また、第１の側面において、前記半導体チップに流れる電流のモニタ結果をデジタル化して外部に出力する出力インタフェースをさらに備えてもよい。これにより、半導体チップ上でモニタされた半導体チップに流れる電流のモニタ精度の低下を抑制しつつ、その電流の波形が表示可能になるという作用をもたらす。
　また、第１の側面において、前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路および前記電流モニタ回路をオフしてもよい。これにより、消費電力の増大を抑制しつつ、電流の半導体チップ上でモニタされた半導体チップに流れる電流に基づいて、電子回路内部の干渉に起因する誤動作が抑制されるという作用をもたらす。
　また、第１の側面において、前記半導体チップに流れる電流のモニタ結果に基づいて、前記半導体チップに流れる電流を消費させる電流消費回路をさらに備えてもよい。これにより、アナログ回路およびデジタル回路のそれぞれの動作期間のタイミング調整では実現不能な半導体チップに流れる電流の波形が調整されるという作用をもたらす。
　また、第１の側面において、前記電流消費回路は、前記アナログ回路の動作期間に前記半導体チップに流れる電流の波形が平坦化されるように前記半導体チップに流れる電流を消費させてもよい。これにより、アナログ回路およびデジタル回路のそれぞれの動作期間のタイミング調整では実現不能な半導体チップに流れる電流の波形の平坦化が実現されるという作用をもたらす。
　また、第１の側面において、前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路、前記電流モニタ回路および前記電流消費回路をオフしてもよい。これにより、消費電力の増大を抑制しつつ、電子回路内部の干渉期間のタイミングが調整されるという作用をもたらす。
　また、第１の側面において、前記電流モニタ回路にてモニタされた電流に基づいて、前記電流の周波数成分に応じた電圧をモニタする電圧モニタ回路をさらに備えてもよい。これにより、電流モニタに基づいて電圧モニタが実現されるという作用をもたらす。
　また、第２の側面は、センシングを行うセンサと、前記センサからの出力を処理する電子回路とを備え、前記電子回路は、半導体チップに形成され、前記センサからの出力をＡＤ変換するＡＤ変換回路と、前記半導体チップに混載されたデジタル回路と、前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、前記半導体チップに流れる電流の波形に基づいて、前記ＡＤ変換回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路とを備える電子機器である。これにより、半導体チップ上でモニタされた半導体チップに流れる電流に基づいて、デジタル回路で発生するスイッチングノイズに起因するセンサデータのＡＤ変換精度の低下が抑制されるという作用をもたらす。
第１の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。 第１の実施の形態に係るＡＤ変換タイミングの変更例を示す図である。 第１の実施の形態に係るデジタル回路の構成例を示すブロック図である。 第１の実施の形態に係るデジタル回路の起動タイミングの変更前後の電流波形を示す図である。 第１の実施の形態に係る半導体チップに流れる電流のモニタ位置の例を示す図である。 第１の実施の形態に係るモニタ位置の違いによるモニタ電流の変化を示す図である。 第１の実施の形態に係る電流モニタデータ出力の第１の例を示すブロック図である。 第１の実施の形態に係る電流モニタデータ出力の第２の例を示すブロック図である。 第１の実施の形態に係るＡＤ変換回路からのデータ出力の第１の例を示すブロック図である。 第１の実施の形態に係るＡＤ変換回路からのデータ出力の第２の例を示すブロック図である。 第１の実施の形態に係るＡＤ変換回路からのデータ出力の第３の例を示すブロック図である。 第２の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。 第２の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。 第３の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。 第３の実施の形態に係る電流消費回路の第１の構成例を示す図である。 第３の実施の形態に係る電流消費回路の第２の構成例を示す図である。 第３の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。 第３の実施の形態に係る電流消費タイミングの設定方法を示す図である。 第３の実施の形態に係るデジタル回路の起動タイミングの変更方法を示すフローチャートである。 第４の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。 第４の実施の形態に係る電流消費タイミングの設定方法を示す図である。 第４の実施の形態に係るデジタル回路の起動タイミングの変更方法を示すフローチャートである。 第５の実施の形態に係る電子回路が形成された半導体チップの電圧モニタ方法を示す図である。 第５の実施の形態に係る電子回路の周波数とインピーダンスとの関係を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（半導体チップに流れる電流の波形に基づいて、アナログ回路またはデジタル回路の動作タイミングを手動で調整する例）
　２．第２の実施の形態（半導体チップに流れる電流の波形に基づいて、アナログ回路またはデジタル回路の動作タイミングを自動で調整する例）
　３．第３の実施の形態（アナログ回路またはデジタル回路の動作タイミングおよび電流消費タイミングを調整する例）
　４．第４の実施の形態（ＣＤＳ動作時におけるアナログ回路またはデジタル回路の動作タイミングおよび電流消費タイミングを調整する例）
　５．第５の実施の形態（半導体チップに流れる電流の波形に基づいて、その電流の周波数成分に応じた電圧をモニタする例）
　６．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。
　同図において、半導体チップ１００には、電子回路が形成される。また、半導体チップ１００には、センシングを行うセンサを形成することができる。このとき、電子回路は、センサからの出力を処理することができる。センサは、光電変換を伴う撮像素子でもよいし、ＭＥＭＳ（Micro Electro Mechanical Systems）センサでもよいし、細胞の応答を検知するセンサでもよい。撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサでもよいし、ＣＣＤ(Charge Coupled Device)でもよいし、測距センサでもよい。半導体チップ１００の半導体材料は、Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＰまたはＩｎＧａＡｓＰなどでもよい。
　電子回路は、アナログ回路１１０およびデジタル回路１２０を備える。このとき、アナログ回路１１０およびデジタル回路１２０は、半導体チップ１００に混載することができる。
　アナログ回路１１０は、例えば、センサで検知されたアナログ信号をＡＤ（Analog to Digital）変換して出力することができる。アナログ回路１１０は、ＡＤ変換回路を含んでもよいし、ＰＬＬ(Phase Locked Loop)回路を含んでもよいし、基準電位を生成するＢＧＲ(Band Gap Reference)を含んでもよい。アナログ回路１１０は、アナログ信号発生源１１１、ＡＤ変換回路１１２およびＡＤ変換制御回路１１３を備える。
　アナログ信号発生源１１１は、アナログ信号を発生し、ＡＤ変換回路１１２に出力する。アナログ信号発生源１１１は、センサでもよい。
　ＡＤ変換回路１１２は、アナログ信号発生源１１１で発生されたアナログ信号をデジタル化してデジタル回路１２０に出力する。
　ＡＤ変換制御回路１１３は、ＡＤ変換回路１１２を制御する。例えば、ＡＤ変換制御回路１１３は、デジタル回路１２０からの指示に基づいて、ＡＤ変換回路１１２の起動タイミングを制御することができる。
　デジタル回路１２０は、アナログ回路１１０でデジタル化されたデータを処理する。デジタル回路１２０は、個別に動作可能な複数のサブ回路を含むことができる。デジタル回路１２０には、メモリが形成されてもよいし、プロセッサが形成されてもよいし、信号処理回路が形成されてもよいし、データ処理回路が形成されてもよいし、インタフェース回路が形成されてもよい。デジタル回路１２０は、電流モニタ回路１２１、デジタルタイミング調整回路１２３、ＡＤ変換タイミング調整回路１２４、デジタル処理部１２５および出力インタフェース１２６を備える。
　電流モニタ回路１２１は、半導体チップ１００に流れる電流を半導体チップ１００上でモニタする。半導体チップ１００に流れる電流は、アナログ回路１１０およびデジタル回路１２０の動作時におけるスイッチングノイズを含んでもよい。このとき、電流モニタ回路１２１は、デジタル回路１２０に流れる電流をモニタしてもよいし、アナログ回路１１０に流れる電流をモニタしてもよい。電流モニタ回路１２１は、必ずしもデジタル回路１２０に流れる全ての電流をモニタする必要はなく、デジタル回路１２０に流れる一部の電流をモニタしてもよい。
　デジタルタイミング調整回路１２３は、半導体チップ１００に流れる電流の波形に基づいて、デジタル回路１２０の動作タイミングを調整する。デジタル回路１２０の動作タイミングの調整では、デジタル回路１２０に含まれるサブ回路ごとに動作タイミングを調整することができる。デジタル回路１２０の動作タイミングを調整するために、デジタル回路１２０の起動タイミングを調整してもよいし、デジタル回路１２０に含まれるサブ回路ごとに起動タイミングを調整してもよい。例えば、デジタルタイミング調整回路１２３は、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、デジタル回路１２０およびデジタル回路１２０に含まれるサブ回路の動作タイミングを調整することができる。このとき、デジタルタイミング調整回路１２３は、半導体チップ１００に流れる電流の波形に平坦部がない場合においても、平坦部を生成することができる。この平坦部は、ＡＤ変換回路１１２の動作時間よりも長くすることができる。平坦部では、電流モニタ回路１２１でモニタされる平坦部の電流の平均値の±１％～３０％までの電流変動を許容することができる。デジタルタイミング調整回路１２３は、レジスタ１２３Ａを備えることができる。このとき、レジスタ１２３Ａには、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、デジタル回路１２０およびデジタル回路１２０に含まれるサブ回路の起動タイミングを格納することができる。
　ＡＤ変換タイミング調整回路１２４は、半導体チップ１００に流れる電流の波形に基づいて、ＡＤ変換回路１１２の動作タイミングを調整する。ＡＤ変換回路１１２の動作タイミングを調整するために、ＡＤ変換回路１１２の起動タイミングを調整してもよい。例えば、ＡＤ変換タイミング調整回路１２４は、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換回路１１２の動作タイミングを調整することができる。ＡＤ変換タイミング調整回路１２４は、レジスタ１２４Ａを備えることができる。このとき、レジスタ１２４Ａには、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換回路１１２の起動タイミングを格納することができる。
　デジタル処理部１２５は、アナログ回路１１０でデジタル化されたデータをデジタル処理する。デジタル処理は、例えば、画像処理でもよいし、エッジ検出処理でもよいし、測距処理でもよいし、音声認識処理でもよい。
　出力インタフェース１２６は、半導体チップ１００に流れる電流のモニタ結果をデジタル化して外部に出力する。出力インタフェース１２６は、ＡＤ変換回路を備えてもよい。このとき、出力インタフェース１２６を介して出力されたデータに基づいて、半導体チップ１００に流れる電流の波形を表示装置に表示し、半導体チップ１００に流れる電流の波形を半導体チップ１００の外部で確認することができる。なお、出力インタフェース１２６は、半導体チップ１００に流れる電流のモニタ結果をアナログで外部に出力してもよい。
　そして、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、デジタル回路１２０およびデジタル回路１２０に含まれるサブ回路の起動タイミングをレジスタ１２３Ａに格納することができる。半導体チップ１００に流れる電流の波形の平坦部の確認およびデジタル回路１２０およびデジタル回路１２０に含まれるサブ回路の起動タイミングのレジスタ１２３Ａへの格納は人手で行うことができる。
　あるいは、半導体チップ１００に流れる電流の波形の平坦部にＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換回路１１２の起動タイミングをレジスタ１２４Ａに格納することができる。半導体チップ１００に流れる電流の波形の平坦部の確認およびＡＤ変換回路１１２の起動タイミングのレジスタ１２４Ａへの格納は人手で行うことができる。
　なお、デジタル回路１２０は、デジタルタイミング調整回路１２３またはＡＤ変換タイミング調整回路１２４による動作タイミングの調整後に、電流モニタ回路１２１、デジタルタイミング調整回路１２３およびＡＤ変換タイミング調整回路１２４をオフしてもよい。
　図２は、第１の実施の形態に係るＡＤ変換タイミングの変更例を示す図である。
　同図におけるａにおいて、電流モニタ回路１２１は、半導体チップ１００に流れる電流を半導体チップ１００上でモニタする。電流モニタ回路１２１でモニタされた電流の波形ＭＡは、表示装置に表示させることができる。このとき、例えば、期間Ｔ１、Ｔ２、Ｔ３において電流の波形ＭＡの平坦部を表示装置上で確認することができる。
　一方、ＡＤ変換回路１１２のＡＤ変換期間は、ＡＤ変換起動信号に基づいて設定される。例えば、ＡＤ変換起動信号がロウレベルでは、ＡＤ変換回路１１２のＡＤ変換を非動作に設定し、ＡＤ変換起動信号がハイレベルでは、ＡＤ変換回路１１２のＡＤ変換を動作中に設定することができる。ＡＤ変換回路１１２のＡＤ変換期間についても表示装置に表示させることができる。ここで、電流モニタ回路１２１でモニタされた電流の波形ＭＡおよびＡＤ変換回路１１２のＡＤ変換期間Ｔ１は、時間軸を揃えて表示装置に表示させることができる。このとき、ＡＤ変換回路１１２のＡＤ変換期間Ｔ１が電流の波形ＭＡのどの部分の期間と重複しているか表示装置上で確認することができる。ＡＤ変換回路１１２のＡＤ変換期間Ｔ１が電流の波形ＭＡの平坦部の期間Ｔ２と重複していない場合、電流の波形ＭＡの平坦部の期間Ｔ２にＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換起動信号の立ち上がりタイミングをレジスタ１２４Ａに人手で格納する。なお、電流の波形ＭＡの平坦部の期間Ｔ１、Ｔ３にＡＤ変換回路１１２の動作期間を設定してもよい。
　この結果、同図におけるｂに示すように、ＡＤ変換回路１１２のＡＤ変換が電流の波形ＭＡの平坦部の期間Ｔ２で実施される。これにより、ＡＤ変換回路１１２のＡＤ変換がデジタル回路１２０のスイッチングノイズの影響を受けにくくすることができ、デジタル回路１２０が混載された半導体チップ１００でのＡＤ変換精度の低下を抑制することができる。
　図３は、第１の実施の形態に係るデジタル回路の構成例を示すブロック図である。なお、同図では、デジタル回路１２０に３個のサブ回路１２０Ａから１２０Ｃがある例を示すが、３個のサブ回路１２０Ａから１２０Ｃに限定されることなく、それ以外の個数のサブ回路をデジタル回路１２０に設けてもよい。
　同図において、デジタル回路１２０は、複数のサブ回路１２０Ａから１２０Ｃを備える。これらのサブ回路１２０Ａから１２０Ｃは、電源電位ＶＤＤと接地電位ＧＮＤとの間に並列に接続することができる。各サブ回路１２０Ａから１２０Ｃは、動作期間を個別に設定することができる。このとき、デジタルタイミング調整回路１２３は、レジスタ１２３Ａに格納されたデータに基づいて、各サブ回路１２０Ａから１２０Ｃの起動タイミングを個別に設定することができる。
　図４は、第１の実施の形態に係るデジタル回路の起動タイミングの変更前後の電流波形を示す図である。
　同図におけるａにおいて、例えば、各サブ回路１２０Ａから１２０Ｃの動作時の電流の波形がそれぞれＷＡ１からＷＣ１であるものとする。このとき、同図におけるｂに示すように、電流モニタ回路１２１でモニタされた電流の波形に平坦部ＴＰが生成されるように、各サブ回路１２０Ａから１２０Ｃの起動タイミングをレジスタ１２３Ａに格納することができる。デジタルタイミング調整回路１２３は、レジスタ１２３Ａに格納されたデータに基づいて、各サブ回路１２０Ａから１２０Ｃの起動タイミングを調整することにより、各サブ回路１２０Ａから１２０Ｃの動作時の電流の波形がそれぞれＷＡ２からＷＣ２に変更され、平坦部ＴＰが生成される。このとき、ＡＤ変換タイミング調整回路１２４は、この平坦部ＴＰにＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換回路１１２の動作タイミングを調整することができる。これにより、電流モニタ回路１２１でモニタされた電流の波形に平坦部がないときに、電流モニタ回路１２１でモニタされる電流の波形に平坦部を発生させることができ、その平坦部でＡＤ変換回路１１２を動作させることができる。
　図５は、第１の実施の形態に係る半導体チップに流れる電流のモニタ位置の例を示す図、図６は、第１の実施の形態に係るモニタ位置の違いによるモニタ電流の変化を示す図である。なお、図５では、デジタル回路１２０、パッケージ１３０およびＰＣＢ基板１４０の電源系統を等価的に示した。
　図５において、半導体チップ１００は、パッケージ１３０にパッケージングされ、パッケージ１３０は、ＰＣＢ(Printed Circuit Board)基板１４０上に実装されるものとする。デジタル回路１２０の電源電位ＶＤＤと接地電位ＧＮＤとの間には電流源Ｇが接続され、電流源Ｇには容量Ｃ１が並列に接続される。デジタル回路１２０の電源電位ＶＤＤおよび接地電位ＧＮＤは、抵抗Ｒ１、Ｒ２をそれぞれ介してパッケージ１３０に接続される。
　パッケージ１３０の電源電位ＶＤＤには、インダクタＬ１が直列に接続され、パッケージ１３０の接地電位ＧＮＤには、インダクタＬ２が直列に接続される。各インダクタＬ１、Ｌ２に一端において、パッケージ１３０の電源電位ＶＤＤと接地電位ＧＮＤとの間には容量Ｃ２が接続される。各インダクタＬ１、Ｌ２に他端において、パッケージ１３０の電源電位ＶＤＤと接地電位ＧＮＤとの間には容量Ｃ３が接続される。
　ＰＣＢ基板１４０の電源電位ＶＤＤには、インダクタＬ３が直列に接続され、ＰＣＢ基板１４０の接地電位ＧＮＤには、インダクタＬ４が直列に接続される。各インダクタＬ３、Ｌ４に一端において、ＰＣＢ基板１４０の電源電位ＶＤＤと接地電位ＧＮＤとの間には容量Ｃ４が接続される。各インダクタＬ３、Ｌ４に他端において、ＰＣＢ基板１４０の電源電位ＶＤＤと接地電位ＧＮＤとの間には容量Ｃ５が接続される。容量Ｃ５には、バイパスコンデンサＣ６が並列に接続される。
　デジタル回路１２０が動作すると、デジタル回路１２０に電流Ｉｎが流れる。デジタル回路１２０に電流Ｉｎが流れると、ＰＣＢ基板１４０に電流Ｉｏが流れる。電流Ｉｏは、図６に示すように、電流Ｉｎの高周波成分が減衰した波形となる。このとき、電流モニタ回路１２１は、デジタル回路１２０に流れる電流Ｉｎをモニタする。これにより、電流モニタ回路１２１は、電流Ｉｎの高周波成分の減衰がない波形を捉えることができる。
　図７は、第１の実施の形態に係る電流モニタデータ出力の第１の例を示すブロック図である。
　同図において、出力インタフェース１２６は、ＡＤ変換回路１２７を備える。ＡＤ変換回路１２７は、電流モニタ回路１２１でモニタされた電流ＩＡをデジタル化し、電流ＩＡのデジタル値ＩＤを出力する。このとき、ＡＤ変換回路１２７は、デジタル値ＩＤの複数ビットをパラレルに出力することができる。ここで、電流モニタ回路１２１でモニタされた電流ＩＡをデジタル化して出力することにより、電流モニタ回路１２１でモニタされた電流ＩＡの波形の変形を抑制しつつ、その波形を外部で観測することができる。
　図８は、第１の実施の形態に係る電流モニタデータ出力の第２の例を示すブロック図である。
　同図において、出力インタフェース１２６は、ＡＤ変換回路１２７およびパラレルシリアル変換回路１２８を備える。パラレルシリアル変換回路１２８は、ＡＤ変換回路１２７からパラレルに出力されたデジタル値ＩＤの複数ビットをシリアル化し、シリアルデータＳＤを出力する。ここで、ＡＤ変換回路１２７からパラレルに出力されたデジタル値ＩＤをシリアル化して出力することにより、データ出力端子の個数を削減することができる。
　図９は、第１の実施の形態に係るＡＤ変換回路からのデータ出力の第１の例を示すブロック図である。
　同図において、半導体チップ１００には、端子ＴＭ１を設けることができる。端子ＴＭ１は、ＡＤ変換回路１１２から出力されたデジタルデータＤＡＴの外部への取り出しに用いることができる。端子ＴＭ１は、デジタルデータＤＡＴの外部への取り出し専用とすることができる。
　図１０は、第１の実施の形態に係るＡＤ変換回路からのデータ出力の第２の例を示すブロック図である。
　同図において、半導体チップ１００には、セレクタ１２９および端子ＴＭ２を設けることができる。セレクタ１２９には、半導体チップ１００からの出力信号Ｓ０と、ＡＤ変換回路１１２から出力されたデジタルデータＤＡＴとが入力される。このとき、セレクタ１２９は、切替信号Ｓ１に基づいて、出力信号Ｓ０またはデジタルデータＤＡＴを選択して出力することができる。端子ＴＭ２は、セレクタ１２９から出力の外部への取り出しに用いることができる。ここで、半導体チップ１００にセレクタ１２９を設けることにより、デジタルデータＤＡＴの外部への取り出し専用の端子ＴＭ１を不要とすることができる。
　図１１は、第１の実施の形態に係るＡＤ変換回路からのデータ出力の第３の例を示すブロック図である。
　同図において、半導体チップ１００には、図８の出力インタフェース１２６とともに遅延回路１３１が設けられる。遅延回路１３１は、ＡＤ変換回路１２７およびパラレルシリアル変換回路１２８の遅延に対応してデジタルデータＤＡＴを遅延させることができる。なお、遅延回路１３１は、クロックに同期してもよい。遅延回路１３１は、そのクリティカルパスに見える容量と抵抗を制御して遅延させてもよいし、遅延回路１３１の電流を制御して遅延回路１３１内の容量の充電時間、すなわち遅延回路１３１の動作速度を制御してもよい。ここで、遅延回路１３１を半導体チップ１００に設けることにより、ＡＤ変換回路１１２から出力されたデジタルデータＤＡＴ出力データと、電流モニタ回路１２１によるモニタ電流のシリアルデータＳＤとを同期して出力することができる。
　このように、上述の第１の実施の形態では、半導体チップ１００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路１２０の動作タイミングを手動で調整する。これにより、デジタル回路１２０のスイッチングノイズの検出精度を向上させつつ、デジタル回路１２０のスイッチングノイズがアナログ回路１１０に及ぼす影響を軽減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、半導体チップ１００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路１２０の動作タイミングを手動で調整した。この第２の実施の形態では、半導体チップに流れる電流の波形に基づいて、アナログ回路またはデジタル回路の動作タイミングを自動で調整する。
　図１２は、第２の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。
　同図において、この半導体チップ２００は、上述の第１の実施の形態のデジタル回路１２０に代えて、デジタル回路２２０を備える。第２の実施の形態の半導体チップ２００のそれ以外の構成は、上述の第１の実施の形態の半導体チップ１００の構成と同様である。
　デジタル回路２２０は、上述の第１の実施の形態のデジタル回路１２０に電流波形認識回路１２２が追加されている。また、この半導体チップ２００は、上述の第１の実施の形態の半導体チップ１００から出力インタフェース１２６が除去されている。第２の実施の形態のデジタル回路２２０のそれ以外の構成は、上述の第１の実施の形態のデジタル回路１２０の構成と同様である。なお、半導体チップ２００は、上述の第１の実施の形態の出力インタフェース１２６を備えてもよい。
　電流波形認識回路１２２は、電流モニタ回路１２１にてモニタされた電流に基づいて、半導体チップ１００に流れる電流の波形を認識する。ここで、電流波形認識回路１２２は、半導体チップ１００に流れる電流の波形の平坦部を検出してもよい。
　このとき、デジタルタイミング調整回路１２３は、電流波形認識回路１２２で認識された半導体チップ１００に流れる電流の波形に基づいて、デジタル回路１２０の動作タイミングを調整することができる。ＡＤ変換タイミング調整回路１２４は、電流波形認識回路１２２で認識された半導体チップ１００に流れる電流の波形に基づいて、ＡＤ変換回路１１２の動作タイミングを調整することができる。
　なお、デジタル回路２２０は、デジタルタイミング調整回路１２３またはＡＤ変換タイミング調整回路１２４による動作タイミングの調整後に、電流モニタ回路１２１、電流波形認識回路１２２、デジタルタイミング調整回路１２３およびＡＤ変換タイミング調整回路１２４をオフしてもよい。
　図１３は、第２の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。
　同図において、電流モニタ回路１２１は、半導体チップ２００に流れる電流を半導体チップ２００上でモニタする。電流モニタ回路１２１でモニタされた電流のモニタ結果は、電流波形認識回路１２２に入力される。このとき、電流波形認識回路１２２は、例えば、期間Ｔ１０、Ｔ１２、Ｔ１３において電流の波形ＭＢの平坦部を検出することができる。
　デジタル回路２２０には、複数のサブ回路１２０Ａから１２０Ｃを設けることができる。デジタル回路２２０の動作期間は、デジタル回路起動信号に基づいて設定される。例えば、デジタル回路起動信号がロウレベルでは、デジタル回路２２０を非動作に設定し、デジタル回路起動信号がハイレベルでは、デジタル回路２２０を動作中に設定することができる。また、各サブ回路１２０Ａから１２０Ｃの動作期間は、サブ回路起動信号ＡＣＫに基づいて設定される。サブ回路起動信号ＡＣＫは、デジタル回路起動信号のハイレベル期間において、サブ回路１２０Ａから１２０Ｃごとに生成することができる。そして、サブ回路起動信号ＡＣＫが立ち上がるごとに、サブ回路起動信号ＡＣＫに対応したサブ回路１２０Ａから１２０Ｃが起動される。
　このとき、デジタルタイミング調整回路１２３は、電流波形認識回路１２２で認識された半導体チップ１００に流れる電流の波形に基づいて、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングを調整することができる。このとき、デジタルタイミング調整回路１２３は、例えば、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングの調整結果に基づいて、例えば、期間Ｔ１２において電流の波形ＭＢの平坦部を生成することができる。
　ＡＤ変換タイミング調整回路１２４は、電流波形認識回路１２２で認識された半導体チップ１００に流れる電流の波形に基づいて、ＡＤ変換回路１１２の動作タイミングを調整することができる。このとき、ＡＤ変換タイミング調整回路１２４は、電流の波形ＭＢの平坦部の期間Ｔ１２にＡＤ変換回路１１２の動作期間が設定されるように、ＡＤ変換起動信号の立ち上がりタイミングを調整することができる。
　この結果、ＡＤ変換回路１１２のＡＤ変換が電流の波形ＭＢの平坦部の期間Ｔ１２で実施される。これにより、ＡＤ変換回路１１２のＡＤ変換がデジタル回路２２０のスイッチングノイズの影響を受けにくくすることができ、デジタル回路２２０が混載された半導体チップ２００でのＡＤ変換精度の低下を抑制することができる。
　このように、上述の第２の実施の形態では、半導体チップ２００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路２２０の動作タイミングを自動で調整する。これにより、デジタル回路２２０のスイッチングノイズの検出精度を向上させつつ、デジタル回路２２０のスイッチングノイズがアナログ回路１１０に及ぼす影響を軽減することが可能となるとともに、半導体チップ２００に流れる電流の外部での観測を不要とすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、半導体チップ２００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路２２０の動作タイミングを自動で調整した。この第３の実施の形態では、半導体チップに流れる電流の波形に基づいて、アナログ回路またはデジタル回路の動作タイミングおよび電流消費タイミングを自動で調整する。
　図１４は、第３の実施の形態に係る電子回路が形成された半導体チップの構成例を示すブロック図である。
　同図において、この半導体チップ３００は、上述の第２の実施の形態のデジタル回路２２０に代えて、デジタル回路３２０を備える。第３の実施の形態の半導体チップ３００のそれ以外の構成は、上述の第２の実施の形態の半導体チップ２００の構成と同様である。
　デジタル回路３２０は、上述の第２の実施の形態のデジタル回路２２０に電流消費制御回路３０１および電流消費回路３０２が追加されている。第３の実施の形態のデジタル回路３２０のそれ以外の構成は、上述の第２の実施の形態のデジタル回路２２０の構成と同様である。なお、半導体チップ３００は、上述の第１の実施の形態の出力インタフェース１２６を備えてもよい。
　電流消費回路３０２は、デジタル回路３２０に消費電流を供給する。この消費電流は、デジタル回路３２０の動作に寄与しなくてもよい。このとき、この消費電流は、抵抗で消費させてもよいし、容量に蓄積してもよい。この消費電流は、電流モニタ回路１２１にてモニタされる電流に反映される。
　電流消費制御回路３０１は、電流消費回路３０２から供給される消費電流を制御する。電流消費制御回路３０１は、電流モニタ回路１２１にてモニタされた電流に基づいて、デジタル回路３２０で消費される消費電流を制御することができる。例えば、電流消費制御回路３０１は、ＡＤ変換回路１１２の動作期間において、電流モニタ回路１２１にてモニタされる電流の波形が平坦化されるように消費電流を制御することができる。
　なお、デジタル回路３２０は、デジタルタイミング調整回路１２３またはＡＤ変換タイミング調整回路１２４による動作タイミングの調整後に、電流モニタ回路１２１、電流波形認識回路１２２、デジタルタイミング調整回路１２３、ＡＤ変換タイミング調整回路１２４および電流消費制御回路３０１をオフしてもよい。
　図１５は、第３の実施の形態に係る電流消費回路の第１の構成例を示す図である。
　同図において、この電流消費回路は、複数のインバータＩＶおよび容量ＣＡを備える。容量ＣＡは、各インバータＩＶの出力に並列に接続される。インバータＩＶは、多段接続される。このとき、各段のインバータＩＶおよび容量ＣＡは、遅延回路を構成することができる。そして、インバータＩＶの初段に入力信号ＳＩＮを入力し、容量ＣＡの充電を行うことにより、消費電流を発生させることができる。なお、電流消費回路は、電流を消費できれば、インバータチェーン以外の構成でもよい。
　図１６は、第３の実施の形態に係る電流消費回路の第２の構成例を示す図である。
　同図において、この電流消費回路は、複数の電界効果トランジスタＭ１からＭ５０を備える。電界効果トランジスタＭ１からＭ５０は、Ｎチャンネル電界効果トランジスタでもよい。電界効果トランジスタＭ１からＭ５０のサイズは、互いに異なっていてもよい。各電界効果トランジスタＭ１からＭ５０は、電源電位ＶＤＤと接地電位ＧＮＤとの間に接続される。各電界効果トランジスタＭ１からＭ５０のゲートには、制御信号ＣＴ１からＣＴ５０がそれぞれ印加される。そして、制御信号ＣＴ１からＣＴ５０に基づいて電界効果トランジスタＭ１からＭ５０がオンされると、各電界効果トランジスタＭ１からＭ５０に貫通電流が流れ、消費電流を発生させることができる。このとき、制御信号ＣＴ１からＣＴ５０に基づいて電界効果トランジスタＭ１からＭ５０がオンされる個数または組合せに基づいて、電流消費量を設定することができる。なお、図１６では、電界効果トランジスタＭ１からＭ５０を５０個だけ設けた例を示したが、それ以外の個数でもよい。
　図１７は、第３の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。
　同図において、電流モニタ回路１２１は、半導体チップ３００に流れる電流を半導体チップ３００上でモニタする。電流モニタ回路１２１でモニタされた電流のモニタ結果は、電流波形認識回路１２２に入力される。このとき、電流波形認識回路１２２は、例えば、期間Ｔ１４以外の期間Ｔ１２について電流の波形ＭＣの平坦部を検出することができる。
　デジタルタイミング調整回路１２３は、電流波形認識回路１２２で認識された半導体チップ３００に流れる電流の波形ＭＣに基づいて、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングを調整する。ここで、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングの調整の結果、期間Ｔ１２全体において波形ＭＣを完全に平坦化できず、非平坦化部が期間Ｔ１４に残ったものとする。このとき、波形ＭＣの期間Ｔ１２にＡＤ変換回路１１２の動作期間が設定されると、期間Ｔ１４においてデジタル回路３２０のスイッチングノイズがＡＤ変換に影響する恐れがある。
　図１８は、第３の実施の形態に係る電流消費タイミングの設定方法を示す図である。
　図１８において、電流消費制御回路３０１は、デジタルタイミング調整回路１２３によるデジタル回路３２０のタイミングの調整の結果、期間Ｔ１２の期間Ｔ１４において非平坦化部を検出する。このとき、電流消費制御回路３０１は、期間Ｔ１４において電流ＤＩが消費されるように電流消費回路３０２を制御する。このとき、電流消費制御回路３０１は、電流波形認識回路１２２で認識された半導体チップ３００に流れる電流の波形ＭＤに基づいて、期間Ｔ１４の非平坦化部が解消されたかどうかを認識する。そして、電流消費制御回路３０１は、期間Ｔ１４の非平坦化部が解消されるように期間Ｔ１４の電流ＤＩを調整することができる。
　図１９は、第３の実施の形態に係るデジタル回路の起動タイミングの変更方法を示すフローチャートである。
　同図において、電流モニタ回路１２１は、デジタル回路３２０に流れる電流を半導体チップ３００上でモニタする（Ｓ１０１）。
　次に、電流波形認識回路１２２は、半導体チップ３００に流れる電流の波形を認識する（Ｓ１０２）。
　次に、デジタルタイミング調整回路１２３は、ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化があるかどうかを判断する（Ｓ１０３）。ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化がない場合、処理を終了する。一方、ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化がある場合、デジタルタイミング調整回路１２３は、デジタル回路３２０の起動タイミングを変更する（Ｓ１０４）。
　次に、電流消費制御回路３０１は、ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化があるかどうかを判断する（Ｓ１０５）。ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化がない場合、処理を終了する。一方、ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化がある場合、電流消費制御回路３０１は、電流消費回路３０２から供給される消費電流を制御し（Ｓ１０６）、処理をＳ１０１に戻す。
　このように、上述の第３の実施の形態では、半導体チップ３００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路３２０の動作タイミングおよび電流消費タイミングを自動で調整する。これにより、デジタル回路３２０の動作タイミングの調整だけでは、半導体チップ３００に流れる電流の平坦化が困難な場合においても、半導体チップ３００に流れる電流を平坦化することができ、半導体チップ３００に流れる電流の波形の平坦部にアナログ回路１１０の動作期間を設定することが可能となる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、半導体チップ３００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路３２０の動作タイミングおよび電流消費タイミングを自動で調整した。この第４の実施の形態では、半導体チップ３００に流れる電流の波形に基づいて、ＣＤＳ動作時におけるアナログ回路１１０またはデジタル回路３２０の動作タイミングおよび電流消費タイミングを調整する。
　図２０は、第４の実施の形態に係るＡＤ変換タイミングの設定方法を示す図である。
　同図において、アナログ信号発生源１１１は、ＣＤＳに基づいてアナログ信号を発生し、ＡＤ変換回路１１２に出力することができる。このとき、ＡＤ変換回路１１２は、アナログ信号発生源１１１で発生されたＰ相アナログ信号とＤ相アナログ信号との差分をデジタル化してデジタル回路１２０に出力することができる。
　一方、ＣＤＳ動作時におけるＡＤ変換回路１１２のＡＤ変換期間は、ＡＤ変換起動信号に基づいて設定される。例えば、ＡＤ変換起動信号がロウレベルでは、ＡＤ変換回路１１２のＰ相およびＤ相のＡＤ変換を非動作に設定し、ＡＤ変換起動信号がハイレベルでは、Ｐ相およびＤ相のＡＤ変換回路１１２のＡＤ変換を動作中に設定することができる。
　電流モニタ回路１２１は、半導体チップ３００に流れる電流を半導体チップ３００上でモニタする。電流モニタ回路１２１でモニタされた電流のモニタ結果は、電流波形認識回路１２２に入力される。このとき、電流波形認識回路１２２は、電流の波形ＭＥの平坦部を検出することができる。
　デジタルタイミング調整回路１２３は、電流波形認識回路１２２で認識された半導体チップ３００に流れる電流の波形ＭＥに基づいて、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングを調整する。このとき、デジタル回路起動信号およびサブ回路起動信号ＡＣＫの立ち上がりタイミングの調整の結果、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間の波形ＭＥを平坦化できなかったものとする。このとき、波形ＭＥの非平坦部にＰ相ＡＤ変換期間およびＤ相ＡＤ変換期間が設定されると、デジタル回路３２０のスイッチングノイズがＡＤ変換に影響する恐れがある。
　図２１は、第４の実施の形態に係る電流消費タイミングの設定方法を示す図である。
　同図において、電流消費制御回路３０１は、デジタルタイミング調整回路１２３によるデジタル回路３２０のタイミングの調整後、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間の波形ＭＦの傾きを検出する。ここで、電流消費制御回路３０１は、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間において電流ＦＩが消費されるように電流消費回路３０２を制御する。このとき、電流消費制御回路３０１は、電流波形認識回路１２２で認識された半導体チップ３００に流れる電流の波形ＭＦに基づいて、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間の波形ＭＦの傾きが一致するかどうかを認識する。そして、電流消費制御回路３０１は、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間の波形ＭＦの傾きが一致するようにＤ相ＡＤ変換期間の電流ＦＩを調整することができる。
　ここで、Ｐ相ＡＤ変換期間およびＤ相ＡＤ変換期間の波形ＭＦの傾きが一致する場合、アナログ信号発生源１１１で発生されたＰ相アナログ信号およびＤ相アナログ信号に同一のスイッチングノイズが重畳される。このため、Ｐ相アナログ信号とＤ相アナログ信号との差分をデジタル化することより、Ｐ相アナログ信号およびＤ相アナログ信号に重畳されたスイッチングノイズをキャンセルさせることができる。
　図２２は、第４の実施の形態に係るデジタル回路の起動タイミングの変更方法を示すフローチャートである。
　同図において、デジタル回路３２０は、上述の第３の実施の形態の処理と同様の処理を実施する（Ｓ１０１からＳ１０５）。
　次に、電流消費制御回路３０１は、ＡＤ変換回路１１２のＡＤ変換中に半導体チップ３００に流れる電流に変化がある場合、ＣＤＳ動作時におけるＰ相ＡＤ変換期間およびＤ相ＡＤ変換期間の半導体チップ３００に流れる電流の変化が同一かどうかを判断する（Ｓ２０１）。ＣＤＳ動作時におけるＰ相ＡＤ変換期間およびＤ相ＡＤ変換期間の半導体チップ３００に流れる電流の変化が同一の場合、処理を終了する。一方、ＣＤＳ動作時におけるＰ相ＡＤ変換期間およびＤ相ＡＤ変換期間の半導体チップ３００に流れる電流の変化が同一でない場合、電流消費制御回路３０１は、電流消費回路３０２から供給される消費電流を制御し（Ｓ２０２）、処理をＳ１０１に戻す。
　このように、上述の第４の実施の形態では、半導体チップ３００に流れる電流の波形に基づいて、ＣＤＳ動作時におけるアナログ回路１１０またはデジタル回路３２０の動作タイミングおよび電流消費タイミングを調整する。これにより、半導体チップ３００に流れる電流の波形の平坦化が困難である場合においても、ＣＤＳ回路の動作時にデジタル回路で発生するスイッチングノイズの影響を低減することができる。
　＜５．第５の実施の形態＞
　上述の第２の実施の形態では、半導体チップ２００に流れる電流の波形に基づいて、アナログ回路１１０またはデジタル回路２２０の動作タイミングを自動で調整した。この第５の実施の形態では、半導体チップ２００に流れる電流の波形に基づいて、その電流の周波数成分に応じた電圧をモニタする。
　図２３は、第５の実施の形態に係る電子回路が形成された半導体チップの電圧モニタ方法を示す図、図２４は、第５の実施の形態に係る電子回路の周波数とインピーダンスとの関係を示す図である。なお、図２３では、デジタル回路２２０の電源系統を等価的に示した。
　図２３において、デジタル回路２２０の電源電位ＶＤＤと接地電位ＧＮＤとの間には電流源Ｇが接続され、電流源Ｇには容量Ｃ１１と抵抗Ｒ１１の直列回路が並列に接続される。電源電位ＶＤＤは、抵抗Ｒ１２とインダクタＬ１１の直列回路を介して接地電位ＧＮＤに接続される。
　このとき、デジタル回路２２０に流れる電流Ｉ（ｔ）の周波数成分によって発生する端子間の電圧Ｖ（ｔ）は、以下の式で与えることができる。
Ｖ（ｔ）＝Ｒ・Ｉ（ｔ）
Ｖ（ｔ）＝Ｌ・ｄ／ｄｔＩ（ｔ）
Ｖ（ｔ）＝１／Ｃ・∫Ｉ（ｔ）ｄｔ
　ただし、Ｒは、デジタル回路２２０のループインピーダンスの抵抗成分、Ｌは、デジタル回路２２０のループインピーダンスのインダクタンス成分、Ｃは、デジタル回路２２０のループインピーダンスの容量成分である。このとき、図２４に示すように、電圧Ｖ（ｔ）は、電流Ｉ（ｔ）の周波数、抵抗成分Ｒ、インダクタンス成分Ｌおよび容量成分Ｃによって決定される。なお、抵抗成分Ｒおよびインダクタンス成分Ｌは、半導体チップ２００外部のパッケージや基板などの電源配線とグランド配線によって生じる寄生抵抗と寄生インダンクタンス成分であり、電源分とグランド分が加算されたものとなる。容量成分Ｃは、デジタル回路２２０の電源とグランドとの間に接続されている安定化容量となる。
　このように、上述の第５の実施の形態では、半導体チップ２００に流れる電流の波形に基づいて、その電流の周波数成分に応じた電圧をモニタする。これにより、半導体チップ２００に流れる電流の検出を不要としつつ、デジタル回路２２０のスイッチングノイズの検出精度を向上させることができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２６は、撮像部１２０３１の設置位置の例を示す図である。
　図２６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用され得る。具体的には、例えば、上述の第１から第５の実施の形態の半導体チップは、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、アナログ回路とデジタル回路とを半導体チップに混載しつつ、アナログ回路の誤動作を抑制することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）半導体チップに形成されたアナログ回路と、
　前記半導体チップに混載されたデジタル回路と、
　前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、
　前記半導体チップに流れる電流の波形に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路と
を備える電子回路。
（２）前記アナログ回路は、ＡＤ（Analog to Digital）変換回路
を備える前記（１）に記載の電子回路。
（３）前記タイミング調整回路は、前記半導体チップに流れる電流の波形の平坦部に前記アナログ回路の動作期間が設定されるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
前記（１）または（２）に記載の電子回路。
（４）前記タイミング調整回路は、ＣＤＳ（Correlated Double Sampling）動作時に前記半導体チップに流れる電流の波形がＰ相期間とＤ相期間とで等しくなるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
前記（１）から（３）のいずれかに記載の電子回路。
（５）前記電流モニタ回路にてモニタされた電流に基づいて、前記半導体チップに流れる電流の波形を認識する波形認識回路をさらに備え、
　前記タイミング調整回路は、前記波形認識回路の認識結果に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
前記（１）から（４）のいずれかに記載の電子回路。
（６）前記タイミング調整回路は、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングの調整値を格納するレジスタを備え、
　前記調整値は前記レジスタに外部から設定される
前記（１）から（５）のいずれかに記載の電子回路。
（７）前記半導体チップに流れる電流のモニタ結果をデジタル化して外部に出力する出力インタフェース
をさらに備える前記（１）から（６）のいずれかに記載の電子回路。
（８）前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路および前記電流モニタ回路をオフする
前記（１）から（７）のいずれかに記載の電子回路。
（９）前記半導体チップに流れる電流のモニタ結果に基づいて、前記半導体チップに流れる電流を消費させる電流消費回路
をさらに備える前記（１）から（８）のいずれかに記載の電子回路。
（１０）前記電流消費回路は、前記アナログ回路の動作期間に前記半導体チップに流れる電流の波形が平坦化されるように前記半導体チップに流れる電流を消費させる
前記（９）に記載の電子回路。
（１１）前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路、前記電流モニタ回路および前記電流消費回路をオフする
前記（９）または（１０）に記載の電子回路。
（１２）前記電流モニタ回路にてモニタされた電流に基づいて、前記電流の周波数成分に応じた電圧をモニタする電圧モニタ回路
をさらに備える前記（１）から（１１）のいずれかに記載の電子回路。
（１３）センシングを行うセンサと、
　前記センサからの出力を処理する電子回路とを備え、
　前記電子回路は、
　半導体チップに形成され、前記センサからの出力をＡＤ変換するＡＤ変換回路と、
　前記半導体チップに混載されたデジタル回路と、
　前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、
　前記半導体チップに流れる電流の波形に基づいて、前記ＡＤ変換回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路と
を備える電子機器。
　１００　半導体チップ
　１１０　アナログ回路
　１１１　アナログ信号発生源
　１１２　ＡＤ変換回路
　１１３　ＡＤ変換制御回路
　１２０　デジタル回路
　１２１　電流モニタ回路
　１２２　電流波形認識回路
　１２３　デジタルタイミング調整回路
　１２４　ＡＤ変換タイミング調整回路
　１２５　デジタル処理部
　１２６　出力インタフェース
　１２３Ａ、１２４Ａ　レジスタ

Claims (13)

  1. 　半導体チップに形成されたアナログ回路と、
    　前記半導体チップに混載されたデジタル回路と、
    　前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、
    　前記半導体チップに流れる電流の波形に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路と
    を備える電子回路。
  2. 　前記アナログ回路は、ＡＤ（Analog to Digital）変換回路
    を備える請求項１に記載の電子回路。
  3. 　前記タイミング調整回路は、前記半導体チップに流れる電流の波形の平坦部に前記アナログ回路の動作期間が設定されるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
    請求項１に記載の電子回路。
  4. 　前記タイミング調整回路は、ＣＤＳ（Correlated Double Sampling）動作時に前記半導体チップに流れる電流の波形がＰ相期間とＤ相期間とで等しくなるように、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
    請求項１に記載の電子回路。
  5. 　前記電流モニタ回路にてモニタされた電流に基づいて、前記半導体チップに流れる電流の波形を認識する波形認識回路をさらに備え、
    　前記タイミング調整回路は、前記波形認識回路の認識結果に基づいて、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整する
    請求項１に記載の電子回路。
  6. 　前記タイミング調整回路は、前記アナログ回路または前記デジタル回路の少なくともいずれか一方の動作タイミングの調整値を格納するレジスタを備え、
    　前記調整値は前記レジスタに外部から設定される
    請求項１に記載の電子回路。
  7. 　前記半導体チップに流れる電流のモニタ結果をデジタル化して外部に出力する出力インタフェース
    をさらに備える請求項１に記載の電子回路。
  8. 　前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路および前記電流モニタ回路をオフする
    請求項１に記載の電子回路。
  9. 　前記半導体チップに流れる電流のモニタ結果に基づいて、前記半導体チップに流れる電流を消費させる電流消費回路
    をさらに備える請求項１に記載の電子回路。
  10. 　前記電流消費回路は、前記アナログ回路の動作期間に前記半導体チップに流れる電流の波形が平坦化されるように前記半導体チップに流れる電流を消費させる
    請求項９に記載の電子回路。
  11. 　前記タイミング調整回路による前記動作タイミングの調整後に、前記タイミング調整回路、前記電流モニタ回路および前記電流消費回路をオフする
    請求項１０に記載の電子回路。
  12. 　前記電流モニタ回路にてモニタされた電流に基づいて、前記電流の周波数成分に応じた電圧をモニタする
    請求項１に記載の電子回路。
  13. 　センシングを行うセンサと、
    　前記センサからの出力を処理する電子回路とを備え、
    　前記電子回路は、
    　半導体チップに形成され、前記センサからの出力をＡＤ変換するＡＤ変換回路と、
    　前記半導体チップに混載されたデジタル回路と、
    　前記半導体チップに流れる電流を前記半導体チップ上でモニタする電流モニタ回路と、
    　前記半導体チップに流れる電流の波形に基づいて、前記ＡＤ変換回路または前記デジタル回路の少なくともいずれか一方の動作タイミングを調整するタイミング調整回路と
    を備える電子機器。
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