WO2025200845A1 - 像素电路和显示装置 - Google Patents

像素电路和显示装置

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WO2025200845A1
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electrically connected
control
transistor
node
circuit
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朴宇成
赵永亮
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Beijing BOE Technology Development Co Ltd
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Beijing BOE Technology Development Co Ltd
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Definitions

  • the present disclosure relates to the field of display technology, and in particular to a pixel circuit and a display device.
  • a driving transistor in a pixel circuit may include a gate and a back gate, and a light-shielding metal layer is used as the back gate of the driving transistor.
  • the back gate of the driving transistor can be connected to a fixed voltage, and the depletion capacitance of the driving transistor cannot be increased during compensation.
  • the S-factor (S factor) and corresponding Dr-Range (Data Range) of the driving transistor cannot be adjusted when the pixel circuit is working.
  • an embodiment of the present disclosure provides a pixel circuit, including a driving circuit, a light-emitting element, and a first capacitor;
  • the first capacitor is a depletion-type capacitor.
  • the pixel circuit further includes a compensation control circuit and a data writing circuit;
  • the compensation control circuit is used to control the connection or disconnection between the first node and the third node under the control of the first scanning signal provided by the first scanning end; the driving circuit is electrically connected to the light-emitting element through the third node;
  • the data writing circuit is electrically connected to the second scanning end, the data line and the second node respectively, and is used to provide the data voltage provided by the data line to the second node under the control of the second scanning signal provided by the second scanning end during the data writing phase; the driving circuit is electrically connected to the power supply voltage end through the second node.
  • the back gate of the transistor included in the compensation control circuit is electrically connected to the second plate of the first capacitor.
  • the pixel circuit described in at least one embodiment of the present disclosure further includes an initialization circuit
  • FIG1 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG2A is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG2B is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG2C is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG2D is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG5 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG6 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG8 is an operation timing diagram of at least one embodiment of the pixel circuit shown in FIG6 ;
  • FIG9A is a schematic diagram illustrating the working state of at least one embodiment of the pixel circuit shown in FIG6 during a reset phase S1;
  • FIG9B is a schematic diagram illustrating the working state of at least one embodiment of the pixel circuit shown in FIG6 during the data writing phase S2;
  • FIG9C is a schematic diagram illustrating the operating state of at least one embodiment of the pixel circuit shown in FIG6 during the light emitting stage S3;
  • FIG10 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • the transistors used in all embodiments of the present disclosure may be thin film transistors, field effect transistors, or other devices with the same characteristics.
  • one electrode is referred to as the first electrode and the other electrode is referred to as the second electrode.
  • the first electrode when the transistor is a thin film transistor or a field effect transistor, the first electrode may be a drain electrode, and the second electrode may be a source electrode; or, the first electrode may be a source electrode, and the second electrode may be a drain electrode.
  • the pixel circuit includes a driving circuit 10 , a light emitting element E1 and a first capacitor C1 ;
  • the driving circuit 10 is electrically connected to the first node N1 and the light emitting element E1, respectively, and is configured to drive the light emitting element E1 to emit light under the control of the potential of the first node N1;
  • the back gate of the transistor included in the driving circuit 10 is electrically connected to the first plate of the first capacitor C1 , and the second plate of the first capacitor C1 is electrically connected to the control voltage terminal BG.
  • VDD is a power supply voltage terminal.
  • a first capacitor C1 can be set between the back gate of the transistor included in the driving circuit 10 and the control voltage terminal BG.
  • the depletion capacitance of the transistor included in the driving circuit 10 can be increased during compensation by means of compensation, and the S-factor and corresponding Dr-Range (Data Range) of the transistor included in the driving circuit 10 can be adjusted when the pixel circuit is working.
  • control voltage terminal BG is used to provide a control voltage signal.
  • the capacitance value of the first capacitor C1 may increase accordingly.
  • Vds drain-source voltage
  • Ids drain-source currents
  • the Data range is the difference between the gate-source voltages (Vgs) corresponding to the currents (Ids) at two brightness levels.
  • Vgs gate-source voltages
  • Ids currents
  • the first capacitor is a depletion-mode capacitor.
  • the first capacitor may be a depletion capacitor.
  • the first plate of the first capacitor C1 may be a semiconductor plate
  • the second plate of the first capacitor C1 may be made of metal
  • an insulating layer may be provided between the first plate of the first capacitor C1 and the second plate of the first capacitor C1
  • the capacitance value of the first capacitor C1 may be adjusted by adjusting the potential of the control voltage terminal BG.
  • the pixel circuit further includes a tank circuit; the tank circuit is electrically connected to the first node and is configured to maintain the potential of the first node;
  • the pixel circuit may include an energy storage circuit, which can be used to maintain the potential of the first node.
  • the capacitance value of the first capacitor is smaller than the capacitance value of the storage capacitor included in the energy storage circuit, so that the storage capacitor can well maintain the potential of the node.
  • the pixel circuit may include a tank circuit 20 ;
  • the energy storage circuit 20 is electrically connected to the first node N1 and is used to maintain the potential of the first node N1;
  • the data writing circuit is electrically connected to the second scanning end, the data line and the second node respectively, and is used to provide the data voltage provided by the data line to the second node under the control of the second scanning signal provided by the second scanning end during the data writing phase; the driving circuit is electrically connected to the power supply voltage end through the second node.
  • the pixel circuit may further include a compensation control circuit and a data writing circuit; the compensation control circuit controls the connection or disconnection between the first node and the third node under the control of the first scanning signal, and the data writing circuit provides the data voltage to the second node under the control of the second scanning signal during the data writing phase.
  • the back gate of the transistor included in the compensation control circuit is electrically connected to the second plate of the first capacitor.
  • each transistor in the compensation loop is controlled by an independent potential.
  • the back gate of the transistor in the compensation loop is connected to the control voltage signal through the control voltage terminal, and the active layer of the transistor in the compensation loop is not in a floating state.
  • the back gate of the transistor included in the drive circuit and the back gate of the transistor included in the compensation control circuit are both electrically connected to the control voltage terminal, when the transistor included in the drive circuit generates a voltage change, the change will be reflected in the transistor included in the compensation control circuit.
  • control voltage terminal is used to provide a fixed voltage signal.
  • control voltage terminal may provide a fixed voltage signal, and the voltage value of the fixed voltage signal may be greater than or equal to -15V and less than or equal to 15V.
  • the source of the transistor included in the driving circuit 10 is electrically connected to the second node N2, and the drain of the transistor included in the driving circuit 10 is electrically connected to the third node N3;
  • the compensation control circuit 21 is electrically connected to the first scanning terminal GN, the first node N1, and the third node N3, respectively, and is used to control the connection or disconnection between the first node N1 and the third node N3 under the control of the first scanning signal provided by the first scanning terminal GN; the second terminal of the driving circuit 10 is electrically connected to the third node N3;
  • the transistors included in the compensation control circuit 21 are n-type transistors, but the present invention is not limited thereto.
  • FIG2D based on at least one embodiment of the pixel circuit shown in FIG2B ,
  • the transistors included in the data writing circuit 22 are p-type transistors, but the present invention is not limited thereto.
  • the gate of the transistor included in the compensation control circuit 21 is electrically connected to the first scanning terminal GN, the source of the transistor included in the compensation control circuit 21 is electrically connected to the first node N1, and the drain of the transistor included in the compensation control circuit 21 is electrically connected to the third node N3; the back gate of the transistor included in the compensation control circuit 21 is electrically connected to the control voltage terminal BG;
  • the transistors included in the compensation control circuit 21 and the transistors included in the data writing circuit 22 are both p-type transistors, but the present invention is not limited thereto. In actual operation, the transistors included in the compensation control circuit 21 and the transistors included in the data writing circuit 22 can both be n-type transistors.
  • the pixel circuit according to at least one embodiment of the present disclosure further includes a first light emitting control circuit and a second light emitting control circuit;
  • the second light-emitting control circuit is electrically connected to the light-emitting control terminal, the third node, and the first electrode of the light-emitting element, respectively, and is used to control the third node to be connected to the first electrode of the light-emitting element under the control of the light-emitting control signal during the light-emitting phase; and the second electrode of the light-emitting element is electrically connected to the first voltage terminal;
  • the control voltage terminal is used to provide a first control voltage signal during at least a partial period of time in the light emitting phase.
  • the capacitance value of the first capacitor is greater than the capacitance value of the first capacitor when the second plate of the first capacitor is connected to the second control voltage signal.
  • the control voltage terminal in a time period other than the compensation time period included in the display cycle, can provide a second control voltage signal.
  • the capacitance value of the first capacitor is greater than the capacitance value of the first capacitor when the second plate of the first capacitor is connected to the second control voltage signal.
  • the first voltage end may be a low voltage end, but is not limited thereto.
  • the capacitance value of the first capacitor when the voltage value of the voltage signal provided by the control voltage terminal is larger, the capacitance value of the first capacitor is larger.
  • the pixel circuit according to at least one embodiment of the present disclosure further includes a compensation control circuit 21 , a data writing circuit 22 , a first light emitting control circuit 31 and a second light emitting control circuit 32 ;
  • the data writing circuit 22 is electrically connected to the second scanning terminal GP, the data line DT, and the second node N2, respectively, and is used to provide the data voltage Vdata provided by the data line DT to the second node N2 under the control of the second scanning signal provided by the second scanning terminal GP during the data writing phase; the first terminal of the driving circuit 10 is electrically connected to the second node N2;
  • the second light-emitting control circuit 32 is electrically connected to the light-emitting control terminal EM, the third node N3 and the first electrode of the light-emitting element E1, respectively, and is used to control the connection between the third node N3 and the first electrode of the light-emitting element E1 under the control of the light-emitting control signal during the light-emitting stage; the second electrode of the light-emitting element E1 is electrically connected to the first voltage terminal V1.
  • the pixel circuit according to at least one embodiment of the present disclosure further includes an initialization circuit
  • the initialization circuit is electrically connected to the reset control terminal, the first initial voltage terminal and the third node respectively, and is used to write the first initial voltage provided by the first initial voltage terminal into the third node under the control of the reset control signal provided by the reset control terminal during the reset phase;
  • the pixel circuit may further include an initialization circuit, which writes a first initial voltage to the third node under the control of a reset control signal during a reset phase; the control voltage terminal is also used to provide a first control voltage signal during the reset phase and the data writing phase.
  • the pixel circuit may further include an initialization circuit 40 ;
  • the initialization circuit is electrically connected to the reset control terminal RST, the first initial voltage terminal I1 and the third node N3 respectively, and is used to write the first initial voltage Vint1 provided by the first initial voltage terminal I1 into the third node N3 under the control of the reset control signal provided by the reset control terminal RST during the reset phase.
  • control voltage terminal is used to provide a second control voltage signal in a time period other than the partial time period, the reset phase, and the data writing phase;
  • the capacitance value of the first capacitor is greater than the capacitance value of the first capacitor when the second plate of the first capacitor is connected to the second control voltage signal.
  • the driving circuit includes a driving transistor
  • the gate of the driving transistor is electrically connected to the first node, the back gate of the driving transistor is electrically connected to the control voltage terminal, the first electrode of the driving transistor is electrically connected to the power supply voltage terminal through the second node, and the second electrode of the driving transistor is electrically connected to the light emitting element through the third node;
  • the compensation control circuit includes a first transistor; the data writing circuit includes a second transistor;
  • the gate of the first transistor is electrically connected to the first scanning end, the first electrode of the first transistor is electrically connected to the first node, and the second electrode of the first transistor is electrically connected to the third node;
  • the back gate of the first transistor is electrically connected to the control voltage terminal; or, the back gate of the second transistor is electrically connected to the control voltage terminal; or, the first transistor and the second transistor are both n-type transistors or p-type transistors, and the back gate of the first transistor and the back gate of the second transistor are both electrically connected to the control voltage terminal.
  • the pixel circuit according to at least one embodiment of the present disclosure further includes a reset circuit 50 ;
  • the reset circuit 50 is electrically connected to the reset control terminal RST, the second initial voltage terminal I2 and the first electrode of the light-emitting element E1, respectively, and is used to write the second initial voltage Vint2 provided by the second initial voltage terminal I2 into the first electrode of the light-emitting element E1 under the control of the reset control signal provided by the reset control terminal RST.
  • the first light emitting control circuit includes a third transistor
  • the second light emitting control circuit includes a fourth transistor
  • the initialization circuit includes a fifth transistor
  • the reset circuit includes a sixth transistor
  • the gate of the fourth transistor is electrically connected to the light emitting control terminal, the first electrode of the fourth transistor is electrically connected to the third node, and the second electrode of the fourth transistor is electrically connected to the first electrode of the light emitting element;
  • the gate of the fifth transistor is electrically connected to the reset control terminal, the first electrode of the fifth transistor is electrically connected to the first initial voltage terminal, and the second electrode of the fifth transistor is electrically connected to the third node;
  • the gate of the driving transistor T0 is electrically connected to the first node N1, the back gate of the driving transistor T0 is electrically connected to the control voltage terminal BG, the source of the driving transistor T0 is electrically connected to the second node N2, and the drain of the driving transistor T0 is electrically connected to the third node N3;
  • the gate of the second transistor T2 is electrically connected to the second scanning terminal GP, the source of the second transistor T2 is electrically connected to the data line DT, and the drain of the second transistor T2 is electrically connected to the second node N2;
  • the gate of the fifth transistor T5 is electrically connected to the reset control terminal RST, the source of the fifth transistor T5 is electrically connected to the first initial voltage terminal I1, and the drain of the fifth transistor T5 is electrically connected to the third node N3;
  • the gate of the sixth transistor T6 is electrically connected to the reset control terminal RST, the source of the sixth transistor T6 is electrically connected to the second initial voltage terminal I2, the drain of the sixth transistor T6 is electrically connected to the anode of the organic light emitting diode O1; the cathode of O1 is electrically connected to the low voltage terminal VSS;
  • the energy storage circuit includes a storage capacitor Cst;
  • a first terminal of the storage capacitor Cst is electrically connected to the first node N1 , and a second terminal of the storage capacitor Cst is electrically connected to the high voltage terminal VDD.
  • EM provides a high voltage signal
  • RST provides a high voltage signal
  • GP provides a low voltage signal
  • GN provides a high voltage signal
  • BG provides a first control voltage signal.
  • T2 is turned on
  • DT provides a data voltage Vdata to N2
  • T1 is turned on
  • N1 and N3 are connected.
  • T0 is turned on, and Cst is charged by Vdata, changing the potential of N1 until the potential of N1 becomes Vdata+Vth to perform threshold voltage compensation, and T0 is turned off; Vth is the threshold voltage of T0;
  • EM provides a low voltage signal
  • RST provides a high voltage signal
  • GP provides a high voltage signal
  • GN provides a low voltage signal
  • BG provides a first control voltage signal.
  • T3 and T4 are turned on, and T0 drives O1 to emit light.
  • BG provides a second control voltage signal
  • the voltage value of the first control voltage signal is greater than the voltage value of the second control voltage signal
  • the voltage value of the second control voltage signal may be 0V, but is not limited thereto.
  • C1 is a depletion-type capacitor.
  • the capacitance value of C1 can be adjusted by adjusting the control voltage signal provided by BG, thereby ultimately controlling the CB value (depletion capacitance value) of T0 and adjusting the S factor and corresponding Dr-Range of the driving transistor T0 when the pixel circuit is operating.
  • the CB value of T0 is mainly determined by the capacitance value of C1.
  • a display period TS may include a reset phase S1 , a data writing phase S2 , and a light emitting phase S3 , which are arranged in sequence;
  • EM provides a high voltage signal
  • RST provides a low voltage signal
  • GP provides a high voltage signal
  • GN provides a high voltage signal
  • BG provides a second control voltage signal.
  • T5 and T6 are turned on, T1 is turned on, and I1 provides a first initial voltage Vint1 to N3 and N1, so that T0 can be turned on when the data writing phase S2 begins;
  • I2 provides a second initial voltage Vint2 to the anode of O1 to clear the residual charge on the anode of O1;
  • T0 is turned on, and Cst is charged by Vdata, changing the potential of N1 until the potential of N1 becomes Vdata+Vth to perform threshold voltage compensation, and T0 is turned off; Vth is the threshold voltage of T0;
  • EM provides a low voltage signal
  • RST provides a high voltage signal
  • GP provides a high voltage signal
  • GN provides a low voltage signal
  • BG provides a first control voltage signal.
  • T3 and T4 are turned on, and T0 drives O1 to emit light.
  • the voltage value of the second control voltage signal may be 0V, but is not limited thereto.
  • the driving circuit includes a driving transistor T0 ;
  • the light emitting element is an organic light emitting diode O1 ;
  • the gate of the first transistor T1 is electrically connected to the first scanning terminal GN, the source of the first transistor T1 is electrically connected to the first node N1, and the drain of the first transistor T1 is electrically connected to the third node N3; the back gate of the first transistor T1 is electrically connected to the control voltage terminal BG;
  • the gate of the second transistor T2 is electrically connected to the second scanning terminal GP, the source of the second transistor T2 is electrically connected to the data line DT, and the drain of the second transistor T2 is electrically connected to the second node N2;
  • the first light emitting control circuit includes a third transistor T3, the second light emitting control circuit includes a fourth transistor T4, the initialization circuit includes a fifth transistor T5, and the reset circuit includes a sixth transistor T6;
  • the gate of the third transistor T3 is electrically connected to the light emitting control terminal EM, the source of the third transistor T3 is electrically connected to the power supply voltage terminal VDD, and the drain of the third transistor T3 is electrically connected to the second node N2;
  • the gate of the fourth transistor T4 is electrically connected to the light emitting control terminal EM, the source of the fourth transistor T4 is electrically connected to the third node N3, and the drain of the fourth transistor T4 is electrically connected to the anode of the organic light emitting diode O1;
  • the gate of the fifth transistor T5 is electrically connected to the reset control terminal RST, the source of the fifth transistor T5 is electrically connected to the first initial voltage terminal I1, and the drain of the fifth transistor T5 is electrically connected to the third node N3;
  • the gate of the sixth transistor T6 is electrically connected to the reset control terminal RST, the source of the sixth transistor T6 is electrically connected to the second initial voltage terminal I2, the drain of the sixth transistor T6 is electrically connected to the anode of the organic light emitting diode O1; the cathode of O1 is electrically connected to the low voltage terminal VSS;
  • T1 may be an n-type transistor
  • T0 , T2 , T3 , T4 , T5 , and T6 may all be p-type transistors, but the present invention is not limited thereto.
  • the BG when at least one embodiment of the pixel circuit shown in FIG. 10 is in operation, the BG can provide a fixed voltage signal.
  • the structure of the pixel circuit is relatively simpler; for example, the BG can provide a 5V voltage signal, but is not limited thereto.

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Abstract

本公开提供一种像素电路和显示装置。像素电路包括驱动电路、发光元件和第一电容；所述驱动电路分别与第一节点和所述发光元件电连接，用于在所述第一节点的电位的控制下，驱动所述发光元件发光；所述驱动电路包括的晶体管的背栅极与所述第一电容的第一极板电连接，所述第一电容的第二极板与控制电压端电连接。本公开实施例在所述驱动电路包括的晶体管的背栅极与控制电压端之间设置第一电容，可以通过补偿方式，提高补偿时驱动电路包括的晶体管的耗尽电容，调整像素电路工作时，驱动电路包括的晶体管的S因子及相应的数据电压范围。

Description

像素电路和显示装置
相关申请的交叉引用
本申请主张在2024年3月26日在中国提交的中国专利申请号No.202410353815.1的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路和显示装置。
背景技术
在相关技术中，像素电路中的驱动晶体管可以包括栅极和背栅极，采用遮光金属层以作为驱动晶体管的背栅极，该驱动晶体管的背栅极可以接入固定电压，不能提高补偿时驱动晶体管的depletion capacitance(耗尽电容)，不能调整像素电路工作时，驱动晶体管的S-factor(S因子)及相应的Dr-Range(Data Range，数据电压范围)。
发明内容
本公开的主要目的在于提供一种像素电路和显示装置，不能提高补偿时驱动电路包括的晶体管的depletion capacitance(耗尽电容)，不能调整像素电路工作时，驱动电路包括的晶体管的S因子及相应的数据电压范围的问题。
在一个方面中，本公开实施例提供一种一种像素电路，包括驱动电路、发光元件和第一电容；
所述驱动电路分别与第一节点和所述发光元件电连接，用于在所述第一节点的电位的控制下，驱动所述发光元件发光；
所述驱动电路包括的晶体管的背栅极与所述第一电容的第一极板电连接，所述第一电容的第二极板与控制电压端电连接。
可选的，所述第一电容为耗尽型电容器。
可选的，所述像素电路还包括储能电路；所述储能电路与所述第一节点电连接，用于储存电能；
所述第一电容的电容值小于所述储能电路包括的存储电容的电容值。
可选的，本公开至少一实施例所述的像素电路还包括补偿控制电路和数据写入电路；
所述补偿控制电路用于在第一扫描端提供的第一扫描信号的控制下，控制所述第一节点与第三节点之间连通或断开；所述驱动电路通过所述第三节点与所述发光元件电连接；
所述数据写入电路分别与第二扫描端、数据线和第二节点电连接，用于在数据写入阶段，在所述第二扫描端提供的第二扫描信号的控制下，将所述数据线提供的数据电压提供至所述第二节点；所述驱动电路通过所述第二节点与电源电压端电连接。
可选的，所述补偿控制电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
可选的，所述数据写入电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
可选的，所述补偿控制电路包括的晶体管和所述数据写入电路包括的晶体管都为n型晶体管或都为p型晶体管，所述补偿控制电路包括的晶体管的背栅极和所述数据写入电路包括的晶体管的背栅极都与所述第一电容的第二极板电连接。
可选的，所述控制电压端用于提供固定电压信号。
可选的，本公开至少一实施例所述的像素电路还包括第一发光控制电路和第二发光控制电路；
所述第一发光控制电路分别与发光控制端、电源电压端和所述第二节点电连接，用于在发光阶段，在所述发光控制端提供的发光控制信号的控制下，控制所述电源电压端与所述第二节点之间连通；
所述第二发光控制电路分别与发光控制端、所述第三节点和所述发光元件的第一极电连接，用于在发光阶段，在所述发光控制信号的控制下，控制所述第三节点与所述发光元件的第一极之间连通；所述发光元件的第二极与第一电压端电连接；
所述控制电压端用于在所述发光阶段中的至少部分时间段，提供第一控制电压信号。
可选的，所述控制电压端用于在除了所述部分时间段之外的时间段，提供第二控制电压信号；
当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
可选的，本公开至少一实施例所述的像素电路还包括初始化电路；
所述初始化电路分别与复位控制端、第一初始电压端和所述第三节点电连接，用于在复位阶段，在所述复位控制端提供的复位控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述第三节点；
所述控制电压端还用于在所述复位阶段和所述数据写入阶段，提供第一控制电压信号。
可选的，所述控制电压端用于在除了所述部分时间段、所述复位阶段和所述数据写入阶段之外的时间段，提供第二控制电压信号；
当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
可选的，所述驱动电路包括驱动晶体管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的背栅极与控制电压端电连接，所述驱动晶体管的第一极通过第二节点与电源电压端电连接，所述驱动晶体管的第二极通过第三节点与所述发光元件电连接；
所述补偿控制电路包括第一晶体管；所述数据写入电路包括第二晶体管；
所述第一晶体管的栅极与第一扫描端电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
所述第二晶体管的栅极与所述第二扫描端电连接，所述第二晶体管的第一极与所述数据线电连接，所述第二晶体管的第二极与所述第二节点电连接。
可选的，所述第一晶体管的背栅极与所述控制电压端电连接；或者，所述第二晶体管的背栅极与所述控制电压端电连接；或者，所述第一晶体管和所述第二晶体管都为n型晶体管或p型晶体管，所述第一晶体管的背栅极与所述第二晶体管的背栅极都与所述控制电压端电连接。
在第二个方面中，本公开实施例提供一种显示装置，包括上述的像素电路。
本公开实施例在所述驱动电路包括的晶体管的背栅极与控制电压端之间设置第一电容，可以通过补偿方式，提高补偿时驱动电路包括的晶体管的depletion capacitance(耗尽电容)，调整像素电路工作时，驱动电路包括的晶体管的S因子及相应的数据电压范围。
附图说明
图1是本公开至少一实施例所述的像素电路的结构图；
图2A是本公开至少一实施例所述的像素电路的结构图；
图2B是本公开至少一实施例所述的像素电路的结构图；
图2C是本公开至少一实施例所述的像素电路的结构图；
图2D是本公开至少一实施例所述的像素电路的结构图；
图2E是本公开至少一实施例所述的像素电路的结构图；图3是本公开至少一实施例所述的像素电路的结构图；
图4是本公开至少一实施例所述的像素电路的结构图；
图5是本公开至少一实施例所述的像素电路的结构图；
图6是本公开至少一实施例所述的像素电路的电路图；
图7是图6所示的像素电路的至少一实施例的工作时序图；
图8是图6所示的像素电路的至少一实施例的工作时序图；
图9A是图6所示的像素电路的至少一实施例在复位阶段S1的工作状态示意图；
图9B是图6所示的像素电路的至少一实施例在数据写入阶段S2的工作状态示意图；
图9C是图6所示的像素电路的至少一实施例在发光阶段S3的工作状态示意图；
图10是本公开至少一实施例所述的像素电路的电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开实施例所述的像素电路包括驱动电路10、发光元件E1和第一电容C1；
所述驱动电路10分别与第一节点N1和所述发光元件E1电连接，用于在所述第一节点N1的电位的控制下，驱动所述发光元件E1发光；
所述驱动电路10包括的晶体管的背栅极与所述第一电容C1的第一极板电连接，所述第一电容C1的第二极板与控制电压端BG电连接。
在图1中，标号为VDD的为电源电压端。
在本公开至少一实施例的像素电路中，可以在所述驱动电路10包括的晶体管的背栅极与控制电压端BG之间设置第一电容C1，可以通过补偿方式，提高补偿时驱动电路10包括的晶体管的depletion capacitance(耗尽电容)，调整像素电路工作时，驱动电路10包括的晶体管的S-factor(S因子)及相应的Dr-Range(Data Range，数据电压范围)。
在本公开至少一实施例中，所述控制电压端BG用于提供控制电压信号，当所述第一电容的第二极板接入的控制电压信号的电压值增大时，所述第一电容C1的电容值可以相应增大。
在具体实施时，在晶体管的转移曲线上，在特定Vds(漏源电压)下，不同数据电压Vdata对应不同的漏源电流Ids，从而对应不同亮度，Data range就是两个亮度水准对应的电流Ids对应的栅源电压Vgs的差值。Data range的值越大，Vdata误差引起的Ids的电流变化量越小，对应亮度误差越小。
在本公开至少一实施例中，所述第一电容为耗尽型电容器。
在具体实施时，所述第一电容可以为耗尽型电容器。
在本公开至少一实施例中，所述第一电容C1的第一极板可以为半导体极板，所述第一电容C1的第二极板可以由金属制成，所述第一电容C1的第一极板与所述第一电容C1的第二极板之间可以设置有绝缘层，可以通过调节控制电压端BG的电位，调节所述第一电容C1的电容值。
可选的，所述发光元件可以为OLED(有机发光二极管)，但不以此为限。
在本公开至少一实施例中，所述像素电路还包括储能电路；所述储能电路与所述第一节点电连接，用于维持所述第一节点的电位；
所述第一电容的电容值小于所述储能电路包括的存储电容的电容值。
在具体实施时，所述像素电路可以包括储能电路，所述储能电路可以用于维持所述第一节点的电位，所述第一电容的电容值小于所述储能电路包括的存储电容的电容值，以使得所述存储电容能够很好的维持所述一节点的电位。
如图2A所示，在图1所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路可以包括储能电路20；
所述储能电路20与所述第一节点N1电连接，用于维持所述第一节点N1的电位；
所述第一电容C1的电容值小于所述储能电路20包括的存储电容的电容值。
本公开至少一实施例所述的像素电路还包括补偿控制电路和数据写入电路；
所述补偿控制电路用于在第一扫描端提供的第一扫描信号的控制下，控制所述第一节点与第三节点之间连通或断开；所述驱动电路通过所述第三节点与所述发光元件电连接；
所述数据写入电路分别与第二扫描端、数据线和第二节点电连接，用于在数据写入阶段，在所述第二扫描端提供的第二扫描信号的控制下，将所述数据线提供的数据电压提供至所述第二节点；所述驱动电路通过所述第二节点与电源电压端电连接。
在具体实施时，所述像素电路还可以包括补偿控制电路和数据写入电路；所述补偿控制电路在第一扫描信号的控制下，控制所述第一节点与第三节点之间连通或断开，所述数据写入电路在数据写入阶段，在第二扫描信号的控制下，将数据电压提供至所述第二节点。
可选的，所述补偿控制电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
可选的，所述数据写入电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
可选的所述补偿控制电路包括的晶体管和所述数据写入电路包括的晶体管都为n型晶体管或都为p型晶体管，所述补偿控制电路包括的晶体管的背栅极和所述数据写入电路包括的晶体管的背栅极都与所述第一电容的第二极板电连接。
在具体实施时，所述驱动电路包括的晶体管、所述补偿控制电路包括的晶体管和所述数据写入电路包括的晶体管为补偿loop(环路)中的晶体管，可以将所述补偿控制电路包括的晶体管的背栅极或所述数据写入电路包括的晶体管的背栅极设置为与所述驱动电路包括的晶体管的背栅极电连接，或者，当所述补偿控制电路包括的晶体管和所述数据写入电路包括的晶体管都为n型晶体管或都为p型晶体管，可以将所述补偿控制电路包括的晶体管的背栅极和所述数据写入电路包括的晶体管的背栅极设置为都与所述第一电容的第二极板电连接，可以改善补偿loop中晶体管特性差异引起的补偿不均。
在相关的像素电路中，在补偿时，补偿loop中的各晶体管均由独立电位控制，而在本公开至少一实施例中，在补偿时，补偿loop中的晶体管的背栅极通过控制电压端接入控制电压信号，补偿loop中的晶体管的active(活性)层并非处于floating(浮空状态)。当在补偿loop中，驱动电路包括的晶体管的背栅极和所述补偿控制电路包括的晶体管的背栅极都与控制电压端电连接时，所述驱动电路包括的晶体管产生电压变化时，其变化量会反映到所述补偿控制电路包括的晶体管，通过该过程，在补偿loop中，可以实现晶体管电位变化互补补偿。
在本公开至少一实施例中，所述控制电压端用于提供固定电压信号。
在具体实施时，所述控制电压端可以提供固定电压信号，所述固定电压信号的电压值可以大于或等于-15V而小于或等于15V。
如图2B所示，在图2A所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括补偿控制电路21和数据写入电路22；
所述驱动电路10包括的晶体管的源极与第二节点N2电连接，所述驱动电路10包括的晶体管的漏极与第三节点N3电连接；
所述补偿控制电路21分别与第一扫描端GN、第一节点N1和第三节点N3电连接，用于在第一扫描端GN提供的第一扫描信号的控制下，控制所述第一节点N1与第三节点N3之间连通或断开；所述驱动电路10的第二端与所述第三节点N3电连接；
所述数据写入电路22分别与第二扫描端GP、数据线DT和第二节点N2电连接，用于在数据写入阶段，在所述第二扫描端GP提供的第二扫描信号的控制下，将所述数据线DT提供的数据电压Vdata提供至所述第二节点N2；所述驱动电路10的第一端与所述第二节点N2电连接。
如图2C所示，在图2B所示的像素电路的至少一实施例的基础上，
所述补偿控制电路21包括的晶体管的栅极与第一扫描端GN电连接，所述补偿控制电路21包括的晶体管的源极与所述第一节点N1电连接，所述补偿控制电路21包括的晶体管的漏极与所述第三节点N3电连接；所述补偿控制电路21包括的晶体管的背栅极与控制电压端BG电连接。
在图2C中，所述补偿控制电路21包括的晶体管为n型晶体管，但不以此为限。
如图2D所示，在图2B所示的像素电路的至少一实施例的基础上，
所述数据写入电路22包括的晶体管的栅极与所述第二扫描端GP电连接，所述数据写入电路22包括的晶体管的源极与所述数据线DT电连接，所述数据写入电路22包括的晶体管的漏极与所述第二节点N2电连接；所述数据写入电路22包括的晶体管的背栅极与控制电压端BG电连接。
在图2D中，所述数据写入电路22包括的晶体管为p型晶体管，但不以此为限。
如图2E所示，在图2B所示的像素电路的至少一实施例的基础上，
所述补偿控制电路21包括的晶体管的栅极与第一扫描端GN电连接，所述补偿控制电路21包括的晶体管的源极与所述第一节点N1电连接，所述补偿控制电路21包括的晶体管的漏极与所述第三节点N3电连接；所述补偿控制电路21包括的晶体管的背栅极与控制电压端BG电连接；
所述数据写入电路22包括的晶体管的栅极与所述第二扫描端GP电连接，所述数据写入电路22包括的晶体管的源极与所述数据线DT电连接，所述数据写入电路22包括的晶体管的漏极与所述第二节点N2电连接；所述数据写入电路22包括的晶体管的背栅极与控制电压端BG电连接。
在图2E所示的至少一实施例中，所述补偿控制电路21包括的晶体管和所述数据写入电路22包括的晶体管都为p型晶体管，但不以此为限。在实际操作时，所述补偿控制电路21包括的晶体管和所述数据写入电路22包括的晶体管可以都为n型晶体管。
本公开至少一实施例所述的像素电路还包括第一发光控制电路和第二发光控制电路；
所述第一发光控制电路分别与发光控制端、电源电压端和所述第二节点电连接，用于在发光阶段，在所述发光控制端提供的发光控制信号的控制下，控制所述电源电压端与所述第二节点之间连通；
所述第二发光控制电路分别与发光控制端、所述第三节点和所述发光元件的第一极电连接，用于在发光阶段，在所述发光控制信号的控制下，控制所述第三节点与所述发光元件的第一极之间连通；所述发光元件的第二极与第一电压端电连接；
所述控制电压端用于在所述发光阶段中的至少部分时间段，提供第一控制电压信号。
在具体实施时，所述像素电路还可以包括第一发光控制电路和第二发光控制电路，所述第一发光控制电路在发光阶段，在发光控制信号的控制下，控制所述电源电压端与所述第二节点之间连通，所述第二发光控制电在所述发光控制信号的控制下，控制所述第三节点与所述发光元件的第一极之间连通；所述发光元件的第二极与第一电压端电连接；所述控制电压端在所述发光阶段包括最开始的部分时间段，提供第一控制电压信号。
在本公开至少一实施例中，所述控制电压端用于在除了所述部分时间段之外的时间段，提供第二控制电压信号；
当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
在具体实施时，在显示周期包括的除了所述补偿时间段之外的时间段，所述控制电压端可以提供第二控制电压信号，当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值，可以使得在所述发光时间段开始时，当所述驱动电路包括的驱动晶体管从关断状态到打开状态时，所述驱动晶体管产生的驱动电流的电流值变大的速度变慢。
可选的，所述第一电压端可以为低电压端，但不以此为限。
在本公开至少一实施例中，当所述控制电压端提供的电压信号的电压值较大时，所述第一电容的电容值较大。
如图3所示，在图2A所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括补偿控制电路21、数据写入电路22、第一发光控制电路31和第二发光控制电路32；
所述补偿控制电路21分别与第一扫描端GN、第一节点N1和第三节点N3电连接，用于在第一扫描端GN提供的第一扫描信号的控制下，控制所述第一节点N1与第三节点N3之间连通或断开；所述驱动电路10的第二端与所述第三节点N3电连接；
所述数据写入电路22分别与第二扫描端GP、数据线DT和第二节点N2电连接，用于在数据写入阶段，在所述第二扫描端GP提供的第二扫描信号的控制下，将所述数据线DT提供的数据电压Vdata提供至所述第二节点N2；所述驱动电路10的第一端与所述第二节点N2电连接；
所述第一发光控制电路31分别与发光控制端EM、电源电压端VDD和第二节点N2电连接，用于在发光阶段，在所述发光控制端EM提供的发光控制信号的控制下，控制所述电源电压端VDD与所述第二节点N2之间连通；
所述第二发光控制电路32分别与发光控制端EM、第三节点N3和所述发光元件E1的第一极电连接，用于在发光阶段，在所述发光控制信号的控制下，控制所述第三节点N3与所述发光元件E1的第一极之间连通；所述发光元件E1的第二极与第一电压端V1电连接。
本公开至少一实施例所述的像素电路还包括初始化电路；
所述初始化电路分别与复位控制端、第一初始电压端和所述第三节点电连接，用于在复位阶段，在所述复位控制端提供的复位控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述第三节点；
所述控制电压端还用于在所述复位阶段和所述数据写入阶段，提供第一控制电压信号。
在具体实施时，所述像素电路还可以包括初始化电路，所述初始化电路在复位阶段，在复位控制信号的控制下，将第一初始电压写入所述第三节点；所述控制电压端还用于在所述复位阶段和所述数据写入阶段，提供第一控制电压信号。
如图4所示，在图3所示的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括初始化电路40；
所述初始化电路分别与复位控制端RST、第一初始电压端I1和所述第三节点N3电连接，用于在复位阶段，在所述复位控制端RST提供的复位控制信号的控制下，将所述第一初始电压端I1提供的第一初始电压Vint1写入所述第三节点N3。
在本公开至少一实施例中，所述控制电压端用于在除了所述部分时间段、所述复位阶段和所述数据写入阶段之外的时间段，提供第二控制电压信号；
当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
在具体实施时，所述控制电压端可以在除了所述部分时间段、所述复位阶段和所述数据写入阶段之外的时间段，提供第二控制电压信号；当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值；，可以使得在所述发光时间段开始时，当所述驱动电路包括的驱动晶体管从关断状态到打开状态时，所述驱动晶体管产生的驱动电流的电流值变大的速度变慢；在这种情况下，补偿loop中晶体管的特性波动较小，缓解补偿loop中晶体管的特性波动。
可选的，所述驱动电路包括驱动晶体管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的背栅极与控制电压端电连接，所述驱动晶体管的第一极通过第二节点与电源电压端电连接，所述驱动晶体管的第二极通过第三节点与所述发光元件电连接；
所述补偿控制电路包括第一晶体管；所述数据写入电路包括第二晶体管；
所述第一晶体管的栅极与第一扫描端电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
所述第二晶体管的栅极与所述第二扫描端电连接，所述第二晶体管的第一极与所述数据线电连接，所述第二晶体管的第二极与所述第二节点电连接。
在本公开至少一实施例中，所述第一晶体管的背栅极与所述控制电压端电连接；或者，所述第二晶体管的背栅极与所述控制电压端电连接；或者，所述第一晶体管和所述第二晶体管都为n型晶体管或p型晶体管，所述第一晶体管的背栅极与所述第二晶体管的背栅极都与所述控制电压端电连接。
本公开至少一实施例所述的像素电路还包括复位电路；
所述复位电路分别与所述复位控制端、第二初始电压端和所述发光元件的第一极电连接，用于在所述复位控制信号的控制下，将所述第二初始电压端提供的第二初始电压写入所述发光元件的第一极。
在具体实施时，所述像素电路还可以包括复位电路，所述复位电路在所述复位控制信号的控制下，将第二初始电压写入所述发光元件的第一极，以清除所述发光元件的第一极残留的电荷。
如图5所示，在图4所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括复位电路50；
所述复位电路50分别与所述复位控制端RST、第二初始电压端I2和所述发光元件E1的第一极电连接，用于在所述复位控制端RST提供的复位控制信号的控制下，将所述第二初始电压端I2提供的第二初始电压Vint2写入所述发光元件E1的第一极。
可选的，所述第一发光控制电路包括第三晶体管，所述第二发光控制电路包括第四晶体管，所述初始化电路包括第五晶体管，所述复位电路包括第六晶体管；
所述第三晶体管的栅极与所述发光控制端电连接，所述第三晶体管的第一极与电源电压端电连接，所述第三晶体管的第二极与所述第二节点电连接；
所述第四晶体管的栅极与所述发光控制端电连接，所述第四晶体管的第一极与所述第三节点电连接，所述第四晶体管的第二极与所述发光元件的第一极电连接；
所述第五晶体管的栅极与所述复位控制端电连接，所述第五晶体管的第一极与所述第一初始电压端电连接，所述第五晶体管的第二极与所述第三节点电连接；
所述第六晶体管的栅极与所述复位控制端电连接，所述第六晶体管的第一极与所述第二初始电压端电连接，所述第六晶体管的第二极与所述发光元件的第一极电连接。
如图6所示，在图5所示的像素电路的至少一实施例的基础上，所述驱动电路包括驱动晶体管T0；所述发光元件为有机发光二极管O1；
所述驱动晶体管T0的栅极与第一节点N1电连接，所述驱动晶体管T0的背栅极与控制电压端BG电连接，所述驱动晶体管T0的源极与第二节点N2电连接，所述驱动晶体管T0的漏极与第三节点N3电连接；
所述补偿控制电路包括第一晶体管T1；所述数据写入电路包括第二晶体管T2；
所述第一晶体管T1的栅极与第一扫描端GN电连接，所述第一晶体管T1的源极与所述第一节点N1电连接，所述第一晶体管T1的漏极与所述第三节点N3电连接；所述第一晶体管T1的背栅极与控制电压端BG电连接；
所述第二晶体管T2的栅极与所述第二扫描端GP电连接，所述第二晶体管T2的源极与所述数据线DT电连接，所述第二晶体管T2的漏极与所述第二节点N2电连接；
所述第一发光控制电路包括第三晶体管T3，所述第二发光控制电路包括第四晶体管T4，所述初始化电路包括第五晶体管T5，所述复位电路包括第六晶体管T6；
所述第三晶体管T3的栅极与所述发光控制端EM电连接，所述第三晶体管T3的源极与电源电压端VDD电连接，所述第三晶体管T3的漏极与所述第二节点N2电连接；
所述第四晶体管T4的栅极与所述发光控制端EM电连接，所述第四晶体管T4的源极与所述第三节点N3电连接，所述第四晶体管T4的漏极与所述有机发光二极管O1的阳极电连接；
所述第五晶体管T5的栅极与所述复位控制端RST电连接，所述第五晶体管T5的源极与所述第一初始电压端I1电连接，所述第五晶体管T5的漏极与所述第三节点N3电连接；
所述第六晶体管T6的栅极与所述复位控制端RST电连接，所述第六晶体管T6的源极与所述第二初始电压端I2电连接，所述第六晶体管T6的漏极与所述有机发光二极管O1的阳极电连接；O1的阴极与低电压端VSS电连接；
所述储能电路包括存储电容Cst；
所述存储电容Cst的第一端与所述第一节点N1电连接，所述存储电容Cst的第二端与高电压端VDD电连接。
在图6所示的像素电路的至少一实施例中，T1可以为n型晶体管，T0、T2、T3、T4、T5和T6可以都为p型晶体管，但不以此为限。
在图6所示的像素电路的至少一实施例中，所述第一电容C1为耗尽型电容器，所述第一电容C1为可变电容器。
如图7所示，本公开图6所示的像素电路的至少一实施例在工作时，显示周期TS可以包括先后设置的复位阶段S1、数据写入阶段S2和发光阶段S3；
在所述复位阶段S1，EM提供高电压信号，RST提供低电压信号，GP提供高电压信号，GN提供高电压信号，BG提供第一控制电压信号，如图9A所示，T5和T6打开，T1打开，I1提供第一初始电压Vint1至N3和N1，以使得在数据写入阶段S2开始时，T0能够导通；I2提供第二初始电压Vint2至O1的阳极，清除O1的阳极残留的电荷；
在数据写入阶段S2，EM提供高电压信号，RST提供高电压信号，GP提供低电压信号，GN提供高电压信号，BG提供第一控制电压信号，如图9B所示，T2打开，DT提供数据电压Vdata至N2，T1打开，N1与N3之间连通；
在数据写入阶段S2开始时，如图9B所示，T0导通，通过Vdata为Cst充电，改变N1的电位，直至N1的电位变为Vdata+Vth，以进行阈值电压补偿，T0关断；Vth为T0的阈值电压；
在发光阶段S3包括的最开始的部分时间段S31，EM提供低电压信号，RST提供高电压信号，GP提供高电压信号，GN提供低电压信号，BG提供第一控制电压信号，如图9C所示，T3和T4打开，T0驱动O1发光；
在发光阶段S3包括的除了最开始的部分时间段S31之外的时间段，EM提供低电压信号，RST提供高电压信号，GP提供高电压信号，GN提供低电压信号，BG提供第二控制电压信号，T3和T4打开，T0驱动O1发光；
在所述显示周期TS包括的除了S1、S2和S31之外的时间段，BG提供第二控制电压信号；
所述第一控制电压信号的电压值大于所述第二控制电压信号的电压值；
例如，当所述第一控制电压信号的电压值为10V时，所述第二控制电压信号的电压值可以为0V，但不以此为限。
在本公开图6所示的像素电路的至少一实施例中，C1为耗尽型电容器，通过增设C1，将其连接至驱动晶体管T0的背栅极后，通过调节BG提供的控制电压信号，以能够调整C1的电容值，进而最终实现控制T0的CB值(耗尽电容值)，调整像素电路工作时驱动晶体管T0的S因子与相应的Dr-Range；
当C1的电容值远大于T0的寄生电容值时，T0的CB值主要由C1的电容值决定。
如图7所示，本公开图6所示的像素电路的至少一实施例在工作时，在复位阶段S1、数据写入阶段S2和发光阶段包括的最开始的部分时间段S31，BG提供第一控制电压信号，在所述显示周期TS包括的除了S1、S2和S31之外的时间段，BG提供第二控制电压信号；所述第一控制电压信号的电压值大于所述第二控制电压信号的电压值；此时，补偿loop中的晶体管的特性波动小。
如图8所示，本公开图6所示的像素电路的至少一实施例在工作时，显示周期TS可以包括先后设置的复位阶段S1、数据写入阶段S2和发光阶段S3；
在所述复位阶段S1，EM提供高电压信号，RST提供低电压信号，GP提供高电压信号，GN提供高电压信号，BG提供第二控制电压信号，如图9A所示，T5和T6打开，T1打开，I1提供第一初始电压Vint1至N3和N1，以使得在数据写入阶段S2开始时，T0能够导通；I2提供第二初始电压Vint2至O1的阳极，清除O1的阳极残留的电荷；
在数据写入阶段S2，EM提供高电压信号，RST提供高电压信号，GP提供低电压信号，GN提供高电压信号，BG提供第二控制电压信号，如图9B所示，T2打开，DT提供数据电压Vdata至N2，T1打开，N1与N3之间连通；
在数据写入阶段S2开始时，如图9B所示，T0导通，通过Vdata为Cst充电，改变N1的电位，直至N1的电位变为Vdata+Vth，以进行阈值电压补偿，T0关断；Vth为T0的阈值电压；
在发光阶段S3包括的最开始的部分时间段S31，EM提供低电压信号，RST提供高电压信号，GP提供高电压信号，GN提供低电压信号，BG提供第一控制电压信号，如图9C所示，T3和T4打开，T0驱动O1发光；
在发光阶段S3包括的除了最开始的部分时间段S31之外的时间段，EM提供低电压信号，RST提供高电压信号，GP提供高电压信号，GN提供低电压信号，BG提供第二控制电压信号，T3和T4打开，T0驱动O1发光；
在所述显示周期TS包括的除了S31之外的时间段，BG提供第二控制电压信号；
所述第一控制电压信号的电压值大于所述第二控制电压信号的电压值；
例如，当所述第一控制电压信号的电压值为10V时，所述第二控制电压信号的电压值可以为0V，但不以此为限。
如图8所示，本公开图6所示的像素电路的至少一实施例在工作时，在发光阶段包括的最开始的部分时间段S31，BG提供第一控制电压信号，在所述显示周期TS包括的除了S31之外的时间段，BG提供第二控制电压信号；所述第一控制电压信号的电压值大于所述第二控制电压信号的电压值；此时，对充电时间的影响小，可以更集中的调整S因子与Dr-Range。
如图10所示，在图5所示的像素电路的至少一实施例的基础上，所述驱动电路包括驱动晶体管T0；所述发光元件为有机发光二极管O1；
所述驱动晶体管T0的栅极与第一节点N1电连接，所述驱动晶体管T0的背栅极与控制电压端BG电连接，所述驱动晶体管T0的源极与第二节点N2电连接，所述驱动晶体管T0的漏极与第三节点N3电连接；所述控制电压端BG用于提供固定电压信号；
所述补偿控制电路包括第一晶体管T1；所述数据写入电路包括第二晶体管T2；
所述第一晶体管T1的栅极与第一扫描端GN电连接，所述第一晶体管T1的源极与所述第一节点N1电连接，所述第一晶体管T1的漏极与所述第三节点N3电连接；所述第一晶体管T1的背栅极与控制电压端BG电连接；
所述第二晶体管T2的栅极与所述第二扫描端GP电连接，所述第二晶体管T2的源极与所述数据线DT电连接，所述第二晶体管T2的漏极与所述第二节点N2电连接；
所述第一发光控制电路包括第三晶体管T3，所述第二发光控制电路包括第四晶体管T4，所述初始化电路包括第五晶体管T5，所述复位电路包括第六晶体管T6；
所述第三晶体管T3的栅极与所述发光控制端EM电连接，所述第三晶体管T3的源极与电源电压端VDD电连接，所述第三晶体管T3的漏极与所述第二节点N2电连接；
所述第四晶体管T4的栅极与所述发光控制端EM电连接，所述第四晶体管T4的源极与所述第三节点N3电连接，所述第四晶体管T4的漏极与所述有机发光二极管O1的阳极电连接；
所述第五晶体管T5的栅极与所述复位控制端RST电连接，所述第五晶体管T5的源极与所述第一初始电压端I1电连接，所述第五晶体管T5的漏极与所述第三节点N3电连接；
所述第六晶体管T6的栅极与所述复位控制端RST电连接，所述第六晶体管T6的源极与所述第二初始电压端I2电连接，所述第六晶体管T6的漏极与所述有机发光二极管O1的阳极电连接；O1的阴极与低电压端VSS电连接；
所述储能电路包括存储电容Cst；
所述存储电容Cst的第一端与所述第一节点N1电连接，所述存储电容Cst的第二端与高电压端VDD电连接。
在图10所示的像素电路的至少一实施例中，T1可以为n型晶体管，T0、T2、T3、T4、T5和T6可以都为p型晶体管，但不以此为限。
在本公开至少一实施例中，图10所示的像素电路的至少一实施例在工作时，BG可以提供固定电压信号，在此种情况下，像素电路的结构相对更加简单；例如，BG可以提供5V电压信号，但不以此为限。
本公开实施例所述的显示装置包括上述的像素电路。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (15)

  1. 一种像素电路，括驱动电路、发光元件和第一电容；
    所述驱动电路分别与第一节点和所述发光元件电连接，用于在所述第一节点的电位的控制下，驱动所述发光元件发光；
    所述驱动电路包括的晶体管的背栅极与所述第一电容的第一极板电连接，所述第一电容的第二极板与控制电压端电连接。
  2. 如权利要求1所述的像素电路，其中，所述第一电容为耗尽型电容器。
  3. 如权利要求1所述的像素电路，其中，所述像素电路还包括储能电路；所述储能电路与所述第一节点电连接，用于储存电能；
    所述第一电容的电容值小于所述储能电路包括的存储电容的电容值。
  4. 如权利要求1所述的像素电路，其中，还包括补偿控制电路和数据写入电路；
    所述补偿控制电路用于在第一扫描端提供的第一扫描信号的控制下，控制所述第一节点与第三节点之间连通或断开；所述驱动电路通过所述第三节点与所述发光元件电连接；
    所述数据写入电路分别与第二扫描端、数据线和第二节点电连接，用于在数据写入阶段，在所述第二扫描端提供的第二扫描信号的控制下，将所述数据线提供的数据电压提供至所述第二节点；所述驱动电路通过所述第二节点与电源电压端电连接。
  5. 如权利要求4所述的像素电路，其中，所述补偿控制电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
  6. 如权利要求4所述的像素电路，其中，所述数据写入电路包括的晶体管的背栅极与所述第一电容的第二极板电连接。
  7. 如权利要求4所述的像素电路，其中，所述补偿控制电路包括的晶体管和所述数据写入电路包括的晶体管都为n型晶体管或都为p型晶体管，所述补偿控制电路包括的晶体管的背栅极和所述数据写入电路包括的晶体管的背栅极都与所述第一电容的第二极板电连接。
  8. 如权利要求1至7中任一权利要求所述的像素电路，其中，所述控制电压端用于提供固定电压信号。
  9. 如权利要求4所述的像素电路，其中，还包括第一发光控制电路和第二发光控制电路；
    所述第一发光控制电路分别与发光控制端、电源电压端和所述第二节点电连接，用于在发光阶段，在所述发光控制端提供的发光控制信号的控制下，控制所述电源电压端与所述第二节点之间连通；
    所述第二发光控制电路分别与发光控制端、所述第三节点和所述发光元件的第一极电连接，用于在发光阶段，在所述发光控制信号的控制下，控制所述第三节点与所述发光元件的第一极之间连通；所述发光元件的第二极与第一电压端电连接；
    所述控制电压端用于在所述发光阶段中的至少部分时间段，提供第一控制电压信号。
  10. 如权利要求9所述的像素电路，其中，所述控制电压端用于在除了所述部分时间段之外的时间段，提供第二控制电压信号；
    当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
  11. 如权利要求9所述的像素电路，其中，还包括初始化电路；
    所述初始化电路分别与复位控制端、第一初始电压端和所述第三节点电连接，用于在复位阶段，在所述复位控制端提供的复位控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述第三节点；
    所述控制电压端还用于在所述复位阶段和所述数据写入阶段，提供第一控制电压信号。
  12. 如权利要求11所述的像素电路，其中，所述控制电压端用于在除了所述部分时间段、所述复位阶段和所述数据写入阶段之外的时间段，提供第二控制电压信号；
    当所述第一电容的第二极板接入所述第一控制电压信号时所述第一电容的电容值，大于当所述第一电容的第二极板接入所述第二控制电压信号时所述第一电容的电容值。
  13. 如权利要求4所述的像素电路，其中，所述驱动电路包括驱动晶体管；
    所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的背栅极与控制电压端电连接，所述驱动晶体管的第一极通过第二节点与电源电压端电连接，所述驱动晶体管的第二极通过第三节点与所述发光元件电连接；
    所述补偿控制电路包括第一晶体管；所述数据写入电路包括第二晶体管；
    所述第一晶体管的栅极与第一扫描端电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
    所述第二晶体管的栅极与所述第二扫描端电连接，所述第二晶体管的第一极与所述数据线电连接，所述第二晶体管的第二极与所述第二节点电连接。
  14. 如权利要求13所述的像素电路，其中，所述第一晶体管的背栅极与所述控制电压端电连接；或者，所述第二晶体管的背栅极与所述控制电压端电连接；或者，所述第一晶体管和所述第二晶体管都为n型晶体管或p型晶体管，所述第一晶体管的背栅极与所述第二晶体管的背栅极都与所述控制电压端电连接。
  15. 一种显示装置，包括如权利要求1至14中任一权利要求所述的像素电路。
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