WO2025200802A1 - 像素电路及驱动方法、显示面板和显示装置 - Google Patents

像素电路及驱动方法、显示面板和显示装置

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陈家兴
尚庭华
安一
杨中流
牛佐吉
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Chengdu BOE Optoelectronics Technology Co Ltd
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Definitions

  • OLED organic light-emitting diode
  • the first light-emitting subcircuit is coupled to a first voltage signal terminal, a first light-emitting signal terminal, and the second node.
  • the first light-emitting subcircuit is configured to control the conduction and cutoff of the first voltage signal terminal and the second node in response to a first light-emitting signal received at the first light-emitting signal terminal.
  • the second light-emitting subcircuit is coupled to the third node, the second light-emitting signal terminal, and an anode of a light-emitting device.
  • the second light-emitting subcircuit is configured to control the conduction and cutoff of the third node and the anode of the light-emitting device in response to a second light-emitting signal received at the second light-emitting signal terminal.
  • the first reset sub-circuit is coupled to a reset signal terminal, the first node, and the first initialization signal terminal; the first reset sub-circuit is configured to control the first initialization signal terminal and the first node to be conductive and cutoff in response to a reset signal received at the reset signal terminal.
  • the compensation sub-circuit is coupled to the first node, the third node, and a first scan signal terminal; the compensation sub-circuit is configured to control the first node and the third node to be conductive and cutoff in response to a first scan signal received at the first scan signal terminal.
  • the first storage sub-circuit is coupled to the first voltage signal terminal and the second node; the first storage sub-circuit is configured to store the potential of the second node.
  • the moment when the first voltage signal terminal and the second node start to conduct is earlier than the moment when the third node and the anode of the light-emitting device start to conduct; the moment when the first voltage signal terminal and the second node start to turn off is earlier than the moment when the third node and the anode of the light-emitting device start to turn off.
  • the first storage sub-circuit includes a first storage capacitor, a first plate of the first storage capacitor is connected to the first voltage signal terminal, and a second plate of the first storage capacitor is connected to the second node.
  • the pixel circuit further includes a second reset subcircuit and a data write subcircuit.
  • the second reset subcircuit is coupled to a second initialization signal terminal, the anode of the light-emitting device, and a second scan signal terminal; the second reset subcircuit is configured to control the conduction and cutoff of the anode of the light-emitting device and the second initialization signal terminal in response to a second scan signal received at the second scan signal terminal;
  • the data write subcircuit is coupled to the second node, the third scan signal terminal, and the data signal terminal; the data write subcircuit is configured to control the conduction and cutoff of the data signal terminal and the second node in response to a third scan signal received at the third scan signal terminal.
  • the second scanning signal terminal and the third scanning signal terminal receive the same signal.
  • the first light-emitting sub-circuit includes a second transistor
  • the second light-emitting sub-circuit includes a third transistor
  • the first electrode of the second transistor is coupled to the first plate of the first storage capacitor
  • the second electrode is coupled to the second plate of the first storage capacitor
  • the control electrode is coupled to the first light-emitting signal terminal
  • the first electrode of the third transistor is coupled to the third node
  • the second electrode is coupled to the anode of the light-emitting device
  • the control electrode is coupled to the second light-emitting signal terminal EM2.
  • the reset phase includes a first reset phase and a second reset phase; in the first reset phase, the second light-emitting sub-circuit transmits the potential at the third node to the anode of the light-emitting device in response to the second light-emitting signal received at the second light-emitting signal terminal; the first reset sub-circuit transmits the first initialization signal received at the first initialization signal terminal to the first node in response to the reset signal received at the reset signal terminal; in the second reset phase, the compensation sub-circuit transmits the potential at the first node to the third node in response to the first scan signal received at the first scan signal terminal; the second light-emitting sub-circuit transmits the potential at the third node to the anode of the light-emitting device in response to the second light-emitting signal received at the second light-emitting signal terminal.
  • the pixel circuit further includes a second reset subcircuit and a write subcircuit; after the reset stage, a display frame cycle further includes a data write compensation stage; in the data write compensation stage, the data write subcircuit transmits the data signal received at the data signal terminal to the second node in response to the second scan number received at the second scan signal terminal; the compensation subcircuit transmits the potential at the second node to the first node in response to the first scan signal received at the first scan signal terminal; the second reset subcircuit transmits the second initialization signal received at the second initialization signal terminal to the anode of the light-emitting device in response to the second scan number received at the second scan signal terminal.
  • a display panel in another aspect, includes a plurality of pixel circuits, each of which includes a second transistor; the second transistor is coupled to a first voltage signal terminal.
  • the display panel includes a substrate, a semiconductor layer, a first conductive layer, and a second conductive layer.
  • the semiconductor layer is disposed on the substrate and includes a second active portion of the second transistor, the second active portion including a second source region, a second drain region, and a second channel region, the second channel region being disposed between the second source region and the second drain region.
  • the first conductive layer is disposed on a side of the semiconductor layer away from the substrate and includes a plurality of first conductive blocks; the orthographic projections of the first conductive blocks on the substrate overlap with the orthographic projections of one of the second source region and the second drain region on the substrate, and the overlapping portion forms a first storage capacitor; the first conductive blocks are connected to the other of the second source region and the second drain region.
  • the second conductive layer is disposed on a side of the first conductive layer away from the substrate and includes a first power signal line, which is connected to the first conductive block and coupled to the first voltage signal terminal.
  • the pixel circuit further includes a first transistor
  • the semiconductor layer further includes a first active portion of the first transistor
  • the first active portion includes a first source region, a first drain region, and a first channel region, the first channel region being disposed between the first source region and the first drain region.
  • the display panel further includes a third conductive layer, the third conductive layer being disposed between the semiconductor layer and the first conductive layer and including a second conductive block, the orthographic projection of the second conductive block on the substrate overlapping the orthographic projection of the first channel region on the substrate.
  • the second conductive layer further includes a third conductive block, the orthographic projection of the third conductive block on the substrate overlapping the orthographic projection of the second conductive block on the substrate, and the overlapping portion of the third conductive block and the second conductive block forming a second storage capacitor.
  • the third conductive layer further includes a fourth conductive block and a fifth conductive block; the orthographic projection of the fourth conductive block on the substrate overlaps with the orthographic projection of the second channel region on the substrate, and the orthographic projection of the fifth conductive block on the substrate overlaps with the orthographic projection of the third channel region on the substrate; the orthographic projection of the fourth conductive block on the substrate and the orthographic projection of the fifth conductive block on the substrate are staggered.
  • the display panel further comprises a fourth conductive layer; the fourth conductive layer is disposed on a side of the first conductive layer away from the third conductive layer, and the fourth conductive layer further comprises a second light-emitting signal line.
  • the second light-emitting signal line is coupled to the second light-emitting signal terminal; the second light-emitting signal line comprises a first straight portion and a second straight portion connected to each other; the first straight portion extends along the first direction, the second straight portion extends along the second direction, and an orthographic projection of the second straight portion on the substrate overlaps with an orthographic projection of the fifth conductive block on the substrate and is connected to the fifth conductive block.
  • a second straight line portion is provided between any two adjacent active layer pattern groups, and the first channel region includes a second straight line segment and a second bending segment; the second straight line segment extends along the first direction, and the second bending segment bends toward one side of the second straight line segment along the second direction.
  • the display device 1000 may be a portable display product, such as the mobile phone shown in FIG1 .
  • a display device 1000 includes a display panel 100 , a driving circuit board 200 , a housing 300 , and a cover plate 400 .
  • the driving circuit board 200 is disposed on the non-luminous side of the display panel 100 and is connected to the display panel 100 to provide a luminous signal to the display panel 100 .
  • the housing 300 may be a box-shaped structure with an opening.
  • the display panel 100 and the driver circuit board 200 may be disposed in the housing 300 .
  • the cover plate 400 is disposed on the light-emitting side of the display panel 100 and located at the opening of the housing 300 .
  • the display panel 100 can be: an organic light-emitting diode (OLED) display panel, a quantum dot light-emitting diode (QLED) display panel, an active matrix organic light-emitting diode (AMOLED) display panel, a liquid crystal display (LCD) display panel or a micro light-emitting diode (MLED) display panel, etc., and the embodiments of the present disclosure do not make specific limitations here.
  • OLED organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • AMOLED active matrix organic light-emitting diode
  • LCD liquid crystal display
  • MLED micro light-emitting diode
  • the display panel 100 includes a substrate 10 and a plurality of sub-pixels 20 .
  • a plurality of sub-pixels 20 are disposed on a substrate 10.
  • the plurality of sub-pixels 20 may be arranged, for example, in multiple rows and columns.
  • Each row of sub-pixels 20 includes at least two sub-pixels 20 arranged along a first direction X
  • each column of sub-pixels 20 includes at least two sub-pixels 20 arranged along a second direction Y.
  • the first direction X intersects the second direction Y, for example, the first direction X is perpendicular to the second direction Y.
  • the plurality of sub-pixels 20 may include a first sub-pixel emitting a first color, a second sub-pixel emitting a second color, and a third sub-pixel emitting a third color.
  • the first, second, and third colors are three primary colors. For example, the first color is red, the second color is blue, and the third color is green. This is not specifically limited in the present embodiment.
  • each sub-pixel 20 includes a pixel circuit 21 and a light-emitting device 22 disposed on a substrate 10.
  • the pixel circuit 21 includes a plurality of transistors 211 and a storage capacitor 212 (Capacitor, C for short).
  • the transistors used in the circuits provided in the embodiments of the present disclosure may be thin film transistors, field effect transistors, or other switching devices with the same characteristics.
  • the embodiments of the present disclosure are described using thin film transistors as an example.
  • the transistor 211 is, for example, an oxide thin film transistor.
  • the oxide thin film transistor has a high carrier mobility, which can improve the response speed of the transistor 211 .
  • the transistor 211 includes an active portion 2111, a source 2112, a drain 2113, and a gate 2114.
  • the source 2112 and the drain 2113 are respectively in contact with the active portion 2111.
  • the storage capacitor 212 includes two plates disposed opposite to each other.
  • source 2112 and the drain 2113 can be interchanged, that is, 2112 in FIG. 5 represents the drain, and 2113 represents the source.
  • the pixel circuit 21 may have various structures, which can be selected based on actual needs.
  • the pixel circuit 21 may have a structure such as "2T1C,” “3T1C,” “6T1C,” “7T1C,” “6T2C,” or “7T2C.”
  • T represents the transistor 211
  • the number preceding "T” represents the number of transistors 211.
  • C represents the storage capacitor 212
  • the number preceding "C” represents the number of storage capacitors 212.
  • the light-emitting device 22 includes a first electrode 221, a light-emitting functional layer 222, and a second electrode 223.
  • the first electrode 221 can be electrically connected to, for example, a source electrode 2112 or a drain electrode 2113 of a driving transistor in a plurality of transistors 211.
  • FIG5 illustrates the electrical connection between the first electrode 221 and the drain electrode 2113 of the transistor 211.
  • the material of the first electrode 221 includes indium tin oxide (ITO) or silver (Ag).
  • the material of the second electrode includes aluminum (Al), Ag, or magnesium (Mg).
  • the first electrode 221 is the anode of the light-emitting device 22, and the second electrode 223 is the cathode of the light-emitting device 22; alternatively, the first electrode 221 is the cathode of the light-emitting device 22, and the second electrode 223 is the anode of the light-emitting device 22.
  • the following uses the example of the first electrode 221 being the anode of the light-emitting device 22 and the second electrode 223 being the cathode of the light-emitting device 22 as an example to illustrate the embodiments of the present disclosure.
  • the second electrode 223 (cathode) is a whole-layer structure.
  • the above-mentioned light-emitting functional layer 222 may include only a light-emitting layer, or, in addition to the light-emitting layer, may also include at least one of an electron transport layer (English: Election Transporting Layer, abbreviated as: ETL), an electron injection layer (English: Election Injection Layer, abbreviated as: EIL), a hole transport layer (English: Hole Transporting Layer, abbreviated as: HTL) and a hole injection layer (English: Hole Injection Layer, abbreviated as: HIL).
  • ETL Election Transporting Layer
  • EIL electron injection layer
  • HTL Hole Transporting Layer
  • HIL Hole Injection Layer
  • the encapsulation layer 30 may include a single encapsulation film, or may include two or more stacked encapsulation films.
  • the encapsulation layer 30 includes a first inorganic encapsulation layer 31, a first organic encapsulation layer 32, and a second inorganic encapsulation layer 33 stacked in a direction perpendicular to and away from the substrate 10.
  • the materials of the first inorganic encapsulation layer 31 and the second inorganic encapsulation layer 33 include any one or more of silicon nitride, silicon oxynitride, or silicon oxide.
  • the material of the first organic encapsulation layer 32 includes a polymer resin, such as polyimide.
  • the brightness of the display panel is uneven, resulting in poor display effect of the display panel.
  • the driving subcircuit 201 includes a first transistor (driving transistor) T1 , wherein the first electrode of the first transistor T1 is coupled to the second node N2 , the second electrode is coupled to the third node N3 , and the control electrode (gate) is coupled to the first node N1 .
  • the second light-emitting sub-circuit 203 is coupled to the third node N3, the second light-emitting signal terminal EM2 and the anode of the light-emitting device 22; the second light-emitting sub-circuit 203 is configured to control the conduction and cutoff of the third node N3 and the anode of the light-emitting device 22 in response to the second light-emitting signal received at the second light-emitting signal terminal EM2.
  • the second light-emitting sub-circuit 203 includes a third transistor T3 , a first electrode of the third transistor T3 coupled to the third node N3 , a second electrode coupled to the anode of the light-emitting device 22 , and a control electrode coupled to the second light-emitting signal terminal EM2 .
  • the first reset sub-circuit 204 is coupled to the reset signal terminal RESET, the first node N1, and the first initialization signal terminal VINIT1.
  • the first reset sub-circuit 204 is configured to control the conduction and cutoff of the first initialization signal terminal VINIT1 and the first node N1 in response to the reset signal received at the reset signal terminal RESET.
  • the first reset subcircuit 204 includes a fourth transistor T4 , a first electrode of the fourth transistor T4 coupled to the first initialization signal terminal VINIT1 , a second electrode coupled to the first node N1 , and a control electrode coupled to the reset signal terminal RESET.
  • the first reset sub-circuit 204 includes two fourth transistors T4 connected in series, and the two fourth transistors T4 form a dual-gate transistor to reduce leakage current, but the embodiments of the present disclosure are not limited to this, and it can also be considered that the first reset sub-circuit 204 includes three, four or more fourth transistors T4 connected in series, as long as the same technical concept is applied.
  • the compensation sub-circuit 205 includes a fifth transistor T5 , a first electrode of the fifth transistor T5 coupled to the third node N3 , a second electrode coupled to the first node N1 , and a control electrode coupled to the first scan signal terminal GATE1 .
  • transistors are described using P-type transistors as an example. It should be noted that the embodiments of the present disclosure include but are not limited to this. For example, one or more transistors in the circuits provided in the embodiments of the present disclosure may also be N-type transistors. It is only necessary to connect the respective poles of the selected type of transistor accordingly with reference to the respective poles of the corresponding transistors in the embodiments of the present disclosure, and to provide corresponding high or low potentials at the corresponding potential terminals.
  • the pixel circuit 21 also includes a second reset sub-circuit 207, which is coupled to the second initialization signal terminal VINIT2, the anode of the light-emitting device 22 and the second scan signal terminal GATE2; the second reset sub-circuit 207 is configured to control the conduction and cutoff of the anode of the light-emitting device 22 and the second initialization signal terminal VINIT2 in response to the second scan signal received at the second scan signal terminal GATE2.
  • the second initialization signal received by the second initialization signal terminal VINIT2 can be transmitted to the anode of the light-emitting device 22 through the second reset sub-circuit 207, thereby initializing the anode of the light-emitting device 22, and improving the problem that the potential remaining in the anode of the light-emitting device 22 in the previous image frame affects the displayed image of the next image frame, thereby improving the brightness uniformity of the display panel 100.
  • the data writing sub-circuit 208 includes a seventh transistor T7 , a first electrode of the seventh transistor T7 is connected to the data signal terminal DATA, a second electrode is coupled to the second node N2 , and a control electrode is coupled to the third scan signal terminal GATE3 .
  • the following uses the example of the second scan signal terminal GATE2 and the third scan signal terminal GATE3 receiving the same signal as an example to schematically illustrate some embodiments of the present disclosure.
  • the implementation of the present disclosure is not limited to this, and it can also be considered that the second scan signal terminal GATE2 and the third scan signal terminal GATE3 receive different signals, as long as the same technical concept is applied.
  • the pixel circuit 21 further includes a second storage subcircuit 209 , which is coupled to the first voltage signal terminal VDD and the first node N1 ; the first storage subcircuit 206 is configured to store the potential of the first node N1 .
  • the second storage sub-circuit 209 includes a second storage capacitor C2 , a first plate of the second storage capacitor C2 is connected to the first voltage signal terminal VDD, and a second plate is connected to the first node N1 .
  • a display frame period includes a reset phase P1, a data write compensation phase P2, and a light-emitting phase P3.
  • the first reset sub-circuit 204 transmits the first initialization signal received at the first initialization signal terminal VINIT1 to the first node N1 to reset the first node N1. That is, the potential of the first node N1 is Vin1.
  • the compensation sub-circuit 205 transmits the potential at the first node N1 to the third node N3 in response to the first scan signal received at the first scan signal terminal GATE1. In this way, the first initialization signal can be transmitted from the first node N1 to the third node N3 to reset the third node N3, that is, the potential of the third node N3 is Vin1.
  • the second light-emitting sub-circuit 203 transmits the potential at the third node N3 to the anode of the light-emitting device 22.
  • the first initialization signal can be transmitted from the third node N3 to the anode of the light-emitting device 22 to reset the anode of the light-emitting device 22. That is, the potential of the anode of the light-emitting device 22 is Vin1.
  • the difference between the potential Vin1 of the anode of the light-emitting device 22 and the potential Vss of the cathode of the light-emitting device 22 is Vin1-Vss, and is less than the threshold voltage of the light-emitting device 22. In this way, the risk of the light-emitting device 22 emitting light during the reset phase P1 can be reduced.
  • the first storage sub-circuit 206 stores the potential of the second node N2 after the previous frame ends.
  • the potential of the second node N2 can maintain a relatively stable potential corresponding to the first voltage signal terminal VDD, that is, the potential of the second node N2 is Vdd.
  • the reset signal terminal RESET, the second light-emitting signal terminal EM2 and the input low level, the third transistor T3, the fourth transistor T4 and the fifth transistor T5 are turned on, the first scan signal terminal GATE1, the second light-emitting signal terminal EM2 and the second scan signal terminal GATE2 are input high level, and the second transistor T2, the sixth transistor T6 and the seventh transistor T7 are all turned off.
  • each subcircuit in the pixel circuit 21 includes a transistor 211 or a storage capacitor 212.
  • the first light emitting signal is 0, the second light emitting signal is 0, the reset signal is 1, the first scanning signal is 1, and the second scanning signal is 1.
  • the magnitude of the current Ioled input to the light-emitting device 22 is related to the potential Vdata of the written data signal and the first voltage signal, and is not related to the threshold voltage Vth of the first transistor T1. This avoids the problem that the difference in the threshold voltage of the first transistor T1 of each pixel circuit 21 caused by the manufacturing process affects the magnitude of the driving current, thereby affecting the display effect.
  • a display frame period further includes a pre-light emitting phase P4 .
  • the display panel 100 further includes a plurality of gate lines GL, a plurality of data lines DL, a plurality of first power signal lines VDL, a plurality of first initialization signal lines VL1 and a plurality of second initialization signal lines VL2.
  • the pixel circuit 21 provided in some embodiments of the present disclosure is exemplarily described below in conjunction with the film layer of the display panel 100 .
  • the semiconductor layer 101 is disposed on the substrate 10. As shown in Figures 16A and 16B, the semiconductor layer 101 includes a plurality of active layer patterns 1011. Each active layer pattern 1011 includes an active portion of each transistor 211 in each pixel circuit 21. As shown in Figures 16A and 16B, the active layer pattern 1011 includes a first active portion t1 of a first transistor T1, a first active portion t2 of a second transistor T2, a third active portion t3 of a third transistor T3, a fourth active portion t4 of a fourth transistor T4, a fifth active portion t5 of a fifth transistor T5, a sixth active portion t6 of a sixth transistor T6, and a seventh active portion of a seventh transistor T7.
  • each transistor includes a source region, a drain region, and a channel region, with the channel region being located between the source and drain regions.
  • the first channel region t13 is located between the first source region t11 and the first drain region t12
  • the second channel region t23 is located between the second source region t21 and the second drain region t22
  • the third channel region t33 is located between the third source region t31 and the third drain region t32
  • the fourth channel region t43 is located between the fourth source region t41 and the fourth drain region t42
  • the fifth channel region t53 is located between the fifth source region t51 and the fifth drain region t52
  • the sixth channel region t63 is located between the sixth source region t61 and the sixth drain region t62
  • the seventh channel region t73 is located between the seventh source region t71 and the seventh drain region t72.
  • the active portion of each transistor 211 included in the active layer pattern 1011 is integrally arranged.
  • the semiconductor layer 101 can be made of amorphous silicon, polycrystalline silicon, oxide semiconductor materials, etc. It should be noted that the source region and drain region can be regions doped with n-type impurities or p-type impurities.
  • the semiconductor layer 101 can be prepared, for example, by depositing a semiconductor material on the surface of the substrate 10 and performing an etching process to form the semiconductor layer 101, so that the semiconductor layer 101 has an active layer pattern 1011.
  • the first conductive block 1021 is connected to the other of the second source region t21 and the second drain region t22 , thereby coupling the first storage capacitor C1 and the second transistor T2 .
  • the first conductive block 1021 is connected to the second drain region t22, and the orthographic projection of the first conductive block 1021 on the substrate overlaps with the orthographic projection of the second source region t21 on the substrate 10.
  • the shape of the orthographic projection of the first conductive block 1021 on the substrate 10 is substantially equal to the orthographic projection of the second drain region t22 on the substrate 10.
  • the display panel 100 further includes a third conductive layer 104.
  • the third conductive layer 104 is a first gate conductive layer.
  • the third conductive layer 104 is disposed between the semiconductor layer 101 and the first conductive layer 102.
  • the third conductive layer 104 includes a second conductive block 1041.
  • the orthographic projection of the second conductive block 1041 on the substrate 10 overlaps with the orthographic projection of the first channel region t13 on the substrate 10. That is, the portion of the second conductive block 1041 that overlaps with the first channel region t13 forms the gate of the first transistor T1.
  • the orthographic projection of the fourth conductive block 1042 on the substrate 10 overlaps with the orthographic projection of the second channel region t23 on the substrate 10. That is, the portion of the fourth conductive block 1042 overlapping with the second channel region t23 forms the gate of the second transistor T2.
  • the orthographic projection of the fifth conductive block 1043 on the substrate 10 overlaps with the orthographic projection of the third channel region t33 on the substrate 10. That is, the portion of the fifth conductive block 1043 overlapping with the third channel region t33 forms the gate of the third transistor T3.
  • the orthographic projection of the fourth conductive block 1042 on the substrate 10 and the orthographic projection of the fifth conductive block 1043 on the substrate 10 are staggered.
  • the reset signal line RL is configured to be coupled to the reset signal terminal, the orthographic projection of the reset signal line RL on the substrate 10 overlaps with the orthographic projection of the fourth channel region t43 on the substrate 10, and the portion of the reset signal line RL overlapping with the fourth channel region t43 forms the gate of the fourth transistor T4.
  • the display panel 100 further includes a fourth conductive layer 105.
  • the fourth conductive layer 105 is a first source-drain conductive layer.
  • the fourth conductive layer 105 is disposed on a side of the first conductive layer 102 away from the third conductive layer 104.
  • the fourth conductive layer 105 includes a first light-emitting signal line EL1 and a second light-emitting signal line EL2.
  • the first light-emitting signal line EL1 is configured to be coupled to the first light-emitting signal terminal EM1
  • the second light-emitting signal line EL2 is configured to be coupled to the second light-emitting signal terminal EM2.
  • the first light-emitting signal line EL1 includes alternating first straight segments EL11 and first curved segments EL12.
  • the first straight segment EL11 extends along a first direction X, while the first curved segment EL12 bends toward one side of the first straight segment EL11 along a second direction Y.
  • the orthographic projection of the first curved segment EL11 on the substrate 10 overlaps with the orthographic projection of the fourth conductive block 1042 on the substrate 10 and is connected to the fourth conductive block 1042. This arrangement couples the second transistor T2 to the first light-emitting signal terminal EM1.
  • the first straight line segment EL11 is disposed between the third conductive block 1022 and the fourth conductive block 1042 , and the first bending segment EL12 bends toward the side of the third conductive block 1022 close to the fourth conductive block 1042 .
  • the active layer patterns 1011 are arranged in multiple rows and columns. Each row of active layer patterns 1011 includes at least two active layer patterns 1011 spaced apart along the first direction X. The interval between any two adjacent active layer patterns 1011 along the first direction X is substantially equal.
  • the orthographic projection of one fifth conductive block 1043 on the substrate 10 overlaps with the orthographic projection of one third channel region t33 on the substrate 10.
  • multiple second straight line portions EL22 are arranged at intervals along the first direction X.
  • a second straight line portion EL22 is provided between any two adjacent active layer patterns 1011.
  • the number of second straight line portions EL22 is large, and the area occupied is large, resulting in a shorter channel region extending along the first direction X in the active layer pattern 1011, which in turn reduces the performance (e.g., carrier mobility) of the transistor including the channel region.
  • the first channel region in the active layer pattern 1011 extends along the first direction X.
  • a plurality of first power signal lines VDL and data lines DL are arranged along a first direction X and overlap each other.
  • the second straight line portions EL22 are arranged at intervals along the first direction X.
  • a second straight line portion EL22 is provided between any two adjacent active layer pattern groups. In this manner, the number of second straight line portions EL22 is small, and the area they occupy is small, thereby ensuring that the length of the channel region extending along the first direction X in the active layer pattern 1011 is appropriate, thereby improving the performance of the transistor including this channel region.
  • the sixth block 40 is coupled to one of the second source region and the second drain region in the first active layer pattern 1111 through a via hole, and is coupled to the second drain region t22 through a via hole.
  • the first conductive block 1021 overlapping the first active layer pattern 1111 is directly connected to the first conductive block 1021 overlapping the second active layer pattern 1112 belonging to the same group as the first active layer pattern 1111.
  • the first conductive block 1021 is coupled to the sixth block 40 through a via.
  • first power signal lines VDL As shown in FIG15B , among the plurality of first power signal lines VDL, two first power signal lines VDL respectively connected to two pixel circuits 21 in the same pixel circuit group are grouped together.
  • the two first power signal lines VDL in a first power signal line group are symmetrical about the first axis S1.
  • the third bending segment VDL2 bends away from the other first power signal lines VDL in the same group.
  • two data lines DL connected to two pixel circuits 21 in the same pixel circuit group constitute a data line group.
  • the two data lines DL in a data line group are symmetrical about the first axis S1.
  • a data line group is located between two first power signal lines VDL in a first power signal line group.

Landscapes

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Abstract

一种像素电路及驱动方法、显示面板和显示装置，像素电路包括驱动子电路、第一发光子电路、第二发光子电路、第一复位子电路、补偿子电路和第一存储子电路。驱动子电路与第一节点、第二节点和第三节点耦接；第一发光子电路与第一电压信号端、第一发光信号端和第二节点耦接；第二发光子电路，与第三节点、第二发光信号端和发光器件的阳极耦接；第一复位子电路与复位信号端、第一节点和第一初始化信号端耦接；补偿子电路与第一节点、第三节点和第一扫描信号端耦接；第一存储子电路与第一电压信号端和第二节点耦接；上述像素电路用于显示面板。

Description

像素电路及驱动方法、显示面板和显示装置
本申请要求于2024年03月28日提交的、申请号为202410371350.2的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路及驱动方法、显示面板和显示装置。
背景技术
随着显示技术的发展，显示装置(比如手机、笔记本电脑或者平板电脑等)越来越多的应用于人们的生活中。其中，有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)显示装置具有主动发光、广视角、对比度高、响应速度快、耗电低、超轻薄等优点，因此受到广泛关注。
发明内容
一方面，提供一种像素电路。所述像素电路包括驱动子电路、第一发光子电路、第二发光子电路、第一复位子电路、补偿子电路和第一存储子电路。所述驱动子电路与第一节点、第二节点和第三节点耦接；所述驱动子电路被配置为，在所述第一节点的电势的控制下，控制所述第二节点和所述第三节点的导通和截止；以及，根据所述第一节点的电势和所述第二节点的电势，生成驱动电流。所述第一发光子电路与第一电压信号端、第一发光信号端和所述第二节点耦接；所述第一发光子电路被配置为，响应于所述第一发光信号端处接收的第一发光信号，控制所述第一电压信号端和第二节点的导通和截止。所述第二发光子电路，与所述第三节点、第二发光信号端和发光器件的阳极耦接；所述第二发光子电路被配置为，响应于所述第二发光信号端处接收的第二发光信号，控制所述第三节点和所述发光器件的阳极的导通和截止。所述第一复位子电路与复位信号端、所述第一节点和所述第一初始化信号端耦接；所述第一复位子电路被配置为，响应于所述复位信号端处接收的复位信号，控制所述第一初始化信号端和所述第一节点的导通和截止。所述补偿子电路与所述第一节点、所述第三节点和第一扫描信号端耦接；所述补偿子电路被配置为，响应于所述第一扫描信号端处接收的第一扫描信号，控制所述第一节点和所述第三节点的导通和截止。所述第一存储子电路与所述第一电压信号端和所述第二节点耦接；所述第一存储子电路被配置为，存储所述第二节点的电势。
在一些实施例中，在一个显示帧周期内，所述第一电压信号端和所述第二节点开始导通的时刻，早于所述第三节点和所述发光器件的阳极开始导通的时刻；所述第一电压信号端和所述第二节点开始关闭的时刻，早于所述第三节点和所述发光器件的阳极开始关闭的时刻。
在一些实施例中，所述第一存储子电路包括第一存储电容器，所述第一存储电容器的第一极板与所述第一电压信号端连接，第二极板与所述第二节点连接。
在一些实施例中，所述像素电路还包括第二复位子电路和数据写入子电路。所述第二复位子电路与第二初始化信号端、所述发光器件的阳极和第二扫描信号端耦接；所述第二复位子电路被配置为，响应于所述第二扫描信号端处接收的第二扫描号，控制所述发光器件的阳极和所述第二初始化信号端的导通和截止；所述数据写入子电路与所述第二节点、所述第三扫描信号端和数据信号端耦接；所述数据写入子电路被配置为，响应于所述第三扫描信号端处接收的第三扫描号，控制所述数据信号端和所述第二节点的导通和截止。
在一些实施例中，所述第二扫描信号端和所述第三扫描信号端接收的信号相同。
在一些实施例中，所述第一发光子电路包括第二晶体管，所述第二发光子电路包括第三晶体管，所述第二晶体管的第一极和所述第一存储电容器的第一极板耦接，第二极和所述第一存储电容器的第二极板耦接，控制极和第一发光信号端耦接；所述第三晶体管的第一极和第三节点耦接，第二极和所述发光器件的阳极耦接，所述控制极和第二发光信号端EM2耦接。
另一方面，提供一种像素电路的驱动方法，所述驱动方法用于驱动如上述任一实施例所述的像素电路，一个显示帧周期包括复位阶段；所述驱动方法包括：在所述复位阶段，第一复位子电路响应于复位信号端处接收的复位信号，将第一初始化信号端处接收的第一初始化信号传输至第一节点；补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第一节点处的电势传输至第三节点，第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极，且第一存储子电路存储第二节点在上一帧结束后的电势。
在一些实施例中，所述复位阶段包括第一复位阶段和第二复位阶段；在所述第一复位阶段，所述第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极；所述第一复位子电路响应于复位信号端处接收的复位信号，将第一初始化信号端处接收的第一初始化信号传输至第一节点；在所述第二复位阶段，所述补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第一节点处的电势传输至第三节点；所述第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极。
在一些实施例中，所述像素电路还包括第二复位子电路和写入子电路；在所述复位阶段以后，一个显示帧周期还包括数据写入补偿阶段；在所述数据写入补偿阶段，所述数据写入子电路响应于第二扫描信号端处接收的第二扫描号，将所述数据信号端处接收的数据信号传输第二节点；所述补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第二节点处的电势传输至第一节点；所述第二复位子电路响应于第二扫描信号端处接收的第二扫描号，将第二初始化信号端处接收的第二初始化信号传输至发光器件的阳极。
又一方面，提供一种显示面板。显示面板包括多个像素电路，每个所述像素电路包括第二晶体管；所述第二晶体管与第一电压信号端耦接。所述显示面板包括衬底、半导体层、第一导电层和第二导电层。所述半导体层设置于所述衬底上，且包括所述第二晶体管的第二有源部，所述第二有源部包括第二源极区、第二漏极区和第二沟道区，所述第二沟道区设置于所述第二源极区和所述第二漏极区之间。所述第一导电层设置于所述半导体层远离所述衬底的一侧，且包括多个第一导电块；所述第一导电块在所述衬底上的正投影，与所述第二源极区和所述第二漏极区中的一者在所述衬底上的正投影交叠，二者相互重合的部分形成第一存储电容器；所述第一导电块与所述第二源极区和所述第二漏极区中的另一者连接。所述第二导电层设置于所述第一导电层远离所述衬底的一侧，且包括第一电源信号线，所述第一电源信号线和所述第一导电块连接，且与所述第一电压信号端耦接。
在一些实施例中，所述像素电路还包括第一晶体管，所述半导体层还包括所述第一晶体管的第一有源部，所述有第一源部包括第一源极区、第一漏极区和第一沟道区，所述第一沟道区设置于所述第一源极区和所述第一漏极区之间。所述显示面板还包括第三导电层，所述第三导电层设置于所述半导体层和所述第一导电层之间，且包括第二导电块，所述第二导电块在所述衬底上的正投影，与所述第一沟道区在所述衬底上的正投影交叠。所述第二导电层还包括第三导电块，所述第三导电块在所述衬底上的正投影，与所述第二导电块在所述衬底上的正投影交叠，二者相互重合的部分形成第二存储电容器。
在一些实施例中，所述第一导电块和所述第三导电块一体设置。
在一些实施例中，所述像素电路还包括第三晶体管，与发光器件的阳极连接。其中，所述半导体层还包括所述第三晶体管的第三有源部，所述第三有源部包括第三源极区、第三漏极区和第三沟道区，所述第三沟道区设置于所述第三源极区和所述第三漏极区之间。所述第三导电层还包括第四导电块和第五导电块；所述第四导电块在所述衬底上的正投影与所述第二沟道区在所述衬底上的正投影交叠，所述第五导电块在所述衬底上的正投影，与所述第三沟道区在所述衬底上的正投影交叠；其中，所述第四导电块在所述衬底上的正投影和所述第五导电块在所述衬底上的正投影错开设置。
在一些实施例中，所述显示面板还包括第四导电层；所述第四导电层设置于所述第一导电层远离所述第三导电层的一侧，所述第四导电层包括第一发光信号线。第一发光信号线与第一发光信号端耦接；所述第一发光信号线包括交替连接的第一直线段和第一弯折段；所述第一直线段沿第一方向延伸，所述第一弯折段朝向所述第一直线段沿所述第二方向的一侧弯曲，所述第一弯折段在所述衬底上的正投影与所述第四导电块在所述衬底上的正投影交叠，且与所述第四导电块连接。
在一些实施例中，所述显示面板还包括第四导电层；所述第四导电层设置于所述第一导电层远离所述第三导电层的一侧，所述第四导电层还包括第二发光信号线。所述第二发光信号线与第二发光信号端耦接；所述第二发光信号线包括相连接的第一直线部和第二直线部；所述第一直线部沿所述第一方向延伸，所述第二直线部沿所述第二方向延伸，所述第二直线部在所述衬底上的正投影，与所述第五导电块在衬底上的正投影交叠，且与第五导电块连接。
在一些实施例中，所述有源层图案排列成多行多列，每行有源层图案包括沿第一方向间隔排列的至少两个有源层图案，沿所述第一方向，任意相邻两个有源层图案之间的间隔大致相等；每列有源层图案包括沿第二方向间隔排列的至少两个有源层图案；一个所述第五导电块在所述衬底上的正投影中与一个第三沟道区在所述衬底上的正投影交叠。
在一些实施例中，沿所述第一方向，在向所述衬底的正投影中，任意相邻两个有源层图案组之间设置有一个第二直线部，所述第一沟道区包括第二直线段和第二弯折段；所述第二直线段沿所述第一方向延伸，所述第二弯折段朝向所述第二直线段沿所述第二方向的一侧弯曲。
在一些实施例中，所述多个有源层图案包括多个第一有源层图案和多个第二有源层图案；所述多个有源层图案排列成多行多列，一行有源层图案划分为多个有源层图案组，一个有源层图案组包括相邻的一个第一有源层图案和一个第二有源层图案；同一所述有源层图案组中，所述第一有源层图案与所述第二有源层图案关于第一轴线大致对称，所述第一轴线沿第二方向延伸，第二方向与第一方向相交叉；在向所述衬底的正投影中，一个所述第五导电块在所述衬底上的正投影与相邻两个有源层图案组中相邻的第一有源层图案中的第三沟道区，和第二有源层图案中的第三沟道区均交叠。
在一些实施例中，在向所述衬底的正投影中，任意相邻两个有源层图案组之间设置有一个第二直线部；所述第一沟道区的延伸方向与所述第一方向平行。
另一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示面板。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的显示装置的一种结构图；
图2为根据一些实施例的显示装置的另一种结构图；
图3为根据一些实施例的显示装置包括显示面板的结构图；
图4为根据一些实施例的显示面板包括衬底和像素电路的结构图；
图5为图4中沿剖面线A-A的截面图；
图6A为根据一些实施例的像素电路的一种结构图；
图6B为根据一些实施例的像素电路的另一种结构图；
图7为根据一些实施例的像素电路包括晶体管和电容器的结构图；
图8为根据一些实施例的像素电路的一种时序图；
图9为根据一些实施例的像素电路的另一种时序图；
图10为根据一些实施例的像素电路包括的晶体管导通或者截止的一种结构图；
图11为根据一些实施例的像素电路包括的晶体管导通或者截止的另一种结构图；
图12为根据一些实施例的像素电路包括的晶体管导通或者截止的又一种结构图；
图13为根据一些实施例的像素电路包括的晶体管导通或者截止的又一种结构图；
图14为根据一些实施例的像素电路包括的晶体管导通或者截止的又一种结构图；
图15A为根据一些实施例的显示面板包括膜层结构的一种结构图；
图15B为根据一些实施例的显示面板包括膜层结构的另一种结构图；
图16A为根据一些实施例的半导体层和第一导电层叠置的一种结构图；
图16B为根据一些实施例的半导体层和第一导电层叠置的另一种结构图；
图17A为根据一些实施例的显示面板包括膜层结构的又一种结构图；
图17B为根据一些实施例的显示面板包括膜层结构的又一种结构图；
图18A为图17A中B的局部放大图；
图18B为图17B中C的局部放大图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的实施例中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
在本公开的实施例提供的电路中，第一节点、第二节点、第三节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
本公开的实施例中提供的像素电路的“低电平”指的是能够使得其包括的被操作晶体管被导通的电平，相应地，“高电平”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电平。
如图1和图2所示，本公开的一些实施例提供了一种显示装置1000，显示装置1000可以是显示不论运动(例如，视频)的还是固定(例如，静止图像)的且不论文字的还是图像的任何装置。
示例性地，该显示装置1000可以为电视机、笔记本电脑、平板电脑、手机、个人数字助理(英文：Personal Digital Assistant，简称：PDA)、导航仪、可穿戴设备、增强现实(英文：Augmented Reality，简称：AR)设备、虚拟现实(英文：Virtual Reality，简称：VR)设备、车载显示器、飞行显示器等任何具有显示功能的产品或者部件。
在一些示例中，如图1所示，该显示装置1000可以为便携式显示产品。比如，该显示装置1000可以为图1所示的手机。
在又一些示例中，如图2所示，该显示装置1000可以为可穿戴设备。比如，该显示装置1000可以为图2所示的手表。
在一些实施例中，如图3所示，显示装置1000包括显示面板100、驱动电路板200、壳体300和盖板400。
其中，显示面板100具有相对的发光侧100A和非发光侧100B，发光侧100A是指显示面板100能够出光的一侧(图3中显示面板100的上侧)，非发光侧100B是指与发光侧100A相对的另一侧(图3中显示面板100的下侧)。
驱动电路板200设置于显示面板100的非发光侧，且与显示面板100连接，以向显示面板100提供发光信号。
壳体300可以为具有开口的盒状结构，显示面板100和驱动电路板200可以设置于壳体300内，盖板400设置于显示面板100的出光侧，且位于壳体300的开口处。
如图3所示，壳体300的纵截面例如可以呈U型，显示面板100和驱动电路板200设置于壳体300内，盖板400设置于壳体300的开口处。
上述显示面板100的类型包括多种，可以根据实际需要选择设置。
示例性地，上述显示面板100可以为：有机电致发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)显示面板、量子点电致发光二极管(英文：Quantum Dot Light Emitting Diodes，简称：QLED)显示面板、有源矩阵有机发光二极管(英文：Active Matrix Organic Light Emitting Diode，简称：AMOLED)显示面板、液晶(英文：Liquid Crystal Display，简称：LCD)显示面板或微型发光(英文：Mini/Micro Light Emitting Display，简称：MLED)显示面板等，本公开实施例在此不做具体限定。
下面以上述显示面板100为OLED显示面板为例，对本公开的一些实施例进行示意性的说明。
在一些实施例中，如图4和图5所示，显示面板100包括衬底10和多个子像素20。
上述衬底10采用的材料可以包括聚合物树脂或玻璃。示例性地，衬底10可以是柔性的，衬底10采用的材料包括聚合物树脂，比如聚醚砜(英文：Polyethersulfone，简称：PES)、聚芳酯(英文：Polyarylate，简称：PAR)、聚醚酰亚胺(英文：Polyetherimide，简称：PEI)、聚萘二甲酸乙二醇酯(英文：Polyethylene Naphthalate Two Formic Acid Glycol Ester，简称：PEN)、聚对苯二甲酸乙二醇酯(英文：Polyethylene Terephthalate，简称：PET)、聚苯硫醚(英文：Polyphenyl Sulfide Granula，简称：PPS)、聚酰亚胺(英文：Polyimide，简称：PI)、聚碳酸酯(英文：Polycarbonate，简称：PC)和乙酸丙酸纤维素(英文：Cellulose Acetate Propionate，简称：CAP)中的一种。示例性地，衬底10可以是刚性的，包括包含SiO2作为主要成分的玻璃材料。
如图4所示，多个子像素20设置于衬底10上，多个子像素20例如可以排列成多行多列，每行子像素20包括沿第一方向X排列的至少两个子像素20，每列子像素20包括沿第二方向Y排列的至少两个子像素20。其中，第一方向X与第二方向Y交叉，例如，第一方向X与第二方向Y垂直。
上述多个子像素20可以包括发光颜色为第一颜色的第一子像素、发光颜色为第二颜色的第二子像素、以及发光颜色为第三颜色的第三子像素。其中，第一颜色、第二颜色和第三颜色为三基色。例如，第一颜色为红色，第二颜色为蓝色，第三颜色为绿色，本公开实施例在此不做具体限定。
在一些实施例中，如图4和图5所示，每个子像素20均包括设置于衬底10上的像素电路21和发光器件22。其中，像素电路21包括多个晶体管211和存储电容器212(英文：Capacitor，简称：C)。
本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
示例性地，晶体管211例如为氧化物薄膜晶体管，氧化物薄膜晶体管的载流子迁移率较高，能够提高晶体管211的响应速度。
其中，如图5所示，晶体管211包括有源部2111、源极2112、漏极2113和栅极2114，源极2112和漏极2113分别与有源部2111接触。存储电容器212包括相对设置的两个极板。
需要说明的是，上述源极2112和漏极2113可以互换，即图5中的2112表示漏极，2113表示源极。
上述像素电路21的结构包括多种，可以根据实际需要选择设置。例如，像素电路21的结构可以包括“2T1C”、“3T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。其中，“T”表示为晶体管211，位于“T”前面的数字表示为晶体管211的数量，“C”表示为存储电容器212，位于“C”前面的数字表示为存储电容器212的数量。
如图5所示，发光器件22包括第一电极221、发光功能层222和第二电极223，第一电极221例如可以和多个晶体管211中作为驱动晶体管的源极2112或漏极2113电连接，图5中以第一电极221和晶体管211的漏极2113电连接进行示意。其中，第一电极221的材料包括铟锡氧化物(英文：Indium Tin Oxide，简称：ITO)或者银(Ag)。第二电极的材料包括铝(Al)、Ag或者镁(Mg)。
需要说明的是，上述第一电极221为发光器件22的阳极，第二电极223为发光器件22的阴极；或者，第一电极221为发光器件22的阴极，第二电极223为发光器件22的阳极。以下以第一电极221为发光器件22的阳极，第二电极223为发光器件22的阴极为例对本公开实施例进行示例性说明。
示例性地，如图5所示，第二电极223(阴极)为整层结构。
其中，上述发光功能层222可以仅包括发光层，也可以除包括发光层外，还包括电子传输层(英文：Election Transporting Layer，简称：ETL)、电子注入层(英文：Election Injection Layer，简称：EIL)、空穴传输层(英文：Hole Transporting Layer，简称：HTL)和空穴注入层(英文：Hole Injection Layer，简称：HIL)中的至少一个。
在一些实施例中，如图5所示，显示面板100还包括封装层30。封装层30设置于多个子像素20远离所述衬底10的一侧，封装层30用于封装发光器件22，提高发光器件22的使用寿命。其中，封装层30可以为封装薄膜，也可以为封装基板，本公开实施例在此不做具体限定。
示例性地，封装层30可以包括一层封装薄膜，也可以包括叠加设置的两层或两层以上封装薄膜。比如，如图5所示，封装层30包括沿垂直于衬底10且远离衬底10的方向叠加设置的第一无机封装层31、第一有机封装层32和第二无机封装层33。其中，第一无机封装层31和第二无机封装层33的材料包括氮化硅、氮氧化硅或氧化硅中的任意一种或多种。第一有机封装层32的材料包括聚合物树脂，例如聚酰亚胺。
相关技术中，在显示面板发光的过程中，显示面板的亮度不均一，导致显示面板的显示效果较差。
为了解决上述技术问题，本公开的一些实施例提供一种像素电路21，如图6A和图6B所示，像素电路21包括驱动子电路201、第一发光子电路202、第二发光子电路203、第一复位子电路204、补偿子电路205和第一存储子电路206。
在一些示例中，如图6A和图6B所示，驱动子电路201与第一节点N1、第二节点N2和第三节点N3耦接。驱动子电路201被配置为，在第一节点N1的电势的控制下，控制第二节点N2和第三节点的导通和截止；以及，根据第一节点N1的电势和第二节点N2的电势，生成驱动电流。
示例性地，如图7所示，驱动子电路201包括第一晶体管(驱动晶体管)T1，第一晶体管T1的第一极和第二节点N2耦接，第二极和第三节点N3耦接，控制极(栅极)和第一节点N1耦接。
在一些示例中，如图6A和图6B所示，第一发光子电路202与第一电压信号端VDD、第一发光信号端EM1和第二节点N2耦接；第一发光子电路202被配置为，响应于第一发光信号端EM1处接收的第一发光信号，控制第一电压信号端VDD和第二节点N2的导通和截止。
示例性地，如图7所示，第一发光子电路202包括第二晶体管T2，第二晶体管T2的第一极和第一电压信号端VDD耦接，第二极和第二节点N2耦接，控制极和第一发光信号端EM1耦接。
在一些示例中，如图6A和图6B所示，第二发光子电路203与第三节点N3、第二发光信号端EM2和发光器件22的阳极耦接；第二发光子电路203被配置为，响应于第二发光信号端EM2处接收的第二发光信号，控制第三节点N3和发光器件22的阳极的导通和截止。
其中，第一发光信号的波形和第二发光信号的波形不同。示例性地，第一发光信号控制第一电压信号端VDD和第二节点N2开始导通的时刻，早于第二发光信号控制第三节点N3和发光器件22的阳极开始导通的时刻。第一发光信号控制第一电压信号端VDD和第二节点N2开始截止的时刻，早于第二发光信号控制第三节点N3和发光器件22的阳极开始截止的时刻。
示例性地，如图7所示，第二发光子电路203包括第三晶体管T3，第三晶体管T3的第一极和第三节点N3耦接，第二极和发光器件22的阳极耦接，控制极和第二发光信号端EM2耦接。
在此基础上，如图6A和图6B和图7所示，发光器件22的阴极和第二电压信号端VSS耦接。其中，第二电压信号端VSS输出的电平低于第一电压信号端VDD输出的高电平。
在一些示例中，如图6A和图6B所示，第一复位子电路204与复位信号端RESET、第一节点N1和第一初始化信号端VINIT1耦接。第一复位子电路204被配置为，响应于复位信号端RESET处接收的复位信号，控制第一初始化信号端VINIT1和第一节点N1的导通和截止。
示例性地，如图7所示，第一复位子电路204包括第四晶体管T4，第四晶体管T4的第一极与第一初始化信号端VINIT1耦接，第二极与第一节点N1耦接，控制极与复位信号端RESET耦接。
或者，示例性地，第一复位子电路204包括串联的多个第四晶体管T4，串联的多个第四晶体管T4的一端与第一初始化信号端VINIT1耦接，另一端与第一节点N1耦接，且每个第四晶体管T4的控制极与复位信号端RESET耦接。
例如，第一复位子电路204包括串联的两个第四晶体管T4，两个第四晶体管T4形成双栅晶体管，以减小漏电流，但是本公开的实施方式不限于此，并且也可以考虑第一复位子电路204包括串联的三个、四个或更多个第四晶体管T4，只要应用相同的技术思想即可。
以这种方式设置，在复位信号端RESET的控制下，第一初始化信号端VINIT1接收的第一初始化信号可以通过第一复位子电路204传输至第一节点N1，从而可以对第一节点N1进行初始化，可以改善上一图像帧残留于第一节点N1的电势对下一图像帧的显示图像造成影响的问题，从而提高显示面板100的亮度均一性。
在一些示例中，如图6A和图6B所示，补偿子电路205与第一节点N1、第三节点N3和第一扫描信号端GATE1耦接；补偿子电路205被配置为，响应于第一扫描信号端GATE1处接收的第一扫描信号，控制第一节点N1和第三节点N3的导通和截止。
示例性地，如图7所示，补偿子电路205包括第五晶体管T5，第五晶体管T5的第一极与第三节点N3耦接，第二极与第一节点N1耦接，控制极与第一扫描信号端GATE1耦接。
或者，示例性地，补偿子电路205包括串联的多个第五晶体管T5，串联的多个第五晶体管T5的一端与第三节点N3耦接，另一端与第一节点N1耦接，且每个第五晶体管T5的控制极与第一扫描信号端GATE1耦接。
例如，补偿子电路205包括串联的两个第五晶体管T5，两个第五晶体管T5形成双栅晶体管，以减小漏电流，但是本公开的实施方式不限于此，并且也可以考虑补偿子电路205包括串联的三个、四个或更多个第四晶体管T4，只要应用相同的技术思想即可。
在一些实施例中，如图6A和图6B所示，第一存储子电路206与第一电压信号端VDD和第二节点N2耦接；第一存储子电路206被配置为存储第二节点N2的电势。
示例性地，如图7所示，第一存储子电路206包括第一存储电容器C1，第一存储电容器C1的第一极板与第一电压信号端VDD连接，即第一存储电容器C1的第一极板与第二晶体管T2的第一极连接，第二极板与第二节点N2连接，即第二极板与第二晶体管T2的第二极连接。
以这种方式设置，在数据写入补偿阶段之前，第一存储电容器C1可以存储上一帧显示结束后在第二节点N2的电势，以对第二节点N2进行充电，从而降低第二节点N2漏电导致其电势不稳定风险，有利于第二节点N2保持一个较为稳定的与第一电压信号端VDD对应的电势，从而减少多个像素电路21的第二节点N2的电势差异，提高显示面板100的亮度均一性。
需要说明的是，在本公开的实施例提供的电路中，晶体管均以P型晶体管为例进行说明。需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的电路中的一个或多个晶体管也可以采用N型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电势端提供对应的高电位或低电位即可。
在一些实施例中，如图6A和图6B所示，像素电路21还包括第二复位子电路207，第二复位子电路207与第二初始化信号端VINIT2、发光器件22的阳极和第二扫描信号端GATE2耦接；第二复位子电路207被配置为，响应于第二扫描信号端GATE2处接收的第二扫描号，控制发光器件22的阳极和第二初始化信号端VINIT2的导通和截止。
示例性地，如图7所示，第二复位子电路207包括第六晶体管T6，第六晶体管T6的第一极与第二初始化信号端VINIT2连接、第二极与发光器件22的阳极耦接，控制极与第二扫描信号端GATE2耦接。
以这种方式设置，在第二扫描信号端GATE2的控制下，第二初始化信号端VINIT2接收的第二初始化信号可以通过第二复位子电路207传输至发光器件22的阳极，从而可以对发光器件22的阳极进行初始化，可以改善上一图像帧残留于发光器件22的阳极的电势对下一图像帧的显示图像造成影响的问题，从而提高显示面板100的亮度均一性。
在一些实施例中，如图6A所示，像素电路21还包括数据写入子电路208，数据写入子电路208与第二节点N2、第三扫描信号端GATE3和数据信号端DATA耦接；数据写入子电路208被配置为，响应于第三扫描信号端GATE3处接收的第二扫描号，控制数据信号端DATA和第二节点N2的导通和截止。
示例性地，数据写入子电路208包括第七晶体管T7，第七晶体管T7的第一极与数据信号端DATA连接、第二极与第二节点N2耦接，控制极与第三扫描信号端GATE3耦接。
在上述实施例的基础上，如图6B所示，第二扫描信号端GATE2和第三扫描信号端GATE3接收的信号相同。这样的话，对发光器件22的阳极复位的第六晶体管T6的控制极，与第七晶体管T7的控制极，可以均通过第二扫描信号端GATE2控制，从而在数据写入补偿的过程中，同时对发光器件22的阳极复位，简化电路结构。
下面以第二扫描信号端GATE2和第三扫描信号端GATE3接收的信号相同为例，对本公开的一些实施例进行示意性说明，但是本公开的实施方式不限于此，并且也可以考虑第二扫描信号端GATE2和第三扫描信号端GATE3接收的信号不相同，只要应用相同的技术思想即可。
在一些实施例中，如图6A和图6B所示，像素电路21还包括第二存储子电路209，第二存储子电路209与第一电压信号端VDD和第一节点N1耦接；第一存储子电路206被配置为，存储第一节点N1的电势。
示例性地，如图7所示，第二存储子电路209包括第二存储电容器C2，第二存储电容器C2的第一极板与第一电压信号端VDD连接，第二极板与第一节点N1连接。
下面结合时序图，对上述像素电路21，在一个显示帧周期内的工作过程进行详细的说明。以下实施例以上述各个晶体管均为P型为例。其中，如图8和图9所示，上述一个显示帧周期包括复位阶段P1、数据写入补偿阶段P2和发光阶段P3。
其中，在复位阶段P1：
第一复位子电路204响应于复位信号端RESET处接收的复位信号，将第一初始化信号端VINIT1处接收的第一初始化信号传输至第一节点N1，以对第一节点N1进行复位，即第一节点N1的电势为Vin1。
补偿子电路205响应于第一扫描信号端GATE1处接收的第一扫描信号，将第一节点N1处的电势传输至第三节点N3，这样的话，第一初始化信号可以从第一节点N1传递到第三节点N3，以对第三节点N3进行复位，即第三节点N3的电势为Vin1。
第二发光子电路203响应于第二发光信号端EM2处接收的第二发光信号，将第三节点N3处的电势传输至发光器件22的阳极，这样的话，第一初始化信号可以从第三节点N3传递到发光器件22的阳极，以对发光器件22的阳极进行复位，即发光器件22的阳极的电势为Vin1。此时，发光器件22的阳极的电势Vin1与发光器件22的阴极的电势Vss的差值为Vin1-Vss，且小于发光器件22的阈值电压，这样的话，可以降低发光器件22在复位阶段P1发光的风险。
第一存储子电路206存储第二节点N2在上一帧结束后的电势，第二节点N2的电势可以保持较为稳定的第一电压信号端VDD对应的电势，即第二节点N2的电势为Vdd。
在一些示例中，子像素20以多行多列进行阵列式排列，一行子像素20的像素电路21中的第一扫描信号端GATE1和上N(N大于或者等于1，例如N等于7)行子像素20的像素电路21中复位信号端RESET连接同一信号。
在这种情况下，复位阶段P1包括第一复位阶段P11和第二复位阶段P12。
如图10所示，在第一复位阶段P11：
第二发光子电路203响应于第二发光信号端EM2处接收的第二发光信号，将第三节点N3处的电势传输至发光器件22的阳极。
第一复位子电路204响应于复位信号端RESET处接收的复位信号，将第一初始化信号端VINIT1处接收的第一初始化信号传输至第一节点N1，以对第一节点N1进行复位。
如图11所示，在第二复位阶段P12：
第一复位子电路204维持状态，补偿子电路205响应于第一扫描信号端GATE1处接收的第一扫描信号，将第一节点N1处的电势传输至第三节点N3，这样的话，第一初始化信号可以从第一节点N1传递到第三节点N3，以对第三节点N3进行复位。
第二发光子电路203维持状态，这样的话，第一初始化信号可以从第三节点N3传递到发光器件22的阳极，以对发光器件22的阳极进行复位。
示例性地，像素电路21中的各子电路包括晶体管211或存储电容器212。如图8和图10所示，在第一复位阶段P11，复位信号为0，第二发光信号为0，第一扫描信号为1，第二发光信号为1，第二扫描信号为1。其中，“0”表示低电平，“1”表示高电平。
在此情况下，复位信号端RESET和第二发光信号端EM2输入低电平，第三晶体管T3和第四晶体管T4导通，第一扫描信号端GATE1、第二发光信号端EM2和第二扫描信号端GATE2输入高电平，第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7均截止。
此时，第一初始化信号端VINIT1处接收的第一初始化信号通过第四晶体管T4传输至第一节点N1，第一节点N1的电势为Vin1。第三节点N3的电势通过第四晶体管T4传输至发光器件22的阳极。第一存储电容器C1可以保持较为稳定的第一电压信号端VDD对应的电势，即第二节点N2的电势为Vdd。第一节点N1的电势和第二节点N2的电势差为Vin1-Vdd，从而使第一晶体管T1处于固定的开启状态。
如图11所示，在第二复位阶段P12，复位信号为0，第二发光信号为0，第一扫描信号为0，第二发光信号为1，第二扫描信号为1。其中，“0”表示低电平，“1”表示高电平。
在此情况下，复位信号端RESET、第二发光信号端EM2和输入低电平，第三晶体管T3、第四晶体管T4和第五晶体管T5导通，第一扫描信号端GATE1、第二发光信号端EM2和第二扫描信号端GATE2输入高电平，第二晶体管T2、第六晶体管T6和第七晶体管T7均截止。
第一节点N1处的电势通过第五晶体管T5传递第三节点N3，以使第三节点N3处的电势也为Vin1，即对第三节点N3进行复位。第三节点N3处的电势通过第三晶体管T3传输至发光器件22的阳极，从而使发光器件22的阳极的电势为Vin1，即对发光器件22的阳极进行复位。第一节点N1和第二节点N2处的电势差也为Vin1-VDD，从而使第一晶体管T1维持固定的开启状态。
综上，在整个复位阶段P1中，第一节点N1的电势和第二节点N2的电势差一直为VINIT-VDD，从而使得第一晶体管T1处于固定的开启状态。这样的话，无论上一图像显示帧中的数据信号高灰阶信号还是低灰阶信号，在该显示帧中，第一晶体管T1都以固定的开启状态进入数据写入补偿阶段。从而可以改善迟滞效应产生的短期残像问题。
在另一些示例中，如图9和图11所示，像素电路21中的各子电路包括晶体管211或电容器212。在复位阶段P1，复位信号为0，第二发光信号为0，第一扫描信号为0，第二发光信号为1，第二扫描信号为1。其中，“0”表示低电平，“1”表示高电平。
在此情况下，复位信号端RESET、第二发光信号端EM2和输入低电平，第三晶体管T3、第四晶体管T4和第五晶体管T5导通，第一扫描信号端GATE1、第二发光信号端EM2和第二扫描信号端GATE2输入高电平，第二晶体管T2、第六晶体管T6和第七晶体管T7均截止。
此时，第一初始化信号端VINIT1处接收的第一初始化信号通过第四晶体管T4传输至第一节点N1，以使第一节点N1的电势为Vin1。第一节点N1处的电势通过第五晶体管T5传递第三节点N3，以使第三节点N3处的电势也为Vin1，即对第三节点N3进行复位。第三节点N3处的电势通过第三晶体管T3传输至发光器件22的阳极，从而使发光器件22的阳极的电势为Vin1，即对发光器件22的阳极进行复位。这样的话，第一节点N1和第二节点N2处的电势差也为Vin1-VDD，从而使得第一晶体管T1处于固定的开启状态。这样的话，无论上一图像显示帧中的数据信号高灰阶信号还是低灰阶信号，在该显示帧中，第一晶体管T1都以固定的开启状态进入数据写入补偿阶段。从而可以改善迟滞效应产生的短期残像问题。
如图8、图9和图12所示，在数据写入补偿阶段P2，
数据写入子电路208响应于第二扫描信号端GATE2处接收的第二扫描号，将数据信号端DATA处接收的数据信号传输第二节点N2。
补偿子电路205响应于第一扫描信号端GATE1处接收的第一扫描信号，将第二节点N2处的电势传输至第一节点N1。
第二存储子电路209用于保持第一节点N1的电势。
第二复位子电路207响应于第二扫描信号端GATE2处接收的第二扫描号，将第二初始化信号端VINIT2处接收的第二初始化信号传输至发光器件22的阳极，以对发光器件22的阳极进行复位。
示例性地，如图12所示，像素电路21中的各子电路包括晶体管211或存储电容器212。在数据写入补偿阶段P2，第一扫描信号为0，第二扫描信号为0，复位信号为1，第二发光信号为1，第一发光信号为1。其中，“0”表示低电平，“1”表示高电平。
在此情况下，第一扫描信号端GATE1和第二扫描信号端GATE2为输入低电平，第五晶体管T5、第六晶体管T6和第七晶体管T7均导通，复位信号端RESET、第一发光信号端EM1和第二发光信号端EM2输入高电平，第二晶体管T2、第三晶体管T3和第四晶体管T4均截止。
此时，第二初始化信号端VINIT2处的第二初始化信号通过第六晶体管T6传输至发光器件22的阳极，以对发光器件22的阳极进行复位。此时，发光器件22的阳极的电势Vin2与发光器件22的阴极的电势Vss的差值为Vin1-Vss，且小于发光器件22的阈值电压，这样的话，可以降低发光器件22在数据写入补偿阶段P2发光的风险。
数据信号端DATA处接收的数据信号通过第七晶体管T7传输至第二节点N2，即第二节点N2的电势为Vdata。由上文可知，第一节点N1的电势为Vint1。第一晶体管T1的栅极(第一节点N1)的电势与源极(第二节点N2)的电势差为Vint1-Vdata。第一晶体管T1的栅源电位差大于自身的阈值电压Vth，第一晶体管T1导通，数据信号由第三节点N3传输至第二节点N2。第二节点N2处的数据信号通过第五晶体管T5传输至第一节点N1，第一节点N1的电势由Vin1逐渐升高，当第一节点N1的电势升高至Vdata+Vth时，第一晶体管T1截止，数据写入补偿阶段P2结束。从而将数据信号Vdata和阈值电压Vth写入第二存储电容器C2。
如图8、图9和图13所示，在发光阶段P3，
第一发光子电路202响应于第一发光信号端EM1处接收的第一发光信号，将在第一电压信号端VDD处接收的第一电压信号传输至第二节点N2，即第二节点的电势为Vdd。
驱动子电路201在第一节点N1和第二节点N2的电势的控制下，产生驱动电流，并将驱动电流输出至第三节点N3。
第二发光子电路203响应于第二发光信号端EM2处接收的第二发光信号，将在第三节点N3处接收的驱动电流传输至发光器件22的阳极，从而使发光器件22在驱动电流的控制下发光。
示例性地，如图13所示，像素电路21中的各子电路包括晶体管211或存储电容器212。在发光阶段P3，第一发光信号为0，第二发光信号为0，复位信号为1，第一扫描信号为1，第二扫描信号为1。
在此情况下，第一发光信号端EM1和第二发光信号端EM2处输入低电平，第二晶体管T2和第三晶体管T3导通。复位信号端RESET、第一扫描信号端GATE1和第二扫描信号端GATE2输入高电平，第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均截止。
此时，第一电压信号端VDD处的第一电压信号通过第二晶体管T2传输至第二节点N2，即第二节点的电势为Vdd，由上文可知，第一节点N1的电势为Vdata+Vth，第一晶体管T1在第一节点N1和第三节点N3的电势的控制下产生驱动电流，且第一晶体管T1工作在饱和区，根据饱和电流公式，第一晶体管T1所产生的驱动电流(输入发光器件22的电流)为：
其中，W/L为第一晶体管T1的沟道宽长比；μ为载流子迁移率；Cox为第一晶体管T1的单位面积沟道电容；Vgs为第一晶体管T1的栅源电压差；Vth为第一晶体管T1的阈值电压。
可见，输入发光器件22的电流Ioled的大小与所写入的数据信号的电势Vdata和第一电压信号有关，与第一晶体管T1的阈值电压Vth无关，这样就避免因制备工艺引起的各像素电路21的第一晶体管T1的阈值电压的不同影响驱动电流的大小，进而影响显示效果的问题。
在一些实施例中，如图8和图9所示，在数据写入补偿阶段P2和发光阶段P3之间，一个显示帧周期还包括预发光阶段P4。
如图14所示，在预发光阶段P4：
第一发光子电路202响应于第一发光信号端EM1处接收的复位信号，将第一电压信号端VDD处接收的第一电压信号传输至第一节点N1，以使第一节点N1的电势为Vdd。
示例性地，如图14所示，像素电路21中的各子电路包括晶体管211或存储电容器212。在预发光阶段，第一发光信号为0，第二发光信号为1，第一扫描信号为1，第二扫描信号为1，复位信号为1。
在此情况下，第一发光信号端EM1输入低电平，第二晶体管T2导通。第二发光信号端EM2、第一扫描信号端GATE1、第二扫描信号端GATE2和第五信号端输入高电平，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均截止。
此时，第一电压信号端VDD处接收的第一电压信号通过第二晶体管T2传输至第二节点N2，从而对第二节点N2进行充电，第二节点N2的电势由Vdata变为Vdd。由于在此阶段第五晶体管T5截止，因此在该预发光阶段P4中，发光器件22不发光，并为下一阶段的发光做准备。
在一些实施例中，如图4所示，下面以所有的像素电路21排列为多行多列为例，对本公开的一些实施例进行示例性的说明，但是本公开的实施方式不限于此。并且，将沿第一方向X排列的多个像素电路21称为一行像素电路21，沿第二方向Y排列的多个像素电路21称为一列像素电路21。
在此基础上，显示面板100还包括多条栅线GL、多条数据线DL、多条第一电源信号线VDL多条第一初始化信号线VL1和多条第二初始化信号线VL2。
如图4所示，每条栅线GL大致沿第一方向X延伸，且被配置为传输第一扫描信号、第二扫描信号、复位信号、第一发光信号和第二发光信号中的任一者。其中，一条栅线GL例如可以与一行像素电路21的第一扫描信号端GATE1、第二扫描信号端GATE2、复位信号端RESET、第一发光信号端EM1和第二发光信号端EM2中的任一者连接。
如图4所示，数据线DL大致沿第二方向Y延伸，且被配置为传输数据信号。一条数据线DL例如可以与一列像素电路21的数据信号端DATA连接。
如图4所示，第一电源信号线VDL大致沿第二方向Y延伸，且被配置为传输第一电源电位信号。一条第一电源信号线VDL例如可以与一列像素电路21的第一电压信号端VDD连接。
如图4所示，第一初始化信号线VL1大致沿第一方向X延伸，且被配置为传输第一初始化信号。一条第一初始化信号线VL1例如可以与一行像素电路21的第一初始化信号端VINIT1连接。
如图4所示，第二初始化信号线VL2大致沿第一方向X延伸，且被配置为传输第二初始化信号。一条第二初始化信号线VL2例如可以与一行像素电路21的第二初始化信号端VINIT2连接。
以下结合显示面板100的膜层，对本公开的一些实施例提供的像素电路21进行示例性说明。
在一些实施例中，如图15A和图15B所示，显示面板100还包括半导体层101、第一导电层102和第二导电层103。例如，第一导电层102为第二栅导电层，第二导电层103为第二源漏导电层。
半导体层101设置于衬底10上。如图16A和图16B所示，半导体层101包括多个有源层图案1011，每个有源层图案1011包括各像素电路21中各晶体管211的有源部。如图16A和图16B所示，有源层图案1011包括第一晶体管T1的第一有源部t1、第二晶体管T2的第一有源部t2、第三晶体管T3的第三有源部t3、第四晶体管T4的第四有源部t4、第五晶体管T5的第五有源部t5、第六晶体管T6的第六有源部t6和第七晶体管T7的第七有源部。各晶体管的有源部包括源极区、漏极区和沟道区，沟道区位于源极区和漏极区之间。如图16A和图16B所示，第一沟道区t13位于第一源极区t11和第一漏极区t12之间，第二沟道区t23位于第二源极区t21和第二漏极区t22之间，第三沟道区t33位于第三源极区t31和第三漏极区t32之间，第四沟道区t43位于第四源极区t41和第四漏极区t42之间，第五沟道区t53位于第五源极区t51和第五漏极区t52之间，第六沟道区t63位于第六源极区t61和第六漏极区t62之间，第七沟道区t73位于第七源极区t71和第七漏极区t72之间。
示例性地，有源层图案1011包括的各晶体管211的有源部一体设置。
示例性地，半导体层101可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述源极区和漏极区可为掺杂有n型杂质或p型杂质的区域。半导体层101的制备例如为在衬底10的表面沉积半导体材料，经过刻蚀工艺形成半导体层101，使半导体层101具有有源层图案1011。
如图17A、图17B、图18A和图18B所示，第一导电层102设置于半导体层101远离衬底10的一侧，且包括多个第一导电块1021。第一导电块1021在衬底10上的正投影，与第二源极区t21和第二漏极区t22中的一者在衬底10上的正投影交叠，二者相互重合的部分形成第一存储电容器C1。这样的话，可以简化膜层结构，降低制备成本。
第一导电块1021与第二源极区t21和第二漏极区t22中的另一者连接，从而可以使第一存储电容器C1和第二晶体管T2耦接。
示例性地，第一导电块1021与第二漏极区t22连接，第一导电块1021在衬底上的正投影与第二源极区t21在衬底10上的正投影交叠。第一导电块1021在衬底上10的正投影的形状和第二漏极区t22在衬底10上的正投影大致相等。
在一些示例中，如图17A、图17B、图18A和图18B，显示面板100还包括第六块40，第六块40与第二源极区t21和第二漏极区t22中的一者通过过孔连接，且与第一导电块1021通过过孔连接。
如图15A和图15B所示，第二导电层103设置于第一导电层102远离衬底10的一侧。第二导电层103包括第一电源信号线VDL，第一电源信号线VDL和第一导电块1021连接，且被配置为与第一电压信号端VDD耦接。这样的话，可以使得第一存储电容器C1和第二晶体管T2与第一电压信号端VDD耦接。
如图15A和图15B所示，第一电源信号线VDL包括交替连接的第三直线VDL1和第三弯折段VDL2。第三直线段VDL1沿第二方向延伸，第三弯折段VDL2朝远离第三直线段VDL1沿第一方向X的一侧弯折。
第二导电层103还包括数据线DL，被配置为与数据信号端DATA耦接，数据线DL和第四源极区t41耦接，以使第四晶体管T4和数据信号端DATA耦接。
在一些实施例中，如图15A和图15B所示，显示面板100还包括第三导电层104。例如，第三导电层104为第一栅导电层。如图16A和图16B所示，第三导电层104设置于半导体层101和第一导电层102之间。第三导电层104包括第二导电块1041，第二导电块1041在衬底10上的正投影与第一沟道区t13在衬底10上的正投影交叠，即第二导电块1041中与第一沟道区t13交叠的部分形成第一晶体管T1的栅极。
此外，如图17A、图17B、图18A和图18B，第一导电层102还包括第三导电块1022。第三导电块1022在衬底10上的正投影，与第二导电块1041在衬底10上的正投影交叠，二者相互重合的部分形成第二存储电容器C2。由上文可知，第一导电层102还包括第一导电块1021。也就是说，第一导电块1021和第三导电块1022材料相同且同层设置。在这种情况下，可以通过一次构图工艺形成第一导电块1021和第三导电块1022，从而降低制备成本。
在一些实施例中，如图17A、图17B、图18A和图18B，第一导电块1021和第三导电块1022直接连接。其中，第一导电块1021和第三导电块1022直接连接是指，第一导电块1021和第三导电块1022不通过其他连接结构(例如，连接线和连接孔)连接。
以这种方式设置，第一导电块1021和第三导电块1022中的一者与通过过孔与第一电源信号线耦接，就可以使第一导电块1021和第三导电块1022都与第一电源信号线耦接，从而可以减少通孔的数量，简化显示面板100的膜层结构。
在一些实施例中，如图16A和图16B所示，第三导电层104还包括第四导电块1042和第五导电块1043。
第四导电块1042在衬底10上的正投影与第二沟道区t23在衬底10上的正投影交叠，即第四导电块1042中与第二沟道区t23交叠的部分形成第二晶体管T2的栅极。第五导电块1043在衬底10上的正投影，与第三沟道区t33在衬底10上的正投影交叠，即第五导电块1043中与第三沟道区t33交叠的部分形成第三晶体管T3的栅极。其中，第四导电块1042在衬底10上的正投影和第五导电块1043在衬底10上的正投影错开设置。
此外，如图16A和图16B所示，第三导电层104还包括第一扫描信号线GL1、第二扫描信号线GL2和复位信号线RL，第一扫描信号线GL1被配置为与第一扫描信号端GATE1耦接，第一扫描信号线GL1在衬底10上的正投影与第五沟道区t53交叠，第一扫描信号线GL1中与第五沟道区t53重合的部分形成第五晶体管T5的栅极。
如图16A和图16B所示，第二扫描信号线GL2被配置为与第二扫描信号端GATE2耦接，第二扫描信号线GL2在衬底10上的正投影与第六沟道区t63在衬底10上的正投影交叠，且与第七沟道区t73在衬底10上的正投影交叠。第二扫描信号线GL2中与第六沟道区t63重合的部分形成第六晶体管T6的栅极，与第七沟道区t73重合的部分形成第七晶体管T7的栅极。
如图16A和图16B所示，复位信号线RL被配置为与复位信号端耦接，复位信号线RL在衬底10上的正投影与第四沟道区t43在衬底10上的正投影交叠，复位信号线RL中与第四沟道区t43重合的部分形成第四晶体管T4的栅极。
在此基础上，如图15A、图15B、图17A、图17B、图18A和图18B所示，显示面板100还包括第四导电层105，例如，第四导电层105为第一源漏导电层。第四导电层105设置于第一导电层102远离第三导电层104的一侧，第四导电层105包括第一发光信号线EL1和第二发光信号线EL2。其中，第一发光信号线EL1被配置为与第一发光信号端EM1耦接，第二发光信号线EL2被配置为与第二发光信号端EM2耦接。
如图17A和图17B所示，第一发光信号线EL1包括交替连接的第一直线段EL11和第一弯折段EL12。第一直线段EL11沿第一方向X延伸，第一弯折段EL12朝向第一直线段EL11沿第二方向Y的一侧弯曲，第一弯折段11在衬底10上的正投影与第四导电块1042在衬底10上的正投影交叠，且与第四导电块1042连接。以这种方式设置，可以使得第二晶体管T2与第一发光信号端EM1耦接。
示例性地，如图17A、图17B、图18A和图18B所示，在向衬底10的正投影中，第一直线段EL11设置于第三导电块1022和第四导电块1042之间，第一弯折段EL12朝向第三导电块1022靠近第四导电块1042的一侧弯曲。
如图17A、图17B、图18A和图18B所示，第二发光信号线EL2包括相连接的第一直线部EL21和第二直线部EL22。第一直线部EL21沿第一方向X延伸，第二直线部EL22沿第二方向Y延伸，第二直线部EL22在衬底10上的正投影，与第五导电块1043在衬底10上的正投影交叠，且与第五导电块1043连接。以这种方式设置，可以使得第三晶体管T3与第二发光信号端EM2耦接。
在一些实施例中，如图17A和图18A所示，有源层图案1011排列成多行多列，每行有源层图案1011包括沿第一方向X间隔排列的至少两个有源层图案1011，沿第一方向X，任意相邻两个有源层图案1011之间的间隔大致相等。一个第五导电块1043在衬底10上的正投影中与一个第三沟道区t33在衬底10上的正投影交叠。
在此基础上，如图17A和图18A所示，多个第二直线部EL22沿第一方向X间隔排列，在向衬底10的正投影中，任意相邻两个有源层图案1011之间设置有一个第二直线部EL22，这样的话，第二直线部EL22的数量较多，占据的区域较大，从而导致有源层图案1011中沿第一方向X延伸的沟道区的长度较短，进而导致包括该沟道区的晶体管的性能(例如，载流子迁移率)下降。一般情况下，有源层图案1011中的第一沟道区沿第一方向X延伸。
基于此，第一沟道区t13包括第二直线段t131和第二弯折段t132；第二直线段t131沿第一方向X延伸，第二弯折段t132朝向第二直线t131段沿第二方向Y的一侧弯曲。这样的话，可以增加第一沟道区t13的长度，从而提高第一晶体管T1的性能。
如图15A所示，多条第一电源信号线VDL和数据线DL沿第一方向X交叠排列。
在另一些实施例中，如图16B、图17B和图18B所示，多个有源层图案1011包括多个第一有源层图案1111和多个第二有源层图案1112。多个有源层图案1011排列成多行多列，一行有源层图案1011划分为多个有源层图案1011组，一个有源层图案1011组包括相邻的一个第一有源层图案1111和一个第二有源层图案1112；同一有源层图案1011组中，第一有源层图案1111与第二有源层图案1112关于第一轴线S1大致对称，第一轴线S1沿第二方向Y延伸。
如图17B和图18B所示，在向衬底10的正投影中，一个第五导电块1043在衬底10上的正投影与相邻两个有源层图案组中相邻的第一有源层图案1111中的第三沟道区t33，和第二有源层图案1112中的第三沟道区t33均交叠。在第五导电块1043通过过孔和第二发光信号线EL2耦接的情况下，可以减少过孔的数量，简化膜层结构。
在此基础上，第二直线部EL22沿第一方向X间隔排列，在向衬底10的正投影中，任意相邻两个有源层图案组之间设置有一个第二直线部EL22。这样的话，第二直线部EL22的数量较少，占据的区域较小，从而可以使得有源层图案1011中沿第一方向X延伸的沟道区的长度合适，进而使包括该沟道区的晶体管的性能较好。
基于此，第一沟道区t13的延伸方向与第一方向X平行。在这种情况下，第一晶体管T1的性能较好。
如图17B和图18B所示，第六块40通过过孔与第一有源层图案1111中第二源极区和第二漏极区中的一者耦接，且通过过孔与第二漏极区t22耦接。
与第一有源层图案1111交叠的第一导电块1021，和与上述第一有源层图案1111属于同组的第二有源层图案1112交叠的第一导电块1021直接连接。第一导电块1021通过一个过孔与第六块40耦接。
如图15B所示，多条第一电源信号线VDL中，与同一个像素电路组中的两个像素电路21分别连接的两条第一电源信号线VDL为一组，一个第一电源信号线组的两条第一电源信号线VDL关于第一轴线S1对称。此时，第三弯折段VDL2朝远离同组第一电源信号线中的另一条第一电源信号线VDL的方向弯折。
多条数据线DL中，与同一个像素电路组中的两个像素电路21分别连接的两条数据线DL为一个数据线组，一个数据线组的两条数据线DL关于第一轴线S1对称。一个数据线组位于一个第一电源信号线组中的两条第一电源信号线VDL之间。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种像素电路，包括：
    驱动子电路，与第一节点、第二节点和第三节点耦接；所述驱动子电路被配置为，在所述第一节点的电势的控制下，控制所述第二节点和所述第三节点的导通和截止；以及，根据所述第一节点的电势和所述第二节点的电势，生成驱动电流；
    第一发光子电路，与第一电压信号端、第一发光信号端和所述第二节点耦接；所述第一发光子电路被配置为，响应于所述第一发光信号端处接收的第一发光信号，控制所述第一电压信号端和第二节点的导通和截止；
    第二发光子电路，与所述第三节点、第二发光信号端和发光器件的阳极耦接；所述第二发光子电路被配置为，响应于所述第二发光信号端处接收的第二发光信号，控制所述第三节点和所述发光器件的阳极的导通和截止；
    第一复位子电路，与复位信号端、所述第一节点和所述第一初始化信号端耦接；所述第一复位子电路被配置为，响应于所述复位信号端处接收的复位信号，控制所述第一初始化信号端和所述第一节点的导通和截止；
    补偿子电路，与所述第一节点、所述第三节点和第一扫描信号端耦接；所述补偿子电路被配置为，响应于所述第一扫描信号端处接收的第一扫描信号，控制所述第一节点和所述第三节点的导通和截止；
    第一存储子电路，与所述第一电压信号端和所述第二节点耦接；所述第一存储子电路被配置为，存储所述第二节点的电势。
  2. 根据权利要求1所述的像素电路，其中，在一个显示帧周期内，所述第一电压信号端和所述第二节点开始导通的时刻，早于所述第三节点和所述发光器件的阳极开始导通的时刻；所述第一电压信号端和所述第二节点开始截止的时刻，早于所述第三节点和所述发光器件的阳极开始截止的时刻。
  3. 根据权利要求1所述的像素电路，其中，所述第一存储子电路包括：
    第一存储电容器，所述第一存储电容器的第一极板与所述第一电压信号端连接，第二极板与所述第二节点连接。
  4. 根据权利要求1～3中任一项所述的像素电路，还包括：
    第二复位子电路，与第二初始化信号端、所述发光器件的阳极和第二扫描信号端耦接；所述第二复位子电路被配置为，响应于所述第二扫描信号端处接收的第二扫描号，控制所述发光器件的阳极和所述第二初始化信号端的导通和截止；
    数据写入子电路，与所述第二节点、所述第三扫描信号端和数据信号端耦接；所述数据写入子电路被配置为，响应于所述第三扫描信号端处接收的第三扫描号，控制所述数据信号端和所述第二节点的导通和截止。
  5. 根据权利要求3所述的像素电路，其中，所述第二扫描信号端和所述第三扫描信号端接收的信号相同。
  6. 根据权利要求2所述的像素电路，其中，所述第一发光子电路包括第二晶体管，所述第二发光子电路包括第三晶体管，所述第二晶体管的第一极和所述第一存储电容器的第一极板耦接，第二极和所述第一存储电容器的第二极板耦接，控制极和第一发光信号端耦接；所述第三晶体管的第一极和第三节点耦接，第二极和所述发光器件的阳极耦接，控制极和所述第二发光信号端EM2耦接。
  7. 一种像素电路的驱动方法，用于驱动如权利要求1～6中任一项所述的像素电路，一个显示帧周期包括复位阶段；
    所述驱动方法包括：
    在所述复位阶段，第一复位子电路响应于复位信号端处接收的复位信号，将第一初始化信号端处接收的第一初始化信号传输至第一节点；补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第一节点处的电势传输至第三节点，第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极，且第一存储子电路存储第二节点在上一帧结束后的电势。
  8. 根据权利要求7所述的像素电路的驱动方法，其中；所述复位阶段包括第一复位阶段和第二复位阶段；
    在所述第一复位阶段，所述第一复位子电路响应于复位信号端处接收的复位信号，将第一初始化信号端处接收的第一初始化信号传输至第一节点；所述第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极；
    在所述第二复位阶段，所述补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第一节点处的电势传输至第三节点；所述第二发光子电路响应于第二发光信号端处接收的第二发光信号，将第三节点处的电势传输至发光器件的阳极。
  9. 根据权利要求7或8所述的像素电路的驱动方法，所述像素电路还包括第二复位子电路和写入子电路；在所述复位阶段以后，一个显示帧周期还包括数据写入补偿阶段；
    在所述数据写入补偿阶段，所述数据写入子电路响应于第三扫描信号端处接收的第三扫描号，将所述数据信号端处接收的数据信号传输第二节点；所述补偿子电路响应于第一扫描信号端处接收的第一扫描信号，将所述第二节点处的电势传输至第一节点；所述第二复位子电路响应于第二扫描信号端处接收的第二扫描号，将第二初始化信号端处接收的第二初始化信号传输至发光器件的阳极。
  10. 一种显示面板，包括多个像素电路，每个所述像素电路包括第二晶体管；所述第二晶体管与第一电压信号端耦接；
    所述显示面板包括：
    衬底；
    半导体层，设置于所述衬底上，且包括所述第二晶体管的第二有源部，所述第二有源部包括第二源极区、第二漏极区和第二沟道区，所述第二沟道区设置于所述第二源极区和所述第二漏极区之间；
    第一导电层，设置于所述半导体层远离所述衬底的一侧，且包括多个第一导电块；所述第一导电块在所述衬底上的正投影，与所述第二源极区和所述第二漏极区中的一者在所述衬底上的正投影交叠，二者相互重合的部分形成第一存储电容器；所述第一导电块与所述第二源极区和所述第二漏极区中的另一者连接；
    第二导电层，设置于所述第一导电层远离所述衬底的一侧，且包括第一电源信号线，所述第一电源信号线和所述第一导电块连接，且与所述第一电压信号端耦接。
  11. 根据权利要求10所述的显示面板，其中，所述像素电路还包括第一晶体管，所述半导体层还包括所述第一晶体管的第一有源部，所述有第一源部包括第一源极区、第一漏极区和第一沟道区，所述第一沟道区设置于所述第一源极区和所述第一漏极区之间；
    所述显示面板还包括：
    第三导电层，设置于所述半导体层和所述第一导电层之间，且包括第二导电块，所述第二导电块在所述衬底上的正投影，与所述第一沟道区在所述衬底上的正投影交叠；
    所述第一导电层还包括第三导电块，所述第三导电块在所述衬底上的正投影，与所述第二导电块在所述衬底上的正投影交叠，二者相互重合的部分形成第二存储电容器。
  12. 根据权利要求11所述的显示面板，其中，所述第一导电块和所述第三导电块直接连接。
  13. 根据权利要求11或12所述的显示面板，所述像素电路还包括第三晶体管，所述第三晶体管与发光器件的阳极连接；
    其中，所述半导体层还包括所述第三晶体管的第三有源部，所述第三有源部包括第三源极区、第三漏极区和第三沟道区，所述第三沟道区设置于所述第三源极区和所述第三漏极区之间；
    所述第三导电层还包括第四导电块和第五导电块；所述第四导电块在所述衬底上的正投影与所述第二沟道区在所述衬底上的正投影交叠，所述第五导电块在所述衬底上的正投影，与所述第三沟道区在所述衬底上的正投影交叠；其中，所述第四导电块在所述衬底上的正投影和所述第五导电块在所述衬底上的正投影错开设置。
  14. 根据权利要求13所述的显示面板，还包括第四导电层；所述第四导电层设置于所述第一导电层远离所述第三导电层的一侧，且包括：
    第一发光信号线，与第一发光信号端耦接；所述第一发光信号线包括交替连接的第一直线段和第一弯折段；所述第一直线段沿第一方向延伸，所述第一弯折段朝向所述第一直线段沿所述第二方向的一侧弯曲，所述第一弯折段在所述衬底上的正投影与所述第四导电块在所述衬底上的正投影交叠，且与所述第四导电块连接。
  15. 根据权利要求13所述的显示面板，还包括第四导电层；所述第四导电层设置于所述第一导电层远离所述第三导电层的一侧，且包括：
    第二发光信号线，与第二发光信号端耦接；所述第二发光信号线包括相连接的第一直线部和第二直线部；所述第一直线部沿所述第一方向延伸，所述第二直线部沿所述第二方向延伸，所述第二直线部在所述衬底上的正投影，与所述第五导电块在衬底上的正投影交叠，且与第五导电块连接。
  16. 根据权利要求15所述的显示面板，其中，
    所述有源层图案排列成多行多列，每行有源层图案包括沿所述第一方向间隔排列的至少两个有源层图案，沿所述第一方向，任意相邻两个有源层图案之间的间隔大致相等；每列有源层图案包括沿第二方向间隔排列的至少两个有源层图案；一个所述第五导电块在所述衬底上的正投影与一个第三沟道区在所述衬底上的正投影交叠。
  17. 根据权利要求16所述的显示面板，其中，沿所述第一方向，在向所述衬底的正投影中，任意相邻两个有源层图案之间设置有一个第二直线部，所述第一沟道区包括第二直线段和第二弯折段；所述第二直线段沿所述第一方向延伸，所述第二弯折段朝向所述第二直线段沿所述第二方向的一侧弯曲。
  18. 根据权利要求15所述的显示面板，其中，
    所述多个有源层图案包括多个第一有源层图案和多个第二有源层图案；所述多个有源层图案排列成多行多列，一行有源层图案划分为多个有源层图案组，一个有源层图案组包括相邻的一个第一有源层图案和一个第二有源层图案；同一所述有源层图案组中，所述第一有源层图案与所述第二有源层图案关于第一轴线大致对称，所述第一轴线沿第二方向延伸，所述第二方向与所述第一方向相交叉；在向所述衬底的正投影中，一个所述第五导电块在所述衬底上的正投影与相邻两个有源层图案组中相邻的第一有源层图案中的第三沟道区，和第二有源层图案中的第三沟道区均交叠。
  19. 根据权利要求18所述的显示面板，其中，在向所述衬底的正投影中，任意相邻两个有源层图案组之间设置有一个第二直线部；所述第一沟道区的延伸方向与所述第一方向平行。
  20. 一种显示装置，包括如权利要求10～19中任一项所述的显示面板。
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