WO2025200037A1 - 显示面板和显示装置 - Google Patents

显示面板和显示装置

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WO2025200037A1
WO2025200037A1 PCT/CN2024/085504 CN2024085504W WO2025200037A1 WO 2025200037 A1 WO2025200037 A1 WO 2025200037A1 CN 2024085504 W CN2024085504 W CN 2024085504W WO 2025200037 A1 WO2025200037 A1 WO 2025200037A1
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WO
WIPO (PCT)
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capacitor
sub
output transistor
power line
transistor
Prior art date
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Application number
PCT/CN2024/085504
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English (en)
French (fr)
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孙飞翔
刘毅
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Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Pending legal-status Critical Current
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays

Definitions

  • the present application relates to the field of display technology, and in particular to a display panel and a display device.
  • GOA Gate Driver On Array
  • the present application provides a display panel and a display device to alleviate the technical problem that the high level output by the existing GOA circuit will produce certain fluctuations, affecting the stability of the output signal.
  • a start transistor wherein a gate of the start transistor is configured to receive a corresponding clock signal, and a source of the start transistor is configured to receive a start signal;
  • FIG10 b is a schematic diagram of the stacking of FIG10 a and FIG9 b .
  • the inventors of this application found in their research that this is mainly because when the GOA circuit outputs a high level, the output transistor is turned on, and when the high-level power line is output, a large instantaneous current will pass through the output transistor, causing the high-level power line to have a certain voltage drop. This will cause the output high level to produce certain fluctuations, thereby affecting the stability of the output signal.
  • the present application provides a display panel and a display device to improve the above-mentioned problems.
  • the present application provides a display panel comprising a first power line and a second power line extending along a first direction and spaced apart along a second direction, wherein the first direction and the second direction are different;
  • the display panel further comprises a multi-stage cascaded gate drive circuit, wherein the gate drive circuit is configured to generate a plurality of gate control signals for output to a plurality of sub-pixels of the display panel;
  • each gate drive circuit comprises:
  • a start transistor wherein a gate of the start transistor is configured to receive a corresponding clock signal, and a source of the start transistor is configured to receive a start signal;
  • a first output transistor wherein the gate of the first output transistor is electrically connected to the drain of the start-up transistor, the source of the first output transistor is connected to a first power line, and the drain of the first output transistor is connected to a first output trace of the gate drive circuit of this stage;
  • a first capacitor wherein a first plate of the first capacitor is connected to the gate of the first output transistor
  • a second output transistor wherein the gate of the second output transistor is electrically connected to the gate of the first output transistor, the source of the second output transistor is connected to the second power line, and the drain of the second output transistor is connected to the second output trace of the gate drive circuit of this stage;
  • a second capacitor wherein a first plate of the second capacitor is connected to the gate of the second output transistor and is electrically connected to the first plate of the first capacitor, a second plate of the second capacitor is connected to the second plate of the first capacitor, and is connected to the source of the second output transistor, and is connected to the second power line through the source of the second output transistor.
  • each of the gate driving circuits further includes a third capacitor, and a second plate of the third capacitor is connected to the second plate of the second capacitor.
  • the gate of the second output transistor includes a plurality of first sub-routes extending along the second direction, a first gap is defined between two adjacent first sub-routes, each of the first sub-routes is connected to the first plate of the second capacitor, and the first plate of the second capacitor is located on the same side of the plurality of first sub-routes and extends along the first direction;
  • the gate drive circuit GDC further includes a third shielding transistor T15.
  • the source of the third shielding transistor T15 is connected to the drain of the ninth transistor T14, and the drain of the third shielding transistor T15 is connected to the first plate of the fifth capacitor C1.
  • the third shielding transistor T15 is a P-type transistor, and the gate of the third shielding transistor T15 is electrically connected to the fourth power line VGL2.
  • the third shielding transistor T15 is an N-type transistor, and the gate of the third shielding transistor T15 is electrically connected to the first power line VGH1.
  • the gate drive circuit GDC further includes a tenth transistor T13, a gate of the tenth transistor T13 connected to the power-on reset control line Con, a source of the tenth transistor T13 connected to the first power line VGH1, and a drain of the tenth transistor T13 connected to the source of the second shielding transistor T12.
  • the gate drive circuit GDC further includes a second frequency-dividing transistor T17, the gate of the second frequency-dividing transistor T17 is connected to the first frequency-dividing control signal line Con2, the source of the second frequency-dividing transistor T17 is connected to the drain of the fourth transistor T7, and the drain of the second frequency-dividing transistor T17 is connected to the drain of the fifth transistor T8.
  • the gate driving circuit GDC further includes a third frequency-dividing transistor T20 and a fourth frequency-dividing transistor T19.
  • the display panel 100 further includes a substrate 10 and a light shielding layer, an active layer, a first metal layer, a second metal layer, an interlayer insulating layer, a third metal layer, a planarization layer and a fourth metal layer sequentially stacked on the substrate 10 .
  • the gate GE1 of the first output transistor T10 is set above the active layer AS1 of the first output transistor T10
  • the gate GE2 of the second output transistor T22 is set above the active layer AS2 of the second output transistor T22
  • the gate GE3 of the third output transistor T9 is set above the active layer AS3 of the third output transistor T9
  • the gate GE4 of the fourth output transistor T21 is set above the active layer AS4 of the fourth output transistor T21
  • the gate GE5 of the first frequency-dividing transistor T18 is set above the active layer AS5 of the first frequency-dividing transistor T18.
  • the light-shielding layer is disposed on one side of the substrate 10, the active layer is disposed on a side of the light-shielding layer away from the substrate 10, and the first metal layer is disposed on a side of the active layer away from the light-shielding layer.
  • the light-shielding layer can shield some transistors from light and overlap the second gates of these transistors.
  • the light-shielding layer can shield the third output transistor T9, the second shielding transistor T12, the third shielding transistor T15, and the eighth transistor T16 from light, and serve as the second gate GE9 of the third output transistor T9, the second gate GE12 of the second shielding transistor T12, the second gate GE15 of the third shielding transistor T15, and the second gate GE16 of the eighth transistor T16.
  • the second metal layer is arranged on a side of the first metal layer away from the substrate 10.
  • a gate insulating layer is also provided between the second metal layer and the first metal layer to electrically isolate the first metal layer from the second metal layer.
  • the second metal layer includes the second plate C12 of the first capacitor C3, the second plate C22 of the second capacitor C4, the second plate C32 of the third capacitor C5, the second plate C42 of the fourth capacitor C2, and the second plate C52 of the fifth capacitor C1.
  • the second plate C12 of the first capacitor C3, the second plate C22 of the second capacitor C4, and the second plate C32 of the third capacitor C5 are arranged in an integrated manner.
  • the second plate C22 of the second capacitor C4 is connected between the second plate C12 of the first capacitor C3 and the second plate C32 of the third capacitor C5.
  • the interlayer insulating layer is disposed on a side of the second metal layer away from the first metal layer.
  • a plurality of first openings HL1 are disposed on the interlayer insulating layer.
  • the interlayer insulating layer is provided with a first opening HL1 at a position corresponding to the second electrode plate C22 of the second capacitor C4.
  • the first opening HL1 exposes a portion of the second electrode plate C22 of the second capacitor C4.
  • a third metal layer is disposed on a side of the second metal layer away from the first metal layer, with the interlayer insulating layer located between the third metal layer and the second metal layer.
  • the third metal layer includes the source S1 of the first output transistor T10, the drain D1 of the first output transistor T10, the source S2 of the second output transistor T22, the drain D2 of the second output transistor T22, the source S3 of the third output transistor T9, the drain D1 of the third output transistor T9, the source S4 of the fourth output transistor T21, the drain D4 of the second output transistor T21, and the first output trace OL1.
  • the drain D1 of the first output transistor T10 and the drain D1 of the third output transistor T9 are both connected to the first output trace OL1.
  • the source S3 of the third output transistor T9 is connected to the source S4 of the fourth output transistor T21.
  • the source S2 of the second output transistor T22 includes a plurality of second sub-routes S21 extending along the second direction Y and a third sub-routes S22 connecting the plurality of second sub-routes S21.
  • the third sub-routes S22 extend along the first direction X, and the third sub-routes S22 are arranged corresponding to the second plate C22 of the second capacitor C4, and are connected to the second plate C22 of the second capacitor C4 through the first via HL1 of the interlayer insulating layer.
  • the source S4 of the fourth output transistor T21 includes multiple sixth sub-routes S41 extending along the second direction Y and a seventh sub-routes S42 connecting the multiple sixth sub-routes S41.
  • the seventh sub-routes S42 extend along the first direction X.
  • the drain D4 of the fourth output transistor T21 includes multiple eighth sub-routes D41 extending along the second direction Y and a ninth sub-routes D42 connecting the multiple eighth sub-routes D41.
  • the ninth sub-routes D42 extend along the first direction X and are located on a side of the eighth sub-routes D41 away from the seventh sub-routes S42.
  • the ninth sub-routes D42 are connected to the second output route.
  • the sixth sub-routes S41 and the eighth sub-routes D41 are both arranged corresponding to the second gap and located on opposite sides of the tenth sub-routes SG2.
  • the planarization layer is disposed on a side of the third metal layer away from the interlayer insulating layer.
  • a plurality of second vias HL2 are provided on the planarization layer.
  • the planarization layer includes a second opening HL2 at a location corresponding to the second sub-route S21, which exposes a portion of the second sub-route S21.
  • the second opening HL2 is located on a side of the second sub-route S21 near the third sub-route S22.
  • the planarization layer also includes a second opening HL2 at a location corresponding to the sixth sub-route S41, which exposes a portion of the sixth sub-route S41.
  • the fourth metal layer is disposed on a side of the third metal layer away from the second metal layer, and the planarization layer is located between the fourth metal layer and the third metal layer.
  • the fourth metal layer includes the first power line VGH1, the second power line VGH2, the third power line VGL1, the fourth power line VGL2, a first clock signal line XCK, a second clock signal line CK, a power-on reset control line Con, a first frequency division control signal line Con2, and a second frequency division control signal line Con1, extending along the first direction X.
  • the second power line VGH2 is connected to the second sub-route S21 through the second via HL2 in the planarization layer
  • the third power line VGL1 is connected to the sixth sub-route S41 through the second via HL2 in the planarization layer.
  • the second power line VGH2 includes a first sub-power line VGH21 and a second sub-power line VGH22 arranged at intervals.
  • the second output transistors T22 in a part of the gate drive circuit GDC are connected to the first sub-power line VGH21, and the second output transistors T22 in another part of the gate drive circuit GDC are connected to the second sub-power line VGH22.
  • the second output transistor T22 in one gate drive circuit GDC is connected to the first sub-power line VGH21, and the second output transistor T22 in the other gate drive circuit GDC is connected to the second sub-power line VGH22.
  • Figure 11a is a schematic diagram of the waveforms of the output signals of each stage of the gate drive circuit in the prior art
  • Figure 11b is a schematic diagram of the waveforms of the output signals of each stage of the gate drive circuit provided by an embodiment of the present application.
  • the fluctuation is reduced to 0.4V, and the fluctuation of the high pulse signal corresponding to the gate control signal N_out_AA of the gate drive circuit is also reduced to 0.4V.
  • the gate control signal N_out_AA of each row of the gate drive circuit will be subject to significant disturbances when it is output.
  • the gate control signal N_out_AA of the gate drive circuit is more stable.
  • an embodiment of the present application further provides a display device, comprising a display panel as described in one of the aforementioned embodiments.
  • the display device may include, but is not limited to, a wearable device such as a smart bracelet, a smart watch, VR (Virtual Reality), a mobile phone, a television, or a personal laptop.
  • the first capacitor and the second capacitor are connected to the second power line connected to the second output transistor to increase the overall capacitance on the second power line, reduce the voltage drop on the second power line, and improve the stability of the output signal of the gate drive circuit, thereby improving the technical problem that the high level output of the existing GOA circuit will produce certain fluctuations and affect the stability of the output signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本申请提供一种显示面板和显示装置，通过将第一电容和第二电容连接到与第二输出晶体管连接的第二电源线上，以增大第二电源线上的整体电容，减小第二电源线上的电压降，提高栅极驱动电路输出信号的稳定性，以缓解现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的问题。

Description

显示面板和显示装置 技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板和显示装置。
 背景技术
随着显示面板的显示需求不断提升，GOA（Gate driver On Array，栅极驱动直接集成在薄膜晶体管阵列基板上）电路也在逐步改进完善。栅极驱动电路的输出信号会直接影响到显示效果，因此，对输出信号稳定性的优化极为重要。然而，现有GOA电路在向面内输出信号时，会受到较大的扰动，导致输出的高电平会产生一定波动，影响输出信号的稳定性。
 发明概述
本申请提供一种显示面板和显示装置，以缓解现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的技术问题。
为解决上述问题，本申请提供的技术方案如下：
第一方面，本申请实施例提供一种显示面板，其包括沿第一方向延伸且沿第二方向间隔设置的第一电源线和第二电源线，所述第一方向和所述第二方向不同；所述显示面板还包括多级级联的栅极驱动电路，所述栅极驱动电路被配置为生成多个栅极控制信号以输出至所述显示面板的多个子像素；每一所述栅极驱动电路包括：
启动晶体管，所述启动晶体管的栅极被配置为接收对应的时钟信号，所述启动晶体管的源极被配置为接收启动信号；
第一输出晶体管，所述第一输出晶体管的栅极与所述启动晶体管的漏极电连接，所述第一输出晶体管的源极与第一电源线连接，所述第一输出晶体管的漏极与本级所述栅极驱动电路的第一输出走线连接；
第一电容，所述第一电容的第一极板与所述第一输出晶体管的栅极连接；
第二输出晶体管，所述第二输出晶体管的栅极与所述第一输出晶体管的栅极电连接，所述第二输出晶体管的源极与第二电源线连接，所述第二输出晶体管的漏极与本级所述栅极驱动电路的第二输出走线连接；
第二电容，所述第二电容的第一极板与所述第二输出晶体管的栅极连接，并与所述第一电容的第一极板电连接，所述第二电容的第二极板与所述第一电容的第二极板连接，且与所述第二输出晶体管的源极连接，并通过所述第二输出晶体管的源极与所述第二电源线连接。
第二方面，本申请实施例还提供一种显示装置，所述显示装置包括显示面板，所述显示面板包括沿第一方向延伸且沿第二方向间隔设置的第一电源线和第二电源线，所述第一方向和所述第二方向不同；所述显示面板还包括多级级联的栅极驱动电路，所述栅极驱动电路被配置为生成多个栅极控制信号以输出至所述显示面板的多个子像素；每一所述栅极驱动电路包括：
启动晶体管，所述启动晶体管的栅极被配置为接收对应的时钟信号，所述启动晶体管的源极被配置为接收启动信号；
第一输出晶体管，所述第一输出晶体管的栅极与所述启动晶体管的漏极电连接，所述第一输出晶体管的源极与第一电源线连接，所述第一输出晶体管的漏极与本级所述栅极驱动电路的第一输出走线连接；
第一电容，所述第一电容的第一极板与所述第一输出晶体管的栅极连接；
第二输出晶体管，所述第二输出晶体管的栅极与所述第一输出晶体管的栅极电连接，所述第二输出晶体管的源极与第二电源线连接，所述第二输出晶体管的漏极与本级所述栅极驱动电路的第二输出走线连接；
第二电容，所述第二电容的第一极板与所述第二输出晶体管的栅极连接，并与所述第一电容的第一极板电连接，所述第二电容的第二极板与所述第一电容的第二极板连接，且与所述第二输出晶体管的源极连接，并通过所述第二输出晶体管的源极与所述第二电源线连接。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的显示面板的一种平面示意图。
图2为本申请实施例提供的栅极驱动电路的一种电路示意图。
图3为本申请实施例提供的栅极驱动的一种平面示意图。
图4a为图3中各个晶体管的有源层的平面示意图。
图4b为图3中第一金属层的平面结构示意图。
图4c为图4a中有源层与图4b中第一金属层的叠层示意图。
图5a为图3中遮光层的平面示意图。
图5b为图3中遮光层与图4c的叠层示意图。
图6a为图3中第二金属层的平面示意图。
图6b为图6a中第二金属层与图4b中第一金属层的叠层示意图。
图7a为图3中层间介电层上开孔的平面示意图。
图7b为图7a与图6b的叠层示意图。
图8a为图3中第三金属层的平面示意图。
图8b为图8a与图6b的叠层示意图。
图9a为图3中平坦化层上开孔的平面示意图。
图9b为图9a与图8b的叠层示意图。
图10a为图3中第四金属层的平面示意图。
图10b为图10a与图9b的叠层示意图。
图11a为现有技术中栅极驱动电路各级输出信号的波形示意图。
图11b为本申请实施例提供的栅极驱动电路各级输出信号的波形示意图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。在附图中，为了清晰理解和便于描述，夸大了一些层和区域的厚度。即附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
针对现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的问题，本申请的发明人在研究中发现主要是由于GOA电路在输出高电平时，输出晶体管打开，高电平电源线输出时会有瞬时的较大电流经过输出晶体管，使得高电平电源线会有一定的电压降，如此会导致输出的高电平会产生一定波动，进而影响输出信号的稳定性。
为此，本申请提供一种显示面板和显示装置以改善上述问题。
在一种实施例中，本申请提供一种显示面板，其包括沿第一方向延伸且沿第二方向间隔设置的第一电源线和第二电源线，所述第一方向和所述第二方向不同；所述显示面板还包括多级级联的栅极驱动电路，所述栅极驱动电路被配置为生成多个栅极控制信号以输出至所述显示面板的多个子像素；每一所述栅极驱动电路包括：
启动晶体管，所述启动晶体管的栅极被配置为接收对应的时钟信号，所述启动晶体管的源极被配置为接收启动信号；
第一输出晶体管，所述第一输出晶体管的栅极与所述启动晶体管的漏极电连接，所述第一输出晶体管的源极与第一电源线连接，所述第一输出晶体管的漏极与本级所述栅极驱动电路的第一输出走线连接；
第一电容，所述第一电容的第一极板与所述第一输出晶体管的栅极连接；
第二输出晶体管，所述第二输出晶体管的栅极与所述第一输出晶体管的栅极电连接，所述第二输出晶体管的源极与第二电源线连接，所述第二输出晶体管的漏极与本级所述栅极驱动电路的第二输出走线连接；以及
第二电容，所述第二电容的第一极板与所述第二输出晶体管的栅极连接，并与所述第一电容的第一极板电连接，所述第二电容的第二极板与所述第一电容的第二极板连接，且与所述第二输出晶体管的源极连接，并通过所述第二输出晶体管的源极与所述第二电源线连接。
在一种实施例中，每一所述栅极驱动电路还包括第三电容，所述第三电容的第二极板与所述第二电容的第二极板连接。
在一种实施例中，每一所述栅极驱动电路还包括第一分频晶体管，所述第一分频晶体管的栅极与所述第三电容的第一极板连接，所述第一分频晶体管的源极与所述第一电容的第一极板连接，所述第一分频晶体管的漏极与所述第二电容的第一极板连接。
在一种实施例中，所述第一电容的第一极板、所述第二电容的第一极板以及所述第三电容的第一极板一体设置，并位于所述第一电源线与所述第二电源线之间。
在一种实施例中，所述第二输出晶体管的栅极包括多条沿所述第二方向延伸的第一子走线，相邻的两条所述第一子走线之间具有第一间隙，每条所述第一子走线均与所述第二电容的第一极板连接，所述第二电容的第一极板位于多条所述第一子走线的同一侧，并沿所述第一方向延伸；
所述第二输出晶体管的源极包括多条沿所述第二方向延伸的第二子走线以及连接多条所述第二子走线的第三子走线，所述第三子走线沿所述第一方向延伸，且所述第三子走线对应所述第二电容的第二极板设置，并与所述第二电容的第二极板连接，所述第二子走线与所述第二电源线连接；
所述第二输出晶体管的漏极包括多条沿所述第二方向延伸的第四子走线以及连接多条所述第四子走线的第五子走线，所述第五子走线沿所述第一方向延伸，并位于所述第四子走线远离所述第三子走线的一侧，所述第五子走线与所述第二输出走线连接；
其中，所述第二子走线和所述第四子走线均对应所述第一间隙设置，且位于所述第一子走线的相对两侧。
在一种实施例中，所述第二电源线包括间隔设置的第一子电源线和第二子电源线，一部分所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一部分所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
在一种实施例中，在任意相邻的两级所述栅极驱动电路中，其中一级所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一级所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
在一种实施例中，所述显示面板还包括：
衬底；
第一金属层，设置在所述衬底上，所述第一金属层包括所述第一输出晶体管的栅极、所述第二输出晶体管的栅极、所述第一电容的第一极板、所述第二电容的第一极板、所述第三电容的第一极板以及第二输出走线；
第二金属层，设置在所述第一金属层远离所述衬底的一侧，所述第二金属层包括所述第一电容的第二极板、所述第二电容的第二极板以及所述第三电容的第二极板；
第三金属层，设置在所述第二金属层远离所述第一金属层的一侧，所述第三金属层包括所述第一输出晶体管的源极、所述第一输出晶体管的漏极、所述第二输出晶体管的源极、所述第二输出晶体管的漏极以及所述第一输出走线；
第四金属层，设置在所述第三金属层远离所述第二金属层的一侧，所述第四金属层包括所述第一电源线以及所述第二电源线。
在一种实施例中，所述显示面板还包括沿所述第一方向延伸的第三电源线，所述第三电源线位于所述第二电源线远离所述第一电源线的一侧；
每个所述栅极驱动电路还包括第三输出晶体管和第四输出晶体管，所述第三输出晶体管的栅极与所述第四输出晶体管的栅极连接，所述第三输出晶体管的源极与所述第四输出晶体管的源极连接，所述第三输出晶体管的漏极与所述第一输出走线连接，所述第四输出晶体管的源极与所述第三电源线连接，所述第四输出晶体管的漏极与所述第二输出走线连接。
在一种实施例中，在所述第二方向上，所述第三电源线的宽度大于所述第二电源线的宽度以及所述第一电源线的宽度。
在一种实施例中，本申请还提供一种显示装置，所述显示装置包括前述实施例其中之一的显示面板。
在本申请提供的显示面板和显示装置，通过将第一电容和第二电容连接到与第二输出晶体管连接的第二电源线上，以增大第二电源线上的整体电容，减小第二电源线上的电压降，提高栅极驱动电路输出信号的稳定性，以缓解现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的问题。
下面将结合附图并通过具体的实施方式来进一步说明本申请的所述显示面板和显示装置。
请参照图1至图3，图1为本申请实施例提供的显示面板的一种平面示意图，图2为本申请实施例提供的栅极驱动电路的一种电路示意图，图3为本申请实施例提供的栅极驱动的一种平面示意图。参照图1，显示面板100包括衬底10以及阵列排布在所述衬底10上的多个子像素SP。可选地，多个所述子像素SP包括红色子像素、绿色子像素以及蓝色子像素，所述红色子像素发射红光，所述绿色子像素发射绿光，所述蓝色子像素发射蓝光，以实现所述显示面板100的彩色显示。
所述显示面板100还包括多级级联的栅极驱动电路GDC，所述栅极驱动电路GDC被配置为生成多个栅极控制信号以输出至所述显示面板100的多个子像素SP，比如每个所述栅极驱动电路GDC生成的栅极控制信号可控制一行或两行所述子像素SP。可选地，所述显示面板100还包括显示区AA以及位于所述显示区AA一侧的非显示区NA，所述子像素SP位于所述显示区AA内，所述栅极驱动电路GDC位于所述非显示区NA内。
参照图1和图2，每一所述栅极驱动电路GDC至少包括启动晶体管T3和第一输出晶体管T10。启动晶体管T3的栅极被配置为接收对应的时钟信号（比如第一时钟信号线XCK），启动晶体管T3的源极被配置为接收启动信号（比如启动信号Nscan_in），启动晶体管T3的漏极与第一输出晶体管T10的栅极电连接。
其中，级联于第一级栅极驱动电路GDC后的多级栅极驱动电路GDC可接收前级栅极驱动电路GDC自第一输出晶体管T10输出的第一控制信号（比如第一控制信号N_OUT）而作为所述启动信号，而多级栅极驱动电路GDC的第一级栅极驱动电路GDC可接收由时序控制器等器件生成的控制信号作为所述启动信号。
可选地，第n级栅极驱动电路GDC(n)接收第n-A级栅极驱动电路GDC(n-A)自第一输出晶体管T10输出的第一控制信号而作为所述启动信号；其中，A≥1。如多级栅极驱动电路GDC采用逐行级联的设计，那么，第n级栅极驱动电路GDC(n)接收第n-1级栅极驱动电路GDC(n-1)自第一输出晶体管T10输出的控制信号而作为所述启动信号。
参照图2和图3，所述显示面板100还包括沿第一方向X延伸且沿第二方向Y间隔设置的第一电源线VGH1和第二电源线VGH2，所述第一方向X和所述第二方向Y不同，比如所述第一方向X为列方向，所述第二方向Y为行方向，所述第一方向X垂直于所述第二方向Y。所述第一输出晶体管T10的源极与第一电源线VGH1连接，所述第一输出晶体管T10的漏极与本级所述栅极驱动电路GDC的第一输出走线连接，所述第一输出走线用于输出所述第一输出晶体管T10输出的第一控制信号N_OUT。
每一所述栅极驱动电路GDC还包括第一电容C3、第二输出晶体管T22以及第二电容C4。所述第一电容C3的第一极板与所述第一输出晶体管T10的栅极连接，所述第二输出晶体管T22的栅极与所述第一输出晶体管T10的栅极电连接，所述第二输出晶体管T22的源极与第二电源线VGH2连接，所述第二输出晶体管T22的漏极与本级所述栅极驱动电路GDC的第二输出走线连接，所述第二输出走线用于输出第二输出晶体管T22输出的栅极控制信号N_out_AA，所述栅极控制信号N_out_AA从所述栅极驱动电路GDC输出到所述显示面板100的显示区AA内的子像素SP，以控制所述子像素SP的开启和关闭。所述第二电容C4的第一极板与所述第二输出晶体管T22的栅极连接，并与所述第一电容C3的第一极板电连接，所述第二电容C4的第二极板与所述第一电容C3的第二极板连接，且与所述第二输出晶体管T22的源极连接，并通过所述第二输出晶体管T22的源极与所述第二电源线VGH2连接。需要说明的是，在本申请中，“连接”是指两个结构之间直接接触或者通过导线等实现的直接连接，而“电连接”是指两个结构之间通过开关器件等实现的电性连接。
在本实施例中，通过将第一电容C3和第二电容C4连接到与第二输出晶体管T22连接的第二电源线VGH2上，以增大第二电源线VGH2上的整体电容，减小第二电源线VGH2上的电压降，提高栅极驱动电路GDC输出信号的稳定性，从而改善了现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的技术问题。
在一种实施例中，每一所述栅极驱动电路GDC还包括第三电容C5，所述第三电容C5的第二极板与所述第二电容C4的第二极板连接。每一所述栅极驱动电路GDC还包括第一分频晶体管T18，所述第一分频晶体管T18的栅极与所述第三电容C5的第一极板连接，所述第一分频晶体管T18的源极与所述第一电容C3的第一极板连接，所述第一分频晶体管T18的漏极与所述第二电容C4的第一极板连接。可选地，所述第一电容C3的第一极板、所述第二电容C4的第一极板以及所述第三电容C5的第一极板一体设置，并位于所述第一电源线VGH1与所述第二电源线VGH2之间。
所述显示面板100还包括沿所述第一方向X延伸的第三电源线VGL1和第四电源线VGL2，所述第三电源线VGL1位于所述第二电源线VGH2远离所述第一电源线VGH1的一侧，所述第四电源线VGL2位于所述第一电源线VGH1远离所述第二电源线VGH2的一侧。在所述第二方向Y上，所述第三电源线VGL1的宽度大于所述第二电源线VGH2的宽度以及所述第一电源线VGH1的宽度。其中，所述第三电源线VGL1和所述第四电源线VGL2为低电平电源线，所述第一电源线VGH1和所述第二电源线VGH2为高电平信号线，所述第一电源线VGH1和所述第二电源线VGH2上的电压均大于所述第三电源线VGL1以及所述第四电源线VGL2上的电压。
每个所述栅极驱动电路GDC还包括第三输出晶体管T9和第四输出晶体管T21，所述第三输出晶体管T9的栅极与所述第四输出晶体管T21的栅极连接，所述第三输出晶体管T9的源极与所述第四输出晶体管T21的源极连接，所述第三输出晶体管T9的漏极与所述第一输出走线连接，所述第四输出晶体管的源极与所述第三电源线VGL1连接，所述第四输出晶体管T21的漏极与所述第二输出走线连接。
所述显示面板100还包括沿所述第一方向X延伸的第一时钟信号线XCK、第二时钟信号线CK、开机复位控制线Con、第一分频控制信号线Con2以及第二分频控制信号线Con1。
栅极驱动电路GDC还包括第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7、第五晶体管T8、第六晶体管T1、第七晶体管T2、第四电容C2、第五电容C1。
第一晶体管T4的栅极与启动晶体管T3的栅极连接，所述启动晶体管T3的栅极与所述第一时钟信号线XCK连接，所述第一时钟信号线XCK用于给所述启动晶体管T3提供时钟信号，第一晶体管T4的源极与第四电源线VGL2连接。
第二晶体管T5的栅极与启动晶体管T3的漏极连接，第二晶体管T5的源极与第一时钟信号线XCK连接，第二晶体管T5的漏极与第一晶体管T4的漏极连接。
第三晶体管T6的栅极与第一晶体管T4的漏极电连接，所述第三晶体管T6的源极与所述第二时钟信号线CK连接。
第四晶体管T7的栅极与所述第二时钟信号线CK连接，第四晶体管T7的源极与第三晶体管T6的漏极连接。
第五晶体管T8的栅极与第二晶体管T5的栅极连接，第二晶体管T5的栅极与启动晶体管T3的漏极电连接，第五晶体管T8的源极与第一电源线VGH1连接，第五晶体管T8的漏极与第四晶体管T7的漏极电连接，且第五晶体管T8的漏极与所述第一电容C3的第一极板连接。
第六晶体管T1的栅极与第一晶体管T4的漏极电连接，第六晶体管T1的源极与第一电源线VGH1电连接。
第七晶体管T2的源极与第二时钟信号线CK连接，第七晶体管T2的漏极与第六晶体管T1的漏极连接。
第一输出晶体管T10的栅极与第四晶体管T7的漏极电连接，第一输出晶体管T10的源极与第一电源线VGH1连接，第一输出晶体管T10的漏极与第三输出晶体管T9的漏极电连接。
第四电容C2的第一极板与第三晶体管T6的栅极连接，第四电容C2的第二极板与第三晶体管T6的漏极电连接。
第五电容C1的第一极板与第七晶体管T2的栅极电连接，第五电容C1的第二极板与第七晶体管T2的漏极连接。
可选地，相邻两级栅极驱动电路GDC中的一栅极驱动电路GDC的启动晶体管T3的栅极被配置为接收第一时钟信号XCK，第四晶体管T7的栅极被配置为接收第二时钟信号CK；相邻两级栅极驱动电路GDC中的另一栅极驱动电路GDC的启动晶体管T3的栅极被配置为接收第二时钟信号CK，第四晶体管T7的栅极被配置为接收第一时钟信号XCK。
可选地，奇数级栅极驱动电路GDC的启动晶体管T3的栅极被配置为接收第一时钟信号XCK，偶数级栅极驱动电路GDC的启动晶体管T3的栅极被配置为接收第二时钟信号CK；奇数级栅极驱动电路GDC的第四晶体管T7的栅极被配置为接收第二时钟信号CK，偶数级栅极驱动电路GDC的第四晶体管T7的栅极被配置为接收第一时钟信号XCK。
可选地，栅极驱动电路GDC还包括第一屏蔽晶体管T11以及第二屏蔽晶体管T12。
第一屏蔽晶体管T11的源极与第一晶体管T4的漏极连接，并与第六晶体管T1的栅极连接，第一屏蔽晶体管T11的漏极与第三晶体管T6的栅极连接，第一屏蔽晶体管T11的栅极与第四电源线VGL2连接。
第二屏蔽晶体管T12的源极与第五晶体管T8的栅极以及第二晶体管T5的栅极连接，第二屏蔽晶体管T12的漏极与第三输出晶体管T9的栅极电连接，第二屏蔽晶体管T12的栅极与第四电源线VGL2连接。
可选地，第一屏蔽晶体管T11及第二屏蔽晶体管T12为P型晶体管，第一屏蔽晶体管T11的栅极与第四电源线VGL2电连接，第二屏蔽晶体管T12的栅极与第四电源线VGL2电连接。第一屏蔽晶体管T11及第二屏蔽晶体管T12为N型晶体管，第一屏蔽晶体管T11的栅极与及第二屏蔽晶体管T12的栅极与第一电源线VGH1电连接。
可选地，栅极驱动电路GDC还包括第八晶体管T16及第九晶体管T14。
第八晶体管T16的栅极及第八晶体管T16的源极与第七晶体管T2的栅极连接，第八晶体管T16的漏极与第三输出晶体管T9的栅极连接，并与第二屏蔽晶体管T12的漏极连接。
第九晶体管T14的栅极与启动晶体管T3的栅极连接，第九晶体管T14的源极与启动晶体管T3的源极连接，第九晶体管T14的漏极与第七晶体管T2的栅极电连接。
可选地，栅极驱动电路GDC还包括第三屏蔽晶体管T15。第三屏蔽晶体管T15的源极与第九晶体管T14的漏极连接，第三屏蔽晶体管T15的漏极与第五电容C1的第一极板连接。可选地，第三屏蔽晶体管T15为P型晶体管，第三屏蔽晶体管T15的栅极与第四电源线VGL2电连接。第三屏蔽晶体管T15为N型晶体管，第三屏蔽晶体管T15的栅极与第一电源线VGH1电连接。
可选地，栅极驱动电路GDC还包括第十晶体管T13，第十晶体管T13的栅极与开机复位控制线Con连接，第十晶体管T13的源极与第一电源线VGH1连接，第十晶体管T13的漏极与第二屏蔽晶体管T12的源极连接。
可选地，栅极驱动电路GDC还包括第二分频晶体管T17，第二分频晶体管T17的栅极与第一分频控制信号线Con2连接，第二分频晶体管T17的源极与第四晶体管T7的漏极连接，第二分频晶体管T17的漏极与第五晶体管T8的漏极连接。
可选地，栅极驱动电路GDC还包括第三分频晶体管T20、第四分频晶体管T19。
第三分频晶体管T20的栅极与第四分频晶体管T19的栅极连接，并与第五晶体管T8的栅极连接，第三分频晶体管T20的源极与第二分频控制信号线Con1连接。第一分频晶体管T18的栅极与第三分频晶体管T20的漏极连接。
第四分频晶体管T19的源极与第一电源线VGH1连接，第四分频晶体管T19的漏极与第二输出晶体管T22的栅极连接。
下面将具体阐述所述所述第一电容C3、所述第二电容C4、所述第三电容C5以及所述第二输出晶体管T22的结构：
参照图1至图10b，图4a至图10b为图3中部分膜层的叠层示意图，图11a和图11b为本申请实施例提供的仿真数据示意图。其中，图4a为图3中各个晶体管的有源层的平面示意图，图4b为图3中第一金属层的平面结构示意图，图4c为图4a中有源层与图4b中第一金属层的叠层示意图，图5a为图3中遮光层的平面示意图，图5b为图3中遮光层与图4c的叠层示意图，图6a为图3中第二金属层的平面示意图，图6b为图6a中第二金属层与图4b中第一金属层的叠层示意图，图7a为图3中层间介电层上开孔的平面示意图，图7b为图7a与图6b的叠层示意图，图8a为图3中第三金属层的平面示意图，图8b为图8a与图6b的叠层示意图，图9a为图3中平坦化层上开孔的平面示意图，图9b为图9a与图8b的叠层示意图，图10a为图3中第四金属层的平面示意图，图10b为图10a与图9b的叠层示意图。
具体地，所述显示面板100还包括衬底10以及依次层叠设置在所述衬底10上的遮光层、有源层、第一金属层、第二金属层、层间绝缘层、第三金属层、平坦化层以及第四金属层。
参照图4a至图4c，所述有源层设置在所述衬底10上，所述第一金属层设置在所述有源层远离所述衬底10的一侧。所述第一金属层包括所述第一输出晶体管T10的栅极GE1、所述第二输出晶体管T22的栅极GE2、所述第三输出晶体管T9的栅极GE3、所述第四输出晶体管T21的栅极GE4、第一分频晶体管T18的栅极GE5、所述第一电容C3的第一极板C11、所述第二电容C4的第一极板C21、所述第三电容C5的第一极板C31、所述第四电容C2的第一极板C41、所述第五电容C1的第一极板C51。当然地，所述第一金属层还包括其他晶体管的栅极，比如所述第一晶体管T4、所述第二晶体管T5等晶体管的栅极。
所述第一输出晶体管T10的栅极GE1设置在所述第一输出晶体管T10的有源层AS1的上方、所述第二输出晶体管T22的栅极GE2设置在所述第二输出晶体管T22的有源层AS2的上方、所述第三输出晶体管T9的栅极GE3设置在所述第三输出晶体管T9的有源层AS3的上方、所述第四输出晶体管T21的栅极GE4设置在所述第四输出晶体管T21的有源层AS4的上方、第一分频晶体管T18的栅极GE5设置在所述第一分频晶体管T18的有源层AS5的上方。
所述第二输出晶体管T22的栅极GE2包括多条沿所述第二方向Y延伸的第一子走线SG1，相邻的两条所述第一子走线SG1之间具有第一间隙，每条所述第一子走线SG1均与所述第二电容C4的第一极板C21连接，所述第二电容C4的第一极板C21位于多条所述第一子走线SG1的同一侧，并沿所述第一方向X延伸。
所述第四输出晶体管T21的栅极GE4包括多条沿所述第二方向Y延伸的第十子走线SG2，相邻的两条所述第十子走线SG2之间具有第二间隙，每条所述第十子走线SG2均与所述第三输出晶体管T9的栅极GE3连接。
参照图5a和图5b，所述遮光层设置在所述衬底10的一侧，所述有源层设置在所述遮光层远离所述衬底10的一侧，所述第一金属层设置在所述有源层远离所述遮光层的一侧。所述遮光层可为部分晶体管遮光，并重叠该部分晶体管的第二栅极，比如所述遮光层可对所述第三输出晶体管T9、所述第二屏蔽晶体管T12、所述第三屏蔽晶体管T15、所述第八晶体管T16进行遮光，并充当所述第三输出晶体管T9的第二栅极GE9、所述第二屏蔽晶体管T12的第二栅极GE12、所述第三屏蔽晶体管T15的第二栅极GE15、所述第八晶体管T16的第二栅极GE16。
参照图6a和图6b，所述第二金属层设置在所述第一金属层远离所述衬底10的一侧，当然地，所述第二金属层与所述第一金属层之间还设置有栅极绝缘层，以使所述第一金属层与所述第二金属层电隔离。所述第二金属层包括所述第一电容C3的第二极板C12、所述第二电容C4的第二极板C22、所述第三电容C5的第二极板C32、所述第四电容C2的第二极板C42以及所述第五电容C1的第二极板C52。所述第一电容C3的第二极板C12、所述第二电容C4的第二极板C22以及所述第三电容C5的第二极板C32一体设置，比如所述第二电容C4的第二极板C22连接于所述第一电容C3的第二极板C12与所述第三电容C5的第二极板C32之间。
参照图7a和图7b，所述层间绝缘层设置在所述第二金属层远离所述第一金属层的一侧。所述层间绝缘层上设置有多个第一开孔HL1，比如所述层间绝缘层在对应所述第二电容C4的第二极板C22的位置设置有所述第一开孔HL1，所述第一开孔HL1暴露出所述第二电容C4的部分第二极板C22。
参照图8a和图8b，第三金属层设置在所述第二金属层远离所述第一金属层的一侧，所述层间绝缘层位于所述第三金属层与所述第二金属层之间。所述第三金属层包括所述第一输出晶体管T10的源极S1、所述第一输出晶体管T10的漏极D1、所述第二输出晶体管T22的源极S2、所述第二输出晶体管T22的漏极D2、所述第三输出晶体管T9的源极S3、所述第三输出晶体管T9的漏极D1、所述第四输出晶体管T21的源极S4、所述第二输出晶体管T21的漏极D4以及所述第一输出走线OL1；其中，所述第一输出晶体管T10的漏极D1、所述第三输出晶体管T9的漏极D1均与所述第一输出走线OL1连接。所述第三输出晶体管T9的源极S3与所述第四输出晶体管T21的源极S4连接。
所述第二输出晶体管T22的源极S2包括多条沿所述第二方向Y延伸的第二子走线S21以及连接多条所述第二子走线S21的第三子走线S22，所述第三子走线S22沿所述第一方向X延伸，且所述第三子走线S22对应所述第二电容C4的第二极板C22设置，并通过所述层间绝缘层的第一过孔HL1与所述第二电容C4的第二极板C22连接。
所述第二输出晶体管T22的漏极D2包括多条沿所述第二方向Y延伸的第四子走线D21以及连接多条所述第四子走线D21的第五子走线D22，所述第五子走线D22沿所述第一方向X延伸，并位于所述第四子走线D21远离所述第三子走线S22的一侧，所述第五子走线D22与所述第二输出走线连接。所述第二子走线S21和所述第四子走线D21均对应所述第一间隙设置，且位于所述第一子走线SG1的相对两侧。
所述第四输出晶体管T21的源极S4包括多条沿所述第二方向Y延伸的第六子走线S41以及连接多条所述第六子走线S41的第七子走线S42，所述第七子走线S42沿所述第一方向X延伸；所述第四输出晶体管T21的漏极D4包括多条沿所述第二方向Y延伸的第八子走线D41以及连接多条所述第八子走线D41的第九子走线D42，所述第九子走线D42沿所述第一方向X延伸，并位于所述第八子走线D41远离所述第七子走线S42的一侧，所述第九子走线D42与所述第二输出走线连接。所述第六子走线S41和所述第八子走线D41均对应所述第二间隙设置，且位于所述第十子走线SG2的相对两侧。
参照图9a和图9b，所述平坦化层设置在所述第三金属层远离所述层间绝缘层的一侧。所述平坦化层上设置有多个第二过孔HL2，比如所述平坦化层在对应所述第二子走线S21的位置设置有第二开孔HL2，所述第二开孔暴露处部分所述第二子走线S21。所述第二开孔位于所述第二子走线S21靠近所述第三子走线S22的一侧；所述平坦化层在对应所述第六子走线S41的位置也设置有所述第二开孔HL2，所述第二开孔HL2暴露出部分第六子走线S41。
参照图10a和图10b，所述第四金属层设置在所述第三金属层远离所述第二金属层的一侧，所述平坦化层位于所述第四金属层与所述第三金属层之间。所述第四金属层包括沿所述第一方向X延伸的所述第一电源线VGH1、所述第二电源线VGH2、所述第三电源线VGL1、所述第四电源线VGL2、第一时钟信号线XCK、第二时钟信号线CK、开机复位控制线Con、第一分频控制信号线Con2以及第二分频控制信号线Con1。所述第二电源线VGH2通过所述平坦化层上的所述第二过孔HL2与所述第二子走线S21连接，所述第三电源线VGL1通过所述平坦化层上的所述第二过孔HL2与所述第六子走线S41连接。
所述第二电源线VGH2包括间隔设置的第一子电源线VGH21和第二子电源线VGH22，一部分所述栅极驱动电路GDC内的所述第二输出晶体管T22与所述第一子电源线VGH21连接，另一部分所述栅极驱动电路GDC内的所述第二输出晶体管T22与所述第二子电源线VGH22连接。
在任意相邻的两级所述栅极驱动电路GDC中，其中一级所述栅极驱动电路GDC内的所述第二输出晶体管T22与所述第一子电源线VGH21连接，另一级所述栅极驱动电路GDC内的所述第二输出晶体管T22与所述第二子电源线VGH22连接。
参照图11a和图11b，图11a为现有技术中栅极驱动电路各级输出信号的波形示意图，图11b为本申请实施例提供的栅极驱动电路各级输出信号的波形示意图。当第二电源线VGH2上的负载较小时，会有1V左右的波动，使得栅极驱动电路的栅极控制信号N_out_AA对应的高脉冲信号也有类似的波动，如图11a所示。当第二电源线VGH2上的负载较大时，波动降低到0.4V，同时栅极驱动电路的栅极控制信号N_out_AA对应的高脉冲信号的波动也降低至0.4V。也即当第二电源线VGH2整体输出较小时，栅极驱动电路的每一行栅极控制信号N_out_AA输出时会受到较大扰动，而增大第二电源线VGH2上的整体电容后，栅极驱动电路的栅极控制信号N_out_AA更加稳定。
基于同一发明构思，本申请实施例还提供一种显示装置，所述显示装置包括如前述实施例其中之一所述的显示面板。所述显示装置可以包括但不限于可穿戴设备如智能手环、智能手表、VR（Virtual Reality，即虚拟现实）、移动电话机、电视机、个人便携电脑。
根据上述实施例可知：
本申请提供的显示面板和显示装置中，通过将第一电容和第二电容连接到与第二输出晶体管连接的第二电源线上，以增大第二电源线上的整体电容，减小第二电源线上的电压降，提高栅极驱动电路输出信号的稳定性，从而改善了现有GOA电路输出的高电平会产生一定波动，影响输出信号稳定性的技术问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (20)

  1. 一种显示面板，其包括沿第一方向延伸且沿第二方向间隔设置的第一电源线和第二电源线，所述第一方向和所述第二方向不同；所述显示面板还包括多级级联的栅极驱动电路，所述栅极驱动电路被配置为生成多个栅极控制信号以输出至所述显示面板的多个子像素；每一所述栅极驱动电路包括：
    启动晶体管，所述启动晶体管的栅极被配置为接收对应的时钟信号，所述启动晶体管的源极被配置为接收启动信号；
    第一输出晶体管，所述第一输出晶体管的栅极与所述启动晶体管的漏极电连接，所述第一输出晶体管的源极与第一电源线连接，所述第一输出晶体管的漏极与本级所述栅极驱动电路的第一输出走线连接；
    第一电容，所述第一电容的第一极板与所述第一输出晶体管的栅极连接；
    第二输出晶体管，所述第二输出晶体管的栅极与所述第一输出晶体管的栅极电连接，所述第二输出晶体管的源极与第二电源线连接，所述第二输出晶体管的漏极与本级所述栅极驱动电路的第二输出走线连接；以及
    第二电容，所述第二电容的第一极板与所述第二输出晶体管的栅极连接，并与所述第一电容的第一极板电连接，所述第二电容的第二极板与所述第一电容的第二极板连接，且与所述第二输出晶体管的源极连接，并通过所述第二输出晶体管的源极与所述第二电源线连接。
  2. 根据权利要求1所述的显示面板，其中，每一所述栅极驱动电路还包括第三电容，所述第三电容的第二极板与所述第二电容的第二极板连接。
  3. 根据权利要求2所述的显示面板，其中，每一所述栅极驱动电路还包括第一分频晶体管，所述第一分频晶体管的栅极与所述第三电容的第一极板连接，所述第一分频晶体管的源极与所述第一电容的第一极板连接，所述第一分频晶体管的漏极与所述第二电容的第一极板连接。
  4. 根据权利要求2所述的显示面板，其中，所述第一电容的第一极板、所述第二电容的第一极板以及所述第三电容的第一极板一体设置，并位于所述第一电源线与所述第二电源线之间。
  5. 根据权利要求2所述的显示面板，其中，所述第二输出晶体管的栅极包括多条沿所述第二方向延伸的第一子走线，相邻的两条所述第一子走线之间具有第一间隙，每条所述第一子走线均与所述第二电容的第一极板连接，所述第二电容的第一极板位于多条所述第一子走线的同一侧，并沿所述第一方向延伸；
    所述第二输出晶体管的源极包括多条沿所述第二方向延伸的第二子走线以及连接多条所述第二子走线的第三子走线，所述第三子走线沿所述第一方向延伸，且所述第三子走线对应所述第二电容的第二极板设置，并与所述第二电容的第二极板连接，所述第二子走线与所述第二电源线连接；
    所述第二输出晶体管的漏极包括多条沿所述第二方向延伸的第四子走线以及连接多条所述第四子走线的第五子走线，所述第五子走线沿所述第一方向延伸，并位于所述第四子走线远离所述第三子走线的一侧，所述第五子走线与所述第二输出走线连接；
    其中，所述第二子走线和所述第四子走线均对应所述第一间隙设置，且位于所述第一子走线的相对两侧。
  6. 根据权利要求5所述的显示面板，其中，所述第二电源线包括间隔设置的第一子电源线和第二子电源线，一部分所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一部分所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
  7. 根据权利要求6所述的显示面板，其中，在任意相邻的两级所述栅极驱动电路中，其中一级所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一级所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
  8. 根据权利要求5所述的显示面板，其中，所述显示面板还包括：
    衬底；
    第一金属层，设置在所述衬底上，所述第一金属层包括所述第一输出晶体管的栅极、所述第二输出晶体管的栅极、所述第一电容的第一极板、所述第二电容的第一极板、所述第三电容的第一极板以及第二输出走线；
    第二金属层，设置在所述第一金属层远离所述衬底的一侧，所述第二金属层包括所述第一电容的第二极板、所述第二电容的第二极板以及所述第三电容的第二极板；
    第三金属层，设置在所述第二金属层远离所述第一金属层的一侧，所述第三金属层包括所述第一输出晶体管的源极、所述第一输出晶体管的漏极、所述第二输出晶体管的源极、所述第二输出晶体管的漏极以及所述第一输出走线；
    第四金属层，设置在所述第三金属层远离所述第二金属层的一侧，所述第四金属层包括所述第一电源线以及所述第二电源线。
  9. 根据权利要求1所述的显示面板，其中，所述显示面板还包括沿所述第一方向延伸的第三电源线，所述第三电源线位于所述第二电源线远离所述第一电源线的一侧；
    每个所述栅极驱动电路还包括第三输出晶体管和第四输出晶体管，所述第三输出晶体管的栅极与所述第四输出晶体管的栅极连接，所述第三输出晶体管的源极与所述第四输出晶体管的源极连接，所述第三输出晶体管的漏极与所述第一输出走线连接，所述第四输出晶体管的源极与所述第三电源线连接，所述第四输出晶体管的漏极与所述第二输出走线连接。
  10. 根据权利要求9所述的显示面板，其中，在所述第二方向上，所述第三电源线的宽度大于所述第二电源线的宽度以及所述第一电源线的宽度。
  11. 一种显示装置，其包括显示面板，所述显示面板包括沿第一方向延伸且沿第二方向间隔设置的第一电源线和第二电源线，所述第一方向和所述第二方向不同；所述显示面板还包括多级级联的栅极驱动电路，所述栅极驱动电路被配置为生成多个栅极控制信号以输出至所述显示面板的多个子像素；每一所述栅极驱动电路包括：
    启动晶体管，所述启动晶体管的栅极被配置为接收对应的时钟信号，所述启动晶体管的源极被配置为接收启动信号；
    第一输出晶体管，所述第一输出晶体管的栅极与所述启动晶体管的漏极电连接，所述第一输出晶体管的源极与第一电源线连接，所述第一输出晶体管的漏极与本级所述栅极驱动电路的第一输出走线连接；
    第一电容，所述第一电容的第一极板与所述第一输出晶体管的栅极连接；
    第二输出晶体管，所述第二输出晶体管的栅极与所述第一输出晶体管的栅极电连接，所述第二输出晶体管的源极与第二电源线连接，所述第二输出晶体管的漏极与本级所述栅极驱动电路的第二输出走线连接；以及
    第二电容，所述第二电容的第一极板与所述第二输出晶体管的栅极连接，并与所述第一电容的第一极板电连接，所述第二电容的第二极板与所述第一电容的第二极板连接，且与所述第二输出晶体管的源极连接，并通过所述第二输出晶体管的源极与所述第二电源线连接。
  12. 根据权利要求11所述的显示装置，其中，每一所述栅极驱动电路还包括第三电容，所述第三电容的第二极板与所述第二电容的第二极板连接。
  13. 根据权利要求12所述的显示装置，其中，每一所述栅极驱动电路还包括第一分频晶体管，所述第一分频晶体管的栅极与所述第三电容的第一极板连接，所述第一分频晶体管的源极与所述第一电容的第一极板连接，所述第一分频晶体管的漏极与所述第二电容的第一极板连接。
  14. 根据权利要求12所述的显示装置，其中，所述第一电容的第一极板、所述第二电容的第一极板以及所述第三电容的第一极板一体设置，并位于所述第一电源线与所述第二电源线之间。
  15. 根据权利要求12所述的显示装置，其中，所述第二输出晶体管的栅极包括多条沿所述第二方向延伸的第一子走线，相邻的两条所述第一子走线之间具有第一间隙，每条所述第一子走线均与所述第二电容的第一极板连接，所述第二电容的第一极板位于多条所述第一子走线的同一侧，并沿所述第一方向延伸；
    所述第二输出晶体管的源极包括多条沿所述第二方向延伸的第二子走线以及连接多条所述第二子走线的第三子走线，所述第三子走线沿所述第一方向延伸，且所述第三子走线对应所述第二电容的第二极板设置，并与所述第二电容的第二极板连接，所述第二子走线与所述第二电源线连接；
    所述第二输出晶体管的漏极包括多条沿所述第二方向延伸的第四子走线以及连接多条所述第四子走线的第五子走线，所述第五子走线沿所述第一方向延伸，并位于所述第四子走线远离所述第三子走线的一侧，所述第五子走线与所述第二输出走线连接；
    其中，所述第二子走线和所述第四子走线均对应所述第一间隙设置，且位于所述第一子走线的相对两侧。
  16. 根据权利要求15所述的显示装置，其中，所述第二电源线包括间隔设置的第一子电源线和第二子电源线，一部分所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一部分所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
  17. 根据权利要求16所述的显示装置，其中，在任意相邻的两级所述栅极驱动电路中，其中一级所述栅极驱动电路内的所述第二输出晶体管与所述第一子电源线连接，另一级所述栅极驱动电路内的所述第二输出晶体管与所述第二子电源线连接。
  18. 根据权利要求15所述的显示装置，其中，所述显示面板还包括：
    衬底；
    第一金属层，设置在所述衬底上，所述第一金属层包括所述第一输出晶体管的栅极、所述第二输出晶体管的栅极、所述第一电容的第一极板、所述第二电容的第一极板、所述第三电容的第一极板以及第二输出走线；
    第二金属层，设置在所述第一金属层远离所述衬底的一侧，所述第二金属层包括所述第一电容的第二极板、所述第二电容的第二极板以及所述第三电容的第二极板；
    第三金属层，设置在所述第二金属层远离所述第一金属层的一侧，所述第三金属层包括所述第一输出晶体管的源极、所述第一输出晶体管的漏极、所述第二输出晶体管的源极、所述第二输出晶体管的漏极以及所述第一输出走线；
    第四金属层，设置在所述第三金属层远离所述第二金属层的一侧，所述第四金属层包括所述第一电源线以及所述第二电源线。
  19. 根据权利要求11所述的显示装置，其中，所述显示面板还包括沿所述第一方向延伸的第三电源线，所述第三电源线位于所述第二电源线远离所述第一电源线的一侧；
    每个所述栅极驱动电路还包括第三输出晶体管和第四输出晶体管，所述第三输出晶体管的栅极与所述第四输出晶体管的栅极连接，所述第三输出晶体管的源极与所述第四输出晶体管的源极连接，所述第三输出晶体管的漏极与所述第一输出走线连接，所述第四输出晶体管的源极与所述第三电源线连接，所述第四输出晶体管的漏极与所述第二输出走线连接。
  20. 根据权利要求19所述的显示装置，其中，在所述第二方向上，所述第三电源线的宽度大于所述第二电源线的宽度以及所述第一电源线的宽度。
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