WO2025197845A1 - 配線基板 - Google Patents

配線基板

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WO2025197845A1
WO2025197845A1 PCT/JP2025/010198 JP2025010198W WO2025197845A1 WO 2025197845 A1 WO2025197845 A1 WO 2025197845A1 JP 2025010198 W JP2025010198 W JP 2025010198W WO 2025197845 A1 WO2025197845 A1 WO 2025197845A1
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WO
WIPO (PCT)
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wiring
conductor
layer
section
buildup
Prior art date
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Pending
Application number
PCT/JP2025/010198
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English (en)
French (fr)
Inventor
昂平 河合
遼佳 古町
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
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Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of WO2025197845A1 publication Critical patent/WO2025197845A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a wiring board.
  • Patent Document 1 discloses a hybrid optical-electrical wiring circuit board.
  • the hybrid optical-electrical wiring circuit board has a base substrate portion, a micro-wiring circuit portion, and an optical wiring circuit portion. It also discloses that the optical wiring circuit portion includes an optical waveguide and a pair of optical elements.
  • a fine wiring circuit section is formed on a base substrate section, and an optical wiring circuit section is disposed on the fine wiring circuit section.
  • the fine wiring circuit section is formed by stacking unit wiring layers each consisting of an insulating resin layer and a fine wiring layer.
  • the base substrate section is formed as a build-up wiring substrate. If warping occurs in the base substrate, distortion may also occur in the optical wiring circuit section on the fine wiring circuit section due to the influence of the warping of the base substrate. As a result, it is thought that coupling loss may occur in the optical coupling between the optical waveguide and the optical element.
  • the wiring board of the present invention includes a buildup section having a plurality of conductor layers and a plurality of insulating layers and having via conductors for interlayer connection between the plurality of conductor layers, and an optical waveguide disposed on the buildup section.
  • the buildup section includes a first buildup section, a second buildup section, and a third buildup section, the first buildup section including a plurality of first conductor layers and a plurality of first insulating layers and having a first surface and a second surface opposite to the first surface, the second buildup section including a plurality of second conductor layers and a plurality of second insulating layers and having a first surface and a second surface opposite to the first surface, and is formed on the second surface side of the first buildup section, the second conductor layers and the first conductor layers are electrically connected, and the third buildup section includes a third buildup section.
  • the build-up section includes a plurality of third conductor layers and a plurality of third insulating layers, has a first surface and a second surface opposite to the first surface, is formed on the second surface side of the second build-up section, the third conductor layers and the second conductor layers are electrically connected, the optical waveguide is formed on the first surface of the first build-up section, the thickness (T1) of the first insulating layer, the thickness (T2) of the second insulating layer, and the thickness (T3) of the third insulating layer satisfy the following formula (1), and the second insulating layer or the third insulating layer contains a core material.
  • T1 ⁇ T2 ⁇ T3 (1)
  • FIG. 1 is a cross-sectional view showing an example of a wiring substrate according to an embodiment of the present invention.
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • 1A to 1C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment of the present invention;
  • FIG. 1 is a cross-sectional view showing wiring board 1, which is an example of a wiring board of one embodiment.
  • wiring board 1 is merely an example of a wiring board of this embodiment.
  • the number of conductor layers and the number of insulating layers of the wiring board of this embodiment are not limited to the number of conductor layers and the number of insulating layers included in wiring board 1 of FIG. 1.
  • the referenced drawings are not intended to show the exact proportions of each component, but are drawn to make the features of the present invention easier to understand.
  • the second buildup section 20 is disposed below the first buildup section 10 (towards the second surface 10B), and the first surface 20F of the second buildup section 20 is formed to face the second surface 10B of the first buildup section 10.
  • the third buildup section 30 is disposed below the second buildup section 20 (towards the second surface 20B), and the first surface 30F of the third buildup section 30 is formed to face the second surface 20B of the second buildup section 20.
  • the first surface 10F of the first buildup section 10, i.e., one surface 1F side will be referred to as the "top” or “upper side,” and the other surface 1B side will be referred to as the “bottom” or “lower side.”
  • the surface facing one surface 1F of the wiring board 1 will also be referred to as the "top surface,” and the surface facing the other surface 1B of the wiring board 1 will also be referred to as the "lower surface.”
  • the first buildup section 10 includes five first insulating layers 11 and six first conductor layers 12, the second buildup section 20 includes four second insulating layers 21 and four second conductor layers 22, and the third buildup section 30 includes two third insulating layers 31 and two third conductor layers 32.
  • the first conductor layers 12 of the first buildup section 10 and the second conductor layers 22 of the second buildup section 20 are electrically connected, and the second conductor layers 22 of the second buildup section 20 and the third conductor layer 32 of the third buildup section 30 are electrically connected.
  • the number of insulating layers and the number of conductor layers shown are merely examples, and the number of insulating layers and the number of conductor layers are not limited.
  • the conductor layers 12 and 12 located opposite each other across one insulating layer 11 in the first build-up section 10 are connected between layers by via conductors (first via conductors) 13.
  • the conductor layer 12 on the bottom side of the first build-up section 10 and the conductor layer 22 on the top side of the second build-up section 20 are connected between layers by via conductors (second via conductors) 23.
  • the conductor layers 22 and 22 located opposite each other across one insulating layer 21 in the second build-up section 20 are connected between layers by via conductors (second via conductors) 23.
  • the conductor layer 22 on the bottom side of the second build-up section 20 and the conductor layer 32 on the top side of the third build-up section 20 are connected between layers by via conductors (third via conductors) 33.
  • the conductor layers 32 located opposite each other across one insulating layer 31 in the third buildup section 30 are connected to each other by via conductors (third via conductors) 33.
  • the first surface 10F of the first buildup section 10 is formed by the upper surfaces of the first insulating layer 11 and conductor layer 12 on the uppermost layer side of the first buildup section 10.
  • the second surface 10B of the first buildup section 10 is formed by the lower surface of the insulating layer 11 on the lowermost layer side of the first buildup section 10 and the surface of the conductor layer 12.
  • the first surface 20F of the second buildup section 20 is formed by the surface of the second insulating layer 21 on the uppermost layer side of the second buildup section 20 and the upper surface of the second via conductor 23.
  • the second surface 20B of the second buildup section 20 is formed by the lower surface of the insulating layer 21 on the lowermost layer side of the second buildup section 20 and the surface of the conductor layer 22.
  • the first surface 30F of the third buildup section 30 is formed by the surface of the third insulating layer 31 on the uppermost layer side of the third buildup section 30 and the upper surface of the third via conductor 33.
  • the second surface 30B of the third buildup section 30 is composed of the lower surface of the insulating layer 31 and the surface of the conductor layer 32, which are the lowest layers in the third buildup section 30.
  • Each conductor layer 12, 22, 32 is patterned to have a predetermined conductor pattern.
  • the conductor layer 12 constituting the first surface 10F is formed in a pattern having multiple conductor pads (component mounting pads) 12p.
  • the component mounting pads 12p are formed on the outermost surface of the wiring board 1.
  • a conductive bonding material such as solder or a conductive post is disposed on the component mounting pads 12p.
  • the component mounting pads 12p on which the conductive bonding material is formed can be connected to the connection pads of external electronic components. As an example, they can be electrically and mechanically connected to an optical element OPD, which is an external electronic component.
  • a metal layer may be formed on the upper surface of the component mounting pads 12p, such as a plating layer (not shown) containing a nickel layer and a tin layer.
  • a solder resist layer SR1 is formed on one surface 1F of the wiring board 1.
  • a solder resist layer SR2 is formed on the other surface 1B of the wiring board 1.
  • the solder resist layers SR1 and SR2 are made of a thermosetting resin or a photocurable resin, such as a photosensitive polyimide resin or epoxy resin.
  • An opening SR1a is formed in the solder resist layer SR1, and component mounting pads 12p included in the conductor layer 12 that constitutes the first surface 10F are exposed through the opening SR1a.
  • An opening SR2a is formed in the solder resist layer SR2, and conductor pads 32p included in the conductor layer 32 that constitutes the second surface 30F are exposed through the opening SR2a.
  • the conductor pads 32p that constitute the other surface 1B of the wiring board 1 can be connected to an external element when the wiring board 1 itself is mounted on an external element such as an external wiring board.
  • the external wiring board is, for example, the motherboard of an electrical device.
  • the optical waveguide OPW is disposed on the solder resist layer SR1 on the first surface 10F of the first buildup section 10.
  • the optical waveguide OPW is formed by a lower clad C1, a core C2, and an upper clad C3.
  • the core C2 is disposed between the upper clad C3 and the lower clad C1.
  • the lower clad C1 is disposed on the side of the optical waveguide OPW facing the solder resist layer SR1, and the upper clad C3 is disposed on the opposite side of the core C2 from the lower clad C1.
  • the optical waveguide OPW has two opposing ends.
  • the two opposing ends of the optical waveguide OPW are referred to as one end E1 and the other end E2.
  • An optical signal enters the optical waveguide OPW at one end E1 or the other end E2, and the optical signal exits from the other end E2 or the one end E1.
  • the optical signal exits from the other end E2.
  • the optical signal exits from the one end E1.
  • the core C2 is optically coupled at the one end E1 and the other end E2 to optical components such as photoelectric conversion components such as semiconductor devices including photoelectric conversion elements, and/or connector components that connect the waveguide to the outside, such as optical fibers or optical connectors.
  • the optical waveguide OPW in the illustrated example has an upper cladding-free region A1 on one end E1 side and an upper cladding-containing region A2 on the other end E2 side.
  • the core C2 has an exposed portion C2a that exposes its upper surface to the upper cladding-free region A1.
  • a component OPD can be mounted on the first buildup section 10.
  • the component OPD is an optical component including a photoelectric conversion element.
  • Examples of component OPDs include light-receiving elements such as photodiodes, and light-emitting elements such as light-emitting diodes (LEDs), organic light-emitting diodes (OLEDs), laser diodes (LDs), and vertical-cavity surface-emitting lasers (VCSELs).
  • the component OPD includes a light-receiving or light-emitting section OPDa and an electrode OPDb.
  • the component OPD When the component OPD is a light-emitting element, the component OPD generates an optical signal based on an electrical signal input to the electrode OPDb, and emits the optical signal from the light-receiving or light-emitting section OPDa, which functions as an emitter, toward the core C2.
  • the component OPD When the component OPD is a light-receiving element, an electrical signal based on the optical signal input from the light-receiving or light-emitting section OPDa, which functions as a light-receiving section, is generated and output from the electrode OPDb.
  • the component OPD is connected to the first buildup section 10 by connecting the electrode OPDb to the component mounting pad 12p.
  • the component OPD is flip-chip mounted.
  • the light receiving or emitting portion OPDa and the exposed portion C2a of the core C2 of the optical waveguide OPW are positioned facing each other and optically coupled.
  • the first insulating layer 11 of the first buildup section 10 can be formed using an insulating resin such as epoxy resin or phenolic resin.
  • the insulating layer 11 may contain any of the following: fluororesin, liquid crystal polymer (LCP), fluoroethylene resin (PTFE), polyester resin (PE), or modified polyimide resin (MPI).
  • LCP liquid crystal polymer
  • PTFE fluoroethylene resin
  • PE polyester resin
  • MPI modified polyimide resin
  • the insulating layer 21 that constitutes the second buildup section 20 and the insulating layer 31 that constitutes the third buildup section 30 can be formed using an insulating resin, just like the insulating layer 11.
  • Each insulating layer 11, 21, and 31 within each buildup section may contain the same insulating resin, or they may contain different insulating resins.
  • the thickness of the first insulating layer 11 of the first buildup section 10, the thickness of the second insulating layer 21 of the second buildup section 20, and the thickness of the third insulating layer 31 of the third buildup section 30 are all different. If the thickness of the first insulating layer 11 of the first buildup section 10 is defined as T1, the thickness of the second insulating layer 21 of the second buildup section 20 is defined as T2, and the thickness of the third insulating layer 31 of the third buildup section 30 is defined as T3, then the relationship T1 ⁇ T2 ⁇ T3 holds.
  • the thickness T1 of the first insulating layer 11 of the first buildup section 10 smaller than the thickness T2 of the second insulating layer 21 of the second buildup section 20, in which case the relationship T1 ⁇ T2 holds. It is desirable to make the thickness T1 of the first insulating layer 11 of the first buildup section 10 smaller than the thickness T3 of the third insulating layer 31 of the third buildup section 30, in which case the relationship T1 ⁇ T3 holds. It is desirable to make the thickness T2 of the second insulating layer 21 of the second buildup section 20 smaller than the thickness T3 of the third insulating layer 31 of the third buildup section 30, so that the relationship T2 ⁇ T3 is satisfied.
  • the thickness T1 of the first insulating layer 11 of the first buildup section 10 it is desirable for the thickness T2 of the second insulating layer 21 of the second buildup section 20, and the thickness T3 of the third insulating layer 31 of the third buildup section 30 to satisfy the relationship T1 ⁇ T2 ⁇ T3.
  • T1 ⁇ T2 ⁇ T3 warping of the wiring board is suppressed.
  • the effects of warping in the first insulating layer 11 are suppressed, warping in the optical waveguide OPW is suppressed, and coupling loss is less likely to occur in the optical coupling between the optical waveguide OPW and the optical element.
  • the thickness T1 of the insulating layer 11 is not limited, but is, for example, approximately 7 to 15 ⁇ m.
  • the thickness T2 of the insulating layer 21 is not limited, but is, for example, approximately 15 to 50 ⁇ m.
  • the thickness T3 of the insulating layer 31 is not limited, but is, for example, approximately 30 to 100 ⁇ m.
  • the insulating layers 11 and 21 do not contain a core material, but the insulating layer 31 does contain a core material.
  • the insulating resin in the insulating layer 21 or the insulating layer 31 contains a core material.
  • the core material include reinforcing materials made of glass fiber or aramid fiber.
  • the insulating layer 11 does not contain a reinforcing material made of glass fiber, aramid fiber, or the like as a core material.
  • the insulating layer 21 included in the second buildup section 20 or the insulating layer 31 included in the third buildup section 30 of the buildup sections constituting the wiring board 1 contains a core material in the insulating resin, thereby ensuring the strength of the wiring board 1 and making it relatively resistant to warping.
  • the combination of the three buildup sections ensures strength and makes it relatively resistant to warping.
  • the warping can cause distortion in the optical waveguide. This distortion is thought to cause coupling loss in the optical coupling between the optical waveguide and optical components.
  • the optical waveguide is disposed on the buildup section. As described above, the buildup section is relatively resistant to warping.
  • the insulating layers 11, 21, and 31 may contain an inorganic filler (not shown) made of fine particles such as silica (SiO 2 ), alumina, or mullite.
  • Via conductor 13 is formed by filling through-hole 11a that penetrates insulating layer 11 with a metal conductor.
  • Via conductor 23 is formed by filling through-hole 21a that penetrates insulating layer 21 with a metal conductor.
  • Via conductor 33 is formed by filling through-hole 31a that penetrates insulating layer 31 with a metal conductor.
  • via conductor 13 is formed integrally with conductor layer 12 that is provided below insulating layer 11.
  • Via conductor 23 is formed integrally with conductor layer 22 that is provided below insulating layer 21.
  • Via conductor 33 is formed integrally with conductor layer 32 that is provided below insulating layer 31.
  • Through holes 11a, 21a, and 31a for forming via conductors 13, 23, and 33 are drilled in insulating layers 11, 21, and 31 at positions where via conductors 13, 23, and 33 are to be formed.
  • laser light is applied from the lower surface of each insulating layer 11, 21, and 31.
  • the diameter of the formed through holes 11a, 21a, and 31a is larger on the side irradiated with the laser light and smaller on the opposite side (the back side) from the side irradiated with the laser light. Therefore, through holes 11a, 21a, and 31a are formed so that the diameter is larger on the lower side and smaller on the upper side. As shown in FIG.
  • each of via conductors 13, 23, and 33 included in first buildup section 10 is formed with a tapered shape that narrows from one surface 1F to the other surface 1B.
  • reduced diameter simply means that the distance between the longest two points on the periphery of via conductor 13 in a horizontal cross section becomes shorter.
  • the diameters of the via conductors 13 constituting the first buildup section 10, the via conductors 23 constituting the second buildup section 20, and the via conductors 33 constituting the third buildup section 30 may be different.
  • the planar shape of the via conductors 13, 23, and 33 is not necessarily limited to a circular shape.
  • the term "diameter” used with respect to the via conductors 13, 23, and 33 refers to the distance between the longest two points on the periphery of the via conductor on the underside of the insulating layer through which the via conductor passes.
  • the maximum diameter of the via conductors 13 in the first buildup section 10 is defined as V1
  • the maximum diameter of the via conductors 23 in the second buildup section 20 is defined as V2
  • the maximum diameter of the via conductors 33 in the third buildup section 30 is defined as V3. It is desirable for V1, V2, and V3 to have the relationship V1 ⁇ V2 ⁇ V3. Furthermore, it is more desirable that V1, V2, and V3 have the relationship V1 ⁇ V2 ⁇ V3.
  • the maximum diameter V1 of the via conductors 13 included in the first buildup section 10 is not particularly limited, but is approximately 3 to 20 ⁇ m.
  • the maximum diameter V2 of the via conductors 23 included in the second buildup section 20 is not particularly limited, but is approximately 10 to 60 ⁇ m.
  • the maximum diameter V3 of the via conductors 33 included in the third buildup section 30 is not particularly limited, but is approximately 30 to 100 ⁇ m.
  • the number of insulating layers 11 included in the first buildup section 10, the number of insulating layers 21 included in the second buildup section 20, and the number of insulating layers 31 included in the third buildup section 30 may be different.
  • the number of insulating layers 11 included in the first buildup section 10 is defined as S1
  • the number of insulating layers 21 included in the second buildup section 20 is defined as S2
  • the number of insulating layers 31 included in the third buildup section 30 is defined as S3. It is desirable that S1, S2, and S2 have a relationship of S1 ⁇ S2 ⁇ S3. It is even more desirable that S1, S2, and S2 have a relationship of S1 > S2 > S3.
  • the number S1 of insulating layers 11 included in the first buildup section 10 is not particularly limited, but is preferably three or more.
  • the number S2 of insulating layers 21 included in the second buildup section 20 is not particularly limited, but is preferably two or more.
  • the number S3 of insulating layers 31 included in the third buildup section 30 is not particularly limited, but it is desirable that there be at least one layer.
  • the wiring width of the wiring included in the conductor layer 12 that constitutes the first buildup section 10, the wiring width of the wiring included in the conductor layer 22 that constitutes the second buildup section 20, and the wiring width of the wiring included in the conductor layer 32 that constitutes the third buildup section 30 may be different.
  • the minimum wiring width of the wiring included in the conductor layer 12 that constitutes the first buildup section 10, the minimum wiring width of the wiring included in the conductor layer 22 that constitutes the second buildup section 20, and the minimum wiring width of the wiring included in the conductor layer 32 that constitutes the third buildup section 30 may be different.
  • the minimum wiring width of the wiring included in the conductor layer 12 of the first buildup section 10 is defined as W1
  • the minimum wiring width of the wiring included in the conductor layer 22 of the second buildup section 20 is defined as W2
  • the minimum wiring width of the wiring included in the conductor layer 32 of the third buildup section 30 is defined as W3.
  • W1, W2, and W3 may have a relationship of W1 ⁇ W2 ⁇ W3.
  • the wiring width W2 of the wiring included in conductor layer 22 is approximately 4 to 10 ⁇ m.
  • the wiring width W3 of the wiring included in conductor layer 32 is approximately 15 to 50 ⁇ m.
  • the thickness of the wiring included in the conductor layer 12 that constitutes the first buildup section 10, the thickness of the wiring included in the conductor layer 22 that constitutes the second buildup section 20, and the thickness of the wiring included in the conductor layer 32 that constitutes the third buildup section 30 may be different.
  • the thickness of the wiring included in the conductor layer 12 that constitutes the first buildup section 10 is defined as H1
  • the thickness of the wiring included in the conductor layer 22 that constitutes the second buildup section 20 is defined as H2
  • the thickness of the wiring included in the conductor layer 32 that constitutes the third buildup section 30 is defined as H3.
  • H1, H2, and H3 may have a relationship of H1 ⁇ H2 ⁇ H3.
  • H1, H2, and H3 may have a relationship of H1 ⁇ H2 ⁇ H3.
  • the thickness H1 of the conductor layer 12 is approximately 3 to 5 ⁇ m
  • the thickness H2 of the conductor layer 22 is approximately 5 to 15 ⁇ m
  • the thickness H3 of the conductor layer 32 is approximately 15 to 30 ⁇ m.
  • the wiring width and thickness in each build-up section may have the relationship W1 ⁇ W2 ⁇ W3 and H1 ⁇ H2 ⁇ H3.
  • the inter-wiring distance D1 of the wiring (first wiring) FW included in the first build-up section 10 is smaller than the minimum inter-wiring distance D2 of the wiring in the conductor layer 22 (second conductor layer 22) in the second build-up section 20.
  • the inter-wiring distance D1 of the wiring (first wiring) FW included in the first build-up section 10 is smaller than the minimum inter-wiring distance D3 of the conductor layer 32 (third conductor layer 32) in the third build-up section 30.
  • the inter-wiring distance D1 of the wiring (first wiring) FW included in the first build-up section 10 is smaller than the minimum inter-wiring distance D2 of the wiring in the conductor layer 22 (second conductor layer 22) in the second build-up section 20 and the minimum inter-wiring distance D3 of the conductor layer 32 (third conductor layer 32) in the third build-up section 30.
  • the minimum inter-wiring spacing D1 of the wiring width of the wiring FW is not particularly limited, but is preferably 3 ⁇ m or less. By having relatively fine wiring FW in the first buildup section 10, wiring with more suitable characteristics may be provided that corresponds to the electrical signals carried by the wiring within the first buildup section 10.
  • the minimum inter-wiring distance D2 of the wiring included in the conductor layer 22 of the second buildup section 20 is smaller than the minimum inter-wiring distance D3 of the wiring included in the conductor layer 32 of the third buildup section 30.
  • the inter-wiring distance D1 of the wiring (first wiring) FW included in the first buildup section 10, the minimum inter-wiring distance D2 of the wiring included in the conductor layer 22 of the second buildup section 20, and the minimum inter-wiring distance D3 of the wiring included in the conductor layer 32 of the third buildup section 30 may have a relationship of D1 ⁇ D2 ⁇ D3.
  • the relationship D1 ⁇ D2 ⁇ D3 ensures the strength of the wiring board and suppresses warping.
  • the spacing D2 between the wires on conductor layer 22 is approximately 6 to 15 ⁇ m.
  • the spacing D3 between the wires on conductor layer 32 is approximately 15 to 50 ⁇ m.
  • the relationship between the wiring width and the distance between wirings in the build-up section may be W1 ⁇ W2 ⁇ W3 and D1 ⁇ D2 ⁇ D3.
  • each component formed in the manufacturing method described below is formed using the material exemplified as the material of the corresponding component in the description of the wiring board 1 in Figure 1.
  • the side of the support substrate SP closer to the core material GS will be referred to as the "bottom” or “lower side,” and the side farther from the support substrate SP will be referred to as the “top” or “upper side.” Therefore, the surface of each element constituting the wiring board 1 that faces the support substrate SP will be referred to as the “lower surface,” and the surface facing away from the support substrate SP will also be referred to as the "upper surface.”
  • the wiring substrate 1 is formed by fabricating a first buildup section 10 on a support substrate SP, fabricating a second buildup section 20 on the first buildup section 10, and fabricating a third buildup section 30 on the second buildup section 20 (see Figure 1).
  • each conductor layer is depicted as two separate layers, consisting of a metal film layer and an electrolytic plating film layer, whereas in Figures 2H to 2N, each conductor layer is depicted as a single layer, just like in Figure 1.
  • a support substrate SP with good surface flatness is prepared.
  • the support substrate SP is formed using a core material GS, which is the starting material.
  • a glass substrate can be used for the core material GS.
  • a first metal film layer ML1 is formed on the surfaces of both sides of the core material GS.
  • an adhesive layer AL is formed on the first metal film layer ML1, and a second metal film layer ML2 is formed on the adhesive layer AL.
  • a three-layer structure consisting of the first metal film layer ML1, the adhesive layer AL, and the second metal film layer ML2 is formed on the core material GS.
  • the first metal film layer ML1 and the second metal film layer ML2 are formed as metal film layers, for example, by electroless plating or sputtering. Although the first metal film layer ML1 and the second metal film layer ML2 are depicted as single layers in Figure 2A, they may also be multiple layers of two or more layers. For example, the first metal film layer ML1 and the second metal film layer ML2 may be formed from a titanium layer and a copper layer, resulting in a two-layer metal film layer.
  • the adhesive layer AL may be made of any material, but may be made of, for example, an azobenzene-based polymer adhesive that can be attached and detached by light irradiation.
  • a conductor layer 12 having a plurality of conductor pads 12p is formed on the support substrate SP.
  • a plating resist is formed on the metal film layer ML2.
  • a mask corresponding to the pattern formation of the conductor pads 12p is used in the plating resist to form pattern openings by photolithography.
  • a plating film layer is formed in the pattern openings by electrolytic plating using the metal film layer ML2 as a seed layer. After the plating film layer is formed, the plating resist is removed, resulting in the state shown in FIG. 2B.
  • an insulating layer 11 is formed to cover the conductor layer 12.
  • Thermosetting resin or photocurable resin can be used for the insulating layer 11, and examples of insulating resins that can be used include epoxy resin and phenolic resin. Fluorine resin, liquid crystal polymer (LCP), fluoroethylene resin (PTFE), polyester resin (PE), and modified polyimide resin (MPI) can also be used. These resins, molded into a film, are thermocompressed to form the insulating layer 11.
  • through holes 11a are formed in the insulating layer 11 at the positions where the via conductors 13 (see Figure 1) will be formed by irradiating them with, for example, carbon dioxide laser light or excimer laser light. The laser light is irradiated from above the insulating layer 11. The diameter of the through holes 11a decreases from top to bottom in the illustration.
  • the formation of the through holes 11a by irradiation with a laser such as a carbon dioxide laser beam is carried out by irradiating the laser while the surface of the insulating layer 11 is protected by covering it with a protective film such as a polyethylene terephthalate (PET) film.
  • the through holes 11a are formed through the protective film and the insulating layer 11.
  • a desmear process may be performed to remove processing-related defects that have occurred at the bottom of the through holes 11.
  • the desmear process is preferably a dry desmear process using plasma gas.
  • the desmear process may also be performed while protecting the surface of the insulating layer 11, with a protective film such as a polyethylene terephthalate (PET) film formed on the surface of the insulating layer 11.
  • Figure 2C shows laminates formed on one surface of the support substrate SP, and do not show laminates formed on the opposite surface.
  • the opposite surface may also have laminates in a similar manner and with a similar number, or conductive layers and insulating layers in a different manner and number than on one surface, or such conductive layers and insulating layers may not be formed at all.
  • a conductor layer 12 having a two-layer structure consisting of a metal film layer 121 and an electrolytic plated film layer 122 and having wiring FW is formed.
  • the interior of the through hole 11a is completely filled with the conductor that constitutes the electrolytic plated film layer 122, thereby forming a via conductor 13.
  • the metal film layer 121 is formed by electroless plating or sputtering on the inner wall of the through hole 11a and on the surface of the insulating layer 11.
  • a protective film may be formed on the surface of the insulating layer 11 during the formation of the through hole 11a and/or the desmear process; it is preferable to remove this protective film before forming the metal film layer 121.
  • a plating resist having an opening R11 corresponding to the conductor pattern contained in the conductor layer 12 is formed on the metal film layer 121.
  • the electrolytic plated film layer 122 is formed in the opening of the plating resist by electrolytic plating using the metal film layer 121 as a power supply layer.
  • the portion of the metal film layer 121 that is not covered by the electrolytic plating film layer 122 is removed by etching or the like, resulting in the state shown in Figure 2D.
  • the desired number of insulating layers 11, the desired number of conductor layers 12, and the via conductors 13 penetrating each insulating layer 11 are formed using a method similar to the method for forming the insulating layers 11, conductor layers 12, and via conductors 13 described above.
  • the outermost insulating layer 11, conductor layer 12, and via conductor 13 of the insulating layers 11, conductor layers 12, and via conductors 13 of the first buildup section 10 are formed on top of the conductor layer 12. This completes the formation of the first buildup section 10, which has a plurality of first insulating layers 11, first conductor layers 12, and first via conductors 13.
  • an insulating layer 21 is formed on the upper side of the first buildup section 10, and then through holes 21a for forming the via conductors 23 are formed by laser processing in the insulating layer 21 at positions corresponding to the locations where the via conductors 13 will be formed.
  • a conductor layer 22 is formed simultaneously with the via conductors 23 that fill the through holes 21a, using any conductor pattern formation method, such as a semi-additive method similar to the method for forming the conductor layer 12 and via conductors 13 described above.
  • the process of forming the above-described insulating layers 21, conductor layers 22, and via conductors 23 is repeated to form the desired number of insulating layers 21 and conductor layers 22, as well as via conductors 23 that penetrate each insulating layer 21.
  • the first insulating layer 11 and the second insulating layer 21 are formed to have different thicknesses.
  • the second insulating layer 21 may be formed to have a thickness greater than the thickness of the first insulating layer 11.
  • a prepreg containing insulating resin impregnated into a reinforcing material (core material) made of glass fiber may be used as the insulating resin that forms the insulating layer 21. Furthermore, when the first buildup section 10 and the second buildup section 20 are formed, the minimum wiring width of the wiring FW in the first conductor layer 12 is different from the minimum wiring width of the wiring in the second conductor layer 22, and the minimum wiring spacing of the wiring FW in the first conductor layer 12 is different from the minimum wiring spacing of the wiring in the second conductor layer 22.
  • the minimum wiring width of the wiring FW in the first conductor layer 12 may be smaller than the minimum wiring width of the wiring in the second conductor layer 22, and the minimum wiring spacing of the wiring FW in the first conductor layer 12 may be smaller than the minimum wiring spacing of the wiring in the second conductor layer 22.
  • insulating layer 31, conductor layer 32, and via conductor 33 filling through-hole 31a penetrating insulating layer 31 are formed on the outermost insulating layer 21 and conductor layer 22 of the second buildup section 20.
  • Insulating layer 31, conductor layer 32, and via conductor 33 are formed using a method similar to that used to form insulating layer 21, conductor layer 22, and via conductor 23.
  • the insulating resin forming insulating layer 31 can be a prepreg containing an insulating resin such as epoxy resin or BT resin impregnated into a reinforcing material (core material) made of glass fiber.
  • core material reinforcing material
  • the third insulating layer 31 is formed so that its thickness differs from that of the second insulating layer 21. Specifically, the third insulating layer 31 may be formed to have a thickness greater than that of the second insulating layer 21. Furthermore, when forming the third buildup section 30, the wiring may be formed so that the minimum wiring width of the wiring in the third conductor layer 32 is different from the minimum wiring width of the wiring in the second conductor layer 22, and the minimum wiring spacing of the wiring in the third conductor layer 32 is different from the minimum wiring spacing of the wiring in the second conductor layer 22.
  • the wiring when forming the third buildup section 30, the wiring may be formed so that the minimum wiring width of the wiring in the third conductor layer 32 is larger than the minimum wiring width of the wiring in the second conductor layer 22, and the minimum wiring spacing of the wiring in the third conductor layer 32 is larger than the minimum wiring spacing of the wiring in the second conductor layer 22.
  • a solder resist layer SR2 is formed by forming a photosensitive epoxy resin or polyimide resin layer on the surfaces of the insulating layer 31 and the conductor layer 32. Then, openings SR2a that expose the conductor pads 32p are formed using photolithography.
  • the support substrate SP is removed.
  • the lower surface of the second metal film layer ML2 below the conductor pad 12p is exposed.
  • the adhesive layer AL is softened by, for example, irradiating it with laser light, and then the second metal film layer ML2 of the support substrate SP is peeled off.
  • a solder resist layer SR1 is formed by forming a photosensitive epoxy resin or polyimide resin layer on the first surface 10F of the first buildup section 10, which is exposed by removing the second metal film layer ML2.
  • An opening SR1a that exposes the conductor pad 12p is formed in the solder resist layer SR1 using photolithography technology. The state shown in Figure 2K is completed.
  • an upper clad non-forming region A1 and an upper clad forming region A2 are formed, and the exposed portion C2a of the core C2 is exposed in the upper clad non-forming region A1.
  • the formation of the optical waveguide OPW on the first buildup section 10 is completed, and the formation of the wiring substrate 1 is also completed.
  • the thickness T1 of the first insulating layer 11 is 8 ⁇ m
  • the thickness T2 of the second insulating layer 21 is 17 ⁇ m
  • the thickness T3 of the third insulating layer 31 is 35 ⁇ m
  • the thickness H1 of the wiring of the first conductor layer 12 is 4 ⁇ m
  • the minimum value W1 of the wiring width of the wiring of the first conductor layer 12 is 3 ⁇ m
  • the minimum value D1 of the wiring spacing of the wiring of the first conductor layer 12 is 3 ⁇ m
  • the thickness H1 of the second conductor layer 12 is 4 ⁇ m.
  • the thickness H2 of the wiring in the second conductor layer 22 is 7 ⁇ m
  • the minimum wiring width W2 of the wiring in the second conductor layer 22 is 7 ⁇ m
  • the minimum wiring spacing D2 of the wiring in the second conductor layer 22 is 10 ⁇ m
  • the thickness H3 of the wiring in the third conductor layer 32 is 20 ⁇ m
  • the minimum wiring width W3 of the wiring in the third conductor layer 32 is 20 ⁇ m
  • the minimum wiring spacing D3 of the wiring in the third conductor layer 32 is 20 ⁇ m.
  • the maximum diameter V1 of the via conductor 13 is 10 ⁇ m
  • the maximum diameter V2 of the via conductor 23 is 20 ⁇ m
  • the maximum diameter V3 of the via conductor 33 is 40 ⁇ m.
  • the number of layers S1 in the first buildup section 10 is five
  • the number of layers S2 in the second buildup section 20 is four
  • the number of layers S3 in the third buildup section 30 is two.
  • the thickness of the lower cladding C1 is 30 ⁇ m
  • the thickness of the upper cladding C3 is 20 ⁇ m
  • the thickness of the core C2 is 5 ⁇ m.
  • the planar shape of the core C2 of the optical waveguide OPW is rectangular, and as an example, the width of the core C2 is 5 ⁇ m, the arrangement pitch of the cores C2 is 5 ⁇ m, and the length of the exposed portion C2a of the core C2 is 2000 ⁇ m.
  • an optical waveguide can be provided that allows for easy alignment of a light receiving or emitting section (light guiding section) of a connecting material (e.g., an optical element or optical interposer) that can be connected to the optical waveguide with a core section of the optical waveguide in the thickness direction.
  • a connecting material e.g., an optical element or optical interposer

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Abstract

配線基板は、複数層の導体層および複数層の絶縁層であり、複数層の導体層を層間接続するビア導体を有するビルドアップ部、および光導波路（ＯＰＷ）と、を含んでいる。ビルドアップ部は、第１ビルドアップ部（１０）と第２ビルドアップ部（２０）と第３ビルドアップ部（３０）とからなり、第１ビルドアップ部（１０）は、複数層の導体層（１２）および絶縁層（１１）を含み、第２ビルドアップ部（２０）は、複数層の導体層（２２）および絶縁層（２１）を含み、第３ビルドアップ部（３０）は、複数層の導体層（３２）および絶縁層（３１）を含み、光導波路（ＯＰＷ）は、第１ビルドアップ部（１０）の第１面（１０Ｆ）上に形成され、第１絶縁層の厚さ（Ｔ１）、第２絶縁層の厚さ（Ｔ２）、および、第３絶縁層の厚さ（Ｔ３）は、Ｔ１≠Ｔ２≠Ｔ３の関係を満たしていて、第２絶縁層（２１）または絶縁層（３１）が芯材を含んでいる。

Description

配線基板
　本発明は配線基板に関する。
　特許文献１には、光・電気配線混載ハイブリッド回路基板が開示されている。光・電気配線混載ハイブリッド回路基板は、ベース基板部、微細配線回路部、および、光配線回路部を有している。光配線回路部は光導波路および一対の光学素子を含んでいることも開示している。
特開２００４－１４６６０２号公報
　特許文献１の光・電気配線混載ハイブリッド回路基板においては、ベース基板部上に微細配線回路部を形成されていて、微細配線回路部上に光配線回路部が配置されている。微細配線回路部は、絶縁樹脂層と微細配線層とからなる単位配線層を多層化して形成される。ベース基板部はビルドアップ配線基板として形成される。ベース基板に反りが発生した場合には微細配線回路部上の光配線回路部にもベース基板の反りの影響により歪みが生じてしまうことがある。その結果、光導波路と光学素子との光学結合において結合損失を引き起こされる場合があると考えられる。
　本発明の配線基板は、複数層の導体層および複数層の絶縁層であり、前記複数層の導体層を層間接続するビア導体を有するビルドアップ部と、前記ビルドアップ部上に配置される光導波路と、を含んでいる。前記ビルドアップ部は、第１ビルドアップ部と第２ビルドアップ部と第３ビルドアップ部とからなり、前記第１ビルドアップ部は、複数層の第１導体層および複数層の第１絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、前記第２ビルドアップ部は、複数層の第２導体層および複数層の第２絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、前記第１ビルドアップ部の前記第２面側に形成され、前記第２導体層と前記第１導体層とは電気接続されており、前記第３ビルドアップ部は、複数層の第３導体層および複数層の第３絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、前記第２ビルドアップ部の前記第２面側に形成され、前記第３導体層と前記第２導体層とは電気接続されており、前記光導波路は、第１ビルドアップ部の第１面上に形成され、前記第１絶縁層の厚さ（Ｔ１）、前記第２絶縁層の厚さ（Ｔ２）、および、前記第３絶縁層の厚さ（Ｔ３）は、下記式（１）を満たしていて、前記第２絶縁層または前記第３絶縁層が芯材を含んでいる。
Ｔ１≠Ｔ２≠Ｔ３ ・・・（１）
本発明の一実施形態の配線基板の一例を示す断面図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。 本発明の一実施形態である配線基板の製造方法の一例を示す図。
　一実施形態の配線基板が図面を参照しながら説明される。図１は、一実施形態の配線基板の一例である配線基板１を示す断面図である。なお、配線基板１は本実施形態の配線基板の一例に過ぎない。本実施形態の配線基板の導体層の数および絶縁層の数は、図１の配線基板１に含まれる導体層の層数および絶縁層の層数に限定されない。また、参照される図面においては、各構成要素の正確な比率を示すことは意図されておらず、本発明の特徴が理解され易いように描かれている。
　実施形態の配線基板１は、複数層の導体層および複数層の絶縁層で構成されるビルドアップ部を備えている。ビルドアップ部は、複数の導体層を層間接続するビア導体を有している。ビルドアップ部上には光導波路が配置されている。ビルドアップ部は第１ビルドアップ部１０、第２ビルドアップ部２０、および、第３ビルドアップ部３０を含む積層構造を有している。第１ビルドアップ部１０は交互に積層された複数の導体層および複数の絶縁層と層間接続をするビア導体により構成されている。第２ビルドアップ部２０交互に積層された複数の導体層および複数の絶縁層と層間接続をするビア導体により構成されている。第３ビルドアップ部３０交互に積層された複数の導体層および複数の絶縁層と層間接続をするビア導体により構成されている。配線基板１を構成するビアルドアップ部は、その厚さ方向と直交する２つの表面を有している。配線基板１は一方の面１Ｆ、および、一方の面１Ｆと反対側の他方の面１Ｂを有している。配線基板１の表面の一方の面１Ｆの上側には、光導波路ＯＰＷが配置されている。
　第１ビルドアップ部１０は第１面１０Ｆおよび第１面１０Ｆと反対側の第２面１０Ｂを有している。第２ビルドアップ部２０は第１面２０Ｆおよび第１面２０Ｆと反対側の第２面２０Ｂを有している。第３ビルドアップ部３０は第１面３０Ｆおよび第１面３０Ｆと反対側の第２面３０Ｂを有している。図１に示されるように、第１ビルドアップ部１０の第１面１０Ｆが一方の面１Ｆを構成している。他方の面１Ｂは、第３ビルドアップ部３０の第２面３０Ｂにより構成される。
　図１の例では、第１ビルドアップ部１０の下側（第２面１０Ｂ側）に、第２ビルドアップ部２０が配置され、第２ビルドアップ部２０の第１面２０Ｆが、第１ビルドアップ部１０の第２面１０Ｂと対向させるように形成されている。第２ビルドアップ部２０の下側（第２面２０Ｂ側）には、第３ビルドアップ部３０が配置され、第３ビルドアップ部３０の第１面３０Ｆが、第２ビルドアップ部２０の第２面２０Ｂと対向させるように形成されている。
　なお、図１に示される本実施形態の配線基板１の説明においては、第１ビルドアップ部１０の第１面１０Ｆ、すなわち一方の面１Ｆ側を、「上」、または「上側」と称し、他方の面１Ｂ側を、「下」、または「下側」と称する。また、各構成要素において、配線基板１の一方の面１Ｆ側を向く表面は「上面」とも称され、配線基板１の他方の面１Ｂ側を向く表面は「下面」とも称される。
　図１の例では、第１ビルドアップ部１０が５層の第１絶縁層１１および６層の第１導体層１２を含み、第２ビルドアップ部２０が４層の第２絶縁層２１および４層の第２導体層２２を含み、第３ビルドアップ部３０が２層の第３絶縁層３１および２層の第３導体層３２を含んでいる。第１ビルドアップ部１０の第１導体層１２と第２ビルドアップ部２０の第２導体層２２とは電気的に接続されており、第２ビルドアップ部２０の第２導体層２２と第３ビルドアップ部３０の第３導体層３２とは電気的に接続されている。なお、図示された絶縁層の層数および導体層の層数は一例であり、絶縁層の層数および導体層の層数は限定されない。
　図１の例では、第１ビルドアップ部１０の１層の絶縁層１１を挟んで対向する位置の導体層１２と導体層１２とは、ビア導体（第１ビア導体）１３によって層間接続されている。第１ビルドアップ部１０の最下層側の導体層１２と、第２ビルドアップ部２０の最上層側の導体層２２とは、ビア導体（第２ビア導体）２３によって層間接続されている。第２ビルドアップ部２０の１層の絶縁層２１を挟んで対向する位置の導体層２２と導体層２２とは、ビア導体（第２ビア導体）２３によって層間接続されている。第２ビルドアップ部２０の最下層側の導体層２２と、第３ビルドアップ部２０の最上層側の導体層３２とは、ビア導体（第３ビア導体）３３によって層間接続されている。第３ビルドアップ部３０の１層の絶縁層３１を挟んで対向する位置の導体層３２と導体層３２とは、ビア導体（第３ビア導体）３３によって層間接続されている。
　第１ビルドアップ部１０の第１面１０Ｆは、第１ビルドアップ部１０における最上層側の第１絶縁層１１および導体層１２の上面によって構成されている。第１ビルドアップ部１０の第２面１０Ｂは、第１ビルドアップ部１０における最下層側の絶縁層１１の下面および導体層１２の表面で形成されている。第２ビルドアップ部２０の第１面２０Ｆは、第２ビルドアップ部２０における最上層側の第２絶縁層２１の表面および第２ビア導体２３の上面によって構成されている。第２ビルドアップ部２０の第２面２０Ｂは、第２ビルドアップ部２０における最下層側の絶縁層２１の下面および導体層２２の表面で形成されている。第３ビルドアップ部３０の第１面３０Ｆは、第３ビルドアップ部３０における最上層側の第３絶縁層３１の表面および第３ビア導体３３の上面によって構成されている。第３ビルドアップ部３０の第２面３０Ｂは、第３ビルドアップ部３０における最下層側の絶縁層３１の下面および導体層３２の表面で構成されている。
　各導体層１２、２２、３２は、所定の導体パターンを有するようにパターニングされている。図１の例では、第１面１０Ｆを構成する導体層１２は複数の導体パッド（部品実装パッド）１２ｐを有するパターンに形成されている。部品実装パッド１２ｐは、配線基板１の最外面に形成される。部品実装パッド１２ｐには、はんだや導電性ポストなどの導電性接合材が配置される。導電性接合材が形成される部品実装パッド１２ｐにより、外部の電子部品の接続パッドと接続することができる。一例として、外部の電子部品である光素子ＯＰＤと電気的および機械的に接続できる。部品実装パッド１２ｐの上面には、金属層を形成してもよく、例えばニッケル層および錫層を含むめっき層（図示せず）などが形成されていてもよい。
　図１の例では、配線基板１の一方の面１Ｆ上には、ソルダーレジスト層ＳＲ１が形成されている。また、配線基板１の他方の面１Ｂ上には、ソルダーレジスト層ＳＲ２が形成されている。ソルダーレジスト層ＳＲ１、ＳＲ２は、熱硬化性樹脂や光硬化性樹脂を用いられ、例えば、感光性のポリイミド樹脂やエポキシ樹脂により形成されている。ソルダーレジスト層ＳＲ１には開口ＳＲ１ａが形成され、開口ＳＲ１ａからは第１面１０Ｆを構成する導体層１２に含まれる部品実装パッド１２ｐが露出している。ソルダーレジスト層ＳＲ２には開口ＳＲ２ａが形成され、開口ＳＲ２ａからは第２面３０Ｆを構成する導体層３２に含まれる導体パッド３２ｐが露出している。なお、配線基板１における他方の面１Ｂを構成する導体パッド３２ｐは、外部の配線基板などの外部要素に配線基板１自体が実装される場合に、外部要素に接続できる。外部の配線基板は、例えば、任意の電気機器のマザーボードである。
　図１の例では、光導波路ＯＰＷは、第１ビルドアップ部１０の第１面１０Ｆのソルダーレジスト層ＳＲ１上に配置されている。光導波路ＯＰＷは、下部クラッドＣ１、コアＣ２、および上部クラッドＣ３により形成されている。コアＣ２は、上部クラッドＣ３と下部クラッドＣ１との間に配置されている。下部クラッドＣ１は、光導波路ＯＰＷのソルダーレジスト層ＳＲ１を向く側に配置され、上部クラッドＣ３はコアＣ２の下部クラッドＣ１と反対側に配置されている。
　光導波路ＯＰＷは、対向する２つの端部を有している。光導波路ＯＰＷの対向する２つの端部は、説明の便宜上、一端Ｅ１、他端Ｅ２と称される。光導波路ＯＰＷは、一端Ｅ１または他端Ｅ２に光信号が入射し、他端Ｅ２または一端Ｅ１から光信号を出射する。一端Ｅ１側に光信号が入射するときは、他端Ｅ２側から光信号が出射する。他端Ｅ２側に光信号が入射するときは一端Ｅ１側から光信号が出射する。コアＣ２は、光導波路ＯＰＷの使用時には、一端Ｅ１および他端Ｅ２において、光電変換素子を含む半導体装置のような光電変換部品、および／または、光ファイバや光コネクタのような導波路の外部と接続するコネクタ部材などの光学部品と光結合される。図示される例の光導波路ＯＰＷは、一端Ｅ１側の上部クラッド非形成領域Ａ１、および、他端Ｅ２側の上部クラッド形成領域Ａ２を有している。コアＣ２は、上部クラッド非形成領域Ａ１に上面を露出させる露出部Ｃ２ａを有している。
　配線基板１の使用において、第１ビルドアップ部１０上には、部品ＯＰＤが搭載できる。部品ＯＰＤは光電変換素子などを含む光学部品である。部品ＯＰＤとしては、フォトダイオードなどの受光素子、並びに、発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、レーザーダイオード（ＬＤ）、および、垂直共振型面発光レーザー（ＶＣＳＥＬ）などの発光素子が例示される。部品ＯＰＤは、受光部または発光部ＯＰＤａ、および電極ＯＰＤｂを備えている。部品ＯＰＤが発光素子である場合、部品ＯＰＤは、電極ＯＰＤｂに入力される電気信号に基づく光信号を生成し、その光信号を、発光部として機能する受光部または発光部ＯＰＤａからコアＣ２に向かって出射する。また、部品ＯＰＤが受光素子である場合、受光部として機能する受光部または発光部ＯＰＤａから入射する光信号に基づく電気信号が生成されて電極ＯＰＤｂから出力される。部品ＯＰＤは、電極ＯＰＤｂを部品実装パッド１２ｐに接続することによって、第１ビルドアップ部１０に接続される。図示される例では、部品ＯＰＤはフリップチップ実装されている。受光部または発光部ＯＰＤａと、光導波路ＯＰＷのコアＣ２が有する露出部Ｃ２ａとが対向するように位置づけられて光結合されている。
　光導波路ＯＰＷを構成するコアＣ２、およびクラッドＣ１、Ｃ３は、任意の透光性の材料で形成することができる。光導波路ＯＰＷは、例えば、有機材料、無機材料、または、無機ポリマーのような有機材料と無機材料とを含む混成材料によって構成することができる。有機材料として、ポリメチルメタクリレート（ＰＭＭＡ）などのアクリル系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、ポリエーテル系樹脂、およびエポキシ系樹脂などが例示され、無機材料として、石英ガラスやシリコンなどが例示される。
　第１ビルドアップ部１０の第１絶縁層１１は、例えば、エポキシ樹脂、フェノール樹脂などの絶縁樹脂を用いて形成することができる。絶縁層１１は、フッ素樹脂、液晶ポリマー（ＬＣＰ）、フッ化エチレン樹脂（ＰＴＦＥ）、ポリエステル樹脂（ＰＥ）、変性ポリイミド樹脂（ＭＰＩ）のうちのいずれかを含んでもよい。第２ビルドアップ部２０を構成する絶縁層２１、および、第３ビルドアップ部３０を構成する絶縁層３１は、絶縁層１１と同様に絶縁樹脂を用いて形成することができる。各絶縁層１１、２１、３１は、各ビルドアップ部内でそれぞれが同じ絶縁樹脂を含んでいてもよく、互いに異なる絶縁樹脂を含んでいてもよい。
　第１ビルドアップ部１０の第１絶縁層１１の厚さと、第２ビルドアップ部２０の第２絶縁層２１の厚さと、第３ビルドアップ部３０の第３絶縁層３１の厚さとは、それぞれ異なる。第１ビルドアップ部１０の第１絶縁層１１の厚さをＴ１と定義し、第２ビルドアップ部２０の第２絶縁層２１の厚さをＴ２と定義し、第３ビルドアップ部３０の第３絶縁層３１の厚さをＴ３と定義した場合、Ｔ１≠Ｔ２≠Ｔ３の関係を有する。また、第１ビルドアップ部１０の第１絶縁層１１の厚さＴ１を第２ビルドアップ部２０の第２絶縁層２１の厚さＴ２よりも小さくすることが望ましく、この場合Ｔ１＜Ｔ２の関係を有する。第１ビルドアップ部１０の第１絶縁層１１の厚さＴ１を第３ビルドアップ部３０の第３絶縁層３１の厚さＴ３よりも小さくすることが望ましく、この場合Ｔ１＜Ｔ３の関係を有する。第２ビルドアップ部２０の第２絶縁層２１の厚さＴ２を第３ビルドアップ部３０の第３絶縁層３１の厚さＴ３よりも小さくすることが望ましく、この場合Ｔ２＜Ｔ３の関係を有する。これにより、第１ビルドアップ部１０の第１絶縁層１１の厚さＴ１と第２ビルドアップ部２０の第２絶縁層２１の厚さＴ２と第３ビルドアップ部３０の第３絶縁層３１の厚さＴ３とが、Ｔ１＜Ｔ２＜Ｔ３、の関係を有することが望ましい。Ｔ１＜Ｔ２＜Ｔ３の関係を有することにより、配線基板における反りが抑制される。その結果、第１絶縁層１１での反りによる影響が抑制され、光導波路ＯＰＷでの反りの発生は抑制され、光導波路ＯＰＷと光学素子との光学結合において結合損失が引き起こされ難いと考えられる。第１ビルドアップ部１０においては、絶縁層１１の厚さＴ１は、厚さは限定されないが、例えば７～１５μｍ程度である。第２ビルドアップ部２０においては、絶縁層２１の厚さＴ２は、厚さは限定されないが、例えば１５～５０μｍ程度である。第３ビルドアップ部３０においては、絶縁層３１の厚さＴ３は、厚さは限定されないが、例えば３０～１００μｍ程度である。
　図１の例では、絶縁層１１、２１、３１のうち絶縁層１１、２１は芯材を含んでいないが、絶縁層３１は芯材を含んでいる。実施形態の配線基板では、絶縁層２１または絶縁層３１において、絶縁樹脂に芯材が含まれている。芯材としては、例えばガラス繊維やアラミド繊維からなる補強材が挙げられる。後述されるように、第１ビルドアップ部１０が微細配線である場合、絶縁層１１には、芯材として、ガラス繊維やアラミド繊維などからなる補強材を含まないことが好ましい場合がある。
　配線基板１を構成するビルドアップ部の第２ビルドアップ部２０に含まれる絶縁層２１、または、第３ビルドアップ部３０に含まれる絶縁層３１において、いずれかの絶縁層において絶縁樹脂内に芯材を含まれていることにより、配線基板１は強度が確保され、比較的反りが発生しにくい。言い換えると、３つのビルドアップ部の組み合わせにより、強度が確保され、比較的反りが発生しにくい。従来技術の配線基板では、ビルドアップ部に反りが発生した場合、光導波路には反りの影響により歪みが発生してしまう。発生した歪みにより、光導波路と光学部品との光学的光結合において、結合損失引き起こしてしまうと考えられる。実施形態の配線基板では、光導波路はビルドアップ部上に配置されている。そしてビルドアップ部は上述のように比較的反りが発生しにくい構造となっている。従って、その使用において配線基板が備える光導波路と光学部品との良好な光結合が実現される。なお、絶縁層１１、２１、３１には、シリカ（ＳｉＯ2）、アルミナ、またはムライトなどの微粒子からなる無機フィラー（図示せず）が含まれてもよい。
　導体層１２、２２、３２、および、ビア導体１３、２３、３３を構成する導体としては、銅、ニッケル、銀などが例示され、導体に銅もしくは銅を主材料とした金属材料を用いることが好ましい。図１に示される例では、導体層１２、２２、３２およびビア導体１３、２３、３３は単層で示されているが、導体層１２、２２、３２およびビア導体１３、２３、３３は、２層以上の多層構造で構成されていてもよい。例えば、導体層１２、２２、３２およびビア導体１３、２３、３３は、例えばスパッタリング膜層または無電解めっき膜層である金属膜層、および、例えば電解めっき膜層であるめっき膜層を含む２層構造を有する。
　ビア導体１３は、絶縁層１１を貫く貫通孔１１ａを金属である導電体で埋めることによって形成されている。ビア導体２３は、絶縁層２１を貫く貫通孔２１ａを金属である導電体で埋めることによって形成されている。ビア導体３３は、絶縁層３１を貫く貫通孔３１ａを金属である導電体で埋めることによって形成されている。図１の例では、ビア導体１３は、絶縁層１１の下側に設けられている導体層１２と一体的に形成されている。ビア導体２３は、絶縁層２１の下側に設けられている導体層２２と一体的に形成されている。ビア導体３３は、絶縁層３１の下側に設けられている導体層３２と一体的に形成されている。
　ビア導体１３、２３、３３形成用の貫通孔１１ａ、２１ａ、３１ａは、絶縁層１１、２１、３１のビア導体１３、２３、３３が形成される位置に穿孔される。穿孔方法としては、例えば、各絶縁層１１、２１、３１の下側の表面側からレーザ光を照射される。形成される貫通孔１１ａ、２１ａ、３１ａの径は、レーザ光の照射側で大きく、レーザ光の照射側と反対側（奥側）では小さくなる。したがって、貫通孔１１ａ、２１ａ、３１ａは、下側の径が大きく、上側の径が小さくなるように形成される。図１に示されるように、第１ビルドアップ部１０に含まれる各ビア導体１３、２３、３３は、いずれも、一方の面１Ｆから他方の面１Ｂに向かって縮径するテーパー形状に形成されている。なお、「縮径」は、単に、ビア導体１３の水平断面における外周上の最長の２点間の距離が小さくなることを意味している。
　第１ビルドアップ部１０を構成するビア導体１３の径と、第２ビルドアップ部２０を構成するビア導体２３の径と、第３ビルドアップ部３０を構成するビア導体３３の径とは異なっていてもよい。なお、「径」という文言が用いられているが、ビア導体１３、２３、３３の平面形状は、必ずしも円形に限定されない。ビア導体１３、２３、３３に関して用いられる用語「径」は、ビア導体が貫通する絶縁層の下面における、ビア導体の外周上の最長の２点間の距離を意味している。第１ビルドアップ部１０に含まれるビア導体１３の径の最大値をＶ１と定義し、第２ビルドアップ部２０に含まれるビア導体２３の径の最大値をＶ２と定義し、第３ビルドアップ部３０に含まれるビア導体３３の径の最大値をＶ３と定義した。Ｖ１、Ｖ２、およびＶ３は、Ｖ１≠Ｖ２≠Ｖ３の関係を有することが望ましい。さらには、Ｖ１、Ｖ２、およびＶ３は、Ｖ１＜Ｖ２＜Ｖ３の関係を有することがより望ましい。第１ビルドアップ部１０に含まれるビア導体１３の径の最大値Ｖ１は、特に限定されないが、３～２０μｍ程度である。第２ビルドアップ部２０に含まれるビア導体２３の径の最大値Ｖ２は、特に限定されないが、１０～６０μｍ程度である。第３ビルドアップ部３０に含まれるビア導体３３の径の最大値Ｖ３は、特に限定されないが、３０～１００μｍ程度である。
　第１ビルドアップ部１０に含まれる絶縁層１１の層数と、第２ビルドアップ部２０に含まれる絶縁層２１の層数と、第３ビルドアップ部３０に含まれる絶縁層３１の層数とは異なっていてもよい。第１ビルドアップ部１０に含まれる絶縁層１１の層数をＳ１と定義し、第２ビルドアップ部２０に含まれる絶縁層２１の層数をＳ２と定義し、第３ビルドアップ部３０に含まれる絶縁層３１の層数をＳ３と定義した。Ｓ１、Ｓ２、およびＳ２は、Ｓ１≠Ｓ２≠Ｓ３の関係を有することが望ましい。さらには、Ｓ１、Ｓ２、およびＳ２は、Ｓ１＞Ｓ２＞Ｓ３の関係を有することがより望ましい。第１ビルドアップ部１０に含まれる絶縁層１１の層数Ｓ１は、特に限定されないが、３層以上あることが望ましい。第２ビルドアップ部２０に含まれる絶縁層２１の層数Ｓ２は、特に限定されないが、２層以上あることが望ましい。第３ビルドアップ部３０に含まれる絶縁層３１の層数Ｓ３は、特に限定されないが、１層以上あることが望ましい。
　第１ビルドアップ部１０を構成する導体層１２に含まれる配線の配線幅と、第２ビルドアップ部２０を構成する導体層２２に含まれる配線の配線幅と、第３ビルドアップ部３０を構成する導体層３２に含まれる配線の配線幅とは異なっていてもよい。第１ビルドアップ部１０を構成する導体層１２に含まれる配線の配線幅の最小値と、第２ビルドアップ部２０を構成する導体層２２に含まれる配線の配線幅の最小値と、第３ビルドアップ部３０を構成する導体層３２に含まれる配線の配線幅の最小値とは異なっていてもよい。第１ビルドアップ部１０の導体層１２に含まれる配線の配線幅の最小値をＷ１と定義し、第２ビルドアップ部２０の導体層２２に含まれる配線の配線幅の最小値をＷ２と定義し、第３ビルドアップ部３０の導体層３２に含まれる配線の配線幅の最小値をＷ３と定義した。Ｗ１、Ｗ２およびＷ３は、Ｗ１≠Ｗ２≠Ｗ３、の関係を有してもよい。
　第１ビルドアップ部１０を構成する導体層１２に含まれる配線の配線間距離と、第２ビルドアップ部２０を構成する導体層２２に含まれる配線の配線間距離と、第３ビルドアップ部３０を構成する導体層３２に含まれる配線の配線間距離とは異なっていてもよい。第１ビルドアップ部１０の導体層１２に含まれる配線の配線間距離の最小値と、第２ビルドアップ部２０の導体層２２に含まれる配線の配線間距離の最小値と、第３ビルドアップ部３０の導体層３２に含まれる配線の配線間距離の最小値とは異なっていてもよい。第１ビルドアップ部１０の導体層１２に含まれる配線の配線間距離の最小値をＤ１と定義し、第２ビルドアップ部２０の導体層２２に含まれる配線の配線間距離の最小値をＤ２と定義し、第３ビルドアップ部３０の導体層３２に含まれる配線の配線間距離の最小値をＤ３と定義した。Ｄ１、Ｄ２、およびＤ３は、Ｄ１≠Ｄ２≠Ｄ３、の関係を有してもよい。
　配線基板１の導体層１２のパターン幅およびパターン間距離は、比較的小さくすることができ、高密度配線である配線（第１配線）ＦＷとすることができる。配線ＦＷは配線基板１を構成する配線において、最も小さい配線幅および最も小さい配線間距離とすることができる。図１の例では、第１ビルドアップ部１０に含まれる複数の導体層１２のうち、３層の導体層１２が高密度配線である配線ＦＷを備えている。なお、第１ビルドアップ部１０が有する配線ＦＷを備える導体層１２の層数は限定されない。
　第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線幅Ｗ１は、第２ビルドアップ部２０内の導体層２２（第２導体層２２）配線の配線幅の最小値Ｗ２よりも小さい。第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線幅Ｗ１は、第３ビルドアップ部３０内の導体層３２（第３導体層３２）に含まれる配線の配線幅の最小値Ｗ３よりも小さい。なお、第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線幅Ｗ１は、第２ビルドアップ部２０内の導体層２２（第２導体層２２）配線の配線幅の最小値Ｗ２および第３ビルドアップ部２０内の導体層３２（第３導体層３２）配線の配線幅の最小値Ｗ３よりも小さい。配線ＦＷの配線幅の最小値Ｗ１は、特に限定されないが、３μｍ以下であることが好ましい。
　第２ビルドアップ部２０の導体層２２に含まれる配線の配線幅の最小値Ｗ２は、第３ビルドアップ部３０の導体層３２に含まれる配線の配線幅の最小値Ｗ３よりも小さい。導体層１２に含まれる配線の配線幅の最小値Ｗ１、導体層２２に含まれる配線の配線幅の最小値Ｗ２、導体層３２に含まれる配線の配線幅の最小値Ｗ３との間で、Ｗ１＜Ｗ２＜Ｗ３、の関係を有してもよい。Ｗ１＜Ｗ２＜Ｗ３の関係を有することにより、配線基板における強度が確保され、反りが抑制される。その結果、第１絶縁層１１での反りによる影響が抑制され、光導波路ＯＰＷでの反りの発生は抑制され、光導波路ＯＰＷと光学素子との光学結合において結合損失が引き起こされ難いと考えられる。
　例えば、導体層２２に含まれる配線の配線幅Ｗ２は４～１０μｍ程度である。例えば、導体層３２に含まれる配線の配線幅Ｗ３は１５～５０μｍ程度である。
　第１ビルドアップ部１０を構成する導体層１２に含まれる配線の厚さと、第２ビルドアップ部２０を構成する導体層２２に含まれる配線の厚さと、第３ビルドアップ部３０を構成する導体層３２に含まれる配線の厚さとは異なっていてもよい。第１ビルドアップ部１０を構成する導体層１２に含まれる配線の厚さをＨ１と定義し、第２ビルドアップ部２０を構成する導体層２２に含まれる配線の厚さをＨ２と定義し、第３ビルドアップ部３０を構成する導体層３２に含まれる配線の厚さをＨ３と定義した。Ｈ１、Ｈ２、およびＨ３は、Ｈ１≠Ｈ２≠Ｈ３、の関係を有してもよい。さらに、Ｈ１、Ｈ２、およびＨ３は、Ｈ１＜Ｈ２＜Ｈ３、の関係を有してもよい。特に限定されないが、導体層１２の厚さＨ１は、３～５μｍ程度であり、導体層２２の厚さＨ２は、５～１５μｍ程度であり、導体層３２の厚さＨ３は、１５～３０μｍ程度である。なお、各ビルドアップ部における配線幅と配線の厚さに関して、Ｗ１＜Ｗ２＜Ｗ３、かつ、Ｈ１＜Ｈ２＜Ｈ３の関係を有してもよい。
　第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線間距離Ｄ１は、第２ビルドアップ部２０内の導体層２２（第２導体層２２）の配線の配線間距離の最小値Ｄ２よりも小さい。第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線間距離Ｄ１は、第３ビルドアップ部３０内の導体層３２（第３導体層３２）の配線間距離の最小値Ｄ３よりも、小さい。なお、第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線間距離Ｄ１は、第２ビルドアップ部２０内の導体層２２（第２導体層２２）の配線の配線間距離の最小値Ｄ２および第３ビルドアップ部３０内の導体層３２（第３導体層３２）の配線間距離の最小値Ｄ３よりも小さい。配線ＦＷの配線幅の配線間の間隔の最小値Ｄ１は、特に限定されないが、３μｍ以下であることが好ましい。第１ビルドアップ部１０が比較的微細な配線ＦＷを有することで、第１ビルドアップ部１０内の配線によって搬送される電気信号に対応した、より適切な特性を有する配線が提供される場合がある。
　また、第２ビルドアップ部２０の導体層２２に含まれる配線の配線間距離の最小値Ｄ２は第３ビルドアップ部３０の導体層３２に含まれる配線の配線間距離の最小値Ｄ３よりも小さい。第１ビルドアップ部１０に含まれる配線（第１配線）ＦＷの配線間距離Ｄ１、第２ビルドアップ部２０の導体層２２に含まれる配線の配線間距離の最小値Ｄ２、第３ビルドアップ部３０の導体層３２に含まれる配線の配線間距離の最小値Ｄ３との間でＤ１＜Ｄ２＜Ｄ３の関係を有してもよい。Ｄ１＜Ｄ２＜Ｄ３の関係を有することにより、配線基板における強度が確保され、反りが抑制される。その結果、第１絶縁層１１での反りによる影響が抑制され、光導波路ＯＰＷでの反りの発生は抑制され、光導波路ＯＰＷと光学素子との光学結合において結合損失が引き起こされ難いと考えられる。
　導体層２２の配線の、配線間の間隔Ｄ２は６～１５μｍ程度である。導体層３２の配線間の間隔Ｄ３は１５～５０μｍ程度である。
　なお、ビルドアップ部における配線幅と配線間距離の関係は、Ｗ１＜Ｗ２＜Ｗ３、かつ、Ｄ１＜Ｄ２＜Ｄ３の関係を有してもよい。
　続いて、図２Ａ～図２Ｎを参照して、図１に示される配線基板１が製造される場合を例に、実施形態の配線基板の製造方法が説明される。なお、以下に説明される製造方法において形成される各構成要素は、特に異なる記載が無い限り、図１の配線基板１の説明において対応する構成要素の材料として例示された材料を用いて形成される。なお、以降の図２Ａ～図２Ｋを参照した配線基板１の製造の説明においては、支持基板ＳＰのコア材ＧＳに近い側は「下」または「下側」と称され、支持基板ＳＰから遠い側は「上」または「上側」と称される。したがって、配線基板１を構成する各要素における支持基板ＳＰ側を向く面は「下面」と称され、支持基板ＳＰと反対側と向く面は「上面」とも称される。
　配線基板１は、支持基板ＳＰ上に第１ビルドアップ部１０を製造し、第１ビルドアップ部１０上に第２ビルドアップ部２０、および第２ビルドアップ部２０上に第３ビルドアップ部３０を製造することによって形成される（図１参照）。
　なお、以下、参照される図２Ａ～図２Ｎのうち図２Ａ～図２Ｇにおいては、各導体層は、各導体層の構成要素である金属膜層および電解めっき膜層が分かれて２層に描かれているが、図２Ｈ～図２Ｎにおいては、各導体層は図１同様に単層で描かれている。
　先ず、図２Ａに示されるように、表面の平坦性が良好な支持基板ＳＰが用意される。支持基板ＳＰは、出発材料であるコア材ＧＳを用いて形成される。例えば、コア材ＧＳには、ガラス基板を用いることができる。支持基板ＳＰでは、コア材ＧＳの両側の表面上に第１金属膜層ＭＬ１が形成される。さらに第１金属膜層ＭＬ１上に接着層ＡＬが形成され、接着層ＡＬ上には第２金属膜層ＭＬ２が形成されている。これにより、コア材ＧＳ上には、第１金属膜層ＭＬ１、接着層ＡＬ、第２金属膜層ＭＬ２の３層構造が形成される。第１金属膜層ＭＬ１および第２金属膜層ＭＬ２は、例えば、無電解めっきまたはスパッタリングなどによって形成される金属膜層として形成される。第１金属膜層ＭＬ１および第２金属膜層ＭＬ２は、図２Ａでは、単層で描かれているが、２層以上の複数層としてもよい。例えば、第１金属膜層ＭＬ１および第２金属膜層ＭＬ２には、チタン層および銅層により形成されてもよく、これにより、金属膜層は２層構造を有する。接着層ＡＬには、材質を特に限定されないが、例えば、光照射により着脱が可能なアゾベンゼン系高分子接着剤を用いられてもよい。
　次いで、図２Ｂに示されるように、支持基板ＳＰ上に、複数の導体パッド１２ｐを有する導体層１２が形成される。支持基板ＳＰに接する導体層１２の形成においては、例えば、金属膜層ＭＬ２上にめっきレジストが形成される。めっきレジストには、導体パッド１２ｐのパターンの形成に応じたマスクを用いて、フォトリソグラフィ技術により、パターンの開口が形成される。次いで、パターンの開口には、金属膜層ＭＬ２をシード層とする電解めっきにより、めっき膜層が形成される。めっき膜層の形成後、めっきレジストが除去され、図２Ｂに示される状態が形成される。
　次いで、図２Ｃに示されるように、導体層１２を覆う絶縁層１１が形成される。絶縁層１１としては、熱硬化性樹脂や光硬化性樹脂を用いることができ、例えば、エポキシ樹脂、フェノール樹脂などの絶縁樹脂が用いられる。フッ素樹脂、液晶ポリマー（ＬＣＰ）、フッ化エチレン樹脂（ＰＴＦＥ）、ポリエステル樹脂（ＰＥ）、変性ポリイミド樹脂（ＭＰＩ）が用いられてもよい。フィルム状に成形されたこれらの樹脂を熱圧着することにより絶縁層１１が形成される。次いで、絶縁層１１におけるビア導体１３（図１参照）の形成位置に、例えば炭酸ガスレーザ光やエキシマレーザ光等の照射によって貫通孔１１ａが形成される。レーザ光は絶縁層１１の上側から照射される。形成される貫通孔１１ａは、図示において上側から下側に向かって、その径が縮小するように形成される。
　図示されていないが、炭酸ガスレーザ光等のレーザの照射による貫通孔１１ａの形成は、絶縁層１１の表面をポリエチレンテレフタレート（ＰＥＴ）フィルム等の保護膜で覆うことにより保護しながら、レーザを照射することにより行われる。保護膜および絶縁層１１を貫く貫通孔１１ａが形成される。また、貫通孔１１ａの形成後に、貫通孔１１の底に発生している加工変性物を除去するデスミア処理が行われてもよい。デスミア処理は好ましくは、プラズマガスを用いたドライデスミア処理である。デスミア処理もまた、絶縁層１１の表面にポリエチレンテレフタレート（ＰＥＴ）フィルム等の保護膜が形成された状態で、絶縁層１１の表面を保護しながら行われてもよい。
　なお、図２Ｃ、並びに以下で参照する図２Ｄ～図２Ｊでは、支持基板ＳＰの一方の表面上に形成される積層体が示されており、反対側の表面に形成される積層体の図示は省略されている。しかしながら、反対側の表面にも、同様の態様および同様の数の積層体や、または一方の表面上とは異なる態様および数の導体層および絶縁層が形成されてもよく、そのような導体層および絶縁層が形成されなくてもよい。
　次いで、図２Ｄに示されるように、配線ＦＷを有する、金属膜層１２１および電解めっき膜層１２２からなる２層構造を有する導体層１２が形成される。また、貫通孔１１ａの内部が電解めっき膜層１２２を構成する導体で完全に充填されることにより、ビア導体１３が形成される。金属膜層１２１は、貫通孔１１ａの内壁および絶縁層１１の表面上への無電解めっきまたはスパッタリングなどによって形成される。なお、貫通孔１１ａの形成時および／またはデスミア処理時において絶縁層１１の表面に保護膜が設けられている場合があり、保護膜は、金属膜層１２１の形成前に、除去されることが好ましい。金属膜層１２１上に、導体層１２に含まれる導体パターンに応じた開口Ｒ１１を有するめっきレジストが設けられる。めっきレジストの開口には、金属膜層１２１を給電層とした電解めっきにより、電解めっき膜層１２２が形成される。次いで、めっきレジストが除去された後、金属膜層１２１のうちの電解めっき膜層１２２に覆われていない部分がエッチングなどで除去され、図２Ｄに示された状態となる。
　次いで、図２Ｅに示されるように、上述の絶縁層１１、導体層１２およびビア導体１３の形成方法と同様の方法で、所望の層数の絶縁層１１および所望の層数の導体層１２、並びに、各絶縁層１１を貫通するビア導体１３が形成される。
　次いで、図２Ｆに示されるように、導体層１２の上側に、第１ビルドアップ部１０の絶縁層１１、導体層１２、およびビア導体１３のうちの、最外の絶縁層１１、導体層１２、およびビア導体１３が形成される。複数の第１絶縁層１１、第１導体層１２、および第１ビア導体１３を有する第１ビルドアップ部１０の形成が完了する。
　次いで、図２Ｇに示されるように、第１ビルドアップ部１０の上側に絶縁層２１が形成されその後、ビア導体１３の形成場所に対応する位置の絶縁層２１に、レーザ加工によってビア導体２３形成用の貫通孔２１ａが形成される。次いで、導体層２２が、貫通孔２１ａを充填するビア導体２３と同時に、例えば上述された導体層１２およびビア導体１３の形成方法と同様のセミアディティブ法などの任意の導体パターンの形成方法を用いて形成される。
　次いで、図２Ｈに示されるように、上述された絶縁層２１、導体層２２、およびビア導体２３を形成する工程を繰り返すことにより、所望の層数の絶縁層２１および導体層２２、ならびに、各絶縁層２１を貫通するビア導体２３が形成される。第１ビルドアップ部１０上への第２ビルドアップ部２０の形成が完了する。なお、第１ビルドアップ部１０および第２ビルドアップ部２０の形成においては、第１絶縁層１１の厚さと第２絶縁層２１の厚さとが異なるように形成される。具体的には、第２絶縁層２１は第１絶縁層１１の厚さよりも大きい厚さを有するように形成される場合がある。絶縁層２１を形成する絶縁樹脂として、ガラス繊維で構成される補強材（芯材）に含侵された絶縁樹脂を含むプリプレグが用いられる場合がある。また、第１ビルドアップ部１０および第２ビルドアップ部２０の形成においては、第１導体層１２における配線ＦＷの配線幅の最小値が第２導体層２２における配線の配線幅の最小値と異なり、第１導体層１２における配線ＦＷの配線間隔の最小値が第２導体層２２における配線の配線間隔の最小値と異なるように形成される。具体的には、第１ビルドアップ部１０および第２ビルドアップ部２０の形成においては、第１導体層１２における配線ＦＷの配線幅の最小値が第２導体層２２における配線の配線幅の最小値より小さく、第１導体層１２における配線ＦＷの配線間隔の最小値が第２導体層２２における配線の配線間隔の最小値よりも小さいように形成される場合がある。
　次いで、図２Ｉに示されるように、第２ビルドアップ部２０の最外の絶縁層２１および導体層２２の上に、さらに、絶縁層３１、導体層３２、および絶縁層３１を貫通する貫通孔３１ａを充填するビア導体３３が、形成される。絶縁層３１、導体層３２、およびビア導体３３は、絶縁層２１、導体層２２およびビア導体２３の形成方法と同様の方法で、形成される。絶縁層３１を形成する絶縁樹脂として、ガラス繊維で構成される補強材（芯材）に含侵されたエポキシ樹脂やＢＴ樹脂などの絶縁樹脂を含むプリプレグを用いることができる。図示されるように、２層の絶縁層３１および２層の導体層３２を含む第３ビルドアップ部３０が形成される。なお、第３ビルドアップ部３０の形成においては、第３絶縁層３１は、第３絶縁層３１の厚さと第２絶縁層２１の厚さとが異なるように形成される。具体的には、第３絶縁層３１は第２絶縁層２１の厚さよりも大きい厚さを有するように形成される場合がある。また、第３ビルドアップ部３０の形成においては、第３導体層３２における配線の配線幅の最小値が第２導体層２２における配線の配線幅の最小値と異なり、第３導体層３２における配線の配線間隔の最小値が第２導体層２２における配線の配線間隔の最小値と異なるように形成される場合がある。具体的には、第３ビルドアップ部３０の形成においては、第３導体層３２における配線の配線幅の最小値が第２導体層２２における配線の配線幅の最小値より大きく、第３導体層３２における配線の配線間隔の最小値が第２導体層２２における配線の配線間隔の最小値よりも大きいように形成される場合がある。
　続いて、ソルダーレジスト層ＳＲ２が、絶縁層３１および導体層３２の表面上への感光性のエポキシ樹脂やポリイミド樹脂層の形成によって形成される。そして、フォトリソグラフィ技術により、導体パッド３２ｐを露出させる開口ＳＲ２ａが形成される。
　次いで、図２Ｊに示されるように、支持基板ＳＰが取り外される。導体パッド１２ｐ下の第２金属膜層ＭＬ２の下面が露出する。支持基板ＳＰの取り外しにおいては、接着層ＡＬに例えばレーザ光が照射され軟化された後、支持基板ＳＰの第２金属膜層ＭＬ２が剥離される。
　続いて、第２金属膜層ＭＬ２がエッチングにより除去される。第２金属膜層ＭＬ２の除去により露出する第１ビルドアップ部１０の第１面１０Ｆへの感光性のエポキシ樹脂やポリイミド樹脂層の形成によってソルダーレジスト層ＳＲ１が形成される。ソルダーレジスト層ＳＲ１には、フォトリソグラフィ技術により、導体パッド１２ｐを露出させる開口ＳＲ１ａが形成される。図２Ｋに示される状態が完成する。
　次いで、図２Ｌ～図２Ｎを参照して、配線基板を構成するビルドアップ部上への光導波路ＯＰＷの形成について説明される。図２Ｌ～図２Ｎには、図２Ｋにおいて一点鎖線で囲われている領域Ｌに対応する部分が拡大され、上下が反転されて示されている。なお、図２Ｌ～図２Ｎを参照した光導波路ＯＰＷの形成についての説明においては、光導波路ＯＰＷを構成する要素における、ソルダーレジスト層ＳＲ１に近い側は「下」または「下側」と称され、ソルダーレジスト層ＳＲ１から遠い側は「上」または「上側」と称される。
　先ず、図２Ｌに示されるように、ソルダーレジスト層ＳＲ１の表面上に下部クラッドＣ１が形成され、コアＣ２が下部クラッドＣ１上に形成される。下部クラッドＣ１は、例えば、フィルム状に成形された下部クラッドＣ１の構成材料をソルダーレジスト層ＳＲ１に熱圧着することによって形成される。例えばＰＭＭＡのような、下部クラッドＣ１の構成材料が、フィルム状に成形されて熱圧着される。
　続いて、コアＣ２が、例えば、フォトリソグラフィ技術を用いて形成される。例えば、下部クラッドＣ１の上面の全面に、感光性を有していて、例えばＰＭＭＡのようなコアＣ２の構成材料からなる層が形成される。一例として、コアＣ２の構成材料が下部クラッドＣ１の上面の全面に塗布されて、コアＣ２の構成材料からなる膜が形成される。また、コアＣ２の構成材料がフィルム状に成形されて下部クラッドＣ１の表面に熱圧着されてもよい。そして、形成されるコアＣ２の形状に応じたマスクを通して露光し、現像することによって、コアＣ２の構成材料からなる層がパターニングされる。所望のパターンのコアＣ２が形成される。
　次いで、図２Ｍに示されるように、上部クラッドＣ３が、コアＣ２および下部クラッドＣ１上に形成される。例えば、下部クラッドＣ１の形成と同様に、ＰＭＭＡのような上部クラッドＣ３の構成材料をフィルム状に成形し、熱圧着させて、上部クラッドＣ３の構成材料からなる膜が形成される。上部クラッドＣ３が下部クラッドＣ１と一体化するか少なくとも密着することによって、コアＣ２を囲む上部クラッドＣ３が形成される。これにより、導波路の一端に平面視においてコアが露出する部分を有し、他端の端面にコアが露出する形態である導波路が配線基板に配置される。なお、導波路は、図２Ｍに示される形態以外であってもよく、例えば、導波路の両端に平面視においてコアが露出する部分を有するものでもよいし、導波路の両端の端面にコアが露出するものであってもよい。
　次いで、図２Ｎに示されるように、上部クラッドＣ３においてコアＣ２の一部を覆っている部分が除去される。上部クラッドＣ３の除去される部分は、一例として、フォトリソグラフィ技術を用いて除去される。上部クラッドＣ３の除去される部分は、レーザ加工によって除去されてもよく、除去方法は、これらの方法に限定されない。上述の上部クラッドＣ３の形成において、コアＣ２の露出部Ｃ２ａが覆われないように、上部クラッドＣ３の構成材料であるフィルムが熱圧着されてもよい。上部クラッドＣ３の一部が除去されることで上部クラッド非形成領域Ａ１と上部クラッド形成領域Ａ２が設けられ、上部クラッド非形成領域Ａ１にコアＣ２の露出部Ｃ２ａが露出する。第１ビルドアップ部１０上への光導波路ＯＰＷの形成が完了し、配線基板１の形成が完了する。
　実施形態の一例として、第１絶縁層１１の厚さＴ１は、８μｍであり、第２絶縁層２１の厚さＴ２は、１７μｍであり、第３絶縁層３１の厚さＴ３は３５μｍであり、第１導体層１２の配線の厚みＨ１は、４μｍであり、第１導体層１２の配線の配線幅の最小値Ｗ１は、３μｍであり、第１導体層１２の配線の配線間隔の最小値Ｄ１は、３μｍであり、第２導体層２２の配線の厚みＨ２は、７μｍであり、第２導体層２２の配線の配線幅の最小値Ｗ２は、７μｍであり、第２導体層２２の配線の配線間隔の最小値Ｄ２は、１０μｍであり、第３導体層３２の配線の厚みＨ３は、２０μｍであり、第３導体層３２の配線の配線幅の最小値Ｗ３は、２０μｍであり、第３導体層３２の配線の配線間隔の最小値Ｄ３は、２０μｍである。また、一例として、ビア導体１３の径の最大値Ｖ１は、１０μｍであり、ビア導体２３の径の最大値Ｖ２は、２０μｍであり、ビア導体３３の径の最大値Ｖ３は、４０μｍである。一例として、第１ビルドアップ部１０の層数Ｓ１は、５層であり、第２ビルドアップ部２０の層数Ｓ２は、４層であり、第３ビルドアップ部３０の層数Ｓ３は、２層である。一例として、下部クラッドＣ１の厚さが３０μｍ、上部クラッドＣ３の厚さが、２０μｍ、コアＣ２の厚さが、５μｍである。また、光導波路ＯＰＷのコアＣ２の平面形状は矩形であり、一例として、コアＣ２の幅が、５μｍ、コアＣ２の配置ピッチが、５μｍ、コアＣ２の露出部Ｃ２ａの長さが、２０００μｍである。
　本発明の実施形態によれば、光導波路に接続され得る接続材（例えば、光素子や光インターポーザー）が備える受光又は発光部（導光部）と、光導波路が備えるコア部との厚さ方向での位置合わせが容易な光導波路が提供され得る。
　　１　　　　　　　　配線基板
　　１０　　　　　　　第１ビルドアップ部
　　２０　　　　　　　第２ビルドアップ部
　　３０　　　　　　　第３ビルドアップ部
　　１１　　　　　　　絶縁層（第１絶縁層）
　　２１　　　　　　　絶縁層（第２絶縁層）
　　３１　　　　　　　絶縁層（第３絶縁層）
　　１２　　　　　　　導体層（第１導体層）
　　２２　　　　　　　導体層（第２導体層）
　　３２　　　　　　　導体層（第３導体層）
　　１３　　　　　　　ビア導体（第１ビア導体）
　　２３　　　　　　　ビア導体（第２ビア導体）
　　３３　　　　　　　ビア導体（第３ビア導体）
　　１２ｐ、３２ｐ　　導体パッド
　　Ｃ１　　　　　　　下部クラッド
　　Ｃ２　　　　　　　コア
　　Ｃ３　　　　　　　上部クラッド
　　ＯＰＷ　　　　　　光導波路
　　ＯＰＤ　　　　　　部品（光素子）
　　Ａ１　　　　　　　上部クラッド非形成領域
　　Ａ２　　　　　　　上部クラッド形成領域
　　ＦＷ　　　　　　　配線
　　ＳＰ　　　　　　　支持基板

Claims (9)

  1. 複数層の導体層および複数層の絶縁層であり、前記複数層の導体層を層間接続するビア導体を有するビルドアップ部と、前記ビルドアップ部上に配置される光導波路と、を含む配線基板であって、
    前記ビルドアップ部は、第１ビルドアップ部と第２ビルドアップ部と第３ビルドアップ部とからなり、
    前記第１ビルドアップ部は、複数層の第１導体層および複数層の第１絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、
    前記第２ビルドアップ部は、複数層の第２導体層および複数層の第２絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、前記第１ビルドアップ部の前記第２面側に形成され、
    前記第２導体層と前記第１導体層とは電気接続されており、
    前記第３ビルドアップ部は、複数層の第３導体層および複数層の第３絶縁層を含み、第１面および前記第１面と反対側の第２面を有し、前記第２ビルドアップ部の前記第２面側に形成され、
    前記第３導体層と前記第２導体層とは電気接続されており、
    前記光導波路は、第１ビルドアップ部の第１面上に形成され、前記第１絶縁層の厚さ（Ｔ１）、前記第２絶縁層の厚さ（Ｔ２）、および、前記第３絶縁層の厚さ（Ｔ３）は、下記式（１）を満たしていて、
    前記第２絶縁層または前記第３絶縁層が芯材を含んでいる。
    Ｔ１≠Ｔ２≠Ｔ３ ・・・（１）
  2. 請求項１記載の配線基板であって、前記第１ビルドアップ部の前記第１面は前記第１導体層である部品実装パッドを含んでいる。
  3. 請求項１記載の配線基板であって、前記第２絶縁層および前記第３絶縁層が芯材を含んでいる。
  4. 請求項１記載の配線基板であって、前記芯材がガラス繊維である。
  5. 請求項１記載の配線基板であって、前記第１絶縁層の厚さ（Ｔ１）、前記第２絶縁層の厚さ（Ｔ２）、および前記第３絶縁層の厚さ（Ｔ３）は、下記式（２）の関係を満たしている。
    Ｔ１＜Ｔ２＜Ｔ３ ・・・（２）
  6. 請求項１記載の配線基板であって、前記第１導体層に含まれる配線の配線幅の最小値（Ｗ１）、前記第２導体層に含まれる配線の配線幅の最小値（Ｗ２）、および、前記第３導体層に含まれる配線の配線幅の最小値（Ｗ３）は、下記式（３）の関係を満たしている。
    Ｗ１≠Ｗ２≠Ｗ３ ・・・（３）
  7. 請求項６記載の配線基板であって、前記第１導体層に含まれる配線の配線幅の最小値（Ｗ１）、前記第２導体層に含まれる配線の配線幅の最小値（Ｗ２）、および、前記第３導体層に含まれる配線の配線幅の最小値（Ｗ３）は、下記式（４）の関係を満たしている。
    Ｗ１＜Ｗ２＜Ｗ３ ・・・（４）
  8. 請求項７記載の配線基板であって、前記第１導体層に含まれる配線の配線幅の最小値（Ｗ１）は３μｍ以下である。
  9. 請求項１記載の配線基板であって
    前記光導波路は、上部クラッド、コア、下部クラッドからなり、
    前記コアは前記上部クラッドと前記下部クラッドとの間に配置され、
    前記光導波路は、上部クラッド非形成領域と上部クラッド形成領域からなり、
    前記下部クラッドは、コア形成面とコア非形成面からなり、前記コア非形成面が前記第１ビルドアップ部の前記第１面を向くように配置されており、
    前記上部クラッド非形成領域では前記コアの上面が露出し、
    前記上部クラッド形成領域では前記コアの上面は前記上部クラッドに被覆されている。
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