WO2025192202A1 - 半導体装置 - Google Patents

半導体装置

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WO2025192202A1
WO2025192202A1 PCT/JP2025/005551 JP2025005551W WO2025192202A1 WO 2025192202 A1 WO2025192202 A1 WO 2025192202A1 JP 2025005551 W JP2025005551 W JP 2025005551W WO 2025192202 A1 WO2025192202 A1 WO 2025192202A1
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WO
WIPO (PCT)
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pole
semiconductor device
conductive layer
electrically connected
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/005551
Other languages
English (en)
French (fr)
Inventor
達也 宮▲崎▼
敏和 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • the semiconductor device disclosed in this document comprises a terminal, a semiconductor element connected in series to the terminal, a snubber circuit directly connected to the terminal and connected in parallel to the semiconductor element, and a sealing body that covers the semiconductor element and snubber circuit.
  • the snubber circuit includes a resistor and a capacitor connected in series to the resistor.
  • An object of the present disclosure is to provide an improved semiconductor device compared to conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device including a protection element that can more accurately grasp the current flowing through the semiconductor element.
  • the semiconductor device comprises a first power terminal, a first semiconductor element and a protection element connected in parallel to the first power terminal, a second power terminal connected in series to the protection element, and a first detection terminal and a second detection terminal.
  • the first semiconductor element and the protection element are each connected in series to the first power terminal.
  • the first detection terminal and the second detection terminal are each electrically connected to the protection element.
  • the protection element includes a resistor.
  • the protection element has a first pole and a second pole of opposite polarities. The first pole is electrically connected to the first detection terminal.
  • the second pole is electrically connected to the second detection terminal.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure, seen through a sealing resin.
  • FIG. 2 is a plan view of the semiconductor device shown in FIG. 1, further showing the second power terminal, the first conductive member, and a plurality of capacitors.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 4 is a right side view of the semiconductor device shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a partially enlarged perspective view of the semiconductor device shown in FIG. 1, seen through the sealing resin.
  • FIG. 10 is a circuit diagram of the semiconductor device shown in FIG.
  • FIG. 11 is a plan view of the semiconductor device according to the second embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 13 is a partially enlarged perspective view of the semiconductor device shown in FIG. 11, seen through the sealing resin.
  • FIG. 14 is a circuit diagram of the semiconductor device shown in FIG.
  • FIG. 15 is a plan view of the semiconductor device according to the third embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG. FIG.
  • FIG. 17 is a partially enlarged perspective view of the semiconductor device shown in FIG. 15, seen through the sealing resin.
  • FIG. 18 is a circuit diagram of the semiconductor device shown in FIG.
  • FIG. 19 is a plan view of the semiconductor device according to the fourth embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 20 is a partially enlarged perspective view of the semiconductor device shown in FIG. 19, seen through the sealing resin.
  • the semiconductor device A10 includes two substrates 10, a first conductive layer 11, a second conductive layer 12, intermediate wiring 13, a first detection terminal 14, a second detection terminal 15, a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a first conductive member 34, a plurality of second conductive members 35, a protective element 40, and a sealing resin 50.
  • the semiconductor device A10 further includes a first wire 16, a second wire 17, a first power terminal 31, a second power terminal 32, a third power terminal 33, and first to fourth signal terminals 61 to 64.
  • FIG. 1 shows the sealing resin 50 in a see-through manner.
  • FIG. 1 The see-through sealing resin 50 in FIG. 1 is indicated by an imaginary line (double-dashed line).
  • Fig. 2 shows the second power terminal 32, the first conductive member 34, and the plurality of capacitors 42 (described in detail later) in a more transparent manner than Fig. 1.
  • the second power terminal 32, the first conductive member 34, the plurality of capacitors 42, and the sealing resin 50 that are transparent in Fig. 2 are each shown by imaginary lines.
  • first direction z the normal direction to the first mounting surface 111 of the first conductive layer 11 (described later) will be referred to as the "first direction z.”
  • second direction x The direction perpendicular to the first direction z
  • third direction y The direction perpendicular to both the first direction z and the second direction x.
  • the semiconductor device A10 converts DC power input to the first power terminal 31 and the second power terminal 32 into AC power using a plurality of first semiconductor elements 21 and a plurality of second semiconductor elements 22.
  • the converted AC power is input to a power supply target such as a motor from the third power terminal 33.
  • the semiconductor device A10 forms part of a power conversion circuit such as an inverter.
  • each of the two substrates 10 is made of a DBC (Direct Bonded Copper) substrate.
  • each of the two substrates 10 may be made of a substrate formed by active metal brazing (AMB).
  • AMB active metal brazing
  • each of the two substrates 10 includes an insulating layer 101, a support layer 102, and a heat dissipation layer 103.
  • the two substrates 10 are covered with sealing resin 50, except for a portion of the heat dissipation layer 103.
  • the insulating layer 101 includes a portion located between the support layer 102 and the heat dissipation layer 103 in the first direction z.
  • the insulating layer 101 is made of a material with relatively high thermal conductivity.
  • the insulating layer 101 is made of ceramics containing aluminum nitride (AlN).
  • AlN aluminum nitride
  • the support layer 102 is located between the insulating layer 101 and either the first conductive layer 11 or the second conductive layer 12 in the first direction z.
  • the support layer 102 contains copper (Cu). When viewed in the first direction z, the support layer 102 is surrounded by the periphery of the insulating layer 101.
  • the heat dissipation layer 103 is located on the opposite side of the insulating layer 101 from the support layer 102 in the first direction z. As shown in Figure 3, the heat dissipation layer 103 is exposed from the sealing resin 50. When the semiconductor device A10 is in use, a heat sink (not shown) is bonded to the heat dissipation layer 103. The heat dissipation layer 103 contains copper. When viewed in the first direction z, the heat dissipation layer 103 is surrounded by the periphery of the insulating layer 101.
  • the first conductive layer 11 and the second conductive layer 12 are individually bonded to the support layer 102 of each of the two substrates 10 via solder or the like.
  • the first conductive layer 11 and the second conductive layer 12 contain copper.
  • the second conductive layer 12 is spaced apart from the first conductive layer 11 in the second direction x.
  • the first conductive layer 11 has a first mounting surface 111 and a recess 112.
  • the first mounting surface 111 faces the opposite side of the first conductive layer 11 in the first direction z from the side on which the two substrates 10 are located.
  • the recess 112 is recessed in the first direction z from the first mounting surface 111.
  • the recess 112 extends in the third direction y.
  • the recess 112 penetrates in the third direction y.
  • the second conductive layer 12 has a second mounting surface 121.
  • the second mounting surface 121 faces the same side as the first mounting surface 111 of the first conductive layer 11 in the first direction z.
  • the intermediate wiring 13 is mounted on one side of the first conductive layer 11 in the first direction z. A portion of the intermediate wiring 13 is housed in a recess 112 in the first conductive layer 11. The intermediate wiring 13 is covered with a sealing resin 50.
  • the intermediate wiring 13 has an insulating portion 131, a wiring portion 132, and a joint portion 133.
  • the insulating portion 131 is mounted on the first conductive layer 11 and is housed in the recess 112 of the first conductive layer 11.
  • the insulating portion 131 is made of ceramics, for example.
  • the insulating portion 131 may be made of an insulating resin sheet.
  • the bonding portion 133 is located on the side facing the surface that defines the recess 112 of the first conductive layer 11, relative to the insulating portion 131 in the first direction z.
  • the bonding portion 133 is housed in the recess 112.
  • the bonding portion 133 is bonded to the insulating portion 131.
  • the bonding portion 133 contains copper.
  • the bonding portion 133 is bonded to the surface that defines the recess 112 via a bonding layer 29.
  • the bonding layer 29 is a conductor.
  • the bonding layer 29 is, for example, solder.
  • the bonding layer 29 may be a sintered body of metal particles.
  • the metal particles contain silver (Ag).
  • the wiring portion 132 is located on the opposite side of the bonding portion 133 and the first conductive layer 11 in the first direction z, with the insulating portion 131 sandwiched therebetween.
  • the wiring portion 132 includes a first portion 132A and a second portion 132B.
  • the first portion 132A is bonded to the insulating portion 131.
  • the first portion 132A is housed in the recess 112 of the first conductive layer 11.
  • the first portion 132A contains copper.
  • the second portion 132B is electrically conductive to the first portion 132A.
  • the second portion 132B is located on the opposite side of the insulating portion 131 from the first portion 132A in the first direction z.
  • the second portion 132B is conductively bonded to the first portion 132A via the bonding layer 29.
  • the second portion 132B protrudes in the first direction z from the first mounting surface 111 of the first conductive layer 11.
  • the dimension of the second portion 132B in the first direction z is larger than the dimension of the first portion 132A in the first direction z.
  • the second portion 132B is, for example, a metal block.
  • the multiple first semiconductor elements 21 are conductively bonded to the first mounting surface 111 of the first conductive layer 11. All of the multiple first semiconductor elements 21 are the same element.
  • the multiple first semiconductor elements 21 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the multiple first semiconductor elements 21 may be field-effect transistors including MISFETs (Metal-Insulator-Semiconductor Field-Effect Transistors) or bipolar transistors such as IGBTs (Insulated Gate Bipolar Transistors).
  • the multiple first semiconductor elements 21 are n-channel MOSFETs with a vertical structure.
  • the multiple first semiconductor elements 21 include a compound semiconductor substrate.
  • the compound semiconductor substrate includes silicon carbide (SiC).
  • the multiple first semiconductor elements 21 are arranged along the third direction y.
  • each of the multiple first semiconductor elements 21 has a first electrode 211, a second electrode 212, and a first gate electrode 213.
  • the first electrode 211 faces the first mounting surface 111 of the first conductive layer 11.
  • the first electrode 211 corresponds to the drain of the first semiconductor element 21.
  • the first electrode 211 is conductively bonded to the first mounting surface 111 via the bonding layer 29.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is electrically connected to the first conductive layer 11.
  • the second electrode 212 is located on the opposite side of the first electrode 211 in the first direction z.
  • the second electrode 212 corresponds to the source of the first semiconductor element 21.
  • the first gate electrode 213 is located on the same side as the second electrode 212 in the first direction z.
  • a gate voltage for driving the first semiconductor element 21 is applied to the first gate electrode 213.
  • the area of the first gate electrode 213 is smaller than the area of the second electrode 212.
  • the multiple second semiconductor elements 22 are conductively bonded to the second mounting surface 121 of the second conductive layer 12.
  • the multiple second semiconductor elements 22 are the same elements as the multiple first semiconductor elements 21. Therefore, the multiple second semiconductor elements 22 are n-channel type MOSFETs with a vertical structure.
  • the multiple second semiconductor elements 22 are arranged along the third direction y.
  • the third electrode 221 faces the second mounting surface 121 of the second conductive layer 12.
  • the third electrode 221 corresponds to the drain of the second semiconductor element 22.
  • the third electrode 221 is conductively bonded to the second mounting surface 121 via the bonding layer 29.
  • the third electrode 221 of each of the multiple second semiconductor elements 22 is electrically connected to the second conductive layer 12.
  • the second gate electrode 223 is located on the same side as the fourth electrode 222 in the first direction z.
  • a gate voltage for driving the second semiconductor element 22 is applied to the second gate electrode 223.
  • the area of the second gate electrode 223 is smaller than the area of the fourth electrode 222.
  • the first power terminal 31 is conductively bonded to the first mounting surface 111 of the first conductive layer 11. As a result, the first power terminal 31 is electrically connected to the first electrodes 211 of each of the multiple first semiconductor elements 21.
  • the first power terminal 31 is located on the opposite side of the multiple second semiconductor elements 22 relative to the multiple first semiconductor elements 21 in the second direction x.
  • the first power terminal 31 is a P terminal (positive electrode) to which DC power to be converted is applied.
  • the first power terminal 31 has a main body portion 311 and a base portion 312.
  • the main body portion 311 is spaced apart from the first mounting surface 111 of the first conductive layer 11 in the first direction z.
  • the main body portion 311 contains copper.
  • the main body portion 311 includes a portion exposed from the sealing resin 50.
  • a mounting hole 311A is provided in this portion.
  • the mounting hole 311A penetrates in the first direction z.
  • the base portion 312 is located between the first mounting surface 111 and the main body portion 311.
  • the base portion 312 is conductively joined to the first mounting surface 111.
  • the main body portion 311 is conductively joined to the base portion 312.
  • the base portion 312 is, for example, a metal block.
  • the third power terminal 33 has a main body portion 331 and a third pedestal portion 332.
  • the main body portion 331 is spaced from the second mounting surface 121 of the second conductive layer 12 in the first direction z.
  • the main body portion 331 contains copper.
  • the main body portion 331 includes a portion exposed from the sealing resin 50.
  • a mounting hole 331A is provided in this portion.
  • the mounting hole 331A penetrates in the first direction z.
  • the third pedestal portion 332 is located between the second mounting surface 121 and the main body portion 331.
  • the third pedestal portion 332 is conductively joined to the second mounting surface 121.
  • the main body portion 331 is conductively joined to the third pedestal portion 332.
  • the third pedestal portion 332 is, for example, a metal block.
  • the multiple second conductive members 35 are individually conductively bonded to the second electrodes 212 of the multiple first semiconductor elements 21 via the bonding layer 29.
  • the multiple second conductive members 35 are conductively bonded to the second mounting surface 121 of the second conductive layer 12 via the bonding layer 29.
  • the second electrodes 212 of the multiple first semiconductor elements 21 are electrically connected to the third electrodes 221 of the multiple second semiconductor elements 22.
  • FIG. 2 when viewed in the first direction z, each of the multiple second conductive members 35 extends in the second direction x.
  • the multiple second conductive members 35 contain copper.
  • the first conductive member 34 is located on the opposite side of the first conductive layer 11 from the multiple first semiconductor elements 21, with respect to the first direction z.
  • the first conductive member 34 contains copper.
  • the first conductive member 34 has a main portion 341 and multiple first connection portions 342.
  • the multiple first connection portions 342 are individually conductively bonded to the fourth electrodes 222 of the multiple second semiconductor elements 22 via the bonding layer 29.
  • Each of the multiple first connection portions 342 is, for example, a metal block.
  • the main portion 341 is located on the opposite side of the multiple second semiconductor elements 22 in the first direction z from the multiple first connection portions 342.
  • One side of the main portion 341 in the second direction x is conductively bonded to the multiple first connection portions 342 via the bonding layer 29.
  • the other side of the main portion 341 in the second direction x is connected to the second power terminal 32.
  • the first conductive member 34 mutually connects the fourth electrode 222 of each of the multiple second semiconductor elements 22 to the second power terminal 32.
  • the main portion 341 is integrated with the second power terminal 32. As shown in FIG. 1 , when viewed in the first direction z, the main portion 341 overlaps the first conductive layer 11.
  • the main portion 341 contains copper.
  • the second power terminal 32 is connected to the main portion 341 of the first conductive member 34 on one side in the second direction x.
  • the second power terminal 32 is spaced apart from the first power terminal 31 in the third direction y.
  • the second power terminal 32 overlaps the first conductive layer 11.
  • the second power terminal 32 is an N terminal (negative electrode) to which DC power to be converted is input.
  • the second power terminal 32 contains copper.
  • the second power terminal 32 has a main body portion 321 and an intermediate portion 322.
  • the main body portion 321 is spaced from the first mounting surface 111 of the first conductive layer 11 in the first direction z.
  • the main body portion 321 includes a portion exposed from the sealing resin 50.
  • a mounting hole 321A is provided in this portion.
  • the mounting hole 321A penetrates in the first direction z.
  • the intermediate portion 322 connects the main body portion 321 and the main portion 341 of the first conductive member 34 in the second direction x.
  • the dimension of the intermediate portion 322 in the second direction x is smaller than the dimension of the main body portion 321 in the second direction x.
  • the intermediate portion 322 is covered with the sealing resin 50.
  • the protective element 40 is connected in series to each of the first power terminal 31 and the second power terminal 32.
  • the protective element 40 is also connected in parallel to the first power terminal 31 and the multiple first semiconductor elements 21.
  • the protective element 40 forms a snubber circuit of the semiconductor device A10.
  • the protective element 40 is located on the opposite side of the multiple second semiconductor elements 22 from the multiple first semiconductor elements 21 in the second direction x.
  • the protective element 40 is located on the first conductive layer 11.
  • the protective element 40 is electrically connected to the first conductive layer 11 and the first conductive member 34.
  • the protective element 40 has a first pole 411 and a second pole 412 with opposite polarities.
  • the protective element 40 includes multiple resistors 41 and multiple capacitors 42.
  • the multiple resistors 41 are, for example, chip resistors.
  • the multiple capacitors 42 are, for example, multi-layer ceramic capacitors (MLCCs).
  • each of the multiple resistors 41 includes a first pole 411 and a second pole 412.
  • the first pole 411 and the second pole 412 of each of the multiple resistors 41 are spaced apart from each other in the second direction x.
  • the first pole 411 is a positive pole.
  • the second pole 412 is a negative pole.
  • the first pole 411 of each of the multiple resistors 41 is conductively bonded to the first mounting surface 111 of the first conductive layer 11 via the bonding layer 29.
  • the first pole 411 of each of the multiple resistors 41 is electrically connected to the first power terminal 31.
  • the second pole 412 of each of the multiple resistors 41 is conductively bonded to the first portion 132A of the wiring portion 132 of the intermediate wiring 13 via the bonding layer 29.
  • the multiple capacitors 42 are arranged along the third direction y.
  • the multiple capacitors 42 are located on the opposite side of the first conductive layer 11 in the first direction z, relative to the intermediate wiring 13 and the first conductive member 34.
  • one side of each of the multiple capacitors 42 in the second direction x is conductively joined to the second portion 132B of the wiring portion 132 of the intermediate wiring 13 via the bonding layer 29.
  • the multiple capacitors 42 are electrically connected to the second poles 412 of the multiple resistors 41.
  • the other side of each of the multiple capacitors 42 in the second direction x is conductively joined to the main portion 341 of the first conductive member 34 via the bonding layer 29.
  • the multiple capacitors 42 are electrically connected to the second power terminal 32. Furthermore, the second poles 412 of the multiple resistors 41 are electrically connected to the second power terminal 32 via the multiple capacitors 42. When viewed in the first direction z, each of the multiple capacitors 42 overlaps one of the multiple resistors 41 and the first conductive layer 11.
  • the sealing resin 50 covers the first conductive layer 11, the second conductive layer 12, the multiple first semiconductor elements 21, the multiple second semiconductor elements 22, the first conductive members 34, the multiple second conductive members 35, and the protective element 40.
  • the sealing resin 50 has electrical insulation properties.
  • the sealing resin 50 is made of a material containing, for example, black epoxy resin.
  • the sealing resin 50 has a top surface 51, a bottom surface 52, two first side surfaces 53, and two second side surfaces 54.
  • the top surface 51 faces the same side as the first mounting surface 111 of the first conductive layer 11 in the first direction z.
  • the bottom surface 52 faces the opposite side from the top surface 51 in the first direction z.
  • the heat dissipation layer 103 of each of the two substrates 10 is exposed from the bottom surface 52.
  • the two first side surfaces 53 are spaced apart from each other in the second direction x and are connected to the top surface 51 and the bottom surface 52.
  • the main body portion 311 of the first power terminal 31 and the main body portion 321 of the second power terminal 32 are exposed from one of the two first side surfaces 53.
  • the main body portion 331 of the third power terminal 33 is exposed from the other of the two first side surfaces 53.
  • the two second side surfaces 54 are spaced apart from each other in the third direction y and are connected to the top surface 51 and the bottom surface 52.
  • the first detection terminal 14 is electrically connected to the first pole 411 of each of the multiple resistors 41. Therefore, a voltage equipotential to the voltage applied to the first pole 411 of each of the multiple resistors 41 is applied to the first detection terminal 14. As shown in Figures 1 and 3, a portion of the first detection terminal 14 is covered with sealing resin 50. As shown in Figures 3 and 4, the first detection terminal 14 is exposed from one of the two second side surfaces 54 of the sealing resin 50.
  • the first wire 16 is conductively bonded to the first detection terminal 14 and the first mounting surface 111 of the first conductive layer 11.
  • the first detection terminal 14 is electrically connected to the first conductive layer 11 and the first pole 411 of each of the multiple resistors 41.
  • the first wire 16 is covered with a sealing resin 50.
  • the first wire 16 contains aluminum (Al). Alternatively, the first wire 16 may contain copper.
  • the second detection terminal 15 is electrically connected to the second pole 412 of each of the multiple resistors 41. Therefore, a voltage equivalent to the voltage applied to the second pole 412 of each of the multiple resistors 41 is applied to the second detection terminal 15. As shown in FIGS. 1 and 3, a portion of the second detection terminal 15 is covered with sealing resin 50. As shown in FIGS. 3 and 4, the second detection terminal 15 is exposed from one of the two second side surfaces 54 of the sealing resin 50. The second detection terminal 15 is located next to the first detection terminal 14 in the second direction x.
  • the second wire 17 is conductively joined to the second detection terminal 15 and the first portion 132A of the wiring portion 132 of the intermediate wiring 13.
  • the second detection terminal 15 is electrically connected to the intermediate wiring 13 and the second pole 412 of each of the multiple resistors 41.
  • the second wire 17 is covered with a sealing resin 50.
  • the second wire 17 contains aluminum. Alternatively, the second wire 17 may contain copper.
  • the first signal terminal 61 is electrically connected to the first gate electrode 213 of each of the multiple first semiconductor elements 21.
  • a gate voltage for driving the multiple first semiconductor elements 21 is applied to the first signal terminal 61.
  • the second signal terminal 62 is electrically connected to the second electrode 212 of each of the multiple first semiconductor elements 21.
  • a voltage of the same potential as the voltage applied to the second electrode 212 of each of the multiple first semiconductor elements 21 is applied to the second signal terminal 62.
  • the third signal terminal 63 is electrically connected to the second gate electrode 223 of each of the multiple second semiconductor elements 22.
  • a gate voltage for driving the multiple second semiconductor elements 22 is applied to the third signal terminal 63.
  • the fourth signal terminal 64 is electrically connected to the fourth electrode 222 of each of the multiple second semiconductor elements 22.
  • a voltage of the same potential as the voltage applied to the fourth electrode 222 of each of the multiple second semiconductor elements 22 is applied to the fourth signal terminal 64.
  • the semiconductor device A10 comprises a first power terminal 31, a first semiconductor element 21, a protective element 40, a second power terminal 32, a first detection terminal 14, and a second detection terminal 15.
  • the protective element 40 is connected in series to the first power terminal 31, and is connected in parallel to the first semiconductor element 21 with respect to the first power terminal 31.
  • the protective element 40 includes a resistor 41.
  • the protective element 40 has a first pole 411 and a second pole 412 of opposite polarity.
  • the first pole 411 is conductive to the first detection terminal 14.
  • the second pole 412 is conductive to the second detection terminal 15. With this configuration, a voltage equipotential to the voltage applied to the first pole 411 is applied to the first detection terminal 14.
  • a voltage equipotential to the voltage applied to the second pole 412 is applied to the second detection terminal 15.
  • the current flowing through the protective element 40 can be determined from the potential difference between the first detection terminal 14 and the second detection terminal 15. Then, by subtracting the current flowing through the protective element 40 from the current flowing through the first power terminal 31, the current flowing from the first electrode 211 to the second electrode 212 of the first semiconductor element 21 can be determined. Therefore, with this configuration, in the semiconductor device A10, when equipped with the protective element 40, it is possible to more accurately determine the current flowing through the first semiconductor element 21.
  • the resistor 41 includes a first pole 411 and a second pole 412.
  • the protection element 40 includes a capacitor 42.
  • the capacitor 42 is connected in series to the resistor 41.
  • the semiconductor device A10 further includes a second semiconductor element 22 and sealing resin 50.
  • the first semiconductor element 21, the second semiconductor element 22, and the protective element 40 are covered with sealing resin 50.
  • a portion of each of the first detection terminal 14 and the second detection terminal 15 is covered with sealing resin 50. This configuration protects the protective element 40 from external factors.
  • the semiconductor device A10 further includes a first conductive layer 11 electrically connected to the first semiconductor element 21 and a first conductive member 34 electrically connected to the second semiconductor element 22.
  • the first power terminal 31 is electrically connected to the protective element 40 via the first conductive layer 11.
  • the second power terminal 32 is electrically connected to the protective element 40 via the first conductive member 34.
  • the first conductive member 34 overlaps the first conductive layer 11. With this configuration, the mutual inductance between the first conductive layer 11 and the first conductive member 34 becomes negatively large, thereby reducing the parasitic inductance appearing in each of the first conductive layer 11 and the first conductive member 34. This makes it possible to reduce the surge voltage applied to the first power terminal 31 while suppressing power loss in the semiconductor device A10.
  • the capacitor 42 When viewed in the first direction z, the capacitor 42 overlaps both the resistor 41 and the first conductive layer 11. This configuration prevents excessive expansion of the dimensions of the semiconductor device A10 in a direction perpendicular to the first direction z.
  • the semiconductor device A10 further includes intermediate wiring 13.
  • the second pole 412 of the resistor 41 and the capacitor 42 are each conductively joined to the intermediate wiring 13.
  • the first conductive layer 11 has a recess 112 recessed from the first mounting surface 111.
  • a portion of the intermediate wiring 13 is housed in the recess 112. This configuration makes it possible to prevent excessive expansion of the dimension of the semiconductor device A10 in the first direction z.
  • the intermediate wiring 13 has an insulating portion 131 and a wiring portion 132.
  • the wiring portion 132 includes a first portion 132A joined to the insulating portion 131 and a second portion 132B that is electrically connected to the first portion 132A.
  • the second pole 412 of the resistor 41 is electrically conductively joined to the first portion 132A.
  • the capacitor 42 is electrically conductively joined to the second portion 132B.
  • the second portion 132B protrudes in the first direction z from the first mounting surface 111 of the first conductive layer 11. This configuration prevents excessive expansion of the dimension of the semiconductor device A10 in the third direction y.
  • the semiconductor device A10 further includes a substrate 10 to which the first conductive layer 11 and the second conductive layer 12 are bonded.
  • the substrate 10 includes an insulating layer 101 and a heat dissipation layer 103 located on the opposite side of the insulating layer 101 from the first conductive layer 11 and the second conductive layer 12.
  • the heat dissipation layer 103 is bonded to the insulating layer 101 and is exposed from the sealing resin 50. With this configuration, heat generated from each of the first semiconductor element 21 and the second semiconductor element 22 can be efficiently dissipated to the outside from the heat dissipation layer 103.
  • FIG. 11 shows a perspective view of the sealing resin 50.
  • the perspective sealing resin 50 in Figure 11 is shown by imaginary lines.
  • Semiconductor device A20 does not include intermediate wiring 13, and the configurations of the first conductive layer 11, first conductive member 34, protective element 40, first wire 16, and second wire 17 differ from those of semiconductor device A10.
  • the first conductive layer 11 does not have a recess 112.
  • the protection element 40 includes a plurality of resistors 41 and a capacitor 42.
  • the capacitor 42 has a main body 421, a first pad 422, a second pad 423, and a third pad 424.
  • the main body 421 includes a capacitor substrate with a laminated dielectric or a component-embedded substrate.
  • the component-embedded substrate includes a film capacitor or a multilayer ceramic capacitor.
  • the main body 421 may include a glass epoxy substrate.
  • the first pad 422 and the second pad 423 are located on opposite sides of the main body 421 in the first direction z.
  • the first pad 422 and the second pad 423 are electrically connected to the main body 421.
  • the first pad 422 is electrically connected to the first mounting surface 111 of the first conductive layer 11. This electrically connects the capacitor 42 to the first power terminal 31.
  • the third pad 424 is located on the same side as the second pad 423 in the first direction z. As shown in FIG. 11 , the third pad 424 is located on the opposite side of the second pad 423 from the first power terminal 31 in the second direction x. The second pad 423 and the third pad 424 each extend in the third direction y. The third pad 424 is electrically insulated from the main body 421.
  • the first conductive member 34 has a plurality of second connection portions 343.
  • the plurality of second connection portions 343 are arranged along the third direction y.
  • the plurality of second connection portions 343 are conductively joined to the third pad 424 of the capacitor 42 via the bonding layer 29.
  • the main portion 341 of the first conductive member 34 is conductively joined to the plurality of second connection portions 343 via the bonding layer 29.
  • the plurality of second connection portions 343 are, for example, metal blocks. When viewed in the first direction z, the first conductive member 34 overlaps the capacitor 42.
  • the multiple resistors 41 are located on the opposite side of the capacitor 42 from the first conductive layer 11 in the first direction z.
  • the first pole 411 of each of the multiple resistors 41 is conductively joined to the second pad 423 of the capacitor 42 via the bonding layer 29. This provides electrical continuity between the capacitor 42 and the first pole 411 of each of the multiple resistors 41.
  • the second pole 412 of each of the multiple resistors 41 is conductively joined to the third pad 424 of the capacitor 42 via the bonding layer 29. This provides electrical continuity between the second power terminal 32 and the second pole 412 of each of the multiple resistors 41.
  • the first wire 16 is conductively connected to the first detection terminal 14 and the second pad 423 of the capacitor 42.
  • the first detection terminal 14 is electrically connected to the second pad 423 and the first pole 411 of each of the multiple resistors 41.
  • the second wire 17 is conductively connected to the second detection terminal 15 and the third pad 424 of the capacitor 42.
  • the second detection terminal 15 is electrically connected to the third pad 424 and the second pole 412 of each of the multiple resistors 41.
  • the semiconductor device A20 includes a first power terminal 31, a first semiconductor element 21, a protective element 40, a second power terminal 32, a first detection terminal 14, and a second detection terminal 15.
  • the protective element 40 is connected in series to the first power terminal 31, and is connected in parallel with the first semiconductor element 21 to the first power terminal 31.
  • the protective element 40 includes a resistor 41.
  • the protective element 40 has a first pole 411 and a second pole 412 of opposite polarity.
  • the first pole 411 is electrically connected to the first detection terminal 14.
  • the second pole 412 is electrically connected to the second detection terminal 15. Therefore, with this configuration, even in the semiconductor device A20, when a configuration including the protective element 40 is provided, it is possible to more accurately determine the current flowing through the first semiconductor element 21.
  • the semiconductor device A20 has a configuration similar to that of the semiconductor device A10, the semiconductor device A20 also achieves the effects associated with that configuration.
  • the capacitor 42 has a body 421, a first pad 422, and a second pad 423.
  • the first pad 422 is conductively bonded to the first conductive layer 11.
  • the second pad 423 is electrically connected to the first pole 411 of the resistor 41.
  • FIG. 15 shows a perspective view of the sealing resin 50.
  • the perspective sealing resin 50 in Figure 15 is shown by imaginary lines.
  • semiconductor device A30 the configurations of the first conductive layer 11, intermediate wiring 13, protective element 40, first wire 16, and second wire 17 differ from those of semiconductor device A10.
  • the first conductive layer 11 does not have a recess 112.
  • the intermediate wiring 13 has only a wiring portion 132.
  • the wiring portion 132 is conductively bonded to the first mounting surface 111 of the first conductive layer 11 via a bonding layer 29.
  • the wiring portion 132 is, for example, a metal block.
  • the protective element 40 includes a resistor 41 and a plurality of capacitors 42.
  • the resistor 41 is located on the opposite side of the intermediate wiring 13 from the first conductive layer 11 in the first direction z.
  • the first pole 411 and the second pole 412 are spaced apart from each other in the first direction z.
  • the first pole 411 is conductively bonded to the intermediate wiring 13 via the bonding layer 29. This provides electrical continuity for the first pole 411 to the first power terminal 31.
  • the multiple capacitors 42 are conductively bonded to the second pole 412 via the bonding layer 29. This provides electrical continuity for the second pole 412 to the second power terminal 32 via the multiple capacitors 42.
  • resistor 41 extends in the third direction y.
  • Resistor 41 includes graphite composed of multiple graphenes. The multiple graphenes are stacked in the first direction z.
  • the first wire 16 is conductively joined to the first detection terminal 14 and the intermediate wiring 13.
  • the first pole 411 of the resistor 41 is electrically connected to the first detection terminal 14.
  • the second wire 17 is conductively joined to the second detection terminal 15 and the second pole 412 of the resistor 41.
  • the second pole 412 is electrically connected to the second detection terminal 15.
  • the semiconductor device A30 includes a first power terminal 31, a first semiconductor element 21, a protective element 40, a second power terminal 32, a first detection terminal 14, and a second detection terminal 15.
  • the protective element 40 is connected in series to the first power terminal 31, and is connected in parallel with the first semiconductor element 21 to the first power terminal 31.
  • the protective element 40 includes a resistor 41.
  • the protective element 40 has a first pole 411 and a second pole 412 of opposite polarity.
  • the first pole 411 is electrically connected to the first detection terminal 14.
  • the second pole 412 is electrically connected to the second detection terminal 15. Therefore, according to this configuration, even in the semiconductor device A30, when a configuration including the protective element 40 is provided, it is possible to more accurately determine the current flowing through the first semiconductor element 21. Furthermore, because the semiconductor device A30 has a configuration similar to that of the semiconductor device A10, the semiconductor device A30 also achieves the effects associated with that configuration.
  • resistor 41 includes graphite composed of multiple graphenes.
  • the multiple graphenes are stacked in the first direction z. This configuration can further increase the resistance value of resistor 41. This further improves the effect of suppressing ringing caused by surge voltages generated in first semiconductor element 21.
  • FIG. 19 shows a perspective view of the sealing resin 50.
  • the perspective sealing resin 50 in Figure 19 is shown by imaginary lines.
  • Semiconductor device A40 differs from the semiconductor device A30 described above in that it does not have the first wire 16 and second wire 17, and in the configuration of the first detection terminal 14 and second detection terminal 15.
  • the first detection terminal 14 is conductively joined to the intermediate wiring 13.
  • the first pole 411 of the resistor 41 is electrically connected to the first detection terminal 14.
  • the second detection terminal 15 is conductively joined to the second pole 412 of the resistor 41.
  • the second pole 412 is electrically connected to the second detection terminal 15.
  • the semiconductor device A40 includes a first power terminal 31, a first semiconductor element 21, a protective element 40, a second power terminal 32, a first detection terminal 14, and a second detection terminal 15.
  • the protective element 40 is connected in series to the first power terminal 31, and is connected in parallel with the first semiconductor element 21 to the first power terminal 31.
  • the protective element 40 includes a resistor 41.
  • the protective element 40 has a first pole 411 and a second pole 412 of opposite polarity.
  • the first pole 411 is electrically connected to the first detection terminal 14.
  • the second pole 412 is electrically connected to the second detection terminal 15. Therefore, according to this configuration, even in the semiconductor device A40, when a configuration including the protective element 40 is provided, it is possible to more accurately determine the current flowing through the first semiconductor element 21. Furthermore, because the semiconductor device A40 has a configuration similar to that of the semiconductor device A10, the semiconductor device A40 also achieves the effects associated with that configuration.
  • Appendix 1 a first power terminal (31); a first semiconductor element (21) and a protection element (40) each connected in series to the first power terminal (31) and connected in parallel to each other to the first power terminal; a second power terminal (32) connected in series to the protection element (40); a first detection terminal (14) and a second detection terminal (15) each electrically connected to the protection element (40);
  • the protection element (40) includes a resistor (41),
  • the protective element (40) has a first pole (411) and a second pole (412) having polarities different from each other, The first pole (411) is electrically connected to the first detection terminal (14), The second pole (412) is electrically connected to the second detection terminal (15).
  • Appendix 2 The semiconductor device (A10) according to Appendix 1, wherein the resistor (41) includes the first pole (411) and the second pole (412). Appendix 3.
  • the protection element (40) includes a capacitor (42), 3.
  • Appendix 4. a second semiconductor element (22) connected in series to each of the first semiconductor element (21) and the second power terminal (32);
  • the semiconductor device further includes a sealing resin (50) that covers the first semiconductor element (21), the second semiconductor element (22), and the protective element (40),
  • the first semiconductor element (21) and the protection element (40) are conductively bonded to one side of the first conductive layer (11) in a first direction,
  • the first power terminal (31) is electrically connected to the first conductive layer (11),
  • the power supply further includes a first conductive member (34) that electrically connects the second semiconductor element (22) and the second power terminal (32) to each other,
  • the first conductive member (34) is located on the opposite side of the first semiconductor element (21) from the first conductive layer (11),
  • the protective element (40) is electrically connected to the first conductive member (34),
  • the sealing resin (50) covers the first conductive member (34),
  • the capacitor (42) is electrically connected to the second pole (412),
  • the first pole (411) is conductively joined to the first conductive layer (11),
  • Appendix 8 The semiconductor device (A10) according to Appendix 7, wherein, when viewed in the first direction, the capacitor (42) overlaps each of the resistor (41) and the first conductive layer (11).
  • the first conductive layer (11) faces one side of the first direction and has a first mounting surface (111) to which the first semiconductor element (21) is conductively joined, and a recess (112) recessed from the first mounting surface (111),
  • the intermediate wiring (13) has an insulating portion (131) mounted on the first conductive layer (11) and a wiring portion (132) located on the opposite side of the first conductive layer (11) with the insulating portion (131) sandwiched therebetween,
  • the second pole (412) and the capacitor (42) are each conductively connected to the wiring portion (132);
  • the wiring portion (132) includes a first portion (132A) joined to the insulating portion (131) and a second portion (132B) electrically connected to the first portion (132A), the second pole (412) is conductively joined to the first portion (132A);
  • the capacitor (42) is conductively connected to the second portion (132B),
  • Appendix 14 the first pole (411) and the second pole (412) are spaced apart from each other in the first direction;
  • the semiconductor device (A30, A40) according to Appendix 8, wherein the capacitor (42) is conductively connected to the second pole (412).
  • the resistor (41) includes graphite composed of a plurality of graphenes, The semiconductor device (A30, A40) according to Appendix 14, wherein the plurality of graphenes are stacked in the first direction.
  • the capacitor (42) is electrically connected to the first pole (411),
  • the capacitor (42) has a body (421), and a first pad (422) and a second pad (423) that are electrically connected to the body (421);
  • the first pad (422) and the second pad (423) are located on opposite sides of each other in the first direction with the main body (421) interposed therebetween,
  • the first pad (422) is conductively bonded to the first conductive layer (11),
  • Appendix 17 The semiconductor device (A20) according to Appendix 16, wherein the resistor (41) overlaps the capacitor (42) when viewed in the first direction.
  • the capacitor (42) further includes a third pad (424) located on the same side as the second pad (423) in the first direction and electrically connected to the first conductive member (34), The third pad (424) is electrically insulated from the main body (421);
  • the first pole (411) is conductively connected to the second pad (423),
  • the first detection terminal (14) is electrically connected to the second pad (423), The semiconductor device (A20) according to Appendix 18, wherein the second detection terminal (15) is electrically connected to the third pad (424).
  • Appendix 20 Further provided is a second conductive layer (12) that is electrically connected to the first semiconductor element (21), the second semiconductor element (12) is located between the second conductive layer (12) and the first conductive member (34) in the first direction and is conductively bonded to the second conductive layer (12);
  • the sealing resin (50) covers the second conductive layer (12), A semiconductor device (A10, A20, A30, A40) according to any one of appendices 6 to 19, wherein the first conductive member (34) is conductively connected to the second semiconductor element (22). Appendix 21.
  • an intermediate wiring (13) conductively connected to the first conductive layer (11), The intermediate wiring (13) is conductively joined to the first conductive layer (11), The semiconductor device (A30, A40) according to Appendix 15, wherein the first pole (411) is conductively connected to the intermediate wiring (13).
  • Appendix 22 The first detection terminal (14) is electrically connected to the intermediate wiring (13), The semiconductor device (A30) according to Appendix 21, wherein the second detection terminal (15) is electrically connected to the second pole (412).
  • Appendix 23 The first detection terminal (14) is conductively connected to the intermediate wiring (13), The semiconductor device (A40) according to Appendix 21, wherein the second detection terminal (15) is conductively connected to the second pole (412). Appendix 24.
  • the semiconductor device further includes a second conductive member (35) conductively bonded to the first semiconductor element (21) and the second conductive layer (12), A semiconductor device (A10, A20, A30, A40) described in Appendix 20, wherein the second conductive member (35) is located between the first conductive layer (11) and the second conductive layer (12) and the first conductive member (34) in the first direction.
  • Appendix 25 The semiconductor device (A10, A20, A30, A40) described in Appendix 24, further comprising a third power terminal (33) electrically connected to the second conductive layer (12).
  • Appendix 26 is
  • the semiconductor device further includes a substrate (10) located on the opposite side of the first semiconductor element (21) and the second semiconductor element (22) with respect to the first conductive layer (11) and the second conductive layer (12),
  • the substrate (10) includes an insulating layer (101),
  • the substrate (10) includes a heat dissipation layer (103) located on the opposite side of the insulating layer (101) from the first conductive layer (11) and the second conductive layer (12), 27.
  • the semiconductor device according to claim 26, wherein the heat dissipation layer (103) is bonded to the insulating layer (101) and is exposed from the sealing resin (50).

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Abstract

半導体装置は、第１電力端子、第２電力端子、半導体素子、保護素子、第１検出端子および第２検出端子を備える。前記半導体素子および前記保護素子は、前記第１電力端子を基準として互いに並列接続されている。前記第２電力端子は、前記保護素子に直列接続されている。前記半導体素子および前記保護素子の各々は、前記第１電力端子に直列接続されている。前記第１検出端子および前記第２検出端子の各々は、前記保護素子に導通している。前記保護素子は、抵抗体と、極性が互いに異なる第１極および第２極と、を含む。前記第１極は、前記第１検出端子に導通している。前記第２極は、前記第２検出端子に導通している。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、スイッチング機能を有する半導体素子（ＭＯＳＦＥＴやＩＧＢＴなど）が搭載された半導体装置が広く知られており、主に電力変換用に利用されている。特許文献１には、このような半導体装置の一例が開示されている。同文献に開示された半導体装置は、端子と、当該端子に対して直列接続された半導体素子と、当該端子に直接接続されるとともに、当該半導体素子に対して並列接続されたスナバ回路と、半導体素子およびスナバ回路を覆う封止体とを備える。スナバ回路は、抵抗体と、当該抵抗体に対して直列接続されたコンデンサとを含む。本構成をとることにより、端子にサージ電圧が印加された場合、当該サージ電圧の低減を図ることにより、半導体素子を保護することができる。
　ここで、特許文献１に開示されているスナバ回路を具備する半導体装置においては、サージ電圧の大きさの変動がより著しい場合であっても、半導体素子を適切に保護することが求められる。そのためには、半導体素子に流れる電流を精度良く把握する方策が必要である。
国際公開第２０１８／１９４１５３号
［概要］
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記事情に鑑み、保護素子を具備する構成において、半導体素子に流れる電流をより精度良く把握することが可能な半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、第１電力端子と、前記第１電力端子に対して互いに並列接続された第１半導体素子および保護素子と、前記保護素子に直列接続された第２電力端子と、第１検出端子および第２検出端子とを備える。前記第１半導体素子および前記保護素子の各々は、前記第１電力端子に対して直列接続されている。前記第１検出端子および前記第２検出端子の各々は、前記保護素子に導通している。前記保護素子は、抵抗体を含む。前記保護素子は、極性が互いに異なる第１極および第２極を有する。前記第１極は、前記第１検出端子に導通している。前記第２極は、前記第２検出端子に導通している。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置の平面図であり、封止樹脂を透過している。 図２は、図１に示す半導体装置の平面図であり、第２電力端子、第１導通部材、および複数のコンデンサをさらに透過している。 図３は、図１に示す半導体装置の底面図である 図４は、図１に示す半導体装置の右側面図である。 図５は、図１のＶ－Ｖ線に沿う断面図である。 図６は、図１のＶＩ－ＶＩ線に沿う断面図である。 図７は、図１のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図１のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図１に示す半導体装置の部分拡大斜視図であり、封止樹脂を透過している。 図１０は、図１に示す半導体装置の回路図である。 図１１は、本開示の第２実施形態に係る半導体装置の平面図であり、封止樹脂を透過している。 図１２は、図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１１に示す半導体装置の部分拡大斜視図であり、封止樹脂を透過している。 図１４は、図１１に示す半導体装置の回路図である。 図１５は、本開示の第３実施形態に係る半導体装置の平面図であり、封止樹脂を透過している。 図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１５に示す半導体装置の部分拡大斜視図であり、封止樹脂を透過している。 図１８は、図１５に示す半導体装置の回路図である。 図１９は、本開示の第４実施形態に係る半導体装置の平面図であり、封止樹脂を透過している。 図２０は、図１９に示す半導体装置の部分拡大斜視図であり、封止樹脂を透過している。
［詳細な説明］
　本開示の詳細について、添付図面に基づき説明する。
　第１実施形態：
　図１～図１０に基づき、本開示の第１実施形態に係る半導体装置Ａ１０について説明する。半導体装置Ａ１０は、２つの基材１０、第１導電層１１、第２導電層１２、中間配線１３、第１検出端子１４、第２検出端子１５、複数の第１半導体素子２１、複数の第２半導体素子２２、第１導通部材３４、複数の第２導通部材３５、保護素子４０および封止樹脂５０を備える。さらに半導体装置Ａ１０は、第１ワイヤ１６、第２ワイヤ１７、第１電力端子３１、第２電力端子３２、第３電力端子３３、および第１信号端子６１～第４信号端子６４をさらに備える。ここで、図１は、理解の便宜上、封止樹脂５０を透過している。図１において透過した封止樹脂５０を想像線（二点鎖線）で示している。図２は、理解の便宜上、図１に対して第２電力端子３２、第１導通部材３４、および複数のコンデンサ４２（詳細は後述）をさらに透過している。図２で透過した第２電力端子３２、第１導通部材３４、複数のコンデンサ４２、および封止樹脂５０をそれぞれ想像線で示している。
　半導体装置Ａ１０の説明においては、便宜上、後述する第１導電層１１の第１搭載面１１１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。
　半導体装置Ａ１０は、第１電力端子３１および第２電力端子３２に入力された直流電力を、複数の第１半導体素子２１、および複数の第２半導体素子２２により交流電力に変換する。変換された交流電力は、第３電力端子３３からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、インバータなどの電力変換回路の一部を構成する。
　２つの基材１０は、図５および図６に示すように、第１方向ｚにおいて第１導電層１１および第２導電層１２を基準として複数の第１半導体素子２１、および複数の第２半導体素子２２とは反対側に位置する。２つの基材１０は、第１導電層１１および第２導電層１２を個別に支持している。半導体装置Ａ１０においては、２つの基材１０の各々は、ＤＢＣ（Direct Bonded Copper）基板から構成される。この他、２つの基材１０の各々は、活性金属接合法（ＡＭＢ；Active Metal Brazing）により形成された基板から構成される場合でもよい。図５および図６に示すように、２つの基材１０の各々は、絶縁層１０１、支持層１０２および放熱層１０３を含む。２つの基材１０は、放熱層１０３の一部を除き封止樹脂５０に覆われている。
　図５および図６に示すように、絶縁層１０１は、第１方向ｚにおいて支持層１０２と放熱層１０３との間に位置する部分を含む。絶縁層１０１は、熱伝導率が比較的高い材料からなる。絶縁層１０１は、たとえば、窒化アルミニウム（ＡｌＮ）を含むセラミックスからなる。絶縁層１０１の第１方向ｚの寸法は、第１導電層１１および第２導電層１２の各々の第１方向ｚの寸法より小さい。
　図５および図６に示すように、支持層１０２は、第１方向ｚにおいて絶縁層１０１と、第１導電層１１および第２導電層１２のいずれかとの間に位置する。支持層１０２は、銅（Ｃｕ）を含む。第１方向ｚに視て、支持層１０２は、絶縁層１０１の周縁に囲まれている。
　図５および図６に示すように、放熱層１０３は、第１方向ｚにおいて絶縁層１０１を基準として支持層１０２とは反対側に位置する。図３に示すように、放熱層１０３は、封止樹脂５０から露出している。半導体装置Ａ１０の使用の際、放熱層１０３には、ヒートシンク（図示略）が接合される。放熱層１０３は、銅を含む。第１方向ｚに視て、放熱層１０３は、絶縁層１０１の周縁に囲まれている。
　第１導電層１１および第２導電層１２は、図５および図６に示すように、ハンダなどを介して２つの基材１０の各々の支持層１０２に個別に接合されている。第１導電層１１および第２導電層１２は、銅を含む。第２導電層１２は、第２方向ｘにおいて第１導電層１１から離れている。
　図５および図６に示すように、第１導電層１１は、第１搭載面１１１および凹部１１２を有する。第１搭載面１１１は、第１方向ｚにおいて第１導電層１１を基準として２つの基材１０が位置する側とは反対側を向く。凹部１１２は、第１搭載面１１１から第１方向ｚに凹んでいる。凹部１１２は、第３方向ｙに延びている。凹部１１２は、第３方向ｙに貫通している。
　図５および図６に示すように、第２導電層１２は、第２搭載面１２１を有する。第２搭載面１２１は、第１方向ｚにおいて第１導電層１１の第１搭載面１１１と同じ側を向く。
　中間配線１３は、図６に示すように、第１導電層１１の第１方向ｚの一方側に搭載されている。中間配線１３の一部は、第１導電層１１の凹部１１２に収容されている。中間配線１３は、封止樹脂５０に覆われている。中間配線１３は、絶縁部１３１、配線部１３２、および接合部１３３を有する。
　図２および図６に示すように、絶縁部１３１は、第１導電層１１に搭載されるとともに、第１導電層１１の凹部１１２に収容されている。絶縁部１３１は、たとえばセラミックスからなる。この他、絶縁部１３１は、絶縁樹脂シートからなる場合でもよい。
　図６に示すように、接合部１３３は、第１方向ｚにおいて絶縁部１３１を基準として第１導電層１１の凹部１１２を規定する面に対向する側に位置する。接合部１３３は、凹部１１２に収容されている。接合部１３３は、絶縁部１３１に接合されている。接合部１３３は、銅を含む。接合部１３３は、接合層２９を介して凹部１１２を規定する面に接合されている。接合層２９は、導体である。接合層２９は、たとえばハンダである。この他、接合層２９は、金属粒子の焼結体でもよい。当該金属粒子は、銀（Ａｇ）を含む。
　図２および図６に示すように、配線部１３２は、第１方向ｚにおいて絶縁部１３１を間に挟んで接合部１３３および第１導電層１１とは反対側に位置する。
　図２および図６に示すように、配線部１３２は、第１部１３２Ａおよび第２部１３２Ｂを含む。第１部１３２Ａは、絶縁部１３１に接合されている。第１部１３２Ａは、第１導電層１１の凹部１１２に収容されている。第１部１３２Ａは、銅を含む。第２部１３２Ｂは、第１部１３２Ａに導通している。第２部１３２Ｂは、第１方向ｚにおいて第１部１３２Ａを基準として絶縁部１３１とは反対側に位置する。第２部１３２Ｂは、接合層２９を介して第１部１３２Ａに導電接合されている。第２部１３２Ｂは、第１導電層１１の第１搭載面１１１から第１方向ｚに突出している。第２部１３２Ｂの第１方向ｚの寸法は、第１部１３２Ａの第１方向ｚの寸法より大きい。第２部１３２Ｂは、たとえば金属ブロックである。
　複数の第１半導体素子２１は、図７に示すように、第１導電層１１の第１搭載面１１１に導電接合されている。複数の第１半導体素子２１は、いずれも同一の素子である。複数の第１半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の第１半導体素子２１は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでもよい。半導体装置Ａ１０の説明においては、複数の第１半導体素子２１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の第１半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板は、炭化ケイ素（ＳｉＣ）を含む。複数の第１半導体素子２１は、第３方向ｙに沿って配置されている。
　図２および図７に示すように、複数の第１半導体素子２１の各々は、第１電極２１１、第２電極２１２および第１ゲート電極２１３を有する。
　図７に示すように、第１電極２１１は、第１導電層１１の第１搭載面１１１に対向している。第１電極２１１は、第１半導体素子２１のドレインに相当する。第１電極２１１は、接合層２９を介して第１搭載面１１１に導電接合されている。これにより、複数の第１半導体素子２１の各々の第１電極２１１は、第１導電層１１に導通している。
　図２および図７に示すように、第２電極２１２は、第１方向ｚにおいて第１電極２１１とは反対側に位置する。第２電極２１２は、第１半導体素子２１のソースに相当する。
　図２に示すように、第１ゲート電極２１３は、第１方向ｚにおいて第２電極２１２と同じ側に位置する。第１ゲート電極２１３には、第１半導体素子２１を駆動するためのゲート電圧が印加される。第１方向ｚに視て、第１ゲート電極２１３の面積は、第２電極２１２の面積より小さい。
　複数の第２半導体素子２２は、図８に示すように、第２導電層１２の第２搭載面１２１に導電接合されている。複数の第２半導体素子２２は、複数の第１半導体素子２１と同一の素子である。したがって、複数の第２半導体素子２２は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴである。複数の第２半導体素子２２は、第３方向ｙに沿って配置されている。
　図２および図８に示すように、複数の第２半導体素子２２の各々は、第３電極２２１、第４電極２２２および第２ゲート電極２２３を有する。
　図８に示すように、第３電極２２１は、第２導電層１２の第２搭載面１２１に対向している。第３電極２２１は、第２半導体素子２２のドレインに相当する。第３電極２２１は、接合層２９を介して第２搭載面１２１に導電接合されている。これにより、複数の第２半導体素子２２の各々の第３電極２２１は、第２導電層１２に導通している。
　図８に示すように、第４電極２２２は、第１方向ｚにおいて第３電極２２１とは反対側に位置する。第４電極２２２は、第２半導体素子２２のソースに相当する。
　図２に示すように、第２ゲート電極２２３は、第１方向ｚにおいて第４電極２２２と同じ側に位置する。第２ゲート電極２２３には、第２半導体素子２２を駆動するためのゲート電圧が印加される。第１方向ｚに視て、第２ゲート電極２２３の面積は、第４電極２２２の面積より小さい。
　第１電力端子３１は、図６に示すように、第１導電層１１の第１搭載面１１１に導電接合されている。これにより、第１電力端子３１は、複数の第１半導体素子２１の各々の第１電極２１１に導通している。第１電力端子３１は、第２方向ｘにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置する。第１電力端子３１は、電力変換対象となる直流電力が印加されるＰ端子（正極）である。
　図２および図６に示すように、第１電力端子３１は、本体部３１１および台座部３１２を有する。本体部３１１は、第１方向ｚにおいて第１導電層１１の第１搭載面１１１から離れている。本体部３１１は、銅を含む。本体部３１１は、封止樹脂５０から露出する部分を含む。当該部分には、取付け孔３１１Ａが設けられている。取付け孔３１１Ａは、第１方向ｚに貫通している。台座部３１２は、第１搭載面１１１と本体部３１１との間に位置する。台座部３１２は、第１搭載面１１１に導電接合されている。本体部３１１は、台座部３１２に導電接合されている。台座部３１２は、たとえば金属ブロックである。
　第３電力端子３３は、図１および図６に示すように、第２導電層１２の第２搭載面１２１に導電接合されている。これにより、第３電力端子３３は、複数の第２半導体素子２２の各々の第３電極２２１に導通している。第３電力端子３３は、第２方向ｘにおいて複数の第２半導体素子２２を基準として複数の第１半導体素子２１とは反対側に位置する。複数の第１半導体素子２１、および複数の第２半導体素子２２により変換された交流電力は、第３電力端子３３から出力される。
　図１および図６に示すように、第３電力端子３３は、本体部３３１および第３台座部３３２を有する。本体部３３１は、第１方向ｚにおいて第２導電層１２の第２搭載面１２１から離れている。本体部３３１は、銅を含む。本体部３３１は、封止樹脂５０から露出する部分を含む。当該部分には、取付け孔３３１Ａが設けられている。取付け孔３３１Ａは、第１方向ｚに貫通している。第３台座部３３２は、第２搭載面１２１と本体部３３１との間に位置する。第３台座部３３２は、第２搭載面１２１に導電接合されている。本体部３３１は、第３台座部３３２に導電接合されている。第３台座部３３２は、たとえば金属ブロックである。
　複数の第２導通部材３５は、図７に示すように、接合層２９を介して複数の第１半導体素子２１の各々の第２電極２１２に個別に導電接合されている。あわせて、複数の第２導通部材３５は、接合層２９を介して第２導電層１２の第２搭載面１２１に導電接合されている。これにより、複数の第１半導体素子２１の各々の第２電極２１２は、複数の第２半導体素子２２の各々の第３電極２２１に導通している。図２に示すように、第１方向ｚに視て、複数の第２導通部材３５の各々は、第２方向ｘに延びている。複数の第２導通部材３５は、銅を含む。
　第１導通部材３４は、図５～図７に示すように、第１方向ｚを基準として複数の第１半導体素子２１を基準として第１導電層１１とは反対側に位置する。第１導通部材３４は、銅を含む。第１導通部材３４は、主部３４１、および複数の第１接続部３４２を有する。図８に示すように、複数の第１接続部３４２は、接合層２９を介して複数の第２半導体素子２２の各々の第４電極２２２に個別に導電接合されている。複数の第１接続部３４２の各々は、たとえば金属ブロックである。主部３４１は、第１方向ｚにおいて複数の第１接続部３４２を基準として、複数の第２半導体素子２２とは反対側に位置する。主部３４１の第２方向ｘの一方側は、接合層２９を介して複数の第１接続部３４２に導電接合されている。主部３４１の第２方向ｘの他方側は、第２電力端子３２につながっている。これにより、第１導通部材３４は、複数の第２半導体素子２２の各々の第４電極２２２と、第２電力端子３２とを相互に導通させる。半導体装置Ａ１０においては、主部３４１は、第２電力端子３２と一体となっている。図１に示すように、第１方向ｚに視て、主部３４１は、第１導電層１１に重なっている。主部３４１は、銅を含む。
　第２電力端子３２は、図１および図５に示すように、第２方向ｘの一方側において第１導通部材３４の主部３４１につながっている。第２電力端子３２は、第３方向ｙにおいて第１電力端子３１から離れている。第１方向ｚに視て、第２電力端子３２は、第１導電層１１に重なっている。第２電力端子３２は、電力変換対象となる直流電力が入力されるＮ端子（負極）である。第２電力端子３２は、銅を含む。
　図１および図５に示すように、第２電力端子３２は、本体部３２１および中間部３２２を有する。本体部３２１は、第１方向ｚにおいて第１導電層１１の第１搭載面１１１から離れている。本体部３２１は、封止樹脂５０から露出する部分を含む。当該部分には、取付け孔３２１Ａが設けられている。取付け孔３２１Ａは、第１方向ｚに貫通している。中間部３２２は、第２方向ｘにおいて本体部３２１と第１導通部材３４の主部３４１とを連結している。中間部３２２の第２方向ｘの寸法は、本体部３２１の第２方向ｘの寸法より小さい。中間部３２２は、封止樹脂５０に覆われている。
　保護素子４０は、図１０に示すように、第１電力端子３１および第２電力端子３２の各々に対して直列接続されている。あわせて、保護素子４０は、第１電力端子３１に対して複数の第１半導体素子２１と並列接続されている。保護素子４０は、半導体装置Ａ１０のスナバ回路を構成している。図１に示すように、保護素子４０は、第２方向ｘにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置する。保護素子４０は、第１導電層１１の上に位置する。保護素子４０は、第１導電層１１および第１導通部材３４に導通している。保護素子４０は、極性が互いに異なる第１極４１１および第２極４１２を有する。図１０に示すように、半導体装置Ａ１０においては、保護素子４０は、複数の抵抗体４１、および複数のコンデンサ４２を含む。複数の抵抗体４１は、たとえばチップ抵抗器である。複数のコンデンサ４２は、たとえば積層セラミックコンデンサ（ＭＬＣＣ；(Multi-Layer Ceramic Capacitor）である。
　図２に示すように、複数の抵抗体４１は、第３方向ｙに沿って配置されている。図２および図６に示すように、複数の抵抗体４１の各々は、第１極４１１および第２極４１２を含む。半導体装置Ａ１０においては、複数の抵抗体４１の各々において、第１極４１１および第２極４１２は、第２方向ｘにおいて互いに離れている。第１極４１１は、正極である。第２極４１２は、負極である。複数の抵抗体４１の各々の第１極４１１は、接合層２９を介して第１導電層１１の第１搭載面１１１に導電接合されている。これにより、複数の抵抗体４１の各々の第１極４１１は、第１電力端子３１に導通している。複数の抵抗体４１の各々の第２極４１２は、接合層２９を介して中間配線１３の配線部１３２の第１部１３２Ａに導電接合されている。
　図１に示すように、複数のコンデンサ４２は、第３方向ｙに沿って配置されている。複数のコンデンサ４２は、第１方向ｚにおいて中間配線１３および第１導通部材３４を基準として、第１導電層１１とは反対側に位置する。図６および図９に示すように、複数のコンデンサ４２の各々の第２方向ｘの一方側は、接合層２９を介して中間配線１３の配線部１３２の第２部１３２Ｂに導電接合されている。これにより、複数のコンデンサ４２は、複数の抵抗体４１の各々の第２極４１２に導通している。複数のコンデンサ４２の各々の第２方向ｘの他方側は、接合層２９を介して第１導通部材３４の主部３４１に導電接合されている。これにより、複数のコンデンサ４２は、第２電力端子３２に導通している。さらに、複数の抵抗体４１の各々の第２極４１２は、複数のコンデンサ４２を介して第２電力端子３２に導通している。第１方向ｚに視て、複数のコンデンサ４２の各々は、複数の抵抗体４１のいずれかと、第１導電層１１とにそれぞれ重なっている。
　封止樹脂５０は、図５～図８に示すように、第１導電層１１、第２導電層１２、複数の第１半導体素子２１、複数の第２半導体素子２２、第１導通部材３４、複数の第２導通部材３５、および保護素子４０を覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂５０は、頂面５１、底面５２、２つの第１側面５３、および２つの第２側面５４を有する。
　図５～図８に示すように、頂面５１は、第１方向ｚにおいて第１導電層１１の第１搭載面１１１と同じ側を向く。底面５２は、第１方向ｚにおいて頂面５１とは反対側を向く。図３に示すように、底面５２から２つの基材１０の各々の放熱層１０３が露出している。
　図５および図６に示すように、２つの第１側面５３は、第２方向ｘにおいて互いに離れており、かつ頂面５１および底面５２につながっている。２つの第１側面５３のうち一方の第１側面５３から、第１電力端子３１の本体部３１１と、第２電力端子３２の本体部３２１とが露出している。２つの第１側面５３のうち他方の第１側面５３から、第３電力端子３３の本体部３３１が露出している。図７および図８に示すように、２つの第２側面５４は、第３方向ｙにおいて互いに離れており、かつ頂面５１および底面５２につながっている。
　第１検出端子１４は、複数の抵抗体４１の各々の第１極４１１に導通している。したがって、第１検出端子１４には、複数の抵抗体４１の各々の第１極４１１に印加される電圧と等電位の電圧が印加される。図１および図３に示すように、第１検出端子１４の一部は、封止樹脂５０に覆われている。図３および図４に示すように、第１検出端子１４は、封止樹脂５０の２つの第２側面５４のうち、一方の第２側面５４から露出している。
　第１ワイヤ１６は、図１および図９に示すように、第１検出端子１４と第１導電層１１の第１搭載面１１１とに導電接合されている。これにより、第１検出端子１４は、第１導電層１１と、複数の抵抗体４１の各々の第１極４１１とに導通している。第１ワイヤ１６は、封止樹脂５０に覆われている。第１ワイヤ１６は、アルミニウム（Ａｌ）を含む。この他、第１ワイヤ１６は、銅を含む場合でもよい。
　第２検出端子１５は、複数の抵抗体４１の各々の第２極４１２に導通している。したがって、第２検出端子１５には、複数の抵抗体４１の各々の第２極４１２に印加される電圧と等電位の電圧が印加される。図１および図３に示すように、第２検出端子１５の一部は、封止樹脂５０に覆われている。図３および図４に示すように、第２検出端子１５は、封止樹脂５０の２つの第２側面５４のうち、一方の第２側面５４から露出している。第２検出端子１５は、第２方向ｘにおいて第１検出端子１４の隣に位置する。
　第２ワイヤ１７は、図１および図９に示すように、第２検出端子１５と、中間配線１３の配線部１３２の第１部１３２Ａとに導電接合されている。これにより、第２検出端子１５は、中間配線１３と、複数の抵抗体４１の各々の第２極４１２とに導通している。第２ワイヤ１７は、封止樹脂５０に覆われている。第２ワイヤ１７は、アルミニウムを含む。この他、第２ワイヤ１７は、銅を含む場合でもよい。
　第１信号端子６１は、図１０に示すように、複数の第１半導体素子２１の各々の第１ゲート電極２１３に導通している。第１信号端子６１には、複数の第１半導体素子２１を駆動するためのゲート電圧が印加される。第２信号端子６２は、図１０に示すように、複数の第１半導体素子２１の各々の第２電極２１２に導通している。第２信号端子６２には、複数の第１半導体素子２１の各々の第２電極２１２に印加される電圧と等電位の電圧が印加される。
　第３信号端子６３は、図１０に示すように、複数の第２半導体素子２２の各々の第２ゲート電極２２３に導通している。第３信号端子６３には、複数の第２半導体素子２２を駆動するためのゲート電圧が印加される。第４信号端子６４は、図１０に示すように、複数の第２半導体素子２２の各々の第４電極２２２に導通している。第４信号端子６４には、複数の第２半導体素子２２の各々の第４電極２２２に印加される電圧と等電位の電圧が印加される。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１電力端子３１、第１半導体素子２１、保護素子４０、第２電力端子３２、第１検出端子１４および第２検出端子１５を備える。保護素子４０は、第１電力端子３１に対して直列接続されるとともに、第１電力端子３１に対して第１半導体素子２１と並列接続されている。保護素子４０は、抵抗体４１を含む。保護素子４０は、極性が互いに異なる第１極４１１および第２極４１２を有する。第１極４１１は、第１検出端子１４に導通している。第２極４１２は、第２検出端子１５に導通している。本構成をとることにより、第１検出端子１４には、第１極４１１に印加される電圧と等電位の電圧が印加される。第２検出端子１５には、第２極４１２に印加される電圧と等電位の電圧が印加される。これにより、第１検出端子１４と第２検出端子１５との電位差により、保護素子４０に流れる電流特定できる。その上で、第１電力端子３１に流れる電流から保護素子４０に流れる電流を差し引くことにより、第１半導体素子２１の第１電極２１１から第２電極２１２に流れる電流を特定できる。したがって、本構成によれば、半導体装置Ａ１０においては、保護素子４０を具備する構成において、第１半導体素子２１に流れる電流をより精度良く把握することが可能となる。
　抵抗体４１は、第１極４１１および第２極４１２を含む。保護素子４０は、コンデンサ４２を含む。コンデンサ４２は、抵抗体４１に対して直列接続されている。本構成をとることにより、第１電力端子３１にサージ電圧が印加された場合、コンデンサ４２により当該サージ電圧を低減しつつ、抵抗体４１により当該サージ電圧に起因したリンギングを抑制できる。これにより、サージ電圧に対して第１半導体素子２１をより効果的に保護できる。
　半導体装置Ａ１０は、第２半導体素子２２および封止樹脂５０をさらに備える。第１半導体素子２１、第２半導体素子２２および保護素子４０は、封止樹脂５０に覆われている。第１検出端子１４および第２検出端子１５の各々の一部は、封止樹脂５０に覆われている。本構成をとることにより、保護素子４０を外的因子から保護することができる。
　半導体装置Ａ１０は、第１半導体素子２１に導通する第１導電層１１と、第２半導体素子２２に導通する第１導通部材３４とをさらに備える。第１電力端子３１は、第１導電層１１を介して保護素子４０に導通している。第２電力端子３２は、第１導通部材３４を介して保護素子４０に導通している。第１方向ｚに視て、第１導通部材３４は、第１導電層１１に重なっている。本構成をとることにより、第１導電層１１および第１導通部材３４による相互インダクタンスが負に大きくなるため、第１導電層１１および第１導通部材３４の各々に現れる寄生インダクタンスを低減することができる。これにより、第１電力端子３１に印加されるサージ電圧を低減しつつ、半導体装置Ａ１０における電力損失を抑制することが可能となる。
　第１方向ｚに視て、コンデンサ４２は、抵抗体４１および第１導電層１１の各々に重なっている。本構成をとることにより、半導体装置Ａ１０において、第１方向ｚに対して直交する方向の寸法の過度な拡大を抑制できる。
　半導体装置Ａ１０は、中間配線１３をさらに備える。抵抗体４１の第２極４１２と、コンデンサ４２との各々は、中間配線１３に導電接合されている。第１導電層１１は、第１搭載面１１１から凹む凹部１１２を有する。中間配線１３の一部は、凹部１１２に収容されている。本構成をとることにより、半導体装置Ａ１０の第１方向ｚの寸法の過度な拡大を抑制できる。
　中間配線１３は、絶縁部１３１および配線部１３２を有する。配線部１３２は、絶縁部１３１に接合された第１部１３２Ａと、第１部１３２Ａに導通する第２部１３２Ｂとを含む。抵抗体４１の第２極４１２は、第１部１３２Ａに導電接合されている。コンデンサ４２は、第２部１３２Ｂに導電接合されている。第２部１３２Ｂは、第１導電層１１の第１搭載面１１１から第１方向ｚに突出している。本構成をとることにより、半導体装置Ａ１０の第３方向ｙの寸法の過度な拡大を抑制できる。
　半導体装置Ａ１０は、第１導電層１１および第２導電層１２の各々が接合された基材１０をさらに備える。基材１０は、絶縁層１０１と、絶縁層１０１を基準として第１導電層１１および第２導電層１２とは反対側に位置する放熱層１０３とを含む。放熱層１０３は、絶縁層１０１に接合されており、かつ封止樹脂５０から露出している。本構成をとることにより、第１半導体素子２１および第２半導体素子２２の各々から発生した熱を放熱層１０３から効率よく外部に放出できる。
　第２実施形態：
　図１１～図１４に基づき、本開示の第２実施形態に係る半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１１は、理解の便宜上、封止樹脂５０を透過している。図１１において透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ２０においては、中間配線１３を具備しないことと、第１導電層１１、第１導通部材３４、保護素子４０、第１ワイヤ１６および第２ワイヤ１７の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１１および図１２に示すように、第１導電層１１は、凹部１１２を具備しない。半導体装置Ａ２０においては、図１４に示すように、保護素子４０は、複数の抵抗体４１、およびコンデンサ４２を含む。
　図１２および図１３に示すように、コンデンサ４２は、本体４２１、第１パッド４２２、第２パッド４２３および第３パッド４２４を有する。本体４２１は、誘電体を積層したコンデンサ基板、または部品内蔵基板を含む。当該部品内蔵基板は、フィルムコンデンサ、または積層セラミックコンデンサを含む。この他、本体４２１は、ガラスエポキシ基板を含む場合でもよい。第１パッド４２２および第２パッド４２３は、第１方向ｚにおいて本体４２１を間に挟んで互いに反対側に位置する。第１パッド４２２および第２パッド４２３は、本体４２１に導通している。第１パッド４２２は、第１導電層１１の第１搭載面１１１に導電接合されている。これにより、コンデンサ４２は、第１電力端子３１に導通している。第３パッド４２４は、第１方向ｚにおいて第２パッド４２３と同じ側に位置する。図１１に示すように、第３パッド４２４は、第２方向ｘにおいて第２パッド４２３を基準として第１電力端子３１とは反対側に位置する。第２パッド４２３および第３パッド４２４の各々は、第３方向ｙに延びている。第３パッド４２４は、本体４２１に対して電気絶縁されている。
　図１２および図１３に示すように、第１導通部材３４は、複数の第２接続部３４３を有する。複数の第２接続部３４３は、第３方向ｙに沿って配置されている。複数の第２接続部３４３は、接合層２９を介してコンデンサ４２の第３パッド４２４に導電接合されている。第１導通部材３４の主部３４１は、接合層２９を介して複数の第２接続部３４３に導電接合されている。複数の第２接続部３４３は、たとえば金属ブロックである。第１方向ｚに視て、第１導通部材３４は、コンデンサ４２に重なっている。
　図１２および図１３に示すように、複数の抵抗体４１は、第１方向ｚにおいてコンデンサ４２を基準として第１導電層１１とは反対側に位置する。複数の抵抗体４１の各々の第１極４１１は、接合層２９を介してコンデンサ４２の第２パッド４２３に導電接合されている。これにより、コンデンサ４２は、複数の抵抗体４１の各々の第１極４１１に導通している。複数の抵抗体４１の各々の第２極４１２は、接合層２９を介してコンデンサ４２の第３パッド４２４に導電接合されている。これにより、第２電力端子３２は、複数の抵抗体４１の各々の第２極４１２に導通している。
　図１１および図１３に示すように、第１ワイヤ１６は、第１検出端子１４とコンデンサ４２の第２パッド４２３とに導電接合されている。これにより、第１検出端子１４は、第２パッド４２３と、複数の抵抗体４１の各々の第１極４１１とに導通している。第２ワイヤ１７は、第２検出端子１５とコンデンサ４２の第３パッド４２４とに導電接合されている。これにより、第２検出端子１５は、第３パッド４２４と、複数の抵抗体４１の各々の第２極４１２とに導通している。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１電力端子３１、第１半導体素子２１、保護素子４０、第２電力端子３２、第１検出端子１４および第２検出端子１５を備える。保護素子４０は、第１電力端子３１に対して直列接続されるとともに、第１電力端子３１に対して第１半導体素子２１と並列接続されている。保護素子４０は、抵抗体４１を含む。保護素子４０は、極性が互いに異なる第１極４１１および第２極４１２を有する。第１極４１１は、第１検出端子１４に導通している。第２極４１２は、第２検出端子１５に導通している。したがって、本構成によれば、半導体装置Ａ２０においても、保護素子４０を具備する構成において、第１半導体素子２１に流れる電流をより精度良く把握することが可能となる。さらに半導体装置Ａ２０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ２０においても当該構成に係る作用効果を奏する。
　半導体装置Ａ２０においては、コンデンサ４２は、本体４２１、第１パッド４２２および第２パッド４２３を有する。第１パッド４２２は、第１導電層１１に導電接合されている。第２パッド４２３は、抵抗体４１の第１極４１１に導通している。本構成をとることにより、半導体装置Ａ２０においては、中間配線１３の具備が不要となるとともに、封止樹脂５０の第１方向ｚの寸法の縮小を図ることができる。
　第３実施形態：
　図１５～図１８に基づき、本開示の第３実施形態に係る半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１５は、理解の便宜上、封止樹脂５０を透過している。図１５において透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ３０においては、第１導電層１１、中間配線１３、保護素子４０、第１ワイヤ１６および第２ワイヤ１７の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１５および図１６に示すように、第１導電層１１は、凹部１１２を具備しない。中間配線１３は、配線部１３２のみ具備する。配線部１３２は、接合層２９を介して第１導電層１１の第１搭載面１１１に導電接合されている。配線部１３２は、たとえば金属ブロックである。図１８に示すように、半導体装置Ａ３０においては、保護素子４０は、抵抗体４１、および複数のコンデンサ４２を含む。
　図１６および図１７に示すように、抵抗体４１は、第１方向ｚにおいて中間配線１３を基準として第１導電層１１とは反対側に位置する。第１極４１１および第２極４１２は、第１方向ｚにおいて互いに離れている。第１極４１１は、接合層２９を介して中間配線１３に導電接合されている。これにより、第１極４１１は、第１電力端子３１に導通している。複数のコンデンサ４２は、接合層２９を介して第２極４１２に導電接合されている。これにより、第２極４１２は、複数のコンデンサ４２を介して第２電力端子３２に導通している。
　図１５に示すように、抵抗体４１は、第３方向ｙに延びている。抵抗体４１は、複数のグラフェンにより構成されるグラファイトを含む。当該複数のグラフェンは、第１方向ｚに積層されている。
　図１５および図１７に示すように、第１ワイヤ１６は、第１検出端子１４と中間配線１３とに導電接合されている。これにより、抵抗体４１の第１極４１１は、第１検出端子１４に導通している。第２ワイヤ１７は、第２検出端子１５と抵抗体４１の第２極４１２とに導電接合されている。これにより、第２極４１２は、第２検出端子１５に導通している。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１電力端子３１、第１半導体素子２１、保護素子４０、第２電力端子３２、第１検出端子１４および第２検出端子１５を備える。保護素子４０は、第１電力端子３１に対して直列接続されるとともに、第１電力端子３１に対して第１半導体素子２１と並列接続されている。保護素子４０は、抵抗体４１を含む。保護素子４０は、極性が互いに異なる第１極４１１および第２極４１２を有する。第１極４１１は、第１検出端子１４に導通している。第２極４１２は、第２検出端子１５に導通している。したがって、本構成によれば、半導体装置Ａ３０においても、保護素子４０を具備する構成において、第１半導体素子２１に流れる電流をより精度良く把握することが可能となる。さらに半導体装置Ａ３０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ３０においても当該構成に係る作用効果を奏する。
　半導体装置Ａ３０においては、抵抗体４１は、複数のグラフェンにより構成されるグラファイトを含む。当該複数のグラフェンは、第１方向ｚに積層されている。本構成をとることにより、抵抗体４１の抵抗値をより増加させることができる。これにより、第１半導体素子２１に発生するサージ電圧に起因したリンギングを抑制する効果がより向上する。
　第４実施形態：
　図１９および図２０に基づき、本開示の第４実施形態に係る半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９は、理解の便宜上、封止樹脂５０を透過している。図１９において透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ４０においては、第１ワイヤ１６および第２ワイヤ１７を具備しないことと、第１検出端子１４および第２検出端子１５の構成とが、先述した半導体装置Ａ３０の場合と異なる。
　図１９および図２０に示すように、第１検出端子１４は、中間配線１３に導電接合されている。これにより、抵抗体４１の第１極４１１は、第１検出端子１４に導通している。第２検出端子１５は、抵抗体４１の第２極４１２に導電接合されている。これにより、第２極４１２は、第２検出端子１５に導通している。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、第１電力端子３１、第１半導体素子２１、保護素子４０、第２電力端子３２、第１検出端子１４および第２検出端子１５を備える。保護素子４０は、第１電力端子３１に対して直列接続されるとともに、第１電力端子３１に対して第１半導体素子２１と並列接続されている。保護素子４０は、抵抗体４１を含む。保護素子４０は、極性が互いに異なる第１極４１１および第２極４１２を有する。第１極４１１は、第１検出端子１４に導通している。第２極４１２は、第２検出端子１５に導通している。したがって、本構成によれば、半導体装置Ａ４０においても、保護素子４０を具備する構成において、第１半導体素子２１に流れる電流をより精度良く把握することが可能となる。さらに半導体装置Ａ４０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ４０においても当該構成に係る作用効果を奏する。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１電力端子（３１）と、
　各々が前記第１電力端子（３１）に対して直列接続されるとともに、前記第１電力端子に対して互いに並列接続された第１半導体素子（２１）および保護素子（４０）と、
　前記保護素子（４０）に直列接続された第２電力端子（３２）と、
　各々が前記保護素子（４０）に導通する第１検出端子（１４）および第２検出端子（１５）と、を備え、
　前記保護素子（４０）は、抵抗体（４１）を含み、
　前記保護素子（４０）は、極性が互いに異なる第１極（４１１）および第２極（４１２）を有し、
　前記第１極（４１１）は、前記第１検出端子（１４）に導通しており、
　前記第２極（４１２）は、前記第２検出端子（１５）に導通している、半導体装置（Ａ１０）。
　付記２．
　前記抵抗体（４１）は、前記第１極（４１１）および前記第２極（４１２）を含む、付記１に記載の半導体装置（Ａ１０）。
　付記３．
　前記保護素子（４０）は、コンデンサ（４２）を含み、
　前記コンデンサ（４２）は、前記抵抗体（４１）に対して直列接続されている、付記２に記載の半導体装置。
　付記４．
　前記第１半導体素子（２１）および前記第２電力端子（３２）の各々に対して直列接続される第２半導体素子（２２）と、
　前記第１半導体素子（２１）、前記第２半導体素子（２２）および前記保護素子（４０）を覆う封止樹脂（５０）をさらに備え、
　前記第１検出端子（１４）および前記第２検出端子（１５）の各々の一部は、前記封止樹脂（５０）に覆われている、付記３に記載の半導体装置（Ａ１０）。
　付記５．
　第１導電層（１１）をさらに備え、
　前記第１半導体素子（２１）および前記保護素子（４０）は、前記第１導電層（１１）の第１方向の一方側に導電接合されており、
　前記第１電力端子（３１）は、前記第１導電層（１１）に導通しており、
　前記封止樹脂（５０）は、前記第１導電層（１１）を覆っている、付記４に記載の半導体装置（Ａ１０）。
　付記６．
　前記第２半導体素子（２２）および前記第２電力端子（３２）を相互に導通させる第１導通部材（３４）をさらに備え、
　前記第１導通部材（３４）は、前記第１半導体素子（２１）を基準として前記第１導電層（１１）とは反対側に位置しており、
　前記保護素子（４０）は、前記第１導通部材（３４）に導通しており、
　前記封止樹脂（５０）は、前記第１導通部材（３４）を覆っており、
　前記第１方向に視て、前記第１導通部材（３４）は、前記第１導電層（１１）に重なっている、付記５に記載の半導体装置（Ａ１０）。
　付記７．
　前記コンデンサ（４２）は、前記第２極（４１２）に導通しており、
　前記第１極（４１１）は、前記第１導電層（１１）に導電接合されており、
　前記コンデンサ（４２）は、前記第１導通部材（３４）に導電接合されている、付記６に記載の半導体装置（Ａ１０）。
　付記８．
　前記第１方向に視て、前記コンデンサ（４２）は、前記抵抗体（４１）および前記第１導電層（１１）の各々に重なっている、付記７に記載の半導体装置（Ａ１０）。
　付記９．
　前記第１導電層（１１）の前記第１方向の一方側に搭載された中間配線（１３）をさらに備え、
　前記第１極（４１１）および前記第２極（４１２）は、前記第１方向に対して直交する方向において互いに離れており、
　前記第２極（４１２）および前記コンデンサ（４２）の各々は、前記中間配線（１３）に導電接合されている、付記８に記載の半導体装置（Ａ１０）。
　付記１０．
　前記第１検出端子（１４）は、前記第１導電層（１１）に導通しており、
　前記第２検出端子（１５）は、前記中間配線（１３）に導通している、付記９に記載の半導体装置（Ａ１０）。
　付記１１．
　前記第１導電層（１１）は、前記第１方向の一方側を向くとともに、前記第１半導体素子（２１）が導電接合される第１搭載面（１１１）と、前記第１搭載面（１１１）から凹む凹部（１１２）と、を有し、
　前記中間配線（１３）の一部は、前記凹部（１１２）に収容されている、付記１０に記載の半導体装置（Ａ１０）。
　付記１２．
　前記中間配線（１３）は、前記第１導電層（１１）に搭載された絶縁部（１３１）と、前記絶縁部（１３１）を間に挟んで前記第１導電層（１１）とは反対側に位置する配線部（１３２）と、を有し、
　前記第２極（４１２）および前記コンデンサ（４２）の各々は、前記配線部（１３２）に導電接合されており、
　前記配線部（１３２）の一部は、前記第１搭載面（１１１）から前記第１方向に突出している、付記１１に記載の半導体装置（Ａ１０）。
　付記１３．
　前記配線部（１３２）は、前記絶縁部（１３１）に接合された第１部（１３２Ａ）と、前記第１部（１３２Ａ）に導通する第２部（１３２Ｂ）と、を含み、
　前記第２極（４１２）は、前記第１部（１３２Ａ）に導電接合されており、
　前記コンデンサ（４２）は、前記第２部（１３２Ｂ）に導電接合されており、
　前記第２部（１３２Ｂ）の前記第１方向の寸法は、前記第１部（１３２Ａ）の前記第１方向の寸法より大きい、付記１２に記載の半導体装置（Ａ１０）。
　付記１４．
　前記第１極（４１１）および前記第２極（４１２）は、前記第１方向において互いに離れており、
　前記コンデンサ（４２）は、前記第２極（４１２）に導電接合されている、付記８に記載の半導体装置（Ａ３０，Ａ４０）。
　付記１５．
　前記抵抗体（４１）は、複数のグラフェンにより構成されるグラファイトを含み、
　前記複数のグラフェンは、前記第１方向に積層されている、付記１４に記載の半導体装置（Ａ３０，Ａ４０）。
　付記１６．
　前記コンデンサ（４２）は、前記第１極（４１１）に導通しており、
　前記コンデンサ（４２）は、本体（４２１）と、前記本体（４２１）に導通する第１パッド（４２２）および第２パッド（４２３）を有し、
　前記第１パッド（４２２）および前記第２パッド（４２３）は、前記第１方向において前記本体（４２１）を間に挟んで互いに反対側に位置しており、
　前記第１パッド（４２２）は、前記第１導電層（１１）に導電接合されており、
　前記第２パッド（４２１）は、前記第１極（４１１）に導通している、付記６に記載の半導体装置（Ａ２０）。
　付記１７．
　前記第１方向に視て、前記抵抗体（４１）は、前記コンデンサ（４２）に重なっている、付記１６に記載の半導体装置（Ａ２０）。
　付記１８．
　前記コンデンサ（４２）は、前記第１方向において前記第２パッド（４２３）と同じ側に位置するとともに、前記第１導通部材（３４）に導通する第３パッド（４２４）をさらに備え、
　前記第３パッド（４２４）は、前記本体（４２１）に対して電気絶縁されており、
　前記第１極（４１１）は、前記第２パッド（４２３）に導電接合されており、
　前記第２極（４１２）は、前記第３パッド（４２４）に導電接合されている、付記１７に記載の半導体装置（Ａ２０）。
　付記１９．
　前記第１検出端子（１４）は、前記第２パッド（４２３）に導通しており、
　前記第２検出端子（１５）は、前記第３パッド（４２４）に導通している、付記１８に記載の半導体装置（Ａ２０）。
　付記２０．
　前記第１半導体素子（２１）に導通する第２導電層（１２）をさらに備え、
　前記第２半導体素子（１２）は、前記第１方向において前記第２導電層（１２）と前記第１導通部材（３４）との間に位置するとともに、前記第２導電層（１２）に導電接合されており、
　前記封止樹脂（５０）は、前記第２導電層（１２）を覆っており、
　前記第１導通部材（３４）は、前記第２半導体素子（２２）に導電接合されている、付記６ないし１９のいずれかに記載の半導体装置（Ａ１０，Ａ２０，Ａ３０，Ａ４０）。
　付記２１．
　前記第１導電層（１１）に導電接合された中間配線（１３）をさらに備え、
　前記中間配線（１３）は、前記第１導電層（１１）に導電接合されており、
　前記第１極（４１１）は、前記中間配線（１３）に導電接合されている、付記１５に記載の半導体装置（Ａ３０，Ａ４０）。
　付記２２．
　前記第１検出端子（１４）は、前記中間配線（１３）に導通しており、
　前記第２検出端子（１５）は、前記第２極（４１２）に導通している、付記２１に記載の半導体装置（Ａ３０）。
　付記２３．
　前記第１検出端子（１４）は、前記中間配線（１３）に導電接合されており、
　前記第２検出端子（１５）は、前記第２極（４１２）に導電接合されている、付記２１に記載の半導体装置（Ａ４０）。
　付記２４．
　前記第１半導体素子（２１）および前記第２導電層（１２）に導電接合された第２導通部材（３５）をさらに備え、
　前記第２導通部材（３５）は、前記第１方向において前記第１導電層（１１）および前記第２導電層（１２）と前記第１導通部材（３４）との間に位置する、付記２０に記載の半導体装置（Ａ１０，Ａ２０，Ａ３０，Ａ４０）。
　付記２５．
　前記第２導電層（１２）に導通する第３電力端子（３３）をさらに備える、付記２４に記載の半導体装置（Ａ１０，Ａ２０，Ａ３０，Ａ４０）。
　付記２６．
　前記第１導電層（１１）および前記第２導電層（１２）を基準として前記第１半導体素子（２１）および前記第２半導体素子（２２）とは反対側に位置する基材（１０）さらに備え、
　前記基材（１０）は、絶縁層（１０１）を含み、
　前記第１導電層（１１）および前記第２導電層（１２）は、前記基材（１０）に接合されている、付記２５に記載の半導体装置（Ａ１０，Ａ２０，Ａ３０，Ａ４０）。
　付記２７．
　前記基材（１０）は、前記絶縁層（１０１）を基準として前記第１導電層（１１）および前記第２導電層（１２）とは反対側に位置する放熱層（１０３）を含み、
　前記放熱層（１０３）は、前記絶縁層（１０１）に接合されており、かつ前記封止樹脂（５０）から露出している、付記２６に記載の半導体装置。
Ａ１０～Ａ４０：半導体装置　　　１０：基材
１０１：絶縁層　　　１０２：支持層　　　１０３：放熱層
１１：第１導電層　　　１１１：第１搭載面　　　１１２：凹部
１２：第２導電層　　　１２１：第２搭載面
１３：中間配線　　　１３１：絶縁部　　　１３２：配線部
１３２Ａ，１３２Ｂ：第１部，第２部　　　１３３：接合部
１４，１５：第１検出端子，第２検出端子
１６，１７：第１ワイヤ，第２ワイヤ
２１：第１半導体素子　　　２１１．２１２：第１電極，第２電極
２１３：第１ゲート電極　　　２２：第２半導体素子
２２１，２２２：第３電極，第４電極　　　２２３：第２ゲート電極
２９：接合層　　　３１：第１電力端子　　　３１１：本体部
３１２：台座部　　　３２：第２電力端子　　　３２１：本体部
３２２：中間　　　３３：第３電力端子　　　３３１：本体部
３３２：台座部　　　３４：第１導通部材　　　３４１：主部
３４２，３４３：第１接続部，第２接続部　　　３５：第２導通部材
４０：保護素子　　　４１：抵抗体
４１１，４１２：第１極，第２極
４２：コンデンサ　　　４２１：本体
４２２，４２３，４２４：第１パッド，第２パッド，第３パッド
５０：封止樹脂　　　５１：頂面　　　５２：底面
５３，５４：第１側面，第２側面
６１～６４：第１信号端子～第４信号端子
ｚ，ｘ，ｙ：第１方向，第２方向，第３方向

Claims (20)

  1. 　第１電力端子と、
    　各々が前記第１電力端子に対して直列接続されるとともに、前記第１電力端子に対して互いに並列接続された第１半導体素子および保護素子と、
    　前記保護素子に直列接続された第２電力端子と、
    　各々が前記保護素子に導通する第１検出端子および第２検出端子と、を備え、
    　前記保護素子は、抵抗体を含み、
    　前記保護素子は、極性が互いに異なる第１極および第２極を有し、
    　前記第１極は、前記第１検出端子に導通しており、
    　前記第２極は、前記第２検出端子に導通している、半導体装置。
  2. 　前記抵抗体は、前記第１極および前記第２極を含む、請求項１に記載の半導体装置。
  3. 　前記保護素子は、コンデンサを含み、
    　前記コンデンサは、前記抵抗体に対して直列接続されている、請求項２に記載の半導体装置。
  4. 　前記第１半導体素子および前記第２電力端子の各々に対して直列接続される第２半導体素子と、
    　前記第１半導体素子、前記第２半導体素子および前記保護素子を覆う封止樹脂をさらに備え、
    　前記第１検出端子および前記第２検出端子の各々の一部は、前記封止樹脂に覆われている、請求項３に記載の半導体装置。
  5. 　第１導電層をさらに備え、
    　前記第１半導体素子および前記保護素子は、前記第１導電層の第１方向の一方側に導電接合されており、
    　前記第１電力端子は、前記第１導電層に導通しており、
    　前記封止樹脂は、前記第１導電層を覆っている、請求項４に記載の半導体装置。
  6. 　前記第２半導体素子および前記第２電力端子を相互に導通させる第１導通部材をさらに備え、
    　前記第１導通部材は、前記第１半導体素子を基準として前記第１導電層とは反対側に位置しており、
    　前記保護素子は、前記第１導通部材に導通しており、
    　前記封止樹脂は、前記第１導通部材を覆っており、
    　前記第１方向に視て、前記第１導通部材は、前記第１導電層に重なっている、請求項５に記載の半導体装置。
  7. 　前記コンデンサは、前記第２極に導通しており、
    　前記第１極は、前記第１導電層に導電接合されており、
    　前記コンデンサは、前記第１導通部材に導電接合されている、請求項６に記載の半導体装置。
  8. 　前記第１方向に視て、前記コンデンサは、前記抵抗体および前記第１導電層の各々に重なっている、請求項７に記載の半導体装置。
  9. 　前記第１導電層の前記第１方向の一方側に搭載された中間配線をさらに備え、
    　前記第１極および前記第２極は、前記第１方向に対して直交する方向において互いに離れており、
    　前記第２極および前記コンデンサの各々は、前記中間配線に導電接合されている、請求項８に記載の半導体装置。
  10. 　前記第１検出端子は、前記第１導電層に導通しており、
    　前記第２検出端子は、前記中間配線に導通している、請求項９に記載の半導体装置。
  11. 　前記第１導電層は、前記第１方向の一方側を向くとともに、前記第１半導体素子が導電接合される第１搭載面と、前記第１搭載面から凹む凹部と、を有し、
    　前記中間配線の一部は、前記凹部に収容されている、請求項１０に記載の半導体装置。
  12. 　前記中間配線は、前記第１導電層に搭載された絶縁部と、前記絶縁部を間に挟んで前記第１導電層とは反対側に位置する配線部と、を有し、
    　前記第２極および前記コンデンサの各々は、前記配線部に導電接合されており、
    　前記配線部の一部は、前記第１搭載面から前記第１方向に突出している、請求項１１に記載の半導体装置。
  13. 　前記配線部は、前記絶縁部に接合された第１部と、前記第１部に導通する第２部と、を含み、
    　前記第２極は、前記第１部に導電接合されており、
    　前記コンデンサは、前記第２部に導電接合されており、
    　前記第２部の前記第１方向の寸法は、前記第１部の前記第１方向の寸法より大きい、請求項１２に記載の半導体装置。
  14. 　前記第１極および前記第２極は、前記第１方向において互いに離れており、
    　前記コンデンサは、前記第２極に導電接合されている、請求項８に記載の半導体装置。
  15. 　前記抵抗体は、複数のグラフェンにより構成されるグラファイトを含み、
    　前記複数のグラフェンは、前記第１方向に積層されている、請求項１４に記載の半導体装置。
  16. 　前記コンデンサは、前記第１極に導通しており、
    　前記コンデンサは、本体と、前記本体に導通する第１パッドおよび第２パッドを有し、
    　前記第１パッドおよび前記第２パッドは、前記第１方向において前記本体を間に挟んで互いに反対側に位置しており、
    　前記第１パッドは、前記第１導電層に導電接合されており、
    　前記第２パッドは、前記第１極に導通している、請求項６に記載の半導体装置。
  17. 　前記第１方向に視て、前記抵抗体は、前記コンデンサに重なっている、請求項１６に記載の半導体装置。
  18. 　前記コンデンサは、前記第１方向において前記第２パッドと同じ側に位置するとともに、前記第１導通部材に導通する第３パッドをさらに備え、
    　前記第３パッドは、前記本体に対して電気絶縁されており、
    　前記第１極は、前記第２パッドに導電接合されており、
    　前記第２極は、前記第３パッドに導電接合されている、請求項１７に記載の半導体装置。
  19. 　前記第１検出端子は、前記第２パッドに導通しており、
    　前記第２検出端子は、前記第３パッドに導通している、請求項１８に記載の半導体装置。
  20. 　前記第１半導体素子に導通する第２導電層をさらに備え、
    　前記第２半導体素子は、前記第１方向において前記第２導電層と前記第１導通部材との間に位置するとともに、前記第２導電層に導電接合されており、
    　前記封止樹脂は、前記第２導電層を覆っており、
    　前記第１導通部材は、前記第２半導体素子に導電接合されている、請求項６ないし１９のいずれかに記載の半導体装置。
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