WO2025154668A1 - ＳｉＣ複合体、その製造方法、ＳｉＣ積層体及びＳｉＣ半導体デバイス - Google Patents

ＳｉＣ複合体、その製造方法、ＳｉＣ積層体及びＳｉＣ半導体デバイス

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sic composite
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京樹 佐藤
誠 高村
拓滋 前川
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Rohm Co Ltd
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    • C01B32/15—Nano-sized carbon materials
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    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/90—Carbides
    • C01B32/914—Carbides of single elements
    • C01B32/956—Silicon carbide

Definitions

  • This disclosure relates to a SiC composite, a manufacturing method thereof, a SiC laminate, and a SiC semiconductor device.
  • a method for producing graphene known as the pyrolysis method, in which graphene, a two-dimensional material composed of carbon atoms, is formed on the surface of a SiC single crystal by heating the crystal at high temperatures.
  • the pyrolysis method is a useful production method with a wide range of industrial applications, since it can grow graphene directly from a SiC single crystal and form graphene over a large area on a wafer scale (see Patent Document 1).
  • step bunching a surface roughness called step bunching generally occurs during heating.
  • methods that have been used to suppress the occurrence of step bunching include controlling the temperature, heating rate, and time under constant pressure conditions, and applying a carbon-based material to the surface of the SiC single crystal in advance.
  • the present disclosure has been proposed in light of the above-mentioned circumstances, and aims to provide a SiC composite in which graphene is grown on the surface of a SiC single crystal by pyrolysis, and a method for producing the same, which aims to suppress the occurrence of step bunching.
  • the SiC composite disclosed herein includes a SiC single crystal substrate having a diameter of 150 mm or more and a graphene layer formed by pyrolysis on the top surface of the SiC single crystal substrate, and the graphene layer has a surface roughness Ra of 1.2 nm or less.
  • the method for producing a SiC composite disclosed herein is a method for producing a SiC composite in which a graphene layer is formed by pyrolysis on the surface of a SiC single crystal substrate having a diameter of 150 mm or more, and includes a first step of forming graphene in an atmosphere having a pressure and temperature at which step bunching is unlikely to occur, and a second step of forming graphene on the surface of the graphene formed in the first step in an atmosphere having a pressure and temperature at which graphene with few defects is formed with good control over the number of layers, and the pressure and temperature of the atmosphere in the second step are higher than those of the atmosphere in the first step.
  • FIG. 1 is a cross-sectional view of a SiC composite body according to a first embodiment.
  • FIG. 2 is a diagram illustrating the formation of a graphene layer by a pyrolysis method.
  • FIG. 3 is a micrograph showing the surface shape of the graphene according to the first embodiment.
  • FIG. 4 is a diagram illustrating the formation of steps on the 0th layer of graphene.
  • FIG. 5 is a diagram for explaining the occurrence of step bunching.
  • FIG. 6 is a graph showing the results of Raman spectroscopy measurement of the graphene layer according to the first embodiment.
  • FIG. 7 is a diagram showing mapping of the half-width of the 2D band obtained by Raman spectroscopy measurement of the graphene layer according to the first embodiment.
  • FIG. 1 is a cross-sectional view of a SiC composite body according to a first embodiment.
  • FIG. 2 is a diagram illustrating the formation of a graphene layer by a pyrolysis method
  • FIG. 8 is a diagram illustrating the generation of graphene from the step portion.
  • FIG. 9 is a graph showing the relationship between the occurrence of step bunching and the rate of temperature rise.
  • FIG. 10 is a table showing the relationship between the pressure for forming graphene and the crystallinity of graphene, the controllability of the number of layers, and step bunching.
  • FIG. 11A is a diagram showing a first example of the relationship between the pressure at which graphene is formed and the crystallinity of graphene.
  • FIG. 11B is a diagram showing a second example of the relationship between the pressure at which graphene is formed and the crystallinity of graphene.
  • FIG. 12 is a table showing the relationship between the temperature for forming graphene and the crystallinity of graphene, the controllability of the number of layers, and step bunching.
  • FIG. 13 is a flowchart showing a series of steps in the method for manufacturing a SiC composite according to the first embodiment.
  • FIG. 14 is a cross-sectional view of a SiC composite according to the third embodiment.
  • FIG. 15 is a flowchart showing a series of steps in a method for manufacturing a SiC composite according to the third embodiment.
  • FIG. 16 is a cross-sectional view of a SiC composite substrate.
  • FIG. 17A is a process diagram for producing a SiC composite substrate.
  • FIG. 17B is a process diagram for producing a SiC composite substrate.
  • FIG. 18 is a cross-sectional view of a Schottky barrier diode.
  • FIG. 19 is a cross-sectional view of a trench structure MOSFET.
  • FIG. 1 is a cross-sectional view of a SiC composite 1 according to a first embodiment.
  • the SiC composite 1 according to the first embodiment is produced by a manufacturing method described later, and is composed of a SiC single crystal substrate 10 having a diameter of 150 mm or more, and a graphene layer 11 formed on a top surface 10a of the SiC single crystal substrate 10 by a pyrolysis method.
  • the SiC single crystal substrate 10 is assumed to be a substrate having a diameter of 150 mm or 6 inches or more.
  • the SiC single crystal substrate 10 has a hexagonal 4H crystal polymorphism, and the top surface 10a is assumed to be a Si surface having a (0001) plane with an off angle in the range of 0.5° to 10°, but the off angle may be in the range of 0° to 10°, or may be in the range of 0° to 0.5°.
  • the graphene layer 11 is assumed to be in the range of 0 to 2 layers.
  • the 0-layer graphene is graphene integrated with the Si layer directly below by covalent bonding, and is also called a buffer layer.
  • FIG. 2 is a diagram for explaining the formation of the graphene layer 11 by the pyrolysis method.
  • Si is sublimated from the top surface 10a, which is the Si surface, and the remaining C atoms form the 0th layer of graphene 11a on the top surface 10a, which is covalently bonded to the Si layer directly below.
  • Si is further sublimated from the top surface 10a of the SiC single crystal substrate, and the 0th layer of graphene 11a is released from the covalent bond and becomes the first layer of graphene 11b, and a new 0th layer of graphene 11a is formed directly below this first layer of graphene 11b.
  • the 0th layer of graphene 11a becomes the first layer of graphene 11b, and a new 0th layer of graphene 11a is formed directly below the first layer of graphene 11b. This process is repeated. In this way, a graphene layer 11 is formed on the top surface of the SiC single crystal substrate 10, in which the 1st layer or more of graphene 11b are stacked on the 0th layer of graphene 11a.
  • FIG. 3 is a micrograph showing the surface shape of the graphene layer 11 of the first embodiment. This micrograph was observed in an area of 2 ⁇ 2 ⁇ m 2 using an atomic force microscope. It is observed that the step bunching steps are formed in a striped pattern on the surface of the graphene layer 11.
  • the surface roughness Ra of the graphene layer 11 of the first embodiment may be 1.2 nm or less, 1.0 nm or less, 0.8 nm or less, or 0.6 nm or less. In addition, this surface roughness Ra may be 0.2 ⁇ m or more, 0.3 nm or more, or 0.4 nm or more.
  • step bunching will be described.
  • FIG. 4 is a diagram for explaining the formation of steps in the 0th layer of graphene 11a.
  • FIG. 4 is a cross-sectional view near the top surface 10a of the SiC single crystal substrate 10.
  • white circles represent Si atoms
  • black circles represent C molecules.
  • the top surface 10a of the SiC single crystal substrate 10 shows the 0th layer of graphene 11a in the graphene layer 11.
  • the SiC single crystal substrate 10 has a hexagonal 4H crystal polytype, and the top surface 10a is assumed to be a Si surface of the (0001) plane.
  • the 0th layer of graphene is formed by the thermal decomposition method
  • two types of terraces are formed on the top surface 10a by layers called 4H1 and 4H2 due to C atoms.
  • the 4H1 and 4H2 layers occupy cubic and hexagonal crystal sites, respectively, and are alternately stacked in the depth direction, and steps are formed between adjacent 4H1 and 4H2 terraces.
  • 4H2 is formed at a faster rate than 4H1, and as the formation of the 0th layer of graphene 11a progresses in the depth direction of the SiC single crystal substrate 10, the steps between the 4H1 terraces and the 4H2 terraces move so as to expand the 4H2 terraces.
  • the second embodiment it is possible to suppress the occurrence of step bunching and grow graphene with few defects with good control over the number of layers. As a result, it is possible to achieve both layer number control and defect reduction while suppressing surface roughness, and it is possible to improve the mobility of graphene and suppress anisotropy.
  • the atmosphere contains at least one of an inert gas and nitrogen gas.
  • the inert gas and nitrogen gas can be used to control the pressure.
  • the pressure higher than that of the immediately preceding step in the plurality of steps is higher by a factor of 102 to 1011 than that of the immediately preceding step.
  • the pressure can be changed from atmospheric pressure to ultra-high vacuum, which is effective in controlling the growth of graphene.
  • the SiC laminate includes the SiC composite according to any one of Supplementary Notes 1 to 5, and includes a SiC epitaxy layer 12 remotely epitaxially grown on the surface of a SiC single crystal substrate via the graphene of the SiC composite.
  • the graphene layer 11 of the SiC composite 1 has few defects and good layer number controllability, so that the crystallinity and peeling yield of the SiC epitaxy layer 12 can be improved.
  • the SiC semiconductor device includes a SiC epitaxial layer 12 included in the SiC stack described in Supplementary Note 19, and a SiC polycrystalline substrate 13 stacked on the SiC epitaxial layer 12, and uses the SiC epitaxial layer 12 as an active layer. It is possible to control a SiC semiconductor device having the SiC epitaxial layer 12 as an active layer.
  • the SiC semiconductor device according to claim 20 includes at least one of a Schottky barrier diode and a trench structure FET.
  • the SiC semiconductor device can be provided as a Schottky barrier diode and a trench structure FET.

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Abstract

ＳｉＣ複合体は、直径が１５０ｍｍ以上のＳｉＣ単結晶基板と、ＳｉＣ単結晶基板の頂面に熱分解法により形成されたグラフェン層とを有し、グラフェン層は表面粗さＲａが１．２ｎｍ以下である。グラフェン層の欠陥はラマンスペクトルの強度比ＩＤ／Ｇにおいて０．２以下であってもよく、ＳｉＣ単結晶基板は六方晶系の４Ｈ若しくは６Ｈ又は立方晶系３Ｃであってもよく、頂面のオフ角は０．５°以上１０°以下の範囲にあってもよく、グラフェン層は０層以上で２層以下のグラフェンで構成されてもよい。

Description

ＳｉＣ複合体、その製造方法、ＳｉＣ積層体及びＳｉＣ半導体デバイス
　本開示は、ＳｉＣ複合体、その製造方法、ＳｉＣ積層体及びＳｉＣ半導体デバイスに関する。
　従来、ＳｉＣ単結晶を高温で加熱することで表面に炭素原子から構成される２次元材料のグラフェンを形成する熱分解法と称されるグラフェンの製造方法が提供されている。熱分解法は、グラフェンをＳｉＣ単結晶から直接成長させてウエハスケールの大面積でグラフェンを形成することができるため、産業上で応用範囲の広い有用な製造方法である（特許文献１を参照）。
　一方で、熱分解法によるグラフェンの製造方法においては、一般的に加熱中にステップバンチングと呼ばれる表面荒れが発生することが知られている。これまでは、ステップバンチングの発生を抑制するため、一定の圧力条件において温度、昇温速度、時間を制御する手法、及びあらかじめ炭素系材料をＳｉＣ単結晶の表面に塗布するような手法がとられることがあった。
特開２０１５－１１０４８５号公報
［概要］
　ステップバンチングの発生により、ステップ部に妨げられてグラフェンの移動度特性が低下することがあり、層数制御性及び欠陥低減と、表面荒れの抑制とを両立させることが困難であった。
　本開示は、上述の実情に鑑みて提案されるものであって、熱分解法によりＳｉＣ単結晶の表面にグラフェンを成長させたＳｉＣ複合体及びその製造方法であって、ステップバンチングの発生を抑制することを目的とする。
　本開示のＳｉＣ複合体は、直径が１５０ｍｍ以上のＳｉＣ単結晶基板と、ＳｉＣ単結晶基板の頂面に熱分解法により形成されたグラフェン層とを含み、グラフェン層は、表面粗さＲａが１．２ｎｍ以下である。
　本開示のＳｉＣ複合体の製造方法は、直径が１５０ｍｍ以上のＳｉＣ単結晶基板の表面に熱分解によりグラフェン層を形成するＳｉＣ複合体の製造方法であって、ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程と、第１工程で形成されたグラフェンの表面に、欠陥の少ないグラフェンが層数の制御性がよく形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程とを含み、第２工程の雰囲気の圧力及び温度は、第１工程の雰囲気の圧力及び温度よりもそれぞれ高い。
図１は、第１の実施の形態のＳｉＣ複合体の断面図である。 図２は、熱分解法によるグラフェン層の形成を説明する図である。 図３は、第１の実施の形態のグラフェンの表面形状を示す顕微鏡写真である。 図４は、グラフェンの０層へのステップの形成を説明する図である。 図５は、ステップバンチングの発生を説明する図である。 図６は、第１の実施の形態のグラフェン層のラマン分光測定結果を示すグラフである。 図７は、第１の実施の形態のグラフェン層のラマン分光測定で取得した２Ｄバンドの半値幅に関するマッピングを示す図である。 図８は、ステップ部からのグラフェンの発生を説明する図である。 図９は、ステップバンチングの発生と昇温速度との関係を示す図である。 図１０は、グラフェンを形成する圧力とグラフェンの結晶性、層数の制御性及びステップバンチングとの関係を示す表である。 図１１Ａは、グラフェンを形成する圧力とグラフェンの結晶性との関係の第１例を示す図である。 図１１Ｂは、グラフェンを形成する圧力とグラフェンの結晶性との関係の第２例を示す図である。 図１２は、グラフェンを形成する温度とグラフェンの結晶性、層数の制御性及びステップバンチングとの関係を示す表である。 図１３は、第１の実施の形態のＳｉＣ複合体の製造方法の一連の工程を示すフローチャートである。 図１４は、第３の実施の形態のＳｉＣ複合体の断面図である。 図１５は、第３の実施の形態のＳｉＣ複合体の製造方法の一連の工程を示すフローチャートである。 図１６は、ＳｉＣ複合基板の断面図である。 図１７Ａは、ＳｉＣ複合基板を作製するプロセス図である。 図１７Ｂは、ＳｉＣ複合基板を作製するプロセス図である。 図１８は、ショットキーバリアダイオードの断面図である。 図１９は、トレンチ構造ＭＯＳＦＥＴの断面図である。
［詳細な説明］
　以下、本開示のＳｉＣ複合体及びその製造方法の実施の形態について、図面を参照しながら詳細に説明する。以下で説明する実施の形態は、包括的又は具体的な例を示すものであり、数値、形状、材料、構成要素、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施の形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
（第１の実施の形態）
　図１は、第１の実施の形態のＳｉＣ複合体１の断面図である。第１の実施の形態のＳｉＣ複合体１は、後述する製造方法によって作製されたものであり、直径が１５０ｍｍ以上のＳｉＣ単結晶基板１０と、ＳｉＣ単結晶基板１０の頂面１０ａに熱分解法により形成されたグラフェン層１１とから構成されている。第１の実施の形態においては、ＳｉＣ単結晶基板１０は、直径が１５０ｍｍ又は６インチ以上の基板を想定している。ＳｉＣ単結晶基板１０は結晶多形が六方晶系の４Ｈであり、頂面１０ａはオフ角が０．５°以上１０°以下の範囲にある（０００１）面のＳｉ面を想定しているが、オフ角は０°以上１０°以下の範囲にあってもよく、０°以上０．５°以下の範囲にあってもよい。グラフェン層１１は、０層から２層の範囲にあることを想定している。なお、０層のグラフェンとは直下のＳｉ層と共有結合により一体となったグラフェンであり、バッファー層とも称される。
　図２は、熱分解法によるグラフェン層１１の形成について説明する図である。ＳｉＣ単結晶基板１０を加熱すると、Ｓｉ面である頂面１０ａからＳｉが昇華し、残ったＣ原子により頂面１０ａに直下のＳｉの層と共有結合する０層のグラフェン１１ａが形成される。加熱を続けると、ＳｉＣ単結晶基板の頂面１０ａからさらにＳｉが昇華し、０層のグラフェン１１ａが共有結合から解放されて第１層のグラフェン１１ｂとなり、この第１層のグラフェン１１ｂの直下に新たに０層のグラフェン１１ａが形成される。さらに加熱を続けると、０層のグラフェン１１ａが第１層のグラフェン１１ｂになり、第１層のグラフェン１１ｂの直下に０層のグラフェン１１ａが新たに形成されることが繰り返される。このようにして、ＳｉＣ単結晶基板１０の頂面には０層のグラフェン１１ａに第１層以上のグラフェン１１ｂが積層してなるグラフェン層１１が形成される。
　図３は、第１の実施の形態のグラフェン層１１の表面形状を示す顕微鏡写真である。この顕微鏡写真は、原子間力顕微鏡を用いて２×２μｍ２の範囲で観察したものである。グラフェン層１１の表面には、ステップバンチングのステップが縞状に形成されていることが観察される。グラフェン層１１の表面粗さＲａを原子間力顕微鏡で測定したところ、２×２μｍ２の範囲で表面粗さＲａは０．９３ｎｍであった。第１の実施の形態のグラフェン層１１の表面粗さＲａは、１．２ｎｍ以下でもよく、１．０ｎｍ以下でもよく、０．８ｎｍ以下でもよく、０．６ｎｍ以下でもよい。また、この表面粗さＲａは、０．２μｍ以上でもよく、０．３ｎｍ以上でもよく、０．４ｎｍ以上でもよい。ここで、ステップバンチングについて説明する。
　図４は、０層のグラフェン１１ａへのステップの形成について説明する図である。図４は、ＳｉＣ単結晶基板１０の頂面１０ａ近くの断面図である。図中の白丸はＳｉ原子を表し、黒丸はＣ分子を表している。ＳｉＣ単結晶基板１０の頂面１０ａには、グラフェン層１１の内で０層のグラフェン１１ａが示されている。ＳｉＣ単結晶基板１０は結晶多形が六方晶系の４Ｈであり、頂面１０ａは（０００１）面のＳｉ面を想定している。このため、熱分解法により０層のグラフェン層を形成したときに頂面１０ａにはＣ原子により４Ｈ１及び４Ｈ２と称される層により２種類のテラスが形成される。４Ｈ１及び４Ｈ２の層はそれぞれ立方晶及び六方晶サイトを占めて深さ方向に交互に積層され、４Ｈ１及び４Ｈ２の隣接するテラスの間にはステップが形成される。４Ｈ２は４Ｈ１よりも形成される速度が大きく、０層のグラフェン１１ａの形成がＳｉＣ単結晶基板１０の深さ方向に進むにつれて４Ｈ１のテラスと４Ｈ２のテラスとの間のステップは４Ｈ２のテラスを拡張するように移動する。
　図５は、ステップバンチングの発生を説明する図である。図４に示したように、０層のグラフェン１１ａにはＳｉの昇華にしたがい４Ｈ１のテラスと４Ｈ２のテラスが形成される。４Ｈ１のテラスと４Ｈ２のテラスとの間のステップは４Ｈ２のテラスを拡張するように移動する。このため、隣接するテラスは４Ｈ２のテラスを拡大するように合体する。ＳｉＣ単結晶基板１０の頂面１０ａにはＳｉの昇華により４Ｈ１及び４Ｈ２のテラスが絶え間なく形成される。複数のテラスが合体してステップの段差が拡大することで、ステップバンチングと称されるステップ状の表面荒れが０層のグラフェン１１ａに現れる。０層のグラフェン１１ａに現れたステップバンチングは、０層のグラフェン１１ａを覆う第１層以降のグラフェン１１ｂを通じてグラフェン層１１の表面に現れる。
　図６は、第１の実施の形態のグラフェン層１１のラマン分光測定結果を示すグラフである。図６に示すラマンスペクトルは、測定したグラフェン層１１のスペクトルからＳｉＣの成分及びバッファー層の成分を差し引いたものである。このスペクトルには、１３６０ｃｍ－１付近のＤバンド、１６００ｃｍ－１付近のＧバンド及び２７１０ｃｍ－１付近の２Ｄバンドが観察される。Ｇバンドはグラフェンに特徴的なものであり、Ｄピークはグラフェンの欠陥に起因する。２Ｄバンドは二次の二フォノン散乱に起因し、グラフェン層１１の層数を決定するために使用することができる。図６のスペクトルでは強度比ＩＤ／Ｇ、すなわちＧバンドの強度ＩＧで規格化したＤバンドの強度ＩＤであるＩＤ／ＩＧは０．１５であり、第１の実施の形態のグラフェンにおける欠陥が少ないことが確認される。なお、第１の実施の形態のグラフェン層１１は、ＩＤ／Ｇが０．２より小さくてもよく、０．１５より小さくてもよく、０．１より小さくてもよい。また、ＩＤ／Ｇは、０．０４より大きくてもよく、０．０６より大きくてもよく、０．０８より大きくてもよい。
　図７は、第１の実施の形態のグラフェン層１１のラマン分光測定で取得した２Ｄバンドの半値幅に関するマッピングを示す図である。グラフェン層１１の表面に沿って１μｍの間隔で２０×２０点で２Ｄバンドの半値幅を測定したところ、半値幅６０ｃｍ－１以上の箇所は観察されず、グラフェン層１１は２層であることが明らかになった。なお、第１の実施の形態のグラフェン層１１は、０層のバッファー層のみから構成されてもよいし、１層又は２層のグラフェンから構成されてもよい。
　なお、第１の実施の形態において、ＳｉＣ複合体を構成するＳｉＣ単結晶基板１０は、結晶多形が六方晶系の４Ｈであると想定していたが、これに限らない。ＳｉＣ単結晶基板１０は、六方晶系６Ｈであってもよいし、立方晶系の３Ｃであってもよい。
　上述した第１の実施の形態のＳｉＣ複合体１を作製する製造方法について説明する。この製造方法は、次のようなグラフェンの性質を利用するものである。
　図８は、ステップ部からのグラフェンの発生を説明する図である。図８に示すように、Ｓｉの昇華は、０層のグラフェン１１ａが形成されたＳｉＣ単結晶基板１０の頂面１０ａのステップ部から多く発生する。このため、ステップ部に第１層以降のグラフェン１１ｂを形成してステップ部を覆うことで、ステップ部からのＳｉの昇華を抑えてステップバンチングを低減することができる。
　図９は、グラフェン層１１を形成する工程における昇温速度とステップバンチングの発生との関係を示すグラフである。図９に示すように、起点の８００℃からグラフェンが成長する１６５０℃まで３分をかけて素早く昇温する第１プロファイルａでは、１２００℃から１６００℃を超えるまでのステップバンチングが発生する温度域を素早く通り過ぎ、最小のステップバンチング（minimum step bunting：ＭＳＢ）が発生する。これに対し、起点の８００℃からグラフェンが成長する１６５０℃まで２０分をかけて昇温する第２プロファイルｂでは、１２００℃から１６００℃を超えるまでのステップバンチングが発生する温度域に留まる時間が長く、大きなステップバンチング（large step bunting：ＬＳＢ）が発生する。第１プロファイルａ及び第２プロファイルｂを対比すると、第１プロファイルａにおいては昇温速度が高く、ステップバンチングが発生する温度域に留まる時間が短縮され、ステップバンチングの発生が低減されている。
　図１０は、グラフェンを形成する圧力とグラフェンの結晶性、層数の制御性及びステップバンチングとの関係を示す表である。グラフェンを形成する雰囲気の圧力が低い場合には、グラフェンの結晶性は悪く、グラフェンの結晶には欠陥が多く、形成するグラフェンの層数の制御性も悪く多層化しやすい。しかし、ステップバンチングの進行は遅く、表面粗さＲａをステップバンチングの指標とすると表面粗さＲａは低い。また、Ｓｉ昇華は速い。これに対し、グラフェンを形成する雰囲気の圧力が高い場合には、グラフェンの結晶性は良く、グラフェンの結晶には欠陥が少なく、形成するグラフェンの層数の制御は良い。しかし、ステップバンチングの進行は速く、表面粗さＲａは高い。
　図１１Ａは、グラフェンを形成する圧力とグラフェンの結晶性との関係の第１例を示す図である。第１例には、グラフェンを高圧で一気に成膜する場合を示す。図１１Ａ中の左図に示すように、ＳｉＣ単結晶基板１０の頂面１０ａ近くに貫通らせん転位、貫通混合転位などの欠陥が発生すると、高い圧力下ではＳｉ昇華が抑制されることから、ＳｉＣ単結晶基板１０中の欠陥のない箇所でのグラフェン成長速度は著しく低下する。欠陥が発生した場所では熱分解に必要なエネルギーが低く、高圧にもかかわらず速い成長速度でグラフェンが成長する。またこの際、周囲はグラフェンで覆われていない状態であるから、欠陥部分のＳｉの昇華がグラフェンによって阻害されない。このため、図１１Ａ中の右図に示すように、グラフェンの覆われていない箇所からＳｉ原子が抜けていくことで、局所的な多層化が進むことになる。
　図１１Ｂは、グラフェンを形成する圧力とグラフェンの結晶性との関係の第２例を示す図である。第２例には、グラフェンを低圧及び高圧の雰囲気の順で成膜する場合を示す。図１１Ｂ中の左図に示すように、ＳｉＣ単結晶基板１０の頂面１０ａ近くに貫通らせん転位、貫通混合転位などの欠陥が発生すると、欠陥部分以外からもグラフェンが成長する。このため、広い領域で表面がグラフェンに覆われ、それ以降の昇華をより阻害する。すなわち欠陥部での多層化を防ぐ働きを持つ。最終的には、高い圧力、かつ高温にて加熱する。図１１Ｂ中の右図に示すように、既にグラフェンが覆い始めている状態であるから、それ以上の層数増加は顕著には進行しない。代わりにグラフェン中の炭素原子が熱によって動きやすくなるために欠陥が修復されていき、結晶性の向上効果が期待できる。
　図１２は、グラフェンを形成する温度とグラフェンの結晶性、層数の制御性及びステップバンチングとの関係を示す表である。グラフェンを形成する雰囲気の温度が低い場合には、グラフェンの結晶性は悪く、グラフェンの結晶には欠陥が多い。しかし、形成するグラフェンの層数の制御性は良く、ステップバンチングの進行は遅く、表面粗さＲａをステップバンチングの指標とすると表面粗さＲａは低い。また、Ｓｉ昇華は速い。これに対し、グラフェンを形成する雰囲気の温度が高い場合には、グラフェンの結晶性は良く、グラフェンの結晶には欠陥が少ない。しかし、形成するグラフェンの層数の制御はやや悪く、ステップバンチングの進行は速く、表面粗さＲａは高い。
　第１の実施の形態の製造方法は、上述のようなグラフェンの性質を利用し、温度及び時間だけでなく、圧力を変えて複数回加熱することによりグラフェン層１１を形成する。図１０の表に示したように、一般的には加熱時の圧力が高い場合は、ＳｉＣ単結晶基板１０からＳｉの脱離が抑制され、層数の制御性が良く欠陥も少ないことが知られている。一方で、圧力が低い場合は、上記メリットは失われるが、バンチングが起こりにくいという特徴がある。しかし、圧力は特に熱分解速度又は昇華制御に大きく寄与し、かつ大気圧から超高真空まで幅広く条件を変動可能であることから、グラフェンの成膜中に圧力を変化させる手法はグラフェン成長の制御に効果的である。第１の実施の形態の製造方法では、複数の段階で圧力を適切に制御することで、温度変化及び時間変化のみでは達成できない、少ない欠陥、低い表面粗さＲａ、薄い層数の特性を併せ持つグラフェンを形成するようにする。
　図１３は、第１の実施の形態のＳｉＣ複合体１の製造方法の一連の工程を示すフローチャートである。このフローチャートにしたがいＳｉＣ複合体１の製造について説明する。
　ステップＳ１では、ＳｉＣ単結晶基板１０の表面に形成された酸化膜を除去する。ＳｉＣ単結晶基板１０には、４ＨのＳｉＣ単結晶を用い、頂面１０ａはオフ角４°の（０００１）面のＳｉ面を化学機械研磨（chemical mechanical polishing：ＣＭＰ）したものを用いる。このＳｉＣ単結晶基板１０を１％ＨＦ水溶液に浸漬させ、ＳｉＣ単結晶基板１０の表面を被覆する酸化膜を除去する。
　ステップＳ２では、ステップＳ１で酸化膜を除去したＳｉＣ単結晶基板１０を加熱炉に格納し、温度１４００℃、圧力１０－３Ｐａの第１雰囲気でＳｉＣ単結晶基板１０を５分加熱する。第１雰囲気はアルゴン（Ａｒ）などの不活性ガスを含んでもよく、窒素ガス（Ｎ２）を含んでもよい。
　このステップＳ２は、ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程を構成している。雰囲気の圧力及び温度と形成するグラフェンの性質との関係をそれぞれ示す図１０及び図１２を参照すると、ステップＳ２の第１雰囲気の圧力は「低い」、温度も「低い」に該当し、グラフェンの結晶性は悪いが、ステップバンチングの進行は遅い。このため、ＳｉＣ単結晶基板１０の頂面１０ａにステップバンチングの形成が進むことなくグラフェン層１１が形成され、頂面１０ａがグラフェン層１１で覆われる。図８を参照して説明したように、ＳｉＣ単結晶基板１０の頂面１０ａがグラフェン層１１で覆われるとステップ部からのＳｉの昇華が抑えられステップバンチングの発生が低減される。
　ステップＳ３では、温度１４５０℃、圧力１００Ｐａの第２雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ４では、温度１７００℃、圧力１０２Ｐａの第３雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ５では、温度１７００℃、圧力１０４Ｐａの第４雰囲気でＳｉＣ単結晶基板１０を５分加熱する。第２雰囲気から第４雰囲気の圧力及び温度は、第１工程の第１雰囲気の圧力及び温度よりも高い。第２雰囲気から第４雰囲気は、第１雰囲気と同様に、アルゴン（Ａｒ）などの不活性ガスを含んでもよく、窒素ガス（Ｎ２）を含んでもよい。
　ステップＳ３からＳ５は、欠陥の少ないグラフェンがグラフェンの層数の制御性が良く形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程を構成している。雰囲気の圧力及び温度と形成するグラフェンの性質との関係をそれぞれ示す図１０及び図１２を参照すると、ステップＳ３からＳ５の第２雰囲気から第４雰囲気の圧力は「高い」、温度は「高い」に該当し、Ｓｉ昇華は遅いためグラフェン層１１の成長は遅いが、グラフェンの結晶性は良く、グラフェン層１１の層数の制御性も良い又はやや悪いである。
　第１工程のステップＳ２の第１雰囲気の圧力は１０－３Ｐａであるのに対し、第２工程のステップＳ３からＳ５の第２雰囲気から第４雰囲気の圧力は１００Ｐａから１０４Ｐａの範囲にある。第２工程の第２雰囲気から第４雰囲気の圧力は第１工程の第１雰囲気の圧力よりも１０２倍以上の倍率で高い。第２工程の第２雰囲気から第４雰囲気の圧力は第１工程の第１雰囲気の圧力よりも１０１１倍以下の倍率で高くてもよい。
　第１工程のステップＳ２の第１雰囲気の温度は１４００℃であり、第２工程のステップＳ３からＳ５の第２から第４雰囲気の温度は１４５０℃から１７００℃の範囲にある。第１工程及び第２工程の温度は、１０００℃以上で２０００℃以下の範囲にあってもよい。第１工程及び第２工程の温度は、１２００℃以上で１９００℃以下の範囲にあってもよく、１３００℃以上で１８００℃以下の範囲にあってもよい。
　第１工程のステップＳ２の時間は５分であり、第２工程のステップＳ３からＳ５の時間はそれぞれ５分、合計で１５分である。第１工程の時間と、第２工程の時間とは異なっていてもよい。
　第１工程は単一のステップＳ２から構成されているが、第２工程は複数のステップＳ３からステップＳ５から構成されている。第１工程及び第２工程の少なくとも一つは、雰囲気の圧力及び温度の少なくとも一つが異なる複数のステップから構成されていてもよい。第１工程及び第２工程は、合計で３個から８個までの範囲にある複数のステップから構成されていてもよい。複数のステップにおける少なくとも一部は、互いに時間が異なってもよい。
　第１工程及び第２工程の少なくとも一つが含む複数のステップにおける雰囲気の圧力は、複数のステップにおける直前のステップの圧力より高いか又は同じであってもよい。複数のステップにおける直前のステップより高い圧力は、１０２倍以上で１０１１倍以下の倍率で高くてもよい。複数のステップにおける圧力は、最初のステップにおいて最も低くてもよい。
　第１工程及び第２工程の少なくとも一つが含む複数のステップにおける雰囲気の温度は、複数のステップにおける直前のステップの温度より高いか又は同じであってもよい。複数のステップにおける温度は、最初のステップにおいて最も低くてもよい。
　第１の実施の形態によると、ステップバンチングの発生を抑制し、欠陥の少ないグラフェンを層数制御性良く成長させることができた。その結果、層数制御及び欠陥低減と、表面粗さの抑制とを両立させることができ、グラフェンの移動度の向上及び異方性を抑制することが可能になった。
（第２の実施の形態）
　次に、第２の実施の形態のＳｉＣ複合体について説明する。第２の実施の複合体は、後述する製造方法によって作製されたものであり、図１に示したような第１の実施の形態のＳｉＣ複合体１と同様の構成を有している。すなわち、第２の実施の形態のＳｉＣ複合体は、図１に示したように、直径が１５０ｍｍ以上のＳｉＣ単結晶基板１０と、ＳｉＣ単結晶基板１０の頂面１０ａに熱分解法により形成されたグラフェン層１１とから構成されている。第２の実施の形態においては、ＳｉＣ単結晶基板１０は、直径が１５０ｍｍ又は６インチ以上の基板を想定している。ＳｉＣ単結晶基板１０は結晶多形が六方晶系の４Ｈであり、頂面１０ｃはオフ角が０．５°以上１０°以下の範囲にある（０００１）面のＳｉ面を想定しているが、オフ角は０°以上１０°以下の範囲にあってもよく、０°以上０．５°以下の範囲にあってもよい。グラフェン層１１は、０層から２層の範囲にあることを想定している。なお、以下の第２の実施の形態の説明において、第１の実施の形態と共通する構成については、簡単のために説明を省略するものとする。
　第２の実施の形態のＳｉＣ複合体において、グラフェン層１１の表面粗さＲａを原子間力顕微鏡で測定したところ、２×２μｍ２の範囲で表面粗さＲａは１．２ｎｍであった。図２に示したようなグラフェン層１１のラマンスペクトルを測定したところ、ＩＤ／Ｇは０．１０でありグラフェンにおける欠陥が少ないことが明らかになった。また、グラフェン層１１の表面に沿って１μｍの間隔で２０×２０点で２Ｄバンドの半値幅を測定したところ、半値幅６０ｃｍ－１以上の箇所は観察されず、グラフェン層１１は２層であることが明らかになった。
　上述した第２の実施の形態のＳｉＣ複合体を作製する製造方法を説明する。第２の実施の形態は、図１３で示したステップＳ１からＳ５によってＳｉＣ複合体が製造される点で第１の実施の形態と共通するため、図１３を参照して説明する。ただし、第２の実施の形態におけるステップＳ２からステップＳ４における雰囲気及び時間は、第１の実施の形態とは別に設定されている。
　ステップＳ１では、ＳｉＣ単結晶基板１０の表面に形成された酸化膜を除去する。ＳｉＣ単結晶基板１０には、４ＨのＳｉＣ単結晶を用い、頂面１０ａはオフ角４°の（０００１）面のＳｉ面をＣＭＰ研磨したものを用いる。このＳｉＣ単結晶基板１０を１％ＨＦ水溶液に浸漬させ、ＳｉＣ単結晶基板１０の表面を被覆する酸化膜を除去する。
　ステップＳ２では、ステップＳ１で酸化膜を除去したＳｉＣ単結晶基板１０を加熱炉に格納し、温度１４００℃、圧力１０－５Ｐａの第１雰囲気でＳｉＣ単結晶基板１０を５分加熱する。このステップＳ２は、ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程を構成している。
　ステップＳ３では、温度１４２５℃、圧力１０－３Ｐａの第２雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ４では、温度１４５０℃、圧力１００Ｐａの第３雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ５では、温度１８００℃、圧力１０４Ｐａの第４雰囲気でＳｉＣ単結晶基板１０を１分加熱する。ステップＳ３からＳ５は、欠陥の少ないグラフェンがグラフェンの層数の制御性が良く形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程を構成している。
　第２の実施の形態では、２層のグラフェン層１１を形成し、グラフェン層１１の表面粗さＲａは１．０ｎｍ、ＩＤ／Ｇは０．１０であった。第１の実施の形態では表面粗さが０．９３ｎｍ、ＩＤ／Ｇが０．１５であったことと対比すると、第２の実施の形態よりもステップバンチングの発生は同程度でありグラフェンの欠陥はさらに少なくなっていることが明らかになった。
　第２の実施の形態によると、ステップバンチングの発生を抑制し、欠陥の少ないグラフェンを層数制御性良く成長させることができた。その結果、層数制御及び欠陥低減と、表面粗さの抑制とを両立させることができ、グラフェンの移動度の向上及び異方性を抑制することが可能になった。
（第３の実施の形態）
　図１４は、第３の実施の形態のＳｉＣ複合体２の断面図である。第３の実施の形態のＳｉＣ複合体２は、後述する製造方法によって作製されたものであり、直径が１５０ｍｍ以上のＳｉＣ単結晶基板１０と、ＳｉＣ単結晶基板１０の頂面１０ａに熱分解法により形成されたグラフェン層１１と、グラフェン層１１を覆って形成されたＳｉＣエピタキシー層１２とを有している。第３の実施の形態においては、ＳｉＣ単結晶基板１０は、直径が１５０ｍｍ又は６インチ以上の基板を想定している。ＳｉＣ単結晶基板１０は結晶多形が六方晶系の４Ｈであり、頂面１０ａはオフ角が０．５°以上１０°以下の範囲にある（０００１）面のＳｉ面を想定しているが、オフ角は０°以上１０°以下の範囲にあってもよく、０°以上０．５°以下の範囲にあってもよい。グラフェン層１１は、０層から２層の範囲にあることを想定している。ＳｉＣエピタキシー層１２は、グラフェン層１１を介してＳｉＣ単結晶基板１０の頂面１０ａの結晶構造を転写するようにリモートエピタキシャル法により作製されたものである。なお、以下の第３の実施の形態の説明において、第１の実施の形態と共通する構成については、簡単のために説明を省略するものとする。
　第３の実施の形態のＳｉＣ複合体２において、グラフェン層１１の表面粗さＲａを原子間力顕微鏡で測定したところ、２×２μｍ２の範囲で表面粗さＲａは０．５ｎｍであった。ここで、グラフェン層１１の表面粗さＲａ等の測定は、グラフェン層１１を覆うＳｉＣエピタキシー層１２を形成する前に行った。図２に示したようなグラフェン層１１のラマンスペクトルを測定したところ、ＩＤ／Ｇは０．１０でありグラフェンにおける欠陥が少ないことが明らかになった。また、グラフェン層１１の表面に沿って１μｍの間隔で２０×２０点で２Ｄバンドの半値幅を測定したところ、半値幅４５ｃｍ－１以上の箇所は観察されず、グラフェン層１１は１層であることが明らかになった。
　上述した第３の実施の形態のＳｉＣ複合体を作製する製造方法を説明する。図１５は、第３の実施の形態のＳｉＣ複合体１の製造方法の一連の工程を示すフローチャートである。第３の実施の形態は、図１３で示したステップＳ１からＳ５を経てＳｉＣ複合体２が製造される点で第１の実施の形態と共通している。ただし、第３の実施の形態におけるステップＳ２からステップＳ４における雰囲気及び時間は、第１の実施の形態とは別に設定されている。さらに、第３の実施の形態は、第１の実施の形態のステップＳ１からＳ５に加え、第５雰囲気でＳｉＣ単結晶基板１０にグラフェン層１１を形成するステップＳ６及びＳｉＣエピタキシー層１２を形成するステップＳ７を有している。
　ステップＳ１では、ＳｉＣ単結晶基板１０の表面に形成された酸化膜を除去する。ＳｉＣ単結晶基板１０には、４ＨのＳｉＣ単結晶を用い、頂面１０ａはオフ角４°の（０００１）面のＳｉ面をＣＭＰ研磨したものを用いる。このＳｉＣ単結晶基板１０を１％ＨＦ水溶液に浸漬させ、ＳｉＣ単結晶基板１０の表面を被覆する酸化膜を除去する。
　ステップＳ２では、ステップＳ１で酸化膜を除去したＳｉＣ単結晶基板１０を加熱炉に格納し、温度１３５０℃、圧力１０－３Ｐａの第１雰囲気でＳｉＣ単結晶基板１０を５分加熱する。このステップＳ２は、ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程を構成している。
　ステップＳ３では、温度１４５０℃、圧力１００Ｐａの第２雰囲気でＳｉＣ単結晶基板１０を１０分加熱する。ステップＳ４では、温度１４００℃、圧力１０－２Ｐａの第３雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ５では、温度１４５０℃、圧力１００Ｐａの第４雰囲気でＳｉＣ単結晶基板１０を５分加熱する。ステップＳ６では、温度１６５０℃、圧力１０５Ｐａの第５雰囲気でＳｉＣ単結晶基板１０を１０分加熱する。ステップＳ３からＳ６は、欠陥の少ないグラフェンがグラフェンの層数の制御性が良く形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程を構成している。
　ステップＳ７では、リモートエピタキシャル法によりグラフェン層１１を覆うようにＳｉＣエピタキシー層１２を形成する。原料ガスには、例えばプロパン（Ｃ３Ｈ８）とシラン（ＳｉＨ４）の堆積比率を１：３として用いることができる。原料ガスを運ぶためのキャリアガスとして、水素又はアルゴンガスを用いてもよい。ステップＳ１からＳ７の一連の工程で形成したＳｉＣエピタキシー層１２は、電子線後方散乱回折法（electron backscatter diffraction：ＥＢＳＤ）などにより評価することができる。
　図１６は、ＳｉＣ複合基板３の断面図である。ＳｉＣ複合基板３は、ＳｉＣ化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成したＳｉＣ多結晶基板１３と、ＳｉＣ多結晶基板１３の頂面１３ａに接合されたＳｉＣエピタキシー層１２とを有している。ＳｉＣエピタキシー層１２は、ＳｉＣ複合体２のＳｉＣエピタキシー層１２を剥離してＳｉＣ多結晶基板１３に接合したものである。このようなＳｉＣ複合体２は、ＳｉＣエピタキシー層１２を活性層とした電子デバイスの作製に使用することができる。
　図１７Ａ及び図１７Ｂは、ＳｉＣ複合基板３を製造するプロセス図である。図１７Ａに示すように、ＳｉＣ複合体２のＳｉＣエピタキシー層１２にニッケル（Ｎｉ）層１５を堆積し、さらにハンドリング層として熱剥離テープ１６をニッケル層１５に貼付する。図１７Ｂに示すように、ニッケル層１５が及ぼす応力によりＳｉＣエピタキシー層１２はグラフェン層１１から剥離する。ＳｉＣエピタキシー層１２の剥離面積は、光学的な観察で評価できる。剥離したＳｉＣエピタキシー層１２は、ＳｉＣ多結晶基板１３の頂面１３ａに対向して接するようにハンドリング層の熱剥離テープ１６で支持し、例えば常温接合などの適切な方法により接合する。
　図１８は、ショットキーバリアダイオード（Schottky barrier diode：ＳＢＤ）２０の断面図である。ＳＢＤ２０は、図１６に示したＳｉＣ複合基板３を用いて作製したものである。ＳＢＤ２０においては、ＳｉＣ複合基板３のＳｉＣ多結晶基板１３にＳｉＣエピタキシー層１２が積層されている。ＳｉＣ多結晶基板１３はｎ＋型に高濃度にドーピングされてサブストレート層となっている。ＳｉＣエピタキシー層１２はｎ－型に低濃度にドーピングされてドリフト層となっている。ＳｉＣ多結晶基板１３の底面は、カソード電極２１で覆われ、カソード電極２１はカソード端子Ｋに接続されている。
　ＳｉＣエピタキシー層１２の頂面１２ａは、ＳｉＣエピタキシー層１２の一部を活性領域２２として露出させるコンタクトホール２３を備える。活性領域２２を取り囲むフィールド領域２４には、フィールド絶縁膜２５が形成されている。フィールド絶縁膜２５は、ＳｉＯ２（酸化シリコン）から構成されるが、窒化シリコン（ＳｉＮ）等、他の絶縁物から構成されてもよい。このフィールド絶縁膜２５上には、アノード電極２６が形成され、アノード電極２６はアノード端子Ａに接続されている。
　ＳｉＣエピタキシー層１２の表面１２ａ近傍（表層部）には、アノード電極２６に接するようにｐ型のＪＴＥ（junction termination extension）構造２７が形成されている。ＪＴＥ構造２７は、フィールド絶縁膜２５のコンタクトホール２３の内外に跨るように、コンタクトホール２３の輪郭に沿って形成されている。
　図１９は、トレンチ構造ＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ）３０の断面図である。ＴＭＯＳＦＥＴ３０は、図１６に示したＳｉＣ複合基板３を用いて作製したものである。ＴＭＯＳＦＥＴ３０においては、ＳｉＣ複合基板３のＳｉＣ多結晶基板１３にＳｉＣエピタキシー層１２が積層されている。ＳｉＣ多結晶基板１３はｎ＋型に高濃度にドーピングされてサブストレート層となっている。ＳｉＣエピタキシー層１２はｎ－型に低濃度にドーピングされてドリフト層となっている。ＳｉＣ多結晶基板１３の底面は、ドレイン電極３１で覆われ、ドレイン電極３１はドレイン端子Ｄに接続されている。
　ＳｉＣエピタキシー層１２の頂面１２ａには、ｐ型のボディ領域３２が形成されている。ＳｉＣエピタキシー層１２において、ボディ領域３２に対してＳｉＣ多結晶基板１３側の部分は、ＳｉＣエピタキシー層１２のままの状態が維持された、低濃度にドーピングされたｎ-型のドレイン領域３３（１２）である。ＳｉＣエピタキシー層１２には、ゲートトレンチ３４が形成されている。ゲートトレンチ３４は、ＳｉＣエピタキシー層１２の頂面１２ａからボディ領域３２を貫通し、その最深部がドレイン領域３３（１２）に達している。
　ゲートトレンチ３４の内面及びＳｉＣエピタキシー層１２の頂面１２ａには、ゲートトレンチ３４の内面全域を覆うようにゲート絶縁膜３５が形成されている。そして、ゲート絶縁膜３５内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ３４内にゲート電極３６が埋設されている。ゲート電極３６には、ゲート端子Ｇが接続されている。
　ボディ領域３２の表層部には、ゲートトレンチ３４の側面の一部を形成する高濃度にドーピングされたｎ+型のソース領域３７が形成されている。また、ＳｉＣエピタキシー層１２には、その頂面１２ａからソース領域３７を貫通し、ボディ領域３２に接続される高濃度にドーピングされたｐ+型のボディコンタクト領域３８が形成されている。
　ＳｉＣエピタキシー層１２には、ＳｉＯ2からなる層間絶縁膜４１が形成されている。層間絶縁膜４１に形成されたコンタクトホール４２を介して、ソース電極４３がソース領域３７及びボディコンタクト領域３８に接続されている。ソース電極４３には、ソース端子Ｓが接続されている。
　ソース電極４３とドレイン電極３１との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３６に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３６からの電界によりボディ領域３２におけるゲート絶縁膜３５との界面近傍にチャネルを形成することができる。これにより、ソース電極４３とドレイン電極３１との間に電流を流すことができ、ＴＭＯＳＦＥＴ３０をオン状態にさせることができる。
　第３の実施の形態では、１層のグラフェン層１１を形成し、グラフェン層１１の表面粗さＲａは０．５ｎｍ、ＩＤ／Ｇは０．１０であった。第１の実施の形態では表面粗さが０．９３ｎｍ、ＩＤ／Ｇが０．１５であったことと対比すると、第１の実施の形態よりもステップバンチングを抑制され、グラフェンの欠陥はさらに少なくなっていることが明らかになった。
　第３の実施の形態によると、ステップバンチングの発生を抑制し、欠陥の少ないグラフェンを層数制御性良く成長させることができた。その結果、層数制御及び欠陥低減と、表面粗さの抑制とを両立させることができ、グラフェンの移動度の向上及び異方性を抑制することが可能になった。また、ステップバンチングが抑制され表面粗さが低減したＳｉＣ上に、欠陥の少ないグラフェンを層数制御性良く成長させることができため、グラフェン層１１上に形成したＳｉＣエピタキシー層１２における結晶性及び剥離収率の向上を得ることができる。
　第３の実施の形態においては、グラフェン層１１を１層に形成し、ＳｉＣ単結晶基板１０の頂面１０ａにグラフェン層１１を介してＳｉＣエピタキシー層１２を形成し、このＳｉＣエピタキシー層１２を剥離してＳｉＣ多結晶基板１３に接合することにより、ＳｉＣ複合基板３を作製することが可能になった。さらに、ＳｉＣ複合基板３を用いて、ショットキーバリアダイオード２０及びトレンチ構造ＭＯＳＦＥＴ３０を作製することが可能になった。
　以上、本開示について詳細に説明したが、当業者にとっては、本開示が本開示中に説明した実施形態に限定されるものではないということは明らかである。一実施形態の一つ又は複数の要素を別の実施形態の一つ又は複数の要素と組み合わせることができる。本開示は、請求の範囲の記載により定まる本開示の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。したがって、本開示の記載は、例示説明を目的とするものであり、本開示に対して何ら制限的な意味を有するものではない。
　（付記１）
　ＳｉＣ複合体１は、直径が１５０ｍｍ以上のＳｉＣ単結晶基板１０と、ＳｉＣ単結晶基板１０の頂面１０ａに熱分解法により形成されたグラフェン層１１とを含み、グラフェン層１１は、表面粗さＲａが１．２ｎｍ以下である。ステップバンチングの指標となる表面粗さＲａが小さく抑えられている。
（付記２）
　付記１に記載のＳｉＣ複合体１において、グラフェン層１１の欠陥は、ラマンスペクトルの強度比ＩＤ／Ｇにおいて０．２以下である。グラフェンの欠陥の指標となるＩＤ／Ｇが小さく抑えられている。
（付記３）
　付記１又は２に記載のＳｉＣ複合体１において、ＳｉＣ単結晶基板１０は、六方晶系の４Ｈ若しくは６Ｈ又は立方晶系３Ｃである。４Ｈに限らず、６Ｈ、３Ｃなど他の結晶多形にも適用することができる。
（付記４）
　付記１から３のいずれか一項に記載のＳｉＣ複合体１において、頂面１０ａのオフ角は、０．５°以上１０°以下の範囲にある。オフ角は０．５°以上１０°以下の範囲で選択することができる。なお、オフ角は０°以上１０°以下の範囲にあってもよく、０°以上０．５°以下の範囲にあってもよい。
（付記５）
　付記１から４のいずれか一項に記載のＳｉＣ複合体において、グラフェン層１１は、０層以上で２層以下のグラフェンを含む。グラフェン層１１の層数は、グラフェン層１１を剥離する場合、グラフェン層１１上にリモートエピタキシー層を成長させる場合など、目的に応じて選択することができる。
（付記６）
　ＳｉＣ複合体の製造方法は、ＳｉＣ単結晶基板１０の表面に熱分解によりグラフェン層１１を形成するＳｉＣ複合体１の製造方法であって、ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程と、第１工程で形成されたグラフェンの表面に、欠陥の少ないグラフェンが層数の制御性がよく形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程とを含み、第２工程の雰囲気の圧力及び温度は、第１工程の雰囲気の圧力及び温度よりもそれぞれ高い。第１工程でステップバンチングが発生しにくい条件でグラフェンを形成し、第２工程で欠陥の少なく層数の制御性がよい条件でグラフェンを形成することにより、層数制御性及び欠陥低減と、表面粗さの抑制とを両立させることができる。
（付記７）
　付記６に記載のＳｉＣ複合体の製造方法において、第２工程の雰囲気の圧力は、第１工程の雰囲気の圧力よりも１０２倍以上１０１１倍以下の倍率で高い。圧力は大気圧か超高真空まで変化させることができるため、グラフェンの成長の制御に効果的である。
（付記８）
　付記６又は７に記載のＳｉＣ複合体の製造方法第１工程及び第２工程において、雰囲気は不活性ガス及び窒素ガスの少なくとも一方を含む。不活性ガス及び窒素ガスは、圧力の制御に使用することができる。
（付記９）
　付記６から８のいずれか一項に記載のＳｉＣ複合体の製造方法第１工程及び第２工程の雰囲気の温度は、１０００℃以上で２０００℃以下の範囲にある。この温度範囲で熱分解法によりグラフェンを形成することができる。
（付記１０）
　付記６から９のいずれか一項に記載のＳｉＣ複合体の製造方法第１工程及び第２工程は、時間が異なる。第１工程及び第２工程の時間によって、グラフェンの成長を制御することができる。
（付記１１）
　付記６から１０のいずれか一項に記載のＳｉＣ複合体の製造方法第１工程及び第２工程の少なくとも一つは、雰囲気の圧力及び温度の少なくとも一つが異なる複数の工程を含む。複数の工程によって、グラフェンの成長の抑制が容易になる。
（付記１２）
　付記１１に記載のＳｉＣ複合体の製造方法において、複数の工程における雰囲気の圧力は、直前の工程の圧力より高いか又は同じである。圧力を徐々に高めることにより、グラフェンの成長の制御が容易になる。
（付記１３）
　付記１２に記載のＳｉＣ複合体の製造方法において、複数の工程において直前の工程の圧力より高い圧力は、直前の工程よりも１０２倍以上で１０１１倍以下の倍率で高い。圧力は大気圧か超高真空まで変化させることができるため、グラフェンの成長の制御に効果的である。
（付記１４）
　付記１２又は１３に記載のＳｉＣ複合体の製造方法において、複数の工程における雰囲気の圧力は、最初の工程において最も低い。最初の工程で圧力を最も低くすることにより、圧力の制御が容易になる。
（付記１５）
　付記１１から１４のいずれか一項に記載のＳｉＣ複合体の製造方法複数の工程における温度は、直前の工程の温度より高いか又は同じである。温度を徐々に高めることにより、グラフェンの成長の制御が容易になる。
（付記１６）
　付記１５に記載のＳｉＣ複合体の製造方法において、複数の工程における雰囲気の温度は、最初の工程において最も低い。最初の工程で温度を最も低くすることにより、圧力の制御が容易になる。
（付記１７）
　付記１１から１６のいずれか一項に記載のＳｉＣ複合体の製造方法において、複数の工程の少なくとも一部は互いに時間が異なる。互いに時間を異なるようにすることで、グラフェンの成長を制御することができる。
（付記１８）
　付記１１から１７のずれか一項に記載のＳｉＣ複合体の製造方法において、第１工程及び第２工程に含まれる工程は、合計で３個から８個までの範囲にある。このような複数の工程により、グラフェンの成長を容易に制御することができる。
（付記１９）
　ＳｉＣ積層体は、付記１から５のいずれか一項に記載のＳｉＣ複合体を含み、ＳｉＣ複合体のグラフェンを介してＳｉＣ単結晶基板の表面にリモートエピタキシャル成長させたＳｉＣエピタキシー層１２を含む。ＳｉＣ複合体１のグラフェン層１１は欠陥が少なく層数制御性も良いため、ＳｉＣエピタキシー層１２における結晶性及び剥離収率の向上を得ることができる。
（付記２０）
　ＳｉＣ半導体デバイスは、付記１９に記載のＳｉＣ積層体に含まれたＳｉＣエピタキシー層１２と、ＳｉＣエピタキシー層１２に積層されたＳｉＣ多結晶基板１３とを含み、ＳｉＣエピタキシー層１２を活性層とする。ＳｉＣエピタキシー層１２を活性層とするＳｉＣ半導体デバイスを制御することができる。
（付記２１）
　付記２０に記載のＳｉＣ半導体デバイスは、ショットキーバリアダイオード及びトレンチ構造ＦＥＴの少なくとも一つを含む。ＳｉＣ半導体デバイスは、ショットキーバリアダイオード及びトレンチ構造ＦＥＴとして提供することができる。
　１、２　ＳｉＣ複合体
　３　ＳｉＣ複合基板
　１０　ＳｉＣ単結晶基板
　１１　グラフェン層
　１２　ＳｉＣエピタキシー層
　１３　ＳｉＣ多結晶基板
　２０　ショットキーバリアダイオード
　３０　トレンチ構造ＭＯＳＦＥＴ

Claims (21)

  1. 　直径が１５０ｍｍ以上のＳｉＣ単結晶基板と、
    　前記ＳｉＣ単結晶基板の頂面に熱分解法により形成されたグラフェン層と
    　を含み、
    　前記グラフェン層は、表面粗さＲａが１．２ｎｍ以下であるＳｉＣ複合体。
  2. 　前記グラフェン層の欠陥は、ラマンスペクトルの強度比ＩＤ／Ｇにおいて０．２以下である請求項１に記載のＳｉＣ複合体。
  3. 　前記ＳｉＣ単結晶基板は、六方晶系の４Ｈ若しくは６Ｈ又は立方晶系３Ｃである請求項１又は２に記載のＳｉＣ複合体。
  4. 　前記頂面のオフ角は、０．５°以上１０°以下の範囲にある請求項１から３のいずれか一項に記載のＳｉＣ複合体。
  5. 　前記グラフェン層は、０層以上で２層以下のグラフェンを含む請求項１から４のいずれか一項に記載のＳｉＣ複合体。
  6. 　ＳｉＣ単結晶基板の表面に熱分解によりグラフェン層を形成するＳｉＣ複合体の製造方法であって、
    　ステップバンチングが起こりにくい圧力及び温度を有する雰囲気でグラフェンを形成する第１工程と、
    　前記第１工程で形成されたグラフェンの表面に、欠陥の少ないグラフェンが層数の制御性がよく形成される圧力及び温度を有する雰囲気でグラフェンを形成する第２工程と
    　を含み、前記第２工程の雰囲気の圧力及び温度は、前記第１工程の雰囲気の圧力及び温度よりもそれぞれ高いＳｉＣ複合体の製造方法。
  7. 　前記第２工程の雰囲気の圧力は、前記第１工程の雰囲気の圧力よりも１０２倍以上１０１１倍以下の倍率で高い請求項６に記載のＳｉＣ複合体の製造方法。
  8. 　前記第１工程及び前記第２工程において、雰囲気は不活性ガス及び窒素ガスの少なくとも一方を含む請求項６又は７に記載のＳｉＣ複合体の製造方法。
  9. 　前記第１工程及び前記第２工程の雰囲気の温度は、１０００℃以上で２０００℃以下の範囲にある請求項６から８のいずれか一項に記載のＳｉＣ複合体の製造方法。
  10. 　前記第１工程及び前記第２工程は、時間が異なる請求項６から９のいずれか一項に記載のＳｉＣ複合体の製造方法。
  11. 　第１工程及び前記第２工程の少なくとも一つは、雰囲気の圧力及び温度の少なくとも一つが異なる複数の工程を含む請求項６から１０のいずれか一項に記載のＳｉＣ複合体の製造方法。
  12. 　前記複数の工程における雰囲気の圧力は、直前の工程の圧力より高いか又は同じである請求項１１に記載のＳｉＣ複合体の製造方法。
  13. 　前記複数の工程において直前の工程の圧力より高い圧力は、前記直前の工程よりも１０２倍以上で１０１１倍以下の倍率で高い請求項１２に記載のＳｉＣ複合体の製造方法。
  14. 　前記複数の工程における雰囲気の圧力は、最初の工程において最も低い請求項１２又は１３に記載のＳｉＣ複合体の製造方法。
  15. 　前記複数の工程における温度は、直前の工程の温度より高いか又は同じである請求項１１から１４のいずれか一項に記載のＳｉＣ複合体の製造方法。
  16. 　複数の工程における雰囲気の温度は、最初の工程において最も低い請求項１５に記載のＳｉＣ複合体の製造方法。
  17. 　前記複数の工程の少なくとも一部は、互いに時間が異なる請求項１１から１６のいずれか一項に記載のＳｉＣ複合体の製造方法。
  18. 　前記第１工程及び前記第２工程に含まれる工程は、合計で３個から８個までの範囲にある請求項１１から１７のいずれか一項に記載のＳｉＣ複合体の製造方法。
  19. 　請求項１から５のいずれか一項に記載のＳｉＣ複合体を含み、前記ＳｉＣ複合体のグラフェンを介して前記ＳｉＣ単結晶基板の表面にリモートエピタキシャル成長させたエピタキシー層を含むＳｉＣ積層体。
  20. 　請求項１９に記載のＳｉＣ積層体に含まれたエピタキシー層と、
    　前記エピタキシー層に積層されたＳｉＣ多結晶基板と
    　を含み、前記エピタキシー層を活性層とするＳｉＣ半導体デバイス。
  21. 　前記ＳｉＣ半導体デバイスは、ショットキーバリアダイオード及びトレンチ構造ＦＥＴの少なくとも一つを含む請求項２０に記載のＳｉＣ半導体デバイス。
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