WO2025148804A1 - 阵列基板及其制备方法、显示装置 - Google Patents

阵列基板及其制备方法、显示装置

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WO2025148804A1
WO2025148804A1 PCT/CN2025/070521 CN2025070521W WO2025148804A1 WO 2025148804 A1 WO2025148804 A1 WO 2025148804A1 CN 2025070521 W CN2025070521 W CN 2025070521W WO 2025148804 A1 WO2025148804 A1 WO 2025148804A1
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WO
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layer
light
groove
insulating layer
base substrate
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PCT/CN2025/070521
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English (en)
French (fr)
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刘军
徐晓青
周斌
苏同上
孙涛
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BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
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    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes

Definitions

  • the target signal line includes: one or more of: a data line, a first power line, a second power line, and a gate line.
  • the array substrate further includes: a target metal layer, located on a side of the target insulating layer close to the light-emitting structure layer; the target metal layer includes: a target signal line, the reflective portion is arranged in the same layer as the target metal layer, and the reflective portion is located in the spacing area between the light-emitting area and the target signal line close to the light-emitting area.
  • the target insulating layer includes an insulating layer located on a side of the target metal layer close to the base substrate and in contact with the target metal layer; along a direction perpendicular to the base substrate, the depth of the first groove is greater than or equal to the thickness of the insulating layer located on a side of the target metal layer close to the base substrate and in contact with the target metal layer, and is less than the sum of the thicknesses of all insulating layers on the side of the target metal layer close to the base substrate.
  • the array substrate further includes: a driving circuit layer, located on the side of the light emitting structure layer close to the base substrate; the driving circuit layer includes: an active layer, a first insulating layer, a first metal layer, a second insulating layer and at least one second metal layer stacked on the base substrate; the target metal layer includes one or more of the following metal layers: the first metal layer and the at least one second metal layer.
  • the at least one second metal layer is one
  • the target metal layer includes the second metal layer
  • the surface of the second insulating layer away from the base substrate is provided with the first groove.
  • the array substrate further includes: a buffer layer located between the active layer and the base substrate; along a direction perpendicular to the base substrate, the depth of the first groove provided on the second insulating layer is greater than or equal to the thickness of the second insulating layer, and less than or equal to the sum of the thickness of the second insulating layer and the buffer layer.
  • the at least one second metal layer is two, and the target metal layer includes the second metal layer of the two second metal layers that is relatively farther away from the base substrate.
  • the driving circuit layer also includes a third insulating layer located between the two second metal layers, and the array substrate also includes: a buffer layer located between the active layer and the base substrate.
  • the first groove is provided on the surface of the third insulating layer away from the base substrate; along the direction perpendicular to the base substrate, the depth of the first groove provided on the third insulating layer is greater than or equal to the thickness of the third insulating layer, and less than or equal to the sum of the thicknesses of the third insulating layer, the second insulating layer and the buffer layer.
  • the array substrate further includes: a buffer layer located between the active layer and the base substrate; the target metal layer includes the first metal layer, and the first groove is provided on the surface of the buffer layer away from the base substrate, and the depth of the first groove provided on the buffer layer along a direction perpendicular to the base substrate is greater than or equal to the thickness of the buffer layer, and less than the sum of the thickness of the buffer layer and the base substrate.
  • the array substrate further includes: a color filter layer disposed between the driving circuit layer and the light-emitting structure layer, the color filter layer including a color filter unit disposed corresponding to at least a portion of the light-emitting device.
  • the array substrate further includes: a second groove located on the side of the color filter layer close to the base substrate, the orthographic projection of the second groove on the base substrate being located within the orthographic projection range of the first groove on the base substrate.
  • the color filter unit covers the sidewall and bottom of the second groove, and the light-emitting area of the light-emitting device, the notch of the first groove, and the orthographic projection of the notch of the second groove on the base substrate are located within the orthographic projection range of the color filter unit on the base substrate.
  • the side wall of the second groove away from the light-emitting area is a second side wall, and an insulating protective layer is provided between the reflective portion and the color filter unit covered on the second side wall.
  • FIG1 is a schematic plan view of an array substrate according to some embodiments of the present disclosure.
  • FIG2 is a schematic top view of a single light emitting device according to some embodiments of the present disclosure.
  • FIG3 is a schematic top view of a single light emitting device according to other embodiments of the present disclosure.
  • FIG5 is a schematic diagram showing a stacked structure of an array substrate according to some embodiments of the present disclosure.
  • FIG8 shows a flow chart of a method for preparing an array substrate according to some embodiments of the present disclosure
  • FIG11 is a schematic diagram showing a structure after a color filter layer and a flat layer are formed according to some embodiments of the present disclosure
  • FIG. 12 is a schematic diagram showing a structure after forming a first electrode and a pixel defining layer according to some embodiments of the present disclosure.
  • FIG. 13 shows a schematic structural diagram of a display device according to some embodiments of the present disclosure.
  • parallel includes absolute parallelism and approximate parallelism, wherein the acceptable deviation range of approximate parallelism may be, for example, a deviation within 5°;
  • perpendicular includes absolute perpendicularity and approximate perpendicularity, wherein the acceptable deviation range of approximate perpendicularity may also be, for example, a deviation within 5°.
  • Equal includes absolute equality and approximate equality, wherein the acceptable deviation range of approximate equality may be, for example, that the difference between the two equals is less than or equal to 5% of either one.
  • Electroluminescent devices such as OLED have been widely promoted and applied in display products.
  • super-large-size OLED display products such as OLED TV products larger than 80 inches
  • OLED TV products larger than 80 inches their market prospects.
  • the area of the luminous area of super-large-size OLED panels is limited due to their large size and high resolution requirements (such as 8K) during production. If the brightness is to be increased, the area of the transistor and capacitor areas must be reduced, but the area of the transistor and capacitor areas has basically been reduced to the limit and it is difficult to reduce it further.
  • FIG1 shows a schematic plan view of an array substrate according to some embodiments of the present disclosure.
  • an array substrate 10 applied to a display product may include a display area DR and a non-display area NR.
  • the display area DR is an area on the array substrate 10 for displaying a picture
  • the non-display area NR is an area on the array substrate 10 other than the display area DR.
  • the non-display area NR may be located on at least one side (e.g., one side, or multiple sides) of the display area DR.
  • the non-display area NR may be arranged around the display area DR.
  • the display area DR is provided with a plurality of pixel units P arrayed in a first direction and a second direction.
  • the plurality of pixel units P can be arranged in M rows and N columns, where M and N are integers greater than or equal to 2.
  • the first direction (such as the X-axis direction in FIG. 1 ) is the pixel row direction
  • the second direction (such as the Y-axis direction in FIG. 1 ) is the pixel column direction.
  • the first direction and the second direction intersect, such as being perpendicular to each other.
  • Each pixel unit P includes a plurality of sub-pixels.
  • the shape of the sub-pixel can be a circle, an ellipse, a triangle, a square, a rectangle, a rhombus, a trapezoid, a parallelogram, a pentagon, a hexagon or other polygons, etc., which can be set according to the needs of the actual product, and the present disclosure does not limit this.
  • a pixel unit P may include four sub-pixels, and the four sub-pixels may include: a first sub-pixel p1 emitting a first color light, a second sub-pixel p2 emitting a second color light, a third sub-pixel p3 emitting a third color light, and a fourth sub-pixel p4 emitting a fourth color light.
  • the four sub-pixels may be arranged in a square manner, which may effectively increase the aperture ratio and the area of the light-transmitting region.
  • the four sub-pixels may also be arranged in a horizontal parallel manner, a diamond shape, or a vertical parallel manner, which may be arranged according to the needs of the actual product, and the present disclosure does not limit this.
  • the first sub-pixel p1 may be a red sub-pixel (R) emitting red light
  • the second sub-pixel p2 may be a blue sub-pixel (B) emitting blue light
  • the third sub-pixel p3 may be a white sub-pixel (W) emitting white light
  • the fourth sub-pixel p4 may be a green sub-pixel (G) emitting green light. It should be noted that the arrangement of the four sub-pixels shown in FIG1 is only an example and can be determined according to the actual needs of the product.
  • a pixel unit P may also include more or fewer sub-pixels than those in FIG. 1 , for example, may include three RGB sub-pixels, which may be determined according to actual product needs, and the present disclosure does not limit this.
  • a sub-pixel may include: a light emitting device and a pixel driving circuit for driving the light emitting device to emit light.
  • the array substrate 10 further includes a plurality of gate lines GL and a plurality of data lines DL.
  • the plurality of gate lines GL and the plurality of data lines DL intersect with each other to define a plurality of pixel areas distributed in an array in the display area DR.
  • a scan drive circuit SC may be provided in the non-display area NR on one side of the array substrate 10 as shown in FIG. 1 , or a scan drive circuit SC may be provided in the non-display areas NR on opposite sides of the array substrate 10.
  • the transistor may include a control electrode, a first electrode, and a second electrode.
  • the control electrode is the gate of the transistor
  • the first electrode is one of the source and drain of the transistor
  • the second electrode is the other of the source and drain of the transistor. Since the source and drain of the transistor may be symmetrical in structure, the source and drain may be structurally indistinguishable, so the source of the transistor is called the first electrode, and may also be called the second electrode.
  • the orthographic projection of the reflective portion on the substrate is located outside the orthographic projection range of the light emitting area on the substrate.
  • the reflective portion is arranged obliquely relative to the surface of the substrate, and the distance from the bottom end of the reflective portion to the light emitting area is less than the distance from the top end of the reflective portion to the light emitting area.
  • the bottom end is the end close to the substrate, and the distance refers to the lateral distance.
  • the orthographic projection edge of the light emitting area on the substrate is used as a reference boundary line
  • the orthographic projection position of the bottom end of the reflective portion on the substrate is used as a first reference position
  • the orthographic projection position of the top end of the reflective portion on the substrate is used as a second reference position.
  • the above-mentioned “distance from the bottom end of the reflecting part to the luminous area” refers to the distance between the first reference position and the nearest reference boundary line
  • the above-mentioned “distance from the top end of the reflecting part to the luminous area” refers to the distance between the second reference position and the nearest reference boundary line.
  • At least a portion of the light emitted from the bottom-emitting light-emitting device that deviates from the normal viewing direction is reflected back by the reflecting portion, and after being reflected by the reflective electrode (such as the cathode) of the light-emitting device, it is emitted from the substrate area corresponding to the light-emitting device, which is beneficial for improving the light brightness without increasing the light-emitting area of the bottom-emitting light-emitting device.
  • the reflective structure can be disposed on one side, two sides, three sides or each side of the light-emitting area of each light-emitting device, and can be disposed according to actual needs, and the present disclosure does not limit this.
  • a reflective structure is disposed on each side, i.e., all around, of the light-emitting area of the light-emitting device, so as to reflect back at least a portion of the light emitted from each side of the bottom-emitting light-emitting device that deviates from the direction of the normal viewing angle, so as to better improve the luminous brightness.
  • the reflective structures on different sides can be connected together or disconnected; the reflective parts in the reflective structures located on different sides of the same light-emitting area can be located on the same metal layer or on different metal layers; it is determined according to the shape of the light-emitting area of the actual product and the layout design, and the present disclosure does not limit this.
  • the reflective portion of the reflective structure needs to be tilted so that at least a portion of the light emitted by the bottom-emitting light-emitting device that deviates from the normal viewing angle can be reflected back to the reflective electrode (such as the cathode) of the light-emitting device, and after reflection by the reflective electrode, it is emitted from the light-emitting area corresponding to the light-emitting device.
  • the slope angle of the reflective portion can be 30 degrees to 45 degrees, such as 30 degrees, 35 degrees, 40 degrees or 45 degrees.
  • the slope angle here refers to the angle between the reflective portion and the surface of the substrate. It should be noted that in other embodiments, the slope angle of the reflective portion can also be set to be larger or smaller, such as 25 degrees, 47 degrees or 50 degrees, etc., according to the needs of the actual product, and the present disclosure does not limit this.
  • the first side wall of the first groove is inclined relative to the direction perpendicular to the substrate toward the direction away from the light emitting area, and the distance between the bottom end of the first side wall and the light emitting area is smaller than the distance between the top end and the light emitting area, so that the first side wall is covered with a film layer having reflective properties, such as a metal film layer, to form the above-mentioned reflective portion inclined relative to the surface of the substrate.
  • the slope angle of the first side wall can be set according to the angle at which the reflective portion needs to be inclined.
  • the first power supply voltage signal may be a high-level signal
  • the second power supply voltage signal may be a low-level signal such as a ground voltage or a negative voltage with a smaller voltage value.
  • the target signal line may also include other signal lines arranged between the light-emitting areas of each light-emitting device, which is determined according to the actual product, and the present disclosure does not limit this.
  • At least a portion of the target signal line close to the light-emitting area can be placed on the first side wall of the first groove to serve as the above-mentioned reflective part. This eliminates the need to set up a separate reflective part, which helps reduce unnecessary space occupation.
  • the types of target signal lines adjacent to the two opposite sides of the same light-emitting area may be the same, or different, or the types of target signal lines adjacent to the two opposite sides of a portion of light-emitting devices may be the same, and the types of target signal lines adjacent to the two opposite sides of another portion of light-emitting devices may be different.
  • the target signal lines adjacent to the same side of the light-emitting area of different light-emitting devices may be the same or different. This is determined based on the actual circuit layout, and the present disclosure does not impose any restrictions on this.
  • FIG. 2 shows a schematic top view of a single light-emitting device according to some embodiments of the present disclosure.
  • the target signal line closest to the left and right sides of the light-emitting area 100 in FIG. 2 can be, for example, one of the signal lines V1 extending along the second direction (such as the Y-axis direction in FIG. 2), such as the data line DL, the first power line VDD, and the second power line VSS.
  • the second direction can extend along the first direction.
  • the first grooves 121 on the upper and lower sides can extend along the first direction. It should be noted that the first groove 121 can extend along a straight line, or there can be a bend, and can be set according to the shape of the light-emitting area 100 of the actual product, and the present disclosure does not limit this.
  • the target signal line includes: a gate line GL arranged along a first direction and a data line DL arranged along a second direction, the reflective portion 122 on one side close to the gate line GL is a part of the gate line GL, the reflective portion 122 on one side close to the data line DL is a part of the data line DL, and the gate line GL and the data line DL are located on different sides of the light-emitting area 100 of the light-emitting device. In this way, the interference between the data line DL and the gate line GL can be reduced.
  • a portion of the gate line GL is overlapped on the first side wall of the first groove 121 arranged thereunder, forming the reflective portion 122 on this side; on one side of the light-emitting area 100 close to the data line DL (such as the left side and/or the right side of the light-emitting area 100 in FIG. 2 ), a portion of the data line DL is overlapped on the first side wall of the first groove 121 arranged thereunder, forming the reflective portion 122 on this side.
  • the reflective portion 122 near the gate line GL has a first slope angle
  • the reflective portion 122 near the data line DL has a second slope angle
  • the first slope angle is smaller than the second slope angle.
  • the reflective portion 122 may be disposed in the same layer as the target metal layer, and the reflective portion 122 is located in the interval area between the light-emitting area 100 and the target signal line close to the light-emitting area 100.
  • the reflective portion 122 is disposed separately from the target signal line, so that it does not affect the routing of the target signal line, and the layout position does not need to be constrained by the routing requirements of the target signal line, and the design is more flexible.
  • FIG3 shows a schematic top view of a single light-emitting device according to other embodiments of the present disclosure.
  • a reflective structure 120 that is, a first groove 121 and a reflective portion 122 mounted on the first side wall of the first groove 121, can be added around the light-emitting area 100 in FIG3 , such as the upper side, the lower side, the left side, and the right side, while other structures such as a target signal line and a transistor are arranged on the side of the reflective structure 120 away from the light-emitting area 100.
  • the reflective portion 122 in the reflective structure 120 can be arranged at the same layer as the target metal layer to save a mask.
  • the combination here means that the reflective portion 122 on one or more sides of the same light-emitting area 100 is formed by placing a portion of the target signal line closest to the side on the first side wall of the first groove 121 arranged below it, and the reflective portion 122 on the other side is formed by placing the metal pattern added to the side on the first side wall of the first groove 121 arranged below it.
  • FIG4 shows a schematic top view of a single light-emitting device of some other embodiments of the present disclosure.
  • the target signal lines such as the data line DL, the first power line VDD, and the second power line VSS, which are closest to the light-emitting area 100 on the left and right sides of the light-emitting area 100, are placed on the first side wall of the first groove 121 below it as a reflective portion 122a.
  • the first groove 121 extending in the first direction is added to the upper and lower sides of the light-emitting area 100, and a metal pattern is added to the first side wall of the first groove 121 as a reflective portion 122b.
  • the reflective portion 122b can be located in the interval area between the target signal line, such as the gate line GL, which is closest to the light-emitting area 100 on this side and the light-emitting area 100, and can be arranged in the same layer as the target metal layer. In some embodiments, the added reflective portion 122b can be arranged in the same layer as the metal layer providing the data line DL.
  • the reflective portion 122 in the reflective structure 120 may include: a first region 1221 and a second region 1222 connected to the first region 1221, wherein the first region 1221 covers the first side wall of the first groove 121, and the second region 1222 is placed on the surface of the target insulating layer away from the base substrate, which is beneficial to reduce the peeling risk of the reflective portion 122.
  • the width w of the bottom of the first groove 121 may be about 4 to 6 microns, such as 4 microns, 5 microns, or 6 microns, etc.
  • the line width D of the target signal line may be about 7 to 10 microns, such as 7 microns, 8 microns, 9 microns, or 10 microns, etc.
  • the width d of the second region 1222 may be about 2 to 3 microns, such as 2 microns, 2.5 microns, or 3 microns, etc.
  • the target insulating layer may include an insulating layer located on the side of the target metal layer close to the substrate and in contact with the target metal layer.
  • the depth of the first groove 121 may be greater than or equal to the thickness of the insulating layer located on the side of the target metal layer close to the substrate and in contact with the target metal layer, and less than the sum of the thicknesses of all insulating layers on the side of the target metal layer close to the substrate.
  • the first groove 121 is opened on the surface of insulating layer A away from the substrate, that is, the notch of the first groove is located on the surface of insulating layer A away from the substrate;
  • the depth of the first groove 121 may be greater than or equal to the thickness of insulating layer A and less than or equal to the sum of the thicknesses of insulating layer A and insulating layer B; or, the depth of the first groove 121 may also be greater than the sum of the thicknesses of insulating layer A and insulating layer B and less than the sum of the thicknesses of insulating layer A, insulating layer B, and insulating layer C.
  • the substrate 101 is made of a transparent substrate material to transmit the light emitted by the bottom-emitting light-emitting device 160.
  • the substrate 101 may be a rigid transparent substrate, such as a glass substrate, a PMMA (Polymethyl methacrylate) substrate, or a silicon substrate.
  • the substrate 101 may be a flexible transparent substrate, such as a PET (Polyethylene terephthalate) substrate, a PEN (Polyethylene naphthalate two formic acid glycol ester) substrate, or a PI (Polyimide) substrate.
  • the light emitting structure layer 220 includes a plurality of bottom-emitting light emitting devices 160 arranged in an array.
  • the light emitting device 160 may be an electroluminescent device, for example, an organic light emitting diode (OLED) device, or a quantum dot light emitting diode (QLED).
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the first electrode 161 may be made of a transparent electrode material, such as a transparent conductive oxide film such as ITO (Indium tin oxide) and IZO (Indium zinc oxide).
  • the second electrode 163 may be made of a metal material with reflective properties such as magnesium (Mg) or aluminum (Al).
  • the light-emitting functional layer 162 may at least include: a light-emitting layer (EML), which emits light of a specific color under the drive of the first electrode 161 and the second electrode 163.
  • EML light-emitting layer
  • the light-emitting color of the light-emitting device 160 is determined by the light-emitting layer material.
  • each light-emitting device 160 may be a light-emitting device 160 that emits white light, and color display is achieved through further color filtering.
  • the light-emitting functional layer 162 may also include any one or more of the following layers: a hole injection layer (HIL), a hole transport layer (HTL), an electron blocking layer (EBL), a hole blocking layer (HBL), an electron transport layer (ETL) and an electron injection layer (EIL), which may be arranged according to actual needs and are not limited in the present disclosure.
  • HIL hole injection layer
  • HTL hole transport layer
  • EBL electron blocking layer
  • HBL hole blocking layer
  • HBL hole blocking layer
  • ETL electron transport layer
  • EIL electron injection layer
  • the light emitting structure layer 220 may further include a pixel defining layer 170 having a plurality of pixel openings 171.
  • Each pixel opening 171 is configured to define a light emitting area of a light emitting device 160.
  • the reflective structure 120 is located on the side of the pixel defining layer 170 close to the base substrate 101.
  • the orthographic projection of the reflective portion 122 on the base substrate 101 is located outside the orthographic projection range of the pixel opening 171 on the base substrate 101.
  • Each pixel opening 171 exposes at least a portion of the first electrode 161 of the corresponding light emitting device 160, and at least a portion of the light emitting function layer 162 is located in the corresponding pixel opening 171, and is electrically connected to the corresponding first electrode 161.
  • the driving circuit layer 210 is located on the side of the light emitting structure layer 220 close to the base substrate 101, and is at least used to form a driving circuit corresponding to each light emitting device 160.
  • the driving circuit is electrically connected to the first electrode 161 of the light emitting device 160 to drive the light emitting device 160 to emit light.
  • the driving circuit layer 210 can be stacked between the base substrate 101 and the pixel defining layer 170, and is at least configured to form a pixel driving circuit for each sub-pixel.
  • the driving circuit layer 210 can also be configured to form other functional circuits.
  • the driving circuit layer 210 can also be configured to form a photosensitive element, which is not limited by the present disclosure.
  • the driving circuit layer 210 may include: an active layer 111, a first insulating layer 112, a first metal layer 113, a second insulating layer 114, and at least one second metal layer 115 stacked on the base substrate 101.
  • the at least one second metal layer 115 may be one, two, or three, etc., according to the needs of the actual product, and this embodiment does not limit this.
  • the transistors and capacitors included in the pixel driving circuit can be formed by the various layers of the driving circuit layer 210.
  • the first insulating layer 112 can also be called a gate dielectric layer (GI);
  • the first metal layer 113 can also be called a gate metal layer (Gate), for example, it can be used to provide a gate line GL and a gate of a transistor;
  • the second insulating layer 114 can also be called an interlayer insulating layer (ILD), and the second metal layer 115 can also be called a source-drain metal layer (SD), for example, it can be used to provide a data line DL, a first power line VDD, a second power line VSS, and a source and drain of a transistor.
  • SD1 first source-drain metal layer
  • SD2 second source-drain metal layer
  • the array substrate 10 may further include: a light shielding layer 102 disposed on the side of the base substrate 101 close to the buffer layer 103.
  • the orthographic projection of the active layer 111 on the base substrate 101 may be located within the orthographic projection range of the light shielding layer 102 on the base substrate 101, thereby shielding the channel region of the transistor, preventing the light from affecting the channel, reducing the leakage current, and helping to reduce the effect of light on the transistor characteristics.
  • the light shielding layer 102 may be made of a metal material such as molybdenum (Mo) metal, so that the light shielding layer 102 has light shielding properties and conductive properties.
  • Mo molybdenum
  • the light shielding layer 102 may also serve as a signal switching layer, and the light shielding layer 102 may be connected through vias to achieve the switching of some signals.
  • the reflective portion 122 is separately disposed from the target signal line, and the reflective portion 122 may be electrically connected to the light shielding layer 102 through vias to avoid charge accumulation in the independently disposed reflective portion 122.
  • devices such as transistors included in the corresponding driving circuits are also arranged around the light-emitting areas of each light-emitting device 160.
  • the above-mentioned reflective structure 120 is provided on the side close to the light-emitting area of at least a portion of the transistors in the display area of the array substrate 10.
  • the light emitted by the light-emitting device 160 that deviates from the normal viewing direction can be reflected back to the second electrode 163 (such as the cathode) through the reflective portion 122 in these reflective structures 120, while improving the light brightness, blocking at least a portion of the light incident on the transistor, which is conducive to reducing the influence of light on the transistor characteristics, improving the stability of the transistor characteristics, and thus improving the quality of the array substrate 10.
  • the target metal layer may include one or more of the following metal layers: a first metal layer 113 and at least one second metal layer 115 , which may be configured according to actual product requirements.
  • the buffer layer 103 may be formed between the active layer 111 and the base substrate 101, and may be in contact with the second insulating layer 114 outside the transistor region. In a direction perpendicular to the base substrate 101, the depth of the first groove 121 provided on the second insulating layer 114 may be greater than or equal to the thickness of the second insulating layer 114, and less than or equal to the sum of the thicknesses of the second insulating layer 114 and the buffer layer 103. This is conducive to ensuring the height of the first side wall 1211, thereby ensuring that the reflective portion 122 provided on the first side wall 1211 has a sufficient reflection length.
  • over-etching may occur, so that the bottom of the first groove 121 extends to the buffer layer 103 under the second insulating layer 114, slightly lower than the surface of the buffer layer 103 away from the base substrate 101, as shown in Figure 5.
  • FIG6 shows a schematic diagram of the stacked structure of an array substrate according to other embodiments of the present disclosure.
  • the driving circuit layer 210 further includes a third insulating layer 116 located between the two second metal layers 115a and 115b and a fourth insulating layer 117 located on the second metal layer 115 relatively farther from the base substrate 101, as shown in FIG6 .
  • the third insulating layer 116 may also be referred to as a passivation layer (PVX), and the two second metal layers 115 are respectively referred to as a first source-drain metal layer (SD1) and a second source-drain metal layer (SD2) from bottom to top.
  • PVX passivation layer
  • the target metal layer may include the second metal layer 115 b relatively farther away from the base substrate 101 among the two second metal layers 115 a and 115 b , such as the second source-drain metal layer ( SD2 ). Accordingly, the target insulating layer may include a third insulating layer 116 .
  • the surface of the third insulating layer 116 away from the base substrate 101 is provided with the above-mentioned first groove 121.
  • the depth of the first groove 121 provided on the third insulating layer 116 may be greater than or equal to the thickness of the third insulating layer 116, and less than or equal to the sum of the thicknesses of the third insulating layer 116, the second insulating layer 114, and the buffer layer 103. This is conducive to increasing the depth range that the first groove 121 can reach, thereby facilitating increasing the area of the reflective portion 122 to increase the ability to reflect light.
  • the target insulating layer may include only the third insulating layer 116, and the depth of the first groove 121 may be equal to the thickness of the third insulating layer 116.
  • the depth of the first groove 121 will be slightly greater than the thickness of the third insulating layer 116, that is, the bottom of the groove is slightly lower than the surface of the second insulating layer 114 at the location away from the base substrate 101.
  • the target insulating layer may also include the third insulating layer 116 and the second insulating layer 114, and the designed depth of the first groove 121 may be greater than the thickness of the third insulating layer 116, and less than or equal to the sum of the thicknesses of the third insulating layer 116 and the second insulating layer 114.
  • the actual depth of the first groove 121 may be slightly greater than the sum of the thickness of the third insulating layer 116 and the second insulating layer 114, that is, the bottom of the groove is slightly lower than the surface of the buffer layer 103 away from the base substrate 101 at the location, so that the reflective portion 122 arranged on the first side wall 1211 can extend from the buffer layer 103 to the third insulating layer 116, so as to reflect more light emitted from the direction deviating from the normal viewing angle, which is conducive to further improving the luminous brightness.
  • the target metal layer may include a first metal layer 113
  • the target insulating layer may include: a buffer layer 103.
  • the surface of the buffer layer 103 away from the base substrate 101 is provided with the above-mentioned first groove 121.
  • the depth of the first groove 121 provided on the buffer layer 103 is greater than or equal to the thickness of the buffer layer 103, and less than the sum of the thickness of the buffer layer 103 and the base substrate 101.
  • a red-green light unit, a blue filter unit, and a green filter unit need to be disposed respectively under the light emitting device 160 of the red sub-pixel (R), the blue sub-pixel (B), and the green sub-pixel (G), so that the red sub-pixel (R) emits red light, the blue sub-pixel (B) emits blue light, and the green sub-pixel (G) emits green light, thereby realizing color display.
  • FIG7 shows a schematic diagram of the layout of a single color filter unit 141 according to some embodiments of the present disclosure.
  • the color filter unit 141 can cover the light-emitting area and the reflective structure 120 arranged around the light-emitting area, so that the light emitted by the light-emitting area and the light reflected by the reflective portion 122 can all be filtered by the color filter unit 141.
  • the array substrate 10 further includes: a second groove 131 located on the side of the color filter layer close to the base substrate 101.
  • the orthographic projection of the second groove 131 on the base substrate 101 is located within the orthographic projection range of the first groove 121 on the base substrate 101.
  • a hole may be opened at the insulating layer covering the first groove 121, such as the third insulating layer 116 or the fourth insulating layer 117, to form the second groove 131.
  • the distance between the first side wall 1211 of the first groove 121 and the second side wall 1311 of the second groove 131 is greater than the thickness of the reflective portion 122, and an insulating protective layer is provided between the reflective portion 122 covered on the first side wall 1211 and the color filter unit 141 covered on the second side wall 1311 to reduce the risk of oxidation of the reflective portion 122.
  • the array substrate 10 may further include: a planar layer 150 disposed on a side of the color filter layer away from the base substrate 101 , as shown in FIG. 5 .
  • the array substrate 10 may further include: an encapsulation layer 180, which is disposed on the side of the light emitting structure layer 220 away from the base substrate 101, as shown in FIG5, to protect the light emitting device 160 from water and oxygen corrosion.
  • the material of the encapsulation layer 180 may include one or more combinations of inorganic encapsulation materials such as silicon oxide or silicon nitride, and the thickness may be 1 to 1.5 microns, such as 1 micron, 1.3 microns or 1.5 microns.
  • the encapsulation layer 180 may also be a multi-layer structure, for example, two inorganic encapsulation layers 180 may be staggered and stacked, or may include an inorganic encapsulation layer 180, an organic encapsulation layer 180, and an inorganic encapsulation layer 180 stacked in sequence. In actual implementation, it can be set according to the needs of the product, and the present disclosure does not limit this.
  • Fig. 8 shows a flow chart of a method for preparing an array substrate according to some embodiments of the present disclosure, and the method is used to prepare the array substrate 10 provided in any of the above embodiments. As shown in Fig. 8, the method may include the following steps S101 to S103.
  • Step S101 forming a target insulating layer on a base substrate
  • Step S102 forming a reflective structure on the target insulating layer, the reflective structure comprising: a first groove and a reflective portion disposed on a first sidewall of the first groove;
  • Step S103 forming a light-emitting structure layer on the target insulating layer, the light-emitting structure layer includes a plurality of bottom-emitting light-emitting devices arranged in an array, the above-mentioned reflective structure is located on the light-emitting side of the light-emitting device, and the first sidewall of the first groove is the sidewall away from the light-emitting area of the light-emitting device.
  • the reflective portion 122 is arranged obliquely relative to the surface of the base substrate 101, and the distance from the bottom end of the reflective portion 122 to the light emitting area is smaller than the distance from the top end of the reflective portion 122 to the light emitting area.
  • the bottom end of the reflective portion 122 is an end close to the base substrate 101.
  • the orthographic projection of the reflective portion 122 on the base substrate 101 is outside the orthographic projection range of the light emitting area of the light emitting device 160 on the base substrate 101.
  • the preparation of the array substrate 10 shown in FIG. 5 is taken as an example, and an exemplary preparation process of the array substrate 10 is described with reference to FIGS. 9 to 12 .
  • a layer of light-shielding metal (LS) is deposited on the provided base substrate 101 to obtain a light-shielding metal film.
  • the light-shielding metal may be molybdenum (Mo) metal, and the thickness of the light-shielding metal film may be 300 to 700 angstroms.
  • the light-shielding metal film is subjected to a light-shielding mask process to define a light-shielding pattern, and then wet etching and wet stripping are performed to form a light-shielding pattern, that is, to form the above-mentioned light-shielding layer 102.
  • a buffer layer is deposited on the light-shielding layer 102.
  • the buffer layer 103 material may include a combination of silicon nitride and silicon oxide with a thickness of 0.3 to 0.5 microns. After the deposition is completed, the buffer layer 103 pattern is formed using photolithography technology.
  • An active layer 111 is deposited on the buffer layer 103 and a pattern of the active layer 111 is formed by wet etching with photolithography.
  • the material of the active layer 111 may be, for example, indium gallium zinc oxide (IGZO) and may have a thickness of 0.05 to 0.08 micrometers.
  • a first insulating layer 112 is deposited, which may also be referred to as a gate insulating layer (GI).
  • the material may be, for example, silicon oxide and may have a thickness of 0.1 to 0.2 micrometers.
  • a first metal layer 113 is deposited, which may also be referred to as a gate metal layer (Gate).
  • a metal such as copper (Cu) may be used and the thickness may be 0.3 to 0.5 micrometers.
  • a gate mask is deposited and a gate and gate wiring pattern may be formed by wet etching with photolithography. Taking the case where the material of the gate metal layer is copper as an example, wet etching may be performed with a liquid such as hydrogen peroxide. After the gate wet etching is completed, the gate mask is retained for dry etching of the GI.
  • the GI may be dry-etched with a mixed gas of tetrafluoromethane (CF 4 ) and oxygen (O 2 ).
  • CF 4 tetrafluoromethane
  • O 2 oxygen
  • the two ends of the predefined channel region in the active layer 111 are subjected to conductor processing to form source-drain contact regions for connecting the source and the drain, respectively.
  • the conductorization can be performed using ammonia (NH 3 ) or helium (He).
  • a second insulating layer 114 which can also be called an interlayer insulating layer (ILD), for example, the material can be silicon oxide, and the thickness can be 0.6 to 0.8 microns.
  • ILD interlayer insulating layer
  • the above-mentioned first groove 121 is opened in the ILD, and the first groove 121 is located around the predefined light-emitting area.
  • first groove 121 can refer to the relevant description above, and will not be repeated here.
  • a signal connection hole in the ILD such as a connection hole for respectively connecting the source and the drain to the source-drain contact region.
  • the distribution of the signal connection holes can be set according to the needs of the actual product, and will not be described in detail here.
  • the width w of the bottom of the first groove 121 can be 4 to 6 microns, such as 4 microns, 5 microns or 6 microns, and the length l can be 80 to 110 microns, such as 80 microns, 90 microns, 100 microns or 110 microns.
  • the first groove 121 can be set according to the shape and size of the light-emitting area of each light-emitting device 160 of the actual product and the distribution of devices and wiring around the light-emitting area, and the present disclosure does not limit this.
  • the source-drain metal layer may include: SD metal wiring and the source and drain of each transistor included in the driving circuit.
  • the SD metal wiring may include: a data line DL, a first power line VDD, and a second power line VSS, etc., which are signal lines extending along the second direction.
  • the SD metal wiring portions closest to both sides of each light-emitting area are placed on the first side wall 1211 of the first groove 121 disposed therebelow, as the reflecting portion 122 in the above S102.
  • ⁇ in FIG9 represents the slope angle of the reflecting portion 122.
  • the patterning of the metal layer deposited on the ILD may form a first metal pattern and a second metal pattern in addition to forming a source-drain metal layer (SD), and the first metal pattern and the second metal pattern are located on both sides of each light-emitting region along the second direction.
  • the first metal pattern and the second metal pattern are partially placed on the first sidewall 1211 of the first groove 121 disposed thereunder, serving as the reflective portion 122 in the above S102.
  • the PVX layer is etched.
  • a mixed gas of CF 4 and O 2 may be used to dry-etch the PVX layer.
  • the flow rate of CF 4 may be 2000 to 2500 sccm, and the flow rate of O 2 may be 800 to 1000 sccm.
  • wet stripping is performed. Considering the risk of oxidation when the reflective portion 122 is exposed, the PVX covering the reflective portion 122 is retained, while the PVX on the bottom of the first groove 121 and other side walls is etched to form an ILD+PVX superimposed hole, that is, the above-mentioned second groove 131 is formed.
  • Figure 10 shows a schematic diagram of the structure after the second groove 131 is formed according to some embodiments of the present disclosure.
  • the depth of the ILD+PVX superimposed hole can be 0.9 to 1.0 microns, such as 0.9 microns or 1 micron. It should be noted that the structure of the second groove 131 can refer to the relevant description above, and will not be repeated here.
  • FIG. 11 shows a schematic diagram of the structure after forming a color filter layer and a flat layer 150 according to some embodiments of the present disclosure.
  • the color filter layer includes a plurality of color filter units 141, and the color filter unit 141 can cover the ILD hole, PVX hole and the area above the reflective portion 122 arranged thereunder. As shown in FIG.
  • the flat layer 150 can be made of an organic material such as a resin material to achieve a better flat effect.
  • a transparent conductive material for forming the first electrode 161 is deposited on the flat layer 150, for example, a metal oxide transparent conductive material such as ITO or IZO can be used. Then, the first electrode 161 of each light-emitting device 160 is formed by a patterning process. Next, a pixel definition layer 170 (PDL) process is performed, for example, a PI-like material can be used for coating, exposure and development to form a pixel opening 171 to expose at least a portion of the first electrode 161.
  • PDL pixel definition layer 170
  • Figure 12 shows a schematic diagram of the structure after the first electrode 161 and the pixel definition layer 170 are formed according to some embodiments of the present disclosure.
  • the light-emitting functional layer 162, the second electrode 163 and the encapsulation layer 180 are sequentially formed on the first electrode 161, and the array substrate 10 shown in FIG5 can be obtained.
  • the light-emitting functional layer 162 may include: a hole transport layer, a hole injection layer, a light-emitting layer, an electron transport layer and an electron injection layer.
  • the material of the second electrode 163 may be a metal material with reflective and conductive properties such as magnesium or aluminum.
  • the material of the encapsulation layer 180 may include: a combination of silicon nitride (SiN) and silicon oxide (SiO), and the thickness may be 1 to 1.5 microns.
  • FIG13 shows a schematic diagram of the structure of a display device according to some embodiments of the present disclosure.
  • some embodiments of the present disclosure provide a display device 20, including an array substrate 10 provided in any of the above embodiments.
  • the display device 20 can be, for example, a display, a television, a tablet computer, a laptop computer, a mobile phone, a digital photo frame, a navigator, or any other product or component with a display function.
  • the display device 20 provided in the embodiments of the present disclosure is not limited to the types listed above.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本文公开了一种阵列基板及其制备方法、显示装置，该阵列基板包括：衬底基板（101）、目标绝缘层、发光结构层（220）以及反射结构（120）。发光结构层（220）包括多个阵列排布的底发射发光器件（160）。反射结构（120）位于发光器件（160）的出光一侧。反射结构（120）包括：第一凹槽（121）以及设置于第一凹槽（121）的第一侧壁（1211）的反射部（122）。第一凹槽（121）位于目标绝缘层，反射部（122）相对于衬底基板（101）的表面倾斜设置。

Description

阵列基板及其制备方法、显示装置
相关申请的交叉引用
本申请要求于2024年1月10日提交且申请号为202410039828.1的中国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开属于显示技术领域，涉及一种阵列基板及其制备方法、显示装置。
背景技术
目前，电致发光器件在显示行业中的地位越来越重要。例如，有机发光二极管(Organic Light Emitting Diode，简称OLED)，由于其高色域、可弯折、响应时间快等优点，在近些年获得了大范围的推广和应用。随着显示产品的分辨率的提升，发光区域尺寸受限，因此，如何提升发光亮度成为基于电致发光器件的显示产品的发展方向之一。
发明内容
在本公开的第一方面，提供了一种阵列基板，包括：衬底基板；目标绝缘层，设置在所述衬底基板的一侧；发光结构层，设置在所述目标绝缘层的远离所述衬底基板一侧，所述发光结构层包括多个阵列排布的底发射发光器件；以及位于所述发光器件出光一侧的反射结构。所述反射结构包括：第一凹槽以及设置于所述第一凹槽的第一侧壁的反射部。所述第一凹槽位于所述目标绝缘层。所述第一侧壁为远离所述发光器件的发光区的侧壁。所述反射部相对于所述衬底基板的表面倾斜设置，所述反射部的底端到所述发光区的距离小于所述反射部的顶端到所述发光区的距离，所述底端为靠近所述衬底基板的一端，所述反射部在所述衬底基板上的正投影位于所述发光区在所述衬底基板上的正投影范围之外。
结合本公开的第一方面，在一些可选的实施方式中，阵列基板还包括：目标金属层，位于所述目标绝缘层的靠近所述发光结构层的一侧；所述目标金属层包括：目标信号线，靠近所述发光区的所述目标信号线的至少一部分区域搭于所述第一侧壁上，作为所述反射部。
结合本公开的第一方面，在一些可选的实施方式中，所述目标信号线包括：数据线、第一电源线、第二电源线以及栅线中的一者或多者。
结合本公开的第一方面，所述目标信号线包括：沿第一方向设置的栅线以及沿第二方向设置的数据线，所述第一方向与所述第二方向相交，靠近所述栅线一侧的所述反射部为所述栅线的一部分，靠近所述数据线一侧的所述反射部为所述数据线的一部分，所述栅线和所述数据线位于所述发光区的不同侧。
结合本公开的第一方面，在一些可选的实施方式中，靠近所述栅线一侧的反射部具有第一坡度角，靠近所述数据线一侧的反射部具有第二坡度角，所述第一坡度角小于所述第二坡度角。
结合本公开的第一方面，在一些可选的实施方式中，阵列基板还包括：目标金属层，位于所述目标绝缘层的靠近所述发光结构层的一侧；所述目标金属层包括：目标信号线，所述反射部与所述目标金属层同层设置，所述反射部位于所述发光区与靠近所述发光区的目标信号线之间的间隔区域。
结合本公开的第一方面，在一些可选的实施方式中，所述目标绝缘层包括位于所述目标金属层的靠近所述衬底基板一侧且与所述目标金属层接触的绝缘层；沿垂直于所述衬底基板方向，所述第一凹槽的深度大于或等于位于所述目标金属层的靠近所述衬底基板一侧且与所述目标金属层接触的绝缘层的厚度，且小于所述目标金属层的靠近所述衬底基板一侧所有绝缘层的厚度之和。
结合本公开的第一方面，在一些可选的实施方式中，阵列基板还包括：驱动电路层，位于所述发光结构层的靠近所述衬底基板一侧；所述驱动电路层包括：在所述衬底基板上层叠设置的有源层、第一绝缘层、第一金属层、第二绝缘层以及至少一个第二金属层；所述目标金属层包括以下几个金属层中的一者或多者：所述第一金属层以及所述至少一个第二金属层。
结合本公开的第一方面，在一些可选的实施方式中，所述至少一个第二金属层为一个，所述目标金属层包括所述第二金属层，所述第二绝缘层的远离所述衬底基板的表面开设有所述第一凹槽。所述阵列基板还包括：位于所述有源层与所述衬底基板之间的缓冲层；沿垂直于所述衬底基板方向，所述第二绝缘层上开设的第一凹槽的深度大于或等于所述第二绝缘层的厚度，且小于或等于所述第二绝缘层与所述缓冲层的厚度之和。
结合本公开的第一方面，在一些可选的实施方式中，所述至少一个第二金属层为两个，所述目标金属层包括两个所述第二金属层中相对更远离所述衬底基板的第二金属层。所述驱动电路层还包括位于两个所述第二金属层之间的第三绝缘层，所述阵列基板还包括：位于所述有源层与所述衬底基板之间的缓冲层。所述第三绝缘层的远离所述衬底基板的表面开设有所述第一凹槽；沿垂直于所述衬底基板方向，所述第三绝缘层上开设的第一凹槽的深度大于或等于所述第三绝缘层的厚度，且小于或等于所述第三绝缘层、所述第二绝缘层以及所述缓冲层的厚度之和。
结合本公开的第一方面，在一些可选的实施方式中，所述阵列基板还包括：位于所述有源层与所述衬底基板之间的缓冲层；所述目标金属层包括所述第一金属层，所述缓冲层的远离所述衬底基板的表面开设有所述第一凹槽，沿垂直于所述衬底基板方向，所述缓冲层上开设的第一凹槽的深度大于或等于所述缓冲层的厚度，且小于所述缓冲层与所述衬底基板的厚度之和。
结合本公开的第一方面，在一些可选的实施方式中，阵列基板还包括：设置在所述驱动电路层与所述发光结构层之间的彩膜层，所述彩膜层包括对应于至少一部分所述发光器件设置的彩色滤光单元。所述阵列基板还包括：位于所述彩膜层的靠近所述衬底基板一侧的第二凹槽，所述第二凹槽在所述衬底基板上的正投影位于所述第一凹槽在所述衬底基板上的正投影范围内。所述彩色滤光单元覆盖所述第二凹槽的侧壁和底部，所述发光器件的发光区、所述第一凹槽的槽口以及所述第二凹槽的槽口在所述衬底基板上的正投影位于所述彩色滤光单元在所述衬底基板上的正投影范围内。
结合本公开的第一方面，在一些可选的实施方式中，所述第二凹槽的远离所述发光区的侧壁为第二侧壁，所述反射部与所述第二侧壁上覆盖的彩色滤光单元之间具有绝缘保护层。
结合本公开的第一方面，在一些可选的实施方式中，所述第二凹槽的槽口位于所述第一凹槽的槽口之上，所述第二凹槽的槽底与所述第一凹槽的槽底齐平或者低于所述第一凹槽的槽底。
结合本公开的第一方面，在一些可选的实施方式中，所述第二凹槽的远离所述发光区的侧壁为第二侧壁，所述第二侧壁与所述第一侧壁平行设置。
结合本公开的第一方面，在一些可选的实施方式中，阵列基板还包括：与每个所述发光器件对应设置的晶体管，至少一部分所述晶体管的靠近所述发光区的一侧设置有所述反射结构。
结合本公开的第一方面，在一些可选的实施方式中，所述发光结构层还包括：像素界定层，具有多个像素开口，每个像素开口被配置为界定一个所述发光器件的发光区；所述反射结构位于所述像素界定层的靠近所述衬底基板一侧，所述反射部在所述衬底基板上的正投影位于所述像素开口在所述衬底基板上的正投影范围之外。
结合本公开的第一方面，在一些可选的实施方式中，所述反射部包括：第一区域以及第二区域，所述第一区域覆盖所述第一侧壁，所述第二区域搭于所述目标绝缘层的远离所述衬底基板的表面；所述第二区域的宽度为2～3微米。
结合本公开的第一方面，在一些可选的实施方式中，所述第一凹槽的槽底在所述衬底基板上的正投影的宽度为4～6微米；所述反射部的坡度角为30度～45度。
在本公开的第二方面，提供了一种阵列基板的制备方法，包括：在衬底基板上形成目标绝缘层；在所述目标绝缘层上形成反射结构，所述反射结构包括：第一凹槽以及设置于所述第一凹槽的第一侧壁的反射部；以及在所述目标绝缘层上形成发光结构层，所述发光结构层包括多个阵列排布的底发射发光器件。其中，反射结构位于所述发光器件出光的一侧，所述第一侧壁为远离所述发光器件的发光区的侧壁，所述反射部相对于所述衬底基板的表面倾斜设置，所述反射部的底端到所述发光区的距离小于所述反射部的顶端到所述发光区的距离，所述底端为靠近所述衬底基板的一端，所述反射部在所述衬底基板上的正投影位于所述发光区在所述衬底基板上的正投影范围之外。
在本公开的第三方面，提供了一种显示装置，包括：上述第一方面提供的阵列基板。
上述说明仅是本公开一些实施例提供的技术方案的概述，为了能够更清楚了解本公开实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本公开实施例能够更明显易懂，以下特举本公开实施例的具体实施方式。
附图说明
为了更清楚地说明本公开内容中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图是本公开内容的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了依据本公开一些实施例的阵列基板的平面示意图；
图2示出了依据本公开一些实施例的单个发光器件的俯视示意图；
图3示出了依据本公开另一些实施例的单个发光器件的俯视示意图；
图4示出了本公开又一些实施例的单个发光器件的俯视示意图；
图5示出了依据本公开一些实施例的阵列基板的层叠结构示意图；
图6示出了依据本公开另一些实施例的阵列基板的层叠结构示意图；
图7示出了依据本公开一些实施例的单个彩色滤光单元的布设示意图；
图8示出了依据本公开一些实施例的阵列基板的制备方法的流程图；
图9示出了依据本公开一些实施例的形成源漏金属层后的结构示意图；
图10示出了依据本公开一些实施例的形成第二凹槽后的结构示意图；
图11示出了依据本公开一些实施例的形成彩膜层以及平坦层后的结构示意图；
图12示出了依据本公开一些实施例的形成第一电极以及像素界定层后的结构示意图；以及
图13示出了依据本公开一些实施例的显示装置的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
需要说明的是，本文中出现的用语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。“多个”包括两个或大于两个的情况。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”“下”“左”“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
如本文所使用的那样，“约”“略低于”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即测量系统的局限性)所确定。
本文中出现的用语“平行”“垂直”“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，在本公开的示例性实施例中，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。“厚度”“深度”的界定方向为垂直于衬底基板的方向。“A与B同层设置”是指A与B采用同一成膜工艺形成用于形成特定图形的膜层后，利用同一掩模板通过一次构图工艺形成的层结构。“B的正投影位于A的正投影范围内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
电致发光器件如OLED在显示产品中获得了大范围的推广和应用。例如，超大尺寸OLED显示产品(如80寸以上的OLED电视产品)，在目前OLED市场虽然占比较小，但是市场前景广阔。然而，超大尺寸OLED面板在工艺制作时因尺寸大及高分辨率要求(如8K)，导致发光区域的面积有限，如果要增加亮度就要减少晶体管和电容区域的面积，但晶体管和电容区域的面积已经基本缩小到了极限，很难再进一步缩小。
有鉴于此，本发明人做了进一步的研究，以实现在不增加底发射发光器件的发光区面积的情况下，提升发光亮度。下面，结合附图对本公开一些实施例提供的阵列基板及其制备方法、显示装置进行详细的说明。
本公开一些实施例提供了一种阵列基板，该阵列基板可以应用于显示产品，或者，也可以应用于诸如汽车尾灯等照明产品，本公开对此不做限制。当应用于显示产品时，该阵列基板也可以称为显示基板。本文中主要以应用于显示产品的阵列基板为例进行说明。
图1示出了依据本公开一些实施例的阵列基板的平面示意图。如图1所示，应用于显示产品的阵列基板10可以包括显示区DR和非显示区NR。显示区DR为阵列基板10上用于显示画面的区域，非显示区NR为阵列基板10上除了显示区DR之外的区域。非显示区NR可以位于显示区DR的至少一侧(例如一侧，又如多侧)。例如，非显示区NR可以围绕显示区DR一周设置。
显示区DR设置有在第一方向和第二方向上阵列分布的多个像素单元P，例如，多个像素单元P可以排列成M行N列，M、N为大于或等于2的整数。第一方向(如图1中的X轴方向)为像素行方向，第二方向(如图1中的Y轴方向)为像素列方向。第一方向和第二方向相交叉，如相互垂直。每个像素单元P包括多个子像素。在一些实施方式中，子像素的形状可以是圆形、椭圆形、三角形、正方形、矩形、菱形、梯形、平行四边形、五边形、六边形或者其它多边形等，可以根据实际产品的需要设置，本公开对此不做限制。
在一些实施方式中，一个像素单元P可以包括四个子像素，四个子像素可以包括：出射第一颜色光线的第一子像素p1、出射第二颜色光线的第二子像素p2、出射第三颜色光线的第三子像素p3和出射第四颜色光线的第四子像素p4。在一些实施方式中，四个子像素可以采用正方形(Square)方式排列，可以有效增加开口率及透光区域面积。当然，在另一些实施方式中，四个子像素也可以采用水平并列方式、钻石形(Diamond)或竖直并列等方式排列，根据实际产品的需要设置，本公开对此不做限制。
在一些实施方式中，第一子像素p1可以是出射红色光的红色子像素(R)，第二子像素p2可以是出射蓝色光的蓝色子像素(B)，第三子像素p3可以是出射白色光的白色子像素(W)，第四子像素p4可以是出射绿色光的绿色子像素(G)。需要说明的是，图1中示出的四个子像素的排列方式仅为示例，实际可以根据产品的需要确定。
当然，在另一些实施方式中，一个像素单元P也可以包括比图1中更多或者更少的子像素，例如可以包括RGB三个子像素，可以根据实际产品的需要确定，本公开对此不做限定。
一个子像素可以包括：一个发光器件以及用于驱动该发光器件发光的像素驱动电路。例如，如图1所示，阵列基板10还包括多条栅线GL和多条数据线DL。多条栅GL和多条数据线DL彼此交叉在显示区DR中定义出阵列分布的多个像素区。
在一些实施方式中，如图1所示，阵列基板10还可以包括位于非显示区NR中的扫描驱动电路SC和数据驱动电路DC，扫描驱动电路SC例如可以为栅极驱动电路(例如GOA驱动电路)。该扫描驱动电路SC通过扫描线GL与像素驱动电路连接以提供各种扫描信号，该数据驱动电路DC通过数据线DL与像素驱动电路连接以提供数据信号。需要说明的是，图1中示出的扫描驱动电路SC和数据驱动电路DC，扫描线GL和数据线DL在阵列基板10中的位置关系只是示例，实际的排布位置可以根据需要进行设计。例如，可以如图1所示的在阵列基板10的一侧非显示区NR设置扫描驱动电路SC，或者，也可以在阵列基板10的相对两侧的非显示区NR均设置扫描驱动电路SC。
像素驱动电路可以包括多个晶体管和电容器等电子元件。在一些实施方式中，像素驱动电路可以包括三个晶体管和一个电容器，构成3T1C(即一个驱动晶体管、两个开关晶体管和一个电容器)。在另一些实施方式中，像素驱动电路还可以包括三个以上的晶体管和至少一个电容器，如4T1C(即一个驱动晶体管、三个开关晶体管和一个电容器)、5T1C(即一个驱动晶体管、四个开关晶体管和一个电容器)或7T1C(即一个驱动晶体管、六个开关晶体管和一个电容器)等。晶体管可以为薄膜晶体管(Thin Film Transistor，简称TFT)、场效应晶体管(metal oxide semiconductor，简称MOS)或其他特性相同的开关器件。在一些实施方式中，所使用的薄膜晶体管可以包括但不限于氧化物晶体管(Oxide TFT)或者低温多晶硅薄膜晶体管(Low Temperature Poly-silicon TFT，LTPS TFT)等。在一些实施方式中，薄膜晶体管可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可，本公开对此不做限定。
可以理解的是，晶体管可以包括控制极、第一极和第二极。其中，控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，于是晶体管的源极被称为第一极，也可以被称为第二极。
在本公开一些实施例中，阵列基板10包括：衬底基板；目标绝缘层，设置在衬底基板的一侧；发光结构层，设置在目标绝缘层的远离衬底基板一侧，发光结构层包括多个阵列排布的底发射发光器件；以及位于发光器件出光一侧的反射结构。该反射结构包括：第一凹槽以及设置于第一凹槽的第一侧壁的反射部。第一凹槽位于目标绝缘层，第一侧壁为远离发光器件的发光区的侧壁。反射部在衬底基板上的正投影位于发光区在衬底基板上的正投影范围之外。反射部相对于衬底基板的表面倾斜设置，反射部的底端到发光区的距离小于反射部的顶端到发光区的距离。其中，底端为靠近衬底基板的一端，距离是指横向距离。发光区在衬底基板上的正投影边缘作为参考边界线，反射部的底端在衬底基板上的正投影位置作为第一参考位置，反射部的顶端在衬底基板上的正投影位置作为第二参考位置。对于每个反射部来讲，上述“反射部的底端到发光区的距离”是指第一参考位置到靠近的参考边界线之间的距离，上述“反射部的顶端到发光区的距离”是指第二参考位置到靠近的参考边界线之间的距离。
通过反射部将从底发射发光器件发出的至少一部分偏离正视角方向的光线反射回去，经该发光器件的反射电极(如阴极)反射后，从该发光器件对应的衬底基板区域出射，有利于在不增加底发射发光器件的发光区面积的情况下，提升发光亮度。
在一些实施方式中，反射结构可以设置在每个发光器件的发光区的一侧、两侧、三侧或者是每一侧，根据实际需要设置，本公开对此不做限制。在一些实施方式中，发光器件的发光区的每一侧即四周均设置有反射结构，以便于将从底发射发光器件的每一侧出射的至少一部分偏离正视角方向的光线反射回去，更好地提升发光亮度。需要说明的是，不同侧的反射结构之间可以连接在一起或者也可以断开；位于同一发光区不同侧的反射结构中的反射部可以位于同一金属层，也可以位于不同金属层；根据实际产品的发光区形状以及版图设计确定，本公开对此不做限制。
可以理解的是，反射结构的反射部需要倾斜设置，以便能够将底发射发光器件发出的至少一部分偏离正视角方向的光线反射回该发光器件的反射电极(如阴极)，经反射电极的反射后，从该发光器件对应的出光区域出射。在一些实施方式中，综合考虑反射部在第一方向上占用的空间宽度以及对上述偏离正视角方向光线的反射能力，反射部的坡度角可以为30度～45度，如可以为30度、35度、40度或45度等。此处的坡度角是指反射部与衬底基板表面所成的夹角。需要说明的是，在其他实施方式中，反射部的坡度角也可以设置为更大或更小，如25度，47度或50度等，根据实际产品的需要设置，本公开对此不做限制。
在一些实施方式中，第一凹槽的第一侧壁相对于垂直于衬底基板方向向着远离发光区的方向倾斜，第一侧壁的底端与发光区的之间的距离小于顶端与发光区之间的距离，从而在第一侧壁上覆盖具有反射特性的膜层如金属膜层，即可形成上述相对于衬底基板表面倾斜设置的反射部。第一侧壁的坡度角可以根据反射部需要倾斜的角度设置。
在一些实施方式中，阵列基板10还可以包括：目标金属层，位于目标绝缘层的靠近发光结构层的一侧。目标金属层包括：目标信号线。在一些实施方式中，目标信号线可以包括：数据线DL、第一电源线VDD、第二电源线VSS以及栅线GL中的一者或多者。第一电源线VDD传输的信号为第一电源电压信号，第二电源线VSS传输的信号为第二电源电压信号。在一些实施方式中，第一电源电压信号可以为高电平信号，第二电源电压信号可以为低电平信号如可以为地端电压或者为电压值较小的负压。当然，在其他实施方式中，目标信号线还可以包括其他布设在各发光器件的发光区之间的信号线，根据实际产品确定，本公开对此不做限制。
反射部的实现方式有多种。在一些实施方式中，可以使得靠近发光区的目标信号线的至少一部分区域搭于第一凹槽的第一侧壁上，作为上述的反射部。这样可以无需另外设置反射部，有利于减少不必要的空间占用。
需要说明的是，同一发光区的相对两侧邻近的目标信号线种类可以是相同的，或者，也可以是不同的，又或者，一部分发光器件的相对两侧邻近的目标信号线种类是相同的，另一部分发光器件的相对两侧邻近的目标信号线种类是不同的。不同发光器件的发光区同一侧邻近的目标信号线可以是相同的，也可以是不同的。根据实际的线路版图确定，本公开对此不做限制。
以发光区的形状为方形为例，图2示出了依据本公开一些实施例的单个发光器件的俯视示意图。沿第一方向(如图2中的X轴方向)，图2中发光区100的左、右两侧最靠近的目标信号线例如可以为数据线DL、第一电源线VDD以及第二电源线VSS等沿第二方向(如图2中的Y轴方向)延伸的信号线V1中的一者。图2中发光区的上、下两侧最靠近的目标信号线可以为沿第一方向延伸的信号线V2如栅线GL，各目标信号线下方的目标绝缘层设置有第一凹槽121，目标信号线的部分区域搭于第一凹槽121的第一侧壁，形成反射部122。图2中发光区100的左、右两侧的第一凹槽121可以沿第二方向延伸，上、下两侧的第一凹槽121可以沿第一方向延伸。需要说明的是，第一凹槽121可以沿直线延伸，或者，也可以存在弯折，可以根据实际产品的发光区100的形状设置，本公开对此不做限制。
在一些实施方式中，上述目标信号线包括：沿第一方向设置的栅线GL以及沿第二方向设置的数据线DL，靠近栅线GL一侧的反射部122为栅线GL的一部分，靠近数据线DL一侧的反射部122为数据线DL的一部分，栅线GL和数据线DL位于发光器件的发光区100的不同侧。这样可以降低数据线DL和栅线GL之间的干扰。也就是说，在发光区100的靠近栅线GL的一侧(如图2中发光区100的上侧和/或下侧)，栅线GL的部分区域搭于其下方设置的第一凹槽121的第一侧壁，形成该侧的反射部122；在发光区100的靠近数据线DL的一侧(如图2中发光区100的左侧和/或右侧)，数据线DL的部分区域搭于其下方设置的第一凹槽121的第一侧壁，形成该侧的反射部122。
在一些实施方式中，靠近栅线GL一侧的反射部122具有第一坡度角，靠近数据线DL一侧的反射部122具有第二坡度角，第一坡度角小于第二坡度角。这样可以保证栅线GL一侧和数据线DL一侧的反射光线强度大致相同，提升显示均一性。
在另一些实施方式中，反射部122可以与目标金属层同层设置，反射部122位于发光区100与靠近发光区100的目标信号线之间的间隔区域。反射部122独立于目标信号线另外设置，这样既不影响目标信号线的走线，布设位置也无需受到目标信号线的走线需求的约束，设计更加灵活。
图3示出了依据本公开另一些实施例的单个发光器件的俯视示意图。如图3所示，可以在图3中发光区100周围如上侧、下侧、左侧和右侧分别增设反射结构120即增设第一凹槽121以及搭于第一凹槽121的第一侧壁的反射部122，而其他诸如目标信号线以及晶体管等结构则设置在反射结构120的远离发光区100一侧。反射结构120中的反射部122可以与目标金属层同层设置，以节省掩模板(mask)。
需要说明的是，上述两种实施方式可以单独使用，或者，也可以配合使用，根据实际产品的需要设置，本公开对此不做限制。此处的配合使用是指：同一发光区100的一侧或多侧的反射部122通过将该侧最靠近的目标信号线的部分区域搭于其下方设置的第一凹槽121的第一侧壁形成，其他侧的反射部122通过将该侧增设的金属图案搭于其下方设置的第一凹槽121的第一侧壁形成。
图4示出了本公开又一些实施例的单个发光器件的俯视示意图。图4中发光区100的左、右两侧最靠近发光区100的目标信号线例如数据线DL、第一电源线VDD以及第二电源线VSS等沿第二方向延伸的信号线中的一者，搭于其下方的第一凹槽121的第一侧壁，作为反射部122a。而图4中发光区100的上、下两侧增设了沿第一方向延伸的第一凹槽121，并增设了搭于第一凹槽121的第一侧壁上的金属图案，作为反射部122b。该反射部122b可以位于该侧最靠近发光区100的目标信号线如栅线GL与发光区100之间的间隔区域，且可以与目标金属层同层设置。在一些实施方式中，增设的反射部122b可以与提供数据线DL的金属层同层设置。
在一些实施方式中，如图2-4所示，反射结构120中的反射部122可以包括：第一区域1221以及与第一区域1221相接的第二区域1222，第一区域1221覆盖第一凹槽121的第一侧壁，第二区域1222搭于目标绝缘层的远离衬底基板的表面，有利于降低反射部122的剥落(peeling)风险。在一些实施方式中，第一凹槽121的槽底的宽度w可以约为4～6微米如可以为4微米、5微米或6微米等，目标信号线的线宽D约为7～10微米如可以为7微米、8微米、9微米或10微米等，第二区域1222的宽度d可以约为2～3微米如可以为2微米、2.5微米或3微米等。
在一些实施方式中，目标绝缘层可以包括位于目标金属层的靠近衬底基板一侧且与目标金属层接触的绝缘层。沿垂直于衬底基板方向，第一凹槽121的深度可以大于或等于位于目标金属层的靠近衬底基板一侧且与目标金属层接触的绝缘层的厚度，且小于目标金属层的靠近衬底基板一侧所有绝缘层的厚度之和。例如，目标金属层下方有三个绝缘层，自上而下分别为绝缘层A、绝缘层B和绝缘层C，第一凹槽121开设于绝缘层A的远离衬底基板的表面，即第一凹槽的槽口位于绝缘层A的远离衬底基板的表面；第一凹槽121的深度可以大于或等于绝缘层A的厚度且小于或等于绝缘层A和绝缘层B的厚度之和；或者，第一凹槽121的深度也可以大于绝缘层A和绝缘层B的厚度之和且小于绝缘层A、绝缘层B和绝缘层C的厚度之和。
图5示出了依据本公开一些实施例的阵列基板的层叠结构示意图。如图5所示，该阵列基板10可以包括：衬底基板101以及层叠设置在衬底基板101上的驱动电路层210和发光结构层220。
衬底基板101采用透明衬底材料制成，以透射底发射发光器件160发出的光。在一些实施方式中，衬底基板101可以为刚性透明衬底，例如可以包括玻璃衬底、PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底或硅衬底等。在另一些实施方式中，衬底基板101可以为柔性透明衬底，例如可以包括PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。
在一些实施方式中，阵列基板10还可以包括：位于衬底基板101的靠近驱动电路层210一侧的缓冲层103。例如，缓冲层103的材料可以包括：氮化硅以及氧化硅等无机绝缘材料中的一者或多者。
发光结构层220包括多个阵列排布的底发射发光器件160。在一些实施方式中，该发光器件160可以为电致发光器件，例如，可以为有机发光二极管(Organic Light Emitting Diode，简称OLED)器件，或者，量子点发光二极管(Quantum dot Light Emitting Diodes，QLED)等。
以发光器件160为OLED器件为例，沿远离衬底基板101的方向，每个发光器件160可以包括依次层叠设置的第一电极161、发光功能层162以及第二电极163。对于底发射发光器件160而言，第一电极161为透明电极，第二电极163为反射电极。第一电极161和第二电极163中的一者作为发光器件160的阳极，另一者作为阴极。在一些实施方式中，第一电极161为阳极，第二电极163为阴极。在一些实施方式中，第一电极161可以采用透明电极材料制成，如采用ITO(Indium tin oxide，氧化铟锡)和IZO(Indium zinc oxide，氧化铟锌)等透明导电氧化物薄膜。在一些实施方式中，第二电极163可以采用镁(Mg)或铝(Al)等具有反射特性的金属材料。
发光功能层162至少可以包括：发光层(EML)，发光层在第一电极161和第二电极163的驱动下发射特定颜色的光线。发光器件160的发光颜色由发光层材料确定。在一些实施方式中，各发光器件160可以均为发白光的发光器件160，通过进一步的滤色处理实现彩色显现。在另一些实施方式中，红色子像素(R)包括的发光器件160可以为发红光的发光器件，蓝色子像素(B)包括的发光器件160可以为发蓝光的发光器件，绿色子像素(G)包括的发光器件160可以为发绿光的发光器件，白色子像素(W)包括的发光器件160可以为发白光的发光器件。可以根据实际产品的需要设置，本公开对此不做限制。
在一些实施方式中，发光功能层162还可以包括如下任意一层或多层：空穴注入层(HIL)、空穴传输层(HTL)、电子阻挡层(EBL)、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(EIL)，可以根据实际需要进行设置，本公开对此不做限制。
在一些实施方式中，发光结构层220还可以包括像素界定层170，具有多个像素开口171。每个像素开口171被配置为界定一个发光器件160的发光区。反射结构120位于像素界定层170的靠近衬底基板101一侧。反射部122在衬底基板101上的正投影位于像素开口171在衬底基板101上的正投影范围之外。每个像素开口171露出相应发光器件160的第一电极161的至少一部分区域，发光功能层162的至少一部分区域位于相应像素开口171内，与相应第一电极161形成电连接。
驱动电路层210位于发光结构层220的靠近衬底基板101一侧，至少用于形成每个发光器件160对应的驱动电路，驱动电路与发光器件160的第一电极161电连接，以驱动发光器件160发光。以应用于显示产品为例，驱动电路层210可以层叠设置于衬底基板101与像素界定层170之间，至少被配置为形成每个子像素的像素驱动电路。当然，除了像素驱动电路以外，根据实际应用场景的需要，驱动电路层210还可以被配置为形成其他功能电路，例如，应用于具有指纹识别功能的显示产品中时，驱动电路层210还可以被配置为形成光敏元件，本公开对此不做限制。
在一些实施方式中，驱动电路层210可以包括：在衬底基板101上层叠设置的有源层111、第一绝缘层112、第一金属层113、第二绝缘层114以及至少一个第二金属层115。上述至少一个第二金属层115可以为一个，两个或三个等，根据实际产品的需要设置，本实施例对此不做限制。
通过驱动电路层210的各层结构可以形成像素驱动电路所包括的晶体管以及电容。在一些应用场景中，为了便于区分，第一绝缘层112也可以称为栅介质层(GI)；第一金属层113也可以称为栅金属层(Gate)，例如可以用来提供栅线GL以及晶体管的栅极；第二绝缘层114也可以称为层间绝缘层(ILD)，第二金属层115也可以称为源漏金属层(SD)，例如可以用来提供数据线DL、第一电源线VDD、第二电源线VSS以及晶体管的源极和漏极。当第二金属层115为多个时，自下而上可以依次称为第一源漏金属层(SD1)、第二源漏金属层(SD2)，以此类推。
在一些实施方式中，阵列基板10还可以包括：设置在衬底基板101的靠近缓冲层103一侧的遮光层102。有源层111在衬底基板101上的正投影可以位于遮光层102在衬底基板101上的正投影范围内，从而可以遮挡晶体管的沟道区，避免光线对沟道产生影响，降低漏电流，有利于减小光照对晶体管特性的影响。在一些实施方式中，遮光层102可以采用金属材料如钼(Mo)金属制成，以使得遮光层102具有遮光特性以及导电特性。在一些实施方式中，遮光层102还可以作为信号转接层，通过过孔连接遮光层102以实现一些信号的转接。在一些实施方式中，反射部122独立于目标信号线另外设置，可以通过过孔使得反射部122与遮光层102电连接，以避免独立设置的反射部122中存在电荷累积。
可以理解的是，在阵列基板10的显示区内，各发光器件160的发光区周围除了布设有信号走线以外，还布设有各自对应的驱动电路所包含的器件如晶体管。在一些实施方式中，阵列基板10的显示区内的至少一部分晶体管的靠近发光区的一侧设置有上述反射结构120。这样可以在通过这些反射结构120中的反射部122将发光器件160发出的偏离正视角方向的光线反射回第二电极163(如阴极)，提升发光亮度的同时，阻挡至少一部分朝向晶体管入射的光，有利于降低光对晶体管特性的影响，提升晶体管特性的稳定性，从而提升阵列基板10的品质。
在一些实施方式中，目标金属层可以包括以下几个金属层中的一者或多者：第一金属层113以及至少一个第二金属层115，可以根据实际产品的需要设置。
在一些实施方式中，上述第二金属层115为一个，目标金属层包括该第二金属层115。相应地，目标绝缘层可以包括第二绝缘层114，如图5所示，第二绝缘层114的远离衬底基板101的表面开设有上述第一凹槽121。也就是说，第一凹槽121的槽口位于第二绝缘层114的远离衬底基板101的表面。例如，制备过程中，可以在形成第二绝缘层114后，通过刻蚀工艺在第二绝缘层114的预设位置开孔，以形成第一凹槽121。
上述缓冲层103可以形成于有源层111与衬底基板101之间，在晶体管区域以外与第二绝缘层114接触。沿垂直于衬底基板101方向，第二绝缘层114上开设的第一凹槽121的深度可以大于或等于第二绝缘层114的厚度，且小于或等于第二绝缘层114与缓冲层103的厚度之和。这样有利于保证第一侧壁1211的高度，从而有利于保证设置于第一侧壁1211上的反射部122具有足够的反射长度。
例如，在通过刻蚀工艺对第二绝缘层114开孔以形成第一凹槽121的过程中，可能会存在过刻，从而使得第一凹槽121的槽底延伸至第二绝缘层114下方的缓冲层103，略低于缓冲层103的远离衬底基板101一侧的表面，如图5所示。
如图5所示，底发射发光器件160发出的正视角方向的光线(如图5中的光线L1)可以透过发光器件160正下方的各膜层出射；而至少一部分偏离正视角方向的光线(如图5中的光线L2)可以入射到反射部122，经反射部122反射回第二电极163，再经过第二电极163的反射，从该发光器件160对应的出光区域出射，从而有效地提升发光亮度，同时也有利于降低相邻子像素之间的串扰。图5中用带箭头的虚线表示反射部122的反射光的传输路径。
图6示出了依据本公开另一些实施例的阵列基板的层叠结构示意图。在另一些实施方式中，第二金属层为两个(如图6中示出的115a和115b)，上述驱动电路层210还包括位于两个第二金属层115a、115b之间的第三绝缘层116以及位于相对更远离衬底基板101的第二金属层115之上的第四绝缘层117，如图6所示。在一些应用场景中，第三绝缘层116也可以称为钝化层(PVX)，这两个第二金属层115自下而上分别称为第一源漏金属层(SD1)和第二源漏金属层(SD2)。
在一些实施方式中，目标金属层可以包括这两个第二金属层115a、115b中相对更远离衬底基板101的第二金属层115b如第二源漏金属层(SD2)，相应地，目标绝缘层可以包括第三绝缘层116。
如图6所示，第三绝缘层116的远离衬底基板101的表面开设有上述第一凹槽121。在一些实施方式中，沿垂直于衬底基板101方向，第三绝缘层116上开设的第一凹槽121的深度可以大于或等于第三绝缘层116的厚度，且小于或等于第三绝缘层116、第二绝缘层114以及缓冲层103的厚度之和。这样有利于增加第一凹槽121能够达到的深度范围，从而有利于增加反射部122的面积，以增加反射光能力。
在一些实施方式中，目标绝缘层可以仅包括第三绝缘层116，第一凹槽121的深度可以等于第三绝缘层116的厚度。当然，考虑到实际制备时可能会存在过刻问题，第一凹槽121的深度会略大于第三绝缘层116的厚度，即槽底略低于所在位置处的第二绝缘层114的远离衬底基板101的表面。在另一些实施方式中，目标绝缘层也可以包括第三绝缘层116和第二绝缘层114，第一凹槽121的设计深度可以大于第三绝缘层116的厚度，且小于或等于第三绝缘层116以及第二绝缘层114的厚度之和。
以第一凹槽121的设计深度为第三绝缘层116以及第二绝缘层114的厚度之和为例，第三绝缘层116上开设的第一凹槽121的槽口位于第三绝缘层116的远离衬底基板101表面，整个第一凹槽121贯穿第三绝缘层116以及第二绝缘层114。当然，实际制备时，考虑到过刻问题，第一凹槽121的实际深度可能略大于第三绝缘层116以及第二绝缘层114的厚度之和，即槽底略低于所在位置处缓冲层103的远离衬底基板101的表面，这样可以使得设置于第一侧壁1211上的反射部122可以从缓冲层103延伸到第三绝缘层116，以反射更多的偏离正视角方向出射的光线，有利于进一步提升发光亮度。
需要说明的是，在其他实施方式中，目标金属层也可以包括上述两个第二金属层115a、115b中相对更靠近衬底基板101的第二金属层115a如第一源漏金属层(SD1)，实际可以根据产品的需要设置，本公开对此不做限制。
在另外一些实施方式中，目标金属层可以包括第一金属层113，相应地，目标绝缘层可以包括：缓冲层103。缓冲层103的远离衬底基板101的表面开设有上述第一凹槽121。沿垂直于衬底基板101方向，缓冲层103上开设的第一凹槽121的深度大于或等于缓冲层103的厚度，且小于缓冲层103与衬底基板101的厚度之和。
在一些实施方式中，阵列基板10还可以包括：设置在驱动电路层210与发光结构层220之间的彩膜层。彩膜层包括对应于至少一部分发光器件160设置的彩色滤光单元141。例如，彩色滤光单元141可以包括：红色滤光单元、蓝色滤光单元以及绿色滤光单元。当阵列基板10应用于显示时，在一些实施方式中，每个像素单元P包括红色子像素(R)、蓝色子像素(B)、绿色子像素(G)以及白色子像素(W)，每个子像素包括的发光器件160均为发白光的发光器件160，则需要分别在红色子像素(R)、蓝色子像素(B)以及绿色子像素(G)的发光器件160下方对应设置红色绿光单元、蓝色滤光单元以及绿色滤光单元，以使得红色子像素(R)出射红色的光、蓝色子像素(B)出射蓝色的光以及绿色子像素(G)出射绿色的光，从而实现彩色显示。
图7示出了依据本公开一些实施例的单个彩色滤光单元141的布设示意图。如图7所示，彩色滤光单元141可以覆盖发光区以及发光区周围设置的反射结构120，以使得发光区发出的光以及由反射部122反射回来的光均可以经过彩色滤光单元141的滤色处理。
在一些实施方式中，阵列基板10还包括：位于彩膜层的靠近衬底基板101一侧的第二凹槽131。第二凹槽131在衬底基板101上的正投影位于第一凹槽121在衬底基板101上的正投影范围内。在一些实施方式中，在第二绝缘层114开设有上述第一凹槽121的情况下，可以在覆盖第一凹槽121的绝缘层位置处如上述的第三绝缘层116或第四绝缘层117上开孔，以形成第二凹槽131。以覆盖第一凹槽121的绝缘层为上述第三绝缘层116为例，该孔位于第一凹槽121内且贯穿第三绝缘层116，从而得到贯穿第二绝缘层114以及第三绝缘层116的叠加孔，即形成第二凹槽131，如图5所示。沿垂直于衬底基板101的方向，第二凹槽131的深度大于第一凹槽121的深度，且小于彩膜层的靠近衬底基板101一侧所有绝缘层的厚度之和。
彩色滤光单元141除了覆盖正对于发光区的区域以外，还可以覆盖第二凹槽131的侧壁和底部。在一些实施方式中，发光器件160的发光区、第一凹槽121的槽口以及第二凹槽131的槽口在衬底基板101上的正投影位于所正对的彩色滤光单元141在衬底基板101上的正投影范围内。
第二凹槽131的远离所述发光区的侧壁为第二侧壁1311。在一些实施方式中，相对于垂直于衬底基板101方向，第二侧壁1311也向着远离发光区的方向倾斜设置。在一些实施方式中，第一侧壁1211与第二侧壁1311的坡度较可以基本相同，即第二侧壁1311可以与第一侧壁1211平行设置。
通过设置第二凹槽131可以使得覆盖反射部122的彩色滤光单元141区域形成如图5所示的倾斜结构，一方面可以缩短反射部122与彩色滤光单元141之间的光传输距离，尽可能地使得反射部122反射的光都可以通过彩色滤光单元141，有利于减少反射光为白光导致的混色异常现象；另一方面，倾斜的彩色滤光单元141也能够起到一定的反射效果，能够将底发射发光器件160发出的一部分偏离正视角方向的光反射回第二电极163再出射，有利于进一步提升发光亮度。
在一些实施方式中，沿垂直于第一侧壁1211的方向，第一凹槽121的第一侧壁1211与第二凹槽131的第二侧壁1311之间的距离大于反射部122的厚度，第一侧壁1211上覆盖的反射部122与第二侧壁1311上覆盖的彩色滤光单元141之间具有绝缘保护层，以降低反射部122被氧化的风险。
以在第二绝缘层114上开孔形成第一凹槽121，在第三绝缘层116上开孔形成第二凹槽131为例，制备时，可以在沉积用于得到第三绝缘层116的绝缘材料后，刻蚀掉第一凹槽121的槽底以及其他侧壁上覆盖的绝缘材料，保留覆盖第一侧壁1211上的反射部122的绝缘材料，作为上述的绝缘保护层，以保护反射部122不被氧化。
在一些实施方式中，第二凹槽131的槽口位于第一凹槽121的槽口之上，第二凹槽131的槽底与第一凹槽121的槽底齐平或者低于第一凹槽121的槽底。如图5所示，第二凹槽131的槽底略低于第一凹槽121的槽底。这样有利于使得设置于第二侧壁1311上的彩色滤光单元141能够覆盖设置于第一侧壁1211上的反射部122的底端到顶端，从而更全面地对反射部122反射的光进行过滤。
在一些实施方式中，阵列基板10还可以包括：平坦层150，设置于彩膜层的远离衬底基板101一侧，如图5所示。
在一些实施方式中，阵列基板10还可以包括：封装层180，设置于发光结构层220的远离衬底基板101一侧，如图5所示，以保护发光器件160不受水氧侵蚀。在一些实施方式中，封装层180的材料可以包括氧化硅或氮化硅等无机封装材料中的一种或多种组合，厚度可以为1～1.5微米如1微米、1.3微米或1.5微米等。在另一些实施方式中，封装层180也可以为多层结构，例如可以为两种无机封装层180交错层叠设置，或者，可以包括依次层叠设置的无机封装层180、有机封装层180以及无机封装层180。实际实施时，可以根据产品的需要设置，本公开对此不做限制。
图8示出了依据本公开一些实施例的阵列基板的制备方法的流程图，该制备方法用于制备上文中任意一实施例提供的阵列基板10。如图8所示，该制备方法可以包括以下步骤S101至步骤S103。
步骤S101，在衬底基板上形成目标绝缘层；
步骤S102，在目标绝缘层上形成反射结构，该反射结构包括：第一凹槽以及设置于第一凹槽的第一侧壁的反射部；以及
步骤S103，在目标绝缘层上形成发光结构层，发光结构层包括多个阵列排布的底发射发光器件，上述反射结构位于发光器件出光的一侧，第一凹槽的第一侧壁为远离发光器件的发光区的侧壁。
在上述步骤S101至步骤S103中，反射部122相对于衬底基板101的表面倾斜设置，反射部122的底端到发光区的距离小于反射部122的顶端到发光区的距离。反射部122的底端为靠近衬底基板101的一端。反射部122在衬底基板101上的正投影位于发光器件160的发光区在衬底基板101上的正投影范围之外。
为了更清楚地说明制备过程，下面以制备图5示出的阵列基板10为例，参照图9-图12对阵列基板10的一种示例性制备过程进行说明。
在提供的衬底基板101上沉积一层遮光金属(LS)，得到遮光金属薄膜。在一些实施方式中，遮光金属可以为钼(Mo)金属，遮光金属薄膜的厚度可以为300～700埃。对遮光金属薄膜进行遮光掩膜工艺，界定出遮光图形，而后进行湿法刻蚀及湿法剥离，形成遮光图形，即形成上述的遮光层102。在遮光层102上沉积缓冲(Buffer)层，例如，缓冲层103材料可以包括氮化硅和氧化硅组合，厚度为0.3～0.5微米。沉积完成后使用光刻技术形成缓冲层103图形。
在缓冲层103上沉积有源层111并通过光刻湿刻形成有源层111图形。有源层111材料例如可以为铟镓锌氧化物(IGZO)，厚度可以为0.05～0.08微米。然后，沉积一层第一绝缘层112，也可以称为栅绝缘层(GI)，材料例如可以为氧化硅，厚度可以为0.1～0.2微米。接着，沉积第一金属层113，也可以称为栅金属层(Gate)，例如可以采用铜(Cu)等金属，厚度为0.3～0.5微米。随后沉积栅极掩膜并通过光刻湿刻形成栅极以及栅极走线图形。以栅金属层的材料为铜为例，湿刻可以用双氧水等药液进行，在栅极湿刻完成后保留栅极掩膜进行GI的干刻。在一些实施方式中，可采用四氟甲烷(CF4)以及氧气(O2)干刻混合气体对GI进行干刻。例如，CF4的流量可以为2000～2500sccm(standard cubic centimeter per minute，标准立方厘米每分钟)，O2流量可以为1000～1500sccm。
GI干刻完成后，对有源层111中预先定义的沟道区两端进行导体化处理，以形成分别用于连接源极以及漏极的源漏接触区。在一些实施方式中，导体化可以用氨气(NH3)或者氦气(He)进行。在导体化完成后进行湿法剥离，沉积一层第二绝缘层114，也可以称为层间绝缘层(ILD)，例如材料可以为氧化硅，厚度可以为0.6～0.8微米。在ILD开设上述的第一凹槽121，第一凹槽121位于预先定义的发光区的周围。需要说明的是，第一凹槽121的结构可以参照上文中的相关描述，此处不再赘述。除了第一凹槽121以外，还需要在ILD开设信号连接孔例如用于分别实现源极和漏极与源漏接触区连接的连接孔，信号连接孔的分布可以根据实际产品的需要设置，此处不做详述。
在一些实施方式中，第一凹槽121的槽底的宽度w可以为4～6微米如4微米、5微米或6微米等，长度l可以为80～110微米，如80微米、90微米、100微米或110微米。需要说明的是，第一凹槽121可以根据实际产品的各发光器件160的发光区形状、尺寸以及发光区周围的器件和走线分布等设置，本公开对此不做限制。
在ILD上沉积一层金属例如铜或铝等，厚度可以为0.7～0.8微米，并对该层金属进行图案化处理，形成第二金属层115，也可以称为源漏金属层(SD)。图9示出了依据本公开一些实施例的形成源漏金属层后的结构示意图。在一些实施方式中，源漏金属层(SD)可以包括：SD金属走线以及驱动电路中包含的各晶体管的源极和漏极。例如，SD金属走线可以包括：数据线DL、第一电源线VDD以及第二电源线VSS等沿第二方向延伸的信号线。沿第一方向，各发光区两侧最靠近的SD金属走线部分搭于其下方设置的第一凹槽121的第一侧壁1211上，作为上述S102中的反射部122。图9中的α表示反射部122的坡度角。
在一些实施方式中，上述对ILD上沉积的金属层进行图案化处理，除了形成源漏金属层(SD)以外，还可以形成第一金属图案以及第二金属图案，第一金属图案以及第二金属图案位于沿第二方向各发光区的两侧。第一金属图案以及第二金属图案部分搭于其下方设置的第一凹槽121的第一侧壁1211上，作为上述S102中的反射部122。
接着，沉积一层第三绝缘层116，也可以称为钝化层(PVX)，例如钝化层材料可以为氧化硅，厚度可以为0.5～0.6微米。然后，设置PVX掩膜。在发光区沿第一方向的两侧最靠近的SD金属走线(如数据线DL、第一电源线VDD或第二电源线VSS等)下方ILD孔的相同位置设置PVX孔掩膜。为了保留覆盖在反射部122上的PVX材料，PVX孔可以与ILD孔存在一定的错位，大小可以略小于ILD孔。然后对PVX层进行刻蚀。在一些实施方式中，可以采用CF4以及O2的混合气体对PVX层进行干刻。例如，CF4的流量可以为2000～2500sccm，O2的流量可以为800～1000sccm。PVX干刻后进行湿法剥离，考虑到反射部122露出存在被氧化的风险，反射部122上覆盖的PVX保留而第一凹槽121的槽底以及其他侧壁上的PVX则被刻蚀，形成ILD+PVX叠加孔，即形成上述的第二凹槽131。图10示出了依据本公开一些实施例的形成第二凹槽131后的结构示意图。在一些实施方式中，考虑到过刻影响，ILD+PVX叠加孔的深度可以为0.9～1.0微米，如0.9微米或1微米等。需要说明的是，第二凹槽131的结构可以参照上文中的相关描述，此处不再赘述。
此后，进行彩膜工艺，依次形成彩膜层以及平坦层150。图11示出了依据本公开一些实施例的形成彩膜层以及平坦层150后的结构示意图。彩膜层包括多个彩色滤光单元141，彩色滤光单元141可以将其下方设置的ILD孔、PVX孔以及反射部122上方区域均覆盖。如图11所示，通过设置上述第二凹槽131可以缩短反射部122与对应彩色滤光单元141之间的光传输距离，尽可能使得反射部122反射的光可以经过彩色滤光单元141的滤色处理，从而有利于避免反射光为白光导致的混色异常问题。平坦层150可以采用有机材料如树脂(resin)材料制成，以起到较好的平坦效果。
在平坦层150上沉积用于形成第一电极161的透明导电材料，例如可以采用ITO或IZO等金属氧化物透明导电材料。再通过图案化工艺形成各发光器件160的第一电极161。接着，进行像素界定层170(PDL)工序，例如可以使用类PI材料进行涂覆、曝光和显影，形成像素开口171，以露出第一电极161的至少部分区域。图12示出了依据本公开一些实施例的形成第一电极161以及像素界定层170后的结构示意图。
在第一电极161之上依次形成发光功能层162、第二电极163以及封装层180，就可以得到如图5所示的阵列基板10。例如，发光功能层162可以包括：空穴传输层、空穴注入层、发光层、电子传输层以及电子注入层等。第二电极163的材料可以为镁或铝等具有反射以及导电特性的金属材料。封装层180材料可以包括：氮化硅(SiN)和氧化硅(SiO)的组合，厚度可以为1～1.5微米。
另外，图13示出了依据本公开一些实施例的显示装置的结构示意图。如图13所示，本公开一些实施例提供了一种显示装置20，包括上文中任一实施例提供的阵列基板10。显示装置20例如可以是显示器、电视、平板电脑、笔记本电脑、手机、数码相框、导航仪等任何具有显示功能的产品或部件。当然，本公开实施例提供的显示装置20不局限于上述列举的种类。
需要说明的是，本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
尽管已描述了本公开的一些实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

Claims (21)

  1. 一种阵列基板，包括：
    衬底基板；
    目标绝缘层，设置在所述衬底基板的一侧；
    发光结构层，设置在所述目标绝缘层的远离所述衬底基板一侧，所述发光结构层包括多个阵列排布的底发射发光器件；以及
    位于所述发光器件出光一侧的反射结构，所述反射结构包括：第一凹槽以及设置于所述第一凹槽的第一侧壁的反射部，所述第一凹槽位于所述目标绝缘层，所述第一侧壁为远离所述发光器件的发光区的侧壁，所述反射部相对于所述衬底基板的表面倾斜设置，所述反射部的底端到所述发光区的距离小于所述反射部的顶端到所述发光区的距离，所述底端为靠近所述衬底基板的一端，所述反射部在所述衬底基板上的正投影位于所述发光区在所述衬底基板上的正投影范围之外。
  2. 根据权利要求1所述的阵列基板，还包括：目标金属层，位于所述目标绝缘层的靠近所述发光结构层的一侧；所述目标金属层包括：目标信号线，靠近所述发光区的所述目标信号线的至少一部分区域搭于所述第一侧壁上，作为所述反射部。
  3. 根据权利要求2所述的阵列基板，其中，所述目标信号线包括：数据线、第一电源线、第二电源线以及栅线中的一者或多者。
  4. 根据权利要求2所述的阵列基板，其中，所述目标信号线包括：沿第一方向设置的栅线以及沿第二方向设置的数据线，所述第一方向与所述第二方向相交，靠近所述栅线一侧的所述反射部为所述栅线的一部分，靠近所述数据线一侧的所述反射部为所述数据线的一部分，所述栅线和所述数据线位于所述发光区的不同侧。
  5. 根据权利要求4所述的阵列基板，其中，靠近所述栅线一侧的反射部具有第一坡度角，靠近所述数据线一侧的反射部具有第二坡度角，所述第一坡度角小于所述第二坡度角。
  6. 根据权利要求1所述的阵列基板，还包括：目标金属层，位于所述目标绝缘层的靠近所述发光结构层的一侧；所述目标金属层包括：目标信号线，所述反射部与所述目标金属层同层设置，所述反射部位于所述发光区与靠近所述发光区的目标信号线之间的间隔区域。
  7. 根据权利要求2-6中任一项所述的阵列基板，其中，所述目标绝缘层包括位于所述目标金属层的靠近所述衬底基板一侧且与所述目标金属层接触的绝缘层；沿垂直于所述衬底基板方向，所述第一凹槽的深度大于或等于位于所述目标金属层的靠近所述衬底基板一侧且与所述目标金属层接触的绝缘层的厚度，且小于所述目标金属层的靠近所述衬底基板一侧所有绝缘层的厚度之和。
  8. 根据权利要求2-6中任一项所述的阵列基板，还包括：驱动电路层，位于所述发光结构层的靠近所述衬底基板一侧；所述驱动电路层包括：在所述衬底基板上层叠设置的有源层、第一绝缘层、第一金属层、第二绝缘层以及至少一个第二金属层；所述目标金属层包括以下几个金属层中的一者或多者：
    所述第一金属层以及所述至少一个第二金属层。
  9. 根据权利要求8所述的阵列基板，其中，所述至少一个第二金属层为一个，所述目标金属层包括所述第二金属层，所述第二绝缘层的远离所述衬底基板的表面开设有所述第一凹槽；
    所述阵列基板还包括：位于所述有源层与所述衬底基板之间的缓冲层；沿垂直于所述衬底基板方向，所述第二绝缘层上开设的第一凹槽的深度大于或等于所述第二绝缘层的厚度，且小于或等于所述第二绝缘层与所述缓冲层的厚度之和。
  10. 根据权利要求8所述的阵列基板，其中，所述至少一个第二金属层为两个，所述目标金属层包括两个所述第二金属层中相对更远离所述衬底基板的第二金属层；
    所述驱动电路层还包括位于两个所述第二金属层之间的第三绝缘层，所述阵列基板还包括：位于所述有源层与所述衬底基板之间的缓冲层；
    所述第三绝缘层的远离所述衬底基板的表面开设有所述第一凹槽；沿垂直于所述衬底基板方向，所述第三绝缘层上开设的第一凹槽的深度大于或等于所述第三绝缘层的厚度，且小于或等于所述第三绝缘层、所述第二绝缘层以及所述缓冲层的厚度之和。
  11. 根据权利要求8所述的阵列基板，还包括：位于所述有源层与所述衬底基板之间的缓冲层；所述目标金属层包括所述第一金属层，所述缓冲层的远离所述衬底基板的表面开设有所述第一凹槽，沿垂直于所述衬底基板方向，所述缓冲层上开设的第一凹槽的深度大于或等于所述缓冲层的厚度，且小于所述缓冲层与所述衬底基板的厚度之和。
  12. 根据权利要求8所述的阵列基板，还包括：设置在所述驱动电路层与所述发光结构层之间的彩膜层，所述彩膜层包括对应于至少一部分所述发光器件设置的彩色滤光单元；
    所述阵列基板还包括：位于所述彩膜层的靠近所述衬底基板一侧的第二凹槽，所述第二凹槽在所述衬底基板上的正投影位于所述第一凹槽在所述衬底基板上的正投影范围内；
    所述彩色滤光单元覆盖所述第二凹槽的侧壁和底部，所述发光器件的发光区、所述第一凹槽的槽口以及所述第二凹槽的槽口在所述衬底基板上的正投影位于所述彩色滤光单元在所述衬底基板上的正投影范围内。
  13. 根据权利要求12所述的阵列基板，其中，所述第二凹槽的远离所述发光区的侧壁为第二侧壁，所述反射部与所述第二侧壁上覆盖的彩色滤光单元之间具有绝缘保护层。
  14. 根据权利要求12所述的阵列基板，其中，所述第二凹槽的槽口位于所述第一凹槽的槽口之上，所述第二凹槽的槽底与所述第一凹槽的槽底齐平或者低于所述第一凹槽的槽底。
  15. 根据权利要求12所述的阵列基板，其中，所述第二凹槽的远离所述发光区的侧壁为第二侧壁，所述第二侧壁与所述第一侧壁平行设置。
  16. 根据权利要求1所述的阵列基板，还包括：与每个所述发光器件对应设置的晶体管，至少一部分所述晶体管的靠近所述发光区的一侧设置有所述反射结构。
  17. 根据权利要求1所述的阵列基板，其中，所述发光结构层还包括：像素界定层，具有多个像素开口，每个像素开口被配置为界定一个所述发光器件的发光区；
    所述反射结构位于所述像素界定层的靠近所述衬底基板一侧，所述反射部在所述衬底基板上的正投影位于所述像素开口在所述衬底基板上的正投影范围之外。
  18. 根据权利要求1所述的阵列基板，其中，所述反射部包括：第一区域以及第二区域，所述第一区域覆盖所述第一侧壁，所述第二区域搭于所述目标绝缘层的远离所述衬底基板的表面；所述第二区域的宽度为2～3微米。
  19. 根据权利要求1所述的阵列基板，其中，所述第一凹槽的槽底的宽度为4～6微米；所述反射部的坡度角为30度～45度。
  20. 一种阵列基板的制备方法，包括：
    在衬底基板上形成目标绝缘层；
    在所述目标绝缘层上形成反射结构，所述反射结构包括：第一凹槽以及设置于所述第一凹槽的第一侧壁的反射部；以及
    在所述目标绝缘层上形成发光结构层，所述发光结构层包括多个阵列排布的底发射发光器件；
    其中，反射结构位于所述发光器件出光的一侧，所述第一侧壁为远离所述发光器件的发光区的侧壁，所述反射部相对于所述衬底基板的表面倾斜设置，所述反射部的底端到所述发光区的距离小于所述反射部的顶端到所述发光区的距离，所述底端为靠近所述衬底基板的一端，所述反射部在所述衬底基板上的正投影位于所述发光区在所述衬底基板上的正投影范围之外。
  21. 一种显示装置，包括：权利要求1-19中任一项所述的阵列基板。
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