WO2025145273A1 - 移位寄存器和显示面板 - Google Patents

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transistor
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signal
subcircuit
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王梦奇
于子阳
张跳梅
蒋志亮
胡明
邱海军
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the present disclosure belongs to the field of display technology, and particularly relates to a shift register and a display panel.
  • pixel driving circuits usually use low-temperature polycrystalline oxide technology to achieve narrow borders, low power consumption and high reliability.
  • oxide thin-film transistors have poor stability and the threshold voltage (Vth) is easily negatively biased, causing leakage current in the circuit, resulting in additional power consumption, reducing circuit reliability, and even causing the circuit to fail.
  • Vth threshold voltage
  • the present invention aims to solve at least one of the technical problems existing in the prior art, and provides a shift register, which is applied to a display panel, wherein the display panel has a full-screen display mode and a partial display mode, and the shift register comprises:
  • a gate signal generating circuit configured to generate a gate driving signal
  • the output selection circuit is configured to output the gate drive signal in the full-screen display mode and output a non-working level signal in the partial display mode under the control of the control signal.
  • the output selection circuit comprises:
  • a first output selection subcircuit configured to, in response to the gate drive signal and the control signal, alternately output a second level signal and a third level signal in a full screen mode, and output the second level signal in a partial display mode;
  • a first NOT gate is configured to alternately output a first level signal and the third level signal in full screen mode, and output the third level signal in partial mode;
  • the first level signal is a working level signal of the gate drive signal, and the third level signal is a non-working level signal of the gate drive signal;
  • the first level signal is greater than the second level signal.
  • the first output selection subcircuit comprises: a ninth transistor, a tenth transistor, an eleventh transistor and a twelfth transistor;
  • the control electrode of the ninth transistor is connected to the control signal terminal, the first electrode is connected to the signal output terminal of the first output selection subcircuit, and the second electrode is connected to the second level signal terminal;
  • the control electrode of the tenth transistor is connected to the control signal terminal, the first electrode is connected to the third level signal terminal, and the second electrode is connected to the first electrode of the twelfth transistor;
  • the control electrode of the eleventh transistor is connected to the signal output terminal of the gate signal generating circuit, the first electrode is connected to the signal output terminal of the first output selection subcircuit, and the second electrode is connected to the second level signal terminal;
  • the control electrode of the twelfth transistor is connected to the signal output end of the gate signal generating circuit, the first electrode is connected to the second electrode of the tenth transistor, and the second electrode is connected to the signal output end of the first output selection subcircuit.
  • the first NOT gate includes: a thirteenth transistor and a fourteenth transistor;
  • connection node of the control electrode of the thirteenth transistor and the control electrode of the fourteenth transistor is multiplexed as the signal input terminal of the first NOT gate, connected to the signal output terminal of the first output selection sub-circuit; the first electrode of the thirteenth transistor and the second electrode of the fourteenth transistor are multiplexed as the signal output terminal of the first NOT gate;
  • the second electrode of the thirteenth transistor is connected to the first level signal terminal; the first electrode of the fourteenth transistor is connected to the third level signal terminal.
  • the output selection circuit comprises:
  • a second output selection subcircuit configured to, in response to the gate drive signal and the control signal, alternately output a first level signal and a third level signal in a full screen mode, and output the first level signal in a partial display mode;
  • a second NOT gate is configured to alternately output the first level signal and the third level signal in full screen mode, and output the third level signal in partial display mode;
  • the third level signal is a working level signal of the gate drive signal, and the second level signal is a non-working level signal of the gate drive signal;
  • the first level signal and the second level signal have the same positive and negative sign; the first level signal is greater than the second level signal.
  • the second output selection sub-circuit includes: a thirty-fourth transistor, a thirty-fifth transistor, a thirty-sixth transistor and a thirty-seventh transistor; wherein,
  • the second control subcircuit is configured to transmit the third level signal to the second node in response to the voltage of the first node and the second clock signal;
  • the first input subcircuit includes a first transistor; the control electrode of the first transistor is connected to the first clock signal terminal, the first electrode is connected to the input signal terminal, and the second electrode is connected to the second node.
  • the second input sub-circuit includes a third transistor; the control electrode of the third transistor is connected to the first clock signal terminal, the first electrode is connected to the second level signal terminal, and the second electrode is connected to the first node.
  • the first control subcircuit includes a second transistor; the control electrode of the second transistor is connected to the second node, the first electrode is connected to the first node, and the second electrode is connected to the first clock signal terminal.
  • the first voltage stabilizing subcircuit includes an eighth transistor; the control electrode of the eighth transistor is connected to the second level signal terminal, the first electrode is connected to the second node, and the second electrode is connected to the third node.
  • the first output subcircuit includes a fourth transistor and a first capacitor; the control electrode of the fourth transistor is connected to the first node, the first electrode is connected to the third level signal terminal, and the second electrode is connected to the signal output terminal of the first gate signal generating circuit; one electrode of the first capacitor is connected to the first node, and the other electrode is connected to the third level signal terminal.
  • the fourth control subcircuit is configured to transmit the voltage of the sixth node to the seventh node in response to the voltage of the fourth node, the voltage of the sixth node and the voltage of the seventh node;
  • the fifth control subcircuit is configured to transmit the second clock signal to a ninth node in response to the voltage of the eighth node and the second clock signal terminal; the ninth node is a connection node between the fifth control subcircuit and the third output subcircuit;
  • the sixth control subcircuit is configured to transmit the third level signal to the fifth node and the ninth node in response to the voltage of the fifth node and the fourth level signal;
  • the third output sub-circuit is configured to transmit the third level signal to the signal output terminal of the second gate signal generating circuit in response to the voltage of the ninth node;
  • the third input sub-circuit includes a fifteenth transistor; the control electrode of the fifteenth transistor is connected to the first clock signal terminal, the first electrode is connected to the second level signal terminal, and the second electrode is connected to the fourth node.
  • the fourth input sub-circuit includes a sixteenth transistor, a seventeenth transistor, an eighteenth transistor and a nineteenth transistor;
  • the control electrode of the sixteenth transistor is connected to the first clock signal terminal, the first electrode is connected to the first selection signal terminal, and the second electrode is connected to the fifth node;
  • the control electrode of the seventeenth transistor is connected to the second level signal terminal, the first electrode is connected to the fifth node, and the second electrode is connected to the seventh node;
  • the first electrode of the eighteenth transistor is connected to the first clock signal terminal, the first electrode is connected to the first selection signal terminal, and the second electrode is connected to the first electrode of the nineteenth transistor;
  • the control electrode of the nineteenth transistor is connected to the second level signal terminal, and the second electrode is connected to the sixth node.
  • the second voltage stabilizing sub-circuit includes a twenty-third transistor; the control electrode of the twenty-third transistor is connected to the second level signal terminal, the first electrode is connected to the fourth node, and the second electrode is connected to the eighth node.
  • the fourth control subcircuit includes a twenty-first transistor, a twenty-second transistor, a twenty-ninth transistor and a fifth capacitor;
  • the control electrode of the 21st transistor is connected to the fourth node, the first electrode is connected to the third level signal terminal, and the second electrode is connected to the first electrode of the 22nd transistor; the control electrode of the 22nd transistor is connected to the third node, and the second electrode is connected to the second clock signal terminal; the control electrode of the 29th transistor is connected to the sixth node, the first electrode is connected to the seventh node, and the second electrode is connected to the sixth node; one electrode of the fifth capacitor is connected to the second electrode of the 21st transistor, and the other electrode is connected to the sixth node.
  • the fifth control subcircuit includes a twenty-fourth transistor, a twenty-fifth transistor and a third capacitor;
  • the control electrode of the 24th transistor is connected to the eighth node, the first electrode is connected to the second clock signal terminal, and the second electrode is connected to the first electrode of the 25th transistor; the control electrode of the 25th transistor is connected to the second clock signal terminal, and the second electrode is connected to the ninth node; one electrode of the third capacitor is connected to the eighth node, and the other electrode is connected to the second electrode of the 24th transistor.
  • the sixth control subcircuit includes a twenty-seventh transistor and a twenty-eighth transistor;
  • the control electrode of the twenty-seventh transistor is connected to the fifth node, the first electrode is connected to the ninth node, and the second electrode is connected to the third level signal terminal; the control electrode of the twenty-eighth transistor is connected to the fourth level signal, the first electrode is connected to the third level signal terminal, and the second electrode is connected to the fifth node.
  • the third output sub-circuit includes a twenty-sixth transistor and a fourth capacitor;
  • the fourth output sub-circuit comprises a thirtieth transistor and a seventh capacitor
  • the gate circuit is configured to output the second level signal or the third level signal in response to the first gate signal and the second gate signal.
  • the gating circuit includes a thirty-first transistor, a thirty-second transistor, a thirty-third transistor and a sixth capacitor;
  • the control electrode of the thirty-second transistor is connected to the first selection signal terminal, the first electrode is connected to the signal output terminal of the selection circuit, and the second electrode is connected to the first electrode of the thirty-third transistor;
  • the control electrode of the thirty-third transistor is connected to the second selection signal terminal, and the second electrode is connected to the control signal terminal;
  • it further comprises a plurality of pixel units; the pixel units are connected to the shift registers in a one-to-one correspondence.
  • FIG1 is a schematic structural diagram of a shift register according to a first embodiment of the present disclosure
  • FIG2 is a structural block diagram of a shift register according to a first embodiment of the present disclosure
  • the first gate signal generating circuit 10 includes a first input subcircuit 11 , a second output subcircuit 42 , a first control subcircuit 21 , a second control subcircuit 22 , a first voltage stabilizing subcircuit 31 , a first output subcircuit 41 , and a second output subcircuit 42 .
  • the first input subcircuit 11 is configured to transmit the input signal STV to the second node N2 in response to the first clock signal CK.
  • the second input subcircuit 12 is configured to transmit the second level signal VGL2 to the first node N1 in response to the first clock signal CK.
  • the first control subcircuit 21 is configured to transmit the first clock signal CK to the first node N1 in response to the voltage of the second node N2.
  • the second control subcircuit 22 is configured to transmit the third level signal VGH to the second node N2 in response to the voltage of the first node N1 and the second clock signal CB.
  • the first voltage stabilization subcircuit 31 is configured to transmit the voltage of the second node N2 to the third node N3 in response to the second level signal VGL2.
  • first node N1 is a connection node between the second input subcircuit 12, the first control subcircuit 21, the second control subcircuit 22 and the first output subcircuit 41.
  • the second node N2 is a connection node between the first input subcircuit 11, the first control subcircuit 21, the second control subcircuit 22 and the first voltage stabilizing subcircuit 31.
  • the third node N3 is a connection node between the first voltage stabilizing subcircuit 31 and the second output subcircuit 42.
  • the first control subcircuit 21 includes a second transistor T2.
  • the control electrode of the second transistor T2 is connected to the second node N2, the first electrode is connected to the first node N1, and the second electrode is connected to the first clock signal CK terminal.
  • the second transistor T2 is turned on, and the first clock signal CK is written to the first node N1 through the second transistor T2.
  • the second control subcircuit 22 includes a sixth transistor T6 and a seventh transistor T7.
  • the control electrode of the sixth transistor T6 is connected to the first node N1, the first electrode is connected to the third level signal VGH terminal, and the second electrode is connected to the first electrode of the seventh transistor T7.
  • the control electrode of the seventh transistor T7 is connected to the second clock signal CB terminal, and the second electrode is connected to the second node N2.
  • the first voltage stabilizing subcircuit 31 includes an eighth transistor T8.
  • the control electrode of the eighth transistor T8 is connected to the second level signal VGL2 terminal, the first electrode is connected to the second node N2, and the second electrode is connected to the third node N3.
  • the eighth transistor T8 is turned on, and the voltage of the second node N2 is transmitted to the third node N3 through the eighth transistor T8.
  • the first output subcircuit 41 includes a fourth transistor T4 and a first capacitor C1.
  • the control electrode of the fourth transistor T4 is connected to the first node N1, the first electrode is connected to the third level signal VGH terminal, and the second electrode is connected to the signal output terminal of the first gate signal generating circuit 10.
  • the two electrodes of the first capacitor C1 are respectively connected to the control electrode and the first electrode of the fourth transistor T4.
  • the second output subcircuit 42 includes a fifth transistor T5 and a second capacitor C2.
  • the control electrode of the fifth transistor T5 is connected to the third node N3, the first electrode is connected to the signal output terminal of the first gate signal generating circuit 10, and the second electrode is connected to the second clock signal CB terminal.
  • the two electrodes of the second capacitor C2 are respectively connected to the control electrode and the first electrode of the fifth transistor T5.
  • the first output selection subcircuit 51 includes a ninth transistor T9, a tenth transistor T10, an eleventh transistor T11, and a twelfth transistor T12.
  • the connection node of the control electrode of the eleventh transistor T11 and the control electrode of the twelfth transistor T12 is multiplexed as the first input terminal of the first output selection subcircuit 51, connected to the signal output terminal of the gate drive signal first gate signal generating circuit 10.
  • the control electrode of the ninth transistor T9 and the control electrode connection node of the tenth transistor T10 are multiplexed as the second input terminal of the first output selection subcircuit 51, connected to the control signal MS terminal.
  • the following is the working process of the first gate signal generating circuit 10 of the first example.
  • the first clock signal CK is written as a low level signal
  • the second clock signal CB is written as a high level signal
  • the input signal STV is written as a low level signal.
  • the first transistor T1 and the third transistor T3 are both turned on, the input signal STV is written into the second node N2 and the third node N3 through the first transistor T1, the second level signal VGL2 is written into the first node N1 through the third transistor T3, and charges the first capacitor C1, the fourth transistor T4 and the fifth transistor T5 are both turned on, and the signal output end of the first gate signal generating circuit 10 is reset by the high level of the third level signal VGH and the high level signal written into the second clock signal CB.
  • the first clock signal CK writes a high level signal
  • the second clock signal CB writes a low level signal
  • the input signal STV writes a high level signal.
  • the first transistor T1 and the third transistor T3 are both turned off.
  • the low level signal stored in the first capacitor C1 is slowly discharged to turn on the sixth transistor T6, the second clock signal CB turns on the seventh transistor T7 and the seventh transistor T7T6, the third level signal VGH is transmitted to the second node N2 through the sixth transistor T6 and the seventh transistor T7 and the seventh transistor T7T6 to turn on the eighth transistor T8, the low level signal stored in the second capacitor C2 slowly pulls down the low voltage of the second node N2 through the eighth transistor T8, the second transistor T2 is turned on, the high level signal written by the first clock signal CK pulls up the voltage of the first node N1, and turns off the fourth transistor T4.
  • the gate driving signal generated by the first gate signal generating circuit 10 is an alternating second level signal VGL2 and a third level signal VGH, the second level signal VGL2 is a working level signal, and the third level signal VGH is a non-working level signal.
  • the ninth transistor T9 is turned on and the tenth transistor T10 is turned off.
  • the first output selection subcircuit 51 always outputs the second level signal VGL2 flowing through the ninth transistor T9, and after the signal passes through the first NOT gate 61, the fourteenth transistor T14 is turned on, and the first NOT gate 61 outputs the third level signal VGH, i.e., the non-working level signal, and is in the partial display mode at this time.
  • the ninth transistor T9 is turned off and the tenth transistor T10 is turned on.
  • the gate drive signal is written as the third level signal VGH
  • the eleventh transistor T11 is turned on, the first output selection sub-circuit 51 outputs the second level signal VGL2, which turns on the fourteenth transistor T14, and the first NOT gate 61 outputs the third level signal VGH.
  • control signal MS when the control signal MS is written as a high level signal, it is in full screen display mode, and when the control signal MS is written as a low level signal, it is in partial display mode.
  • the first output selection sub-circuit 51 alternately outputs the second level signal VGL2 and the third level signal VGH in full screen mode, and outputs the second level signal VGL2 in partial display mode.
  • the first NOT gate 61 alternately outputs the first level signal VGL1 and the third level signal VGH in full screen display mode, and outputs the third level signal VGH in partial display mode.
  • the thirteenth transistor T13 when the display panel is in global display mode, the thirteenth transistor T13 is in an off state, but at this time, the gate of the thirteenth transistor T13 is connected to the second level signal VGL2 end, and the drain is connected to the first level signal VGL1 end.
  • the second level signal VGL2 is set to be less than the first level signal VGL1 to prevent the thirteenth transistor T13 from leaking and affecting the circuit output.
  • Fig. 3 is a 0V leakage simulation result of the above shift register. It can be seen from the figure that when the second level signal VGL2 is 2V less than the first level signal VGL1, the shift register has good leakage resistance and low power consumption.
  • the shift register of the second example includes a second gate signal output circuit 20 , a gating circuit 7 , a second output selection subcircuit 52 and a second NOT gate 62 .
  • the second gate signal output circuit 20 includes a third input sub-circuit 13, a fourth input sub-circuit 14, a second voltage stabilizing sub-circuit 32, a third control sub-circuit 23, a fourth control sub-circuit 24, a fifth control sub-circuit 25, a sixth control sub-circuit 26, a third output sub-circuit 43 and a fourth output sub-circuit 44.
  • the third input subcircuit 13 is configured to transmit the second level signal VGL2 to the fourth node N4 in response to the first clock signal CK.
  • the fourth input subcircuit 14 is configured to transmit the first selection signal Nscan[n-1] to the fifth node N5, the sixth node N6 and the seventh node N7 in response to the first clock signal CK and the second level signal VGL2.
  • the second voltage stabilizing subcircuit 32 is configured to transmit the voltage of the fourth node N4 to the eighth node N8 in response to the second level voltage.
  • the third control subcircuit 23 is configured to transmit the first clock signal CK to the fourth node N4 in response to the voltage of the fifth node N5.
  • the fourth control subcircuit 24 is configured to transmit the voltage of the sixth node N6 to the seventh node N7 in response to the voltage of the fourth node N4, the voltage of the sixth node N6 and the voltage of the seventh node N7.
  • the fifth control subcircuit 25 is configured to transmit the second clock signal CB to the ninth node N9 in response to the voltage of the eighth node N8 and the second clock signal CB terminal.
  • the sixth control subcircuit 26 and the fifth control subcircuit 25 are configured to transmit the third level signal VGH to the fifth node N5 and the ninth node N9 in response to the voltage of the fifth node N5 and the fourth level signal.
  • the third output subcircuit 43 is configured to transmit the third level signal VGH to the signal output terminal of the second gate signal generating circuit 20 in response to the voltage of the ninth node N9.
  • the fourth output subcircuit 44 is configured to transmit the second level signal VGL2 to the signal output terminal of the second gate signal generating circuit 20 in response to the voltage of the seventh node N7.
  • the fourth node N4 is a connection node of the third input subcircuit 13, the third control subcircuit 23 and the second voltage stabilizing subcircuit 32.
  • the fifth node N5 is a connection node of the third control subcircuit 23 and the fourth input subcircuit 14.
  • the sixth node N6 is a connection node of the fourth input subcircuit 14 and the fourth control subcircuit 24.
  • the seventh node N7 is a connection node of the fourth input subcircuit 14, the fourth control subcircuit 24 and the fourth output subcircuit 44.
  • the eighth node N8 is a connection node of the second voltage stabilizing subcircuit 32 and the fifth control subcircuit 25.
  • the ninth node N9 is a connection node of the fifth control subcircuit 25 and the third output subcircuit 43.
  • the shift register includes 15th to 39th transistors T15-T39.
  • the 15th to 31st transistors T15-T31, the 33rd transistor T33, the 34th transistor T34, the 35th transistor T35 and the 39th transistor T39 are all P-type transistors
  • the 32nd transistor T32, the 36th transistor T36, the 37th transistor T37 and the 38th transistor T38 are all N-type transistors.
  • the third input sub-circuit 13 includes a 15th transistor T15.
  • the control electrode of the 15th transistor T15 is connected to the first clock signal CK terminal, the first electrode is connected to the second level signal VGL2 terminal, and the second electrode is connected to the fourth node N4.
  • the control electrode of the 15th transistor T15 is written with a low level signal
  • the second transistor T2 is written to the fourth node N4 through the 15th transistor T15.
  • the control electrode of the nineteenth transistor T19 is connected to the second level signal VGL2 terminal, and the second electrode is connected to the sixth node N6.
  • the first selection signal Nscan[n-1] is transmitted to the fifth node N5, the sixth node N6 and the seventh node N7 through the sixteenth transistor T16, the seventeenth transistor T17, the eighteenth transistor T18 and the nineteenth transistor T19.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种移位寄存器和显示面板，属于显示技术领域。移位寄存器应用于显示面板中。显示面板具有全屏显示模式和局部显示模式，移位寄存器包括：栅信号产生电路，被配置为生成栅极驱动信号；输出选择电路，被配置为在控制信号的控制下，在全屏显示模式时输出栅极驱动信号，在局部显示模式时，输出非工作电平信号。移位寄存器还具有良好的漏电抗性和低功耗。

Description

移位寄存器和显示面板 技术领域
本公开属于显示技术领域，具体涉及一种移位寄存器和显示面板。
背景技术
现有技术中，像素驱动电路通常采用低温多晶氧化物技术来实现窄边框、低功耗和高可靠性的要求。但是，氧化物薄膜晶体管的稳定性差，阈值电压(Vth)容易负偏，导致电路产生漏电流，造成额外的功耗，降低电路的可靠性，甚至使电路失效。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器，其应用于显示面板中，所述显示面板具有全屏显示模式和局部显示模式，所述移位寄存器包括：
栅信号产生电路，被配置为生成栅极驱动信号；
输出选择电路，被配置为在控制信号的控制下，在全屏显示模式时输出所述栅极驱动信号，在局部显示模式时，输出非工作电平信号。
优选的是，所述输出选择电路包括：
第一输出选择子电路，被配置为响应于所述栅极驱动信号和所述控制信号，在全屏模式时交替输出第二电平信号和第三电平信号，在局部显示模式时输出所述第二电平信号；
第一非门，被配置为在全屏模式时，交替输出第一电平信号和所述第三电平信号，在局部模式时输出所述第三电平信号；所述第一电平信号为所述栅极驱动信号的工作电平信号，所述第三电平信号为所述栅极驱动信号的非工作电平信号；
所述第一电平信号大于所述第二电平信号。
优选的是，所述第一输出选择子电路包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
所述第九晶体管的控制极连接所述控制信号端，第一极连接所述第一输出选择子电路的信号输出端，第二极连接第二电平信号端；
所述第十晶体管的控制极连接所述控制信号端，第一极连接所述第三电平信号端，第二极连接所述第十二晶体管的第一极；
所述第十一晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第一输出选择子电路的信号输出端，第二极连接所述第二电平信号端；
所述第十二晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第十晶体管的第二极，第二极连接所述第一输出选择子电路的信号输出端。
优选的是，所述第一非门包括：第十三晶体管和第十四晶体管；
所述第十三晶体管的控制极和所述第十四晶体管的控制极的连接节点复用为所述第一非门的信号输入端，连接所述第一输出选择子电路的信号输出端；所述第十三晶体管的第一极和所述第十四晶体管的第二极复用为所述第一非门的信号输出端；
所述第十三晶体管的第二极连接所述第一电平信号端；所述第十四晶体管的第一极连接所述第三电平信号端。
优选的是，所述输出选择电路包括：
第二输出选择子电路，被配置为响应于所述栅极驱动信号和所述控制信号，在全屏模式时交替输出第一电平信号和第三电平信号，在局部显示模式时输出所述第一电平信号；
第二非门，被配置为在全屏模式时，交替输出所述第一电平信号和所述第三电平信号，在局部显示模式时输出所述第三电平信号；所述第三电平信号为所述栅极驱动信号的工作电平信号，所述第二电平信号为所述栅极驱动信号的非工作电平信号；
所述第一电平信号和所述第二电平信号的正负性相同；所述第一电平信号大于所述第二电平信号。
优选的是，所述第二输出选择子电路包括：第三十四晶体管、第三十五晶体管、第三十六晶体管和第三十七晶体管；其中，
所述第三十四晶体管的控制极连接栅信号产生电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二输出选择子电路的信号输出端；
所述第三十五晶体管的控制极连接选通电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二输出选择子电路的信号输出端；
所述第三十六晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第二输出选择子电路的信号输出端，第二极连接所述第三十七晶体管的第一极；
所述第三十七晶体管的控制极连接所述选通电路的信号输出端，第二极连接所述第一电平信号端。
优选的是，所述第二非门包括：第三十八晶体管和第三十九晶体管；
所述第三十八晶体管的控制极连接所述第二输出选择子电路的信号输出端，第一极连接所述第二非门的信号输出端，第二极连接所述第一电平信号端；
所述第三十九晶体管的控制极连接所述第二输出选择子电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二非门的信号输出端。
优选的是，所述第一栅信号产生电路包括第一输入子电路、第二输入子电路、第一控制子电路、第二控制子电路、第一稳压子电路、第一输出子电路和第二输出子电路；其中，
所述第一输入子电路，被配置为响应于第一时钟信号，将输入信号传输至第二节点；所述第二节点为所述第一输入子电路、所述第一控制子电路、所述第二控制子电路和所述第一稳压子电路的连接节点；
所述第二输入子电路，被配置为响应于所述第一时钟信号，将第二电平信号传输至第一节点；所述第一节点为所述第二输入子电路、所述第一控制子电路、所述第二控制子电路和所述第一输出子电路的连接节点；
所述第一控制子电路，被配置为响应于所述第二节点的电压，将所述第一时钟信号传输至所述第一节点；
所述第二控制子电路，被配置为响应于所述第一节点的电压和第二时钟信号，将所述第三电平信号传输至所述第二节点；
所述第一稳压子电路，被配置为响应于所述第二电平信号，将所述第二节点的电压传输至所述第三节点；所述第三节点为所述稳压子电路和所述第二输出子电路的连接节点；
所述第一输出子电路，被配置为响应于所述第一节点的电压，将所述第三电平信号传输至所述第一栅信号产生电路的信号输出端输出；
所述第二输出子电路，被配置为响应于所述第三节点的电压，将所述第二时钟信号传输至所述第一栅信号产生电路的信号输出端输出。
优选的是，所述第一输入子电路包括第一晶体管；所述第一晶体管的控制极连接所述第一时钟信号端，第一极连接所述输入信号端，第二极连接所述第二节点。
优选的是，所述第二输入子电路包括第三晶体管；所述第三晶体管的控制极连接所述第一时钟信号端，第一极连接所述第二电平信号端，第二极连接所述第一节点。
优选的是，所述第一控制子电路包括第二晶体管；所述第二晶体管的控制极连接所述第二节点，第一极连接所述第一节点，第二极连接所述第一时钟信号端。
优选的是，所述第二控制子电路包括第六晶体管和第七晶体管；所述第六晶体管的控制极连接所述第二节点，第一极连接所述第三电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二时钟信号端，第一极连接所述第六晶体管的第二极，第二极连接所述第二节点.
优选的是，所述第一稳压子电路包括第八晶体管；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述第二节点，第二极连接所述第三节点。
优选的是，所述第一输出子电路包括第四晶体管和第一电容；所述第四晶体管的控制极连接所述第一节点，第一极连接所述第三电平信号端，第二极连接所述第一栅信号产生电路的信号输出端；所述第一电容的一极连接所述第一节点，另一极连接所述第三电平信号端。
优选的是，所述第二输出子电路包括第五晶体管和第二电容；所述第五晶体管的控制极连接所述第三节点，第一极连接所述第一栅极驱动电路的信号输出端，第二极连接所述第二时钟信号端；所述第二电容的一极连接所述第三节点，另一极连接所述第一栅信号产生电路的信号输出端。
优选的是，所述第二栅信号产生电路包括第三输入子电路、第四输入子电路、第二稳压子电路、第三控制子电路、第四控制子电路、第五控制子电路、第六控制子电路、第三输出子电路和第四输出子电路；其中，
所述第三输入子电路，被配置为响应于第一时钟信号，将第二电平信号传输至第四节点；所述第四节点为所述第三输入子电路、所述第三控制子电路和所述第二稳压子电路的连接节点；
所述第四输入子电路，被配置为响应于所述第一时钟信号和所述第二电平信号，将第一选通信号传输至第五节点、第六节点和第七节点；所述第五节点为所述第三控制子电路和所述第四输入子电路的连接节点；所述第六节点为所述第四输入子电路和所述第四控制子电路的连接节点；所述第七节点为所述第四输入子电路、第四控制子电路和所述第四输出子电路的连接节点；
所述第二稳压子电路，被配置响应于所述第二电平信号，将所述第四节点的电压传输至第八节点；所述第八节点为所述第二稳压子电路和所述第五控制子电路的连接节点；
所述第三控制子电路，被配置为响应于所述第五节点的电压，将所述第一时钟信号传输至所述第四节点；
所述第四控制子电路，被配置为响应于第四节点的电压、第六节点的电压和第七节点的电压，将第六节点的电压传输至所述第七节点；
所述第五控制子电路，被配置为响应于所述第八节点的电压和所述第二时钟信号端，将所述第二时钟信号传输至第九节点；所述第九节点为所述第五控制子电路和所述第三输出子电路的连接节点；
所述第六控制子电路，被配置为响应于所述第五节点的电压和第四电平信号，将所述第三电平信号传输至所述第五节点和所述第九节点；
所述第三输出子电路，被配置为响应于所述第九节点的电压，将所述第三电平信号传输至所述第二栅信号产生电路的信号输出端输出；
所述第四输出子电路，被配置为响应于所述第七节点的电压，将所述第二电平信号传输至所述第二栅信号产生电路的信号输出端输出。
优选的是，所述第三输入子电路包括第十五晶体管；所述第十五晶体管的控制极连接所述第一时钟信号端，第一极连接所述第二电平信号端，第二极连接所述第四节点。
优选的是，所述第四输入子电路包括第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管；
所述第十六晶体管的控制极连接所述第一时钟信号端，第一极连接所述第一选通信号端，第二极连接所述第五节点；所述第十七晶体管的控制极连接所述第二电平信号端，第一极连接所述第五节点，第二极连接所述第七节点；所述第十八晶体管的第一极连接所述第一时钟信号端，第一极连接所述第一选通信号端，第二极连接所述第十九晶体管的第一极；所述第十九晶体管的控制极连接所述第二电平信号端，第二极连接所述第六节点。
优选的是，所述第二稳压子电路包括第二十三晶体管；所述第二十三晶体管的控制极连接所述第二电平信号端，第一极连接所述第四节点，第二极连接所述第八节点。
优选的是，所述第三控制子电路包括第二十晶体管；所述第二十晶体管的控制极连接所述第五节点，第一极连接所述第四节点，第二极连接所述第一时钟信号端。
优选的是，所述第四控制子电路包括第二十一晶体管、第二十二晶体管、第二十九晶体管和第五电容；
所述第二十一晶体管的控制极连接所述第四节点，第一极连接所述第三电平信号端，第二极连接所述第二十二晶体管的第一极；所述第二十二晶体管的控制极连接所述第三节点，第二极连接所述第二时钟信号端；所述第二十九晶体管的控制极连接所述第六节点，第一极连接所述第七节点，第二极连接所述第六节点；所述第五电容的一极连接所述第二十一晶体管的第二极，另一极连接所述第六节点。
优选的是，所述第五控制子电路包括第二十四晶体管、第二十五晶体管和第三电容；
所述第二十四晶体管的控制极连接所述第八节点，第一极连接所述第二时钟信号端，第二极连接所述第二十五晶体管的第一极；所述第二十五晶体管的控制极连接所述第二时钟信号端，第二极连接所述第九节点；所述第三电容的一极连接所述第八节点，另一极连接所述第二十四晶体管的第二极。
优选的是，所述第六控制子电路包括第二十七晶体管和第二十八晶体管；
所述第二十七晶体管的控制极连接所述第五节点，第一极连接所述第九节点，第二极连接所述第三电平信号端；所述第二十八晶体管的控制极连接所述第四电平信号，第一极连接所述第三电平信号端，第二极连接所述第五节点。
优选的是，所述第三输出子电路包括第二十六晶体管和第四电容；
所述第二十六晶体管的控制极连接所述第九节点，第一极连接所述第三电平信号端，第二极连接所述第二栅信号产生电路的信号输出端；所述第四电容的一极连接所述第三电平信号端，另一极连接所述第九节点。
优选的是，所述第四输出子电路包括第三十晶体管和第七电容；
所述第三十晶体管的控制极连接所述第七节点，第一极连接所述第二栅信号产生电路的信号输出端，第二极连接所述第二电平信号端；所述第七电容的一极连接所述第二电平信号端，另一极连接所述第三十晶体管的第一极；
所述第二栅信号产生电路的信号输出端输出第二选通信号。
优选的是，还包括选通电路；所述选通电路的信号输出端连接所述第二输出选择子电路；
所述选通电路被配置为响应于第一选通信号和第二选通信号，输出所述第二电平信号或者第三电平信号。
优选的是，所述选通电路包括第三十一晶体管、第三十二晶体管、第三十三晶体管和第六电容；
所述第三十一晶体管的控制极连接所述第四电平信号，第一极连接所述第三电平信号，第二极连接所述选通电路的信号输出端；
所述第三十二晶体管的控制极连接所述第一选通信号端，第一极连接所述选通电路的信号输出端，第二极连接所述第三十三晶体管的第一极；
所述第三十三晶体管的控制极连接所述第二选通信号端，第二极连接所述控制信号端；
所述第六电容的一极连接所述第二电平信号，另一极连接所述选通电路的信号输出端。
优选的是，还包括多个像素单元；所述像素单元与所述移位寄存器一一对应连接。
第二方面，本公开提供了一种显示面板，其包括上述的移位寄存器。
附图说明
图1为本公开提供的第一种实施例的移位寄存器的结构示意图；
图2为本公开提供的第一种实施例的移位寄存器结构框图；
图3为本公开提供的第一种实施例的移位寄存器的0伏漏电仿真结果；
图4为本公开提供的第二种实施例的移位寄存器的结构示意图；
图5为本公开提供的第二种实施例的移位寄存器结构框图；
图6为本公开提供的第二种实施例的移位寄存器的输出信号的仿真结果图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本公开实施例中的晶体管为氧化物晶体管。氧化物晶体管由于其结构特征，容易受到温度等外界环境的影响产生阈值电压(Vth)的漂移，影响晶体管的稳定性和可靠性，进而影响显示面板的显示效果。可选地，本公开实施例中的晶体管的开关特性可以是N型或者P型。
在本公开实施例中，每个晶体管的源极和漏极在结构上是没有区别的，可以互换，这里是为了区分除栅极外的两极，将其中一极称为源极，另一极称为漏极。其中，第一极可以是源极，第二极可以是漏极。
在本公开实施例中，第一电平信号可以为高电平信号，也可以为低电平信号，根据晶体管的开关特性设置，相应地，第二电平信号与第一电平信号电压绝对值相同，符号相反。本公开中的输入信号可以为STV信号或者上一级电路的输出信号。
第一方面，本公开提供了一种移位寄存器，其应用于显示面板中。可选地，显示面板具有全屏显示模式和局部显示模式。显示面板包括多个像素单元和多个移位寄存器，像素单元和移位寄存器一一对应连接。移位寄存器包括栅信号产生电路和输出选择电路30。其中，栅信号产生电路被配置为产生驱动像素单元的栅极驱动信号。输出选择电路30被配置为在控制信号MS的控制下，在全屏显示模式时输出栅极驱动信号，在局部显示模式时输出非工作电平信号，以实现显示面板的局部画面的更新，不需要更新的面板部分不需要多次充放电，从而降低显示面板的功耗。
优选的，本公开中的移位寄存器通过设置不同部分的电路连接大小不等的低电平信号端，有效解决了移位寄存器的漏电问题，提高了电路的可靠性。
以下结合具体实施例对本公开的移位寄存器进行说明。
第一种示例：如图1-2所示，第一种示例的移位寄存器包括第一栅信号产生电路10、第一输出选择子电路51和第一非门61。
继续参照图1，该第一栅信号产生电路10包括第一输入子电路11、第二输出子电路42、第一控制子电路21、第二控制子电路22、第一稳压子电路31、第一输出子电路41和第二输出子电路42。
其中，第一输入子电路11被配置为响应于第一时钟信号CK，将输入信号STV传输至第二节点N2。第二输入子电路12，被配置为响应于第一时钟信号CK，将第二电平信号VGL2传输至第一节点N1。第一控制子电路21被配置为响应于第二节点N2的电压，将第一时钟信号CK传输至第一节点N1。第二控制子电路22被配置为响应于第一节点N1的电压和第二时钟信号CB，将第三电平信号VGH传输至第二节点N2。第一稳压子电路31被配置为响应于第二电平信号VGL2，将第二节点N2的电压传输至第三节点N3。第一输出子电路41被配置为响应于第一节点N1的电压，将第三电平信号VGH传输至第一栅信号产生电路10的信号输出端输出。第二输出子电路42被配置为响应于第三节点N3的电压，将第二时钟信号CB传输至第一栅信号产生电路10的信号输出端输出。
在此需要说明的是，第一节点N1为第二输入子电路12、第一控制子电路21、第二控制子电路22和第一输出子电路41的连接节点。第二节点N2为第一输入子电路11、第一控制子电路21、第二控制子电路22和第一稳压子电路31的连接节点。第三节点N3为第一稳压子电路31和第二输出子电路42的连接节点。
上述移位寄存器包括第一至第十四晶体管T1-T14。其中，第一至第八晶体管T1-T8、第十晶体管T10、第十二晶体管T12和第十四晶体管T14均为P型晶体管。对于P型晶体管来说，栅极输入低电平信号时，晶体管导通，栅极输入高电平信号时，晶体管截止。第九晶体管T9、第十一晶体管T11和第十三晶体管T13均为N型晶体管。对于N型晶体管来说，栅极输入高电平信号时，晶体管导通，栅极输入低电平信号时，晶体管截止。
第一输入子电路11包括第一晶体管T1。第一晶体管T1的控制极连接第一时钟信号CK端，第一极连接输入信号STV端，第二极连接第二节点N2。当第一晶体管T1的控制极写入低电平信号时，第一晶体管T1打开，输入信号STV通过第一晶体管T1写入第二节点N2。
第二输入子电路12包括第三晶体管T3。第三晶体管T3的控制极连接第一时钟信号CK端，第一极连接第二电平信号VGL2端，第二极连接第一节点N1。当第三晶体管T3的控制极写入低电平信号时，第三晶体管T3打开，第二电平信号VGL2通过第三晶体管T3写入第一节点N1。
第一控制子电路21包括第二晶体管T2。第二晶体管T2的控制极连接第二节点N2，第一极连接第一节点N1，第二极连接第一时钟信号CK端。当第二晶体管T2的控制极写入低电平信号时，第二晶体管T2打开，第一时钟信号CK通过第二晶体管T2写入第一节点N1。
第二控制子电路22包括第六晶体管T6和第七晶体管T7。第六晶体管T6的控制极连接第一节点N1，第一极连接第三电平信号VGH端，第二极连接第七晶体管T7的第一极。第七晶体管T7的控制极连接第二时钟信号CB端，第二极连接第二节点N2。当第六晶体管T6和第七晶体管T7的控制极均写入低电平信号时，第一节点N1的电压通过第六晶体管T6和第七晶体管T7传输至第二节点N2。
第一稳压子电路31包括第八晶体管T8。第八晶体管T8的控制极连接第二电平信号VGL2端，第一极连接第二节点N2，第二极连接第三节点N3。当第八晶体管T8的控制极写入低电平信号时，第八晶体管T8打开，第二节点N2的电压通过第八晶体管T8传输至第三节点N3。
第一输出子电路41包括第四晶体管T4和第一电容C1。第四晶体管T4的控制极连接第一节点N1，第一极连接第三电平信号VGH端，第二极连接第一栅信号产生电路10的信号输出端。第一电容C1的两极分别连接第四晶体管T4的控制极和第一极。当第四晶体管T4的控制极写入低电平信号时，第四晶体管T4打开，第三电平信号VGH通过第四晶体管T4传输至第一栅信号产生电路10的信号输出端输出。
第二输出子电路42包括第五晶体管T5和第二电容C2。第五晶体管T5的控制极连接第三节点N3，第一极连接第一栅信号产生电路10的信号输出端，第二极连接第二时钟信号CB端。第二电容C2的两极分别连接第五晶体管T5的控制极和第一极。当第五晶体管T5的控制极写入低电平信号时，第五晶体管T5打开，第二时钟信号CB通过第五晶体管T5传输至第一栅信号产生电路10的信号输出端输出。
第一输出选择子电路51包括第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12。第十一晶体管T11的控制极和第十二晶体管T12的控制极的连接节点复用为第一输出选择子电路51的第一输入端，连接栅极驱动信号第一栅信号产生电路10的信号输出端。第九晶体管T9的控制极和第十晶体管T10的控制极连接节点复用为第一输出选择子电路51的第二输入端，连接控制信号MS端。第十二晶体管T12的第二极、第十一晶体管T11的第一极和第九晶体管T9的第一极的连接节点复用为第一输出选择子电路51的信号输出端。另外，第九晶体管T9的第二极连接第二电平信号VGL2端，第十晶体管T10的第一极连接第三电平信号端，第十晶体管T10的第二极连接第十二晶体管T12的第一极，第十一晶体管T11的第二极连接第二电平信号VGL2端。
第一非门61包括第十三晶体管T13和第十四晶体管T14。第十三晶体管T13的控制极和第十四晶体管T14的控制极的连接节点复用为第一非门61的信号输入端，第十三晶体管T13的第一极和第十四晶体管T14的第二极的连接节点复用为第一非门61的信号输出端。第十四晶体管T14的第一极连接第三电平信号VGH端，第十三晶体管T13的第二极连接第一电平信号VGL1端。
以下为第一种示例的第一栅信号产生电路10的工作过程。
第一阶段，第一时钟信号CK写入低电平信号，第二时钟信号CB写入高电平信号，输入信号STV写入低电平信号。第一晶体管T1和第三晶体管T3均被打开，输入信号STV通过第一晶体管T1写入第二节点N2和第三节点N3，第二电平信号VGL2通过第三晶体管T3写入第一节点N1，并向第一电容C1充电，第四晶体管T4和第五晶体管T5均被打开，通过第三电平信号VGH的高电平和第二时钟信号CB端写入的高电平信号对第一栅信号产生电路10的信号输出端进行复位。
第二阶段，第一时钟信号CK写入高电平信号，第二时钟信号CB写入低电平信号，输入信号STV写入高电平信号。第一晶体管T1和第三晶体管T3均被关断。第一电容C1存储的低电平信号缓慢放电打开第六晶体管T6，第二时钟信号CB打开第七晶体管T7第七晶体管T7T6，第三电平信号VGH通过第六晶体管T6和第七晶体管T7第七晶体管T7T6传输至第二节点N2打开第八晶体管T8，第二电容C2存储的低电平信号通过第八晶体管T8缓慢拉低第二节点N2的低压，第二晶体管T2被打开，第一时钟信号CK写入的高电平信号拉高第一节点N1的电压，关断第四晶体管T4。第三节点N3的电压在第二电容C2的作用下继续保持低电平信号，第五晶体管T5继续打开，第二时钟信号CB写入的低电平信号传输至第一栅信号产生电路10的信号输出端输出。
第三阶段，第一时钟信号CK写入低电平信号，第二时钟信号CB写入高电平信号，输入信号STV写入高电平信号。第一晶体管T1和第三晶体管T3均被打开，输入信号STV传输至第二节点N2关断第二晶体管T2和第五晶体管T5。第二电平信号VGL2写入第一节点N1打开第四晶体管T4，第三电平信号VGH通过第四晶体管T4传输至第一栅信号产生电路10的信号输出端输出。
综上，第一栅信号产生电路10产生的栅极驱动信号为交替的第二电平信号VGL2和第三电平信号VGH，第二电平信号VGL2为工作电平信号，第三电平信号VGH为非工作电平信号。
进一步的，控制信号MS写入高电平信号时，第九晶体管T9打开，第十晶体管T10关断。无论栅极驱动信号写入第一电平信号VGL1还是第三电平信号VGH，第一输出选择子电路51始终输出流经第九晶体管T9的第二电平信号VGL2，该信号经过第一非门61后，打开第十四晶体管T14，第一非门61输出第三电平信号VGH，即非工作电平信号，此时处于局部显示模式。
控制信号MS写入低电平信号时，第九晶体管T9关断，第十晶体管T10打开。当栅极驱动信号写入第三电平信号VGH时，第十一晶体管T11打开，第一输出选择子电路51输出第二电平信号VGL2，该信号打开第十四晶体管T14，第一非门61输出第三电平信号VGH。当栅极驱动信号写入第一电平信号VGL1时，第十二晶体管T12打开，第三电平信号VGH通过第十晶体管T10和第十二晶体管T12传输至第一输出选择子电路51的信号输出端输出，该信号打开第十三晶体管T13，第一非门61输出第一电平信号VGL1。
也就是说，控制信号MS写入高电平信号时，处于全屏显示模式，控制信号MS写入低电平信号时，处于局部显示模式。第一输出选择子电路51在全屏模式时交替输出第二电平信号VGL2和第三电平信号VGH，在局部显示模式时输出第二电平信号VGL2。第一非门61在全屏显示模式时，交替输出第一电平信号VGL1和第三电平信号VGH，在局部显示模式时输出第三电平信号VGH。特别的，在显示面板处于全局显示模式时，第十三晶体管T13处于关断状态，但此时第十三晶体管T13的栅极连接第二电平信号VGL2端，漏极连接第一电平信号VGL1端，当第十三晶体管T13产生负偏现象时，其会被误打开，影响第一非门61的输出。因此本公开中设置第二电平信号VGL2小于第一电平信号VGL1，防止第十三晶体管T13产生漏电，影响电路输出。
参照图3，图3为上述移位寄存器的0伏漏电仿真结果。从图中可以看出，当第二电平信号VGL2比第一电平信号VGL1小2伏时，移位寄存器具有良好的漏电抗性和低功耗。
第二种示例：如图4-5所示，第二种示例的移位寄存器包括第二栅信号输出电路20、选通电路7、第二输出选择子电路52和第二非门62。
继续参照图4，该第二栅信号输出电路20包括第三输入子电路13、第四输入子电路14、第二稳压子电路32、第三控制子电路23、第四控制子电路24、第五控制子电路25、第六控制子电路26第五控制子电路25、第三输出子电路43和第四输出子电路44。
其中，第三输入子电路13被配置为响应于第一时钟信号CK，将第二电平信号VGL2传输至第四节点N4。第四输入子电路14被配置为响应于第一时钟信号CK和第二电平信号VGL2，将第一选通信号Nscan[n-1]传输至第五节点N5、第六节点N6和第七节点N7。第二稳压子电路32被配置响应于第二电平电压，将第四节点N4的电压传输至第八节点N8。第三控制子电路23被配置为响应于第五节点N5的电压，将第一时钟信号CK传输至第四节点N4。第四控制子电路24被配置为响应于第四节点N4的电压、第六节点N6的电压和第七节点N7的电压，将第六节点N6的电压传输至第七节点N7。第五控制子电路25被配置为响应于第八节点N8的电压和第二时钟信号CB端，将第二时钟信号CB传输至第九节点N9。第六控制子电路26第五控制子电路25被配置为响应于第五节点N5的电压和第四电平信号，将第三电平信号VGH传输至第五节点N5和第九节点N9。第三输出子电路43被配置为响应于第九节点N9的电压，将第三电平信号VGH传输至第二栅信号产生电路20的信号输出端输出。第四输出子电路44被配置为响应于第七节点N7的电压，将第二电平信号VGL2传输至第二栅信号产生电路20的信号输出端输出。
在此需要说明的是，第四节点N4为第三输入子电路13、第三控制子电路23和第二稳压子电路32的连接节点。第五节点N5为第三控制子电路23和第四输入子电路14的连接节点。第六节点N6为第四输入子电路14和第四控制子电路24的连接节点。第七节点N7为第四输入子电路14、第四控制子电路24和第四输出子电路44的连接节点。第八节点N8为第二稳压子电路32和第五控制子电路25的连接节点。第九节点N9为第五控制子电路25和第三输出子电路43的连接节点。
上述移位寄存器包括第十五至第三十九晶体管T15-T39。其中，第十五至第三十一晶体管T15-T31、第三十三晶体管T33、第三十四晶体管T34、第三十五晶体管T35和第三十九晶体管T39均为P型晶体管，第三十二晶体管T32、第三十六晶体管T36、第三十七晶体管T37和第三十八晶体管T38均为N型晶体管。第三输入子电路13包括第十五晶体管T15。第十五晶体管T15的控制极连接第一时钟信号CK端，第一极连接第二电平信号VGL2端，第二极连接第四节点N4。当第十五晶体管T15的控制极写入低电平信号时，第二晶体管T2通过第十五晶体管T15写入第四节点N4。
第四输入子电路14包括第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。第十六晶体管T16的控制极连接第一时钟信号CK端，第一极连接第一选通信号端，第二极连接第五节点N5，第十七晶体管T17的控制极连接第二电平信号VGL2端，第一极连接第五节点N5，第二极连接第七节点N7，第十八晶体管T18的第一极连接第一时钟信号CK端，第一极连接第一选通信号端，第二极连接第十九晶体管T19的第一极，第十九晶体管T19的控制极连接第二电平信号VGL2端，第二极连接第六节点N6。当第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第十九晶体管T19的控制极均写入低电平信号时，第一选通信号Nscan[n-1]通过第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第十九晶体管T19传输至第五节点N5、第六节点N6和第七节点N7
第二稳压子电路32包括第二十三晶体管T23。第二十三晶体管T23的控制极连接第二电平信号VGL2端，第一极连接第四节点N4，第二极连接第八节点N8。当第二十三晶体管T23的控制极被写入低电平信号时，第四节点N4的电压通过第二十三晶体管T23传输至第八节点N8。
第三控制子电路23包括第二十晶体管T20。第二十晶体管T20的控制极连接第五节点N5，第一极连接第四节点N4，第二极连接第一时钟信号CK端。当第二十晶体管T20的控制极写入低电平信号时，第一时钟信号CK通过第二十晶体管T20写入第四节点N4。第四控制子电路24包括第二十一晶体管T21、第二十二晶体管T22、第二十九晶体管T29和第五电容C5，第二十一晶体管T21的控制极连接第四节点N4，第一极连接第三电平信号VGH端，第二极连接第二十二晶体管T22的第一极，第二十二晶体管T22的控制极连接第三节点N3，第二极连接第二时钟信号CB端，第二十九晶体管T29的控制极连接第六节点N6，第一极连接第七节点N7，第二极连接第六节点N6，第五电容C5的一极连接第二十一晶体管T21的第二极，另一极连接第六节点N6。当第二十一晶体管T21、第二十二晶体管T22、第二十九晶体管T29的控制极均写入低电平信号时，第六节点N6的电压通过第四控制子电路24传输至第七节点N7。
第五控制子电路25包括第二十四晶体管T24、第二十五晶体管T25和第三电容C3，第二十四晶体管T24的控制极连接第八节点N8，第一极连接第二时钟信号CB端，第二极连接第二十五晶体管T25的第一极，第二十五晶体管T25的控制极连接第二时钟信号CB端，第二极连接第九节点N9，第三电容C3的一极连接第八节点N8，另一极连接第二十四晶体管T24的第二极。当第二十四晶体管T24、第二十五晶体管T25控制极均写入低电平信号时，第二时钟信号CB通过第五控制子电路25传输至第九节点N9。
第六控制子电路26第五控制子电路25包括第二十七晶体管T27和第二十八晶体管T28，第二十七晶体管T27的控制极连接第五节点N5，第一极连接第九节点N9，第二极连接第三电平信号VGH端，第二十八晶体管T28的控制极连接第四电平信号，第一极连接第三电平信号VGH端，第二极连接第五节点N5。当第二十七晶体管T27、第二十八晶体管T28控制极均写入低电平信号时，第三电平信号VGH通过第五控制子电路25传输至第五节点N5和第九节点N9。
第三输出子电路43包括第二十六晶体管T26和第四电容C4，第二十六晶体管T26的控制极连接第九节点N9，第一极连接第三电平信号VGH端，第二极连接第二栅信号产生电路20的信号输出端，第四电容C4的一极连接第三电平信号VGH端，另一极连接第九节点N9。当第二十六晶体管T26的控制极写入低电平信号时，第三电平信号VGH通过第二十六晶体管T26传输至第二第二栅信号产生电路20的信号输出端输出。
第四输出子电路44包括第三十晶体管T30和第七电容，第三十晶体管T30的控制极连接第七节点N7，第一极连接第二栅信号产生电路20的信号输出端，第二极连接第二电平信号端，第七电容的一极连接第二电平信号VGL2端，另一极连接第三十晶体管T30的第一极。当第三十晶体管T30的控制极写入低电平信号时，第二电平信号VGL2通过第三十晶体管T30传输至第二栅信号产生电路20的信号输出端输出。
选通电路7被配置为响应于第一选通信号Nscan[n-1]和第二选通信号Nscan[n]，输出第二电平信号VGL2或者第三电平信号VGH。选通电路7包括第三十一晶体管T31、第三十二晶体管T32、第三十三晶体管T33和第六电容C6。第三十一晶体管T31的控制极连接第四电平信号，第一极连接第三电平信号VGH，第二极连接选通电路7的信号输出端。第三十二晶体管T32的控制极连接第一选通信号Nscan[n-1]端，第一极连接选通电路7的信号输出端，第二极连接第三十三晶体管T33的第一极。第三十三晶体管T33的控制极连接第二选通信号Nscan[n]端，第二极连接控制信号MS端。第六电容C6的一极连接第二电平信号VGL2，另一极连接选通电路7的信号输出端。其中，第一选通信号Nscan[n-1]比第二选通信号Nscan[n]延迟1H，也就是说，控制信号MS只有1H的时间可以被传输至第二输出选择子电路52。
第二输出选择子电路52包括第三十四晶体管T34、第三十五晶体管T35、第三十六晶体管T36和第三十七晶体管T37。第三十四晶体管T34和第三十五晶体管T35均为P型晶体管，第三十六晶体管T36和第三十七晶体管T37均为N型晶体管。其中，第三十四晶体管T34的控制极连接第二栅信号产生电路20的信号输出端，第一极连接第三电平信号VGH端，第二极连接第二输出选择子电路52的信号输出端。第三十五晶体管T35的控制极连接选通电路7的信号输出端，第一极连接第三电平信号VGH端，第二极连接第二输出选择子电路52的信号输出端。第三十六晶体管T36的控制极连接第二栅信号产生电路20的信号输出端，第一极连接第二输出选择子电路52的信号输出端，第二极连接第三十七晶体管T37的第一极。第三十七晶体管T37的控制极连接选通电路7的信号输出端，第二极连接第一电平信号VGL1端。
第二非门62包括第三十八晶体管T38和第三十九晶体管T39。第三十八晶体管T38的控制极连接第二输出选择子电路52的信号输出端，第一极连接第二非门62的信号输出端，第二极连接第一电平信号VGL1端。第三十九晶体管T39的控制极连接第二输出选择子电路52的信号输出端，第一极连接第三电平信号VGH端，第二极连接第二非门62的信号输出端。
以下为第二种实施例的第二栅信号产生电路20的工作过程。
第一阶段，第一时钟信号CK写入低电平信号，第二时钟信号CB写入高电平信号，输入信号STV写入高电平信号。第二栅信号输出电路输出低电平信号。
第二阶段，第一时钟信号CK写入高电平信号，第二时钟信号CB写入低电平信号，输入信号STV写入高电平信号。第二栅信号输出电路输出高电平信号。
第三阶段，第一时钟信号CK写入低电平信号，第二时钟信号CB写入高电平信号，输入信号STV写入高电平信号。第二栅信号输出电路输出高电平信号。
综上，第二栅信号产生电路20产生的栅极驱动信号为交替的第二电平信号VGL2和第三电平信号VGH。
进一步的，选通电路7输出第二电平信号VGL2时，第三十五晶体管T35打开，第三十七晶体管T37关断。无论栅极驱动信号写入第二电平信号VGL2还是第三电平信号VGH，第二输出选择子电路52始终输出流经第三十五晶体管T35的第三电平信号VGH，该信号经过第二非门62后，打开第三十八晶体管T38，第二非门62输出第一电平信号VGL1，即非工作电平信号，此时处于局部显示模式。
选通电路7输出第三电平信号VGH时，第三十五晶体管T35关断，第三十七晶体管T37打开。当栅极驱动信号写入第二电平信号VGL2时，第三 十四晶体管T34打开，第二输出选择子电路52输出第三电平信号VGH，该信号打开第三十八晶体管T38，第二非门62输出第一电平信号VGL1。当栅极驱动信号写入第三电平信号VGH时，第三十六晶体管T36打开，第二输出选择子电路52输出第一电平信号VGL1，该信号打开第三十九晶体管T39，第二非门62输出第三电平信号VGH。
也就是说，选通电路7输出第二电平信号VGL2至第二输出选择子电路52时，处于全屏显示模式，输出第三电平信号VGH至第二输出选择子电路52时，处于局部显示模式。第二输出选择子电路52在全屏模式时交替输出第一电平信号VGL1和第三电平信号VGH，在局部模式时输出第一电平信号VGL1。第二非门62在全屏模式时，交替输出第一电平信号VGL1和第三电平信号VGH，在局部模式时输出第三电平信号VGH。其中，第三电平信号VGH为栅极驱动信号的工作电平信号，第二电平信号VGL2为栅极驱动信号的非工作电平信号。
特别的，在显示面板处于局部显示模式，即选通电路7输出第三电平信号VGH时，第三十七晶体管T37被打开。当栅极驱动信号写入第二电平信号VGL2时，第三十六晶体管T36应处于关闭状态，但当第三十六晶体管T36的阈值电压出现负偏时，可能被误打开，致使第一电平信号VGL1传输至第二非门62，影响输出，因此在第二种实施例中，设置第二电平信号VGL2小于第一电平信号VGL1，防止产生漏电，影响电路可靠性。
参照图6，图6为第二种示例的移位寄存器的仿真结果图，从图中可以看出改善漏电情况后的移位寄存器的输出无横纹，具有更低的台阶。
第二方面，本公开提供了一种显示面板，其包括上述任一实施例中的移位寄存器。其中，显示面板可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的显示装置的显示部件。故其功耗低，漏电抗性好。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (29)

  1. 一种移位寄存器，其应用于显示面板中，所述显示面板具有全屏显示模式和局部显示模式，所述移位寄存器包括：
    栅信号产生电路，被配置为生成栅极驱动信号；
    输出选择电路，被配置为在控制信号的控制下，在全屏显示模式时输出所述栅极驱动信号，在局部显示模式时，输出非工作电平信号。
  2. 根据权利要求1所述的移位寄存器，其中，所述输出选择电路包括：
    第一输出选择子电路，被配置为响应于所述栅极驱动信号和所述控制信号，在全屏模式时交替输出第二电平信号和第三电平信号，在局部显示模式时输出所述第二电平信号；
    第一非门，被配置为在全屏模式时，交替输出第一电平信号和所述第三电平信号，在局部模式时输出所述第三电平信号；所述第一电平信号为所述栅极驱动信号的工作电平信号，所述第三电平信号为所述栅极驱动信号的非工作电平信号；
    所述第一电平信号大于所述第二电平信号。
  3. 根据权利要求2所述的移位寄存器，其中，所述第一输出选择子电路包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
    所述第九晶体管的控制极连接所述控制信号端，第一极连接所述第一输出选择子电路的信号输出端，第二极连接第二电平信号端；
    所述第十晶体管的控制极连接所述控制信号端，第一极连接所述第三电平信号端，第二极连接所述第十二晶体管的第一极；
    所述第十一晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第一输出选择子电路的信号输出端，第二极连接所述第二电平信号端；
    所述第十二晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第十晶体管的第二极，第二极连接所述第一输出选择子电路的信号输出端。
  4. 根据权利要求2所述的移位寄存器，其中，所述第一非门包括：第十三晶体管和第十四晶体管；
    所述第十三晶体管的控制极和所述第十四晶体管的控制极的连接节点复用为所述第一非门的信号输入端，连接所述第一输出选择子电路的信号输出端；所述第十三晶体管的第一极和所述第十四晶体管的第二极复用为所述第一非门的信号输出端；
    所述第十三晶体管的第二极连接所述第一电平信号端；所述第十四晶体管的第一极连接所述第三电平信号端。
  5. 根据权利要求1所述的移位寄存器，其中，所述输出选择电路包括：
    第二输出选择子电路，被配置为响应于所述栅极驱动信号和所述控制信号，在全屏模式时交替输出第一电平信号和第三电平信号，在局部模式时输出所述第一电平信号；
    第二非门，被配置为在全屏模式时，交替输出所述第一电平信号和所述第三电平信号，在局部模式时输出所述第三电平信号；所述第三电平信号为所述栅极驱动信号的工作电平信号，所述第二电平信号为所述栅极驱动信号的非工作电平信号；
    所述第一电平信号和所述第二电平信号的正负性相同；所述第一电平信号大于所述第二电平信号。
  6. 根据权利要求5所述的移位寄存器，其中，所述第二输出选择子电路包括：第三十四晶体管、第三十五晶体管、第三十六晶体管和第三十七晶体管；其中，
    所述第三十四晶体管的控制极连接栅信号产生电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二输出选择子电路的信号输出端；
    所述第三十五晶体管的控制极连接选通电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二输出选择子电路的信号输出端；
    所述第三十六晶体管的控制极连接所述栅信号产生电路的信号输出端，第一极连接所述第二输出选择子电路的信号输出端，第二极连接所述第三十七晶体管的第一极；
    所述第三十七晶体管的控制极连接所述选通电路的信号输出端，第二极连接所述第一电平信号端。
  7. 根据权利要求5所述的移位寄存器，其中，所述第二非门包括：第三十八晶体管和第三十九晶体管；
    所述第三十八晶体管的控制极连接所述第二输出选择子电路的信号输出端，第一极连接所述第二非门的信号输出端，第二极连接所述第一电平信号端；
    所述第三十九晶体管的控制极连接所述第二输出选择子电路的信号输出端，第一极连接所述第三电平信号端，第二极连接所述第二非门的信号输出端。
  8. 根据权利要求2-4中任一项所述的移位寄存器，其中，所述第一栅信号产生电路包括第一输入子电路、第二输入子电路、第一控制子电路、第二控制子电路、第一稳压子电路、第一输出子电路和第二输出子电路；其中，
    所述第一输入子电路，被配置为响应于第一时钟信号，将输入信号传输至第二节点；所述第二节点为所述第一输入子电路、所述第一控制子电路、所述第二控制子电路和所述第一稳压子电路的连接节点；
    所述第二输入子电路，被配置为响应于所述第一时钟信号，将第二电平信号传输至第一节点；所述第一节点为所述第二输入子电路、所述第一控制子电路、所述第二控制子电路和所述第一输出子电路的连接节点；
    所述第一控制子电路，被配置为响应于所述第二节点的电压，将所述第一时钟信号传输至所述第一节点；
    所述第二控制子电路，被配置为响应于所述第一节点的电压和第二时钟信号，将所述第三电平信号传输至所述第二节点；
    所述第一稳压子电路，被配置为响应于所述第二电平信号，将所述第二节点的电压传输至所述第三节点；所述第三节点为所述稳压子电路和所述第二输出子电路的连接节点；
    所述第一输出子电路，被配置为响应于所述第一节点的电压，将所述第三电平信号传输至所述第一栅信号产生电路的信号输出端输出；
    所述第二输出子电路，被配置为响应于所述第三节点的电压，将所述第二时钟信号传输至所述第一栅信号产生电路的信号输出端输出。
  9. 根据权利要求8所述的显示面板，其中，所述第一输入子电路包括第一晶体管；所述第一晶体管的控制极连接所述第一时钟信号端，第一极连接所述输入信号端，第二极连接所述第二节点。
  10. 根据权利要求8所述的显示面板，其中，所述第二输入子电路包括第三晶体管；所述第三晶体管的控制极连接所述第一时钟信号端，第一极连接所述第二电平信号端，第二极连接所述第一节点。
  11. 根据权利要求8所述的显示面板，其中，所述第一控制子电路包括第二晶体管；所述第二晶体管的控制极连接所述第二节点，第一极连接所述第一节点，第二极连接所述第一时钟信号端。
  12. 根据权利要求8所述的显示面板，其中，所述第二控制子电路包括第六晶体管和第七晶体管；所述第六晶体管的控制极连接所述第二节点，第一极连接所述第三电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二时钟信号端，第一极连接所述第六晶体管的第二极，第二极连接所述第二节点.
  13. 根据权利要求8所述的显示面板，其中，所述第一稳压子电路包括第八晶体管；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述第二节点，第二极连接所述第三节点。
  14. 根据权利要求8所述的显示面板，其中，所述第一输出子电路包括第四晶体管和第一电容；所述第四晶体管的控制极连接所述第一节点，第一极连接所述第三电平信号端，第二极连接所述第一栅信号产生电路的信号输出端；所述第一电容的一极连接所述第一节点，另一极连接所述第三电平信号端。
  15. 根据权利要求8所述的显示面板，其中，所述第二输出子电路包括第五晶体管和第二电容；所述第五晶体管的控制极连接所述第三节点，第一极连接所述第一栅极驱动电路的信号输出端，第二极连接所述第二时钟信号端；所述第二电容的一极连接所述第三节点，另一极连接所述第一栅信号产生电路的信号输出端。
  16. 根据权利要求5-7中任一项所述的移位寄存器，其中，所述第二栅信号产生电路包括第三输入子电路、第四输入子电路、第二稳压子电路、第三控制子电路、第四控制子电路、第五控制子电路、第六控制子电路、第三输出子电路和第四输出子电路；其中，
    所述第三输入子电路，被配置为响应于第一时钟信号，将第二电平信号传输至第四节点；所述第四节点为所述第三输入子电路、所述第三控制子电路和所述第二稳压子电路的连接节点；
    所述第四输入子电路，被配置为响应于所述第一时钟信号和所述第二电平信号，将第一选通信号传输至第五节点、第六节点和第七节点；所述第五节点为所述第三控制子电路和所述第四输入子电路的连接节点；所述第六节点为所述第四输入子电路和所述第四控制子电路的连接节点；所述第七节点为所述第四输入子电路、第四控制子电路和所述第四输出子电路的连接节点；
    所述第二稳压子电路，被配置响应于所述第二电平信号，将所述第四节点的电压传输至第八节点；所述第八节点为所述第二稳压子电路和所述第五控制子电路的连接节点；
    所述第三控制子电路，被配置为响应于所述第五节点的电压，将所述第一时钟信号传输至所述第四节点；
    所述第四控制子电路，被配置为响应于第四节点的电压、第六节点的电压和第七节点的电压，将第六节点的电压传输至所述第七节点；
    所述第五控制子电路，被配置为响应于所述第八节点的电压和所述第二时钟信号端，将所述第二时钟信号传输至第九节点；所述第九节点为所述第五控制子电路和所述第三输出子电路的连接节点；
    所述第六控制子电路，被配置为响应于所述第五节点的电压和第四电平信号，将所述第三电平信号传输至所述第五节点和所述第九节点；
    所述第三输出子电路，被配置为响应于所述第九节点的电压，将所述第三电平信号传输至所述第二栅信号产生电路的信号输出端输出；
    所述第四输出子电路，被配置为响应于所述第七节点的电压，将所述第二电平信号传输至所述第二栅信号产生电路的信号输出端输出。
  17. 根据权利要求16所述的显示面板，其中，所述第三输入子电路包括第十五晶体管；所述第十五晶体管的控制极连接所述第一时钟信号端，第一极连接所述第二电平信号端，第二极连接所述第四节点。
  18. 根据权利要求16所述的显示面板，其中，所述第四输入子电路包括第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管；
    所述第十六晶体管的控制极连接所述第一时钟信号端，第一极连接所述第一选通信号端，第二极连接所述第五节点；所述第十七晶体管的控制极连接所述第二电平信号端，第一极连接所述第五节点，第二极连接所述第七节点；所述第十八晶体管的第一极连接所述第一时钟信号端，第一极连接所述第一选通信号端，第二极连接所述第十九晶体管的第一极；所述第十九晶体管的控制极连接所述第二电平信号端，第二极连接所述第六节点。
  19. 根据权利要求16所述的显示面板，其中，所述第二稳压子电路包括第二十三晶体管；所述第二十三晶体管的控制极连接所述第二电平信号端，第一极连接所述第四节点，第二极连接所述第八节点。
  20. 根据权利要求16所述的显示面板，其中，所述第三控制子电路包括第二十晶体管；所述第二十晶体管的控制极连接所述第五节点，第一极连接所述第四节点，第二极连接所述第一时钟信号端。
  21. 根据权利要求16所述的显示面板，其中，所述第四控制子电路包括第二十一晶体管、第二十二晶体管、第二十九晶体管和第五电容；
    所述第二十一晶体管的控制极连接所述第四节点，第一极连接所述第三电平信号端，第二极连接所述第二十二晶体管的第一极；所述第二十二晶体管的控制极连接所述第三节点，第二极连接所述第二时钟信号端；所述第二十九晶体管的控制极连接所述第六节点，第一极连接所述第七节点，第二极连接所述第六节点；所述第五电容的一极连接所述第二十一晶体管的第二极，另一极连接所述第六节点。
  22. 根据权利要求16所述的显示面板，其中，所述第五控制子电路包括第二十四晶体管、第二十五晶体管和第三电容；
    所述第二十四晶体管的控制极连接所述第八节点，第一极连接所述第二时钟信号端，第二极连接所述第二十五晶体管的第一极；所述第二十五晶体管的控制极连接所述第二时钟信号端，第二极连接所述第九节点；所述第三电容的一极连接所述第八节点，另一极连接所述第二十四晶体管的第二极。
  23. 根据权利要求16所述的显示面板，其中，所述第六控制子电路包括第二十七晶体管和第二十八晶体管；
    所述第二十七晶体管的控制极连接所述第五节点，第一极连接所述第九节点，第二极连接所述第三电平信号端；所述第二十八晶体管的控制极连接所述第四电平信号，第一极连接所述第三电平信号端，第二极连接所述第五节点。
  24. 根据权利要求16所述的显示面板，其中，所述第三输出子电路包括第二十六晶体管和第四电容；
    所述第二十六晶体管的控制极连接所述第九节点，第一极连接所述第三电平信号端，第二极连接所述第二栅信号产生电路的信号输出端；所述第四电容的一极连接所述第三电平信号端，另一极连接所述第九节点。
  25. 根据权利要求16所述的显示面板，其中，所述第四输出子电路包括第三十晶体管和第七电容；
    所述第三十晶体管的控制极连接所述第七节点，第一极连接所述第二栅信号产生电路的信号输出端，第二极连接所述第二电平信号端；所述第七电容的一极连接所述第二电平信号端，另一极连接所述第三十晶体管的第一极；
    所述第二栅信号产生电路的信号输出端输出第二选通信号。
  26. 根据权利要求16所述的移位寄存器，其中，还包括选通电路；所述选通电路的信号输出端连接所述第二输出选择子电路；
    所述选通电路被配置为响应于第一选通信号和第二选通信号，输出所述第二电平信号或者第三电平信号。
  27. [根据细则91更正 19.02.2024]
    根据权利要求26所述的显示面板，其中，所述选通电路包括第三十一晶体管、第三十二晶体管、第三十三晶体管和第六电容；
    所述第三十一晶体管的控制极连接所述第四电平信号，第一极连接所述第三电平信号，第二极连接所述选通电路的信号输出端；
    所述第三十二晶体管的控制极连接所述第一选通信号端，第一极连接所述选通电路的信号输出端，第二极连接所述第三十三晶体管的第一极；
    所述第三十三晶体管的控制极连接所述第二选通信号端，第二极连接所述控制信号端；
    所述第六电容的一极连接所述第二电平信号，另一极连接所述选通电路的信号输出端。
  28. [根据细则91更正 19.02.2024]
    根据权利要求1所述的移位寄存器，其中，还包括多个像素单元；所述像素单元与所述移位寄存器一一对应连接。
  29. [根据细则91更正 19.02.2024]
    一种显示面板，其包括如权利要求1-28任一项所述的移位寄存器。
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