WO2025115481A1 - 光検出装置及び電子機器 - Google Patents

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WO2025115481A1
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photoelectric conversion
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region
light
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N1/024—Details of scanning heads ; Means for illuminating the original
    • H04N1/028—Details of scanning heads ; Means for illuminating the original for picture information pick-up
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • An electronic device includes: The photodetector; an optical lens that forms an image of image light from a subject on an imaging surface of the light detection device; a signal processing circuit for processing a signal output from the photodetector; It is equipped with:
  • FIG. 11 is a plan view illustrating a fourth opening and closing pattern of the shutter block in the solid-state imaging device according to the first embodiment of the present technology.
  • FIG. 12B is an enlarged plan view of a portion of FIG. 12A.
  • 11 is a longitudinal sectional view illustrating a schematic longitudinal sectional structure of a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 11 is a longitudinal sectional view illustrating a modified example 1-1 of the second embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a modified example 1-2 of the second embodiment of the present technology.
  • FIG. 11 is a longitudinal sectional view illustrating a modified example 1-3 of the second embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a modified example 1-4 of the second embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a modified example 1-5 of the second embodiment of the present technology.
  • FIG. 11 is a plan view illustrating a state in which a portion of each of two shutter sections included in one shutter block overlaps with one photoelectric conversion region in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. 19B is an enlarged plan view of a portion of FIG. 19A.
  • 13 is a plan view illustrating a first opening pattern of a shutter block in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. FIG. 20B is an enlarged plan view of a portion of FIG. 20A.
  • FIG. 13 is a plan view illustrating a second opening pattern of a shutter block in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. FIG. 20B is an enlarged plan view of a portion of FIG. 20A.
  • FIG. 13 is a plan view illustrating a first opening pattern of a shutter block in a modified example 3-1 of the third embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a second opening pattern of the shutter block in the modified example 3-1 of the third embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a schematic positional relationship between a shutter portion of a shutter layer and a photoelectric conversion region in a modified example 3-2 of the second embodiment of the present technology.
  • FIG. 24B is an enlarged plan view of a portion of FIG. 24A.
  • 13 is a longitudinal sectional view illustrating a schematic longitudinal sectional structure of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 13 is a perspective view showing an arrangement state of an upper electrode and a lower electrode included in a shutter layer in a solid-state imaging device according to a fourth embodiment of the present technology;
  • FIG. 13 is a plan view illustrating an arrangement state of upper electrodes and lower electrodes included in a shutter layer in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a schematic longitudinal sectional structure of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 13 is a perspective view showing an arrangement state of an upper electrode and a lower electrode included in a shutter layer in a solid-state imaging device according to a fourth embodiment of the present technology
  • FIG. 13 is a plan view illustrating an
  • FIG. 13 is a plan view illustrating a schematic planar pattern of a relay electrode included in an inter-pixel isolation region in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. FIG. 13 is a plan view illustrating a modified example 4-1 of the fourth embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a modified example 4-2 of the fourth embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a modified example 4-3 of the fourth embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a modified example 4-3 of the fourth embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a modified example 4-4 of the fourth embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view illustrating a schematic longitudinal sectional structure of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. FIG. 13 is a diagram showing a configuration example of an electronic device according to a sixth embodiment of the present technology.
  • up and down and other directions in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of this technology. For example, if an object is rotated 90 degrees and observed, up and down are converted into left and right and read, and of course, if it is rotated 180 degrees and observed, up and down are read inverted.
  • a first direction and a second direction that are mutually orthogonal in the same plane are defined as the X direction and the Y direction, respectively, and a third direction that is orthogonal to each of the first direction and the second direction is defined as the Z direction.
  • the thickness direction of the semiconductor layer 21, which will be described later is described as the Z direction.
  • the thickness of the semiconductor layer 21 is the distance between the first surface portion S1 and the second surface portion S2, which are located on opposite sides in the Z direction, and the thickness direction of the semiconductor layer 21 is the direction that represents the thickness of the semiconductor layer 21.
  • a planar view refers to the semiconductor layer 21 being viewed from the Z direction (one direction).
  • a cross-sectional view refers to the cross section along the Z direction (one direction) being viewed from a direction perpendicular to the Z direction.
  • CMOS complementary metal oxide semiconductor
  • a liquid crystal layer 58 is used as a material layer that can be electrically switched between transmitting and blocking light, and an example is described in which four pseudo pixels are formed in one photoelectric conversion region 22.
  • the solid-state imaging device 1A is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig. 1, the solid-state imaging device 1A according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig.
  • this solid-state imaging device 1A (101) takes in image light (incident light 106) from a subject via an optical lens 102, converts the amount of incident light 106 imaged on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal as a pixel signal.
  • the semiconductor chip 2 on which the solid-state imaging device 1A is mounted has a square pixel array section 2A located in the center of a two-dimensional plane including mutually orthogonal X and Y directions, and a peripheral section 2B located outside the pixel array section 2A so as to surround the pixel array section 2A.
  • the semiconductor chip 2 is formed in the manufacturing process by dicing a semiconductor wafer including a semiconductor layer 21 described below into chip formation regions. Therefore, the configuration of the solid-state imaging device 1A described below is generally the same in the wafer state before the semiconductor wafer is diced. Therefore, this technology can be applied in the semiconductor chip state and in the semiconductor wafer state.
  • the column signal processing circuit 5 shown in FIG. 2 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog-to-Digital) conversion to remove pixel-specific fixed pattern noise.
  • the horizontal drive circuit 6 shown in FIG. 2 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn, and causing each of the column signal processing circuits 5 to output a pixel signal that has been subjected to signal processing to the horizontal signal line 12.
  • the output circuit 7 shown in FIG. 2 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
  • the signal processing may include buffering, black level adjustment, column variation correction, various types of digital signal processing, etc.
  • the control circuit 8 shown in FIG. 2 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • Each of the plurality of pixels 3 includes a photoelectric conversion region 22 shown in FIG.
  • the photoelectric conversion region 22 includes a photoelectric conversion unit 25, a transfer transistor TR, and a floating diffusion region FD as the photoelectric conversion unit.
  • Photoelectric conversion section 3 is composed of, for example, a pn junction type photodiode (PD) and generates a signal charge according to the amount of light received.
  • the photoelectric conversion unit 25 also temporarily holds (accumulates) the generated signal charge.
  • the cathode side of the photoelectric conversion unit 25 is electrically connected to the source region of the transfer transistor TR, and the anode side is electrically connected to a reference potential line (for example, ground).
  • Transfer transistor 3 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25 to the floating diffusion region FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion unit 25, and the drain region is electrically connected to the floating diffusion region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line of the pixel drive line 10 shown in FIG.
  • the floating diffusion region FD shown in FIG. 3 temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR.
  • the solid-state imaging device 1A of the first embodiment further includes a pixel circuit (readout circuit) 15 shown in Fig. 3.
  • the input stage of the pixel circuit 15 is electrically connected to the floating diffusion region FD of the photoelectric conversion region 22.
  • a circuit configuration is used in which one pixel circuit 15 is assigned to one pixel 3, but this is not limited to this, and one pixel circuit 15 may be shared by multiple pixels 3.
  • a circuit configuration may be used in which one pixel circuit 15 is shared by one pixel block, with four pixels 3 arranged in a 2 x 2 arrangement, two by two in each of the X and Y directions, as one unit.
  • a circuit configuration may be used in which one pixel circuit 15 is assigned to one pixel block, with two or more pixels 3 as one unit, or a circuit configuration may be used in which one pixel circuit 15 is assigned to multiple pixel blocks, with multiple pixels 3 as one unit.
  • the pixel circuit 15 shown in FIG. 3 reads out the signal charge held in the floating diffusion region FD of one pixel 3 and outputs a pixel signal based on the read signal charge.
  • the pixel circuit 15 converts the signal charge photoelectrically converted by the photoelectric conversion unit 25 (photodiode PD) into a pixel signal based on this signal charge and outputs it.
  • the pixel circuit 15 includes a plurality of pixel transistors Q.
  • the pixel circuit 15 of the first embodiment includes, but is not limited to, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as the pixel transistors Q.
  • These pixel transistors Q (AMP, SEL, RST, FDG) and the transfer transistor TR described above are configured as insulated gate type field effect transistors, for example, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) whose gate insulating film is made of a silicon oxide (SiO 2 ) film.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • These transistors may also be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is made of a silicon nitride (Si 3 N 4 ) film or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the selection transistor SEL the reset transistor RST, and the switching transistor FDG function mainly as switching elements.
  • the source region of the amplifier transistor AMP is electrically connected to the drain region of the select transistor SEL, the drain region of the amplifier transistor AMP is electrically connected to the power supply line Vdd and the drain region of the reset transistor RST, and the gate electrode of the amplifier transistor AMP is electrically connected to the floating diffusion region FD and the source region of the switching transistor FDG.
  • the source region of the selection transistor SEL is electrically connected to the vertical signal line 11 (VSL), the drain region of the selection transistor SEL is electrically connected to the source region of the amplification transistor AMP, and the gate electrode of the selection transistor SEL is electrically connected to the selection transistor driving line of the pixel driving line 10 shown in FIG.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated in the photoelectric conversion unit 25 (photodiode PD).
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion region FD and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL).
  • the FD capacitance C of the floating diffusion region FD needs to be large so that the voltage V when converted to a voltage by the amplifier transistor AMP does not become too large (in other words, to become small).
  • the switching transistor FDG when the switching transistor FDG is turned on, the gate capacitance of the switching transistor FDG increases, so the overall FD capacitance C becomes large.
  • the switching transistor FDG when the switching transistor FDG is turned off, the overall FD capacitance C becomes small. In this way, by switching the switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be changed.
  • FIG. 7 is a perspective view showing a schematic arrangement of the upper electrode 60 and the lower electrode 56 included in the shutter layer 51.
  • FIG. 8 is a plan view that shows a schematic arrangement of the upper electrode 60 and the lower electrode 56 included in the shutter layer 51. As shown in FIG.
  • the semiconductor chip 2 (solid-state imaging device 1A) includes a semiconductor layer 21 having a first surface portion S1 and a second surface portion S2 located on opposite sides in the thickness direction (Z direction) as one direction, a shutter layer 51 provided on the second surface portion S2 side of the semiconductor layer 21, and a lens layer 71 provided on the side of the shutter layer 51 opposite the semiconductor layer 21 side.
  • the first surface S1 of the semiconductor layer 21 is sometimes called the main surface or element formation surface, and the second surface S2 is sometimes called the back surface.
  • the solid-state imaging device 1A photoelectrically converts incident light incident from the second surface S2 side of the semiconductor layer 21 by a photoelectric conversion section 25 (photodiode PD) provided in the photoelectric conversion region 22 of the semiconductor layer 21. Therefore, in this first embodiment, the second surface S2 of the semiconductor layer 21 is sometimes called the light incident surface.
  • the semiconductor layer 21 includes an inter-pixel isolation region 31 extending in the thickness direction (Z direction) of the semiconductor layer 21, and a photoelectric conversion region 22 partitioned by the inter-pixel isolation region 31.
  • the photoelectric conversion region 22 is provided for each pixel 3.
  • the semiconductor layer 21 may be a Si substrate, a SiGe substrate, an InGaAs substrate, or the like.
  • a p-type semiconductor substrate made of single crystal silicon, for example, is used as the semiconductor layer 21.
  • the inter-pixel isolation regions 31 extend in the X direction and are repeatedly arranged at predetermined intervals in the Y direction. Also, the inter-pixel isolation regions 31 extend in the Y direction and are repeatedly arranged at predetermined intervals in the X direction. That is, the inter-pixel isolation regions 31 have a lattice-like planar pattern in plan view.
  • the pixel separation region 31 corresponding to one photoelectric conversion region 22 has a rectangular annular planar pattern (ring-shaped planar pattern) in a plan view, and surrounds the periphery of one photoelectric conversion region 22.
  • the inter-pixel isolation region 31 extends in the thickness direction (Z direction) in which the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21 are separated from each other, and electrically and optically isolates two adjacent photoelectric conversion regions 22 in a plan view of the semiconductor layer 21 from the thickness direction (Z direction) of the semiconductor layer 21.
  • the inter-pixel isolation region 31 is, for example but not limited to, configured as a trench isolation type including a recessed portion 32 extending in the thickness direction (Z direction) of the semiconductor layer 21 and an isolation insulating film 34 provided in the recessed portion 32.
  • the inter-pixel isolation region 31 reaches both the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21.
  • the photoelectric conversion region 22 is surrounded by inter-pixel isolation regions 31 in a plan view and has a rectangular planar shape.
  • the photoelectric conversion region 22 is partitioned by the inter-pixel isolation regions 31 and is separated from other photoelectric conversion regions 22.
  • the photoelectric conversion regions 22 are repeatedly arranged in the mutually orthogonal X and Y directions in a two-dimensional plane, with inter-pixel isolation regions 31 between them, and are provided for each pixel 3. That is, the photoelectric conversion regions 22 are arranged in a matrix (row and column) in the pixel array section 2A shown in FIG. 1, similar to the pixels 3.
  • the photoelectric conversion region 22 has a p-type well region 23 consisting of a p-type semiconductor region provided in the semiconductor layer 21 across the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, an n-type semiconductor region 24 provided in the p-type well region 23 away from the first surface portion S1 of the semiconductor layer 21, and a photoelectric conversion section 25 including the p-type well region 23 and the n-type semiconductor region 24 and provided in the semiconductor layer 21 away from the first surface portion S1 of the semiconductor layer 21.
  • the photoelectric conversion region 22 further includes an n-type floating diffusion region FD that is provided on the first surface portion S1 of the semiconductor layer 21 and overlaps with the n-type semiconductor region 24 in a planar view, and serves as a charge storage portion that stores signal charges photoelectrically converted by the photoelectric conversion portion 25, and a transfer transistor TR that is provided on the first surface portion S1 of the semiconductor layer 21 and overlaps with the n-type semiconductor region 24 in a planar view, and transfers the signal charges photoelectrically converted by the photoelectric conversion portion 25 to the n-type floating diffusion region FD.
  • the photoelectric conversion region 22 further includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors Q included in the pixel circuit 15 of FIG. 3, although these are not shown.
  • These pixel transistors Q (AMP, SEL, RST, FDG) are provided on the first surface portion S1 side of the semiconductor layer 21 in the photoelectric conversion region 22.
  • the p-type well region 23 is provided over a wide area across the first surface portion S1 side and the second surface portion S2 side of the semiconductor layer 21 in each photoelectric conversion region 22.
  • the p-type well region 23 contacts the inter-pixel isolation region 31 along the thickness direction (Z direction) of the semiconductor layer 21.
  • the n-type semiconductor region 24 is provided in the p-type well region 23 in each photoelectric conversion region 22. That is, the n-type semiconductor region 24 is surrounded by the p-type well region 23 on six sides, including the top surface, bottom surface, and four side surfaces. The n-type semiconductor region 24 is separated from the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, and the inter-pixel isolation region 31.
  • Photoelectric conversion section 5 includes a p-type well region 23 and an n-type semiconductor region 24 in each photoelectric conversion region 22.
  • the photoelectric conversion unit 25 is configured as a pn junction type photodiode (PD) including a pn junction between the p-type well region 23 and the n-type semiconductor region 24.
  • PD pn junction type photodiode
  • the photoelectric conversion section 25 photoelectrically converts light incident on the n-type semiconductor region 24 from the second surface S2 side of the semiconductor layer 21 into a signal charge in the n-type semiconductor region 24, and temporarily holds (accumulates) the photoelectrically converted signal charge at the pn junction between the p-type well region 23 and the n-type semiconductor region 24. That is, the semiconductor layer 21 has the second surface S2 as a light incident surface, and photoelectric conversion regions 22 that photoelectrically convert light incident from the second surface S2 into a signal charge in the photoelectric conversion section 25 are arranged in a matrix.
  • the n-type floating diffusion region FD is provided in the p-type well region 23 on the first surface portion S1 side of the semiconductor layer 21.
  • the n-type floating diffusion region FD overlaps with the n-type semiconductor region 24 of the photoelectric conversion unit 25 in a plan view, and is separated from the n-type semiconductor region 24 of the photoelectric conversion unit 25 in the thickness direction (Z direction) of the semiconductor layer 21. That is, the p-type well region 23 is provided between the n-type floating diffusion region FD and the n-type semiconductor region 24.
  • the n-type floating diffusion region FD is composed of an n-type semiconductor region having a higher impurity concentration than the n-type semiconductor region 24.
  • the n-type floating diffusion region FD is covered with an interlayer insulating film 46 provided on the first surface portion S1 side of the semiconductor layer 21.
  • the n-type floating diffusion region FD is electrically connected to a wiring 48f provided in the wiring layer 48 via a contact electrode 47f provided in the interlayer insulating film 46.
  • the transfer transistor TR is provided on the first surface S1 side of the semiconductor layer 21 (the first surface S1 side of the photoelectric conversion region 22).
  • the transfer transistor TR has a gate electrode 43 provided across the inside and outside of the semiconductor layer 21 on the first surface S1 side of the photoelectric conversion region 22 (semiconductor layer 21), and a gate insulating film 42 provided between the gate electrode 43 and the semiconductor layer 21.
  • the transfer transistor TR further includes an n-type semiconductor region 24 that functions as a source region, an n-type floating diffusion region FD that functions as a drain region, and a p-type well region 23 that functions as a channel formation region.
  • This transfer transistor RT is configured as a vertical type.
  • the gate electrode 43 of the transfer transistor TR is covered with an interlayer insulating film 46 provided on the first surface portion S1 side of the semiconductor layer 21.
  • the gate electrode 43 is electrically connected to a wiring 48t provided in the wiring layer 48 via a contact electrode 47t provided in the interlayer insulating film 46.
  • the shutter layer 51 has, sequentially from the second surface S2 side of the semiconductor layer 21, a polarizing plate 54, an insulating film 55, a lower electrode 56, an alignment film 57, a liquid crystal layer 58, an alignment film 59, an upper electrode 60, an insulating film 61, a polarizing plate 62, and an insulating film 63.
  • the liquid crystal layer 58 is used as a material layer that can be electrically switched between transmitting and blocking light. 4 to 6B as a shutter portion that is provided on the light incident surface portion side (second surface portion S2) of the semiconductor layer 21 and controls the incidence of light to the photoelectric conversion region 22 by transmitting (open state) and blocking (closed state).
  • the shutter layer 51 also has a shutter block 53 shown in FIG. 6A.
  • the upper electrodes 60 extend in the X direction and are repeatedly arranged at a predetermined interval in the Y direction with an arrangement pitch identical to the arrangement pitch 52Py of the shutter sections 52 in the Y direction.
  • the lower electrodes 56 extend in the Y direction and are repeatedly arranged at a predetermined interval in the Y direction with an arrangement pitch identical to the arrangement pitch 52Px of the shutter sections 52 in the X direction.
  • An intersection where the upper electrode 60 and the lower electrode 56 intersect is provided at a position overlapping the shutter section 52 in a plan view.
  • Each of the upper electrode 60 and the lower electrode 56 is made of a transparent conductive film such as ITO (Indium Tin Oxide).
  • the shutter sections 52 are repeatedly arranged in a tiled manner in each of the X direction and the Y direction which are perpendicular to each other in a two-dimensional plane.
  • the shutter sections 52 are repeatedly arranged in the X direction with an arrangement pitch 52Px, and are repeatedly arranged in the Y direction with an arrangement pitch 52Py.
  • the shutter block 53 includes a plurality of shutter sections 52 each of which partially overlaps with one photoelectric conversion region 22 in a plan view as one unit.
  • the plurality of shutter sections 52 included in the shutter block 53 are, for example, four shutter sections 52 (52a, 52b, 52c, 52d) arranged adjacent to each other in each of the X direction and the Y direction perpendicular to each other in the same plane, but are not limited thereto.
  • the shutter blocks 53 are repeatedly arranged in each of the X direction and the Y direction to construct a shutter block array in the shutter layer 51. That is, the shutter layer 51 has a shutter block array in which a plurality of shutter blocks 53 each including four shutter sections 52 arranged in a 2 x 2 arrangement as one unit are arranged in a matrix.
  • each of the four shutter sections 52 included as one unit in one shutter block 53 is shifted in position relative to the photoelectric conversion region 22 in the X direction by an amount equivalent to half the arrangement pitch 22Px of the photoelectric conversion region 22 in the X direction. Also, each of the four shutter sections 52 included as one unit in one shutter block 53 is shifted in position relative to the photoelectric conversion region 22 in the Y direction by an amount equivalent to half the arrangement pitch 22Py of the photoelectric conversion region 22 in the Y direction. That is, each of the four shutter sections 52 included in the shutter block 53 overlaps evenly with one photoelectric conversion region 22 in a planar view.
  • one photoelectric conversion region 22 includes four overlapping regions 27 (27a, 27b, 27c, 27d) in which a portion of each of the four shutter sections 52 overlaps individually, as shown in FIG. 4 and FIG. 6A.
  • Each of the four overlapping regions 27 (27a, 27b, 27c, 27d) functions as a pseudo pixel, and one photoelectric conversion region 22 constitutes four pseudo pixels.
  • each of the four adjacent shutter sections 52 (52a, 52b, 52c, 52d) in a plan view has a portion overlapping with one photoelectric conversion region 22.
  • each of the four adjacent photoelectric conversion regions 22 has a portion overlapping with one shutter section 52.
  • the lens layer 71 is provided with microlenses 72 that collect light (irradiated light) and allow the collected light to efficiently enter the photoelectric conversion region 22.
  • the microlenses 72 are provided for each of four overlapping regions 27 (27a, 27b, 27c, 27d) in one photoelectric conversion region 22 where a portion of each of the four shutter sections 52 overlaps with each other. That is, one pixel 3 includes four microlenses 72 that individually overlap with each of the four overlapping regions 27 of the photoelectric conversion region 22 in a plan view.
  • FIG. 9A is a plan view illustrating a schematic diagram of a first opening pattern of a shutter block.
  • FIG. 9B is an enlarged plan view of a portion of FIG. 9A.
  • FIG. 10A is a plan view illustrating a schematic view of a second opening pattern of the shutter block.
  • FIG. 10B is an enlarged plan view of a portion of FIG. 10A.
  • FIG. 11A is a plan view illustrating a schematic view of a third opening pattern of the shutter block.
  • FIG. 11B is an enlarged plan view of a portion of FIG. 11A.
  • FIG. 12A is a plan view illustrating a schematic view of a fourth opening pattern of the shutter block.
  • FIG. 12B is an enlarged plan view of a portion of FIG. 12A.
  • the shutter portion 52 in the closed state is given a dot pattern
  • the shutter portion 52 in the open state is given no dot pattern.
  • the shutter block 53 of this first embodiment includes, as a unit, four shutter sections 52 (52a, 52b, 52c, 52d), each of which partially overlaps with one photoelectric conversion region 22 in a plan view.
  • the first opening pattern in which the shutter section 52a of the four shutter sections 52 (52a, 52b, 52c, 52d) is opened and the remaining three shutter sections 52b, 52c, 52d are closed allows light to be selectively incident on the overlapping region 27a (first pseudo pixel) of the photoelectric conversion region 22.
  • a third opening pattern in which, of the four shutter sections 52 (52a, 52b, 52c, 52d), shutter section 52c is opened and the remaining three shutter sections 52a, 52b, 52d are closed allows light to selectively enter the overlapping region 7c (third pseudo pixel) of the photoelectric conversion region 22.
  • a fourth opening pattern in which, of the four shutter sections 52 (52a, 52b, 52c, 52d), shutter section 52d is in an open state and the remaining three shutter sections 52a, 52b, 52c are in a closed state allows light to selectively enter the overlapping region 27d (fourth pseudo pixel) of the photoelectric conversion region 22.
  • this single shutter block 53 can partially open one photoelectric conversion region 22 in four separate steps using the four shutter sections 52 (52a, 52b, 52c, 52d), allowing light to enter one photoelectric conversion region 22 partially in four separate steps.
  • a first image is taken with the first aperture pattern shown in Figures 9A and 9B
  • a second image is taken with the second aperture pattern shown in Figures 10A and 10B
  • a third image is taken with the third aperture pattern shown in Figures 11A and 11B
  • a fourth image is taken with the fourth aperture pattern shown in Figures 12A and 12B.
  • the solid-state imaging device 1A according to the first embodiment can achieve high resolution.
  • the four shutter sections 52 included as one unit in one shutter block 53 are shifted in position relative to the photoelectric conversion area 22 by an amount equivalent to half the arrangement pitch (22Px, 22Py) of the photoelectric conversion area 22 in each of the X and Y directions, so that the accuracy of each image captured four times can be made uniform, and the image quality performance of the composite image can be improved.
  • liquid crystal layer 58 which is resistant to the crosstalk phenomenon between adjacent pixels 3.
  • FIG. 13 is a longitudinal sectional view that illustrates a schematic longitudinal sectional structure of a solid-state imaging device according to a second embodiment of the present technology.
  • the solid-state imaging device 1B according to the second embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • the solid-state imaging device 1B according to the second embodiment further includes a color filter layer 65 that transmits light of a specific wavelength.
  • This technology can also be applied to a solid-state imaging device 1B that includes a color filter layer 65.
  • the color filter layer 65 is provided on the side opposite the semiconductor layer 21 of the shutter layer 51.
  • the color filter layer 65 is provided between the shutter layer 51 and the lens layer 71.
  • the color filter layer 65 includes a plurality of filter portions (color filter portions) 66.
  • the color filter layer 65 of the second embodiment includes, but is not limited to, a filter portion 66 that transmits light of a specific wavelength, such as red (R), green (G), or blue (B), for each shutter portion 52.
  • the color filter layer 65 also includes a separation wall (filter separation wall) 67 between adjacent filter portions 66 to suppress color mixing. It is preferable to use a low refractive index material having a lower refractive index than the filter portion 66 as the material for the separation wall 67.
  • the solid-state imaging device 1B according to the second embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • FIG. 14 is a vertical cross-sectional view illustrating a modified example 2-1 of the second embodiment of the present technology.
  • this modified example 2-1 includes a separation wall (shutter separation wall) 64 between adjacent shutter sections 52 to suppress uneven transmission.
  • the separation wall 64 is provided in the liquid crystal layer 58 for each shutter section 52, and is configured in an annular planar pattern corresponding to the planar shape of the shutter section 52.
  • the separation wall 64 is provided in the liquid crystal layer 58 in a lattice-like planar pattern corresponding to the matrix arrangement of the shutter sections 52.
  • the liquid crystal layer 58 is divided into each shutter section 52 by the separation wall 64. That is, the shutter section 52 is divided into a plurality of sub-regions by the separation wall 64. It is preferable to use an insulating material as the material for the separation wall 64.
  • the separation wall 64 can suppress uneven transmission between adjacent shutter sections 52 in a plan view, thereby achieving even higher image quality.
  • the separation wall 64 can also be applied to the solid-state imaging device 1A according to the first embodiment described above, which does not include the color filter layer 65 shown in FIG. 14.
  • FIG. 15 is a longitudinal sectional view diagrammatically illustrating Modification 2-2 of the second embodiment of the present technology.
  • a separation wall 64 is provided even within one shutter section 52 to prevent incident light from entering adjacent pixels.
  • the separation walls 64 in this modified example 2-2 are provided in the liquid crystal layer 58 in a planar pattern that individually surrounds, in a planar view, each of the four overlapping regions 27 included in one photoelectric conversion region 22.
  • the liquid crystal layer 58 that overlaps with one shutter section 52 in a planar view is divided into each overlapping region 27 by the separation walls 64.
  • the separation wall 64 can prevent incident light from penetrating into adjacent pixels (color mixing), thereby further improving the image quality performance of the composite image.
  • the configuration in which the separation wall 64 is disposed inside the shutter section 52 can also be applied to the solid-state imaging device 1A according to the first embodiment described above.
  • FIG. 16 is a longitudinal sectional view diagrammatically illustrating Modification 2-3 of the second embodiment of the present technology. As shown in FIG. 16, this modification 2-3 is obtained by changing the arrangement of the filter portions 66 of the color filter layer 65 in the above-mentioned modification 2-2.
  • the filter portion 66 of the color filter layer 65 overlaps with the shutter portion 52 for each shutter portion 52 in a plan view.
  • the filter portion 66 of the color filter layer 65 overlaps the photoelectric conversion region 22 for each photoelectric conversion region 22 in a planar view.
  • the filter portion 66 of this modified example 2-3 overlaps with a portion of each of the four shutter portions 52 included in one shutter block 53 in a planar view.
  • FIG. 17 is a longitudinal sectional view diagrammatically illustrating a modified example 2-4 of the second embodiment of the present technology.
  • filter portions 66 of the color filter layer 65 are arranged so as to overlap with the overlapping regions 27 of the photoelectric conversion regions 22 in a plan view. Separation walls 67 are provided between the filter portions 66 adjacent to each other.
  • This modification 2-4 also provides the same effects as the solid-state imaging device 1B according to the second embodiment described above.
  • FIG. 18 is a longitudinal sectional view diagrammatically illustrating a modified example 2-5 of the second embodiment of the present technology.
  • this modification 2-5 is the same as the above modification 2-4 in that the position of the color filter layer 65 is changed.
  • a color filter layer 65 is provided between the shutter layer 51 and the lens layer 71 on the side of the shutter layer 51 opposite the semiconductor layer 21 side.
  • the color filter layer 65 is provided on the semiconductor layer 21 side of the shutter layer 51. And, in this modified example 2-3, the color filter layer 65 is provided between the shutter layer 51 and the semiconductor layer 21.
  • the arrangement of the color filter layer 65 in this modified example 2-5 can also be applied to the second embodiment described above, and can also be applied to any of the modified examples 2-1 to 2-3 described above.
  • FIG. 19A is a plan view diagrammatically showing a state in which a portion of each of two shutter sections 52 included in one shutter block 53C overlaps with one photoelectric conversion region 22 in a solid-state imaging device 1C relating to the third embodiment of the present technology.
  • FIG. 19B is an enlarged plan view of a portion of FIG. 19A.
  • the solid-state imaging device 1C according to the third embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • a solid-state imaging device 1C according to the third embodiment of the present technology includes a shutter block 53C instead of the shutter block 53 shown in Figures 4 and 6A of the first embodiment described above. Also, the shape and arrangement of the microlenses 72 included in the lens layer 71 are different. The other configurations are generally similar to those of the first embodiment described above.
  • the shutter block 53C includes a plurality of shutter sections 52 each of which overlaps with one photoelectric conversion region 22 in a plan view as one unit.
  • the plurality of shutter sections 52 included in the shutter block 53C are, but are not limited to, for example, two shutter sections 52 (52a, 52b) arranged adjacent to each other in the X direction, out of the X direction and the Y direction which are orthogonal to each other in the same plane.
  • the shutter blocks 53C are arranged repeatedly in each of the X direction and the Y direction, forming a shutter block array in the shutter layer 51. That is, the shutter layer 51 of this third embodiment has a shutter block array in which a plurality of shutter blocks 53C each including two shutter sections 52 arranged in a 1 x 2 arrangement in the X direction as one unit are arranged in a matrix.
  • each of the two shutter sections 52 included as one unit in one shutter block 53C is shifted in position in the X direction relative to the photoelectric conversion region 22 by an amount equivalent to half the arrangement pitch 22Px of the photoelectric conversion region 22 in the X direction. That is, each of the two shutter sections 52 included in the shutter block 53C overlaps evenly with one photoelectric conversion region 22 in a planar view.
  • One photoelectric conversion region 22 includes two overlapping regions 27 (27a, 27b) in which portions of the two shutter sections 52 overlap individually. Each of the two overlapping regions 27 (27a, 27b) functions as a pseudo pixel, and one photoelectric conversion region 22 constitutes two pseudo pixels.
  • two shutter sections 52 (52a, 52b) adjacent to each other in a planar view have a portion overlapping with one photoelectric conversion region 22.
  • two photoelectric conversion regions 22 adjacent to each other in the X direction have a portion overlapping with one shutter section 52.
  • the microlenses 72 of this third embodiment are provided for each of two overlapping regions 27 (27a, 27b) in which portions of two shutter sections 52 individually overlap in one photoelectric conversion region 22. That is, one pixel 3 of this third embodiment includes two microlenses 72 that individually overlap each of the two overlapping regions 27 of the photoelectric conversion region 22 in a plan view.
  • FIG. 20A is a plan view illustrating a schematic first opening pattern of the shutter block.
  • FIG. 20B is an enlarged plan view of a portion of FIG. 20A.
  • FIG. 21A is a plan view illustrating a schematic view of a second opening pattern of the shutter block.
  • FIG. 21B is an enlarged plan view of a portion of FIG. 21A.
  • the shutter portion 52 in the closed state is given a dot pattern, and the shutter portion 52 in the open state is given no dot pattern.
  • the shutter block 53C of this third embodiment includes two shutter sections 52 (52a, 52b) each of which partially overlaps with one photoelectric conversion region 22 in a plan view as one unit.
  • the first opening pattern opens one of the two shutter sections 52 (52a, 52b), 52a, and closes the other shutter section 52b, allowing light to selectively enter the overlapping region 27a (first pseudo pixel) of the photoelectric conversion region 22.
  • a second opening pattern in which the other shutter section 52b of the two shutter sections 52 (52a, 52b) is opened and the remaining shutter section 52a is closed allows light to be selectively incident on the overlapping region 7b (second pseudo pixel) of the photoelectric conversion region 22.
  • this single shutter block 53C can partially open one photoelectric conversion region 22 in two separate steps using two shutter sections 52 (52a, 52b), allowing light to enter one photoelectric conversion region 22 partially in two separate steps.
  • the opening and closing of the shutter units 52 is performed, for example, for each shutter row in which multiple shutter units 52 are lined up in the Y direction.
  • the solid-state imaging device 1C according to the third embodiment can achieve high resolution.
  • the two shutter sections 52 included as one unit in one shutter block 53C are shifted in position relative to the photoelectric conversion area 22 in the X direction by an amount equivalent to half the pitch (1/2 pitch) of the arrangement pitch (22Px) of the photoelectric conversion area 22, so that the precision of each image captured twice can be made uniform, and the image quality performance of the composite image can be improved.
  • the liquid crystal layer 58 it is preferable to use a ferroelectric liquid crystal for the liquid crystal layer 58, which is resistant to the crosstalk phenomenon between adjacent pixels 3.
  • the shutter block 53 of this third embodiment can also be applied to the second embodiment described above, and can also be applied to any of the modified examples 2-1 to 2-5 described above.
  • FIG. 22 is a plan view diagrammatically illustrating a first opening pattern of a shutter block 53C in the modified example 3-1 of the third embodiment of the present technology.
  • FIG. 23 is a plan view diagrammatically illustrating a second opening pattern of the shutter block 53C in the modified example 3-1 of the second embodiment of the present technology.
  • the shutter portion 52 in the closed state is given a dot pattern, and the shutter portion 52 in the open state is given no dot pattern.
  • the open and closed states of the shutter section 52 are in a checkered pattern. That is, in the first opening pattern shown in Figures 20A and 20B, as shown in Figure 22, a first checkered pattern is created in which the open shutter section 52 and the closed shutter section 52 are alternately lined up in the X and Y directions, and in the second opening pattern shown in Figures 21A and 21B, a second checkered pattern is created in which the opening and closing states of the shutter section 52 in the first checkered pattern are reversed (the open shutter section 52 is in the closed state, and the closed shutter section 52 is in the open state).
  • a shutter block 53C2 is provided instead of the shutter block 53C of the above-mentioned third embodiment.
  • FIG. 24A is a plan view that shows a schematic diagram of the positional relationship between the shutter portion 52 of the shutter layer 51 and the photoelectric conversion region 22 in modified example 3-2 of the second embodiment of the present technology.
  • FIG. 24B is an enlarged plan view of a portion of FIG. 24A.
  • the shutter block 53C of the third embodiment described above includes two shutter sections 52 (52a, 52b) arranged adjacent to each other in the X direction as a unit, with each shutter section 52 having a portion that overlaps with one photoelectric conversion region 22 in a plan view.
  • the shutter blocks 53C are then repeatedly arranged in both the X and Y directions to form a shutter block array in the shutter layer 51.
  • the shutter block 53C2 of the modified example 3-2 includes two shutter sections 52 (52a, 52b) arranged adjacent to each other in the Y direction as one unit, with each shutter section 52 being a plurality of shutter sections 52, a portion of which overlaps with one photoelectric conversion region 22 in a plan view.
  • the shutter blocks 53C2 are repeatedly arranged in both the X direction and the Y direction to form a shutter block array in the shutter layer 51. That is, the shutter layer 51 of the modified example 3-2 has a shutter block array in which a plurality of shutter blocks 53C2, each including two shutter sections 52 arranged in a 1 ⁇ 2 arrangement arranged in the Y direction as one unit, are arranged in a matrix.
  • each of the two shutter sections 52 included as one unit in one shutter block 53C2 is shifted in position in the Y direction relative to the photoelectric conversion region 22 by an amount equivalent to half the arrangement pitch 22Py of the photoelectric conversion region 22 in the Y direction. That is, each of the two shutter sections 52 included in the shutter block 53C2 overlaps evenly with one photoelectric conversion region 22 in a plan view.
  • One photoelectric conversion region 22 includes two overlapping regions 27 (27a, 27b) in which parts of the two shutter sections 52 overlap with each other.
  • Each of the two overlapping regions 27 (27a, 27b) functions as a pseudo pixel, and one photoelectric conversion region 22 constitutes two pseudo pixels.
  • two adjacent shutter sections 52 (52a, 52b) in a plan view each have a portion overlapping with one photoelectric conversion region 22.
  • two adjacent photoelectric conversion regions 22 in the X direction each have a portion overlapping with one shutter section 52.
  • the microlenses 72 of this modified example 3-2 are provided for each of two overlapping regions 27 (27a, 27b) in which portions of two shutter sections 52 individually overlap in one photoelectric conversion region 22. That is, one pixel 3 of this modified example 3-2 includes two microlenses 72 that individually overlap each of the two overlapping regions 27 of the photoelectric conversion region 22 in a planar view, similar to the third embodiment described above.
  • a shutter block 53C2 of this modification 3-2 includes, as one unit, two shutter portions 52 (52a, 52b) each of which partially overlaps with one photoelectric conversion region 22 in a plan view.
  • a first opening pattern in which one of the two shutter sections 52 (52a, 52b), 52a, is in an open state and the other shutter section 52b is in a closed state enables selective incidence of light into the overlap region 27a (first pseudo pixel) of the photoelectric conversion region 22.
  • two shutter sections 52 can partially open one photoelectric conversion region 22 in two separate steps, and light can be incident partially on one photoelectric conversion region 22 in two separate steps.
  • a first image is taken with the first aperture pattern and a second image is taken with the second aperture pattern; that is, by obtaining two images by changing the aperture position, an image with twice the resolution, as if it were taken with pixels with half the pitch of the actual pixel 3, can be synthesized.
  • the opening and closing of the shutter sections 52 is performed, for example, for each shutter row in which a plurality of shutter sections 52 are lined up in the Y direction.
  • this modified example 3-2 as well, it is possible to achieve high resolution in the same way as in the above-described third embodiment.
  • the two shutter sections 52 included as one unit in one shutter block 53C2 are shifted in position relative to the photoelectric conversion region 22 in the Y direction by an amount equivalent to half the pitch (1/2 pitch) of the arrangement pitch (22Py) of the photoelectric conversion region 22, so that, as in the third embodiment described above, the accuracy of each image taken twice can be made uniform, and the image quality performance of the composite image can be improved.
  • the shutter units 52 can be opened or closed for each shutter row in which multiple shutter units 52 are lined up in the Y direction, as in the third embodiment described above. Also, the shutter units 52 can be opened or closed in a checkerboard pattern, as in modified example 3-1 described above.
  • FIG. 25 is a longitudinal sectional view that illustrates a schematic longitudinal sectional structure of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 26 is a perspective view illustrating an arrangement state of upper electrodes and lower electrodes included in a shutter layer in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 27 is a plan view illustrating an arrangement state of upper electrodes and lower electrodes included in a shutter layer in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 28 is a plan view that illustrates a planar pattern of relay electrodes included in an inter-pixel isolation region in a solid-state imaging device according to a fourth embodiment of the present technology.
  • the solid-state imaging device 1D according to the fourth embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • a solid-state imaging device 1D according to the fourth embodiment of the present technology has an active matrix type shutter layer 51D instead of the simple matrix type shutter layer 51 shown in FIG. 5 of the first embodiment described above. Also, the configuration of the inter-pixel isolation region 31 is different. The other configurations are generally similar to those of the first embodiment described above.
  • the shutter layer 51D has a structure basically similar to that of the liquid crystal layer 51 of the above-mentioned first embodiment shown in Fig. 5, and includes an upper electrode 60D and a lower electrode 56D instead of the upper electrode 60 and the lower electrode 56 shown in Fig. 5. That is, the shutter layer 51D has a polarizing plate 54, an insulating film 55, a lower electrode 56D, an alignment film 57, a liquid crystal layer 58, an alignment film 59, an upper electrode 60D, an insulating film 61, a polarizing plate 62, and an insulating film 63, which are provided in this order from the second surface S2 side of the semiconductor layer 21.
  • the upper electrode 60D spreads over a wide area across multiple shutter sections 52 and is shared by multiple shutter sections.
  • the lower electrode 56D is provided for each shutter section 52.
  • Each of the upper electrode 60D and the lower electrode 56D is made of a transparent conductive film such as ITO (Indium Tin Oxide).
  • the shutter section 52 of the fourth embodiment includes an upper electrode 60D and a lower electrode 56D.
  • the shutter section 52 applies a voltage to the upper electrode 60D and the lower electrode 56D, generating an electric field between the upper electrode 60D and the lower electrode 56D to drive the liquid crystal molecules of the liquid crystal layer 56 to an open state (transmitting state) or a closed state (blocking state), thereby controlling the incidence of light into the photoelectric conversion region 22.
  • a voltage is applied to the lower electrode 56D by a drive transistor DR provided for each lower electrode 56. That is, the shutter layer 51D is configured, for example, in an active matrix manner, although this is not limited to this. In the active matrix manner, the shutter section 52 to be selected is selected by a drive transistor DR electrically connected to the lower electrode 56.
  • the configuration of the shutter section and shutter block in this fourth embodiment is generally similar to the shutter section 52 and shutter block 53 in the first embodiment described above, except for the upper electrode 60D and lower electrode 56D.
  • the driving transistor DR is provided on the first surface S1 side of the semiconductor layer 21 in the photoelectric conversion region 22.
  • the driving transistor DR has a gate electrode 43d provided on the outside of the first surface S1 of the semiconductor layer 21, and a gate insulating film 42 provided between the gate electrode 43d and the first surface S1 of the semiconductor layer 21.
  • the driving transistor DR further has a pair of main electrode regions 49a and 49b provided in the surface layer portion on the first surface S1 side of the semiconductor layer 21 and functioning as a source region and a drain region, and a p-type well region 23 functioning as a channel formation portion.
  • Each of the pair of main electrode regions 49a and 49b is composed of an n-type semiconductor region having a higher impurity concentration than the n-type semiconductor region 24.
  • one main electrode region 49a of the drive transistor DR is electrically connected to a wiring 48m provided in the wiring layer 48 via a contact electrode 47m provided in the interlayer insulating film 46.
  • the other main electrode region 49b of the drive transistor DR is electrically connected to a wiring 48n provided in the wiring layer 48 via a contact electrode 47n provided in the interlayer insulating film 46.
  • the inter-pixel isolation region 31 of the fourth embodiment includes a relay electrode 35. That is, the inter-pixel isolation region 31 of the fourth embodiment includes a dug portion 32 extending in the thickness direction (Z direction) of the semiconductor layer 21, an isolation insulating film 34 provided along the sidewall of the dug portion 32, and a relay electrode 35 provided in the dug portion 32 with the isolation insulating film 34 interposed therebetween.
  • one end of the relay electrode 35 protrudes from the second surface S2 of the semiconductor layer 21 to the shutter layer 51D and is electrically and mechanically connected to the lower electrode 56D.
  • the other end of the relay electrode 35 is electrically and mechanically connected to a contact electrode 47p provided in the interlayer insulating film 46.
  • the contact electrode 47p is electrically and mechanically connected to a wiring 48n provided in the wiring layer 48. That is, the lower electrode 56D is electrically connected to the main electrode region 49b of the drive transistor DR via the relay electrode 35, the contact electrode 47p, the wiring 48n, and the contact electrode 47n.
  • the relay electrodes 35 are provided for each shutter section 52, and are electrically and structurally isolated from the other adjacent relay electrodes 35. Although not limited to this, the relay electrodes 35 are configured in a cross shape in a plan view, and are provided between four adjacent photoelectric conversion regions in each of the X and Y directions.
  • the relay electrodes 35 may be configured with individually separated dot patterns. In this case, multiple relay electrodes 35 are electrically connected to each liquid crystal shutter layer 52.
  • the present technology can be applied to the active matrix shutter layer 51D, and the solid-state imaging device 1D according to the fourth embodiment can achieve the same effects as the first embodiment described above.
  • the color filter layer 65 of the second embodiment and modification 2-5 can be applied to the solid-state imaging device 1D of the fourth embodiment.
  • the techniques relating to the separation walls 64 and 67 in the above-described modified examples 2-1 to 2-4 can be applied to the solid-state imaging device 1D of the fourth embodiment.
  • the polarizing plates 54 and 62 may be a combination of polarizing plates having linear polarizers of "0°”, “45°”, “90°”, and "135°".
  • the overlapping manner of the polarizing plates 54 and 62 with the shutter section 52 (lower electrode 56D) and the photoelectric conversion region 22 (pixel 3) allows the same usage in the case of transmission every 1/4 size, but can be used as a different sensor when used in the case of transmission of all pixels.
  • FIG. 29 is a plan view diagrammatically illustrating a modified example 4-1 of the fourth embodiment of the present technology.
  • FIG. 30 is a plan view diagrammatically illustrating a modified example 4-2 of the fourth embodiment of the present technology. 29 shows a modified example 4-1 in which the polarizing plates 54 and 62 and the shutter section 52 (lower electrode 56D) overlap at the same position.
  • this modified example 4-1 all pixels are transparent, and four polarized lights are mixed, so that it can be used like a normal sensor.
  • Modification 4-2 shown in FIG. 30 is a case where the polarizing plates 54, 62 and the photoelectric conversion region 22 (pixel 3) overlap at the same position.
  • this modification 4-2 all pixels are transparent, and each pixel can be used as a polarization sensor with a linear polarizer in one direction.
  • FIG. 31 is a longitudinal sectional view diagrammatically illustrating Modification 4-3 of the fourth embodiment of the present technology.
  • FIG. 32 is a plan view diagrammatically illustrating a modified example 4-3 of the fourth embodiment of the present technology.
  • FIG. 33 is a plan view diagrammatically illustrating Modification 4-4 of the fourth embodiment of the present technology.
  • Fig. 31 in a solid-state imaging device in which the color filter layer 65 and the liquid crystal layer 58 shown in Fig. 16 of the above-mentioned modified example 2-3 are applied to the fourth embodiment, modified example 4-3 in Fig.
  • modified example 4-4 in FIG. 33 is a case in which the polarizing plates 54, 62 and the photoelectric conversion region 22 (pixel 3) overlap at the same position, and the filter section 66 and the shutter section 52 (lower electrode 56D) overlap at the same position.
  • all pixels are transparent, and it can be used as a polarization sensor that mixes R+G+B light.
  • FIG. 34 is a longitudinal sectional view that typically illustrates a longitudinal sectional structure of a solid-state imaging device 1E according to a fifth embodiment of the present technology.
  • the solid-state imaging device 1E according to the fifth embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • the solid-state imaging device 1E according to the fifth embodiment of the present technology has an electrochromic material layer 58E instead of the liquid crystal layer 58 shown in FIG. 5 of the first embodiment described above.
  • the solid-state imaging device 1E according to the fifth embodiment of the present technology omits the polarizing plates 54 and 62, the alignment films 57 and 59, and the insulating film 63 shown in FIG. 5.
  • the other configurations and driving methods are generally similar to those of the first embodiment described above.
  • the shutter section 52 controls the transmission and blocking of light by applying a voltage to change the transmittance of the electrochromic material layer 58E.
  • the shutter section 52 of this fifth embodiment controls the incidence of light into the photoelectric conversion region 22 by applying a voltage to change the transmittance of the electrochromic material layer 58E.
  • the shutter section 52 of this fifth embodiment is a chromic shutter section that controls the transmission and blocking of light by applying a voltage to change the transmittance of the electrochromic material layer 58E.
  • the solid-state imaging device 1E according to the fifth embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • electrochromic material layer 58E is used as a material layer that can be electrically switched between transmitting and blocking light, a signal can be extracted without polarization, compared to when liquid crystal layer 58 is used.
  • the electrochromic material layer 58E can also be applied to the second to fourth embodiments and their modifications described above.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with imaging functions, or other devices with imaging functions.
  • FIG. 35 is a diagram showing the schematic configuration of an electronic device (e.g., a camera) according to a sixth embodiment of the present technology.
  • an electronic device e.g., a camera
  • electronic device 100 includes solid-state imaging device 101, optical lens 102, shutter device 103, drive circuit 104, and signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which solid-state imaging devices 1A to 1E according to the first to fifth embodiments of the present technology are used as solid-state imaging device 101 in an electronic device (e.g., a camera).
  • the optical lens 102 focuses image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101. This causes signal charge to accumulate in the solid-state imaging device 101 for a certain period of time.
  • the shutter device 103 controls the light irradiation period and light blocking period for the solid-state imaging device 101.
  • the drive circuit 104 supplies a drive signal that controls the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • the drive signal (timing signal) supplied from the drive circuit 104 transfers charge in the solid-state imaging device 101.
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 101.
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • This configuration allows the solid-state imaging device 101 to have a high resolution, thereby improving the image quality performance of the electronic device 100 of the sixth embodiment.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the solid-state imaging device may be applied to an imaging device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • this technology can be applied to all light detection devices, including not only the solid-state imaging devices that serve as image sensors described above, but also distance measurement sensors known as ToF (Time of Flight) sensors that measure distance.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the pixel transistors described above can also be used in these distance measurement sensors.
  • the present technology may be configured as follows. (1) a semiconductor layer having a light incident surface and having photoelectric conversion regions arranged in a matrix for photoelectrically converting light incident from the light incident surface side into signal charges; a shutter layer provided on the light incident surface side of the semiconductor layer, the shutter layer including shutter sections for controlling the incidence of light on the photoelectric conversion region by transmission and blocking, the shutter sections being arranged in a matrix at the same arrangement pitch as the photoelectric conversion region; a shutter block including a plurality of the shutter portions, each of which partially overlaps one of the photoelectric conversion regions in a plan view.
  • each of the four shutter sections is shifted relative to the photoelectric conversion region by half the arrangement pitch of the photoelectric conversion region in each of the X direction and Y direction.
  • the shutter section is a liquid crystal shutter section that controls the transmission and blocking of light by generating an electric field to drive liquid crystal molecules in a liquid crystal layer.
  • the shutter section is an electrochromic shutter section that controls the transmission and blocking of light by changing the transmittance of an electrochromic material layer by applying a voltage.
  • the light detection device includes: a semiconductor layer having a light incident surface and having photoelectric conversion regions arranged in a matrix for photoelectrically converting light incident from the light incident surface side into signal charges; a shutter layer provided on the light incident surface side of the semiconductor layer, the shutter layer including shutter sections for controlling the incidence of light on the photoelectric conversion region by transmission and blocking, the shutter sections being arranged in a matrix at the same arrangement pitch as the photoelectric conversion region; a shutter block including a plurality of the shutter portions, each of which partially overlaps one of the photoelectric conversion regions in a plan view;
  • An electronic device comprising:

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Abstract

高解像度化を図る。光検出装置は、光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、複数の前記シャッタ部を含み、かつ複数の前記シャッタ部の各々の一部が平面視で１つの前記光電変換領域と重畳するシャッタブロックと、を備えている。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、シャッタ部を有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　測距装置や固体撮像装置などの光検出装置（イメージセンサ）においては、半導体層に設けられた光電変換領域への光の入射をシャッタ部で制御する技術が知られている。特許文献１には、１つの光電変換領域に２つの液晶シャッタ部を設けた撮像装置が開示されている。この特許文献１では、２つの液晶シャッタ部の一方のみを開状態（他方は閉状態）にして撮った画像と、他方のみを開状態（一方は閉状態）にして撮った画像とを液晶シャッタ部の開口位置に合わせて合成することで高い解像度化を実現している。
特開２００４－１４８０２号公報
　しかしながら、互いに隣り合う画素間でのクロストークを抑えることができる強誘電性液晶でも研究レベルで最小１μｍピッチで画素を配置しており、例えば最先端のイメージセンサの画素ピッチ０．６μｍよりも広い。そのため、従来技術では、画素の疑似的な微細化が可能なサイズは、液晶シャッタ部のサイズまでとなっている。
　本技術の目的は、高解像度化を図ることが可能な技術を提供することにある。
　（１）本技術の一態様に係る光検出装置は、
　光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、
　前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、
　各々の一部分が平面視で１つの前記光電変換領域と重畳する複数の前記シャッタ部を含むシャッタブロックと、を備えている。
　（２）本技術の他の態様に係る電子機器は、
　上記光検出装置と、
　被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、
　上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る画素の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタ層のシャッタ部と光電変換領域との位置関係を模式的に示す平面図である。 図４のａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置において、１つのシャッタブロックに含まれる４つのシャッタ部の各々の一部分が１つの光電変換領域と重畳した状態を模式的に示す平面図である。 本技術の第１実施形態に係る固体撮像装置において、４つの光電変換領域の各々の一部分が１つのシャッタ部と重畳した状態を模式的に示す平面図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す斜視図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す平面図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタブロックの第１開閉パターンを模式的に示す平面図である。 図９Ａの一部を拡大した平面図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタブロックの第２開閉パターンを模式的に示す平面図である。 図１０Ａの一部を拡大した平面図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタブロックの第３開閉パターンを模式的に示す平面図である。 図１１Ａの一部を拡大した平面図である。 本技術の第１実施形態に係る固体撮像装置において、シャッタブロックの第４開閉パターンを模式的に示す平面図である。 図１２Ａの一部を拡大した平面図である。 本技術の第２実施形態に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態の変形例１－１を模式的に示す縦断面図である。 本技術の第２実施形態の変形例１－２を模式的に示す縦断面図である。 本技術の第２実施形態の変形例１－３を模式的に示す縦断面図である。 本技術の第２実施形態の変形例１－４を模式的に示す縦断面図である。 本技術の第２実施形態の変形例１－５を模式的に示す縦断面図である。 本技術の第３実施形態に係る固体撮像装置において、１つのシャッタブロックに含まれる２つのシャッタ部の各々の一部分が１つの光電変換領域と重畳した状態を模式的に示す平面図である。 図１９Ａの一部を拡大した平面図である。 本技術の第３実施形態に係る固体撮像装置において、シャッタブロックの第１開口パターンを模式的に示す平面図である。 図２０Ａの一部を拡大した平面図である。 本技術の第３実施形態に係る固体撮像装置において、シャッタブロックの第２開口パターンを模式的に示す平面図である。 図２０Ａの一部を拡大した平面図である。 本技術の第３実施形態の変形例３－１において、シャッタブロックの第１開口パターンを模式的に示す平面図である。 本技術の第３実施形態の変形例３－１において、シャッタブロックの第２開口パターンを模式的に示す平面図である。 本技術の第２実施形態の変形例３－２において、シャッタ層のシャッタ部と光電変換領域との位置関係を模式的に示す平面図である。 図２４Ａの一部を拡大した平面図である。 本技術の第４実施形態に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す斜視図である。 本技術の第４実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す平面図である。 本技術の第４実施形態に係る固体撮像装置において、画素間分離領域に含まれる中継電極の平面パターンを模式的に示す平面図である。 本技術の第４実施形態の変形例４－１を模式的に示す平面図である。 本技術の第４実施形態の変形例４－２を模式的に示す平面図である。 本技術の第４実施形態の変形例４－３を模式的に示す縦断面図である。 本技術の第４実施形態の変形例４－３を模式的に示す平面図である。 本技術の第４実施形態の変形例４－４を模式的に示す平面図である。 本技術の第５実施形態に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　また、以下の実施形態では、Ｚ方向を本技術の「一方向」として説明する。
　また、以下の実施形態において、半導体層２１の厚さとは、Ｚ方向において互いに反対側に位置する第１の面部Ｓ１と第２の面部Ｓ２との離間距離であり、半導体層２１の厚さ方向とは、半導体層２１の厚さを表す方向である。
　また、以下の実施形態において、平面視とは、Ｚ方向（一方向）から半導体層２１を視た場合を指す。そして、断面視とは、Ｚ方向（一方向）に沿う断面をＺ方向と直交する方向から視た場合を指す。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　また、この第１実施形態では、電気的に光の透過と遮蔽との切り替が可能な材料層として液晶層５８を使用し、１つの光電変換領域２２で４つの疑似画素を構成した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図３５に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　ここで、半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。したがって、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　図１に示す画素アレイ部２Ａは、例えば、図３５に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）がマトリックス状（行列状）に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部２５（図３参照）が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　図２に示すカラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　複数の画素３の各々の画素３は、図３に示す光電変換領域２２を備えている。
　＜光電変換領域＞
　図３に示すように、光電変換領域２２は、光電変換部２５と、転送トランジスタＴＲと、光電変換部としての浮遊拡散領域（フローティングディフュージョン：Floating Diffusion）ＦＤと、を備えている。
　（光電変換部）
　図３に示す光電変換部２５は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２５は、生成した信号電荷を一時的に保持（蓄積）する。光電変換部２５は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　（転送トランジスタ）
　図３に示す転送トランジスタＴＲは、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する。転送トランジスタＴＲは、ソース領域が光電変換部２５のカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　（浮遊拡散領域）
　図３に示す浮遊拡散領域ＦＤは、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　＜画素回路＞
　この第１実施形態の固体撮像装置１Ａは、図３に示す画素回路（読出し回路）１５を更に備えている。図３に示すように、画素回路１５は、その入力段が光電変換領域２２の浮遊拡散領域ＦＤと電気的に接続されている。この第１実施形態では、一例として１つの画素３に１つの画素回路１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１５を複数の画素３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素３を一単位とする１つの画素ブロックで１つの画素回路１５を共有する回路構成としてもよい。また、２つ以上の画素３を一単位とする１つの画素ブロックに１つの画素回路１５を割り与えた回路構成としてもよく、また、複数の画素３を一単位とする複数の画素ブロックに１つの画素回路１５を割り与えた回路構成としてもよい。
　図３に示す画素回路１５は、１つの画素３の浮遊拡散領域ＦＤに保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１５は、光電変換部２５（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　図３に示すように、画素回路１５は、複数の画素トランジスタＱを備えている。この第１実施形態の画素回路１５は、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）と、上述の転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　画素回路１５に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧとは、主にスイッチング素子として機能する。そして、残りの増幅トランジスタＡＭＰは、主に増幅素子として機能する。
　（増幅トランジスタ）
　図３に示す増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、浮遊拡散領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　（選択トランジスタ）
　図３に示す選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２に示す画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
　（リセットトランジスタ）
　図３に示すリセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレインと電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　（切替トランジスタ）
　図３に示す切替トランジスタＦＤＧは、ソース領域が増幅トランジスタＡＭＰのゲート電極及び浮遊拡散領域ＦＤと電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
　選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び浮遊拡散領域ＦＤと電気的に接続される。
　（転送トランジスタの機能）
　図３に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷を浮遊拡散領域ＦＤに転送する。
　（リセットトランジスタの機能）
　図３に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、浮遊拡散領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。
　（選択トランジスタの機能）
　図３に示す選択トランジスタＳＥＬは、画素回路１５からの画素信号の出力タイミングを制御する。
　（増幅トランジスタの機能）
　図３に示す増幅トランジスタＡＭＰは、画素信号として、浮遊拡散領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、浮遊拡散領域ＦＤの電位を増幅し、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　（切替トランジスタの機能）
　図３に示す切替トランジスタＦＤＧは、浮遊拡散領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　切替トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、浮遊拡散領域ＦＤのＦＤ容量Ｃ（フローティングディフュージョン容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、浮遊拡散領域ＦＤのＦＤ容量Ｃが大きくなければ、浮遊拡散領域ＦＤで、光電変換部２５（フォトダイオードＰＤ）の電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが大きくなりすぎないように（言い換えると、小さくなるように）、浮遊拡散領域ＦＤのＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、切替トランジスタＦＤＧをオンにしたときには、切替トランジスタＦＤＧのゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、切替トランジスタＦＤＧのオン／オフを切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　（画素回路の機能）
　この第１実施形態に係る固体撮像装置１Ａの作動時には、画素３の光電変換部２５で生成された信号電荷が画素３の転送トランジスタＴＲを介して浮遊拡散領域ＦＤに保持（蓄積）される。そして、浮遊拡散領域ＦＤに保持された信号電荷が画素回路１５により読み出されて、画素回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４から図８を用いて説明する。
　図４は、図１の画素アレイ部２Ａの一部を模式的に示す平面図である。
　図５は、図４のａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図６Ａは、４つのシャッタ部５２の各々の一部分が１つの光電変換領域２２と重畳した状態を模式的に示す平面図である。
　図６Ｂは、４つの光電変換領域２２の各々の一部分が１つのシャッタ部５２と重畳した状態を模式的に示す平面図である。
　図７は、シャッタ層５１に含まれる上部電極６０及び下部電極５６の配置状態を模式的に示す斜視図である。
　図８は、シャッタ層５１に含まれる上部電極６０及び下部電極５６の配置状態を模式的に示す平面図である。
　図４及び図５に示すように、半導体チップ２（固体撮像装置１Ａ）は、一方向としての厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１の第２の面部Ｓ２側に設けられたシャッタ層５１と、このシャッタ層５１の半導体層２１側とは反対側に設けられたレンズ層７１と、を備えている。
　また、半導体チップ２は、詳細に図示していなが、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層を更に備えている。この多層配線層は、半導体層２１側から順次設けられた層間絶縁膜４６及び配線層４８を含む（図５参照）。
　ここで、半導体層２１の半導体層２１の第１の面部Ｓ１を主面部又は素子形成面部、第２の面部Ｓ２を裏面部と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、後で詳細に説明するが、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１の光電変換領域２２に設けられた光電変換部２５（フォトダイオードＰＤ）で光電変換する。したがって、この第１実施形態では、半導体層２１の第２の面部Ｓ２を光入射面部と呼ぶこともある。
　＜半導体層＞
　図５に示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する画素間分離領域３１と、この画素間分離領域３１で区画された光電変換領域２２と、を備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　＜画素間分離領域＞
　図６Ａ及び図６Ｂに示すように、画素間分離領域３１は、Ｘ方向に延伸し、Ｙ方向に所定の間隔を空けて繰り返し配置されている。また、画素間分離領域３１は、Ｙ方向に延伸し、Ｘ方向に所定の間隔を空けて繰り返し配置されている。即ち、画素間分離領域３１は、平面視での平面パターンが格子状の平面パターンになっている。
　図６Ａに示すように、１つの光電変換領域２２に対応する画素間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換領域２２の周囲を取り囲んでいる。そして、図６Ｂに示すように、同一平面内でＸ方向及びＹ方向のそれぞれの方向において互いに隣り合って２つずつ並ぶ２×２配置の４つの光電変換領域２２に対応する画素間分離領域３１は、方形状の環状平面パターンの中に、十字状平面パターンを有する複合平面パターンになっている。
　図５に示すように、画素間分離領域３１は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とが互いに離間する厚さ方向（Ｚ方向）に延伸し、半導体層２１の厚さ方向（Ｚ方向）から半導体層２１を視る平面視で互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。
　画素間分離領域３１は、これに限定されないが、例えば、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３２と、この掘り込み部３２に設けられた分離絶縁膜３４と、を含む掘り込み分離型（トレンチ分離型）で構成されている。そして、画素間分離領域３１は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２の各々に到達している。
　＜光電変換領域＞
　図６Ａ及び図６Ｂに示すように、光電変換領域２２は、平面視で周囲を画素間分離領域３１によって取り囲まれ、かつ平面形状が方形状になっている。そして、光電変換領域２２は、画素間分離領域３１によって区画され、かつ他の光電変換領域２２と分離されている。
　図４に示すように、光電変換領域２２は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に画素間分離領域３１を介して繰り返し配置され、画素３毎に設けられている。即ち、光電変換領域２２は、図１に示す画素アレイ部２Ａにおいて、画素３と同様にマトリックス状（行列状）に配置されている。
　図５に示すように、光電変換領域２２は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って半導体層２１に設けられたｐ型の半導体領域からなるｐ型のウエル領域２３と、半導体層２１の第１の面部Ｓ１から離間してｐ型のウエル領域２３に設けられたｎ型の半導体領域２４と、このｐ型のウエル領域２３及びｎ型の半導体領域２４を含み、かつ半導体層２１の第１の面部Ｓ１から離間して半導体層２１に設けられた光電変換部２５と、を有する。
　また、光電変換領域２２は、平面視でｎ型の半導体領域２４と重畳して半導体層２１の第１の面部Ｓ１側に設けられ、かつ光電変換部２５で光電変換された信号電荷を保持する電荷保持部としてのｎ型の浮遊拡散領域ＦＤと、平面視でｎ型の半導体領域２４と重畳して半導体層２１の第１の面部Ｓ１側に設けられ、かつ光電変換部２５で光電変換された信号電荷をｎ型の浮遊拡散領域ＦＤに転送する転送トランジスタＴＲと、を更に有する。
　また、光電変換領域２２は、図示していないが、例えば、図３の画素回路１５に含まれる画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの各々を更に有する。これらの画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）は、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側に設けられている。
　（ｐ型のウエル領域及びｎ型の半導体領域）
　図５に示すように、ｐ型のウエル領域２３は、各光電変換領域２２において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。そして、ｐ型のウエル領域２３は、半導体層２１の厚さ方向（Ｚ方向）に沿って画素間分離領域３１と接している。
　図５に示すように、ｎ型の半導体領域２４は、各光電変換領域２２において、ｐ型のウエル領域２３の中に設けられている。即ち、ｎ型の半導体領域２４は、上面部、下面部及び４つの側面部を含む六面がｐ型のウエル領域２３で囲まれている。そして、ｎ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２、並びに画素間分離領域３１から離間している。
　（光電変換部）
　図５に示す光電変換部２５は、各光電変換領域２２において、ｐ型のウエル領域２３とｎ型の半導体領域２４とを含む。そして、光電変換部２５は、ｐ型のウエル領域２３とｎ型の半導体領域２４とのｐｎ接合を含むｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　光電変換部２５は、半導体層２１の第２の面部Ｓ２側からｎ型の半導体領域２４に入射した光をｎ型の半導体領域２４で信号電荷に光電変換すると共に、光電変換した信号電荷を、ｐ型のウエル領域２３とｎ型の半導体領域２４とのｐｎ接合部で一時的に保持（蓄積）する。即ち、半導体層２１は、光入射面部としての第２の面部Ｓ２を有し、かつ第２の面部Ｓ２から入射した光を光電変換部２５で信号電荷に光電変換する光電変換領域２２がマトリックス状に配置されている。
　（浮遊拡散領域）
　図５に示すように、ｎ型の浮遊拡散領域ＦＤは、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２３に設けられている。そして、ｎ型の浮遊拡散領域ＦＤは、平面視で光電変換部２５のｎ型の半導体領域２４と重畳し、かつ半導体層２１の厚さ方向（Ｚ方向）において光電変換部２５のｎ型の半導体領域２４から離間している。即ち、ｎ型の浮遊拡散領域ＦＤと、ｎ型の半導体領域２４との間に、ｐ型のウエル領域２３が設けられている。ｎ型の浮遊拡散領域ＦＤは、ｎ型の半導体領域２４よりも不純物濃度が高いｎ型の半導体領域で構成されている。
　ｎ型の浮遊拡散領域ＦＤは、半導体層２１の第１の面部Ｓ１側に設けられた層間絶縁膜４６で覆われている。そして、ｎ型の浮遊拡散領域ＦＤは、層間絶縁膜４６に設けられたコンタクト電極４７ｆを介して、配線層４８に設けられた配線４８ｆと電気的に接続されている。
　（転送トランジスタ）
　図５に示すように、転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側（光電変換領域２２の第１の面部Ｓ１側）に設けられている。転送トランジスタＴＲは、光電変換領域２２（半導体層２１）の第１の面部Ｓ１側において、半導体層２１の内外に亘って設けられたゲート電極４３と、このゲート電極４３と半導体層２１との間に設けられたゲート絶縁膜４２と、を有する。
　また、転送トランジスタＴＲは、ソース領域として機能するｎ型の半導体領域２４と、ドレイン領域として機能するｎ型の浮遊拡散領域ＦＤと、チャネル形成部として機能するｐ型のウエル領域２３と、を更に有する。この転送トランジスタＲＴは、バーチカル型で構成されている。
　転送トランジスタＴＲのゲート電極４３は、半導体層２１の第１の面部Ｓ１側に設けられた層間絶縁膜４６で覆われている。そして、ゲート電極４３は、層間絶縁膜４６に設けられたコンタクト電極４７ｔを介して、配線層４８に設けられた配線４８ｔと電気的に接続されている。
　＜シャッタ層＞
　図５に示すように、シャッタ層５１は、半導体層２１の第２の面部Ｓ２側から順次設けられた偏光板５４、絶縁膜５５、下部電極５６、配向膜５７、液晶層５８、配向膜５９、上部電極６０、絶縁膜６１、偏光板６２及び絶縁膜６３を有する。この第１実施形態では、電気的に光の透過と遮蔽との切り替が可能な材料層として液晶層５８を用いている。
　また、シャッタ層５１は、半導体層２１の光入射面部側（第２の面部Ｓ２）側に設けられ、かつ光電変換領域２２への光の入射を透過（開状態）と遮蔽（閉状態）とによって制御するシャッタ部として、図４から図６Ｂに示すシャッタ部５２を有する。また、シャッタ層５１は、図６Ａに示すシャッタブロック５３を有する。
　（上部電極及び下部電極）
　図７及び図８に示すように、上部電極６０は、Ｘ方向に延伸し、かつシャッタ部５２のＹ方向の配列ピッチ５２Ｐｙと同一の配列ピッチでＹ方向に所定の間隔を空けて繰り返し配置されている。下部電極５６は、Ｙ方向に延伸し、かつシャッタ部５２のＸ方向の配列ピッチ５２Ｐｘと同一の配列ピッチでＹ方向に所定の間隔を空けて繰り返し配置されている。そして、上部電極６０と下部電極５６とが交差する交差部は、平面視でシャッタ部５２と重畳するに位置に設けられている。上部電極６０及び下部電極５６の各々は、例えばＩＴＯ（Indium Tin Oxide）等の透明導電膜で構成されている。
　（シャッタ部）
　図４に示すように、シャッタ部５２は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に敷き詰めた状態で繰り返し配置されている。シャッタ部５２は、配列ピッチ５２ＰｘでＸ方向に繰り返し配置され、かつ配列ピッチ５２ＰｙでＹ方向に繰り返し配置されている。
　図５及び図８に示すように、シャッタ部５２は、上部電極６０と下部電極５６との交差部に配置されている。そして、シャッタ部５２は、上部電極６０と下部電極５６との交差部を含む。このシャッタ部５２は、上部電極６０及び下部電極５６に電圧を印加し、上部電極６０と下部電極５６との交差部に電界を発生させて液晶層５８の液晶分子を駆動して開状態（透過状態）又は閉状態（遮蔽状態）とすることによって光電変換領域２２への光の入射を制御する。即ち、シャッタ層５１は、これに限定されないが、例えば、単純マトリックス方式で構成されている。シャッタ部５２は、上部電極６０と下部電極５６との交差部毎に設けられ、この交差部と共にマトリクス状に配置されている。単純マトリック方式では、選択したいシャッタ部５２を、上部電極６０と下部電極５６との電位差を用いて選択する。
　この第１実施形態のシャッタ部５２は、電界を発生させて液晶層５８の液晶分子を駆動することによって光の透過と遮蔽とを制御する。換言すれば、シャッタ部５２は、電界を発生させて液晶層５８の液晶分子を駆動することによって光電変換領域２２への光の入射を制御する。即ち、この第１実施形態のシャッタ部５２は、電界を発生させて液晶層５８の液晶分子を駆動することによって光の透過と遮蔽とを制御する液晶シャッタ部である。
　（シャッタブロック）
　図６Ａに示すように、シャッタブロック５３は、各々の一部分が平面視で１つの光電変換領域２２と重畳する複数のシャッタ部５２を一単位として含む。この第１実施形態において、シャッタブロック５３に含まれる複数のシャッタ部５２は、これに限定されないが、例えば、同一平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に互いに隣り合って並ぶ４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）である。そして、シャッタブロック５３は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、シャッタ層５１において、シャッタブロックアレイを構築している。即ち、シャッタ層５１は、２×２配置の４つのシャッタ部５２を一単位として含むシャッタブロック５３が行列状に複数配置されたシャッタブロックアレイを有する。
　図４に示すように、１つのシャッタブロック５３に一単位として含まれる４つのシャッタ部５２の各々は、Ｘ方向において、光電変換領域２２のＸ方向の配列ピッチ２２Ｐｘの半ピッチに相当する分、光電変換領域２２と相対的に位置がずれている。また、１つのシャッタブロック５３に一単位として含まれる４つのシャッタ部５２の各々は、Ｙ方向において、光電変換領域２２のＹ方向の配列ピッチ２２Ｐｙの半ピッチに相当する分、光電変換領域２２と相対的に位置がずれている。即ち、シャッタブロック５３に含まれる４つのシャッタ部５２の各々は、平面視で１つの光電変換領域２２と均等に重畳している。そして、１つの光電変換領域２２は、図４及び図６Ａに示すように、４つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する４つの重畳領域２７（２７ａ，２７ｂ，２７ｃ，２７ｄ）を含む。この４つの重畳領域２７（２７ａ，２７ｂ，２７ｃ，２７ｄ）の各々が疑似画素として機能し、１つの光電変換領域２２で４つの擬似画素を構成している。
　なお、図６Ａに示すように、平面視で互いに隣り合う４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）は、各々の一部分が１つの光電変換領域２２と重畳している。換言すれば、図６Ｂに示すように、互いに隣り合う４つの光電変換領域２２は、各々の一部分が１つのシャッタ部５２と重畳している。
　（レンズ層）
　図５に示すように、レンズ層７１には、光（照射光）を集光し、集光した光を光電変換領域２２に効率良く入射させるマイクロレンズ７２が設けられている。マイクロレンズ７２は、図４から図６Ｂに示すように、１つの光電変換領域２２において、４つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する４つの重畳領域２７（２７ａ，２７ｂ，２７ｃ，２７ｄ）毎に設けられている。即ち、１つの画素３は、平面視で光電変換領域２２の４つの重畳領域２７の各々と個別に重畳する４つのマイクロレンズ７２を含む。
　≪画像の合成≫
　次に、画像の合成について、図９Ａから図１２Ｂを用いて説明する。
　図９Ａは、シャッタブロックの第１開口パターンを模式的に示す平面図である。
　図９Ｂは、図９Ａの一部を拡大した平面図である。
　図１０Ａは、シャッタブロックの第２開口パターンを模式的に示す平面図である。
　図１０Ｂは、図１０Ａの一部を拡大した平面図である。
　図１１Ａは、シャッタブロックの第３開口パターンを模式的に示す平面図である。
　図１１Ｂは、図１１Ａの一部を拡大した平面図である。
　図１２Ａは、シャッタブロック第４開口パターンを模式的に示す平面図である。
　図１２Ｂは、図１２Ａの一部を拡大した平面図である。
　なお、図９Ａから図１２Ｂにおいて、シャッタ部５２の開閉状態を明確にするため、閉状態のシャッタ部５２にはドットパターンを付け、開状態のシャッタ部５２にはドットパターンを付けていない。
　図９Ａ及び図９Ｂに示すように、この第１実施形態のシャッタブロック５３は、各々の一部分が平面視で１つの光電変換領域２２と重畳する４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）を一単位として含んでいる。
　このため、１つのシャッタブロック５３において、図９Ａ及び図９Ｂに示すように、４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）のうち、シャッタ部５２ａを開状態とし、残りの３つのシャッタ部５２ｂ，５２ｃ，５２ｄの各々を閉状態とする第１開口パターンにより、光電変換領域２２の重畳領域２７ａ（第１疑似画素）への光の入射を選択的に行うことができる。
　また、図１０Ａ及び図１０Ｂに示すように、４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）のうち、シャッタ部５２ｂを開状態とし、残りの３つのシャッタ部５２ａ，５２ｃ，５２ｄの各々を閉状態とする第２開口パターンにより、光電変換領域２２の重畳領域７ｂ（第２疑似画素）への光の入射を選択的に行うことができる。
　また、図１１Ａ及び図１１Ｂに示すように、４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）のうち、シャッタ部５２ｃを開状態とし、残りの３つのシャッタ部５２ａ，５２ｂ，５２ｄの各々を閉状態とする第３開口パターンにより、光電変換領域２２の重畳領域７ｃ（第３疑似画素）への光の入射を選択的に行うことができる。
　また、図１２Ａ及び図１２Ｂに示すように、４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）のうち、シャッタ部５２ｄを開状態とし、残りの３つのシャッタ部５２ａ，５２ｂ，５２ｃの各々を閉状態とする第４開口パターンにより、光電変換領域２２の重畳領域２７ｄ（第４疑似画素）への光の入射を選択的に行うことができる。
　即ち、この１つのシャッタブロック５３は、４つのシャッタ部５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）で１つの光電変換領域２２を４回に分けて部分的に開口することができ、１つの光電変換領域２２への光の入射を４回に分けて部分的に行うことができる。
　そして、図９Ａ及び図９Ｂに示す第１開口パターンで撮った第１画像と、図１０Ａ及び図１０Ｂに示す第２開口パターンで撮った第２画像と、図１１Ａ及び図１１Ｂに示す第３開口パターンで撮った第３画像と、図１２Ａ及び図１２Ｂに示す第４開口パターンで撮った第４画像とを得る、即ち開口位置を変えて４回画像を得ることにより、実際の画素３の半分のピッチの画素で撮影したような４倍の解像度をもつ画像を合成することができる。
　これにより、シャッタ部５２の平面サイズが画素３（光電変換領域２２）の平面サイズと同サイズであっても高解像度化が可能であり、例えば１μｍピッチのシャッタ部５２であっても、０．５μｍピッチの画素３であるかのような解像度を得ることができる。
　≪第１実施形態の主な効果≫
　以上のように、この第１実施形態に係る固体撮像装置１Ａによれば、高解像度化を図ることができる。
　また、１つのシャッタブロック５３に一単位として含まれる４つのシャッタ部５２は、Ｘ方向及びＹ方向のそれぞれの方向において、光電変換領域２２の配列ピッチ（２２Ｐｘ，２２Ｐｙ）の半ピッチ（１／２ピッチ）に相当する分、光電変換領域２２と相対的に位置がずれているため、４回で撮った各画像の精度を均一化することができ、合成した画像の画質性能を高めることができる。
　なお、液晶層５８としては、互いに隣り合う画素３間でのクロストーク現象に対して強い、強誘電性液晶を用いることが好ましい。
　〔第２実施形態〕
　この第２実施形態は、カラーフィルタ層６５を備えた固体撮像装置に本技術を適用した一例である。
　図１３は、本技術の第２実施形態に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。
　図１３に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、 以下の構成が異なっている。
　即ち、この第２実施形態に係る固体撮像装置１Ｂは、特定の波長の光を透過するカラーフィルタ層６５を更に備えている。本技術は、カラーフィルタ層６５を備えた固体撮像装置１Ｂにも適用することができる。
　図１３に示すように、カラーフィルタ層６５は、シャッタ層５１の半導体層２１側とは反対側に設けられている。そして、カラーフィルタ層６５は、シャッタ層５１とレンズ層７１との間に設けられている。カラーフィルタ層６５は、複数のフィルタ部（カラーフィルタ部）６６を含む。この第２実施形態のカラーフィルタ層６５は、これに限定されないが、例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などの特定の波長の光を透過するフィルタ部６６をシャッタ部５２毎に備えている。また、カラーフィルタ層６５は、混色抑制として、互いに隣り合うフィルタ部６６の間に分離壁（フィルタ用分離壁）６７を備えている。分離壁６７の材料としては、フィルタ部６６よりも屈折率が低い低屈折材料を用いることが好ましい。
　この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　≪第２実施形態の変形例≫
　次に、第２実施形態の変形例について説明する。
　＜変形例２－１＞
　図１４は、本技術の第２実施形態の変形例２－１を模式的に示す縦断面図である。
　図１４に示すように、この変形例２－１は、透過ムラ抑制として、互いに隣り合うシャッタ部５２の間に分離壁（シャッタ用分離壁）６４を備えている。分離壁６４は、シャッタ部５２毎に液晶層５８に設けられ、シャッタ部５２の平面形状に対応して環状平面パターンで構成されている。換言すれば、分離壁６４は、シャッタ部５２のマトリックス配置に対応した格子状平面パターンで液晶層５８に設けられている。更に換言すれば、液晶層５８は、分離壁６４によってシャッタ部５２毎に区分けされている。即ち、シャッタ部５２は、分離壁６４で複数のサブ領域に分割されている。分離壁６４の材料としては、絶縁性の材料を用いることが好ましい。
　なお、互いに隣り合うシャッタ部５２間での液晶の流動を可能にするため、分離壁６４の一部に切欠きを設けて置くことや、下側の配向膜５７及び上側の配向膜５９の何れか一方と分離壁６４を離間させる形状とすることが好ましい。
　この変形例２－１においても、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　また、平面視で互いに隣り合うシャッタ部５２間での透過ムラを分離壁６４で抑制することができるため、より一層の高画質化を図ることができる。
　なお、分離壁６４は、図１４に示すカラーフィルタ層６５を備えていない上述の第１実施形態に係る固体撮像装置１Ａにも適用することができる。
　＜変形例２－２＞
　図１５は、本技術の第２実施形態の変形例２－２を模式的に示す縦断面図である。
　図１５に示すように、この変形例２－２は、１つのシャッタ部５２の中にも、入射光の隣接画素への侵入抑制として分離壁６４を設けている。この変形例２－２の分離壁６４は、１つの光電変換領域２２に含まれる４つの重畳領域２７の各々の周囲を平面視で個別に取り囲む平面パターンで液晶層５８に設けられている。即ち、平面視で１つシャッタ部５２と重畳する液晶層５８は、分離壁６４によって重畳領域２７毎に区分けされている。
　この変形例２－２においても、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　また、平面視で１つのシャッタ部５２と重畳し、かつ互いに隣り合う画素において、入射光の隣接画素への侵入（混色）を分離壁６４で抑制することができるため、合成した画像の画質性能をより一層高めることができる。
　なお、シャッタ部５２の中にも分離壁６４を配置する構成は、上述の第１実施形態に係る固体撮像装置１Ａにも適用することができる。
　＜変形例２－３＞
　図１６は、本技術の第２実施形態の変形例２－３を模式的に示す縦断面図である。
　図１６に示すように、この変形例２－３は、上述の変形例２－２において、カラーフィルタ層６５のフィルタ部６６の配置を変えたものである。
　即ち、図１５に示す変形例２－２では、カラーフィルタ層６５のフィルタ部６６が平面視でシャッタ部５２毎にシャッタ部５２と重畳している。
　これに対し、図１６に示すように、この変形例２－３では、カラーフィルタ層６５のフィルタ部６６が平面視で光電変換領域２２毎に光電変換領域２２と重畳している。即ち、この変形例２－３のフィルタ部６６は、１つのシャッタブロック５３に含まれる４つのシャッタ部５２の各々の一部分と平面視で重畳している。
　この変形例２－３の場合、全画素で透過状態でも１／４ずつ透過と同様に、各画素に一色の光しか入らない。
　この変形例２－３においても、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　なお、この変形例２－３におけるフィルタ部６６の配置は、上述の第２実施形態及び上述の変形例２－１にも適用することができる。
　＜変形例２－４＞
　図１７は、本技術の第２実施形態の変形例２－４を模式的に示す縦断面図である。
　図１７に示すように、この変形例２－４は、上述の変形例２－２において、カラーフィルタ層６５のフィルタ部６６を平面視で光電変換領域２２の重畳領域２７毎に重畳領域２７と重畳するように配置したものである。そして、互いに隣り合うフィルタ部６６の間には分離壁６７が設けられている。
　この変形例２－４の場合、光電変換領域２２における重畳領域２７の平面サイズを光電変換領域２２の平面サイズの１／４サイズとすることにより、実際に画素３の１／４の平面サイズの微細画素（疑似画素）と同程度のフィルタ部６６を配置することができる。
　この変形例２－４におもいも、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　なお、この変形例２－４におけるフィルタ部６６の配置は、上述の第２実施形態及び上述の変形例２－１にも適用することができる。
　＜変形例２－５＞
　図１８は、本技術の第２実施形態の変形例２－５を模式的に示す縦断面図である。
　図１８に示すように、この変形例２－５は、上述の変形例２－４において、カラーフィルタ層６５の位置を変えたものである。
　即ち、図１７に示す変形例２－４では、シャッタ層５１の半導体層２１側とは反対側において、カラーフィルタ層６５がシャッタ層５１とレンズ層７１との間に設けられている。
　これに対し、図１８に示すように、この変形例２－５では、カラーフィルタ層６５がシャッタ層５１の半導体層２１側に設けられている。そして、この変形例２－３のカラーフィルタ層６５は、シャッタ層５１と半導体層２１との間に設けられている。
　この変形例２－５においても、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　なお、この変形例２－５におけるカラーフィルタ層６５の配置は、上述の第２実施形態にも適用することができると共に、上述の変形例２－１から２－３の何れにも適用することができる。
　〔第３実施形態〕
　この第３実施形態では、２つのシャッタ部５２を含むシャッタブロック５３Ｃについて説明する。
　図１９Ａは、本技術の第３実施形態に係る固体撮像装置１Ｃにおいて、１つのシャッタブロック５３Ｃに含まれる２つのシャッタ部５２の各々の一部分が１つの光電変換領域２２と重畳した状態を模式的に示す平面図である。
　図１９Ｂは、図１９Ａの一部を拡大した平面図である。
　本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図１９Ａ及び図１９Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、上述の第１実施形態の図４及び図６Ａに示すシャッタブロック５３に替えてシャッタブロック５３Ｃを備えている。また、レンズ層７１に含まれるマイクロレンズ７２の形状及び配置が異なっている。その他の構成は、概ね上述の第１実施形態と同様である。
　図１９Ａ及び図１９Ｂに示すように、シャッタブロック５３Ｃは、各々の一部分が平面視で１つの光電変換領域２２と重畳する複数のシャッタ部５２を一単位として含む。この第２実施形態において、シャッタブロック５３Ｃに含まれる複数のシャッタ部５２は、これに限定されないが、例えば、同一平面内で互いに直交するＸ方向及びＹ方向のうち、Ｘ方向に互いに隣り合って並ぶ２つのシャッタ部５２（５２ａ，５２ｂ）である。そして、シャッタブロック５３Ｃは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、シャッタ層５１において、シャッタブロックアレイを構築している。即ち、この第３実施形態のシャッタ層５１は、Ｘ方向に並ぶ１×２配置の２つのシャッタ部５２を一単位として含むシャッタブロック５３Ｃが行列状に複数配置されたシャッタブロックアレイを有する。
　図１９Ａに示すように、１つのシャッタブロック５３Ｃに一単位として含まれる２つのシャッタ部５２の各々は、Ｘ方向において、光電変換領域２２のＸ方向の配列ピッチ２２Ｐｘの半ピッチに相当する分、光電変換領域２２と相対的に位置がずれている。即ち、シャッタブロック５３Ｃに含まれる２つのシャッタ部５２の各々は、平面視で１つの光電変換領域２２と均等に重畳している。そして、１つの光電変換領域２２は、２つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する２つの重畳領域２７（２７ａ，２７ｂ）を含む。この２つの重畳領域２７（２７ａ，２７ｂ）の各々が疑似画素として機能し、１つの光電変換領域２２で２つの擬似画素を構成している。
　なお、図１９Ｂに示すように、平面視で互いに隣り合う２つのシャッタ部５２（５２ａ，５２ｂ）は、各々の一部分が１つの光電変換領域２２と重畳している。換言すれば、図１９Ａを参照すれば、Ｘ方向において互いに隣り合う２つの光電変換領域２２は、各々の一部分が１つのシャッタ部５２と重畳している。
　図１９Ｂに示すように、この第３実施形態のマイクロレンズ７２は、１つの光電変換領域２２において、２つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する２つの重畳領域２７（２７ａ，２７ｂ）毎に設けられている。即ち、この第３実施形態の１つの画素３は、平面視で光電変換領域２２の２つの重畳領域２７の各々と個別に重畳する２つのマイクロレンズ７２を含む。
　≪画像の合成≫
　次に、画像の合成について、図２０Ａから図２１Ｂを用いて説明する。
　図２０Ａは、シャッタブロックの第１開口パターンを模式的に示す平面図である。
　図２０Ｂは、図２０Ａの一部を拡大した平面図である。
　図２１Ａは、シャッタブロックの第２開口パターンを模式的に示す平面図である。
　図２１Ｂは、図２１Ａの一部を拡大した平面図である。
　なお、図２０Ａから図２１Ｂにおいて、シャッタ部５２の開閉状態を明確にするため、閉状態のシャッタ部５２にはドットパターンを付け、開状態のシャッタ部５２にはドットパターンを付けていない。
　図２０Ａ及び図２０Ｂに示すように、この第３実施形態のシャッタブロック５３Ｃは、各々の一部分が平面視で１つの光電変換領域２２と重畳する２つのシャッタ部５２（５２ａ，５２ｂ）を一単位として含んでいる。
　このため、１つのシャッタブロック５３Ｃにおいて、図２０Ａ及び図２０Ｂに示すように、２つのシャッタ部５２（５２ａ，５２ｂ）のうち、一方のシャッタ部５２ａを開状態とし、残りの他方のシャッタ部５２ｂを閉状態とする第１開口パターンにより、光電変換領域２２の重畳領域２７ａ（第１疑似画素）への光の入射を選択的に行うことができる。
　また、図２１Ａ及び図２１Ｂに示すように、２つのシャッタ部５２（５２ａ，５２ｂ）のうち、他方のシャッタ部５２ｂを開状態とし、残りの一方のシャッタ部５２ａを閉状態とする第２開口パターンにより、光電変換領域２２の重畳領域７ｂ（第２疑似画素）への光の入射を選択的に行うことができる。
　即ち、この１つのシャッタブロック５３Ｃは、２つのシャッタ部５２（５２ａ，５２ｂ）で１つの光電変換領域２２を２回に分けて部分的に開口することができ、１つの光電変換領域２２への光の入射を２回に分けて部分的に行うことができる。
　そして、図２０Ａ及び図２０Ｂに示す第１開口パターンで撮った第１画像と、図２１Ａ及び図２１Ｂに示す第２開口パターンで撮った第２画像とを得る、即ち開口位置を変えて２回画像を得ることにより、実際の画素３の半分のピッチの画素で撮影したような２倍の解像度をもつ画像を合成することができる。
　これにより、シャッタ部５２の平面サイズが画素３（光電変換領域２２）の平面サイズと同サイズであっても高解像度化が可能であり、例えば１μｍピッチのシャッタ部５２であっても、０．５μｍピッチの画素３であるかのような解像度を得ることができる。
　なお、シャッタ部５２の開状態又は閉状態は、例えば、Ｙ方向に複数のシャッタ部５２が並ぶシャッタ列毎に行う。
　≪第３実施形態の主な効果≫
　以上のように、この第３実施形態に係る固体撮像装置１Ｃによれば、高解像度化を図ることができる。
　また、１つのシャッタブロック５３Ｃに一単位として含まれる２つのシャッタ部５２は、Ｘ方向において、光電変換領域２２の配列ピッチ（２２Ｐｘ）の半ピッチ（１／２ピッチ）に相当する分、光電変換領域２２と相対的に位置がずれていため、２回で撮った各画像の精度を均一化することができ、合成した画像の画質性能を高めることができる。
　なお、液晶層５８としては、この第３実施形態においても互いに隣り合う画素３間でのクロストーク現象に対して強い、強誘電性液晶を用いることが好ましい。
　また、この第３実施形態のシャッタブロック５３は、上述の第２実施形態にも適用することができると共に、上述の変形例２－１から２－５の何れにも適用することができる。
　≪第３実施形態の変形例≫
　＜変形例３－１＞
　図２２は、本技術の第３実施形態の変形例３－１において、シャッタブロック５３Ｃの第１開口パターンを模式的に示す平面図である。
　図２３は、本技術の第２実施形態の変形例３－１において、シャッタブロック５３Ｃの第２開口パターンを模式的に示す平面図である。
　なお、図２２及び図２３において、シャッタ部５２の開閉状態を明確にするため、閉状態のシャッタ部５２にはドットパターンを付け、開状態のシャッタ部５２にはドットパターンを付けていない。
　図２２及び図２３に示すように、この変形例３－１は、シャッタ部５２の開状態及び閉状態を市松模様（Checkered Pattern）で行うものである。即ち、図２０Ａ及び図２０Ｂに示す第１開口パターンでは、図２２に示すように、Ｘ方向及びＹ方向のそれぞれの方向に、開状態のシャッタ部５２と閉状態のシャッタ部５２とが１つ置きに繰り返し並ぶ第１市松模様で行う、そして、図２１Ａ及び図２１Ｂに示す第２開口パターンでは、第１市松模様のシャッタ部５２の開閉状態を逆（開状態のシャッタ部５２を閉状態，閉状態のシャッタ部５２を開状態）にした第２市松模様で行う。
　この変形例３－１においても、１つの光電変換領域２２への光の入射を２回に分けて部分的に行うことができるため、上述の第３実施形態に係る固体撮像装置１Ｃと同様に、高解像度化を図ることができる。
　＜変形例３－２＞
　この変形例３－２では、上述の第３実施形態のシャッタブロック５３Ｃに替えて、シャッタブロック５３Ｃ２を備えたものである。
　図２４Ａは、本技術の第２実施形態の変形例３－２において、シャッタ層５１のシャッタ部５２と光電変換領域２２との位置関係を模式的に示す平面図である。
　図２４Ｂは、図２４Ａの一部を拡大した平面図である。
　図１９Ａ及び図１９Ｂに示すように、上述の第３実施形態のシャッタブロック５３Ｃは、各々の一部分が平面視で１つの光電変換領域２２と重畳する複数のシャッタ部５２として、Ｘ方向に互いに隣り合って並ぶ２つのシャッタ部５２（５２ａ，５２ｂ）を一単位として含むものである。そして、シャッタブロック５３Ｃは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、シャッタ層５１において、シャッタブロックアレイを構築している。
　これに対し、図２４Ａ及び図２４Ｂに示すように、この変形例３－２のシャッタブロック５３Ｃ２は、各々の一部分が平面視で１つの光電変換領域２２と重畳する複数のシャッタ部５２として、Ｙ方向に互いに隣り合って並ぶ２つのシャッタ部５２（５２ａ，５２ｂ）を一単位として含むものである。そして、シャッタブロック５３Ｃ２は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、シャッタ層５１において、シャッタブロックアレイを構築している。即ち、この変形例３－２のシャッタ層５１は、Ｙ方向に並ぶ１×２配置の２つのシャッタ部５２を一単位として含むシャッタブロック５３Ｃ２が行列状に複数配置されたシャッタブロックアレイを有する。
　図２４Ａに示すように、１つのシャッタブロック５３Ｃ２に一単位として含まれる２つのシャッタ部５２の各々は、Ｙ方向において、光電変換領域２２のＹ方向の配列ピッチ２２Ｐｙの半ピッチに相当する分、光電変換領域２２と相対的に位置がずれている。即ち、シャッタブロック５３Ｃ２に含まれる２つのシャッタ部５２の各々は、平面視で１つの光電変換領域２２と均等に重畳している。そして、１つの光電変換領域２２は、２つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する２つの重畳領域２７（２７ａ，２７ｂ）を含む。この２つの重畳領域２７（２７ａ，２７ｂ）の各々が疑似画素として機能し、１つの光電変換領域２２で２つの擬似画素を構成している。
　なお、図２４Ｂに示すように、平面視で互いに隣り合う２つのシャッタ部５２（５２ａ，５２ｂ）は、各々の一部分が１つの光電変換領域２２と重畳している。換言すれば、図２４Ａを参照すれば、Ｘ方向において互いに隣り合う２つの光電変換領域２２は、各々の一部分が１つのシャッタ部５２と重畳している。
　図２４Ｂに示すように、この変形例３－２のマイクロレンズ７２は、１つの光電変換領域２２において、２つのシャッタ部５２の各々の一部分がそれぞれ個別に重畳する２つの重畳領域２７（２７ａ，２７ｂ）毎に設けられている。即ち、この変形例３－２の１つの画素３は、上述の第３実施形態と同様に、平面視で光電変換領域２２の２つの重畳領域２７の各々と個別に重畳する２つのマイクロレンズ７２を含む。
　図２４Ａ及び図２４Ｂに示すように、この変形例３－２のシャッタブロック５３Ｃ２は、各々の一部分が平面視で１つの光電変換領域２２と重畳する２つのシャッタ部５２（５２ａ，５２ｂ）を一単位として含んでいる。
　このため、詳細に図示していないが、１つのシャッタブロック５３Ｃ２において、２つのシャッタ部５２（５２ａ，５２ｂ）のうち、一方のシャッタ部５２ａを開状態とし、残りの他方のシャッタ部５２ｂを閉状態とする第１開口パターンにより、光電変換領域２２の重畳領域２７ａ（第１疑似画素）への光の入射を選択的に行うことができる。
　また、２つのシャッタ部５２（５２ａ，５２ｂ）のうち、他方のシャッタ部５２ｂを開状態とし、残りの一方のシャッタ部５２ａを閉状態とする第２開口パターンにより、光電変換領域２２の重畳領域７ｂ（第２疑似画素）への光の入射を選択的に行うことができる。
　即ち、この１つのシャッタブロック５３Ｃ２においても、２つのシャッタ部５２（５２ａ，５２ｂ）で１つの光電変換領域２２を２回に分けて部分的に開口することができ、１つの光電変換領域２２への光の入射を２回に分けて部分的に行うことができる。
　そして、第１開口パターンで撮った第１画像と、第２開口パターンで撮った第２画像とを得る、即ち開口位置を変えて２回画像を得ることにより、実際の画素３の半分のピッチの画素で撮影したような２倍の解像度をもつ画像を合成することができる。
　これにより、シャッタ部５２の平面サイズが画素３（光電変換領域２２）の平面サイズと同サイズであっても高解像度化が可能であり、例えば１μｍピッチのシャッタ部５２であっても、０．５μｍピッチの画素３であるかのような解像度を得ることができる。
　なお、シャッタ部５２の開状態又は閉状態は、例えば、Ｙ方向に複数のシャッタ部５２が並ぶシャッタ列毎に行う。
　以上のように、この変形例３－２においても、上述の第３実施形態と同様に高解像度化を図ることができる。
　また、１つのシャッタブロック５３Ｃ２に一単位として含まれる２つのシャッタ部５２は、Ｙ方向において、光電変換領域２２の配列ピッチ（２２Ｐｙ）の半ピッチ（１／２ピッチ）に相当する分、光電変換領域２２と相対的に位置がずれていため、上述の第３実施形態と同様に、２回で撮った各画像の精度を均一化することができ、合成した画像の画質性能を高めることができる。
　なお、この変形例３－２において、シャッタ部５２の開状態又は閉状態は、上述の第３実施形態と同様に、Ｙ方向に複数のシャッタ部５２が並ぶシャッタ列毎に行うことができる。また、シャッタ部５２の開状態又は閉状態は、上述の変形例３－１と同様に、市松模様で行うことができる。
　〔第４実施形態〕
　この第４実施形態では、アクティブマトリクス方式のシャッタ層５１Ｄについて説明する。
　図２５は、本技術の第４実施形態に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。
　図２６は、本技術の第４実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す斜視図である。
　図２７は、本技術の第４実施形態に係る固体撮像装置において、シャッタ層に含まれる上部電極及び下部電極の配置状態を模式的に示す平面図である。
　図２８は、本技術の第４実施形態に係る固体撮像装置において、画素間分離領域に含まれる中継電極の平面パターンを模式的に示す平面図である。
　本技術の第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態の固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図２５に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、上述の第１実施形態の図５に示す単純マトリックス方式のシャッタ層５１に替えてアクティブマトリックス方式のシャッタ層５１Ｄを備えている。そして、画素間分離領域３１の構成が異なっている。その他の構成は、概ね上述の第１実施形態と同様である。
　＜シャッタ層の構成＞
　図２５に示すように、シャッタ層５１Ｄは、基本的に上述の第１実施形態の図５に示す液晶層５１と同様の構成になっており、図５に示す上部電極６０及び下部電極５６に替えて上部電極６０Ｄ及び下部電極５６Ｄを備えている。即ち、シャッタ層５１Ｄは、半導体層２１の第２の面部Ｓ２側から順次設けられた偏光板５４、絶縁膜５５、下部電極５６Ｄ、配向膜５７、液晶層５８、配向光膜５９、上部電極６０Ｄ、絶縁膜６１、偏光板６２及び絶縁膜６３を有する。
　図２６及び図２７に示すように、上部電極６０Ｄは、複数のシャッタ部５２に亘って広範囲に広がり、複数のシャッタ部で共有されている。下部電極５６Ｄは、シャッタ部５２毎に設けられている。上部電極６０Ｄ及び下部電極５６Ｄの各々は、例えばＩＴＯ（Indium Tin Oxide）等の透明導電膜で構成されている。
　この第４実施形態のシャッタ部５２は、上部電極６０Ｄと下部電極５６Ｄとを含んでいる。そして、このシャッタ部５２は、上部電極６０Ｄ及び下部電極５６Ｄに電圧を印加し、上部電極６０Ｄと下部電極５６Ｄとの間に電界を発生させて液晶層５６の液晶分子を駆動して開状態（透過状態）又は閉状態（遮蔽状態）とすることにより、光電変換領域２２への光の入射を制御する。下部電極５６Ｄへの電圧の印加は、下部電極５６毎に設けられた駆動トランジスタＤＲによって行われる。即ち、シャッタ層５１Ｄは、これに限定されないが、例えば、アクティブマトリックス方式で構成されている。アクティブマトリック方式では、選択したいシャッタ部５２を、下部電極５６と電気的に接続された駆動トランジスタＤＲによって選択する。
　なお、この第４実施形態のシャッタ部及びシャッタブロックに関する構成は、上部電極６０Ｄ及び下部電極５６Ｄを除いて、概ね上述の第１実施形態のシャッタ部５２及びシャッタブロック５３と同様である。
　＜駆動トランジスタ＞
　図２５に示すように、駆動トランジスタＤＲは、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側に設けられている。駆動トランジスタＤＲは、半導体層２１の第１の面部Ｓ１の外側に設けられたゲート電極４３ｄと、このゲート電極４３ｄと半導体層２１の第１の面部Ｓ１との間に設けられたゲート絶縁膜４２と、を有する。また、駆動トランジスタＤＲは、半導体層２１の第１の面部Ｓ１側の表層部に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域４９ａ及び４９ｂと、チャネル形成部として機能するｐ型のウエル領域２３と、を更に有する。一対の主電極領域４９ａ及び４９ｂの各々は、ｎ型の半導体領域２４よりも不純物濃度が高いｎ型の半導体領域で構成されている。
　図２５に示すように、駆動トランジスタＤＲの一方の主電極領域４９ａは、層間絶縁膜４６に設けられたコンタクト電極４７ｍを介して、配線層４８に設けられた配線４８ｍと電気的に接続されている。そして、駆動トランジスタＤＲの他方の主電極領域４９ｂは、層間絶縁膜４６に設けられたコンタクト電極４７ｎを介して、配線層４８に設けられた配線４８ｎと電気的に接続されている。
　＜画素間分離領域＞
　図２５に示すように、この第４実施形態の画素間分離領域３１は、中継電極３５を含んでいる。即ち、この第４実施形態の画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３２と、この掘り込み部３２の側壁に沿って設けられた分離絶縁膜３４と、この掘り込み部３２に分離絶縁膜３４を介して設けられた中継電極３５と、を含む。
　＜中継電極＞
　図２５に示すように、中継電極３５の一端側は、半導体層２１の第２の面部Ｓ２からシャッタ層５１Ｄに突出し、下部電極５６Ｄと電気的及び機械的に接続されている。また、中継電極３５の他端側は、層間絶縁膜４６に設けられたコンタクト電極４７ｐと電気的及び機械的に接続されている。そして、コンタクト電極４７ｐは、配線層４８に設けられた配線４８ｎと電気的及び機械的に接続されている。即ち、下部電極５６Ｄは、中継電極３５、コンタクト電極４７ｐ、配線４８ｎ及びコンタクト電極４７ｎを介して駆動トランジスタＤＲの主電極領域４９ｂと電気的に接続されている。
　図２８に示すように、中継電極３５は、シャッタ部５２毎に設けられ、互いに隣り合う他の中継電極３５と電気的及び構造的に分離されている。中継電極３５は、これに限定されないが、平面視での形状が十字形状で構成され、Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合う４つの光電変換領域の間に設けられている。
　なお、中継電極３５は、個々に分離されたドットパターンで構成してもよい。この場合、複数の中継電極３５は、液晶シャッタ層５２毎に電気的に接続する。
　以上のように、アクタィブマトリックス方式のシャッタ層５１Ｄに本技術を適用することができ、この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態と同様の効果が得られる。
　なお、この第４実施形態の固体撮像装置１Ｄに、上述の第２実施形態及び変形例２－５のカラーフィルタ層６５を適用することができる。
　また、この第４実施形態の固体撮像装置１Ｄに、上述の変形例２－１から２－４の分離壁６４及び６７に関する技術を適用することができる。
　≪第４実施形態の変形例≫
　＜変形例４－１，４－２＞
　偏光板５４，６２としては、「０°」、「４５°」、「９０°」「１３５°」の直線偏光子をもつ偏光板を組み合わせてもよい。偏光板５４，６２と、シャッタ部５２（下部電極５６Ｄ）及び光電変換領域２２（画素３）との重なり方は、１／４サイズ毎の透過では同じ使い方が可能だが、全画素透過で使う場合に異なるセンサとして使用することができる。
　図２９は、本技術の第４実施形態の変形例４－１を模式的に示す平面図である。
　図３０は、本技術の第４実施形態の変形例４－２を模式的に示す平面図である。
　図２９に示す変形例４－１は、偏光板５４，６２とシャッタ部５２（下部電極５６Ｄ）とが同一位置で重畳する場合である。この変形例４－１では、全画素透過で、４つの偏光が混ざった、普通のセンサのように使うことができる。
　図３０に示す変形例４－２は、偏光板５４，６２と光電変換領域２２（画素３）とが同一位置で重畳する場合である。この変形例４－２では、全画素透過で、１画素毎に１方向の直線偏光子を持つ偏光センサとして使うことができる。
　＜変形例４－３，４－４＞
　図３１は、本技術の第４実施形態の変形例４－３を模式的に示す縦断面図である。
　図３２は、本技術の第４実施形態の変形例４－３を模式的に示す平面図である。
　図３３は、本技術の第４実施形態の変形例４－４を模式的に示す平面図である。
　図３１に示すように、第４実施形態に上述の変形例２－３の図１６に示すカラーフィルタ層６５及び液晶層５８を適用した固体撮像装置において、図３２の変形例４－３は、偏光板５４，６２とシャッタ部５２（下部電極５６Ｄ）とが同一位置で重畳し、フィルタ部６６と光電変換領域２２（画素３）とが同一位置で重畳する場合である。この変形例４－３の場合、全画素透過では、１／４サイズ毎の透過と同様に、ＲＧＢに分光した偏光センサとして使用することができる。
　また、図３１に示す固体撮像装置において、図３３の変形例４－４は、偏光板５４，６２と光電変換領域２２（画素３）とが同一位置で重畳し、フィルタ部６６とシャッタ部５２（下部電極５６Ｄ）とが同一位置で重畳する場合である。この変形例４－４の場合、全画素透過で、Ｒ＋Ｇ＋Ｂ光の混ざった偏光センサとして使用することができる。
　〔第５実施形態〕
　この第５実施形態は、電気的に光の透過と遮蔽との切り替が可能な材料層としてエレクトロクロミック材料層５８Ｅを用いた場合の一例である。
　図３４は、本技術の第５実施形態に係る固体撮像装置１Ｅの縦断面構造を模式的に示す縦断面図である。
　本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図３４に示すように、本技術の第５実施形態に係る固体撮像装置１Ｅは、上述の第１実施形態の図５に示す液晶層５８に替えてエレクトロクロミック材料層５８Ｅを備えている。そして、本技術の第５実施形態に係る固体撮像装置１Ｅは、図５に示す偏光板５４及び６２と、配向膜５７及び５９と、絶縁膜６３と、を省略している。その他の構成及び駆動方法は、概ね上述の第１実施形態と同様である。
　この第５実施形態において、シャッタ部５２は、電圧を印加してエレクトロクロミック材料層５８Ｅの透過率を変化させることによって光の透過と遮光とを制御する。換言すれば、この第５実施形態のシャッタ部５２は、電圧を印加してエレクトロクロミック材料層５８Ｅの透過率を変化させることによって光電変換領域２２への光の入射を制御する。即ち、この第５実施形態のシャッタ部５２は、電圧を印加してエレクトロクロミック材料層５８Ｅの透過率を変化させることによって光の透過と遮光とを制御するクロミック・シャッタ部である。
　この第５実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、電気的に光の透過と遮蔽との切り替が可能な材料層としてエレクトロクロミック材料層５８Ｅを用いた場合、液晶層５８を用いた場合と比較して、偏光させずに信号を取り出すことができる。
　なお、エレクトロクロミック材料層５８Ｅは、上述の第２から第４実施形態及びその変形例においても適用することができる。
　〔第６実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３５は、本技術の第６実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図３５に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１から第５実施形態に係る固体撮像装置１Ａ～１Ｅを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の電荷転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、固体撮像装置１０１において、高解像度化が図られているため、第６実施形態の電子機器１００の画質性能の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、
　前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、
　各々の一部分が平面視で１つの前記光電変換領域と重畳する複数の前記シャッタ部を含むシャッタブロックと、を備えている、光検出装置。
（２）
　前記シャッタブロックに含まれる複数の前記シャッタ部は、同一平面内で互いに直交するＸ方向及びＹ方向の何れか一方の方向において互いに隣り合って並ぶ２つの前記シャッタ部である、上記（１）に記載の光検出装置。
（３）
　２つの前記シャッタ部の各々は、前記一方の方向において、前記光電変換領域の配列ピッチの半ピッチ分、前記光電変換領域と相対的に位置がずれている、上記（２）に記載の光検出装置。
（４）
　前記シャッタブロックに含まれる複数の前記シャッタ部は、同一平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向において互いに隣り合って並ぶ４つの前記シャッタ部である、上記（１）に記載の光検出装置。
（５）
　４つの前記シャッタ部の各々は、前記Ｘ方向及びＹ方向のそれぞれの方向において、前記光電変換領域の配列ピッチの半ピッチ分、前記光電変換領域と相対的に位置がずれている、上記（４）に記載の光検出装置。
（６）
　前記シャッタ部は、電界を発生させて液晶層の液晶分子を駆動することによって光の透過と遮蔽とを制御する液晶シャッタ部である、上記（１）から（５）の何れかに記載の光検出装置。
（７）
　前記シャッタ部は、電圧を印加してエレクトロクロミック材料層の透過率を変化させることによって光の透過と遮蔽とを制御するクロミック・シャッタ部である上記（１）から（５）の何れかに記載の光検出装置。
（８）
　互いに隣り合う前記シャッタ部の間に分離壁が設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（９）
　前記シャッタ部は、上記分離壁で複数のサブ領域に分割されている、上記（８）に記載の光検出装置。
（１０）
　複数のカラーフィルタ部を含み、かつ前記シャッタ層の前記半導体層側、若しくは前記半導体層側とは反対側に設けられたカラーフィルタ層を更に備えている、請求項１から９の何れか一項に記載の光検出装置。
（１１）
　前記シャッタ層の前記半導体層側とは反対側に設けられ、かつ１つの光電変換領域と１つの前記シャッタ部の一部とが重畳する重畳領域毎に設けられたマイクロレンズを含むレンズ層を更に備えている、上記（１）から（１０）の何れか請求項１から１０の何れかに記載の光検出装置。
（１２）
　光検出装置と、
　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記光検出装置は、
　光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、
　前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、
　各々の一部分が平面視で１つの前記光電変換領域と重畳する複数の前記シャッタ部を含むシャッタブロックと、
　を備えている、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ…固体撮像装置
　２…半導体チップ
　２Ａ…画素アレイ部
　２Ｂ…周辺部
　３…画素
　４…垂直駆動回路
　５…カラム信号処理回路
　６…水平駆動回路
　７…出力回路
　８…制御回路
　１０…画素駆動線
　１１…垂直信号線
　１２…水平信号線
　１３…ロジック回路
　１４…ボンディングパッド
　１５…画素回路（読出し回路）
　２１…半導体層
　２２…光電変換領域
　２２Ｐｘ，２２Ｐｙ…配列ピッチ
　２３…ｐ型のウエル領域（ｐ型の半導体領域）
　２４…ｎ型の半導体領域
　２５…光電変換部（ＰＤ）
　２７，２７ａ，２７ｂ，２７ｃ，２７ｄ…重畳領域（疑似画素）
　３１…画素間分離領域
　３２…掘り込み部
　３４…分離絶縁膜
　３５…中継電極
　４２…ゲート絶縁膜
　４３，４３ｄ…ゲート電極
　４６…層間絶縁膜
　４７ｆ，４７ｍ，４７ｎ，４７ｐ，４７ｔ…コンタクト電極（導電プラグ）
　４８…配線層
　４８ｆ，４８ｍ，４８ｎ，４８ｐ，４８ｔ…配線
　５１，５１Ｄ…シャッタ層
　５２，５２ａ，５２ｂ，５２ｃ，５２ｄ…シャッタ部
　５２Ｐｘ，５２Ｐｙ…配列ピッチ
　５３，５３Ｃ２…シャッタブロック
　５４…偏光板
　５５…絶縁膜
　５６，５６Ｄ…下部電極
　５７…配向膜
　５８…液晶層
　５８Ｅ…エレクトロクロミック材料層
　５９…配向膜
　６０，６０Ｄ…上部電極
　６１…絶縁膜、
　６２…偏光板
　６３…絶縁膜
　６４…分離壁（シャッタ用分離壁）
　６５…カラーフィルタ層
　６６…フィルタ部
　６７…分離壁（フィルタ用分離壁）
　７１…レンズ層
　７２…マイクロレンズ
　ＤＲ…駆動トランジスタ

Claims (12)

  1. 　光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、
    　前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、
    　各々の一部分が平面視で１つの前記光電変換領域と重畳する複数の前記シャッタ部を含むシャッタブロックと、を備えている、光検出装置。
  2. 　前記シャッタブロックに含まれる複数の前記シャッタ部は、同一平面内で互いに直交するＸ方向及びＹ方向の何れか一方の方向において互いに隣り合って並ぶ２つの前記シャッタ部である、請求項１に記載の光検出装置。
  3. 　２つの前記シャッタ部の各々は、前記一方の方向において、前記光電変換領域の配列ピッチの半ピッチ分、前記光電変換領域と相対的に位置がずれている、請求項２に記載の光検出装置。
  4. 　前記シャッタブロックに含まれる複数の前記シャッタ部は、同一平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向において互いに隣り合って並ぶ４つの前記シャッタ部である、請求項１に記載の光検出装置。
  5. 　４つの前記シャッタ部の各々は、前記Ｘ方向及びＹ方向のそれぞれの方向において、前記光電変換領域の配列ピッチの半ピッチ分、前記光電変換領域と相対的に位置がずれている、請求項４に記載の光検出装置。
  6. 　前記シャッタ部は、電界を発生させて液晶層の液晶分子を駆動することによって光の透過と遮蔽とを制御する液晶シャッタ部である、請求項１に記載の光検出装置。
  7. 　前記シャッタ部は、電圧を印加してエレクトロクロミック材料層の透過率を変化させることによって光の透過と遮蔽とを制御するクロミック・シャッタ部である請求項１に記載の光検出装置。
  8. 　互いに隣り合う前記シャッタ部の間に分離壁が設けられている、請求項１に記載の光検出装置。
  9. 　前記シャッタ部は、前記分離壁で複数のサブ領域に分割されている、請求項８に記載の光検出装置。
  10. 　複数のカラーフィルタ部を含み、かつ前記シャッタ層の前記半導体層側、若しくは前記半導体層側とは反対側に設けられたカラーフィルタ層を更に備えている、請求項１に記載の光検出装置。
  11. 　前記シャッタ層の前記半導体層側とは反対側に設けられ、かつ１つの光電変換領域と１つの前記シャッタ部の一部とが重畳する重畳領域毎に設けられたマイクロレンズを含むレンズ層を更に備えている、請求項１に記載の光検出装置。
  12. 　光検出装置と、
    　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
    　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記光検出装置は、
    　光入射面部を有し、かつ前記光入射面部側から入射した光を信号電荷に光電変換する光電変換領域がマトリックス状に配置された半導体層と、
    　前記半導体層の前記光入射面部側に設けられ、かつ前記光電変換領域への光の入射を透過と遮蔽とによって制御するシャッタ部が前記光電変換領域と同一の配列ピッチでマトリックス状に配置されたシャッタ層と、
    　各々の一部分が平面視で１つの前記光電変換領域と重畳する複数の前記シャッタ部を含むシャッタブロックと、
    　を備えている、電子機器。
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