WO2025018089A1 - 半導体デバイス、半導体モジュールおよび無線通信装置 - Google Patents

半導体デバイス、半導体モジュールおよび無線通信装置 Download PDF

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WO2025018089A1
WO2025018089A1 PCT/JP2024/022300 JP2024022300W WO2025018089A1 WO 2025018089 A1 WO2025018089 A1 WO 2025018089A1 JP 2024022300 W JP2024022300 W JP 2024022300W WO 2025018089 A1 WO2025018089 A1 WO 2025018089A1
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barrier layer
gate electrode
semiconductor device
substrate
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竜舞 斎藤
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Sony Semiconductor Solutions Corp
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Definitions

  • This disclosure relates to semiconductor devices, semiconductor modules, and wireless communication devices.
  • Patent Document 1 discloses a semiconductor device in which a recess is formed in the channel layer from below the gate electrode to the drain electrode side.
  • a first semiconductor device includes a substrate, a channel layer including a first nitride semiconductor provided on one side of the substrate, a barrier layer provided on the side of the channel layer opposite the substrate, having a first side facing the channel layer and a second side opposite the first side, including a second nitride semiconductor having a larger band gap than the first nitride semiconductor, an intermediate layer provided in the barrier layer and including a semiconductor material having a lower etching rate than the barrier layer, a gate electrode provided on the second side of the barrier layer, a drain electrode and a source electrode provided on the second side of the barrier layer with the gate electrode in between, and a recess provided between the gate electrode and the drain electrode, reaching from the second side of the barrier layer to the intermediate layer.
  • a semiconductor module according to one embodiment of the present disclosure has the first semiconductor device according to the above-mentioned embodiment of the present disclosure.
  • a wireless communication device has the first semiconductor device according to the above-mentioned embodiment of the present disclosure.
  • a second semiconductor device includes a substrate, a channel layer including a first nitride semiconductor provided on one side of the substrate, a barrier layer provided on the opposite side of the channel layer from the substrate, having a first side facing the channel layer and a second side opposite the first side, and including a second nitride semiconductor having a larger band gap than the first nitride semiconductor, an intermediate layer provided in the barrier layer and including a semiconductor material having a lower etching rate than the barrier layer, a gate electrode provided on the second side of the barrier layer, a drain electrode and a source electrode provided on the second side of the barrier layer with the gate electrode in between, and a two-dimensional electron gas layer formed near the interface between the channel layer and the barrier layer, and having a low electron gas region between the gate electrode and the drain electrode that has a lower electron gas concentration than between the gate electrode and the source electrode.
  • an intermediate layer containing a semiconductor material having a lower etching rate than the barrier layer is provided in a barrier layer containing a second nitride semiconductor having a larger band gap than the first nitride semiconductor, which is stacked on a channel layer containing a first nitride semiconductor, and a recess is provided between the gate electrode and the drain electrode, reaching the intermediate layer from the surface (second surface) of the barrier layer opposite the surface facing the channel layer.
  • a two-dimensional electron gas layer is formed near the interface between the channel layer and the barrier layer.
  • FIG. 1 is a schematic cross-sectional view illustrating an example of a configuration of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a characteristic diagram showing the electron gas concentration between the source electrode and the drain electrode.
  • FIG. 3 is a characteristic diagram showing the relationship between the film thickness ratio of the barrier layer between the gate electrode and the source electrode and between the gate electrode and the drain electrode, and the parasitic capacitance between the gate electrode and the drain electrode.
  • FIG. 4 is a characteristic diagram showing the relationship between the electron gas concentration and the threshold voltage.
  • FIG. 5A is a schematic cross-sectional view showing an example of a process for manufacturing the semiconductor device shown in FIG.
  • FIG. 5B is a schematic cross-sectional view showing a step subsequent to FIG. 5A.
  • FIG. 5C is a schematic cross-sectional view showing a step subsequent to FIG. 5B.
  • FIG. 5D is a schematic cross-sectional view showing a step subsequent to FIG. 5C.
  • FIG. 5E is a schematic cross-sectional view showing a step subsequent to FIG. 5D.
  • FIG. 6 is a schematic cross-sectional view showing a detailed shape of the damage prevention layer in the recess.
  • FIG. 7 is a schematic cross-sectional view showing an example of the configuration of a semiconductor device as a comparative example.
  • FIG. 8 is a schematic cross-sectional view illustrating an example of a configuration of a semiconductor device according to the first modification of the present disclosure.
  • FIG. 9 is a schematic cross-sectional view illustrating an example of a configuration of a semiconductor device according to the second modification of the present disclosure.
  • FIG. 10 is a schematic perspective view showing the configuration of a semiconductor module.
  • FIG. 11 is a block diagram showing the configuration of a wireless communication device.
  • the semiconductor device 1 is a high electron mobility transistor (HEMT) that uses a two-dimensional electron gas layer 2DEG as a channel.
  • the two-dimensional electron gas layer 2DEG is generated due to the difference between the magnitude of polarization of the channel layer 13 and the magnitude of polarization of the barrier layer 15.
  • the two-dimensional electron gas layer 2DEG is generated in the channel layer 13, for example, near the interface with the spacer layer 14.
  • the barrier layer 15 has a damage prevention layer 15B in the layer, which has a lower etching rate than the barrier layer 15.
  • the barrier layer 15 has a laminated structure in which a first layer 15A, a damage prevention layer 15B, and a second layer 15C are laminated in this order, and the damage prevention layer 15B is configured to have a lower etching rate than the first layer 15A and the second layer 15C.
  • the barrier layer 15 further has a recess H between the gate electrode G and the drain electrode D, which penetrates the second layer 15C from the surface 15S2 side of the barrier layer 15 and reaches the damage prevention layer 15B.
  • substrate 11 made of the above-mentioned materials. If semiconductor device 1 uses a substrate made of SiC or GaN, which has better single crystallinity than Si(111) and a lower threading dislocation density, further reduction in off-leak current and higher breakdown voltage can be expected. Therefore, substrate 11 can be constructed by selecting a suitable material depending on the application, etc.
  • the channel layer 13 constitutes part of the current path between the source electrode S and the drain electrode D.
  • the channel layer 13 is made of a nitride semiconductor having a band gap smaller than the band gap of the spacer layer 14 and the band gap of the barrier layer 15.
  • the channel layer 13 is provided on the buffer layer 12.
  • the channel layer 13 can accumulate carriers at the interface on the barrier layer 15 side due to the difference in the magnitude of polarization between the channel layer 13 and the barrier layer 15.
  • the barrier layer 15 is composed of a nitride semiconductor having a band gap larger than the band gap of the channel layer 13.
  • the barrier layer 15 is provided on the spacer layer 14.
  • the barrier layer 15 can accumulate carriers in a region of the channel layer 13 near the barrier layer 15 by spontaneous polarization or piezoelectric polarization. This allows the semiconductor device 1 to form a two-dimensional electron gas layer 2DEG with high mobility and high carrier concentration in a region of the channel layer 13 near the interface with the barrier layer 15 (here, near the interface with the spacer layer 14).
  • the barrier layer 15 is composed of Al x2 In 1-x2 N (0 ⁇ x2 ⁇ 1) which is an epitaxially grown nitride semiconductor.
  • the barrier layer 15 may be composed of, for example, undoped u-Al x3 In (1-x3) N to which no impurities are added.
  • the barrier layer 15 may be composed of, for example, Al (1-x2-y2) In x2 Ga y2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, x2+y2 ⁇ 1) which is an epitaxially grown nitride semiconductor.
  • the barrier layer 15 may be composed of, for example, undoped u-Al (1-x2-y2) In x2 Ga y2 N to which no impurities are added. In such a case, the barrier layer 15 can suppress impurity scattering of carriers in the channel layer 13, and can further increase the mobility of carriers.
  • the carrier density of the two-dimensional electron gas layer 2DEG can be controlled, for example, by the band gap profile of each layer from the barrier layer 15 to the channel layer 13.
  • One factor that determines the carrier density of the two-dimensional electron gas layer 2DEG is the height of the conduction band minimum of the barrier layer 15.
  • the higher the Al composition of each layer the greater the polarization of each layer. This results in a greater slope of the conduction band minimum. Also, the thicker each layer is, the higher the height of the conduction band minimum. Therefore, by appropriately controlling the thickness and composition of each layer from the barrier layer 15 to the channel layer 13 and controlling the height of the conduction band minimum of the barrier layer 15, the carrier density of the two-dimensional electron gas layer 2DEG can be increased.
  • the barrier layer 15 is made of Al x2 In (1-x2) N, which has a higher Al composition ratio than Al x1 In y1 Ga (1-x1-y1) N , which constitutes the spacer layer 14. That is, the barrier layer 15 is made of a nitride semiconductor such that x1 ⁇ x2 with respect to the spacer layer 14, so that a larger polarization can be obtained. This makes it possible to further increase the carrier concentration of the two-dimensional electron gas layer 2DEG.
  • the barrier layer 15 is made of a ternary nitride semiconductor such as AlInN.
  • the barrier layer 15 may be made of a binary nitride semiconductor such as AlN, a ternary nitride semiconductor such as AlGaN, or a quaternary nitride semiconductor such as AlInGaN.
  • a binary nitride semiconductor such as AlN
  • a ternary nitride semiconductor such as AlGaN
  • a quaternary nitride semiconductor such as AlInGaN.
  • the barrier layer 15 contains Ga, so that the single crystallinity of the barrier layer 15 is improved.
  • the barrier layer 15 has a three-layer structure in which, for example, the first layer 15A, the damage prevention layer 15B, and the second layer 15C are stacked in this order.
  • the first layer 15A, the damage prevention layer 15B, and the second layer 15C can be formed by continuous crystal growth.
  • the damage prevention layer 15B corresponds to a specific example of an "intermediate layer" in the embodiment of the present disclosure.
  • the damage prevention layer 15B functions as an etching stopper layer when forming a recess H between the gate electrode G and the drain electrode D by dry etching, for example, and is made of a compound semiconductor having a lower etching rate than the first layer 15A and the second layer 15C.
  • the damage prevention layer 15B contains Al, and the Al composition is lower than that of the other layers (first layer 15A and second layer 15C) constituting the barrier layer 15.
  • the damage prevention layer 15B also contains In, and the In composition is higher than that of the other layers (first layer 15A and second layer 15C) constituting the barrier layer 15.
  • the damage prevention layer 15B is made of Al z2 In (1-z2) N (0 ⁇ z2 ⁇ 1).
  • the composition of Al satisfies x2>Z2.
  • the damage prevention layer 15B is made of In w2 Ga (1-w2) N (0 ⁇ w2 ⁇ 1).
  • the composition of Al satisfies 1-x2>w2.
  • the damage prevention layer 15B is made of Al (1-z2-w2) Inz2Gaw2N ( 0 ⁇ z2 ⁇ 1, 0 ⁇ w2 ⁇ 1, z2+w2 ⁇ 1), where the Al composition satisfies 1-x2-y2>1-z2-w2, and the In composition satisfies x2 ⁇ z2.
  • the barrier layer 15 has a recess H between the gate electrode G and the drain electrode D, which penetrates from the surface 15S2 side of the barrier layer 15 through the second layer 15C and reaches the damage prevention layer 15B.
  • the damage prevention layer 15B is exposed at the bottom of the recess H, and the thickness of the damage prevention layer 15B exposed at the bottom of the recess H is thinner than the thickness of the damage prevention layer 15B covered by the second layer 15C. In this way, the electron gas of the two-dimensional electron gas layer 2DEG in the region X where a part of the barrier layer 15 has been removed and the thickness of the barrier layer 15 has been reduced becomes lower than the electron gas concentration in other regions.
  • the recess H is formed between the gate electrode G and the drain electrode D.
  • the position of the recess H between the gate electrode G and the drain electrode D is preferably, for example, closer to the gate electrode G. This makes it possible to suppress deterioration of device characteristics due to an increase in contact resistance between the contact layer 16 on which the drain electrode D is laminated and the two-dimensional electron gas layer 2DEG.
  • the end of the recess H on the gate electrode G side coincides with (is flush with) the side of the gate electrode G, or is provided closer to the drain electrode D side than the side of the gate electrode G as shown in FIG. 1.
  • the end of the recess H on the drain electrode D side is provided closer to the gate electrode G side than the side of the drain electrode D, and it is preferable that the barrier layer 15 has a sufficient thickness in the vicinity of the drain electrode D (for example, three layers, the first layer 15A, the damage prevention layer 15B, and the second layer 15C, are laminated). In other words, it is preferable that the distance l2 from the drain electrode D to the end of the recess H is greater than the distance l1 from the gate electrode G to the end of the recess H.
  • Figure 2 shows the change in electron gas concentration between the source electrode S and the drain electrode D.
  • the barrier layer 15 has a constant thickness T1 between the source electrode S and the drain electrode D
  • the electron gas concentration Ns1 of the two-dimensional electron gas layer 2DEG between the source electrode S and the drain electrode D is approximately constant.
  • the electron gas concentration Ns1 of the two-dimensional electron gas layer 2DEG is the same as when the barrier layer 15 has a constant thickness T1 from the gap Lgs between the gate electrode G and the source electrode S to just below the gate electrode G (just below Lgs-G), whereas the electron gas concentration Ns2 of the two-dimensional electron gas layer 2DEG in the gap Lgd between the gate electrode G and the drain electrode D decreases (Ns1>Ns2).
  • the damage prevention layer 15B is not formed and the recess H is formed by dry etching, and the thickness of the barrier layer is reduced to T2' (T2>T2'), the electron gas concentration Ns2' of the two-dimensional electron gas layer 2DEG in the area Lgd between the gate electrode G and the drain electrode D is further reduced (Ns2>Ns2').
  • Figure 3 shows the relationship between the ratio (T2/T1) of the thickness (T1) of the barrier layer 15 between the gate electrode G and the source electrode S, Lgs, to the thickness (T2) of the barrier layer 15 between the gate electrode G and the drain electrode D, and the parasitic capacitance between the gate electrode G and the drain electrode D.
  • FIG. 4 is a characteristic diagram showing the relationship between the electron gas concentration and the threshold voltage.
  • a voltage in the range of about +1V to +3V is applied in the forward direction.
  • an upper limit of the forward voltage is determined as follows. For example, in a Schottky type transistor such as the semiconductor device 1 of this embodiment, it is determined by an increase in leakage current. Also, in a MIS (Metal Insulated Semiconductor) type transistor (for example, the semiconductor device 2, see FIG. 8) described later, it is determined by the limit of the forward breakdown voltage.
  • MIS Metal Insulated Semiconductor
  • the threshold voltage (Vth) at which driving starts exceeds a certain value (for example, about -1.25V) and becomes shallow (approaching the + side), the range in which the circuit can be driven becomes narrower, and the characteristics cannot be exhibited.
  • the lower limit of the electron gas concentration of the Schottky type semiconductor device 1 is 5.0E+12 [cm -2 ]. Therefore, it is desirable that the electron gas concentration Ns2 of the two-dimensional electron gas layer 2DEG in the region X of the semiconductor device 1 be 5.0E+12 [cm -2 ] or more.
  • the lower limit of the electron gas concentration of the MIS type semiconductor device 2 is 7.0E+12 [cm -2 ]. Therefore, it is desirable that the electron gas concentration Ns1 of the two-dimensional electron gas layer 2DEG in the region X of the semiconductor device 2 be 7.0E+12 [cm -2 ] or more.
  • the thickness of the barrier layer 15 between the gate electrode G and the source electrode S Lgs and between the gate electrode G and the drain electrode D outside the recess H Lgd is preferably, for example, 3 nm or more and 10 nm or less. In such a case, the barrier layer 15 can more appropriately control the band gap profile of the semiconductor device 1. Therefore, the carrier density of the two-dimensional electron gas layer 2DEG generated in the channel layer 13 can be further increased.
  • the thickness of the barrier layer 15 in the recess H is preferably 1 nm or more and 5 nm or less.
  • the thickness of the damage prevention layer 15B may be at least one atomic layer or more, and when the thickness of the first layer 15A is t1 and the thickness of the second layer 15C is t2, the ratio (t1/t2) of the thickness of the first layer 15A to the thickness of the second layer 15C is preferably 0.025 ⁇ t1/t2 ⁇ 1.0. For this reason, the thickness of the first layer 15A is preferably, for example, 0.25 nm or more and less than 5 nm.
  • the thickness of the second layer 15C is preferably, for example, 0.5 nm or more and less than 10 nm.
  • the contact layer 16 constitutes part of the current path between the source electrode S and the drain electrode D, which are arranged with the gate electrode G in between. As shown in FIG. 1, the contact layer 16 is provided below each of the source electrode S and the drain electrode D, which are arranged with the gate electrode G in between, and is electrically connected to the two-dimensional electron gas layer 2DEG.
  • a Si substrate with a (111) surface as the main surface is introduced into an MOCVD (metal organic chemical vapor deposition) device and thermally cleaned at 1000°C for about 10 minutes.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 12 is formed by epitaxially growing AlN at about 700°C to 1100°C to a thickness of about 100 nm to 300 nm.
  • a spacer layer 14 is formed on the channel layer 13 by epitaxially growing, for example, AlN at 900°C to 1100°C to a thickness of about 0.5 nm to 1.5 nm.
  • the first layer 15A is formed on the spacer layer 14 by epitaxially growing, for example, AlInN at 700°C to 900°C to a thickness of about 1 nm to 10 nm.
  • the damage prevention layer 15B is formed on the first layer 15A by epitaxially growing, for example, AlInN to a thickness of about one atomic layer at a growth temperature lower than that of the first layer 15A.
  • the second layer 15C is formed on the damage prevention layer 15B by epitaxially growing, for example, AlInN to a thickness of about 1 nm to 10 nm at 700°C to 900°C.
  • resist is applied onto the barrier layer 15, and a resist film 21 having an opening at a predetermined position is formed by photolithography and etching techniques.
  • the second layer 15C of the barrier layer 15 exposed in the opening is removed by dry etching such as inductively coupled plasma etching (ICP-RIE) to form a recess H.
  • ICP-RIE inductively coupled plasma etching
  • etching can be stopped repeatedly and accurately when the damage prevention layer 15B is exposed. This makes it possible to minimize etching damage to the barrier layer 15 (first layer 15A) below the damage prevention layer 15B.
  • the etching is stopped so that the damage prevention layer 15B is exposed, the amount of etching is small, but the damage prevention layer 15B is also thinned by over-etching, as shown in FIG. 6, for example. This creates a difference in thickness between the damage prevention layer 15B exposed at the bottom of the recess H and the thickness of the damage prevention layer 15B outside the recess H, forming a step.
  • the dry etching conditions e.g., pressure, stage temperature, or bias
  • the resist film 21 is stripped off, and then an insulating film Z is formed on the barrier layer 15 using, for example, a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method.
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • a resist is applied onto the insulating film Z, and a resist film 22 having an opening at a predetermined position is formed by photolithography and etching techniques.
  • the insulating film Z exposed in the opening is removed by dry etching such as reactive ion etching (RIE) to form an opening GH.
  • RIE reactive ion etching
  • the gate electrode G is formed by photolithography and milling. As a result, the gate electrode G is electrically connected to the barrier layer 15 through the opening GH.
  • the insulating film Z at the positions where the source electrode S and drain electrode D are to be formed is removed by photolithography and etching techniques, and then, for example, Au/Ge alloy/Ni/Au are sequentially formed as ohmic electrode materials on the entire surface, and then the source electrode S and drain electrode D are formed through a lift-off method and a subsequent alloying process.
  • a contact layer 16 may be formed below each of the source electrode S and drain electrode D.
  • HEMTs using nitride semiconductors have a larger band gap and have polarization specific to hexagonal crystals. Therefore, HEMTs using nitride semiconductors have characteristics such as high voltage resistance, high heat resistance, high saturation electron velocity, and high channel electron concentration, and are being developed as transistors applicable to small, high-performance power devices and high-frequency devices.
  • next-generation mobile communication systems such as the fifth generation mobile communication system (5G) and the sixth generation mobile communication system (6G)
  • millimeter wave band signals will be used to improve data rates.
  • high power output is required in the millimeter wave band, where spatial attenuation is large
  • high gain, high power added efficiency for transmitting power amplifier modules, which consume a lot of power, due to the trend toward lower power consumption in mobile phones.
  • the advancement of mobile communication systems in recent years there is a demand for the development of devices with high gain characteristics.
  • high gain characteristics in the amplifying transistors used in the modules as well.
  • GaN-HEMT In order to improve the gain characteristics of a HEMT made of GaN-based materials (hereafter referred to as a GaN-HEMT), it is generally said that it is effective to reduce the source parasitic resistance R, the gate resistance Rg, or the parasitic capacitance Cgd between the gate and drain. In particular, the effect of reducing the parasitic capacitance Ddg between the gate and drain is large.
  • Another method is to reduce the electron gas concentration in the two-dimensional electron gas layer 2DEG only between the gate electrode and the drain electrode.
  • the barrier layer 115 between the gate electrode G and the drain electrode D can be thinned by etching.
  • GaN-based materials are highly resistant to wet etching.
  • dry etching such as ICP-RIE is used to thin the barrier layer 115, but there is a problem that dry etching damages the barrier layer 115, increasing leak paths, reducing reliability, and even causing an extreme decrease in the electron gas concentration in the two-dimensional electron gas layer 2DEG (for example, the electron gas concentration Ns2' shown in FIG. 2).
  • a damage prevention layer 15B having an etching rate lower than that of the barrier layer 15 is provided within the barrier layer 15. This makes it possible to prevent damage to the barrier layer 15 when thinning the barrier layer 15 between the gate electrode G and the drain electrode D by dry etching, while making the electron gas concentration of the two-dimensional electron gas layer 2DEG between the gate electrode G and the drain electrode D lower than the electron gas concentration between the gate electrode and the source electrode.
  • the parasitic capacitance Cgd between the gate electrode G and the drain electrode D can be reduced without increasing the parasitic resistance Rs of the source electrode S, thereby making it possible to improve device characteristics such as the gain characteristics.
  • FIG. 8 is a schematic diagram illustrating an example of a cross-sectional configuration of a semiconductor device (semiconductor device 2) according to the first modification of the present disclosure.
  • the present technology has been described using a Schottky junction type semiconductor device 1 in which the gate electrode G contacts the barrier layer 15 without an insulating film, but the present technology is not limited to Schottky junction type semiconductor devices.
  • the semiconductor device 2 of this modified example employs an insulated gate structure (MIS type) in which the gate electrode G is disposed on the barrier layer 15 via an insulating film Z.
  • MIS type insulated gate structure
  • the semiconductor device 2 has a layered structure in which a substrate 11, a buffer layer 12, a channel layer 13, a spacer layer 14, a barrier layer 15, and an insulating film Z are layered in this order.
  • the semiconductor device 2 further has a gate electrode G provided on the barrier layer 15 via the insulating film Z, a pair of contact layers 16 arranged opposite each other in the in-plane direction (XY plane direction) of the substrate 11 with the gate electrode G between them, and a source electrode S and a drain electrode D provided on the contact layer 16.
  • the barrier layer 15 has a damage prevention layer 15B having an etching rate lower than that of the barrier layer 15, as in the above embodiment.
  • the barrier layer 15 has a laminated structure in which a first layer 15A, a damage prevention layer 15B, and a second layer 15C are laminated in this order, and the damage prevention layer 15B is configured to have a lower etching rate than the first layer 15A and the second layer 15C.
  • the barrier layer 15 further has a recess H between the gate electrode G and the drain electrode D, which penetrates the second layer 15C from the surface 15S2 side of the barrier layer 15 and reaches the damage prevention layer 15B.
  • the electron gas concentration constituting the two-dimensional electron gas layer 2DEG formed near the interface between the channel layer 13 and the spacer layer 14 below the recess H is lower than the electron gas concentration in other regions (for example, between the gate electrode G and the source electrode S).
  • the same effects as those of the above embodiment can be obtained with the MIS type semiconductor device 2. Furthermore, with the MIS type semiconductor device 2, it is possible to achieve low loss and high output of the GaN-based HEMT.
  • FIG. 9 is a schematic diagram illustrating an example of a cross-sectional configuration of a semiconductor device (semiconductor device 33) according to the second modification of the present disclosure.
  • a spacer layer 14 consisting of a single layer was provided between the channel layer 13 and the barrier layer 15.
  • a spacer layer 24 having a two-layer structure in which a first spacer layer 24A and a second spacer layer 24B are laminated in this order is provided between the channel layer 13 and the barrier layer 15.
  • the first spacer layer 24A is composed of a nitride semiconductor having a band gap larger than the band gap of the channel layer 13.
  • the first spacer layer 24A is provided on the channel layer 13.
  • the first spacer layer 24A reduces alloy scattering between the barrier layer 15 and the channel layer 13, and is designed to suppress a decrease in carrier mobility in the two-dimensional electron gas layer 2DEG due to the alloy scattering.
  • the first spacer layer 24A is composed of epitaxially grown Al x4 In y4 Ga (1-x4-y4) N (0 ⁇ x4 ⁇ 1, 0 ⁇ y4 ⁇ 1, 0 ⁇ x4+y4 ⁇ 1).
  • the first spacer layer 24A1 may be composed of a binary nitride semiconductor such as AlN, a ternary nitride semiconductor such as AlGaN, or a quaternary nitride semiconductor such as AlInGaN.
  • the second spacer layer 24B is composed of a nitride semiconductor having a band gap larger than that of the channel layer and smaller than that of the first spacer layer 24A.
  • the second spacer layer 24B is provided on the first spacer layer 24A.
  • the second spacer layer 24B forms a region for capturing carriers.
  • carriers electrospray in this case
  • the stress includes voltage application stress and high temperature application stress.
  • the second spacer layer 24B can be made of a nitride semiconductor containing Al, Ga, and In.
  • the second spacer layer 24B is made of epitaxially grown Al x5 In y5 Ga (1-x5-y5) N (0 ⁇ x5 ⁇ 1, 0 ⁇ y5 ⁇ 1, 0 ⁇ x5+y5 ⁇ 1).
  • the second spacer layer 24B is made of a quaternary nitride semiconductor such as AlInGaN.
  • the first spacer layer 24A and the second spacer layer 24B are configured to satisfy x4>x5 and x4+y4>x5+y5.
  • the thickness of the spacer layer 24 is preferably, for example, 0.26 nm or more and 3.0 nm or less, and particularly preferably 0.5 nm or more and 1.5 nm or less.
  • the spacer layer 24 is expected to be more effective in suppressing alloy scattering.
  • the spacer layer 24 is 3.0 nm or less, the spacer layer 24 can more appropriately control the band gap profile of the semiconductor device 1. This makes it possible to further increase the carrier density of the two-dimensional electron gas layer 2DEG generated in the channel layer 13.
  • the thickness of the spacer layer 24 is preferably, for example, 0.5 nm or more and 5 nm or less, and particularly preferably 0.3 nm or more and 3 nm or less.
  • the first spacer layer 24A is preferably thicker than the second spacer layer 24B, for example, 0.5 nm or more. This is expected to further enhance the effect of suppressing alloy scattering in the spacer layer 24.
  • the thickness of the second spacer layer 24B is preferably, for example, 0.8 nm or more. This makes it possible to capture carriers that transition from the two-dimensional electron gas layer 2DEG generated by stress during operation to the gate electrode G side.
  • the spacer layer 24 has a two-layer structure in which a first spacer layer 24A and a second spacer layer 24B are laminated in this order, and a second spacer layer is provided on the first spacer layer 24A, which suppresses alloy scattering, to capture carriers that transition from the two-dimensional electron gas layer 2DEG generated by stress during operation to the gate electrode G side. This allows the carriers to be captured before they are captured in the barrier layer 15 or the insulating film Z. This makes it possible to reduce fluctuations in the threshold voltage of the semiconductor device 3.
  • Fig. 11 is a block diagram showing the configuration of a wireless communication device 2000.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本開示の一実施形態の第１の半導体デバイスは、基板と、基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、チャネル層の基板とは反対側に設けられ、チャネル層と対向する第１の面および第１の面とは反対側の第２の面を有すると共に、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、障壁層内に設けられ、障壁層よりもエッチングレートが低い半導体材料を含む中間層と、障壁層の第２の面側に設けられたゲート電極と、ゲート電極を間にして障壁層の第２の面側に設けられたドレイン電極およびソース電極と、ゲート電極とドレイン電極との間に設けられ、障壁層の第２の面側から中間層まで達する凹部とを備える。

Description

半導体デバイス、半導体モジュールおよび無線通信装置
　本開示は、半導体デバイス、半導体モジュールおよび無線通信装置に関する。
　例えば、特許文献１では、ゲート電極の下方からドレイン電極側にかけてチャネル層に凹部が形成された半導体装置が開示されている。
特開２００３－５９９４７号公報
　ところで、ＨＥＭＴでは、デバイス特性の向上が望まれている。
　デバイス特性を向上させることが可能な半導体デバイス、半導体モジュールおよび無線通信装置を提供することが望ましい。
　本開示の一実施形態に係る第１の半導体デバイスは、基板と、基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、チャネル層の基板とは反対側に設けられ、チャネル層と対向する第１の面および第１の面とは反対側の第２の面を有すると共に、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、障壁層内に設けられ、障壁層よりもエッチングレートが低い半導体材料を含む中間層と、障壁層の第２の面側に設けられたゲート電極と、ゲート電極を間にして障壁層の第２の面側に設けられたドレイン電極およびソース電極と、ゲート電極とドレイン電極との間に設けられ、障壁層の第２の面側から中間層まで達する凹部とを備えたものである。
　本開示の一実施形態に係る半導体モジュールは、上記本開示の一実施形態の第１の半導体デバイスを有するものである。
　本開示の一実施形態に係る無線通信装置は、上記本開示の一実施形態の第１の半導体デバイスを有するものである。
　本開示の一実施形態の第２の半導体デバイスは、基板と、基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、チャネル層の基板とは反対側に設けられ、チャネル層と対向する第１の面および第１の面とは反対側の第２の面を有すると共に、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、障壁層内に設けられ、障壁層よりもエッチングレートが低い半導体材料を含む中間層と、障壁層の第２の面側に設けられたゲート電極と、ゲート電極を間にして障壁層の第２の面側に設けられたドレイン電極およびソース電極と、チャネル層と障壁層との界面近傍に形成され、ゲート電極とドレイン電極との間に、ゲート電極とのソース電極との間よりも電子ガス濃度の低い低電子ガス領域を有する２次元電子ガス層とを備えたものである。
　本開示の一実施形態に係る第１，第２の半導体デバイス、一実施形態に係る半導体モジュールおよび一実施形態の無線通信装置では、第１の窒化物半導体を含むチャネル層に積層される、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層内に、障壁層よりもエッチングレートが低い半導体材料を含む中間層を設け、ゲート電極とドレイン電極との間に、障壁層の、チャネル層と対向する面とは反対側の面（第２の面）側から中間層まで達する凹部を設けるようにした。チャネル層の障壁層との界面近傍には２次元電子ガス層が形成される。上記構成とすることにより、ゲート電極とドレイン電極との間の電子ガス濃度がゲート電極とソース電極との間の電子ガス濃度よりも低くなる。これにより、障壁層にダメージを与えることなく、ゲート電極とドレイン電極との間の寄生容量を低減する。
図１は、本開示の一実施の形態に係る半導体デバイスの構成の一例を表す断面模式図である。 図２は、ソース電極とドレイン電極との間の電子ガス濃度を表す特性図である。 図３は、ゲート電極とソース電極との間とゲート電極とドレイン電極との間のバリア層の膜厚比と、ゲート電極とドレイン電極との寄生容量との関係を表す特性図である。 図４は、電子ガス濃度と閾値電圧との関係を表す特性図である。 図５Ａは、図１に示した半導体デバイスの製造方法の工程の一例を表す断面模式図である。 図５Ｂは、図５Ａに続く工程を表す断面模式図である。 図５Ｃは、図５Ｂに続く工程を表す断面模式図である。 図５Ｄは、図５Ｃに続く工程を表す断面模式図である。 図５Ｅは、図５Ｄに続く工程を表す断面模式図である。 図６は、凹部におけるダメージ防止層の詳細な形状を表す断面模式図である。 図７は、比較例として半導体デバイスの構成の一例を表す断面模式図である。 図８は、本開示の変形例１に係る半導体デバイスの構成の一例を表す断面模式図である。 図９は、本開示の変形例２に係る半導体デバイスの構成の一例を表す断面模式図である。 図１０は、半導体モジュールの構成を示す模式的な斜視図である。 図１１は、無線通信装置の構成を示すブロック図である。
　　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。
　なお、説明は以下の順序で行う。
　１．実施の形態（バリア層内にダメージ防止層を有する半導体デバイスの例）
　　　１－１．半導体デバイスの構成
　　　１－２．半導体デバイスの製造方法
　　　１－３．作用・効果
　２．変形例
　　　２－１．変形例１（半導体デバイスの構成の他の例）
　　　２－２．変形例２（半導体デバイスの構成の他の例）
　３．適用例
　　　３－１．半導体モジュールへの適用例
　　　３－２．無線通信装置への適用例
＜１．実施の形態＞
［１－１．半導体デバイスの構成］
　図１は、本開示の一実施形態に係る半導体デバイス（半導体デバイス１）の断面構成の一例を模式的に表したものである。
　半導体デバイス１は、基板１１と、バッファ層１２と、チャネル層１３と、スペーサ層１４と、バリア層１５とがこの順に積層された積層構造を有する。半導体デバイス１は、さらに、バリア層１５上に設けられたゲート電極Ｇと、ゲート電極Ｇを間に基板１１の面内方向（ＸＹ平面方向）に対向配置された一対のコンタクト層１６と、コンタクト層１６上に設けられたソース電極Ｓおよびドレイン電極Ｄと、ゲート電極Ｇとソース電極Ｓおよびドレイン電極Ｄとの間のバリア層１５上に設けられた絶縁膜Ｚとを有する。半導体デバイス１は、例えばショットキー型ゲート構造を有する。
　半導体デバイス１は、２次元電子ガス層２ＤＥＧをチャネルとする高電子移動度トランジスタ（ＨＥＭＴ）である。２次元電子ガス層２ＤＥＧは、チャネル層１３の分極の大きさと、バリア層１５の分極の大きさとの差に起因して生じる。２次元電子ガス層２ＤＥＧは、チャネル層１３のうち、例えばスペーサ層１４との界面の近傍に生じる。
　本実施の形態では、バリア層１５は、層内にバリア層１５よりもエッチングレートが低いダメージ防止層１５Ｂを有する。具体的には、バリア層１５は、第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃがこの順に積層された積層構造を有し、ダメージ防止層１５Ｂは、第１層１５Ａおよび第２層１５Ｃよりもエッチングレートが低く構成されている。バリア層１５には、さらに、ゲート電極Ｇとドレイン電極Ｄとの間に、バリア層１５の面１５Ｓ２側から第２層１５Ｃを貫通し、ダメージ防止層１５Ｂまで達する凹部Ｈが設けられている。これにより、凹部Ｈ下方のチャネル層１３の、スペーサ層１４との界面の近傍に形成される２次元電子ガス層２ＤＥＧを構成する電子ガス濃度は、その他の領域（例えば、ゲート電極Ｇとソース電極Ｓとの間Ｌｇｓや凹部Ｈ外側のゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄ）の電子ガス濃度よりも低くなる。
　以下に、半導体デバイス１を構成する各部について詳細に説明する。
　基板１１は、半導体デバイス１の支持体である。基板１１は、例えば、化合物半導体基板である。具体的には、例えばＩＩＩ－Ｖ族化合物半導体材料を含む半絶縁性の単結晶のＧａＮ基板である。この他、基板１１は、例えば、Ｓｉ（珪素）基板、ＳｉＣ（炭化珪素）基板、サファイア基板、ＧａＮ（窒化ガリウム）基板またはＡｌＮ（窒化アルミニウム）基板等を用いることができる。Ｓｉ基板としては、例えば（１１１）面を主面とする単結晶のＳｉ（１１１）基板が好適である。半導体デバイス１には、上述したようにバッファ層１２が設けられている。バッファ層１２は、基板１１の格子定数とチャネル層１３の格子定数との不整合を緩和することができる。そのため、基板１１は、チャネル層１３の格子定数と異なる格子定数の材料により構成されていてもよい。
　なお、上記の材料を用いた基板１１であれば、以下に記載する本開示の半導体デバイスの効果が得られる。Ｓｉ（１１１）よりも単結晶性に優れ、より低い貫通転位密度が得られるＳｉＣからなる基板やＧａＮからなる基板を用いた半導体デバイス１であれば、さらなるオフリーク電流の低減や高耐圧化が期待できる。そのため、用途等に応じて好適な材料を選択して基板１１を構成すればよい。
　バッファ層１２は、エピタキシャル成長された化合物半導体で構成される。基板１１とチャネル層１３との格子定数が異なる場合には、バッファ層１２のチャネル層１３が設けられる面の格子定数を制御することで、基板１１とチャネル層１３との間の格子不整合を緩和することができる。そのため、バッファ層１２は、チャネル層１３の結晶状態をより良好にするとともに、基板１１の反りを抑制することができる。バッファ層１２は、例えば、窒化物半導体で構成される。具体的には、基板１１が単結晶のＳｉ基板からなり、チャネル層がＧａＮからなる場合には、バッファ層１２は、例えば、ＡｌＮ、ＡｌＧａＮ窒（化アルミニウムガリウム）、ＧａＮ等で構成される。
　なお、基板１１およびチャネル層１３の構成によっては、バッファ層１２は省略しても構わない。
　チャネル層１３は、ソース電極Ｓとドレイン電極Ｄとの間の電流経路の一部を構成するものである。チャネル層１３は、スペーサ層１４のバンドギャップおよびバリア層１５のバンドギャップよりも小さなバンドギャップを有する窒化物半導体で構成される。チャネル層１３は、バッファ層１２の上に設けられる。チャネル層１３は、チャネル層１３の分極の大きさとバリア層１５の分極の大きさとの差によって、バリア層１５側の界面にキャリアを蓄積することができる。
　チャネル層１３は、エピタキシャル成長された窒化物半導体である、例えば、ＧａＮ（窒化ガリウム）により構成される。チャネル層１３は、不純物が添加されていないアンドープのｕ－ＧａＮで構成されてもよい。これにより、チャネル層１３は、キャリアの不純物散乱を抑制することができ、キャリアの移動度をより高めることができる。
　スペーサ層１４は、チャネル層１３のバンドギャップよりも大きなバンドギャップを有する窒化物半導体で構成される。スペーサ層１４は、チャネル層１３の上に設けられる。スペーサ層１４は、バリア層１５とチャネル層１３との間の合金散乱を低減し、その合金散乱によって２次元電子ガス層２ＤＥＧのキャリア移動度が低下することを抑制するようになっている。
　スペーサ層１４は、エピタキシャル成長されたＡｌｘ１Ｉｎｙ１Ｇａ（１－ｘ１－ｙ１）Ｎ（０＜ｘ１≦１，０≦ｙ１＜１，０≦ｘ１＋ｙ１≦１）により構成されている。スペーサ層１４１は、例えば、ＡｌＮのような２元系の窒化物半導体で構成されてもよく、ＡｌＧａＮのような３元系の窒化物半導体またはＡｌＩｎＧａＮのような４元系の窒化物半導体で構成されてもよい。
　スペーサ層１４の厚みは、例えば、０．２６ｎｍ以上３．０ｎｍ以下であることが好ましく、０．５ｎｍ以上１．５ｎｍ以下であることが特に好ましい。スペーサ層１４の厚みが０．２６ｎｍ以上である場合、スペーサ層１４は、合金散乱を抑制する効果がより期待できる。一方、スペーサ層１４の厚みが３．０ｎｍ以下である場合、スペーサ層１４は、半導体デバイス１のバンドギャッププロファイルをより適切に制御することができる。このため、チャネル層１３に生じる２次元電子ガス層２ＤＥＧのキャリア密度をより高めることができる。
　バリア層１５は、チャネル層１３のバンドギャップよりも大きなバンドギャップを有する窒化物半導体で構成される。バリア層１５は、スペーサ層１４の上に設けられる。バリア層１５は、自発分極またはピエゾ分極により、チャネル層１３のうちのバリア層１５の近くの領域にキャリアを蓄積させることができる。これにより、半導体デバイス１では、チャネル層１３のうちのバリア層１５との界面近傍（ここで、スペーサ層１４との界面近傍）の領域に、高移動度且つ高キャリア濃度の２次元電子ガス層２ＤＥＧを形成することができる。
　バリア層１５は、エピタキシャル成長された窒化物半導体であるＡｌｘ２Ｉｎ１―ｘ２Ｎ（０＜ｘ２＜１）により構成される。バリア層１５は、例えば、不純物が添加されていないアンドープのｕ－Ａｌｘ３Ｉｎ（１－ｘ３）Ｎで構成されてもよい。バリア層１５は、エピタキシャル成長された窒化物半導体であるＡｌ（１－ｘ２－ｙ２）Ｉｎｘ２Ｇａｙ２Ｎ（０≦ｘ２＜１，０≦ｙ２＜１，ｘ２＋ｙ２≦１）によりにより構成されていてもよい。バリア層１５は、例えば、不純物が添加されていないアンドープのｕ－Ａｌ（１－ｘ２－ｙ２）Ｉｎｘ２Ｇａｙ２Ｎで構成されてもよい。このような場合、バリア層１５は、チャネル層１３におけるキャリアの不純物散乱を抑制することができ、キャリアの移動度をより高めることができる。
　２次元電子ガス層２ＤＥＧのキャリア密度は、例えば、バリア層１５からチャネル層１３までの各層のバンドギャッププロファイルによって制御することができる。２次元電子ガス層２ＤＥＧのキャリア密度を決める１つの因子として、バリア層１５のコンダクションバンドミニマムの高さがある。
　例えば、各層のＡｌ組成が高くなるほど各層の分極が大きくなる。このため、コンダクションバンドミニマムの傾きが大きくなる。また、各層の厚みが厚くなるほど、コンダクションバンドミニマムの高さが高くなる。したがって、バリア層１５からチャネル層１３までの各層の厚みおよび組成を適切に制御し、バリア層１５のコンダクションバンドミニマムの高さを制御することで、２次元電子ガス層２ＤＥＧのキャリア密度を高めることができる。
　例えば、バリア層１５は、スペーサ層１４を構成するＡｌｘ１Ｉｎｙ１Ｇａ（１－ｘ１－ｙ１）ＮよりもＡｌ組成の割合が高いＡｌｘ２Ｉｎ（１－ｘ２）Ｎで構成されている。即ち、バリア層１５は、スペーサ層１４に対してｘ１＜ｘ２となるような窒化物半導体で構成されることで、より大きな分極を得ることができる。これにより、２次元電子ガス層２ＤＥＧのキャリア濃度をより高めることができる。バリア層１５は、例えば、ＡｌＩｎＮのような３元系の窒化物半導体で構成される。この他、バリア層１５は、例えば、ＡｌＮのような２元系の窒化物半導体、ＡｌＧａＮのような３元系の窒化物半導体またはＡｌＩｎＧａＮのような４元系の窒化物半導体で構成されてもよい。バリア層１５がＡｌＩｎＧａＮからなる場合、バンドギャップや歪量に対し一定の設計マージンを得ることができる。更に、バリア層１５がＧａを含むことにより、バリア層１５の単結晶性が向上する。
　本実施の形態では、バリア層１５は、上記のように、例えば、第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃがこの順に積層された３層構造を有する。第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃは、連続した結晶成長によって形成することができる。
　ダメージ防止層１５Ｂは、本開示の実施の形態における「中間層」の一具体例に相当するものである。ダメージ防止層１５Ｂは、例えば、ドライエッチングによりゲート電極Ｇとドレイン電極Ｄとの間に凹部Ｈを形成する際のエッチングストッパ層として機能するものであり、第１層１５Ａおよび第２層１５Ｃよりもエッチングレートが低い化合物半導体で構成されている。例えば、ダメージ防止層１５Ｂは、Ａｌを含み、そのＡｌの組成は、バリア層１５を構成する他の層（第１層１５Ａおよび第２層１５Ｃ）よりも低い。また、ダメージ防止層１５Ｂは、Ｉｎを含み、そのＩｎの組成は、バリア層１５を構成する他の層（第１層１５Ａおよび第２層１５Ｃ）よりも高い。
　具体的には、バリア層１５を構成する他の層（第１層１５Ａおよび第２層１５Ｃ）がＡｌｘ２Ｉｎ（１－ｘ２）Ｎ（０＜ｘ２＜１）で構成されている場合、ダメージ防止層１５Ｂは、Ａｌｚ２Ｉｎ（１－ｚ２）Ｎ（０＜ｚ２＜１）で構成される。ここで、Ａｌの組成は、ｘ２＞Ｚ２を満たす。また、バリア層１５を構成する他の層（第１層１５Ａおよび第２層１５Ｃ）がＡｌｘ２Ｉｎ（１－ｘ２）Ｎ（０＜ｘ２＜１）で構成されている場合、ダメージ防止層１５Ｂは、Ｉｎｗ２Ｇａ（１－ｗ２）Ｎ（０＜ｗ２＜１）で構成される。ここで、Ａｌの組成は、１－ｘ２＞ｗ２を満たす。あるいは、バリア層１５を構成する他の層（第１層１５Ａおよび第２層１５Ｃ）がＡｌ（１－ｘ２－ｙ２）Ｉｎｘ２Ｇａｙ２Ｎ（０≦ｘ２＜１，０≦ｙ２＜１，ｘ２＋ｙ２≦１）により構成されている場合、ダメージ防止層１５Ｂは、Ａｌ（１－ｚ２－ｗ２）Ｉｎｚ２Ｇａｗ２Ｎ（０≦ｚ２＜１，０≦ｗ２＜１，ｚ２＋ｗ２≦１）により構成される。ここで、Ａｌの組成は、１－ｘ２－ｙ２＞１－ｚ２－ｗ２を満たし、Ｉｎの組成は、ｘ２＜ｚ２を満たす。
　バリア層１５には、図１に示したように、ゲート電極Ｇとドレイン電極Ｄとの間に、バリア層１５の面１５Ｓ２側から第２層１５Ｃを貫通し、ダメージ防止層１５Ｂまで達する凹部Ｈが設けられている。詳細は後述するが、凹部Ｈの底面にはダメージ防止層１５Ｂが露出しており、凹部Ｈの底面に露出するダメージ防止層１５Ｂの厚みは、第２層１５Ｃによって覆われたダメージ防止層１５Ｂの厚みより薄くなっている。このように、バリア層１５の一部が除去され、バリア層１５の厚みが削減された領域Ｘにおける２次元電子ガス層２ＤＥＧの電子ガスは、その他の領域の電子ガス濃度よりも低くなる。
　本実施の形態では、凹部Ｈは、ゲート電極Ｇとドレイン電極Ｄとの間に形成されている。ゲート電極Ｇとドレイン電極Ｄとの間における凹部Ｈの位置は、例えば、ゲート電極Ｇ寄りに設けられていることが好ましい。これにより、ドレイン電極Ｄが積層されたコンタクト層１６と２次元電子ガス層２ＤＥＧとの接触抵抗が高くなることによるデバイス特性の劣化を抑えることができる。具体的には、凹部Ｈのゲート電極Ｇ側の端部は、ゲート電極Ｇの側面と一致（面一）、または、図１に示したように、ゲート電極Ｇの側面よりもドレイン電極Ｄ側に設けられていることが好ましい。凹部Ｈのドレイン電極Ｄ側の端部は、ドレイン電極Ｄの側面よりもゲート電極Ｇ側に設けられていることが好ましく、ドレイン電極Ｄの近傍ではバリア層１５は十分な厚みを有する（例えば、第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃの３層が積層されている）ことが好ましい。換言すると、ドレイン電極Ｄと凹部Ｈの端部までの距離ｌ２は、ゲート電極Ｇと凹部Ｈの端部までの距離ｌ１よりも大きいことが好ましい。
　図２は、ソース電極Ｓとドレイン電極Ｄとの間の電子ガス濃度の変化を表したものである。ソース電極Ｓとドレイン電極Ｄとの間においてバリア層１５が一定の膜厚Ｔ１を有する場合、ソース電極Ｓとドレイン電極Ｄとの間における２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ１は略一定の濃度を有する。一方、例えば、ゲート電極Ｇとドレイン電極Ｄとの間に凹部Ｈが形成され、バリア層１５の膜厚がＴ２に削減された場合、ゲート電極Ｇとソース電極Ｓとの間Ｌｇｓからゲート電極Ｇの直下まで（Ｌｇｓ－Ｇ直下）は、バリア層１５が一定の膜厚Ｔ１の場合と同様に２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ１であるのに対して、ゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄにおける２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ２は低下する（Ｎｓ１＞Ｎｓ２）。更に、詳細は後述するが、ダメージ防止層１５Ｂを形成せずにドライエッチングによって凹部Ｈを形成し、バリア層の膜厚がＴ２’（Ｔ２＞Ｔ２’）に削減された場合のゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄにおける２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ２’はさらに低下する（Ｎｓ２＞Ｎｓ２’）。
　図３は、ゲート電極Ｇとソース電極Ｓとの間Ｌｇｓのバリア層１５の膜厚（Ｔ１）とゲート電極Ｇとドレイン電極Ｄとの間のバリア層１５の膜厚（Ｔ２）との比（Ｔ２／Ｔ１）と、ゲート電極Ｇとドレイン電極Ｄとの間の寄生容量との関係を表したものである。ゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄのバリア層１５の膜厚を削減することにより、ゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄ（正確には、凹部Ｈに対応する領域Ｘ）の寄生容量Ｃｇｄが低減される。
　図４は、電子ガス濃度と閾値電圧との関係を表す特性図である。半導体デバイス１を搭載した回路を駆動するためには、例えば、順方向へ＋１Ｖ～＋３Ｖ程度の範囲で電圧を印加する。一方で、順方向電圧の上限も存在する。順方向電圧の上限は以下のように決まる。例えば、本実施の形態の半導体デバイス１のようにショットキー型のトランジスタでは、リーク電流の増加によって決まる。また、後述するＭＩＳ（Metal Insulated Semiconductor）型のトランジスタ（例えば、半導体デバイス２、図８参照）では、順方向耐圧の限界によって決まる。そのため、駆動の開始点となる閾値電圧（Ｖｔｈ）がある値（例えば、約－１．２５Ｖ）を超えて浅くなる（＋側へ近づく）と回路として駆動できる範囲が狭くなり、特性が発揮できなくなる。以上のことから、ショットキー型の半導体デバイス１の電子ガス濃度の下限は、５．０Ｅ＋１２［ｃｍ－２］となる。したがって、半導体デバイス１における領域Ｘにおける２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ２は、５．０Ｅ＋１２［ｃｍ－２］以上であることが望ましい。また、ＭＩＳ型の半導体デバイス２の電子ガス濃度の下限は、７．０Ｅ＋１２［ｃｍ－２］となる。したがって、半導体デバイス２における領域Ｘにおける２次元電子ガス層２ＤＥＧの電子ガス濃度Ｎｓ１は、７．０Ｅ＋１２［ｃｍ－２］以上であることが望ましい。
　ゲート電極Ｇとソース電極Ｓとの間Ｌｇｓや凹部Ｈ外側のゲート電極Ｇとドレイン電極Ｄとの間Ｌｇｄのバリア層１５の厚みは、例えば、３ｎｍ以上１０ｎｍ以下であることが好ましい。このような場合、バリア層１５は、半導体デバイス１のバンドギャッププロファイルをより適切に制御することができる。このため、チャネル層１３に生じる２次元電子ガス層２ＤＥＧのキャリア密度をより高めることができる。凹部Ｈ内におけるバリア層１５の厚みは、１ｎｍ以上５ｎｍ以下であることが好ましい。ダメージ防止層１５Ｂの厚みは、少なくとも１原子層以上であればよく、第１層１５Ａの厚みをｔ１、第２層１５Ｃの厚みをｔ２としたとき、第１層１５Ａの厚みと第２層１５Ｃの厚みとの比（ｔ１／ｔ２）は、０．０２５＜ｔ１／ｔ２＜１．０であることが好ましい。このことから、第１層１５Ａの厚みは、例えば、０．２５ｎｍ以上５ｎｍ未満であることが好ましい。第２層１５Ｃの厚みは、例えば、０．５ｎｍ以上１０ｎｍ未満であることが好ましい。
　コンタクト層１６は、ゲート電極Ｇを間にして配置されるソース電極Ｓとドレイン電極Ｄとの間の電流経路の一部を構成するものである。コンタクト層１６は、図１に示したように、ゲート電極Ｇを間にして配置されるソース電極Ｓおよびドレイン電極Ｄのそれぞれの下方に設けられ、それぞれ、２次元電子ガス層２ＤＥＧと電気的に接続されている。
　コンタクト層１６は、チャネル層１３と同じように、エピタキシャル成長された窒化物半導体である、例えば、ＧａＮにより構成される。コンタクト層１６は、例えば１０１８ｃｍ－３以上１０２１ｃｍ－３以下の範囲のキャリア濃度を有し、ドーパントとして例えばケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）を含む。コンタクト層１６は、例えば有機金属気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、プラズマＣＶＤ（ＰＥＣＶＤ）またはスパッタリングによって形成される。
　ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄは、いずれも導電性材料により構成される。ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄは、いずれも半導体層の上に設けられている。ゲート電極Ｇは、ソース電極Ｓとドレイン電極Ｄとの間に配置される。ゲート電極Ｇは、絶縁膜を介さずにバリア層１５を構成する窒化物半導体と接触することでショットキー接合を形成する、ショットキーゲートである。ゲート電極Ｇは、例えば、Ｎｉ（ニッケル）層とＡｕ（金）層とが順に積層された２層構造を有する。ソース電極Ｓおよびドレイン電極Ｄは、上記のように、ゲート電極Ｇを間に基板１１の面内方向（ＸＹ平面方向）に対向配置された一対のコンタクト層１６上にそれぞれ設けられている。ソース電極Ｓおよびドレイン電極Ｄは、Ｔｉ（チタン）層、Ａｌ（アルミニウム）層、Ｎｉ（ニッケル）層およびＡｕ（金）層を順次積層した構造を有する。
　絶縁膜Ｚは、絶縁性材料にて構成される。絶縁膜Ｚは、バリア層１５上のうち、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄのいずれにも覆われていない領域を覆うように設けられている。絶縁膜Ｚは、例えば、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（二酸化珪素）、Ｓｉ３Ｎ４（窒化珪素）またはＨｆＯ２（酸化ハフニウム）等を構成材料としている。絶縁膜Ｚは、上述の構成材料からなる単層膜であってもよいし、上述の構成材料からなる層が複数積層された多層膜であってもよい。
［１－２．半導体デバイスの製造方法］
　次に、図５Ａ～図５Ｅを参照して、本実施の形態に係る半導体デバイス１の製造方法の一例について説明する。図５Ａ～図５Ｅは、半導体デバイス１の製造方法の各工程を示した断面模式図である。
　まず、図５Ａに示したように、例えば、基板１１の上に、バッファ層１２、チャネル層１３、スペーサ層１４、第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃを順次エピタキシャル成長させる。なお、基板１１は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板、ＧａＡｓ基板、ＺｎＯ基板またはＳｃＡｌＭｇＯ基板等を用いることができるが、以下ではＳｉ基板を用いた場合を例示して説明を行う。
　例えば、まず、（１１１）面を主面とするＳｉ基板をＭＯＣＶＤ（metal organic chemical vapor deposition）装置に導入し、１０００℃で１０分程度のサーマルクリーニングを行う。そののち、ＡｌＮを７００℃～１１００℃程度で１００ｎｍ～３００ｎｍ程度の厚さとなるようエピタキシャル成長させることで、バッファ層１２を形成する。
　次に、バッファ層１２の上に、例えばＧａＮを９００℃～１１００℃程度で５００ｎｍ～２０００ｎｍの厚さとなるようエピタキシャル成長させることで、チャネル層１３を形成する。
　続いて、チャネル層１３の上に、例えばＡｌＮを９００℃～１１００℃で０．５ｎｍ～１．５ｎｍ程度の厚さとなるようエピタキシャル成長させることで、スペーサ層１４を形成する。
　次に、スペーサ層１４の上に、例えばＡｌＩｎＮを７００℃～９００℃で１ｎｍ～１０ｎｍ程度エピタキシャル成長させることで、第１層１５Ａを形成する。次に、第１層１５Ａ上に、例えばＡｌＩｎＮを第１層１５Ａよりも低い成長温度で１原子層程度エピタキシャル成長させることで、ダメージ防止層１５Ｂを形成する。その後、ダメージ防止層１５Ｂ上に、例えばＡｌＩｎＮを７００℃～９００℃で１ｎｍ～１０ｎｍ程度エピタキシャル成長させることで、第２層１５Ｃを形成する。
　次に、図５Ｂに示したように、バリア層１５上にレジストを塗布し、フォトリソグラフィおよびエッチング技術により所定の位置に開口を有するレジスト膜２１を形成する。続いて、例えば、誘導結合プラズマエッチング（ＩＣＰ－ＲＩＥ）等のドライエッチングを用いて開口内に露出したバリア層１５の第２層１５Ｃを除去し凹部Ｈを形成する。このとき、第２層１５Ｃとダメージ防止層１５Ｂとの素子絵が異なることにより、ドライエッチング中の反応生成物の気化、脱離速度に差が生まれるため、エッチング速度も異なる。これを利用し、繰り返し精度よくダメージ防止層１５Ｂが露出した時点でエッチングを停止させることができる。これにより、ダメージ防止層１５Ｂの下層側にあるバリア層１５（第１層１５Ａ）にエッチングダメージが入ることを最小限に抑制することができる。
　なお、ダメージ防止層１５Ｂが露出するようにエッチングを停止させたとき、エッチング量は少ないがオーバーエッチングによって、例えば図６に示したように、ダメージ防止層１５Ｂも薄膜化される。よって、凹部Ｈの底面に露出したダメージ防止層１５Ｂの厚みと凹部Ｈ以外のダメージ防止層１５Ｂの厚みとの間に差が生まれ、段差が形成される。なお、第２層１５Ｃおよびダメージ防止層１５Ｂに用いる化合物半導体次第で、ドライエッチング条件（例えば、圧力、ステージ温度またはバイアス）を最適化させる。
　次に、図５Ｃに示したように、レジスト膜２１を剥離した後、例えば、化学気相成長（ＣＶＤ）法や原子層堆積（ＡＬＤ）法を用いてバリア層１５上に絶縁膜Ｚを成膜する。
　続いて、図５Ｄに示したように、絶縁膜Ｚ上にレジストを塗布し、フォトリソグラフィおよびエッチング技術により所定の位置に開口を有するレジスト膜２２を形成する。続いて、例えば、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いて開口内に露出した絶縁膜Ｚを除去し開口ＧＨを形成する。
　次に、図５Ｅに示したように、レジスト膜２２を剥離した後、開口ＧＨを覆うように絶縁膜Ｚ上に、例えばＮｉ／Ａｕを順次成膜し、フォトリソグラフィおよびミリングによりゲート電極Ｇを形成する。これにより、ゲート電極Ｇは開口ＧＨを介してバリア層１５と電気的に接続される。
　その後、ゲート電極Ｇと同様にして、フォトリソグラフィおよびエッチング技術より、ソース電極Ｓおよびドレイン電極Ｄの形成位置の絶縁膜Ｚを除去した後、全面にオーミック電極材料として、例えばＡｕ／Ｇｅ合金／Ｎｉ／Ａｕを順次成膜した後、リフトオフ法およびその後の合金化プロセスを経てソース電極Ｓおよびドレイン電極Ｄを形成する。なお、ソース電極Ｓおよびドレイン電極Ｄのコンタクト抵抗を下げるために、ソース電極Ｓおよびドレイン電極Ｄのそれぞれの下方にコンタクト層１６を形成するようにしてもよい。
　以上の工程により、図１に示した半導体デバイス１を形成することができる。
［１－３．作用・効果］
　近年、窒化物半導体を用いたＨＥＭＴの研究開発が盛んに行われている。窒化物半導体は、ＳｉおよびＧａＡｓ等と比較して、より大きなバンドギャップを有し、且つ六方晶に特有な分極を有する。したがって、窒化物半導体を用いたＨＥＭＴは、高耐圧、高耐熱、高飽和電子速度、高チャネル電子濃度といった特徴を有し、小型且つ高性能なパワーデバイスや高周波デバイスへの適用可能なトランジスタとして開発が進められている。
　ところで、第５世代移動通信システム（５Ｇ）や第６世代移動通信システム（６Ｇ）といった次世代移動通信システムにおいては、データレートの向上のため、ミリ波帯の信号の使用が想定される。空間減衰が大きなミリ波帯域では、高いパワーの出力が求められるため、高周波および高効率を両立するパワーアンプの開発が求められている。同時に、消費電力が大きな送信用パワーアンプモジュールは、携帯電話の低消費電力化の流れから、その性能向上（高利得、高電力付加効率）が求められている。特に、近年、移動体通信のスステム高度化により、高い利得特性を持ったデバイスの開発が望まれている。これにより、モジュール内で使用される増幅用トランジスタにも高い利得特性が望まれている。
　これらの要求を実現するために、ＧａＮ系材料からなる半導体デバイスが、ＧａＡｓ系材料からなる半導体デバイスに代わる高出力且つ高周波な半導体デバイスとして期待されている。
　ＧａＮ系材料からなるＨＥＭＴ（以下、ＧａＮ－ＨＥＭＴと称す）において利得特性を向上させるためには、一般にソース寄生抵抗Ｒを低減させるか、ゲート抵抗Ｒｇを低減させるか、あるいは、ゲート／ドレイン間の寄生容量Ｃｇｄを低減させることが有効でなるといわれている。特に、ゲート／ドレイン間の寄生容量Ｄｄｇの低減による効果が大きい。
　ゲート／ドレイン間の寄生容量Ｃｇｄを低減させるためには、まず、ゲート電極とドレイン電極との間の距離を増やすことが考えられるが、デバイス自体のサイズが大きくなってしまうためにＩＣチップ面積の増加を招き、デバイスの小型化を考えた場合の大きな障害となってしまう。
　その他の手法として、ゲート電極とドレイン電極との間のみ２次元電子ガス層２ＤＥＧの電子ガス濃度を低減することが考えられ、例えば、図７に示した半導体デバイス１００のように、ゲート電極Ｇとドレイン電極Ｄとの間のバリア層１１５をエッチングにより薄くすることが考えられる。しかしながら、ＧａＮ系の材料はウェットエッチングに対して耐性が高い。このため、バリア層１１５の薄膜化にはＩＣＰ－ＲＩＥといったドライエッチングが用いられるが、ドライエッチングがバリア層１１５にダメージを与え、リークパスの増加や信頼性の低下、さらには、２次元電子ガス層２ＤＥＧの電子ガス濃度の極低下（例えば、図２に示した電子ガス濃度Ｎｓ２’）を引き起こすという課題がある。
　これに対して、本実施の形態の半導体デバイス１では、バリア層１５の層内にバリア層１５よりもエッチングレートが低いダメージ防止層１５Ｂを設けるようにした。これにより、ゲート電極Ｇとドレイン電極Ｄとの間のバリア層１５をドライエッチングにより薄膜化する際にバリア層１５へのダメージを防ぎつつ、ゲート電極Ｇとドレイン電極Ｄとの間の２次元電子ガス層２ＤＥＧの電子ガス濃度をゲート電極とソース電極との間の電子ガス濃度よりも低くすることができる。
　以上により、本実施の形態の半導体デバイス１によれば、ソース電極Ｓの寄生抵抗Ｒｓを増やすことなく、ゲート電極Ｇとドレイン電極Ｄとの間の寄生容量Ｃｇｄを低減することができるため、利得特性といったデバイス特性を向上させることが可能となる。
　次に、本開示の変形例１，２および適用例について説明する。なお、上記実施の形態の半導体デバイスに対応する構成要素には同一の符号を付して説明を省略する。
＜２．変形例＞
（２－１．変形例１）
　図８は、本開示の変形例１に係る半導体デバイス（半導体デバイス２）の断面構成の一例を模式的に表したものである。
　上記実施の形態では、ゲート電極Ｇが絶縁膜を介さずにバリア層１５と接触するショットキー接合型の半導体デバイス１を挙げて本技術を説明したが、本技術は、ショットキー接合型の半導体デバイスに限定されるものではない。本変形例の半導体デバイス２は、バリア層１５上に絶縁膜Ｚを介してゲート電極Ｇが配設された絶縁ゲート構造（ＭＩＳ型）を採用したものである。
　半導体デバイス２は、基板１１と、バッファ層１２と、チャネル層１３と、スペーサ層１４と、バリア層１５と、絶縁膜Ｚとがこの順に積層された積層構造を有する。半導体デバイス２は、さらに、絶縁膜Ｚを介してバリア層１５上に設けられたゲート電極Ｇと、ゲート電極Ｇを間に基板１１の面内方向（ＸＹ平面方向）に対向配置された一対のコンタクト層１６と、コンタクト層１６上に設けられたソース電極Ｓおよびドレイン電極Ｄとを有する。
　バリア層１５は、上記実施の形態と同様に、層内にバリア層１５よりもエッチングレートが低いダメージ防止層１５Ｂを有する。具体的には、バリア層１５は、第１層１５Ａ、ダメージ防止層１５Ｂおよび第２層１５Ｃがこの順に積層された積層構造を有し、ダメージ防止層１５Ｂは、第１層１５Ａおよび第２層１５Ｃよりもエッチングレートが低く構成されている。バリア層１５には、さらに、ゲート電極Ｇとドレイン電極Ｄとの間に、バリア層１５の面１５Ｓ２側から第２層１５Ｃを貫通し、ダメージ防止層１５Ｂまで達する凹部Ｈが設けられている。これにより、凹部Ｈ下方のチャネル層１３とスペーサ層１４との界面の近傍に形成される２次元電子ガス層２ＤＥＧを構成する電子ガス濃度は、その他の領域（例えば、ゲート電極Ｇとソース電極Ｓとの間）の電子ガス濃度よりも低くなる。
　このようにＭＩＳ型の半導体デバイス２においても、上記実施の形態と同様の効果を得ることができる。また、ＭＩＳ型の半導体デバイス２では、ＧａＮ系ＨＥＭＴの低損失化および高出力化が実現可能となる。
（２－２．変形例２）
　図９は、本開示の変形例２に係る半導体デバイス（半導体デバイス３３）の断面構成の一例を模式的に表したものである。
　上記実施の形態では、チャネル層１３とバリア層１５との間に単層からなるスペーサ層１４を設けた例を示した。これに対して、本変形例の半導体デバイス３は、チャネル層１３とバリア層１５との間に、第１スペーサ層２４Ａおよび第２スペーサ層２４Ｂがこの順に積層された２層構造を有するスペーサ層２４が設けられたものである。
　第１スペーサ層２４Ａは、チャネル層１３のバンドギャップよりも大きなバンドギャップを有する窒化物半導体で構成される。第１スペーサ層２４Ａは、チャネル層１３の上に設けられる。第１スペーサ層２４Ａは、バリア層１５とチャネル層１３との間の合金散乱を低減し、その合金散乱によって２次元電子ガス層２ＤＥＧのキャリア移動度が低下することを抑制するようになっている。
　第１スペーサ層２４Ａは、エピタキシャル成長されたＡｌｘ４Ｉｎｙ４Ｇａ（１－ｘ４－ｙ４）Ｎ（０＜ｘ４＜１，０≦ｙ４＜１，０＜ｘ４＋ｙ４＜１）により構成されている。例えば、第１スペーサ層２４Ａ１は、ＡｌＮのような２元系の窒化物半導体で構成されてもよく、ＡｌＧａＮのような３元系の窒化物半導体またはＡｌＩｎＧａＮのような４元系の窒化物半導体で構成されてもよい。
　第２スペーサ層２４Ｂは、チャネル層のバンドギャップよりも大きなバンドギャップを有し、且つ、第１スペーサ層２４Ａのバンドギャップよりも小さなバンドギャップを有する窒化物半導体で構成される。第２スペーサ層２４Ｂは、第１スペーサ層２４Ａ上に設けられる。第２スペーサ層２４Ｂは、キャリアを捕獲する領域を形成している。これにより、駆動時のストレスにより発生する２次元電子ガス層２ＤＥＧからゲート電極Ｇ側へ遷移するキャリア（ここでは電子）が第２スペーサ層２４Ｂのエネルギーポテンシャル領域に捕獲（トラップ）される。ストレスには、電圧印加ストレスや高温印加ストレスが含まれている。
　第２スペーサ層２４Ｂは、例えば、チャネル層１３がＧａＮで構成されている場合には、第２スペーサ層２４Ｂは、Ａｌ，ＧａおよびＩｎを含む窒化物半導体で構成することができる。第２スペーサ層２４Ｂは、エピタキシャル成長されたＡｌｘ５Ｉｎｙ５Ｇａ（１－ｘ５－ｙ５）Ｎ（０＜ｘ５＜１，０＜ｙ５＜１，０＜ｘ５＋ｙ５≦１）により構成されている。例えば、第２スペーサ層２４Ｂは、ＡｌＩｎＧａＮのような４元系の窒化物半導体で構成される。ここで、第１スペーサ層２４Ａと第２スペーサ層２４Ｂとは、Ｘ４＞ｘ５、ｘ４＋ｙ４＞ｘ５＋ｙ５を満たすように構成される。
　スペーサ層２４の厚みは、例えば、０．２６ｎｍ以上３．０ｎｍ以下であることが好ましく、０．５ｎｍ以上１．５ｎｍ以下であることが特に好ましい。スペーサ層２４の厚みが０．２６ｎｍ以上である場合、スペーサ層２４は、合金散乱を抑制する効果がより期待できる。一方、スペーサ層２４の厚みが３．０ｎｍ以下である場合、スペーサ層２４は、半導体デバイス１のバンドギャッププロファイルをより適切に制御することができる。このため、チャネル層１３に生じる２次元電子ガス層２ＤＥＧのキャリア密度をより高めることができる。
　スペーサ層２４の厚みは、例えば、０．５ｎｍ以上５ｎｍ以下であることが好ましく、０．３ｎｍ以上３ｎｍ以下であることが特に好ましい。第１スペーサ層２４Ａは、第２スペーサ層２４Ｂよりも厚く、例えば、０．５ｎｍ以上であることが好ましい。これにより、スペーサ層２４は、合金散乱を抑制する効果がより期待できる。第２スペーサ層２４Ｂの厚みは、例えば、０．８ｎｍ以上であることが好ましい。これにより、駆動時のストレスにより発生する２次元電子ガス層２ＤＥＧからゲート電極Ｇ側へ遷移するキャリアを捕獲することができる。
　このよう構成においても、上記実施の形態と同様の効果を得ることができる。
　また、本変形例では、スペーサ層２４を第１スペーサ層２４Ａおよび第２スペーサ層２４Ｂがこの順に積層された２層構造とし、合金散乱を抑制する第１スペーサ層２４Ａ上に、駆動時のストレスにより発生する２次元電子ガス層２ＤＥＧからゲート電極Ｇ側へ遷移するキャリアを捕獲する第２スペーサ層を設けるようにした。これにより、バリア層１５や絶縁膜Ｚにおいてキャリアが捕獲される前にキャリアが捕獲されるようになる。よって、半導体デバイス３の閾値電圧の変動を低減することが可能となる。
＜３．適用例＞
（３－１．半導体モジュール）
　続いて、図１０を参照して、本開示に係る技術の第１の適用例である半導体モジュールについて説明する。図１０は、半導体モジュール１０００の構成を示す模式的な斜視図である。
　図１０に示したように、半導体モジュール１０００は、例えば、エッジアンテナ１０２０と、複数のフロントエンド部品とが１つのチップ１０５０の上にモジュールとして実装されたアンテナ一体型モジュールである。エッジアンテナ１０２０は、例えば、チップ１０５０の上にアレイ状に複数形成されている。フロントエンド部品は、例えばスイッチ１０１０、低ノイズアンプ１０４１、バンドパスフィルタ１０４２、およびパワーアンプ１０４３等である。半導体モジュール１０００は、例えば、無線通信用のトランシーバとして用いられ得る。
　半導体モジュール１０００は、例えば、スイッチ１０１０、低ノイズアンプ１０４１、またはパワーアンプ１０４３等を構成するトランジスタとして上記実施の形態等の半導体デバイス（例えば、半導体デバイス１）を含む。例えば、より高い周波数帯域の電波を使用する第５世代移動体通信（５Ｇ）では、電波の伝搬損失がより大きくなってしまう。そのため、５Ｇに対応した半導体モジュール１０００では、より高い電力で電波を送信することが望まれる。半導体デバイス１を含む半導体モジュール１０００は、デバイス特性を向上させることができるため、高出力、低消費電力、および高信頼性の無線通信を行うことが可能である。すなわち、半導体モジュール１０００は、第５世代移動体通信（５Ｇ）に対してより好適に用いることが可能である。
（３－２．無線通信装置）
　次に、図１１を参照して、本開示に係る技術の第２の適用例である無線通信装置について説明する。図１１は、無線通信装置２０００の構成を示すブロック図である。
　図１１に示したように、無線通信装置２０００は、アンテナＡＮＴと、アンテナスイッチ回路２００３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ　Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ：Ｗ－ＬＡＮ）またはＢｌｕｅｔｏｏｔｈ（登録商標）等）とを備える。無線通信装置２０００は、例えば、音声、データ通信およびＬＡＮ接続等の多機能を有する携帯電話システムである。
　無線通信装置２０００では、送信時に、ベースバンド部ＢＢから高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡおよびアンテナスイッチ回路２０３を介してアンテナＡＮＴに送信信号が出力される。また、無線通信装置２０００では、受信時に、アンテナＡＮＴからアンテナスイッチ回路２００３および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに受信信号が入力される。ベースバンド部ＢＢにて処理された受信信号は、例えば、音声出力部ＭＩＣ、データ出力部ＤＴ、またはインタフェース部Ｉ／Ｆから無線通信装置２０００の外部に出力される。
　無線通信装置２０００は、アンテナスイッチ回路２００３、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣまたはベースバンド部ＢＢ等を構成するトランジスタとして上記実施の形態等の半導体デバイス（例えば、半導体デバイス１）を含む。これによれば、無線通信装置２０００は、デバイス特性をより向上させることができるため、高出力、低消費電力および高信頼性の無線通信を行うことが可能である。
　以上、実施の形態、変形例１，２および適用例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。例えば、上記実施の形態等では、半導体デバイス（例えば、半導体デバイス１）を構成する各層に窒化物半導体を用いてヘテロ接合型のデバイスを例に本技術を説明したが、本技術は、他の化合物半導体を用いたデバイスにも適用することができる。
　更に、実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」または「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成および動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」等の用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成を取ることも可能である。以下の構成の本技術によれば、ゲート電極とドレイン電極との間の電子ガス濃度がゲート電極とソース電極との間の電子ガス濃度よりも低くなる。これにより、障壁層へダメージを与えることなく、ゲート電極とドレイン電極との間の寄生容量を低減する。よって、デバイス特性を向上させることが可能となる。
（１）
　基板と、
　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
　前記障壁層の前記第２の面側に設けられたゲート電極と、
　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
　前記ゲート電極と前記ドレイン電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
　を備えた半導体デバイス。
（２）
　前記中間層は、前記凹部の底部において露出しており、
　前記凹部の底部に露出した前記中間層の膜厚は、前記障壁層に覆われた前記中間層の膜厚よりも薄い、前記（１）に記載の半導体デバイス。
（３）
　前記中間層は、１原子層以上の膜厚を有する、前記（１）または（２）に記載の半導体デバイス。
（４）
　前記ゲート電極と前記ドレイン電極との間の、前記凹部に直下の前記障壁層の膜厚を第１の膜厚、前記ゲート電極と前記ソース電極との間の前記障壁層の膜厚を第２の膜厚としたとき、前記第１の膜厚と前記第２の膜厚との比は、０．０２５＜第１の膜厚／第２の膜厚＜１．０の関係を満たす、前記（１）乃至（３）のうちのいずれか１つに記載の半導体デバイス。
（５）
　前記凹部は、前記ゲート電極寄りに設けられている、前記（１）乃至（４）のうちのいずれか１つに記載の半導体デバイス。
（６）
　前記凹部の前記ゲート電極側の第１の端部は、前記ゲート電極の側面と一致または前記ゲート電極の側面よりも前記ドレイン電極側に設けられ、
　前記凹部の前記ドレイン電極側の第２の端部は、前記ドレイン電極の側面よりも前記ゲート電極側に設けられている、前記（１）乃至（５）のうちのいずれか１つに記載の半導体デバイス。
（７）
　前記ドレイン電極と前記凹部の前記第２の端部との距離は、前記ゲート電極と前記凹部の第１の端部との距離よりも大きい、前記（６）に記載の半導体デバイス。
（８）
　前記障壁層および前記中間層はそれぞれアルミニウムを含み、
　前記中間層のアルミニウムの組成は、前記障壁層のアルミニウムの組成よりも低い、前記（１）乃至（７）のうちのいずれか１つに記載の半導体デバイス。
（９）
　前記障壁層および前記中間層はそれぞれインジウムを含み、
　前記中間層のインジウムの組成は、前記障壁層のインジウムの組成よりも高い、前記（１）乃至（８）のうちのいずれか１つに記載の半導体デバイス。
（１０）
　前記チャネル層と前記障壁層との間にスペーサ層をさらに有する、前記（１）乃至（９）のうちのいずれか１つに記載の半導体デバイス。
（１１）
　前記スペーサ層は、前記チャネル層側から順に積層された第１のスペーサ層および第２のスペーサ層を含み、
　前記第１のスペーサ層の厚みは、前記第２のスペーサ層の厚みよりも大きい、前記（１０）に記載の半導体デバイス。
（１２）
　前記チャネル層は、ＧａＮ（窒化ガリウム）を含む、前記（１）乃至（１１）のうちのいずれか１つに記載の半導体デバイス。
（１３）
　前記基板は、Ｓｉ（珪素）、サファイア、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）およびＡｌＮ（窒化アルミニウム）のうちの少なくとも１種を含む、前記（１）乃至（１２）のうちのいずれか１つに記載の半導体デバイス。
（１４）
　基板と、
　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
　前記障壁層の前記第２の面側に設けられたゲート電極と、
　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
　前記チャネル層と前記障壁層との界面近傍に形成され、前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極との前記ソース電極との間よりも電子ガス濃度の低い低電子ガス領域を有する２次元電子ガス層と
　を備えた半導体デバイス。
（１５）
　前記障壁層と前記ゲート電極との間に絶縁膜をさらに有する、前記（１４）に記載の半導体デバイス。
（１６）
　前記ゲート電極と前記ドレイン電極との間の第１の電子ガス濃度と、前記ゲート電極と前記ソース電極との間の第２の電子ガス濃度とは、７．０Ｅ＋１２［ｃｍ－２］≦第１の電子ガス濃度＜第２の電子ガス濃度の関係を有する、前記（１５）に記載の半導体デバイス。
（１７）
　前記障壁層上に前記ゲート電極が直接形成される、前記（１４）乃至（１６）のうちのいずれか１つに記載の半導体デバイス。
（１８）
　前記ゲート電極と前記ドレイン電極との間の第１の電子ガス濃度と、前記ゲート電極と前記ソース電極との間の第２の電子ガス濃度とは、５．０Ｅ＋１２［ｃｍ－２］≦第１の電子ガス濃度＜第２の電子ガス濃度の関係を有する、前記（１７）に記載の半導体デバイス
（１９）
　半導体デバイスを備え、
　前記半導体デバイスは、
　基板と、
　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
　前記障壁層の前記第２の面側に設けられたゲート電極と、
　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
　前記ゲート電極と前記ソース電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
　を有する半導体モジュール。
（２０）
　半導体デバイスを備え、
　前記半導体デバイスは、
　基板と、
　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
　前記障壁層の前記第２の面側に設けられたゲート電極と、
　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
　前記ゲート電極と前記ソース電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
　有する無線通信装置。
　本出願は、日本国特許庁において２０２３年７月２０日に出願された日本特許出願番号２０２３－１１８６６７号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　基板と、
    　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
    　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
    　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
    　前記障壁層の前記第２の面側に設けられたゲート電極と、
    　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
    　前記ゲート電極と前記ドレイン電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
    　を備えた半導体デバイス。
  2. 　前記中間層は、前記凹部の底部において露出しており、
    　前記凹部の底部に露出した前記中間層の膜厚は、前記障壁層に覆われた前記中間層の膜厚よりも薄い、請求項１に記載の半導体デバイス。
  3. 　前記中間層は、１原子層以上の膜厚を有する、請求項１に記載の半導体デバイス。
  4. 　前記ゲート電極と前記ドレイン電極との間の、前記凹部に直下の前記障壁層の膜厚を第１の膜厚、前記ゲート電極と前記ソース電極との間の前記障壁層の膜厚を第２の膜厚としたとき、前記第１の膜厚と前記第２の膜厚との比は、０．０２５＜第１の膜厚／第２の膜厚＜１．０の関係を満たす、請求項１に記載の半導体デバイス。
  5. 　前記凹部は、前記ゲート電極寄りに設けられている、請求項１に記載の半導体デバイス。
  6. 　前記凹部の前記ゲート電極側の第１の端部は、前記ゲート電極の側面と一致または前記ゲート電極の側面よりも前記ドレイン電極側に設けられ、
    　前記凹部の前記ドレイン電極側の第２の端部は、前記ドレイン電極の側面よりも前記ゲート電極側に設けられている、請求項１に記載の半導体デバイス。
  7. 　前記ドレイン電極と前記凹部の前記第２の端部との距離は、前記ゲート電極と前記凹部の第１の端部との距離よりも大きい、請求項６に記載の半導体デバイス。
  8. 　前記障壁層および前記中間層はそれぞれアルミニウムを含み、
    　前記中間層のアルミニウムの組成は、前記障壁層のアルミニウムの組成よりも低い、請求項１に記載の半導体デバイス。
  9. 　前記障壁層および前記中間層はそれぞれインジウムを含み、
    　前記中間層のインジウムの組成は、前記障壁層のインジウムの組成よりも高い、請求項１に記載の半導体デバイス。
  10. 　前記チャネル層と前記障壁層との間にスペーサ層をさらに有する、請求項１に記載の半導体デバイス。
  11. 　前記スペーサ層は、前記チャネル層側から順に積層された第１のスペーサ層および第２のスペーサ層を含み、
    　前記第１のスペーサ層の厚みは、前記第２のスペーサ層の厚みよりも大きい、請求項１０に記載の半導体デバイス。
  12. 　前記チャネル層は、ＧａＮ（窒化ガリウム）を含む、請求項１に記載の半導体デバイス。
  13. 　前記基板は、Ｓｉ（珪素）、サファイア、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）およびＡｌＮ（窒化アルミニウム）のうちの少なくとも１種を含む、請求項１に記載の半導体デバイス。
  14. 　基板と、
    　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
    　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
    　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
    　前記障壁層の前記第２の面側に設けられたゲート電極と、
    　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
    　前記チャネル層と前記障壁層との界面近傍に形成され、前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極との前記ソース電極との間よりも電子ガス濃度の低い低電子ガス領域を有する２次元電子ガス層と
    　を備えた半導体デバイス。
  15. 　前記障壁層と前記ゲート電極との間に絶縁膜をさらに有する、請求項１４に記載の半導体デバイス。
  16. 　前記ゲート電極と前記ドレイン電極との間の第１の電子ガス濃度と、前記ゲート電極と前記ソース電極との間の第２の電子ガス濃度とは、７．０Ｅ＋１２［ｃｍ－２］≦第１の電子ガス濃度＜第２の電子ガス濃度の関係を有する、請求項１５に記載の半導体デバイス。
  17. 　前記障壁層上に前記ゲート電極が直接形成される、請求項１４に記載の半導体デバイス。
  18. 　前記ゲート電極と前記ドレイン電極との間の第１の電子ガス濃度と、前記ゲート電極と前記ソース電極との間の第２の電子ガス濃度とは、５．０Ｅ＋１２［ｃｍ－２］≦第１の電子ガス濃度＜第２の電子ガス濃度の関係を有する、請求項１７に記載の半導体デバイス。
  19. 　半導体デバイスを備え、
    　前記半導体デバイスは、
    　基板と、
    　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
    　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
    　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
    　前記障壁層の前記第２の面側に設けられたゲート電極と、
    　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
    　前記ゲート電極と前記ソース電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
    　を有する半導体モジュール。
  20. 　半導体デバイスを備え、
    　前記半導体デバイスは、
    　基板と、
    　前記基板の一の面側に設けられた第１の窒化物半導体を含むチャネル層と、
    　前記チャネル層の前記基板とは反対側に設けられ、前記チャネル層と対向する第１の面および前記第１の面とは反対側の第２の面を有すると共に、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体を含む障壁層と、
    　前記障壁層内に設けられ、前記障壁層よりもエッチングレートが低い半導体材料を含む中間層と、
    　前記障壁層の前記第２の面側に設けられたゲート電極と、
    　前記ゲート電極を間にして前記障壁層の前記第２の面側に設けられたドレイン電極およびソース電極と、
    　前記ゲート電極と前記ソース電極との間に設けられ、前記障壁層の前記第２の面側から前記中間層まで達する凹部と
    　有する無線通信装置。
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