WO2025018041A1 - 表示装置 - Google Patents

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WO2025018041A1
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signal
light emission
scanning
control lines
drive circuit
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一紀 道家
ケン ソン
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Definitions

  • This disclosure relates to a display device.
  • Display devices display images by repeating a scanning operation in which image data is written to pixels, and a light-emitting operation in which the pixels emit light based on the written image data.
  • One scanning operation and one light-emitting operation constitute one frame. It is desirable to increase the proportion (duty) of light-emitting operations in one frame.
  • the present disclosure therefore provides a display device that can suppress the decrease in brightness.
  • a display device includes a plurality of pixel circuits including a light-emitting element and a drive circuit that supplies a drive current to the light-emitting element, a plurality of data signal lines connected to the plurality of pixel circuits arranged in a first direction and supplying charge according to data to the drive circuit, a plurality of scanning control lines connected to the plurality of pixel circuits arranged in a second direction intersecting the first direction and transmitting a scanning signal when the charge is stored in the drive circuit, a plurality of light-emitting control lines connected to the plurality of pixel circuits and transmitting a light-emitting signal when the charge is flowed to the light-emitting element, a data signal control circuit that transmits data to the plurality of pixel circuits via the plurality of data signal lines, and a drive circuit that drives the scanning control lines and the light-emitting control lines, and the drive circuit transmits a scanning signal to the plurality of scanning control lines in a first frame
  • the drive circuit deactivates the light emission signal before starting to transmit the scanning signal to the multiple scanning control lines in a third frame that follows the second frame among the multiple frames.
  • the drive circuit performs a write operation for transmitting a scanning signal to multiple scanning control lines and supplying charge corresponding to data to the drive circuit via multiple data signal lines, and a light emission operation for transmitting a light emission signal to a light emission control line to cause the pixel circuit to emit light, for each multiple frames.
  • the ratio of the period of the light emitting operation to the total operation period of the write operation and the light emitting operation is greater than 50%.
  • the drive circuit performs a write operation, which transmits a scan signal to multiple scan control lines and supplies the drive circuit with charges according to the data via multiple data signal lines, and a light emission operation, which transmits a light emission signal to a light emission control line to cause the pixel circuit to emit light, every three frames.
  • the drive circuit deactivates the light emission signal before starting to transmit the scanning signal to the multiple scanning control lines in a fourth frame that follows the third frame among the multiple frames.
  • the duration of the light emission operation is more than two out of three frames.
  • the multiple light emission control lines are divided into multiple groups, and the drive circuit transmits a light emission signal to the light emission control lines for each group.
  • the drive circuit continuously transmits scanning signals to multiple scanning control lines corresponding to multiple groups.
  • the drive circuit transmits scanning signals to multiple scanning control lines in the first frame, and then activates the light emission signal multiple times.
  • the drive circuit After transmitting scanning signals to multiple scanning control lines in the first frame, the drive circuit activates the light emission signal multiple times while increasing the activation period of the light emission signal.
  • a first display unit that has multiple data signal lines, multiple scanning control lines, a light emission control line, a data signal control circuit, and a drive circuit and corresponds to one eye
  • a second display unit that has multiple data signal lines, multiple scanning control lines, a light emission control line, a data signal control circuit, and a drive circuit and corresponds to the other eye
  • the first display unit and the second display unit alternately perform an operation of transmitting scanning signals to the multiple scanning control lines and an operation of transmitting light emission signals to the light emission control lines.
  • FIG. 1 is a block diagram showing an example of the configuration of a display device according to a first embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel circuit.
  • FIG. 2 is a block diagram showing an example of the internal configuration of a drive circuit.
  • FIG. 4 is a timing chart showing an example of the operation of the display device according to the first embodiment.
  • FIG. 11 is a timing chart showing an example of the operation of the display device according to the second embodiment.
  • FIG. 13 is a block diagram showing an example of the configuration of a display device according to a third embodiment.
  • FIG. 11 is a timing chart showing an example of the operation of the display device according to the third embodiment.
  • FIG. 13 is a timing chart showing an example of the operation of the display device according to the fourth embodiment.
  • FIG. 13 is a conceptual diagram showing an example of the operation of the display device according to the fifth embodiment.
  • First Embodiment 1 is a block diagram showing an example of the configuration of a display device according to a first embodiment.
  • the display device 100 is an EL (Electro-Luminescence) display including a timing controller 1, a drive circuit 2, a data input interface 3, a data signal control circuit 5, and (m ⁇ n) pixel circuits 10.
  • the EL display may be, for example, a current-driven display device such as an organic EL display.
  • m and n are integers of 2 or more
  • i is an integer of 1 to n
  • j is an integer of 1 to m
  • k is an integer of 1 to n.
  • the display device 100 is provided with n scanning control lines LWS1 to LWSn and m data signal lines S1 to Sm.
  • the scanning control lines LWS1 to LWSn are arranged parallel to each other and extend in the same direction (second direction).
  • the data signal lines S1 to Sm extend in a direction (first direction) that intersects (for example, perpendicular to) the scanning control lines LWS1 to LWSn and are arranged parallel to each other.
  • Pixel circuits 10 are arranged near each intersection of the scanning control lines LWS1 to LWSn and the data signal lines S1 to Sm. In this way, (m ⁇ n) pixel circuits 10 are arranged two-dimensionally in a matrix.
  • the data signal line Sj is commonly connected to n pixel circuits 10 in the j-th column arranged in the first direction.
  • the data signal line Sj supplies charges corresponding to the data signal to the n pixel circuits 10 in the jth column.
  • the display device 100 is also provided with light-emitting control lines LDS1 to LDSn and reset control lines LAZ1 to LAZn.
  • the light-emitting control lines LDS1 to LDSn and reset control lines LAZ1 to LAZn extend in the second direction and are commonly connected to the (m ⁇ n) pixel circuits 10.
  • a power supply line and a reference potential line (e.g., a ground line) (not shown) are connected to the pixel circuits 10, and a power supply voltage and a reference potential (e.g., a ground potential) are supplied.
  • the data input interface 3 transmits the data signal DA and the synchronization signals XVD and XHD to the timing controller 1 based on the data input from the outside.
  • the timing controller 1 transmits control signals WSST and SHT_EN to the drive circuit 2 based on the synchronization signals XVD and XHD.
  • the synchronization signal XVD is a timing signal that notifies the timing controller 1 of the start of an image frame.
  • the synchronization signal XHD is a timing signal that notifies the timing controller 1 of the start of each line of the image.
  • the control signal WSST is a timing signal that operates the drive circuit 2 for each image frame.
  • the control signal SHT_EN is a signal that causes the pixel circuit 10 to emit light.
  • the timing controller 1 also transmits a data signal DA to the data signal control circuit 5.
  • the timing controller 1 outputs other control signals, clock signals, etc. to the drive circuit 2 and the data signal control circuit 5.
  • the driving circuit 2 is connected to the scanning control lines LWS1 to LWSn, the light emission control lines LDS1 to LDSn, and the reset control lines LAZ1 to LAZn, and drives the scanning control lines LWS1 to LWSn, the light emission control lines LDS1 to LDSn, and the reset control lines LAZ1 to LAZn.
  • the driving circuit 2 is, for example, a shift register circuit, and is composed of the flip-flop FF, logic circuit LC, and level shifter LS of FIG. 3, etc.
  • the drive circuit 2 outputs a write signal WS to a scanning control line LWSi selected from the scanning control lines LWS1 to LWSn based on the control signal WSST.
  • the selected scanning control line LWSi transmits the write signal WS to the m pixel circuits 10 connected to that scanning control line LWSi. This allows the drive circuit 2 to accumulate electric charge in the drive circuits of the m pixel circuits 10. In other words, the drive circuit 2 can write data signals from the data signal lines S1 to Sm to the m pixel circuits 10 connected to the scanning control line LWSi.
  • the drive circuit 2 also outputs a light emission signal DS to the light emission control lines LDS1 to LDSn based on the control signals WSST and SHT_EN.
  • the light emission control lines LDS1 to LDSn can transmit the light emission signal DS to the (m ⁇ n) pixel circuits 10 almost simultaneously. This allows the drive circuit 2 to supply a drive current to the light emitting elements of the (m ⁇ n) pixel circuits 10, causing these light emitting elements to emit light almost simultaneously and collectively.
  • the display device 100 according to the present disclosure is a surface-to-surface emission type display device.
  • the drive circuit 2 can also selectively supply a drive current to the m pixel circuits 10 connected to the selected light emission control line LDSi.
  • the drive circuit 2 outputs a reset signal AZ to the reset control lines LAZ1 to LAZn based on the control signal WSST.
  • the reset control lines LAZ1 to LAZn can transmit the reset signal AZ to the (m x n) pixel circuits 10. This allows the drive circuit 2 to collectively reset the (m x n) pixel circuits 10 almost simultaneously.
  • the drive circuit 2 can also selectively output the reset signal AZ to the m pixel circuits 10 connected to the selected reset control line LAZi.
  • the data signal control circuit 5 temporarily latches the data signal DA received from the timing controller 1 and outputs the data signal DA to the data signal lines S1 to Sm. This allows the data signal control circuit 5 to transmit and write data to the m pixel circuits 10 connected to the selected scanning control line LWSi via the data signal lines S1 to Sm.
  • FIG. 2 is a circuit diagram showing an example configuration of the pixel circuit 10.
  • the pixel circuit 10 includes transistors MP12 to MP15, capacitors C11 and C12, and a light-emitting element EL.
  • the transistors MP12 to MP15 may all be P-type Metal Oxide Semiconductor Field Effect Transistors (MOSFETs).
  • the pixel circuit 10 is connected to a scanning control line LWSi, a data signal line Sj, a light-emitting control line LDSi, and a reset control line LAZi.
  • the pixel circuit 10 is also connected to a power supply line of a high-level power supply voltage VCCP and a power supply line of a low-level power supply voltage VSS.
  • the gate of transistor MP12 is connected to the scanning control line LWSi, its source is connected to the data signal line Sj, and its drain is connected to the gate of transistor MP14 and capacitor C12.
  • One end of capacitor C11 is connected to the power supply line of power supply voltage VCCP, and the other end is connected to capacitor C12, the drain of transistor MP13, and the source of transistor MP14.
  • One end of capacitor C12 is connected to the other end of capacitor C11, the drain of transistor MP13, and the source of transistor MP14, and the other end is connected to the drain of transistor MP12 and the gate of transistor MP14.
  • the gate of transistor MP13 is connected to the light emission control line LDSi, its source is connected to the power supply line of power supply voltage VCCP, and its drain is connected to the source of transistor MP14, the other end of capacitor C11, and one end of capacitor C12.
  • the gate of transistor MP14 is connected to the drain of transistor MP12 and the other end of capacitor C12, the source is connected to the drain of transistor MP13, the other end of capacitor C11 and one end of capacitor C12, and the drain is connected to the anode of the light-emitting element EL and the source of transistor MP15.
  • the gate of transistor MP15 is connected to the reset control line LAZi, the source is connected to the drain of transistor MP14 and the anode of the light-emitting element EL, and the drain is connected to the power supply line of the power supply voltage VSS.
  • the anode of the light-emitting element EL is connected to the drain of transistor MP4 and the source of transistor MP5, and the cathode is connected to the power supply line of a predetermined cathode voltage Vcath.
  • the transistor MP12 when the transistor MP12 is turned on (conductive), the voltage across the capacitor C12 is set based on the pixel signal supplied from the data signal line Sj.
  • the transistor MP13 is turned on (conductive)/off (non-conductive) based on the signal of the light emission control line LDSi.
  • the transistor MP14 passes a current according to the voltage difference across the capacitor C12 to the light emitting element EL.
  • the light emitting element EL emits light based on the current supplied from the transistor MP14. In this way, the pixel circuit 10 emits light at a luminance according to the pixel signal of the data signal line Sj.
  • the transistor MP15 is turned on/off based on the signal of the reset control line LAZi. During the period when the transistor MP15 is on, the voltage of the anode of the light emitting element EL is initialized by being set to the power supply voltage VSS.
  • Transistors MP12 to MP15 are examples of a write control transistor, a light emission control transistor, a drive transistor, and a reset transistor, respectively.
  • the light emitting element EL may be, for example, a photodiode.
  • FIG. 3 is a block diagram showing an example of the internal configuration of the drive circuit 2.
  • the drive circuit 2 includes a number of flip-flops FF, a number of logic circuits LC, and a number of level shifters LS.
  • the flip-flops FF, logic circuits LC, and level shifters LS are provided corresponding to each row of the scanning control lines LWS1 to LWSn.
  • the flip-flop FF receives the control signal WSST and the clock CK, and outputs the control signal WSST to the logic circuit LC of each row in the frame scanning order at the timing of the clock CK.
  • the logic circuit LC receives a control signal WSST from the flip-flop FF, and a control signal SHT_EN from the timing controller 1.
  • the logic circuit LC generates a write signal WS, a light emission signal DS, and a reset signal AZ based on the control signal WSST and the control signal SHT_EN.
  • the level shifter LS adjusts the voltage levels of the write signal WS, light emission signal DS, and reset signal AZ generated by the logic circuit LC.
  • the level shifter LS transmits the write signal WS, light emission signal DS, and reset signal AZ to the scan control line LWSi, light emission control line LDSi, and reset control line LAZi, respectively, via a buffer.
  • FIG. 4 is a timing diagram showing an example of the operation of the display device according to the first embodiment.
  • Frames FR1 to FR4 indicate a period separated by a synchronization signal XVD indicating the timing for driving the pixel circuits 10.
  • One or more frames are an operation period including a write period in which the scanning control lines LWS1 to LWSn are sequentially selected to write data signals from the data signal lines S1 to Sm to the (m ⁇ n) pixel circuits 10, an emission period in which the (m ⁇ n) pixel circuits 10 are caused to emit light collectively, and a reset period in which the (m ⁇ n) pixel circuits 10 are reset.
  • the display device 100 displays an image by repeating one or more frames.
  • the number of frames is not particularly limited.
  • each frame is an operating cycle that includes a write period, an emission period, and a reset period.
  • the emission period runs over multiple frames.
  • the synchronization signal XVD is activated to a low level in a pulsed manner. This starts frame F1.
  • the drive circuit 2 activates the control signal WSST in a pulsed manner to a high level. This starts the data signal write operation.
  • the drive circuit 2 selectively drives the scanning control line LWS1 of the first row.
  • the drive circuit 2 activates the reset signal AZ1 to a low level, turning on the transistor MP15 of each pixel circuit 10 in FIG. 2. This connects the drains of the transistors MP14 and the anodes of the light-emitting elements EL of the m pixel circuits 10 connected to the scanning control line LWS1 to the signal line of the low-level power supply voltage VSS, thereby resetting them.
  • the drive circuit 2 activates the light emission signal DSi to a low level, turning on the transistor MP13 of each pixel circuit 10. This connects the sources of the transistors MP14 of the m pixel circuits 10 connected to the scanning control line LWS1 to the power supply voltage VCCP.
  • the drive circuit 2 activates the write signal WS to a low level, turning on the transistors MP12 of the m pixel circuits 10 connected to the selected scanning control line LWS1.
  • the m pixel circuits 10 in the selected row are connected to data signal lines S1 to Sm, respectively, and receive data signals from the data signal lines S1 to Sm. This causes the data signal to be written to the gate of the transistor MP14 and the capacitor C12 of each pixel circuit 10 in the selected row.
  • the write signal WS, the light emission signal DS, and the reset signal AZ are inactivated to a high level.
  • the drive circuit 2 selects the scanning control line LWS2 in the second row.
  • the drive circuit 2 executes a write operation similar to t3 to t5 for the m pixel circuits 10 connected to the scanning control line LWS2.
  • the drive circuit 2 activates the reset control line LAZ2 and the light emission control line LDS2 to a low level. This causes a data signal from the data signal control circuit 5 to be written to the gates of the transistors MP14 and capacitors C12 of the m pixel circuits 10 connected to the scanning control line LWS2.
  • the gate voltage of the transistor MP14 after the write operation is held by the capacitor C12.
  • the drive circuit 2 sequentially selects the scanning control lines LWS3 to LWSn from the third row to the nth row, and executes the same write operation as t3 to t5. This causes the data signal from the data signal control circuit 5 to be written to all (m x n) pixel circuits 10. Note that the order of selection of the scanning control lines LWS1 to LWSn (the order of i) can be arbitrary.
  • the drive circuit 2 simultaneously activates the light-emitting signals DS of the light-emitting control lines LDS1 to LDSn of all rows to a low level. This turns on the transistors MP13 of all (m x n) pixel circuits 10. In each pixel circuit 10, the transistor MP14 passes a current corresponding to its gate voltage through the light-emitting element EL. This causes the light-emitting element EL to emit light with an intensity corresponding to the data signal. All (m x n) pixel circuits 10 emit light collectively at almost the same time.
  • activation of the light emission signal DS begins after the data signal is written to the pixel circuit 10 and before the end of frame FR1. Therefore, the pixel circuit 10 emits light in response to the data signal written in frame FR1 from the middle of frame FR1 (t6) when the control signal SHT_EN and the light emission signal DS are activated. Also, the (m ⁇ n) pixel circuits 10 maintain light emission from the middle of frame FR1 through frame FR2, which follows frame FR1. Therefore, at t7, the synchronization signal XVD falls to a low level in a pulsed manner, ending frame FR1 and starting frame FR2. However, at this time, the control signal SHT_EN and the light emission signal DS are activated throughout frame FR2, and the (m ⁇ n) pixel circuits 10 maintain light emission.
  • the synchronization signal XVD falls to a low level in a pulsed manner, ending frame FR2 and starting frame FR3.
  • the data input interface 3 raises the synchronization signal XVD in a pulsed manner.
  • the drive circuit 2 simultaneously inactivates the light-emitting signals DS of the light-emitting control lines LDS1 to LDSn of all rows to a high level. This causes the light-emitting operations of all (m x n) pixel circuits 10 to stop almost simultaneously. The light-emitting operations of the pixel circuits 10 must be terminated before the start of the writing operation (or reset operation) of the next data signal.
  • the timing controller 1 activates the control signal WSST in a pulsed manner to a high level. This starts the write operation of the next data signal.
  • the drive circuit 2 sequentially selects the scanning control lines LWS1 to LWSn from the first row to the nth row, and executes the same write operation as t3 to t5. This causes the next data signal to be written to all (m x n) pixel circuits 10.
  • the pixel circuit 10 starts the light emitting operation midway through frame FR3, in which the control signal SHT_EN and the light emitting signal DS are activated, and continues emitting light throughout frame FR4. After that, the pixel circuit 10 finishes the light emitting operation before the writing operation of the next data signal starts in response to the falling edge of the synchronization signal XVD.
  • the display device 100 repeats the reset operation, write operation, and light emission operation in a two-frame cycle.
  • This allows the drive circuit 2 to use a portion of one of the two frames for the write operation, and use the remaining period of more than one frame for the light emission period.
  • the ratio (duty) of the light emission period to the total operation period becomes greater than 50%.
  • the display device 100 can suppress a decrease in luminance. Furthermore, by improving the duty, deterioration of the light-emitting element EL can be suppressed.
  • Second Embodiment 5 is a timing chart showing an example of the operation of the display device according to the second embodiment.
  • the reset operation, the write operation, and the light emission operation are repeated in a three-frame cycle, and two or more of the three frames are used as the light emission period.
  • the configuration of the display device 100 according to the second embodiment may be the same as that of the first embodiment.
  • the (m x n) pixel circuits 10 continue to emit light throughout frame FR3.
  • the synchronization signal XVD falls to a low level in a pulsed manner, ending frame FR2 and starting frame FR3.
  • the control signals SHT_EN and the emission signals DS in the emission control lines LDS1 to LDSn of all rows are activated throughout frame FR3, and the (m x n) pixel circuits 10 continue to emit light.
  • the control signal SHT_EN is inactivated to a low level, and the light-emitting signal DS is inactivated to a high level. This causes the light-emitting operations of all (m x n) pixel circuits 10 to stop almost simultaneously.
  • the light-emitting signals DS in the light-emitting control lines LDS1 to LDSn of all rows must be inactivated before the writing operation (or reset operation) of the next data signal is started in frame FR4.
  • the data input interface 3 causes the synchronization signal XVD to fall in a pulse-like manner.
  • steps t2 to t11 are repeated.
  • the display device 100 repeats the reset operation, the write operation, and the light emitting operation in a three-frame cycle. This allows a period of more than two of the three frames to be used for the light emitting period. In other words, the duty becomes greater than 66%. As a result, the display device 100 can suppress a decrease in brightness.
  • the light emission operation is stopped at t10 immediately before frame FR4.
  • the light emission operation may be maintained until immediately before the start of the writing operation of frame FR4 (t2). This can further improve the duty.
  • the display device 100 may also repeat the reset operation, write operation, and light emission operation in a cycle of four or more frames. In this case, the duty can be further improved.
  • FIG. 6 is a block diagram showing a configuration example of a display device according to the third embodiment.
  • the display device 100 according to the third embodiment divides the scanning control lines LWS1 to LWSn into a plurality of groups, and performs a light emission operation for each group. Accordingly, a control signal SHT_EN and a light emission signal DS are provided for each group corresponding to the plurality of groups of the scanning control lines LWS1 to LWSn. For example, when the scanning control lines LWS1 to LWSn are divided into two groups, the control signal SHT_EN is divided into two control signals SHT_EN_1 and SHT_EN_2. The light emission signal DS is divided into two light emission signals DS1 and DS2.
  • the light emission control lines LDS1 to LDSn for transmitting the light emission signals DS1 and DS2 are also divided into two groups (LDS1 to LDSk, LDSk+1 to LDSn).
  • Other configurations of the third embodiment may be similar to the corresponding configurations of the first embodiment.
  • the number of groups of the scanning control lines LWS1 to LWSn may be three or more. Accordingly, the light emission control lines LDS1 to LDSn are also divided into three or more groups.
  • the control signal SHT_EN and its control line, and the light emission signal DS and its control line) and the light emission control lines LDS1 to LDSn) may be provided in correspondence with the number of groups of the scanning control lines LWS1 to LWSn, respectively.
  • FIG. 7 is a timing diagram showing an example of the operation of the display device according to the third embodiment.
  • the drive circuit 2 sequentially selects some of the scanning control lines LWS1 to LWSk out of the n rows of scanning control lines LWS1 to LWSn, and sequentially writes data signals to the pixel circuits 10 connected to the selected scanning control lines. After that, the drive circuit 2 causes the scanning control lines LWS1 to LWSk to perform light emission operations almost simultaneously (t6_1 to t10_1) all at once. In other words, the drive circuit 2 simultaneously drives the light emission control lines LDS1 to LDSk corresponding to the scanning control lines LWS1 to LWSk to emit light in the pixel circuits 10 connected to the scanning control lines LWS1 to LWSk.
  • the drive circuit 2 After the write operation of the scanning control lines LWS1 to LWSk, the drive circuit 2 sequentially selects the other scanning control lines LWSk+1 to LWSn among the n rows of scanning control lines LWS1 to LWSn, and sequentially writes data signals to the pixel circuits 10 connected to the selected scanning control lines. After that, the drive circuit 2 causes the light emission operation to be performed for the scanning control lines LWSk+1 to LWSn almost simultaneously (t6_2 to t10_2). In other words, the drive circuit 2 simultaneously drives the light emission control lines LDSk+1 to LDSn corresponding to the scanning control lines LWSk+1 to LWSn to emit light in the pixel circuits 10 connected to the scanning control lines LWSk+1 to LWSn.
  • the scanning control lines LWS1 to LWSn are divided into a plurality of groups, and the light emission operation is performed for each group.
  • the period of the light emission operation of the scanning control lines LWS1 to LWSn of all rows may be a two-frame period as in the first embodiment, or may be a three-frame period as in the second embodiment.
  • the period of the light emission operation of the scanning control lines LWS1 to LWSn of all rows is a two-frame period.
  • the drive circuit 2 sequentially selects the scanning control lines LWS1 to LWSk of group GP1 and performs the same write operations as those at t3 to t5. This causes data signals from the data signal control circuit 5 to be written to the pixel circuits 10 connected to the scanning control lines LWS1 to LWSk.
  • the drive circuit 2 activates the light emission signal DS1 to a low level for the scanning control lines LWS1 to LWSk.
  • the light emission signal DS1 is a signal that is transmitted to the light emission control lines LDS1 to LDSk that belong to the group GP1.
  • the pixel circuits 10 connected to the scanning control lines LWS1 to LWSk emit light collectively almost simultaneously.
  • Activation of the light-emitting signal DS1 for the scanning control lines LWS1 to LWSk begins before the end of frame FR1 and is maintained throughout frame FR2. Therefore, the pixel circuit 10 starts emitting light halfway through frame FR1 and maintains light emission throughout frame FR2.
  • control signal SHT_EN_1 is inactivated to a low level, and the light-emitting signal DS1 is inactivated to a high level. This causes the light-emitting operations of the pixel circuits 10 connected to the scanning control lines LWS1 to LWSk to stop almost simultaneously.
  • the drive circuit 2 continues to sequentially select the scanning control lines LWSk+1 to LWSn of group GP2 and executes the same write operation as t3 to t5.
  • This causes data signals from the data signal control circuit 5 to be written to the pixel circuits 10 connected to the scanning control lines LWSk+1 to LWSn.
  • the write operation is executed continuously for the scanning control lines LWS1 to LWSn corresponding to groups GP1 and GP2.
  • the drive circuit 2 activates the light emission signal DS2 to a low level for the scanning control lines LWSk+1 to LWSn.
  • the light emission signal DS2 is a signal that is transmitted to the light emission control lines LDSk+1 to LDSn that belong to the group GP2.
  • the pixel circuits 10 connected to the scanning control lines LWSk+1 to LWSn emit light almost simultaneously in a lump.
  • Activation of the light emission signal DS2 for the scanning control lines LWSk+1 to LWSn begins after the end of frame FR1, and light emission is maintained until the start of the writing operation of the next data signal in frame FR3 (t10_2).
  • control signal SHT_EN_2 is inactivated to a low level, and the light-emitting signal DS2 is inactivated to a high level. This causes the light-emitting operations of the pixel circuits 10 connected to the scanning control lines LWSk+1 to LWSn to stop almost simultaneously.
  • the display device 100 divides the scanning control lines LWS1 to LWSn into a plurality of groups, and performs a light emitting operation for each group. This allows the other group GP1 to perform a light emitting operation while the writing operation of one group GP2 is in progress.
  • the light emitting operation of one group GP2 may overlap with the light emitting operation of the other group GP1. This increases the duty, and the display device 100 can suppress a decrease in brightness.
  • the display device 100 repeats the reset operation, the write operation, and the light emission operation in a two-frame cycle.
  • the display device 100 may repeat the reset operation, the write operation, and the light emission operation in a three-frame or more cycle. In this case, the duty can be further improved.
  • FIG. 8 is a timing chart showing an example of the operation of the display device according to the fourth embodiment.
  • the drive circuit 2 divides the light-emitting operation of the data written in all (m ⁇ n) pixel circuits 10 in one frame into a plurality of operations and executes it. That is, after the write operation to the (m ⁇ n) pixel circuits 10, the drive circuit 2 activates the control signal SHT_EN to a high level and activates the light-emitting signal DS a plurality of times.
  • the drive circuit 2 executes the reset operation, the write operation, and the light-emitting operation in a two-frame cycle, but may execute them in a cycle of three or more frames.
  • the configuration of the display device 100 according to the fourth embodiment may be the same as that of the first embodiment.
  • the drive circuit 2 sequentially selects the scanning control lines LWS3 to LWSn and executes the same write operation as t3 to t5. This causes the data signal from the data signal control circuit 5 to be written to all (m x n) pixel circuits 10. Note that the order in which the scanning control lines LWS1 to LWSn are selected may be arbitrary.
  • the timing controller 1 activates the control signal SHT_EN to a high level, and the drive circuit 2 activates the light-emitting signal DS to a low level. This causes all of the (m x n) pixel circuits 10 to emit light almost simultaneously. If the longest light-emitting period (t6_8 to t10_8) is 100%, then the period from t6_1 to t10_1 is 20% of the longest light-emitting period.
  • the drive circuit 2 activates the light emission signal DS to a low level from t6_2 to t10_2. This causes all (m x n) pixel circuits 10 to emit light almost simultaneously.
  • the period from t6_2 to t10_2 is 40% of the longest light emission period.
  • the drive circuit 2 activates the light emission signal DS to a low level from t6_3 to t10_3. This causes all (m x n) pixel circuits 10 to emit light almost simultaneously.
  • the period from t6_3 to t10_3 is 50% of the longest light emission period.
  • the timing controller 1 deactivates the control signal SHT_EN to a low level, thereby ending the light emission operation. After that, the display device 100 repeats the reset operation, write operation, and light emission operation from t2 to t10.
  • the light emission intensity (brightness) of pixel circuit 10 changes.
  • the charge from capacitor C12 decreases over time. Therefore, the light emission intensity of pixel circuit 10 during the period t6_1 to t10_1 in FIG. 8 is stronger than the light emission intensity of pixel circuit 10 during the period t6_8 to t10_8.
  • the light emission intensity of pixel circuit 10 decreases in the order of t6_1 to t10_1, t6_2 to t10_2, ... t6_8 to t10_8.
  • the light emission time of the pixel circuit 10 increases in the order of t6_1 to t10_1, t6_2 to t10_2, ..., t6_8 to t10_8.
  • the brightness of the image can be stabilized by compensating for the decrease in the light emission intensity of the pixel circuit 10 with the light emission time.
  • flickering can be suppressed, and the image quality of moving images can be improved.
  • the display device 100 according to the fifth embodiment includes a plurality of display units 100R and 100L corresponding to the right and left eyes of the two eyes. Each of the display units 100R and 100L alternately performs a writing operation and a light-emitting operation. In frames FR1 and FR3 in which the display unit 100R is performing a writing operation, the display unit 100L is performing a light-emitting operation. In frames FR2 and FR4 in which the display unit 100L is performing a writing operation, the display unit 100R is performing a light-emitting operation.
  • the configuration of the display units 100R and 100L may be any of the configurations of the first to fourth embodiments.
  • the display units 100R and 100L may execute any of the first to fourth embodiments.
  • the operation of the display units 100R and 100L may be shifted by one frame period, or by 1.5 frame periods.
  • This technology can be configured as follows:
  • a plurality of pixel circuits including a light emitting element and a drive circuit for supplying a drive current to the light emitting element; a plurality of data signal lines connected to the plurality of pixel circuits arranged in a first direction and supplying charges corresponding to data to the drive circuit; a plurality of scanning control lines connected to the plurality of pixel circuits arranged in a second direction intersecting the first direction, the scanning control lines transmitting scanning signals when the charges are accumulated in the driving circuit; a plurality of light emission control lines connected to the plurality of pixel circuits and transmitting a light emission signal when the electric charge is caused to flow to the light emitting element; a data signal control circuit for transmitting data to the pixel circuits via the data signal lines; a drive circuit for driving the scanning control lines and the light emission control lines; a first frame among a plurality of frames separated by a timing signal indicating the timing for driving the plurality of pixel circuits, the drive circuit transmits the scanning signal to the plurality of scanning control lines, and then
  • the plurality of light emission control lines are divided into a plurality of groups, The display device according to any one of (1) to (7), wherein the drive circuit transmits the light emission signal to the light emission control line for each of the groups.
  • a first display unit corresponding to one eye the first display unit including the plurality of data signal lines, the plurality of scanning control lines, the light emission control line, the data signal control circuit, and the drive circuit; a second display unit including the plurality of data signal lines, the plurality of scanning control lines, the light emission control line, the data signal control circuit, and the drive circuit, and corresponding to the other eye;
  • Display device 1 Timing controller 2 Drive circuit 3 Data input interface 5 Data signal line drive circuit 10 Pixel circuits LWS1 to LWSn Scanning control lines LDS1 to LDSn Emission control lines LAZ1 to LAZn Reset control lines S1 to Sm Data signal line

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Abstract

［課題］輝度の低下を抑制できる表示装置を提供する。 ［解決手段］表示装置は、複数の画素と、第１方向に配列された複数の画素に接続されデータに応じた電荷を駆動回路に供給する複数のデータ信号線と、第１方向と交差する第２方向に配列された複数の画素に接続され電荷を駆動回路に蓄積させるときに走査信号を伝達する複数の走査制御線と、複数の画素に接続され電荷を発光素子に流すときに発光信号を伝達する発光制御線と、複数のデータ信号線を介して複数の画素へデータを送信するデータ信号制御回路と、走査制御線および発光制御線を駆動する駆動回路とを備え、駆動回路は、複数の画素を駆動させるタイミングを示すタイミング信号で区切られた複数のフレームのうち第１フレームにおいて、複数の走査制御線に走査信号を送信した後、少なくとも第１フレームから該第１フレームに続く第２フレームに亘って発光信号を発光制御線に伝達する。

Description

表示装置
　本開示は、表示装置に関する。
　表示装置は、画像データを画素に書き込む走査動作と書き込まれた画像データに基づいて画素を発光させる発光動作とを繰り返すことによって画像を表示する。１つの走査動作および１つの発光動作は１フレームを構成する。１フレームにおける発光動作の割合（Ｄｕｔｙ）を増大させることが望まれている。
特開２０１６－１９１９４０号公報 国際特許出願公開第１３／０２１４１８号公報 国際特許出願公開第１３／０７３４６６号公報
　しかし、面一括発光型表示装置の場合、１フレーム内において、全画素に画像データを書き込んだ後、全画素を発光させるため、Ｄｕｔｙが低くなり、輝度が低下してしまうという問題があった。
　そこで、本開示では、輝度の低下を抑制することができる表示装置を提供する。
　本開示の一側面の表示装置は、発光素子と発光素子に駆動電流を供給する駆動回路とを含む複数の画素回路と、第１方向に配列された複数の画素回路に接続され、データに応じた電荷を駆動回路に供給する複数のデータ信号線と、第１方向と交差する第２方向に配列された複数の画素回路に接続され、電荷を駆動回路に蓄積させるときに走査信号を伝達する複数の走査制御線と、複数の画素回路に接続され、電荷を発光素子に流すときに発光信号を伝達する複数の発光制御線と、複数のデータ信号線を介して複数の画素回路へデータを送信するデータ信号制御回路と、走査制御線および発光制御線を駆動する駆動回路と、を備え、駆動回路は、複数の画素回路を駆動させるタイミングを示すタイミング信号で区切られた複数のフレームのうち第１フレームにおいて、複数の走査制御線に走査信号を送信した後、少なくとも第１フレームから該第１フレームに続く第２フレームに亘って発光信号を発光制御線に伝達する。
　駆動回路は、複数のフレームのうち第２フレームに続く第３フレームにおいて、複数の走査制御線に走査信号を送信開始する前に、発光信号を不活性化する。
　駆動回路は、複数の走査制御線に走査信号を伝達して複数のデータ信号線を介してデータに応じた電荷を駆動回路に供給する書込み動作と、発光制御線に発光信号を伝達して画素回路を発光させる発光動作とを複数のフレームごとに実行する。
　書込み動作および発光動作の全動作期間に対する発光動作の期間の比率は、５０％よりも大きい。
　駆動回路は、複数の走査制御線に走査信号を伝達して複数のデータ信号線を介してデータに応じた電荷を駆動回路に供給する書込み動作と、発光制御線に発光信号を伝達して画素回路を発光させる発光動作とを３つのフレームごとに実行する。
　駆動回路は、複数のフレームのうち第３フレームに続く第４フレームにおいて、複数の走査制御線に走査信号を送信開始する前に、発光信号を不活性化する。
　発光動作の期間は、３つのフレームのうち２フレームを超える期間である。
　複数の発光制御線は、複数のグループに分割されており、駆動回路は、グループごとに発光信号を発光制御線に伝達する。
　駆動回路は、複数のグループに対応する複数の走査制御線に連続して走査信号を送信する。
　駆動回路は、第１フレームにおいて複数の走査制御線に走査信号を送信した後、発光信号を複数回活性化させる。
　駆動回路は、第１フレームにおいて複数の走査制御線に走査信号を送信した後、発光信号の活性化の期間を増大させつつ発光信号を複数回活性化させる。
　複数のデータ信号線、複数の走査制御線、発光制御線、データ信号制御回路、および、駆動回路を備え、一方の目に対応する第１表示部と、複数のデータ信号線、複数の走査制御線、発光制御線、データ信号制御回路、および、駆動回路を備え、他方の目に対応する第２表示部とを備え、第１表示部および第２表示部は、複数の走査制御線に走査信号を送信する動作と、発光信号を発光制御線に伝達する動作とを互い違いに実行する。
第１実施形態に係る表示装置の構成例を示すブロック図。 画素回路の構成例を示す回路図。 駆動回路の内部構成の一例を示すブロック図。 第１実施形態に係る表示装置の動作例を示すタイミング図。 第２実施形態に係る表示装置の動作例を示すタイミング図。 第３実施形態に係る表示装置の構成例を示すブロック図。 第３実施形態に係る表示装置の動作例を示すタイミング図。 第４実施形態に係る表示装置の動作例を示すタイミング図。 第５実施形態に係る表示装置の動作例を示す概念図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、第１実施形態に係る表示装置の構成例を示すブロック図である。表示装置１００は、タイミングコントローラ１、駆動回路２、データ入力インタフェース３、データ信号制御回路５、および、（ｍ×ｎ）個の画素回路１０を備えたＥＬ（Electro-Luminescence）ディスプレイである。ＥＬディスプレイは、例えば、有機ＥＬディスプレイ等の電流駆動型表示装置でよい。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数、ｋは１以上ｎ以下の整数であるとする。
　表示装置１００には、ｎ本の走査制御線ＬＷＳ１～ＬＷＳｎとｍ本のデータ信号線Ｓ１～Ｓｍが設けられる。走査制御線ＬＷＳ１～ＬＷＳｎは、互いに平行に配置され、同一方向（第２方向）に延伸している。データ信号線Ｓ１～Ｓｍは、走査制御線ＬＷＳ１～ＬＷＳｎと交差（例えば、直交）する方向（第１方向）に延伸し、互いに平行に配置されている。走査制御線ＬＷＳ１～ＬＷＳｎとデータ信号線Ｓ１～Ｓｍの各交差点の近傍には、画素回路１０が配置される。このように（ｍ×ｎ）個の画素回路１０は、マトリックス状に２次元配置される。走査制御線ＬＷＳｉ（ｉ＝１～ｎ）は、第２方向に配置されたｉ行目のｍ個の画素回路１０に共通に接続されている。データ信号線Ｓｊは、第１方向に配置されたｊ列目のｎ個の画素回路１０に共通に接続されている。データ信号線Ｓｊは、ｊ列目のｎ個の画素回路１０にデータ信号に応じた電荷を供給する。また、表示装置１００には、発光制御線ＬＤＳ１～ＬＤＳｎおよびリセット制御線ＬＡＺ１～ＬＡＺｎが設けられる。発光制御線ＬＤＳ１～ＬＤＳｎおよびリセット制御線ＬＡＺ１～ＬＡＺｎは、第２方向に延伸しており、それぞれ（ｍ×ｎ）個の画素回路１０に対して共通に接続されている。画素回路１０には、図示しない電源線および基準電位線（例えば、接地線）が接続され、電源電圧および基準電位（例えば接地電位）が供給される。
　データ入力インタフェース３は、外部から入力されたデータに基づいて、データ信号ＤＡおよび同期信号ＸＶＤ、ＸＨＤをタイミングコントローラ１へ送信する。
　タイミングコントローラ１は、同期信号ＸＶＤ、ＸＨＤに基づいて、駆動回路２に制御信号ＷＳＳＴおよびＳＨＴ＿ＥＮを送信する。同期信号ＸＶＤは、画像のフレームの始まりをタイミングコントローラ１に知らせるタイミング信号である。同期信号ＸＨＤは、画像の各ラインの始まりをタイミングコントローラ１に知らせるタイミング信号である。制御信号ＷＳＳＴは、画像のフレームごとに駆動回路２を動作させるタイミング信号である。制御信号ＳＨＴ＿ＥＮは、画素回路１０を発光させる信号である。また、タイミングコントローラ１は、データ信号制御回路５へデータ信号ＤＡを送信する。タイミングコントローラ１は、その他の制御信号、クロック信号等を駆動回路２およびデータ信号制御回路５へ出力する。
　駆動回路２は、走査制御線ＬＷＳ１～ＬＷＳｎ、発光制御線ＬＤＳ１～ＬＤＳｎおよびリセット制御線ＬＡＺ１～ＬＡＺｎに接続されており、走査制御線ＬＷＳ１～ＬＷＳｎ、発光制御線ＬＤＳ１～ＬＤＳｎおよびリセット制御線ＬＡＺ１～ＬＡＺｎを駆動する。駆動回路２は、例えば、シフトレジスタ回路であり、図３のフリップフロップＦＦ、ロジック回路ＬＣ、および、レベルシフタＬＳ等で構成されている。
　駆動回路２は、制御信号ＷＳＳＴに基づき、走査制御線ＬＷＳ１～ＬＷＳｎから選択された或る走査制御線ＬＷＳｉに書込み信号ＷＳを出力する。選択された走査制御線ＬＷＳｉは、該走査制御線ＬＷＳｉに接続されたｍ個の画素回路１０に書込み信号ＷＳを伝達する。これにより、駆動回路２は、電荷をｍ個の画素回路１０の駆動回路に蓄積させることができる。即ち、駆動回路２は、走査制御線ＬＷＳｉに接続されたｍ個の画素回路１０にデータ信号線Ｓ１～Ｓｍからのデータ信号を書き込むことができる。
　また、駆動回路２は、制御信号ＷＳＳＴおよびＳＨＴ＿ＥＮに基づき、発光制御線ＬＤＳ１～ＬＤＳｎに発光信号ＤＳを出力する。発光制御線ＬＤＳ１～ＬＤＳｎは、（ｍ×ｎ）個の画素回路１０に発光信号ＤＳをほぼ同時に伝達することができる。これにより、駆動回路２は、（ｍ×ｎ）個の画素回路１０の発光素子に駆動電流を供給し、それらの発光素子をほぼ同時に一括で発光させる。即ち、本開示に係る表示装置１００は、面一括発光型表示装置である。尚、駆動回路２は、選択された発光制御線ＬＤＳｉに接続されたｍ個の画素回路１０に選択的に駆動電流を供給することもできる。
　さらに、駆動回路２は、制御信号ＷＳＳＴに基づき、リセット制御線ＬＡＺ１～ＬＡＺｎにリセット信号ＡＺを出力する。リセット制御線ＬＡＺ１～ＬＡＺｎは、（ｍ×ｎ）個の画素回路１０にリセット信号ＡＺを伝達することができる。これにより、駆動回路２は、（ｍ×ｎ）個の画素回路１０をほぼ同時に一括でリセットすることができる。尚、駆動回路２は、選択されたリセット制御線ＬＡＺｉに接続されたｍ個の画素回路１０に選択的にリセット信号ＡＺを出力することもできる。
　データ信号制御回路５は、タイミングコントローラ１から受信したデータ信号ＤＡを一時的にラッチし、そのデータ信号ＤＡをデータ信号線Ｓ１～Ｓｍに出力する。これにより、データ信号制御回路５は、選択された走査制御線ＬＷＳｉに接続されたｍ個の画素回路１０に、データ信号線Ｓ１～Ｓｍを介して、データを伝達し書き込むことができる。
　図２は、画素回路１０の構成例を示す回路図である。画素回路１０は、トランジスタＭＰ１２～ＭＰ１５と、キャパシタＣ１１、Ｃ１２と、発光素子ＥＬとを備える。トランジスタＭＰ１２～ＭＰ１５は、いずれも、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でよい。画素回路１０は、走査制御線ＬＷＳｉ、データ信号線Ｓｊ、発光制御線ＬＤＳｉおよびリセット制御線ＬＡＺｉに接続される。また、画素回路１０は、高レベル電源電圧ＶＣＣＰの電源線および低レベル電源電圧ＶＳＳの電源線に接続される。
　トランジスタＭＰ１２のゲートは走査制御線ＬＷＳｉに接続され、ソースはデータ信号線Ｓｊに接続され、ドレインはトランジスタＭＰ１４のゲートおよびキャパシタＣ１２に接続される。キャパシタＣ１１の一端は電源電圧ＶＣＣＰの電源線に接続され、他端はキャパシタＣ１２、トランジスタＭＰ１３のドレインおよびトランジスタＭＰ１４のソースに接続される。キャパシタＣ１２の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のドレインおよびトランジスタＭＰ１４のソースに接続され、他端はトランジスタＭＰ１２のドレインおよびトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートは発光制御線ＬＤＳｉに接続され、ソースは電源電圧ＶＣＣＰの電源線に接続され、ドレインはトランジスタＭＰ１４のソース、キャパシタＣ１１の他端およびキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のドレインおよびキャパシタＣ１２の他端に接続され、ソースはトランジスタＭＰ１３のドレイン、キャパシタＣ１１の他端およびキャパシタＣ１２の一端に接続され、ドレインは発光素子ＥＬのアノードおよびトランジスタＭＰ１５のソースに接続される。トランジスタＭＰ１５のゲートはリセット制御線ＬＡＺｉに接続され、ソースはトランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードに接続され、ドレインは電源電圧ＶＳＳの電源線に接続される。発光素子ＥＬのアノードは、トランジスタＭＰ４のドレインおよびトランジスタＭＰ５のソースに接続され、カソードは、所定のカソード電圧Ｖｃａｔｈの電源線に接続されている。
　この構成により、画素回路１０では、トランジスタＭＰ１２がオン状態（導通状態）になることにより、データ信号線Ｓｊから供給された画素信号に基づいてキャパシタＣ１２の両端間の電圧が設定される。トランジスタＭＰ１３は、発光制御線ＬＤＳｉの信号に基づいてオン状態（導通状態）／オフ状態（非導通状態）にする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧差に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素回路１０は、データ信号線Ｓｊの画素信号に応じた輝度で発光する。トランジスタＭＰ１５は、リセット制御線ＬＡＺｉの信号に基づいてオン状態／オフ状態にする。トランジスタＭＰ１５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源電圧ＶＳＳに設定されることにより初期化される。
　トランジスタＭＰ１２～ＭＰ１５は、それぞれ、書込み制御トランジスタ、発光制御トランジスタ、駆動トランジスタ、および、リセットトランジスタの一例である。発光素子ＥＬは、例えば、フォトダイオードでよい。
　図３は、駆動回路２の内部構成の一例を示すブロック図である。駆動回路２は、複数のフリップフロップＦＦと、複数のロジック回路ＬＣと、複数のレベルシフタＬＳとを備える。フリップフロップＦＦ、ロジック回路ＬＣおよびレベルシフタＬＳは、それぞれ走査制御線ＬＷＳ１～ＬＷＳｎの各行に対応して設けられている。
　フリップフロップＦＦは、制御信号ＷＳＳＴおよびクロックＣＫを入力して、制御信号ＷＳＳＴをクロックＣＫのタイミングでフレームの走査順に各行のロジック回路ＬＣへ出力する。
　ロジック回路ＬＣは、フリップフロップＦＦから制御信号ＷＳＳＴを受信し、タイミングコントローラ１から制御信号ＳＨＴ＿ＥＮを受信する。ロジック回路ＬＣは、制御信号ＷＳＳＴおよび制御信号ＳＨＴ＿ＥＮに基づいて、書込み信号ＷＳ、発光信号ＤＳおよびリセット信号ＡＺを生成する。
　レベルシフタＬＳは、ロジック回路ＬＣで生成された書込み信号ＷＳ、発光信号ＤＳおよびリセット信号ＡＺの電圧レベルを調節する。レベルシフタＬＳは、書込み信号ＷＳ、発光信号ＤＳおよびリセット信号ＡＺを、バッファを介してそれぞれ走査制御線ＬＷＳｉ、発光制御線ＬＤＳｉおよびリセット制御線ＬＡＺｉに送信する。
　図４は、第１実施形態に係る表示装置の動作例を示すタイミング図である。フレームＦＲ１～ＦＲ４は、画素回路１０を駆動させるタイミングを示す同期信号ＸＶＤで区切られた周期を示す。１つまたは複数のフレーム（ＦＲ１～ＦＲ４）は、走査制御線ＬＷＳ１～ＬＷＳｎを順次選択してデータ信号線Ｓ１～Ｓｍから（ｍ×ｎ）個の画素回路１０へデータ信号を書き込む書込み期間と、（ｍ×ｎ）個の画素回路１０を一括で発光させる発光期間と、（ｍ×ｎ）個の画素回路１０をリセットするリセット期間とを含む動作周期である。表示装置１００は、１つまたは複数のフレームを繰り返すことにより、画像を表示させる。尚、フレーム数は特に限定されない。
　通常、各フレームは、書込み期間、発光期間およびリセット期間を含む動作周期である。しかし、本開示では、発光期間が複数のフレームに亘って実行される。
　ｔ１において、同期信号ＸＶＤがパルス状にロウレベルに活性化される。これにより、フレームＦ１が開始される。
　同期信号ＸＶＤがハイレベルに立ち上がった後、ｔ２において、駆動回路２は、制御信号ＷＳＳＴをパルス状にハイレベルに活性化する。これにより、データ信号の書込み動作が開始される。
　書込み動作では、まず、駆動回路２は、最初の行の走査制御線ＬＷＳ１を選択的に駆動する。ｔ３において、駆動回路２は、リセット信号ＡＺ１をロウレベルに活性化し、各画素回路１０の図２のトランジスタＭＰ１５をオン状態にする。これにより、走査制御線ＬＷＳ１に接続されたｍ個の画素回路１０のトランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードを低レベル電源電圧ＶＳＳの信号線に接続してリセット状態にする。
　ｔ４において、駆動回路２は、発光信号ＤＳｉをロウレベルに活性化し、各画素回路１０のトランジスタＭＰ１３をオン状態にする。これにより、走査制御線ＬＷＳ１に接続されたｍ個の画素回路１０のトランジスタＭＰ１４のソースを電源電圧ＶＣＣＰに接続する。
　ｔ５において、駆動回路２は、書込み信号ＷＳをロウレベルに活性化し、選択された走査制御線ＬＷＳ１に接続されたｍ個の画素回路１０のトランジスタＭＰ１２をオン状態にする。選択された行のｍ個の画素回路１０は、それぞれデータ信号線Ｓ１～Ｓｍに接続されており、データ信号線Ｓ１～Ｓｍからデータ信号を受信する。これにより、選択された行の各画素回路１０のトランジスタＭＰ１４のゲートおよびキャパシタＣ１２にデータ信号が書き込まれる。選択された行のｍ個の画素回路１０にデータが書き込まれると、書込み信号ＷＳ、発光信号ＤＳおよびリセット信号ＡＺは、ハイレベルに不活性化される。
　次に、駆動回路２は、２行目の走査制御線ＬＷＳ２を選択する。駆動回路２は、走査制御線ＬＷＳ２に接続されたｍ個の画素回路１０に対してｔ３～ｔ５と同様の書込み動作を実行する。このとき、駆動回路２は、リセット制御線ＬＡＺ２および発光制御線ＬＤＳ２をロウレベルに活性化する。これにより、走査制御線ＬＷＳ２に接続されたｍ個の画素回路１０のトランジスタＭＰ１４のゲートおよびキャパシタＣ１２にデータ信号制御回路５からのデータ信号が書き込まれる。書込み動作後のトランジスタＭＰ１４のゲート電圧は、キャパシタＣ１２によって保持される。
　その後、駆動回路２は、３行目～ｎ行目の走査制御線ＬＷＳ３～ＬＷＳｎを順次選択し、ｔ３～ｔ５と同様の書込み動作を実行する。これにより、（ｍ×ｎ）個の全ての画素回路１０にデータ信号制御回路５からのデータ信号が書き込まれる。尚、走査制御線ＬＷＳ１～ＬＷＳｎの選択の順番（ｉの順番）は任意でよい。
　次に、ｔ６において、制御信号ＳＨＴ＿ＥＮがハイレベルに活性化されると、駆動回路２は、全行の発光制御線ＬＤＳ１～ＬＤＳｎの発光信号ＤＳをロウレベルに同時に活性化する。これにより、（ｍ×ｎ）個の全ての画素回路１０のトランジスタＭＰ１３がオン状態となる。各画素回路１０において、トランジスタＭＰ１４は、そのゲート電圧に応じた電流を発光素子ＥＬに流す。これにより、発光素子ＥＬはデータ信号に応じた強度で発光する。（ｍ×ｎ）個の全ての画素回路１０がほぼ同時に一括で発光する。
　ここで、発光信号ＤＳの活性化は、画素回路１０にデータ信号を書き込んだ後、フレームＦＲ１の終了以前に開始されている。よって、画素回路１０は、制御信号ＳＨＴ＿ＥＮおよび発光信号ＤＳが活性化されるフレームＦＲ１の途中（ｔ６）からフレームＦＲ１で書き込まれたデータ信号に応じて発光する。また、（ｍ×ｎ）個の画素回路１０は、フレームＦＲ１の途中から、フレームＦＲ１に続くフレームＦＲ２に亘って発光を維持している。従って、ｔ７において、同期信号ＸＶＤがパルス状にロウレベルに立ち下がることによって、フレームＦＲ１が終了し、フレームＦＲ２が開始される。しかし、このとき、制御信号ＳＨＴ＿ＥＮおよび発光信号ＤＳはフレームＦＲ２に亘って活性化されており、（ｍ×ｎ）個の画素回路１０は、発光を維持している。
　次に、ｔ８において、同期信号ＸＶＤがパルス状にロウレベルに立ち下がることによって、フレームＦＲ２が終了し、フレームＦＲ３が開始される。
　次に、ｔ９において、データ入力インタフェース３が同期信号ＸＶＤをパルス状に立ち上げる。
　ｔ９の直後かつｔ１０の直前に、同期信号ＸＶＤの立下りに応じて、タイミングコントローラ１が制御信号ＳＨＴ＿ＥＮをロウレベルに不活性化すると、駆動回路２は、全行の発光制御線ＬＤＳ１～ＬＤＳｎの発光信号ＤＳをハイレベルに同時に不活性化する。これにより、（ｍ×ｎ）個の全ての画素回路１０の発光動作がほぼ同時に一括で停止する。画素回路１０の発光動作は、次のデータ信号の書込み動作（またはリセット動作）の開始前に終了させる必要がある。
　ｔ１０において、タイミングコントローラ１は、制御信号ＷＳＳＴをパルス状にハイレベルに活性化する。これにより、次のデータ信号の書込み動作が開始される。駆動回路２は、１行目～ｎ行目の走査制御線ＬＷＳ１～ＬＷＳｎを順次選択し、ｔ３～ｔ５と同様の書込み動作を実行する。これにより、（ｍ×ｎ）個の全ての画素回路１０に次のデータ信号が書き込まれる。
　次に、ｔ６～ｔ１０と同様に、画素回路１０は、制御信号ＳＨＴ＿ＥＮおよび発光信号ＤＳが活性化されるフレームＦＲ３の途中から発光動作を開始し、フレームＦＲ４に亘って発光を維持する。その後、画素回路１０は、同期信号ＸＶＤの立下りに応じて次のデータ信号の書込み動作が開始されるまでに発光動作を終了する。
　このように、本開示による表示装置１００は、２フレーム周期でリセット動作、書込み動作および発光動作を繰り返す。これにより、駆動回路２は２フレームのうち１フレームの一部の期間を書込み動作に用い、その他の１フレームを超える期間を発光期間に使用することができる。即ち、全動作期間に対する発光期間の比率（Ｄｕｔｙ）が５０％より大きくなる。その結果、表示装置１００は、輝度の低下を抑制することができる。また、Ｄｕｔｙを向上させることにより、発光素子ＥＬの劣化を抑制することができる。
（第２実施形態）
　図５は、第２実施形態に係る表示装置の動作例を示すタイミング図である。第２実施形態では、３フレーム周期でリセット動作、書込み動作および発光動作を繰り返し、３フレームのうち２フレーム以上の期間を発光期間に使用する。尚、第２実施形態による表示装置１００の構成は、第１実施形態の構成と同様でよい。
　例えば、第１実施形態のフレームＦＲ１およびＦＲ２の実行後、（ｍ×ｎ）個の画素回路１０は、フレームＦＲ３にも亘って発光を維持している。ｔ８において、同期信号ＸＶＤがパルス状にロウレベルに立ち下がることによって、フレームＦＲ２が終了し、フレームＦＲ３が開始される。しかし、このとき、全行の発光制御線ＬＤＳ１～ＬＤＳｎにおける制御信号ＳＨＴ＿ＥＮおよび発光信号ＤＳはフレームＦＲ３に亘って活性化されており、（ｍ×ｎ）個の画素回路１０は、発光を維持している。
　ｔ１０において、同期信号ＸＶＤの立下りの直前に、制御信号ＳＨＴ＿ＥＮがロウレベルに不活性化され、発光信号ＤＳがハイレベルに不活性化される。これにより、（ｍ×ｎ）個の全ての画素回路１０の発光動作がほぼ同時に一括で停止する。全行の発光制御線ＬＤＳ１～ＬＤＳｎにおける発光信号ＤＳは、フレームＦＲ４において、次のデータ信号の書込み動作（またはリセット動作）が開始される前に不活性化する必要がある。
　ｔ１０の直後のｔ１１において、データ入力インタフェース３は同期信号ＸＶＤをパルス状に立ち下げる。
　その後、ｔ２～ｔ１１の動作が繰り返される。
　このように、第２実施形態による表示装置１００は、３フレーム周期でリセット動作、書込み動作および発光動作を繰り返す。これにより、３フレームのうち２フレームを超える期間を発光期間に使用することができる。即ち、Ｄｕｔｙが６６％より大きくなる。その結果、表示装置１００は、輝度の低下を抑制することができる。
　尚、第２実施形態では、フレームＦＲ４の直前のｔ１０において、発光動作を停止している。しかし、第２実施形態も、第１実施形態と同様に、フレームＦＲ４の書込み動作の開始（ｔ２）の直前まで発光動作を維持してもよい。これにより、さらに、Ｄｕｔｙを向上させることができる。
　また、表示装置１００は、４フレーム以上の周期でリセット動作、書込み動作および発光動作を繰り返してもよい。この場合、Ｄｕｔｙをさらに向上させることができる。
（第３実施形態）
　図６は、第３実施形態に係る表示装置の構成例を示すブロック図である。第３実施形態による表示装置１００は、走査制御線ＬＷＳ１～ＬＷＳｎを複数のグループに分割して、グループごとに発光動作を実行する。これに伴い、制御信号ＳＨＴ＿ＥＮおよび発光信号ＤＳが走査制御線ＬＷＳ１～ＬＷＳｎの複数のグループに対応してグループごとに設けられる。例えば、走査制御線ＬＷＳ１～ＬＷＳｎを２グループに分割する場合、制御信号ＳＨＴ＿ＥＮは、２つの制御信号ＳＨＴ＿ＥＮ＿１およびＳＨＴ＿ＥＮ＿２に分けられる。発光信号ＤＳは、２つの発光信号ＤＳ１およびＤＳ２に分けられる。制御信号ＳＨＴ＿ＥＮ＿１、ＳＨＴ＿ＥＮ＿２を伝達する制御線も２本設けられる。発光信号ＤＳ１、ＤＳ２を伝達する発光制御線ＬＤＳ１～ＬＤＳｎも２グループ（ＬＤＳ１～ＬＤＳｋ、ＬＤＳｋ＋１～ＬＤＳｎ）に分けられる。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。尚、走査制御線ＬＷＳ１～ＬＷＳｎのグループ数は、３以上であってもよい。それに伴い、発光制御線ＬＤＳ１～ＬＤＳｎも３以上のグループに分けられる。制御信号ＳＨＴ＿ＥＮおよびその制御線、並びに、発光信号ＤＳおよびその制御線）発光制御線ＬＤＳ１～ＬＤＳｎ）は、それぞれ走査制御線ＬＷＳ１～ＬＷＳｎのグループ数に対応して設ければよい。
　図７は、第３実施形態に係る表示装置の動作例を示すタイミング図である。第３実施形態では、駆動回路２は、ｎ行の走査制御線ＬＷＳ１～ＬＷＳｎのうち一部の走査制御線ＬＷＳ１～ＬＷＳｋを順次選択し、選択された走査制御線に接続された画素回路１０にデータ信号を順次書き込む。その後、駆動回路２は、走査制御線ＬＷＳ１～ＬＷＳｋについて発光動作をほぼ同時に一括で実行させる（ｔ６＿１～ｔ１０＿１）。つまり、駆動回路２は、走査制御線ＬＷＳ１～ＬＷＳｋに対応する発光制御線ＬＤＳ１～ＬＤＳｋを同時に駆動して走査制御線ＬＷＳ１～ＬＷＳｋに接続される画素回路１０を発光させる。
　走査制御線ＬＷＳ１～ＬＷＳｋの書込み動作後、駆動回路２は、ｎ行の走査制御線ＬＷＳ１～ＬＷＳｎのうちその他の走査制御線ＬＷＳｋ＋１～ＬＷＳｎを順次選択し、選択された走査制御線に接続された画素回路１０にデータ信号を順次書き込む。その後、駆動回路２は、走査制御線ＬＷＳｋ＋１～ＬＷＳｎについて発光動作をほぼ同時に一括で実行させる（ｔ６＿２～ｔ１０＿２）。つまり、駆動回路２は、走査制御線ＬＷＳｋ＋１～ＬＷＳｎに対応する発光制御線ＬＤＳｋ＋１～ＬＤＳｎを同時に駆動して走査制御線ＬＷＳｋ＋１～ＬＷＳｎに接続される画素回路１０を発光させる。
　このように、第３実施形態では、走査制御線ＬＷＳ１～ＬＷＳｎを複数のグループに分割して、グループごとに発光動作を実行する。全ての行の走査制御線ＬＷＳ１～ＬＷＳｎの発光動作の周期は、第１実施形態と同様に２フレーム周期であってもよく、第２実施形態のように３フレーム周期であってもよい。尚、図７の例では、全ての行の走査制御線ＬＷＳ１～ＬＷＳｎの発光動作の周期は、２フレーム周期となっている。
　例えば、第１実施形態のフレームＦＲ１において、ｔ１およびｔ２に対応する動作の実行後、駆動回路２は、グループＧＰ１の走査制御線ＬＷＳ１～ＬＷＳｋを順次選択し、ｔ３～ｔ５と同様の書込み動作を実行する。これにより、走査制御線ＬＷＳ１～ＬＷＳｋに接続された画素回路１０にデータ信号制御回路５からのデータ信号が書き込まれる。
　次に、ｔ６＿１において、制御信号ＳＨＴ＿ＥＮ＿１がハイレベルに活性化されると、駆動回路２は、走査制御線ＬＷＳ１～ＬＷＳｋについて発光信号ＤＳ１をロウレベルに活性化する。発光信号ＤＳ１は、グループＧＰ１に属する発光制御線ＬＤＳ１～ＬＤＳｋに伝達される信号である。これにより、走査制御線ＬＷＳ１～ＬＷＳｋに接続された画素回路１０がほぼ同時に一括で発光する。
　走査制御線ＬＷＳ１～ＬＷＳｋについて発光信号ＤＳ１の活性化は、フレームＦＲ１の終了以前に開始され、フレームＦＲ２に亘って維持されている。よって、画素回路１０は、フレームＦＲ１の途中から発光動作を開始し、フレームＦＲ２に亘って発光を維持する。
　ｔ１０＿１において、制御信号ＳＨＴ＿ＥＮ＿１がロウレベルに不活性化され、発光信号ＤＳ１がハイレベルに不活性化される。これにより、走査制御線ＬＷＳ１～ＬＷＳｋに接続された画素回路１０の発光動作がほぼ同時に停止する。
　一方、走査制御線ＬＷＳ１～ＬＷＳｋの書込み動作の終了後、駆動回路２は、引き続き、グループＧＰ２の走査制御線ＬＷＳｋ＋１～ＬＷＳｎを順次選択し、ｔ３～ｔ５と同様の書込み動作を実行する。これにより、走査制御線ＬＷＳｋ＋１～ＬＷＳｎに接続された画素回路１０にデータ信号制御回路５からのデータ信号が書き込まれる。即ち、書込み動作は、グループＧＰ１、ＧＰ２に対応する走査制御線ＬＷＳ１～ＬＷＳｎに対して連続して実行される。
　次に、ｔ６＿２において、制御信号ＳＨＴ＿ＥＮ＿２がハイレベルに活性化されると、駆動回路２は、走査制御線ＬＷＳｋ＋１～ＬＷＳｎについて発光信号ＤＳ２をロウレベルに活性化する。発光信号ＤＳ２は、グループＧＰ２に属する発光制御線ＬＤＳｋ＋１～ＬＤＳｎに伝達される信号である。これにより、走査制御線ＬＷＳｋ＋１～ＬＷＳｎに接続された画素回路１０がほぼ同時に一括で発光する。
　走査制御線ＬＷＳｋ＋１～ＬＷＳｎについて発光信号ＤＳ２の活性化は、フレームＦＲ１の終了後に開始され、フレームＦＲ３における次のデータ信号の書込み動作の開始前（ｔ１０＿２）まで発光を維持している。
　ｔ１０＿２において、制御信号ＳＨＴ＿ＥＮ＿２がロウレベルに不活性化され、発光信号ＤＳ２がハイレベルに不活性化される。これにより、走査制御線ＬＷＳｋ＋１～ＬＷＳｎに接続された画素回路１０の発光動作がほぼ同時に停止する。
　その後、ｔ２～ｔ１０＿２が繰り返される。
　このように、第３実施形態による表示装置１００は、走査制御線ＬＷＳ１～ＬＷＳｎを複数のグループに分割して、グループごとに発光動作を実行する。これにより、一方のグループＧＰ２の書込み動作中に、他のグループＧＰ１は発光動作を実行することができる。また、一方のグループＧＰ２の発光動作が他方のグループＧＰ１の発光動作に重複してもよい。よって、Ｄｕｔｙが大きくなり、表示装置１００は、輝度の低下を抑制することができる。
　尚、表示装置１００は、２フレーム周期でリセット動作、書込み動作および発光動作を繰り返している。しかし、表示装置１００は、３フレーム以上の周期でリセット動作、書込み動作および発光動作を繰り返してもよい。この場合、Ｄｕｔｙをさらに向上させることができる。
（第４実施形態）
　図８は、第４実施形態に係る表示装置の動作例を示すタイミング図である。第４実施形態では、駆動回路２は、１フレームで（ｍ×ｎ）個の全ての画素回路１０に書き込まれたデータの発光動作を複数に分割して実行している。即ち、駆動回路２は、（ｍ×ｎ）個の画素回路１０への書込み動作後、制御信号ＳＨＴ＿ＥＮをハイレベルに活性化して、発光信号ＤＳを複数回活性化させる。尚、第４実施形態において、駆動回路２は、リセット動作、書込み動作および発光動作を２フレーム周期で実行しているが、３フレーム以上の周期で実行してもよい。第４実施形態による表示装置１００の構成は、第１実施形態の構成と同様でよい。
　例えば、駆動回路２は、走査制御線ＬＷＳ３～ＬＷＳｎを順次選択し、ｔ３～ｔ５と同様の書込み動作を実行する。これにより、（ｍ×ｎ）個の全ての画素回路１０にデータ信号制御回路５からのデータ信号が書き込まれる。尚、走査制御線ＬＷＳ１～ＬＷＳｎの選択の順番は任意でよい。
　次に、ｔ６＿１～ｔ１０＿１において、タイミングコントローラ１が制御信号ＳＨＴ＿ＥＮをハイレベルに活性化し、駆動回路２が発光信号ＤＳをロウレベルに活性化する。これにより、（ｍ×ｎ）個の全ての画素回路１０がほぼ同時に一括で発光する。最長発光期間（ｔ６＿８～ｔ１０＿８）を１００％とすると、ｔ６＿１～ｔ１０＿１の期間は、最長発光期間の２０％である。
　次に、発光信号ＤＳを不活性化した後、ｔ６＿２～ｔ１０＿２において、駆動回路２が発光信号ＤＳをロウレベルに活性化する。これにより、（ｍ×ｎ）個の全ての画素回路１０がほぼ同時に一括で発光する。ｔ６＿２～ｔ１０＿２の期間は、最長発光期間の４０％である。
　次に、発光信号ＤＳを不活性化した後、ｔ６＿３～ｔ１０＿３において、駆動回路２が発光信号ＤＳをロウレベルに活性化する。これにより、（ｍ×ｎ）個の全ての画素回路１０がほぼ同時に一括で発光する。ｔ６＿３～ｔ１０＿３の期間は、最長発光期間の５０％である。
　その後、ｔ６＿４～ｔ１０＿４、ｔ６＿４～ｔ１０＿４、・・・ｔ６＿８～ｔ１０＿８において、最長発光期間に対するそれぞれの発光期間の比率を６０％、７０％、８０％、９０％、１００％と増大させていく。
　ｔ１０において、タイミングコントローラ１が制御信号ＳＨＴ＿ＥＮをロウレベルに不活性化することによって、発光動作が終了する。その後、表示装置１００は、ｔ２～ｔ１０のリセット動作、書込み動作および発光動作を繰り返す。
　発光動作では、図２のキャパシタＣ１２からの電荷が抜けると、画素回路１０の発光強度（輝度）が変化する。キャパシタＣ１２からの電荷は時間の経過とともに減少する。従って、図８のｔ６＿１～ｔ１０＿１、の期間における画素回路１０の発光強度は、ｔ６＿８～ｔ１０＿８の期間における画素回路１０の発光強度よりも強い。画素回路１０の発光強度は、ｔ６＿１～ｔ１０＿１、ｔ６＿２～ｔ１０＿２、・・・ｔ６＿８～ｔ１０＿８の順に低下していく。
　一方、第４実施形態は、画素回路１０の発光時間は、ｔ６＿１～ｔ１０＿１、ｔ６＿２～ｔ１０＿２、・・・ｔ６＿８～ｔ１０＿８の順に増大させている。このように画素回路１０の発光強度の低下を発光時間で補うことによって、画像の明るさを安定させることができる。また、フリッカを抑制し、動画の画質を向上させることができる。
　第４実施形態のその他の動作は、第１実施形態と同じでよい。従って、第４実施形態は、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
　図９は、第５実施形態に係る表示装置の動作例を示す概念図である。第５実施形態による表示装置１００は、2つの目のうち右目と左目とのそれぞれに対応する複数の表示部１００Ｒおよび１００Ｌを備える。各表示部１００Ｒおよび１００Ｌは、互い違いに書込み動作と発光動作とを実行する。表示部１００Ｒが書込み動作を実行しているフレームＦＲ１、ＦＲ３において、表示部１００Ｌは発光動作を実行している。表示部１００Ｌが書込み動作を実行しているフレームＦＲ２、ＦＲ４において、表示部１００Ｒは発光動作を実行している。
　表示部１００Ｒおよび１００Ｌの構成は、それぞれ第１～第４実施形態のいずれの構成であってもよい。表示部１００Ｒおよび１００Ｌは、それぞれ第１～第４実施形態のいずれを実行してもよい。尚、３フレーム周期で動作する場合には、表示部１００Ｒおよび１００Ｌは、１フレーム期間だけ動作をずらしてもよく、１．５フレーム期間だけ動作をずらしてもよい。
　なお、本技術は、以下のような構成をとることができる。
　（１）発光素子と前記発光素子に駆動電流を供給する駆動回路とを含む複数の画素回路と、
　第１方向に配列された前記複数の画素回路に接続され、データに応じた電荷を前記駆動回路に供給する複数のデータ信号線と、
　前記第１方向と交差する第２方向に配列された前記複数の画素回路に接続され、前記電荷を前記駆動回路に蓄積させるときに走査信号を伝達する複数の走査制御線と、
　前記複数の画素回路に接続され、前記電荷を前記発光素子に流すときに発光信号を伝達する複数の発光制御線と、
　前記複数のデータ信号線を介して前記複数の画素回路へデータを送信するデータ信号制御回路と、
　前記走査制御線および前記発光制御線を駆動する駆動回路と、を備え、
　前記駆動回路は、前記複数の画素回路を駆動させるタイミングを示すタイミング信号で区切られた複数のフレームのうち第１フレームにおいて、前記複数の走査制御線に前記走査信号を送信した後、少なくとも前記第１フレームから該第１フレームに続く第２フレームに亘って前記発光信号を前記発光制御線に伝達する、表示装置。
（２）
　前記駆動回路は、前記複数のフレームのうち前記第２フレームに続く第３フレームにおいて、前記複数の走査制御線に前記走査信号を送信開始する前に、前記発光信号を不活性化する、（１）に記載の表示装置。
（３）
　前記駆動回路は、前記複数の走査制御線に前記走査信号を伝達して前記複数のデータ信号線を介してデータに応じた電荷を前記駆動回路に供給する書込み動作と、前記発光制御線に前記発光信号を伝達して前記画素回路を発光させる発光動作とを複数の前記フレームごとに実行する、（１）または（２）に記載の表示装置。
（４）
　前記書込み動作および前記発光動作の全動作期間に対する前記発光動作の期間の比率は、５０％よりも大きい、（３）に記載の表示装置。
（５）
　前記駆動回路は、前記複数の走査制御線に前記走査信号を伝達して前記複数のデータ信号線を介してデータに応じた電荷を前記駆動回路に供給する書込み動作と、前記発光制御線に前記発光信号を伝達して前記画素回路を発光させる発光動作とを３つの前記フレームごとに実行する、（３）に記載の表示装置。
（６）
　前記駆動回路は、前記複数のフレームのうち前記第３フレームに続く第４フレームにおいて、前記複数の走査制御線に前記走査信号を送信開始する前に、前記発光信号を不活性化する、（５）に記載の表示装置。
（７）
　前記発光動作の期間は、３つの前記フレームのうち２フレームを超える期間である、（５）または（６）に記載の表示装置。
（８）
　前記複数の発光制御線は、複数のグループに分割されており、
　前記駆動回路は、前記グループごとに前記発光信号を前記発光制御線に伝達する、（１）から（７）のいずれか一項に記載の表示装置。
（９）
　前記駆動回路は、前記複数のグループに対応する前記複数の走査制御線に連続して前記走査信号を送信する、（８）に記載の表示装置。
（１０）
　前記駆動回路は、前記第１フレームにおいて前記複数の走査制御線に前記走査信号を送信した後、前記発光信号を複数回活性化させる、（１）から（９）のいずれか一項に記載の表示装置。
（１１）
　前記駆動回路は、前記第１フレームにおいて前記複数の走査制御線に前記走査信号を送信した後、前記発光信号の活性化の期間を増大させつつ前記発光信号を複数回活性化させる、（１０）に記載の表示装置。
（１２）
　前記複数のデータ信号線、前記複数の走査制御線、前記発光制御線、前記データ信号制御回路、および、前記駆動回路を備え、一方の目に対応する第１表示部と、
　前記複数のデータ信号線、前記複数の走査制御線、前記発光制御線、前記データ信号制御回路、および、前記駆動回路を備え、他方の目に対応する第２表示部とを備え、
　前記第１表示部および前記第２表示部は、前記複数の走査制御線に前記走査信号を送信する動作と、前記発光信号を前記発光制御線に伝達する動作とを互い違いに実行する、（１）から（１１）のいずれか一項に記載の表示装置。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１００　表示装置
１　タイミングコントローラ
２　駆動回路
３　データ入力インタフェース
５　データ信号線駆動回路
１０　画素回路
ＬＷＳ１～ＬＷＳｎ　走査制御線
ＬＤＳ１～ＬＤＳｎ　発光制御線
ＬＡＺ１～ＬＡＺｎ　リセット制御線
Ｓ１～Ｓｍ　データ信号線

Claims (12)

  1. 　発光素子と前記発光素子に駆動電流を供給する駆動回路とを含む複数の画素回路と、
    　第１方向に配列された前記複数の画素回路に接続され、データに応じた電荷を前記駆動回路に供給する複数のデータ信号線と、
    　前記第１方向と交差する第２方向に配列された前記複数の画素回路に接続され、前記電荷を前記駆動回路に蓄積させるときに走査信号を伝達する複数の走査制御線と、
    　前記複数の画素回路に接続され、前記電荷を前記発光素子に流すときに発光信号を伝達する複数の発光制御線と、
    　前記複数のデータ信号線を介して前記複数の画素回路へデータを送信するデータ信号制御回路と、
    　前記走査制御線および前記発光制御線を駆動する駆動回路と、を備え、
    　前記駆動回路は、前記複数の画素回路を駆動させるタイミングを示すタイミング信号で区切られた複数のフレームのうち第１フレームにおいて、前記複数の走査制御線に前記走査信号を送信した後、少なくとも前記第１フレームから該第１フレームに続く第２フレームに亘って前記発光信号を前記発光制御線に伝達する、表示装置。
  2. 　前記駆動回路は、前記複数のフレームのうち前記第２フレームに続く第３フレームにおいて、前記複数の走査制御線に前記走査信号を送信開始する前に、前記発光信号を不活性化する、請求項１に記載の表示装置。
  3. 　前記駆動回路は、前記複数の走査制御線に前記走査信号を伝達して前記複数のデータ制御線を介してデータに応じた電荷を前記駆動回路に供給する書込み動作と、前記発光制御線に前記発光信号を伝達して前記画素回路を発光させる発光動作とを複数の前記フレームごとに実行する、請求項１に記載の表示装置。
  4. 　前記書込み動作および前記発光動作の全動作期間に対する前記発光動作の期間の比率は、５０％よりも大きい、請求項３に記載の表示装置。
  5. 　前記駆動回路は、前記複数の走査制御線に前記走査信号を伝達して前記複数のデータ信号線を介してデータに応じた電荷を前記駆動回路に供給する書込み動作と、前記発光制御線に前記発光信号を伝達して前記画素回路を発光させる発光動作とを３つの前記フレームごとに実行する、請求項３に記載の表示装置。
  6. 　前記駆動回路は、前記複数のフレームのうち前記第３フレームに続く第４フレームにおいて、前記複数の走査制御線に前記走査信号を送信開始する前に、前記発光信号を不活性化する、請求項５に記載の表示装置。
  7. 　前記発光動作の期間は、３つの前記フレームのうち２フレームを超える期間である、請求項５に記載の表示装置。
  8. 　前記複数の発光制御線は、複数のグループに分割されており、
    　前記駆動回路は、前記グループごとに前記発光信号を前記発光制御線に伝達する、請求項１に記載の表示装置。
  9. 　前記駆動回路は、前記複数のグループに対応する前記複数の走査制御線に連続して前記走査信号を送信する、請求項８に記載の表示装置。
  10. 　前記駆動回路は、前記第１フレームにおいて前記複数の走査制御線に前記走査信号を送信した後、前記発光信号を複数回活性化させる、請求項１に記載の表示装置。
  11. 　前記駆動回路は、前記第１フレームにおいて前記複数の走査制御線に前記走査信号を送信した後、前記発光信号の活性化の期間を増大させつつ前記発光信号を複数回活性化させる、請求項１０に記載の表示装置。
  12. 　前記複数のデータ信号線、前記複数の走査制御線、前記発光制御線、前記データ信号制御回路、および、前記駆動回路を備え、一方の目に対応する第１表示部と、
    　前記複数のデータ信号線、前記複数の走査制御線、前記発光制御線、前記データ信号制御回路、および、前記駆動回路を備え、他方の目に対応する第２表示部とを備え、
    　前記第１表示部および前記第２表示部は、前記複数の走査制御線に前記走査信号を送信する動作と、前記発光信号を前記発光制御線に伝達する動作とを互い違いに実行する、請求項１に記載の表示装置。
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