KR102238902B1 - 화소 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

Abstract

화소 회로는 발광 다이오드, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 및 저장 커패시터를 포함한다. 발광 다이오드는 전원 전압에 연결되는 애노드 전극을 포함한다. 제1 NMOS 트랜지스터는 데이터 라인에 연결되는 드레인 전극, 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 소스 전극, 및 제1 노드에 연결되는 바디 전극을 포함한다. 제2 NMOS 트랜지스터는 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 제1 노드에 연결되는 게이트 전극, 부스팅 라인에 연결되는 소스 전극, 및 부스팅 라인에 연결되는 바디 전극을 포함한다. 저장 커패시터는 제1 노드와 부스팅 라인 사이에 연결된다.

Description

화소 회로 및 이를 포함하는 디스플레이 장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 장치에 포함되는 화소 회로에 관한 것이다.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 다양한 종류의 평판 디스플레이 장치들이 개발되고 있다.

평판 디스플레이 장치 중 발광 다이오드(Light Emitting Diode, LED) 디스플레이 장치는 발광 다이오드를 흐르는 전류의 세기를 제어하여 발광 다이오드로부터 발생되는 빛의 밝기를 조절함으로써 영상을 표시하는 장치로서, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.

통상적으로, 발광 다이오드 디스플레이 장치는 발광 다이오드를 구동하는 방식에 따라 패시브 매트릭스형 발광 다이오드 디스플레이 장치와 액티브 매트릭스형 발광 다이오드 디스플레이 장치로 분류된다.

상기 액티브 매트릭스형 발광 다이오드 디스플레이 장치는 복수의 스캔 라인들 및 복수의 데이터 라인들에 연결되어 매트릭스 형태로 배열되는 복수의 화소 회로들을 구비한다.

또한, 상기 각 화소 회로는 통상적으로 발광 다이오드, 데이터 신호를 전달하기 위한 스위치 트랜지스터, 상기 데이터 신호에 상응하는 데이터 전압을 유지하기 위한 커패시터, 및 상기 데이터 전압에 따라 상기 발광 다이오드를 구동시키기 위한 구동 트랜지스터로 이루어진다.

이와 같은 액티브 매트릭스형 발광 다이오드 디스플레이 장치는 소비전력이 적은 장점이 있지만, 한 프레임 동안 화소 회로의 커패시터에 저장된 데이터 전압의 크기가 일정하게 유지되지 않고, 전하의 유실로 인해 커패시터에 저장된 데이터 전압의 크기가 변하는 경우, 표시되는 영상의 품질이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 화소 회로의 커패시터에 저장된 데이터 전압의 크기를 한 프레임 동안 일정하게 유지할 수 있는 화소 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 화소 회로를 포함하는 발광 다이오드 디스플레이 장치를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 화소 회로는 발광 다이오드, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 및 저장 커패시터를 포함한다. 상기 발광 다이오드는 전원 전압에 연결되는 애노드 전극을 포함한다. 상기 제1 NMOS 트랜지스터는 데이터 라인에 연결되는 드레인 전극, 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 바디 전극을 포함한다. 상기 제2 NMOS 트랜지스터는 상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 부스팅 라인에 연결되는 소스 전극, 및 상기 부스팅 라인에 연결되는 바디 전극을 포함한다. 상기 저장 커패시터는 상기 제1 노드와 상기 부스팅 라인 사이에 연결된다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 화소부, 스캔 구동부, 부스팅 구동부, 및 데이터 구동부를 포함한다. 상기 화소부는 복수의 스캔 라인들, 복수의 부스팅 라인들, 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함한다. 상기 스캔 구동부는 상기 복수의 스캔 라인들에 스캔 신호를 제공한다. 상기 부스팅 구동부는 상기 복수의 부스팅 라인들에 부스팅 신호를 제공한다. 상기 데이터 구동부는 상기 복수의 데이터 라인들에 데이터 신호를 제공한다. 상기 복수의 화로 회로들 각각은, 전원 전압에 연결되는 애노드 전극을 포함하는 발광 다이오드, 상응하는 데이터 라인에 연결되는 드레인 전극, 상응하는 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 바디 전극을 포함하는 제1 NMOS 트랜지스터, 상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 상응하는 부스팅 라인에 연결되는 소스 전극, 및 상기 상응하는 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 NMOS 트랜지스터, 및 상기 제1 노드와 상기 상응하는 부스팅 라인 사이에 연결되는 저장 커패시터를 포함한다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 화소 회로는 발광 다이오드, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 및 저장 커패시터를 포함한다. 상기 발광 다이오드는 접지 전압에 연결되는 캐소드 전극을 포함한다. 상기 제1 PMOS 트랜지스터는 데이터 라인에 연결되는 소스 전극, 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 드레인 전극, 및 상기 데이터 라인에 연결되는 바디 전극을 포함한다. 상기 제2 PMOS 트랜지스터는 상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 부스팅 라인에 연결되는 소스 전극, 및 상기 부스팅 라인에 연결되는 바디 전극을 포함한다. 상기 저장 커패시터는 상기 제1 노드와 상기 부스팅 라인 사이에 연결된다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 화소부, 스캔 구동부, 부스팅 구동부, 및 데이터 구동부를 포함한다. 상기 화소부는 복수의 스캔 라인들, 복수의 부스팅 라인들, 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함한다. 상기 스캔 구동부는 상기 복수의 스캔 라인들에 스캔 신호를 제공한다. 상기 부스팅 구동부는 상기 복수의 부스팅 라인들에 부스팅 신호를 제공한다. 상기 데이터 구동부는 상기 복수의 데이터 라인들에 데이터 신호를 제공한다. 상기 복수의 화로 회로들 각각은, 접지 전압에 연결되는 캐소드 전극을 포함하는 발광 다이오드, 상응하는 데이터 라인에 연결되는 소스 전극, 상응하는 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 드레인 전극, 및 상기 상응하는 데이터 라인에 연결되는 바디 전극을 포함하는 제1 PMOS 트랜지스터, 상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 상응하는 부스팅 라인에 연결되는 소스 전극, 및 상기 상응하는 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 PMOS 트랜지스터, 및 상기 제1 노드와 상기 상응하는 부스팅 라인 사이에 연결되는 저장 커패시터를 포함한다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 화소 회로는 발광 다이오드, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제3 NMOS 트랜지스터, 및 저장 커패시터를 포함한다. 상기 발광 다이오드는 전원 전압에 연결되는 애노드 전극을 포함한다. 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는 데이터 라인과 제1 노드 사이에 서로 직렬로 연결된다. 상기 제3 NMOS 트랜지스터는 상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 접지 전압에 연결되는 소스 전극, 및 상기 접지 전압에 연결되는 바디 전극을 포함한다. 상기 저장 커패시터는 상기 제1 노드와 상기 접지 전압 사이에 연결된다. 상기 제1 NMOS 트랜지스터의 게이트 전극 및 상기 제2 NMOS 트랜지스터의 게이트 전극은 스캔 라인에 공통으로 연결되고, 상기 제1 NMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결되고, 상기 제2 NMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결된다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 화소부, 스캔 구동부, 및 데이터 구동부를 포함한다. 상기 화소부는 복수의 스캔 라인들 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함한다. 상기 스캔 구동부는 상기 복수의 스캔 라인들에 스캔 신호를 제공한다. 상기 데이터 구동부는 상기 복수의 데이터 라인들에 데이터 신호를 제공한다. 상기 복수의 화로 회로들 각각은, 전원 전압에 연결되는 애노드 전극을 포함하는 발광 다이오드, 상응하는 데이터 라인과 제1 노드 사이에 서로 직렬로 연결되는 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터, 상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 접지 전압에 연결되는 소스 전극, 및 상기 접지 전압에 연결되는 바디 전극을 포함하는 제3 NMOS 트랜지스터, 및 상기 제1 노드와 상기 접지 전압 사이에 연결되는 저장 커패시터를 포함한다. 상기 제1 NMOS 트랜지스터의 게이트 전극 및 상기 제2 NMOS 트랜지스터의 게이트 전극은 상응하는 스캔 라인에 공통으로 연결되고, 상기 제1 NMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결되고, 상기 제2 NMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결된다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 화소 회로는 발광 다이오드, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제3 PMOS 트랜지스터, 및 저장 커패시터를 포함한다. 상기 발광 다이오드는 접지 전압에 연결되는 캐소드 전극을 포함한다. 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 데이터 라인과 제1 노드 사이에 서로 직렬로 연결된다. 상기 제3 PMOS 트랜지스터는 상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 전원 전압에 연결되는 소스 전극, 및 상기 전원 전압에 연결되는 바디 전극을 포함한다. 상기 저장 커패시터는 상기 제1 노드와 상기 전원 전압 사이에 연결된다. 상기 제1 PMOS 트랜지스터의 게이트 전극 및 상기 제2 PMOS 트랜지스터의 게이트 전극은 스캔 라인에 공통으로 연결되고, 상기 제1 PMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결되고, 상기 제2 PMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결된다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 화소부, 스캔 구동부, 및 데이터 구동부를 포함한다. 상기 화소부는 복수의 스캔 라인들 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함한다. 상기 스캔 구동부는 상기 복수의 스캔 라인들에 스캔 신호를 제공한다. 상기 데이터 구동부는 상기 복수의 데이터 라인들에 데이터 신호를 제공한다. 상기 복수의 화로 회로들 각각은, 접지 전압에 연결되는 캐소드 전극을 포함하는 발광 다이오드, 상응하는 데이터 라인과 제1 노드 사이에 서로 직렬로 연결되는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터, 상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 전원 전압에 연결되는 소스 전극, 및 상기 전원 전압에 연결되는 바디 전극을 포함하는 제3 PMOS 트랜지스터, 및 상기 제1 노드와 상기 전원 전압 사이에 연결되는 저장 커패시터를 포함한다. 상기 제1 PMOS 트랜지스터의 게이트 전극 및 상기 제2 PMOS 트랜지스터의 게이트 전극은 상응하는 스캔 라인에 공통으로 연결되고, 상기 제1 PMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결되고, 상기 제2 PMOS 트랜지스터의 소스 전극과 바디 전극은 서로 전기적으로 연결된다.

본 발명의 실시예들에 따른 화소 회로는 커패시터에 저장된 전하의 유실을 효과적으로 방지하여 커패시터에 저장된 전압의 크기를 한 프레임 동안 일정하게 유지함으로써 제공되는 영상의 품질을 높은 수준으로 유지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 3은 도 1의 디스플레이 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 5는 도 4의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 6은 도 4의 디스플레이 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 8은 도 7의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 9는 도 7의 디스플레이 장치에 포함되는 화소 회로의 다른 예를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 11은 도 10의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 12는 도 10의 디스플레이 장치에 포함되는 화소 회로의 다른 예를 나타내는 회로도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 1을 참조하면, 디스플레이 장치(10)는 화소부(100a), 스캔 구동부(200), 부스팅 구동부(300), 및 데이터 구동부(400)를 포함한다.

스캔 구동부(200), 부스팅 구동부(300), 및 데이터 구동부(400)는 하나의 집적 회로(Integrated Circuit: IC) 칩으로 구현될 수 있다.

화소부(100a)는 복수의 스캔 라인들(S1, S2, …, Sn)(n은 양의 정수)을 통해 스캔 구동부(200)와 연결되고, 복수의 부스팅 라인들(B1, B2, …, Bn)을 통해 부스팅 구동부(300)와 연결되고, 복수의 데이터 라인들(D1, D2, …, Dm)(m은 양의 정수)을 통해 데이터 구동부(400)와 연결된다.

화소부(100a)는 복수의 스캔 라인들(S1, S2, …, Sn), 복수의 부스팅 라인들(B1, B2, …, Bn) 및 복수의 데이터 라인들(D1, D2, …, Dm)의 교차부마다 위치하는 n*m 개의 화소 회로(110)들을 포함한다.

복수의 화소 회로(110)들 각각은 전원 전압(VDD)을 사용하여 동작한다.

일 실시예에 있어서, 복수의 화소 회로(110)들 각각은 외부로부터 제공되는 전원 전압(VDD)을 수신할 수 있다.

다른 실시예에 있어서, 복수의 화소 회로(110)들 각각은 디스플레이 장치(10) 내부에 포함되는 전압 생성부로부터 생성되는 전원 전압(VDD)을 수신할 수 있다.

도 2를 참조하여 후술하는 바와 같이, 복수의 화소 회로(110)들 각각은 발광 다이오드(Light Emitting Diode, LED)를 포함한다. 또한, 복수의 화소 회로(110)들 각각은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터를 사용하여 구현된다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)을 통해 복수의 화소 회로(110)들 각각에 스캔 신호를 제공한다.

부스팅 구동부(300)는 복수의 부스팅 라인들(B1, B2, …, Bn)을 통해 복수의 화소 회로(110)들 각각에 부스팅 신호를 제공한다.

데이터 구동부(400)는 복수의 데이터 라인들(D1, D2, …, Dm)을 통해 복수의 화소 회로(110)들 각각에 데이터 신호를 제공한다.

복수의 화소 회로(110)들 각각은 상기 스캔 신호, 상기 부스팅 신호, 및 상기 데이터 신호를 사용하여 상기 데이터 신호에 상응하는 밝기로 상기 발광 다이오드를 발광시켜 화상을 표시한다.

도 2는 도 1의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.

도 1의 디스플레이 장치(10)에 포함되는 복수의 화소 회로(110)들 각각은 도 2에 도시된 화소 회로(110)로 구현될 수 있다.

도 2에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(110)를 예로 들어 설명하기로 한다.

화소 회로(110)는 도 1에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 1에 도시된 부스팅 구동부(300)로부터 부스팅 라인(Bj)을 통해 부스팅 신호(B_S)를 수신하고, 도 1에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 2를 참조하면, 화소 회로(110)는 발광 다이오드(LD), 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2), 및 저장 커패시터(Cst)를 포함할 수 있다.

제1 NMOS 트랜지스터(MN1)는 데이터 라인(Di)에 연결되는 드레인 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제1 노드(N1)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제1 NMOS 트랜지스터(MN1)의 바디 전극은 제1 NMOS 트랜지스터(MN1)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제1 NMOS 트랜지스터(MN1)의 바디 전극은 제1 노드(N1)에 연결될 수 있다.

제2 NMOS 트랜지스터(MN2)는 발광 다이오드(LD)의 캐소드(cathode) 전극에 연결되는 드레인 전극, 제1 노드(N1)에 연결되는 게이트 전극, 및 부스팅 라인(Bj)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제2 NMOS 트랜지스터(MN2)의 바디 전극은 제2 NMOS 트랜지스터(MN2)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제2 NMOS 트랜지스터(MN2)의 바디 전극은 부스팅 라인(Bj)에 연결될 수 있다.

발광 다이오드(LD)는 전원 전압(VDD)에 연결되는 애노드(anode) 전극 및 제2 NMOS 트랜지스터(MN2)의 드레인 전극에 연결되는 캐소드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)와 부스팅 라인(Bj) 사이에 연결될 수 있다.

제1 NMOS 트랜지스터(MN1)는 화소 회로(110)의 스위치 트랜지스터로서 동작하고, 제2 NMOS 트랜지스터(MN2)는 화소 회로(110)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제1 NMOS 트랜지스터(MN1)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제2 NMOS 트랜지스터(MN2)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제1 NMOS 트랜지스터(MN1)의 드레인 전극, 게이트 전극, 및 소스 전극과 제2 NMOS 트랜지스터(MN2)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

도 3을 참조하여 후술하는 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(110)는 데이터 라인(Di)을 통해 제공되는 데이터 신호(D_S)를 저장 커패시터(Cst)에 저장할 때, 부스팅 라인(Bj)을 통해 제공되는 부스팅 신호(B_S)에 의한 부스팅 효과를 이용한다.

도 3은 도 1의 디스플레이 장치의 동작을 설명하기 위한 타이밍도이다.

도 1의 디스플레이 장치(10)에 포함되는 화소부(100a)는 도 2의 화소 회로(110)를 포함하는 것으로 설명한다.

도 3은 한 프레임 주기 동안 화소 회로들(110)에 인가되는 신호들을 나타낸다.

도 3에서, S_S[1]은 스캔 구동부(200)로부터 제1 스캔 라인(S1)을 통해 제1 스캔 라인(S1)에 연결되는 화소 회로(110)들에 제공되는 스캔 신호(S_S)를 나타내고, S_S[2]은 스캔 구동부(200)로부터 제2 스캔 라인(S2)을 통해 제2 스캔 라인(S2)에 연결되는 화소 회로(110)들에 제공되는 스캔 신호(S_S)를 나타내고, S_S[n]은 스캔 구동부(200)로부터 제n 스캔 라인(Sn)을 통해 제n 스캔 라인(Sn)에 연결되는 화소 회로(110)들에 제공되는 스캔 신호(S_S)를 나타낸다. 한편, B_S[1]은 부스팅 구동부(300)로부터 제1 부스팅 라인(B1)을 통해 제1 부스팅 라인(B1)에 연결되는 화소 회로(110)들에 제공되는 부스팅 신호(B_S)를 나타내고, B_S[2]은 부스팅 구동부(300)로부터 제2 부스팅 라인(B2)을 통해 제2 부스팅 라인(B2)에 연결되는 화소 회로(110)들에 제공되는 부스팅 신호(B_S)를 나타내고, B_S[n]은 부스팅 구동부(300)로부터 제n 부스팅 라인(Bn)을 통해 제n 부스팅 라인(Bn)에 연결되는 화소 회로(110)들에 제공되는 부스팅 신호(B_S)를 나타낸다. 한편, D_S[i]는 데이터 구동부(400)로부터 제i 데이터 라인(Di)을 통해 제i 데이터 라인(Di)에 연결되는 화소 회로(110)들에 제공되는 데이터 신호(D_S)를 나타낸다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 하이 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

또한, 부스팅 구동부(300)는 스캔 구동부(200)와 동기되어 복수의 부스팅 라인들(B1, B2, …, Bn)에 순차적으로 논리 하이 레벨로 활성화되는 부스팅 신호(B_S)를 제공할 수 있다.

구체적으로, 도 3에 도시된 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제1 전압(V1)에서 제2 전압(V2)으로 상승하고, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제2 전압(V2)에서 제1 전압(V1)으로 하강할 수 있다.

이 때, 제2 전압(V2)과 제1 전압(V1)의 차이에 상응하는 부스팅 전압(Vd)은 데이터 라인(Di)에 인가되는 데이터 신호(D_S)가 가질 수 있는 최대 전압과 최저 전압의 차이보다 클 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(110)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

이 때, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 화소 회로(110)에 포함되는 발광 다이오드(LD)의 목표 밝기에 상응하는 전압 레벨보다 부스팅 전압(Vd)만큼 더 높은 전압 레벨을 가질 수 있다.

예를 들어, 도 3에 도시된 바와 같이, 화소 회로(110)에 포함되는 발광 다이오드(LD)의 목표 밝기에 상응하는 전압 레벨이 제1 그래프(A)와 같은 경우, 데이터 구동부(400)는 제2 그래프(B)와 같이 제1 그래프(A)에 상응하는 전압 레벨보다 부스팅 전압(Vd)만큼 더 높은 전압 레벨을 갖는 신호를 데이터 신호(D_S)로서 데이터 라인(Di)에 제공할 수 있다.

이하, 도 1 내지 3을 참조하여 화소 회로(110)의 구체적인 동작에 대해 상세히 설명한다.

제1 NMOS 트랜지스터(MN1)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨로 활성화되는 동안 턴온될 수 있다.

제1 NMOS 트랜지스터(MN1)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제1 노드(N1)에 전달될 수 있다.

상술한 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨로 활성화되는 동안 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제2 전압(V2)으로 상승된 전압을 갖는다.

따라서 데이터 신호(D_S)에 상응하는 전압과 제2 전압(V2)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 제1 NMOS 트랜지스터(MN1)는 턴오프되어 제2 NMOS 트랜지스터(MN2)의 게이트 전극에 상응하는 제1 노드(N1)는 데이터 라인(Di)으로부터 차단될 수 있다.

상술한 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제2 전압(V2)에서 제1 전압(V1)으로 부스팅 전압(Vd)만큼 하강할 수 있다. 그러나 제1 NMOS 트랜지스터(MN1)가 턴오프되어 제1 노드(N1)는 데이터 라인(Di)으로부터 차단되므로, 부스팅 신호(B_S)가 제2 전압(V2)에서 제1 전압(V1)으로 부스팅 전압(Vd)만큼 하강하는 경우 제1 노드(N1)의 전압 역시 데이터 신호(D_S)에 상응하는 전압에서 부스팅 전압(Vd)만큼 하강할 수 있다. 따라서 저장 커패시터(Cst)에 저장된 전압은 부스팅 신호(B_S)의 전압 레벨 변화에 무관하게 데이터 신호(D_S)에 상응하는 전압과 제2 전압(V2)의 차이에 상응하는 전압으로 그대로 유지될 수 있다.

도 2에 도시된 바와 같이, 저장 커패시터(Cst)는 제2 NMOS 트랜지스터(MN2)의 게이트 전극과 소스 전극 사이에 연결되므로, 제2 NMOS 트랜지스터(MN2)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 하이 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제1 노드(N1)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(10)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되어 제1 NMOS 트랜지스터(MN1)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(110)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제1 NMOS 트랜지스터(MN1)가 턴오프된 상태라 하더라도 제1 NMOS 트랜지스터(MN1)의 바디 전극은 제1 노드(N1)에 연결되므로, 데이터 라인(Di)에 제1 노드(N1)의 전압보다 낮은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제1 NMOS 트랜지스터(MN1)의 바디 전극으로부터 데이터 라인(Di)으로 전류가 흐르게 되어 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되어 제1 NMOS 트랜지스터(MN1)가 턴오프될 때 부스팅 신호(B_S)는 제2 전압(V2)에서 제1 전압(V1)으로 부스팅 전압(Vd)만큼 하강하므로, 제1 노드(N1)의 전압은 데이터 신호(D_S)에 상응하는 전압에서 부스팅 전압(Vd)만큼 하강한 전압 레벨을 갖게 된다.

그런데, 상술한 바와 같이, 제2 전압(V2)과 제1 전압(V1)의 차이에 상응하는 부스팅 전압(Vd)은 데이터 라인(Di)에 인가되는 데이터 신호(D_S)가 가질 수 있는 최대 전압과 최저 전압의 차이보다 크므로, 제1 NMOS 트랜지스터(MN1)가 턴오프된 상태에서 데이터 라인(Di)에 상기 최저 전압을 갖는 데이터 신호(D_S)가 인가되는 경우에도 데이터 라인(Di)의 전압은 제1 노드(N1)의 전압보다 높게 된다.

따라서 제1 NMOS 트랜지스터(MN1)가 턴오프된 상태에서 제1 노드(N1)의 전압은 데이터 라인(Di)의 전압보다 항상 낮은 상태로 유지되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 1 내지 3을 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(110)는 바디 전극이 소스 전극에 전기적으로 연결된 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 4를 참조하면, 디스플레이 장치(20)는 화소부(100b), 스캔 구동부(200), 부스팅 구동부(300), 및 데이터 구동부(400)를 포함한다.

스캔 구동부(200), 부스팅 구동부(300), 및 데이터 구동부(400)는 하나의 집적 회로(Integrated Circuit: IC) 칩으로 구현될 수 있다.

화소부(100b)는 복수의 스캔 라인들(S1, S2, …, Sn)(n은 양의 정수)을 통해 스캔 구동부(200)와 연결되고, 복수의 부스팅 라인들(B1, B2, …, Bn)을 통해 부스팅 구동부(300)와 연결되고, 복수의 데이터 라인들(D1, D2, …, Dm)(m은 양의 정수)을 통해 데이터 구동부(400)와 연결된다.

화소부(100b)는 복수의 스캔 라인들(S1, S2, …, Sn), 복수의 부스팅 라인들(B1, B2, …, Bn) 및 복수의 데이터 라인들(D1, D2, …, Dm)의 교차부마다 위치하는 n*m 개의 화소 회로(120)들을 포함한다.

복수의 화소 회로(120)들 각각은 접지 전압(GND)을 사용하여 동작한다.

일 실시예에 있어서, 복수의 화소 회로(120)들 각각은 외부로부터 제공되는 접지 전압(GND)을 수신할 수 있다.

다른 실시예에 있어서, 복수의 화소 회로(120)들 각각은 디스플레이 장치(20) 내부에 포함되는 전압 생성부로부터 생성되는 접지 전압(GND)을 수신할 수 있다.

도 5를 참조하여 후술하는 바와 같이, 복수의 화소 회로(120)들 각각은 발광 다이오드(Light Emitting Diode, LED)를 포함한다. 또한, 복수의 화소 회로(120)들 각각은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터를 사용하여 구현된다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)을 통해 복수의 화소 회로(120)들 각각에 스캔 신호를 제공한다.

부스팅 구동부(300)는 복수의 부스팅 라인들(B1, B2, …, Bn)을 통해 복수의 화소 회로(120)들 각각에 부스팅 신호를 제공한다.

데이터 구동부(400)는 복수의 데이터 라인들(D1, D2, …, Dm)을 통해 복수의 화소 회로(120)들 각각에 데이터 신호를 제공한다.

복수의 화소 회로(120)들 각각은 상기 스캔 신호, 상기 부스팅 신호, 및 상기 데이터 신호를 사용하여 상기 데이터 신호에 상응하는 밝기로 상기 발광 다이오드를 발광시켜 화상을 표시한다.

도 5는 도 4의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.

도 4의 디스플레이 장치(20)에 포함되는 복수의 화소 회로(120)들 각각은 도 5에 도시된 화소 회로(120)로 구현될 수 있다.

도 2에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(120)를 예로 들어 설명하기로 한다.

화소 회로(120)는 도 4에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 4에 도시된 부스팅 구동부(300)로부터 부스팅 라인(Bj)을 통해 부스팅 신호(B_S)를 수신하고, 도 4에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 5를 참조하면, 화소 회로(120)는 발광 다이오드(LD), 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 및 저장 커패시터(Cst)를 포함할 수 있다.

제1 PMOS 트랜지스터(MP1)는 데이터 라인(Di)에 연결되는 소스 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제2 노드(N2)에 연결되는 드레인 전극을 포함할 수 있다.

한편, 제1 PMOS 트랜지스터(MP1)의 바디 전극은 제1 PMOS 트랜지스터(MP1)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제1 PMOS 트랜지스터(MP1)의 바디 전극은 데이터 라인(Di)에 연결될 수 있다.

제2 PMOS 트랜지스터(MP2)는 발광 다이오드(LD)의 애노드 전극에 연결되는 드레인 전극, 제2 노드(N2)에 연결되는 게이트 전극, 및 부스팅 라인(Bj)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제2 PMOS 트랜지스터(MP2)의 바디 전극은 제2 PMOS 트랜지스터(MP2)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제2 PMOS 트랜지스터(MP2)의 바디 전극은 부스팅 라인(Bj)에 연결될 수 있다.

발광 다이오드(LD)는 접지 전압(GND)에 연결되는 캐소드 전극 및 제2 PMOS 트랜지스터(MP2)의 드레인 전극에 연결되는 애노드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제2 노드(N2)와 부스팅 라인(Bj) 사이에 연결될 수 있다.

제1 PMOS 트랜지스터(MP1)는 화소 회로(120)의 스위치 트랜지스터로서 동작하고, 제2 PMOS 트랜지스터(MP2)는 화소 회로(120)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제1 PMOS 트랜지스터(MP1)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제2 PMOS 트랜지스터(MP2)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제1 PMOS 트랜지스터(MP1)의 드레인 전극, 게이트 전극, 및 소스 전극과 제2 PMOS 트랜지스터(MP2)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

도 6을 참조하여 후술하는 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(120)는 데이터 라인(Di)을 통해 제공되는 데이터 신호(D_S)를 저장 커패시터(Cst)에 저장할 때, 부스팅 라인(Bj)을 통해 제공되는 부스팅 신호(B_S)에 의한 부스팅 효과를 이용한다.

도 6은 도 4의 디스플레이 장치의 동작을 설명하기 위한 타이밍도이다.

도 4의 디스플레이 장치(20)에 포함되는 화소부(100b)는 도 5의 화소 회로(120)를 포함하는 것으로 설명한다.

도 6은 한 프레임 주기 동안 화소 회로들(120)에 인가되는 신호들을 나타낸다.

도 6에서, S_S[1]은 스캔 구동부(200)로부터 제1 스캔 라인(S1)을 통해 제1 스캔 라인(S1)에 연결되는 화소 회로(120)들에 제공되는 스캔 신호(S_S)를 나타내고, S_S[2]은 스캔 구동부(200)로부터 제2 스캔 라인(S2)을 통해 제2 스캔 라인(S2)에 연결되는 화소 회로(120)들에 제공되는 스캔 신호(S_S)를 나타내고, S_S[n]은 스캔 구동부(200)로부터 제n 스캔 라인(Sn)을 통해 제n 스캔 라인(Sn)에 연결되는 화소 회로(120)들에 제공되는 스캔 신호(S_S)를 나타낸다. 한편, B_S[1]은 부스팅 구동부(300)로부터 제1 부스팅 라인(B1)을 통해 제1 부스팅 라인(B1)에 연결되는 화소 회로(120)들에 제공되는 부스팅 신호(B_S)를 나타내고, B_S[2]은 부스팅 구동부(300)로부터 제2 부스팅 라인(B2)을 통해 제2 부스팅 라인(B2)에 연결되는 화소 회로(120)들에 제공되는 부스팅 신호(B_S)를 나타내고, B_S[n]은 부스팅 구동부(300)로부터 제n 부스팅 라인(Bn)을 통해 제n 부스팅 라인(Bn)에 연결되는 화소 회로(120)들에 제공되는 부스팅 신호(B_S)를 나타낸다. 한편, D_S[i]는 데이터 구동부(400)로부터 제i 데이터 라인(Di)을 통해 제i 데이터 라인(Di)에 연결되는 화소 회로(120)들에 제공되는 데이터 신호(D_S)를 나타낸다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 로우 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

또한, 부스팅 구동부(300)는 스캔 구동부(200)와 동기되어 복수의 부스팅 라인들(B1, B2, …, Bn)에 순차적으로 논리 로우 레벨로 활성화되는 부스팅 신호(B_S)를 제공할 수 있다.

구체적으로, 도 6에 도시된 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제3 전압(V3)에서 제4 전압(V4)으로 하강하고, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제4 전압(V4)에서 제3 전압(V3)으로 상승할 수 있다.

이 때, 제3 전압(V3)과 제4 전압(V4)의 차이에 상응하는 부스팅 전압(Vd)은 데이터 라인(Di)에 인가되는 데이터 신호(D_S)가 가질 수 있는 최대 전압과 최저 전압의 차이보다 클 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(120)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

이 때, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 화소 회로(120)에 포함되는 발광 다이오드(LD)의 목표 밝기에 상응하는 전압 레벨보다 부스팅 전압(Vd)만큼 더 낮은 전압 레벨을 가질 수 있다.

예를 들어, 도 6에 도시된 바와 같이, 화소 회로(120)에 포함되는 발광 다이오드(LD)의 목표 밝기에 상응하는 전압 레벨이 제1 그래프(A)와 같은 경우, 데이터 구동부(400)는 제2 그래프(B)와 같이 제1 그래프(A)에 상응하는 전압 레벨보다 부스팅 전압(Vd)만큼 더 낮은 전압 레벨을 갖는 신호를 데이터 신호(D_S)로서 데이터 라인(Di)에 제공할 수 있다.

이하, 도 4 내지 6을 참조하여 화소 회로(120)의 구체적인 동작에 대해 상세히 설명한다.

제1 PMOS 트랜지스터(MP1)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨로 활성화되는 동안 턴온될 수 있다.

제1 PMOS 트랜지스터(MP1)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제2 노드(N2)에 전달될 수 있다.

상술한 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨로 활성화되는 동안 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제4 전압(V4)으로 하강된 전압을 갖는다.

따라서 데이터 신호(D_S)에 상응하는 전압과 제4 전압(V4)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 제1 PMOS 트랜지스터(MP1)는 턴오프되어 제2 PMOS 트랜지스터(MP2)의 게이트 전극에 상응하는 제2 노드(N2)는 데이터 라인(Di)으로부터 차단될 수 있다.

상술한 바와 같이, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 부스팅 라인(Bj)에 인가되는 부스팅 신호(B_S)는 제4 전압(V4)에서 제3 전압(V3)으로 부스팅 전압(Vd)만큼 상승할 수 있다. 그러나 제1 PMOS 트랜지스터(MP1)가 턴오프되어 제2 노드(N2)는 데이터 라인(Di)으로부터 차단되므로, 부스팅 신호(B_S)가 제4 전압(V4)에서 제3 전압(V3)으로 부스팅 전압(Vd)만큼 상승하는 경우 제2 노드(N2)의 전압 역시 데이터 신호(D_S)에 상응하는 전압에서 부스팅 전압(Vd)만큼 상승할 수 있다. 따라서 저장 커패시터(Cst)에 저장된 전압은 부스팅 신호(B_S)의 전압 레벨 변화에 무관하게 데이터 신호(D_S)에 상응하는 전압과 제4 전압(V4)의 차이에 상응하는 전압으로 그대로 유지될 수 있다.

도 5에 도시된 바와 같이, 저장 커패시터(Cst)는 제2 PMOS 트랜지스터(MP2)의 게이트 전극과 소스 전극 사이에 연결되므로, 제2 PMOS 트랜지스터(MP2)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 로우 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제2 노드(N2)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(20)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되어 제1 PMOS 트랜지스터(MP1)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(120)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제1 PMOS 트랜지스터(MP1)가 턴오프된 상태라 하더라도 제1 PMOS 트랜지스터(MP1)의 바디 전극은 데이터 라인(Di)에 연결되므로, 데이터 라인(Di)에 제2 노드(N2)의 전압보다 높은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제1 PMOS 트랜지스터(MP1)의 바디 전극으로부터 제2 노드(N2)로 전류가 흐르게 되어 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되어 제1 PMOS 트랜지스터(MP1)가 턴오프될 때 부스팅 신호(B_S)는 제4 전압(V4)에서 제3 전압(V3)으로 부스팅 전압(Vd)만큼 상승하므로, 제2 노드(N2)의 전압은 데이터 신호(D_S)에 상응하는 전압에서 부스팅 전압(Vd)만큼 상승한 전압 레벨을 갖게 된다.

그런데, 상술한 바와 같이, 제3 전압(V3)과 제4 전압(V4)의 차이에 상응하는 부스팅 전압(Vd)은 데이터 라인(Di)에 인가되는 데이터 신호(D_S)가 가질 수 있는 최대 전압과 최저 전압의 차이보다 크므로, 제1 PMOS 트랜지스터(MP1)가 턴오프된 상태에서 데이터 라인(Di)에 상기 최대 전압을 갖는 데이터 신호(D_S)가 인가되는 경우에도 데이터 라인(Di)의 전압은 제2 노드(N2)의 전압보다 낮게 된다.

따라서 제1 PMOS 트랜지스터(MP1)가 턴오프된 상태에서 제2 노드(N2)의 전압은 데이터 라인(Di)의 전압보다 항상 높은 상태로 유지되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 4 내지 6을 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(120)는 바디 전극이 소스 전극에 전기적으로 연결된 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

도 7은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 7을 참조하면, 디스플레이 장치(30)는 화소부(100c), 스캔 구동부(200), 및 데이터 구동부(400)를 포함한다.

스캔 구동부(200) 및 데이터 구동부(400)는 하나의 집적 회로(Integrated Circuit: IC) 칩으로 구현될 수 있다.

화소부(100c)는 복수의 스캔 라인들(S1, S2, …, Sn)(n은 양의 정수)을 통해 스캔 구동부(200)와 연결되고, 복수의 데이터 라인들(D1, D2, …, Dm)(m은 양의 정수)을 통해 데이터 구동부(400)와 연결된다.

화소부(100c)는 복수의 스캔 라인들(S1, S2, …, Sn) 및 복수의 데이터 라인들(D1, D2, …, Dm)의 교차부마다 위치하는 n*m 개의 화소 회로(130)들을 포함한다.

복수의 화소 회로(130)들 각각은 전원 전압(VDD) 및 접지 전압(GND)을 사용하여 동작한다.

일 실시예에 있어서, 복수의 화소 회로(130)들 각각은 외부로부터 제공되는 전원 전압(VDD) 및 접지 전압(GND)을 수신할 수 있다.

다른 실시예에 있어서, 복수의 화소 회로(130)들 각각은 디스플레이 장치(30) 내부에 포함되는 전압 생성부로부터 생성되는 전원 전압(VDD) 및 접지 전압(GND)을 수신할 수 있다.

도 8 및 9를 참조하여 후술하는 바와 같이, 복수의 화소 회로(130)들 각각은 발광 다이오드(Light Emitting Diode, LED)를 포함한다. 또한, 복수의 화소 회로(130)들 각각은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터를 사용하여 구현되며, 서로 직렬로 연결되는 두 개의 NMOS 트랜지스터들이 스위치 트랜지스터로서 동작한다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)을 통해 복수의 화소 회로(130)들 각각에 스캔 신호를 제공한다.

데이터 구동부(400)는 복수의 데이터 라인들(D1, D2, …, Dm)을 통해 복수의 화소 회로(130)들 각각에 데이터 신호를 제공한다.

복수의 화소 회로(130)들 각각은 상기 스캔 신호 및 상기 데이터 신호를 사용하여 상기 데이터 신호에 상응하는 밝기로 상기 발광 다이오드를 발광시켜 화상을 표시한다.

도 8은 도 7의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.

도 7의 디스플레이 장치(30)에 포함되는 복수의 화소 회로(130)들 각각은 도 8에 도시된 화소 회로(130a)로 구현될 수 있다.

도 8에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(130a)를 예로 들어 설명하기로 한다.

화소 회로(130a)는 도 7에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 7에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 8을 참조하면, 화소 회로(130a)는 발광 다이오드(LD), 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 제5 NMOS 트랜지스터(MN5), 및 저장 커패시터(Cst)를 포함할 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 데이터 라인(Di)과 제3 노드(N3) 사이에 서로 직렬로 연결될 수 있다. 또한, 제3 NMOS 트랜지스터(MN3)의 게이트 전극 및 제4 NMOS 트랜지스터(MN4)의 게이트 전극은 스캔 라인(Sj)에 공통으로 연결될 수 있다.

구체적으로, 제3 NMOS 트랜지스터(MN3)는 데이터 라인(Di)에 연결되는 드레인 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제4 노드(N4)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제3 NMOS 트랜지스터(MN3)의 바디 전극은 제3 NMOS 트랜지스터(MN3)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제3 NMOS 트랜지스터(MN3)의 바디 전극은 제4 노드(N4)에 연결될 수 있다.

제4 NMOS 트랜지스터(MN4)는 제3 노드(N3)에 연결되는 드레인 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제4 노드(N4)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제4 NMOS 트랜지스터(MN4)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제4 노드(N4)에 연결될 수 있다.

제5 NMOS 트랜지스터(MN5)는 발광 다이오드(LD)의 캐소드(cathode) 전극에 연결되는 드레인 전극, 제3 노드(N3)에 연결되는 게이트 전극, 및 접지 전압(GND)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제5 NMOS 트랜지스터(MN5)의 바디 전극은 제5 NMOS 트랜지스터(MN5)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제5 NMOS 트랜지스터(MN5)의 바디 전극은 접지 전압(GND)에 연결될 수 있다.

발광 다이오드(LD)는 전원 전압(VDD)에 연결되는 애노드(anode) 전극 및 제5 NMOS 트랜지스터(MN5)의 드레인 전극에 연결되는 캐소드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제3 노드(N3)와 접지 전압(GND) 사이에 연결될 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 화소 회로(130a)의 스위치 트랜지스터로서 동작하고, 제5 NMOS 트랜지스터(MN5)는 화소 회로(130a)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 및 제5 NMOS 트랜지스터(MN5)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제3 NMOS 트랜지스터(MN3)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제4 NMOS 트랜지스터(MN4)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제5 NMOS 트랜지스터(MN5)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제3 NMOS 트랜지스터(MN3)의 드레인 전극, 게이트 전극, 및 소스 전극, 제4 NMOS 트랜지스터(MN4)의 드레인 전극, 게이트 전극, 및 소스 전극, 및 제5 NMOS 트랜지스터(MN5)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

이하, 도 7 및 8을 참조하여 화소 회로(130a)의 구체적인 동작에 대해 상세히 설명한다.

스캔 구동부(200)는 한 프레임 주기 동안 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 하이 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(130a)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨로 활성화되는 동안 턴온될 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제3 노드(N3)에 전달될 수 있다.

저장 커패시터(Cst)는 제3 노드(N3)와 접지 전압(GND) 사이에 연결되므로, 데이터 신호(D_S)에 상응하는 전압과 접지 전압(GND)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 턴오프되어 제5 NMOS 트랜지스터(MN5)의 게이트 전극에 상응하는 제3 노드(N3)는 데이터 라인(Di)으로부터 차단될 수 있다.

도 8에 도시된 바와 같이, 저장 커패시터(Cst)는 제5 NMOS 트랜지스터(MN5)의 게이트 전극과 소스 전극 사이에 연결되므로, 제5 NMOS 트랜지스터(MN5)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 하이 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제3 노드(N3)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(30)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되어 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(130a)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태라 하더라도 제3 NMOS 트랜지스터(MN3)의 바디 전극 또는 제4 NMOS 트랜지스터(MN4)의 바디 전극을 통해 데이터 라인(Di)과 제3 노드(N3) 사이에 전류 경로가 형성된다면 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태에서 데이터 라인(Di)에 제3 노드(N3)의 전압보다 낮은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제4 노드(N4)에 연결되어 있으므로, 제3 노드(N3)는 제4 NMOS 트랜지스터(MN4)의 바디 전극보다 높은 전위를 가지게 되어 제3 노드(N3)와 제4 노드(N4) 사이에 전류 경로가 형성되지 않는다.

또한, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태에서 데이터 라인(Di)에 제3 노드(N3)의 전압보다 높은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제3 NMOS 트랜지스터(MN3)의 바디 전극은 제4 노드(N4)에 연결되어 있으므로, 데이터 라인(Di)은 제3 NMOS 트랜지스터(MN3)의 바디 전극보다 높은 전위를 가지게 되어 데이터 라인(Di)과 제4 노드(N4) 사이에 전류 경로가 형성되지 않는다.

따라서 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)의 전압 레벨에 무관하게 데이터 라인(Di)과 제3 노드(N3) 사이에 전류 경로는 형성되지 않으므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 7 및 8을 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(130a)는 바디 전극이 소스 전극에 전기적으로 연결된 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 및 제5 NMOS 트랜지스터(MN5)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

도 9는 도 7의 디스플레이 장치에 포함되는 화소 회로의 다른 예를 나타내는 회로도이다.

도 7의 디스플레이 장치(30)에 포함되는 복수의 화소 회로(130)들 각각은 도 9에 도시된 화소 회로(130b)로 구현될 수 있다.

도 9에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(130b)를 예로 들어 설명하기로 한다.

화소 회로(130b)는 도 7에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 7에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 9를 참조하면, 화소 회로(130b)는 발광 다이오드(LD), 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 제5 NMOS 트랜지스터(MN5), 및 저장 커패시터(Cst)를 포함할 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 데이터 라인(Di)과 제3 노드(N3) 사이에 서로 직렬로 연결될 수 있다. 또한, 제3 NMOS 트랜지스터(MN3)의 게이트 전극 및 제4 NMOS 트랜지스터(MN4)의 게이트 전극은 스캔 라인(Sj)에 공통으로 연결될 수 있다.

구체적으로, 제3 NMOS 트랜지스터(MN3)는 데이터 라인(Di)에 연결되는 소스 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제4 노드(N4)에 연결되는 드레인 전극을 포함할 수 있다.

한편, 제3 NMOS 트랜지스터(MN3)의 바디 전극은 제3 NMOS 트랜지스터(MN3)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제3 NMOS 트랜지스터(MN3)의 바디 전극은 데이터 라인(Di)에 연결될 수 있다.

제4 NMOS 트랜지스터(MN4)는 제3 노드(N3)에 연결되는 소스 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제4 노드(N4)에 연결되는 드레인 전극을 포함할 수 있다.

한편, 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제4 NMOS 트랜지스터(MN4)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제3 노드(N3)에 연결될 수 있다.

제5 NMOS 트랜지스터(MN5)는 발광 다이오드(LD)의 캐소드(cathode) 전극에 연결되는 드레인 전극, 제3 노드(N3)에 연결되는 게이트 전극, 및 접지 전압(GND)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제5 NMOS 트랜지스터(MN5)의 바디 전극은 제5 NMOS 트랜지스터(MN5)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제5 NMOS 트랜지스터(MN5)의 바디 전극은 접지 전압(GND)에 연결될 수 있다.

발광 다이오드(LD)는 전원 전압(VDD)에 연결되는 애노드(anode) 전극 및 제5 NMOS 트랜지스터(MN5)의 드레인 전극에 연결되는 캐소드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제3 노드(N3)와 접지 전압(GND) 사이에 연결될 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 화소 회로(130b)의 스위치 트랜지스터로서 동작하고, 제5 NMOS 트랜지스터(MN5)는 화소 회로(130a)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 및 제5 NMOS 트랜지스터(MN5)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제3 NMOS 트랜지스터(MN3)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제4 NMOS 트랜지스터(MN4)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제5 NMOS 트랜지스터(MN5)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제3 NMOS 트랜지스터(MN3)의 드레인 전극, 게이트 전극, 및 소스 전극, 제4 NMOS 트랜지스터(MN4)의 드레인 전극, 게이트 전극, 및 소스 전극, 및 제5 NMOS 트랜지스터(MN5)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

이하, 도 7 및 9를 참조하여 화소 회로(130b)의 구체적인 동작에 대해 상세히 설명한다.

스캔 구동부(200)는 한 프레임 주기 동안 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 하이 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(130a)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨로 활성화되는 동안 턴온될 수 있다.

제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제3 노드(N3)에 전달될 수 있다.

저장 커패시터(Cst)는 제3 노드(N3)와 접지 전압(GND) 사이에 연결되므로, 데이터 신호(D_S)에 상응하는 전압과 접지 전압(GND)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 턴오프되어 제5 NMOS 트랜지스터(MN5)의 게이트 전극에 상응하는 제3 노드(N3)는 데이터 라인(Di)으로부터 차단될 수 있다.

도 9에 도시된 바와 같이, 저장 커패시터(Cst)는 제5 NMOS 트랜지스터(MN5)의 게이트 전극과 소스 전극 사이에 연결되므로, 제5 NMOS 트랜지스터(MN5)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 하이 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제3 노드(N3)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(30)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되어 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(130a)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태라 하더라도 제3 NMOS 트랜지스터(MN3)의 바디 전극 또는 제4 NMOS 트랜지스터(MN4)의 바디 전극을 통해 데이터 라인(Di)과 제3 노드(N3) 사이에 전류 경로가 형성된다면 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태에서 데이터 라인(Di)에 제3 노드(N3)의 전압보다 낮은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제3 NMOS 트랜지스터(MN3)의 바디 전극은 데이터 라인(Di)에 연결되어 있으므로, 제3 NMOS 트랜지스터(MN3)의 바디 전극은 제4 노드(N4)의 전압보다 낮은 전위를 가지게 되어 제4 노드(N4)와 데이터 라인(Di) 사이에 전류 경로가 형성되지 않는다.

또한, 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 상태에서 데이터 라인(Di)에 제3 노드(N3)의 전압보다 높은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제4 NMOS 트랜지스터(MN4)의 바디 전극은 제3 노드(N3)에 연결되어 있으므로, 제4 노드(N4)는 제4 NMOS 트랜지스터(MN4)의 바디 전극보다 높은 전위를 가지게 되어 제4 노드(N4)와 제3 노드(N3) 사이에 전류 경로가 형성되지 않는다.

따라서 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴오프된 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)의 전압 레벨에 무관하게 데이터 라인(Di)과 제3 노드(N3) 사이에 전류 경로는 형성되지 않으므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 7 및 9를 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(130b)는 바디 전극이 소스 전극에 전기적으로 연결된 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 및 제5 NMOS 트랜지스터(MN5)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 10을 참조하면, 디스플레이 장치(40)는 화소부(100d), 스캔 구동부(200), 및 데이터 구동부(400)를 포함한다.

스캔 구동부(200) 및 데이터 구동부(400)는 하나의 집적 회로(Integrated Circuit: IC) 칩으로 구현될 수 있다.

화소부(100d)는 복수의 스캔 라인들(S1, S2, …, Sn)(n은 양의 정수)을 통해 스캔 구동부(200)와 연결되고, 복수의 데이터 라인들(D1, D2, …, Dm)(m은 양의 정수)을 통해 데이터 구동부(400)와 연결된다.

화소부(100d)는 복수의 스캔 라인들(S1, S2, …, Sn) 및 복수의 데이터 라인들(D1, D2, …, Dm)의 교차부마다 위치하는 n*m 개의 화소 회로(140)들을 포함한다.

복수의 화소 회로(140)들 각각은 전원 전압(VDD) 및 접지 전압(GND)을 사용하여 동작한다.

일 실시예에 있어서, 복수의 화소 회로(140)들 각각은 외부로부터 제공되는 전원 전압(VDD) 및 접지 전압(GND)을 수신할 수 있다.

다른 실시예에 있어서, 복수의 화소 회로(140)들 각각은 디스플레이 장치(40) 내부에 포함되는 전압 생성부로부터 생성되는 전원 전압(VDD) 및 접지 전압(GND)을 수신할 수 있다.

도 11 및 12를 참조하여 후술하는 바와 같이, 복수의 화소 회로(140)들 각각은 발광 다이오드(Light Emitting Diode, LED)를 포함한다. 또한, 복수의 화소 회로(130)들 각각은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터를 사용하여 구현되며, 서로 직렬로 연결되는 두 개의 PMOS 트랜지스터들이 스위치 트랜지스터로서 동작한다.

스캔 구동부(200)는 복수의 스캔 라인들(S1, S2, …, Sn)을 통해 복수의 화소 회로(140)들 각각에 스캔 신호를 제공한다.

데이터 구동부(400)는 복수의 데이터 라인들(D1, D2, …, Dm)을 통해 복수의 화소 회로(140)들 각각에 데이터 신호를 제공한다.

복수의 화소 회로(140)들 각각은 상기 스캔 신호 및 상기 데이터 신호를 사용하여 상기 데이터 신호에 상응하는 밝기로 상기 발광 다이오드를 발광시켜 화상을 표시한다.

도 11은 도 10의 디스플레이 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.

도 10의 디스플레이 장치(40)에 포함되는 복수의 화소 회로(140)들 각각은 도 11에 도시된 화소 회로(140a)로 구현될 수 있다.

도 11에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(140a)를 예로 들어 설명하기로 한다.

화소 회로(140a)는 도 10에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 10에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 11을 참조하면, 화소 회로(140a)는 발광 다이오드(LD), 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제5 PMOS 트랜지스터(MP5), 및 저장 커패시터(Cst)를 포함할 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 데이터 라인(Di)과 제5 노드(N5) 사이에 서로 직렬로 연결될 수 있다. 또한, 제3 PMOS 트랜지스터(MP3)의 게이트 전극 및 제4 PMOS 트랜지스터(MP4)의 게이트 전극은 스캔 라인(Sj)에 공통으로 연결될 수 있다.

구체적으로, 제3 PMOS 트랜지스터(MP3)는 데이터 라인(Di)에 연결되는 드레인 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제6 노드(N6)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제3 PMOS 트랜지스터(MP3)의 바디 전극은 제3 PMOS 트랜지스터(MP3)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제3 PMOS 트랜지스터(MP3)의 바디 전극은 제6 노드(N6)에 연결될 수 있다.

제4 PMOS 트랜지스터(MP4)는 제5 노드(N5)에 연결되는 드레인 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제6 노드(N6)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제4 PMOS 트랜지스터(MP4)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제6 노드(N6)에 연결될 수 있다.

제5 PMOS 트랜지스터(MP5)는 발광 다이오드(LD)의 애노드 전극에 연결되는 드레인 전극, 제5 노드(N5)에 연결되는 게이트 전극, 및 전원 전압(VDD)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제5 PMOS 트랜지스터(MP5)의 바디 전극은 제5 PMOS 트랜지스터(MP5)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제5 PMOS 트랜지스터(MP5)의 바디 전극은 전원 전압(VDD)에 연결될 수 있다.

발광 다이오드(LD)는 접지 전압(GND)에 연결되는 캐소드 전극 및 제5 PMOS 트랜지스터(MP5)의 드레인 전극에 연결되는 애노드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제5 노드(N5)와 전원 전압(VDD) 사이에 연결될 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 화소 회로(140a)의 스위치 트랜지스터로서 동작하고, 제5 PMOS 트랜지스터(MP5)는 화소 회로(140a)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 및 제5 PMOS 트랜지스터(MP5)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제3 PMOS 트랜지스터(MP3)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제4 PMOS 트랜지스터(MP4)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제5 PMOS 트랜지스터(MP5)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제3 PMOS 트랜지스터(MP3)의 드레인 전극, 게이트 전극, 및 소스 전극, 제4 PMOS 트랜지스터(MP4)의 드레인 전극, 게이트 전극, 및 소스 전극, 및 제5 PMOS 트랜지스터(MP5)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

이하, 도 10 및 11을 참조하여 화소 회로(140a)의 구체적인 동작에 대해 상세히 설명한다.

스캔 구동부(200)는 한 프레임 주기 동안 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 로우 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(140a)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨로 활성화되는 동안 턴온될 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제5 노드(N5)에 전달될 수 있다.

저장 커패시터(Cst)는 제5 노드(N5)와 전원 전압(VDD) 사이에 연결되므로, 데이터 신호(D_S)에 상응하는 전압과 전원 전압(VDD)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 턴오프되어 제5 PMOS 트랜지스터(MP5)의 게이트 전극에 상응하는 제5 노드(N5)는 데이터 라인(Di)으로부터 차단될 수 있다.

도 11에 도시된 바와 같이, 저장 커패시터(Cst)는 제5 PMOS 트랜지스터(MP5)의 게이트 전극과 소스 전극 사이에 연결되므로, 제5 PMOS 트랜지스터(MP5)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 로우 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제5 노드(N5)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(40)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되어 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(140a)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태라 하더라도 제3 PMOS 트랜지스터(MP3)의 바디 전극 또는 제4 PMOS 트랜지스터(MP4)의 바디 전극을 통해 데이터 라인(Di)과 제5 노드(N5) 사이에 전류 경로가 형성된다면 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태에서 데이터 라인(Di)에 제5 노드(N5)의 전압보다 낮은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제6 노드(N6)에 연결되어 있으므로, 제5 노드(N5)는 제4 PMOS 트랜지스터(MP4)의 바디 전극보다 높은 전위를 가지게 되어 제5 노드(N5)와 제6 노드(N6) 사이에 전류 경로가 형성되지 않는다.

또한, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태에서 데이터 라인(Di)에 제5 노드(N5)의 전압보다 높은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제3 PMOS 트랜지스터(MP3)의 바디 전극은 제6 노드(N6)에 연결되어 있으므로, 데이터 라인(Di)은 제3 PMOS 트랜지스터(MP3)의 바디 전극보다 높은 전위를 가지게 되어 데이터 라인(Di)과 제6 노드(N6) 사이에 전류 경로가 형성되지 않는다.

따라서 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)의 전압 레벨에 무관하게 데이터 라인(Di)과 제5 노드(N5) 사이에 전류 경로는 형성되지 않으므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 10 및 11을 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(140a)는 바디 전극이 소스 전극에 전기적으로 연결된 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 및 제5 PMOS 트랜지스터(MP5)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

도 12는 도 10의 디스플레이 장치에 포함되는 화소 회로의 다른 예를 나타내는 회로도이다.

도 10의 디스플레이 장치(40)에 포함되는 복수의 화소 회로(140)들 각각은 도 12에 도시된 화소 회로(140b)로 구현될 수 있다.

도 12에서는 j행 i열(i, j 는 양의 정수)에 위치한 화소 회로(140a)를 예로 들어 설명하기로 한다.

화소 회로(140b)는 도 10에 도시된 스캔 구동부(200)로부터 스캔 라인(Sj)을 통해 스캔 신호(S_S)를 수신하고, 도 10에 도시된 데이터 구동부(400)로부터 데이터 라인(Di)을 통해 데이터 신호(D_S)를 수신할 수 있다.

도 12를 참조하면, 화소 회로(140b)는 발광 다이오드(LD), 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제5 PMOS 트랜지스터(MP5), 및 저장 커패시터(Cst)를 포함할 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 데이터 라인(Di)과 제5 노드(N5) 사이에 서로 직렬로 연결될 수 있다. 또한, 제3 PMOS 트랜지스터(MP3)의 게이트 전극 및 제4 PMOS 트랜지스터(MP4)의 게이트 전극은 스캔 라인(Sj)에 공통으로 연결될 수 있다.

구체적으로, 제3 PMOS 트랜지스터(MP3)는 데이터 라인(Di)에 연결되는 소스 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제6 노드(N6)에 연결되는 드레인 전극을 포함할 수 있다.

한편, 제3 PMOS 트랜지스터(MP3)의 바디 전극은 제3 PMOS 트랜지스터(MP3)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제3 PMOS 트랜지스터(MP3)의 바디 전극은 데이터 라인(Di)에 연결될 수 있다.

제4 PMOS 트랜지스터(MP4)는 제5 노드(N5)에 연결되는 소스 전극, 스캔 라인(Sj)에 연결되는 게이트 전극, 및 제6 노드(N6)에 연결되는 드레인 전극을 포함할 수 있다.

한편, 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제4 PMOS 트랜지스터(MP4)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제5 노드(N5)에 연결될 수 있다.

제5 PMOS 트랜지스터(MP5)는 발광 다이오드(LD)의 애소드 전극에 연결되는 드레인 전극, 제5 노드(N5)에 연결되는 게이트 전극, 및 전원 전압(VDD)에 연결되는 소스 전극을 포함할 수 있다.

한편, 제5 PMOS 트랜지스터(MP5)의 바디 전극은 제5 PMOS 트랜지스터(MP5)의 소스 전극에 전기적으로 연결될 수 있다. 따라서 제5 PMOS 트랜지스터(MP5)의 바디 전극은 전원 전압(VDD)에 연결될 수 있다.

발광 다이오드(LD)는 접지 전압(GND)에 연결되는 캐소드 전극 및 제5 PMOS 트랜지스터(MP5)의 드레인 전극에 연결되는 애노드 전극을 포함할 수 있다.

저장 커패시터(Cst)는 제5 노드(N5)와 전원 전압(VDD) 사이에 연결될 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 화소 회로(140b)의 스위치 트랜지스터로서 동작하고, 제5 PMOS 트랜지스터(MP5)는 화소 회로(140b)의 구동 트랜지스터로서 동작할 수 있다.

일 실시예에 있어서, 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 및 제5 PMOS 트랜지스터(MP5)는 하나의 칩(chip)으로 형성될 수 있다.

이 경우, 제3 PMOS 트랜지스터(MP3)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제4 PMOS 트랜지스터(MP4)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결되고, 제5 PMOS 트랜지스터(MP5)의 소스 전극과 바디 전극은 상기 칩 내부에서 서로 전기적으로 연결될 수 있다.

또한, 제3 PMOS 트랜지스터(MP3)의 드레인 전극, 게이트 전극, 및 소스 전극, 제4 PMOS 트랜지스터(MP4)의 드레인 전극, 게이트 전극, 및 소스 전극, 및 제5 PMOS 트랜지스터(MP5)의 드레인 전극, 게이트 전극, 및 소스 전극은 상기 칩의 외부 핀들과 각각 연결될 수 있다.

이하, 도 10 및 12를 참조하여 화소 회로(140b)의 구체적인 동작에 대해 상세히 설명한다.

스캔 구동부(200)는 한 프레임 주기 동안 복수의 스캔 라인들(S1, S2, …, Sn)에 순차적으로 논리 로우 레벨로 활성화되는 스캔 신호(S_S)를 제공함으로써 복수의 스캔 라인들(S1, S2, …, Sn)을 순차적으로 선택할 수 있다.

한편, 데이터 구동부(400)는 데이터 라인(Di)에 해당 화소 회로(140a)에 표시될 영상 데이터에 상응하는 데이터 신호(D_S)를 제공할 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 상응하는 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨로 활성화되는 동안 턴온될 수 있다.

제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴온되는 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)는 제5 노드(N5)에 전달될 수 있다.

저장 커패시터(Cst)는 제5 노드(N5)와 전원 전압(VDD) 사이에 연결되므로, 데이터 신호(D_S)에 상응하는 전압과 전원 전압(VDD)의 차이에 상응하는 전압이 저장 커패시터(Cst)에 저장될 수 있다.

이후, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)는 턴오프되어 제5 PMOS 트랜지스터(MP5)의 게이트 전극에 상응하는 제5 노드(N5)는 데이터 라인(Di)으로부터 차단될 수 있다.

도 12에 도시된 바와 같이, 저장 커패시터(Cst)는 제5 PMOS 트랜지스터(MP5)의 게이트 전극과 소스 전극 사이에 연결되므로, 제5 PMOS 트랜지스터(MP5)는 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 드레인 전류를 생성하고, 발광 다이오드(LD)는 상기 드레인 전류의 크기에 상응하는 밝기로 발광할 수 있다.

다음 프레임 주기에 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 다시 논리 로우 레벨로 활성화되어 데이터 라인(Di)에 인가되는 새로운 데이터 신호(D_S)가 제5 노드(N5)에 전달될 때까지 발광 다이오드(LD)는 한 프레임 주기 동안 저장 커패시터(Cst)에 저장된 전압의 크기에 상응하는 밝기로 발광할 수 있다.

이 때, 저장 커패시터(Cst)에 저장된 전압의 크기가 한 프레임 주기 동안 일정하게 유지되지 않고 저장 커패시터(Cst)에 저장된 전하의 유실로 인해 저장 커패시터(Cst)에 저장된 전압의 크기가 변하는 경우, 디스플레이 장치(40)에 표시되는 영상의 품질이 저하되므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 주기 동안 일정하게 유지될 필요가 있다.

한편, 스캔 라인(Sj)에 인가되는 스캔 신호(S_S)가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되어 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 이후에도 데이터 라인(Di)에는 다른 로우들에 위치하는 화소 회로(140b)들에 제공할 데이터 신호(D_S)가 지속적으로 인가될 수 있다.

이 때, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태라 하더라도 제3 PMOS 트랜지스터(MP3)의 바디 전극 또는 제4 PMOS 트랜지스터(MP4)의 바디 전극을 통해 데이터 라인(Di)과 제5 노드(N5) 사이에 전류 경로가 형성된다면 저장 커패시터(Cst)에 저장된 전압의 크기가 변하게 된다.

그러나 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태에서 데이터 라인(Di)에 제5 노드(N5)의 전압보다 낮은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제3 PMOS 트랜지스터(MP3)의 바디 전극은 데이터 라인(Di)에 연결되어 있으므로, 제3 PMOS 트랜지스터(MP3)의 바디 전극은 제6 노드(N6)의 전압보다 낮은 전위를 가지게 되어 제6 노드(N6)와 데이터 라인(Di) 사이에 전류 경로가 형성되지 않는다.

또한, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 상태에서 데이터 라인(Di)에 제5 노드(N5)의 전압보다 높은 전압을 갖는 데이터 신호(D_S)가 인가되는 경우, 제4 PMOS 트랜지스터(MP4)의 바디 전극은 제5 노드(N5)에 연결되어 있으므로, 제6 노드(N6)는 제4 PMOS 트랜지스터(MP4)의 바디 전극보다 높은 전위를 가지게 되어 제6 노드(N6)와 제5 노드(N5) 사이에 전류 경로가 형성되지 않는다.

따라서 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴오프된 경우, 데이터 라인(Di)에 인가되는 데이터 신호(D_S)의 전압 레벨에 무관하게 데이터 라인(Di)과 제5 노드(N5) 사이에 전류 경로는 형성되지 않으므로, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지될 수 있다.

도 10 및 12를 참조하여 상술한 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(140b)는 바디 전극이 소스 전극에 전기적으로 연결된 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 및 제5 PMOS 트랜지스터(MP5)를 사용하여 구현됨에도 불구하고, 저장 커패시터(Cst)에 저장된 전압의 크기는 한 프레임 동안 일정하게 유지되므로, 영상 품질을 높은 수준으로 유지할 수 있다.

본 발명은 화소 회로의 커패시터에 저장된 데이터 전압의 크기를 한 프레임 동안 일정하게 유지함으로써 높은 품질의 영상을 제공할 수 있는 디스플레이 장치를 생성하는 데에 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

10, 20, 30, 40: 디스플레이 장치 100: 화소부
110, 120, 130, 140: 화소 회로 200: 스캔 구동부
300: 부스팅 구동부 400: 데이터 구동부

Claims (20)

1. 전원 전압에 연결되는 애노드 전극을 포함하는 발광 다이오드;
   데이터 라인에 연결되는 드레인 전극, 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 바디 전극을 포함하는 제1 NMOS 트랜지스터;
   상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 부스팅 라인에 연결되는 소스 전극, 및 상기 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 NMOS 트랜지스터; 및
   상기 제1 노드와 상기 부스팅 라인 사이에 연결되는 저장 커패시터를 포함하는 화소 회로.
2. 제1 항에 있어서, 상기 스캔 라인에 인가되는 스캔 신호가 논리 로우 레벨에서 논리 하이 레벨로 활성화되는 경우, 상기 부스팅 라인에 인가되는 부스팅 신호는 제1 전압에서 제2 전압으로 상승하고,
   상기 스캔 라인에 인가되는 상기 스캔 신호가 논리 하이 레벨에서 논리 로우 레벨로 비활성화되는 경우, 상기 부스팅 라인에 인가되는 상기 부스팅 신호는 상기 제2 전압에서 상기 제1 전압으로 하강하고,
   상기 제2 전압과 상기 제1 전압의 차이는 상기 데이터 라인에 인가되는 데이터 신호의 최대 전압과 최저 전압의 차이보다 큰 화소 회로.
3. 제2 항에 있어서, 상기 데이터 라인에 인가되는 상기 데이터 신호는 상기 발광 다이오드의 목표 밝기에 상응하는 전압 레벨보다 상기 제2 전압과 상기 제1 전압의 차이만큼 더 높은 전압 레벨을 갖는 화소 회로.
4. 제1 항에 있어서, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는 하나의 칩으로 형성되고,
   상기 제1 NMOS 트랜지스터의 상기 소스 전극과 상기 바디 전극은 상기 칩 내부에서 서로 연결되고,
   상기 제2 NMOS 트랜지스터의 상기 소스 전극과 상기 바디 전극은 상기 칩 내부에서 서로 연결되고,
   상기 제1 NMOS 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극과 상기 제2 NMOS 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극은 상기 칩의 외부 핀들과 각각 연결되는 화소 회로.
5. 복수의 스캔 라인들, 복수의 부스팅 라인들, 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함하는 화소부;
   상기 복수의 스캔 라인들에 스캔 신호를 제공하는 스캔 구동부;
   상기 복수의 부스팅 라인들에 부스팅 신호를 제공하는 부스팅 구동부; 및
   상기 복수의 데이터 라인들에 데이터 신호를 제공하는 데이터 구동부를 포함하고,
   상기 복수의 화로 회로들 각각은,
   전원 전압에 연결되는 애노드 전극을 포함하는 발광 다이오드;
   상응하는 데이터 라인에 연결되는 드레인 전극, 상응하는 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 바디 전극을 포함하는 제1 NMOS 트랜지스터;
   상기 발광 다이오드의 캐소드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 상응하는 부스팅 라인에 연결되는 소스 전극, 및 상기 상응하는 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 NMOS 트랜지스터; 및
   상기 제1 노드와 상기 상응하는 부스팅 라인 사이에 연결되는 저장 커패시터를 포함하는 디스플레이 장치.
6. 접지 전압에 연결되는 캐소드 전극을 포함하는 발광 다이오드;
   데이터 라인에 연결되는 소스 전극, 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 드레인 전극, 및 상기 데이터 라인에 연결되는 바디 전극을 포함하는 제1 PMOS 트랜지스터;
   상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 부스팅 라인에 연결되는 소스 전극, 및 상기 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 PMOS 트랜지스터; 및
   상기 제1 노드와 상기 부스팅 라인 사이에 연결되는 저장 커패시터를 포함하는 화소 회로.
7. 제6 항에 있어서, 상기 스캔 라인에 인가되는 스캔 신호가 논리 하이 레벨에서 논리 로우 레벨로 활성화되는 경우, 상기 부스팅 라인에 인가되는 부스팅 신호는 제1 전압에서 제2 전압으로 하강하고,
   상기 스캔 라인에 인가되는 상기 스캔 신호가 논리 로우 레벨에서 논리 하이 레벨로 비활성화되는 경우, 상기 부스팅 라인에 인가되는 상기 부스팅 신호는 상기 제2 전압에서 상기 제1 전압으로 상승하고,
   상기 제1 전압과 상기 제2 전압의 차이는 상기 데이터 라인에 인가되는 데이터 신호의 최대 전압과 최저 전압의 차이보다 큰 화소 회로.
8. 제7 항에 있어서, 상기 데이터 라인에 인가되는 상기 데이터 신호는 상기 발광 다이오드의 목표 밝기에 상응하는 전압 레벨보다 상기 제1 전압과 상기 제2 전압의 차이만큼 더 낮은 전압 레벨을 갖는 화소 회로.
9. 제6 항에 있어서, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 하나의 칩으로 형성되고,
   상기 제1 PMOS 트랜지스터의 상기 소스 전극과 상기 바디 전극은 상기 칩 내부에서 서로 연결되고,
   상기 제2 PMOS 트랜지스터의 상기 소스 전극과 상기 바디 전극은 상기 칩 내부에서 서로 연결되고,
   상기 제1 PMOS 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극과 상기 제2 PMOS 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극은 상기 칩의 외부 핀들과 각각 연결되는 화소 회로.
10. 복수의 스캔 라인들, 복수의 부스팅 라인들, 및 복수의 데이터 라인들의 교차부마다 위치하는 복수의 화소 회로들을 포함하는 화소부;
    상기 복수의 스캔 라인들에 스캔 신호를 제공하는 스캔 구동부;
    상기 복수의 부스팅 라인들에 부스팅 신호를 제공하는 부스팅 구동부; 및
    상기 복수의 데이터 라인들에 데이터 신호를 제공하는 데이터 구동부를 포함하고,
    상기 복수의 화로 회로들 각각은,
    접지 전압에 연결되는 캐소드 전극을 포함하는 발광 다이오드;
    상응하는 데이터 라인에 연결되는 소스 전극, 상응하는 스캔 라인에 연결되는 게이트 전극, 제1 노드에 연결되는 드레인 전극, 및 상기 상응하는 데이터 라인에 연결되는 바디 전극을 포함하는 제1 PMOS 트랜지스터;
    상기 발광 다이오드의 애노드 전극에 연결되는 드레인 전극, 상기 제1 노드에 연결되는 게이트 전극, 상응하는 부스팅 라인에 연결되는 소스 전극, 및 상기 상응하는 부스팅 라인에 연결되는 바디 전극을 포함하는 제2 PMOS 트랜지스터; 및
    상기 제1 노드와 상기 상응하는 부스팅 라인 사이에 연결되는 저장 커패시터를 포함하는 디스플레이 장치.
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제

Images