WO2025004801A1 - 光検出装置 - Google Patents

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WO2025004801A1
WO2025004801A1 PCT/JP2024/021275 JP2024021275W WO2025004801A1 WO 2025004801 A1 WO2025004801 A1 WO 2025004801A1 JP 2024021275 W JP2024021275 W JP 2024021275W WO 2025004801 A1 WO2025004801 A1 WO 2025004801A1
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transistor
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circuit
current source
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ルォンフォン 朝倉
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • pixel signals photoelectrically converted by multiple pixels arranged in a column direction are transmitted over a common signal line (also called a vertical signal line) and analog-to-digital conversion processing is performed on a column-by-column basis.
  • a common signal line also called a vertical signal line
  • analog-to-digital conversion processing is performed on a column-by-column basis.
  • Multiple signal lines extending in the column direction are arranged in the row direction.
  • a liquid crystal display device comprising: a plurality of pixels, each of which has a photoelectric conversion element; A plurality of signal lines transmitting a plurality of pixel signals photoelectrically converted by the plurality of pixels; a plurality of first current sources provided corresponding to the plurality of signal lines; a bias circuit for generating a bias current; a first wiring that is set to a voltage level corresponding to the bias current; A second wiring connected to the plurality of first current sources; one or more buffer circuits connected to the first wiring and the second wiring, the buffer circuits setting a voltage level of the second wiring in response to a voltage level of the first wiring.
  • a light detection device is provided.
  • One first current source may be provided for one buffer circuit, or two or more first current sources may be provided for one buffer circuit.
  • Two or more of the buffer circuits may be connected to a common second wiring.
  • the bias circuit includes: A first transistor; a second current source that generates a current flowing through the first transistor;
  • the buffer circuit includes: a second transistor forming a current mirror circuit with the first transistor; and a third current source that generates a current flowing through the second transistor.
  • the third current source has a third transistor for causing a current flowing between its drain and source that is the same as a current flowing between the drain and source of the second transistor;
  • Each of the plurality of first current sources may include a fourth transistor that forms a current mirror circuit with the third transistor.
  • the second current source is a constant current source that supplies a constant current
  • the bias current may be constant.
  • the one or more buffer circuits may dynamically switch the current flowing through the multiple first current sources.
  • the bias circuit may have a variable current source that generates the variably controllable bias current.
  • the buffer circuit includes: a plurality of the second transistors forming a current mirror circuit with the first transistor; a plurality of switches for switching whether or not a current flows between the drain and source of each of the plurality of second transistors;
  • the third current source may pass a current corresponding to the number of second transistors passing a current between the drain and the source of the plurality of second transistors.
  • the third current source may pass a larger current the greater the number of second transistors that pass a current between the drain and source among the plurality of second transistors.
  • Each of the two or more buffer circuits may include a switch that switches whether or not a current flows between the drain and the source of the second transistor.
  • the first wiring is controlled to a voltage level according to variable control of the bias current by the bias circuit or variable control of a current flowing through the first wiring by the buffer circuit;
  • the one or more buffer circuits may control the second wiring to a voltage level corresponding to a voltage level of the first wiring.
  • Each of the plurality of first current sources may be connected to a corresponding one of the plurality of signal lines.
  • Each of the plurality of analog-to-digital converters has a comparator that compares a reference signal with the pixel signal;
  • the comparator may include the first current source.
  • the ramp buffer may include the first current source.
  • a pixel array section having the plurality of pixels arranged in a first direction and a second direction; a drive unit configured to sequentially drive a plurality of the pixel groups arranged in the second direction, with each pixel group including two or more of the pixels arranged in the first direction being a unit;
  • the one or more buffer circuits may dynamically switch currents flowing through the plurality of first current sources during a period in which each of the plurality of pixel groups arranged in the second direction is driven.
  • the current flowing through the multiple first current sources may be greater when the multiple pixels are reset during the period and when the accumulated charge of the photoelectric conversion element is transferred to a floating diffusion than in other cases.
  • a plurality of analog-to-digital converters that convert the plurality of pixel signals transmitted through the plurality of signal lines into digital signals;
  • Each of the plurality of analog-to-digital converters a comparator for comparing a reference signal with the pixel signal; a counter that performs a counting operation until the reference signal coincides with the pixel signal based on a comparison result of the comparator; a ramp buffer that buffers the reference signal and inputs the reference signal to the comparator;
  • the comparator has the first current source, a larger current may flow through the corresponding first current source while the counter is performing a counting operation within the period.
  • a ramp buffer that buffers the reference signal and inputs the reference signal to the comparator;
  • the ramp buffer includes the first current source, a larger current may flow through the corresponding first current source while the counter is performing a counting operation within the period.
  • the buffer circuit includes: a signal holding section that holds a charge corresponding to a voltage level of the first wiring;
  • the signal holding unit may further include a switch that switches whether or not the charge is held in the signal holding unit.
  • FIG. 1 is a block diagram showing a schematic configuration of a photodetector according to the present disclosure.
  • FIG. 4 is a circuit diagram of one pixel in the pixel array.
  • FIG. 1 is a schematic perspective view showing an example of a photodetector according to the present disclosure having a two-layer structure.
  • FIG. 1 is a schematic perspective view showing an example of a light detection device according to the present disclosure having a three-layer structure.
  • 2 is a block diagram showing the internal configuration of a load MOS circuit and a column signal processing circuit shown in FIG. 1 .
  • 1 is a block diagram showing a main part of a photodetector according to a first embodiment;
  • FIG. 4 is a circuit diagram showing a specific configuration of a buffer circuit 31.
  • FIG. 7 is a circuit diagram showing a modified example of the buffer circuit of FIG. 6 .
  • FIG. 11 is a block diagram showing a main part of a light detection device according to a modified example of the first embodiment.
  • FIG. 11 is a circuit diagram showing a specific configuration of a buffer circuit according to a modification of the first embodiment.
  • FIG. 8 is a circuit diagram of a buffer circuit according to a modified example of FIG. 7 .
  • FIG. 11 is a block diagram showing a main part of a photodetector according to a second embodiment.
  • FIG. 11 is a circuit diagram showing a specific configuration of a buffer circuit according to a second embodiment.
  • FIG. 11 is a block diagram showing a main part of a light detection device according to a third embodiment.
  • FIG. 11 is a timing chart showing an example in which the bias circuit variably controls the current flowing through the second current source within one horizontal scanning period.
  • FIG. 13 is a circuit diagram showing a specific configuration of a buffer circuit according to a first modified example of the third embodiment.
  • FIG. 13 is a block diagram of a photodetector according to a second modification of the third embodiment.
  • FIG. 13 is a diagram showing an example in which a switch 39 arranged between an output node of the buffer circuit and a local bias line is turned on.
  • FIG. 13 is a diagram showing an example in which a switch 39 arranged between an output node of the buffer circuit and a local bias line is turned off.
  • FIG. 13 is a block diagram showing a main part of a photodetector according to a fourth embodiment.
  • FIG. 4 is a timing diagram showing changes in current flowing through a current source of a load MOS circuit, a current source of a comparator, and a current source of a ramp buffer within one horizontal scanning period.
  • FIG. 13 is a block diagram of a photodetector according to a fifth embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • the light detection device will be described with reference to the drawings.
  • the following description will focus on the main components of the light detection device, but the light detection device may have components and functions that are not shown or described.
  • the following description does not exclude components and functions that are not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a photodetector 1 according to the present disclosure.
  • the photodetector 1 according to the present disclosure includes a pixel array section 2, a vertical scanning circuit 3, a load MOS (Metal Oxide Semiconductor) circuit 4, a column signal processing circuit 5, a timing control circuit 6, a digital-to-analog converter (DAC) 7, and a bias circuit 8.
  • MOS Metal Oxide Semiconductor
  • the pixel array section 2 has a plurality of pixels 10 arranged in a first direction X and a second direction Y.
  • the first direction X is sometimes referred to as the row direction
  • the second direction Y is sometimes referred to as the column direction.
  • a group of pixels in one row is referred to as a pixel row
  • a group of pixels in one column is referred to as a pixel column.
  • the timing control circuit 6 controls the operation timing of the vertical scanning circuit 3, DAC 7, and column signal processing circuit 5 in synchronization with a vertical synchronization signal XVS supplied from a control unit (not shown).
  • the DAC 7 generates a reference signal (ramp signal) Ramp used when performing analog-to-digital conversion (hereinafter, AD conversion) in the column signal processing circuit 5.
  • the reference signal Ramp is, for example, a sawtooth wave signal.
  • the vertical scanning circuit 3 sequentially drives the row scanning lines L1.
  • the row scanning lines L1 are provided for each pixel row aligned in the second direction Y.
  • pixel signals from each pixel 10 in the corresponding pixel row are sent to the vertical signal lines VSL.
  • the pixel signals on the vertical signal lines VSL are input to the column signal processing circuit 5 via the load MOS circuit 4.
  • the load MOS circuit 4 has a constant current source that supplies a constant current to each vertical signal line VSL, as described below.
  • the column signal processing circuit 5 performs AD conversion on the pixel signals on each vertical signal line VSL, and performs CDS (Correlated Double Sampling) processing on the digital pixel signals after AD conversion.
  • the output of the column signal processing circuit 5 is called image data.
  • Image data is image data on a frame-by-frame basis captured in a part or the entire area of the pixel array section 2.
  • the bias circuit 8 generates a bias current for controlling the current flowing in a current source (first current source) connected directly or indirectly to the vertical signal line VSL.
  • the bias circuit 8 may be built into the timing control circuit 6 or the like.
  • the bias circuit 8 may control the current flowing in a current source provided in the load MOS circuit 4.
  • the bias circuit 8 may also control the current flowing in a current source of a comparator for analog-to-digital conversion provided in the column signal processing circuit 5.
  • the bias circuit 8 may also control the current flowing in a current source of a ramp buffer that buffers the reference signal input to the above-mentioned comparator.
  • FIG. 2 is a circuit diagram of one pixel 10 in the pixel array.
  • the pixel 10 has a photoelectric conversion element 11, a transfer transistor 12, a reset transistor 13, an amplification transistor 14, and a selection transistor 15.
  • the photoelectric conversion element 11 accumulates electric charge according to the amount of incident light.
  • the photoelectric conversion element 11 is, for example, a photodiode.
  • the transfer transistor 12 switches whether or not to transfer the accumulated electric charge of the photoelectric conversion element 11 to the floating diffusion FD.
  • the reset transistor 13 switches whether or not to set the floating diffusion FD to a reset signal level by discharging the electric charge of the floating diffusion FD to a power supply voltage node.
  • the amplification transistor 14 forms a source follower circuit together with the selection transistor 15, and generates a pixel signal according to the accumulated electric charge of the floating diffusion FD and outputs it to a signal line (hereinafter sometimes referred to as a vertical signal line VSL).
  • the selection transistor 15 outputs the pixel signal to the vertical signal line VSL when the selection signal SEL is at a high level.
  • At least one of an emission transistor and a conversion efficiency switching transistor may be provided in pixel 10.
  • FIG. 3A is a schematic perspective view showing an example of a photodetector 1 according to the present disclosure having a two-layer structure.
  • the photodetector 1 in FIG. 3A includes a first substrate 16 arranged on the light incident surface side, and a second substrate 17 stacked on the first substrate 16.
  • the first substrate 16 has, for example, the photoelectric conversion element 11, the transfer transistor 12, the reset transistor 13, the amplification transistor 14, and the selection transistor 15 of each pixel 10 arranged thereon.
  • the second substrate 17 has, for example, the vertical scanning circuit 3, the load MOS circuit 4, the column signal processing circuit 5, the timing control circuit 6, the digital-analog converter (DAC 7) 16, and the bias circuit 8 arranged thereon.
  • the first substrate 16 and the second substrate 17 are bonded and transmit signals, for example, by CCC (Cupper-Cupper Connection).
  • CCC Cupper-Cupper Connection
  • the first substrate 16 and the second substrate 17 may be bonded by vias or bumps other than CCC.
  • FIG. 3B is a schematic perspective view showing an example of a three-layer structure of the photodetector 1 according to the present disclosure.
  • the photodetector 1 in FIG. 3B includes a first substrate 16 arranged on the light incident surface side, a second substrate 17 laminated on the first substrate 16, and a third substrate 18 laminated on the second substrate 17.
  • the photoelectric conversion element 11 and the transfer transistor 12 of each pixel 10 are arranged on the first substrate 16.
  • the pixel transistors (reset transistor 13, amplification transistor 14, selection transistor 15, etc.) other than the transfer transistor 12 of each pixel 10 are arranged on the second substrate 17.
  • the vertical scanning circuit 3, the load MOS circuit 4, the column signal processing circuit 5, the timing control circuit 6, the digital-to-analog converter (DAC 7) 16, and some of the bias circuit 8 are arranged on the second substrate 17, and the remaining circuits are arranged on the third substrate 18.
  • the first substrate 16 and the second substrate 17 are joined and signal-transmitted, for example, by a TSV (Through Silicon Via), and the second substrate 17 and the third substrate 18 are joined and signal-transmitted, for example, by a CCC.
  • FIG. 4 is a block diagram showing the internal configuration of the load MOS circuit 4 and column signal processing circuit 5 shown in FIG. 1.
  • the load MOS circuit 4 has a plurality of current sources 20 each of which is arranged in a first direction X and connected to a plurality of vertical signal lines VSL extending in a second direction Y. Each vertical signal line VSL is provided for each pixel column extending in the second direction Y.
  • Each current source 20 supplies a constant current to the corresponding vertical signal line VSL.
  • the current source 20 can be a first current source, which will be described later.
  • the column signal processing circuit 5 has a plurality of analog-to-digital converters (hereinafter, ADC) 21 and a digital signal processing unit 22.
  • ADC analog-to-digital converters
  • Each of the plurality of ADCs 21 is provided corresponding to one of the vertical signal lines VSL.
  • the ADC 21 converts the pixel signal on the corresponding vertical signal line VSL into a digital pixel signal using a reference signal (ramp signal) Ramp from the DAC 7 shown in FIG. 3 in synchronization with the control signal L2 from the timing control circuit 6 shown in FIG. 1.
  • the digital pixel signal output from the ADC 21 is supplied to the digital signal processing unit 22.
  • the ADC 21 is, for example, a single-slope ADC having a comparator and a counter.
  • the digital signal processing unit 22 performs signal processing such as CDS processing between the pixel signal of the reset level and the pixel signal of the signal charge for each vertical signal line VSL, and outputs image data.
  • the digital signal processing unit 22 outputs image data on a frame-by-frame basis.
  • Each embodiment of the photodetector 1 according to the present disclosure described below is characterized in that it controls the current flowing through a current source (hereinafter sometimes referred to as a first current source) that is directly or indirectly connected to the vertical signal line VSL.
  • a first current source is provided for each vertical signal line VSL, so that multiple first current sources are provided for multiple vertical signal lines VSL.
  • FIG. 5 is a block diagram showing the main parts of the photodetector 1 according to the first embodiment.
  • FIG. 5 shows a block configuration of a bias circuit 8 and a column signal processing circuit 5.
  • the column signal processing circuit 5 has a plurality of buffer circuits 31 and a plurality of column signal processing sections 32.
  • the column signal processing circuit 5 has a plurality of vertical signal lines VSL and a plurality of buffer circuits 31 will be mainly described, but in a minimum configuration, it is sufficient to have one vertical signal line VSL and one buffer circuit 31.
  • Each column signal processing section 32 has a corresponding first current source 33.
  • each column signal processing section 32 has, for example, an ADC 21.
  • the ADC 21 has, for example, a comparator and a ramp buffer.
  • the bias circuit 8 generates a bias current.
  • a bias line (first wiring) L11 is connected to the bias circuit 8.
  • the bias line L11 is set to a voltage level according to the bias current generated by the bias circuit 8.
  • a plurality of buffer circuits 31 in the column signal processing circuit 5 are connected to the bias line L11.
  • FIG. 5 shows an example in which the first current source 33 is provided inside the column signal processing unit 32.
  • the column signal processing unit 32 has a comparator for analog-to-digital conversion and a ramp buffer that generates a reference signal to be input to the comparator.
  • the first current source 33 may be a current source for the comparator or a current source for the ramp buffer.
  • the first current source 33 may also be a current source provided in the load MOS circuit 4.
  • the buffer circuit 31 may be provided inside the load MOS circuit 4.
  • the bias circuit 8 has a first transistor Q1 and a second current source 34.
  • the first transistor Q1 is, for example, a PMOS transistor, and its source is connected to a power supply voltage node and its drain is connected to the second current source 34. The gate and drain of the first transistor Q1 are shorted.
  • a bias line L11 (first wiring) is connected to the gate of the first transistor Q1.
  • a plurality of buffer circuits 31 are connected to the bias line L11. Each output node of the plurality of buffer circuits 31 is connected to a common local bias line L12 (second wiring).
  • the signal levels of the output signals of the multiple buffer circuits 31 can be averaged, and even if the output signals of each buffer circuit 31 contain noise, the local bias line L12 becomes less susceptible to the effects of that noise.
  • FIG. 6 is a circuit diagram showing a specific configuration of the buffer circuit 31.
  • the buffer circuit 31 has a second transistor Q2 and a third current source 35.
  • the second transistor Q2 is, for example, a PMOS transistor.
  • the second transistor Q2 and the first transistor Q1 in the bias circuit 8 form a current mirror circuit.
  • the gate of the first transistor Q1 and the gate of the second transistor Q2 are connected to each other.
  • a current proportional to the current between the source and drain of the first transistor Q1 flows between the source and drain of the second transistor Q2.
  • the third current source 35 has, for example, a third transistor Q3.
  • the third transistor Q3 is, for example, an NMOS transistor.
  • the gate and drain of the third transistor Q3 are connected to the local bias line L12, and the source is connected to the ground node.
  • a first current source 33 in the column signal processing unit 32 is connected to the local bias line L12.
  • the first current source 33 has a fourth transistor Q4.
  • the fourth transistor Q4 is, for example, an NMOS transistor.
  • the gate of the fourth transistor Q4 is connected to the local bias line L12.
  • the drain of the fourth transistor Q4 is connected to the vertical signal line VSL, and the source is connected to the ground node.
  • the bias line L11 connected to the bias circuit 8 has a voltage level corresponding to the current flowing in the second current source 34 in the bias circuit 8.
  • a current proportional to the current flowing in the second current source 34 in the bias circuit 8 flows between the drain and source of the second transistor Q2 in each buffer circuit 31 connected to the bias line L11 and in the third current source 35.
  • the third transistor Q3 constituting the third current source 35 and the fourth transistor Q4 constituting the first current source 33 form a current mirror circuit, so the first current source 33 can pass a current proportional to the current flowing in the third current source 35.
  • a local bias line L12 to which multiple buffer circuits 31 are connected is provided in addition to the bias line L11 connected to the bias circuit 8, and multiple column signal processing units 32 are connected to the local bias line L12 without being connected to the bias line L11. Therefore, the load on the bias line L11 does not increase, and the settling time of the voltage level of the bias line L11 can be shortened.
  • FIG. 7 is a circuit diagram showing a modified example of the buffer circuit 31 of FIG. 6.
  • the buffer circuit 31 of FIG. 7 is obtained by adding a sample-and-hold capacitor 36 and a switch 37 to the buffer circuit 31 of FIG. 6.
  • the capacitor 36 is connected between the gate and source of the second transistor Q2.
  • the switch 37 is connected between the bias line L11 and the gate of the second transistor Q2.
  • the source of the second transistor Q2 is connected to the power supply voltage node.
  • the switch 37 is turned on, the gate of the second transistor Q2 has the same potential as the bias line L11, and a charge corresponding to the voltage difference between the power supply voltage and the voltage of the bias line L11 is held in the capacitor 36.
  • the capacitor 36 holds the charge just before the switch 37 is turned off.
  • the switch 37 is turned on in accordance with the timing when the pixel signal of the reset level of each pixel 10 is transmitted through the vertical signal line VSL, and then turned off.
  • Capacitor 36 holds the charge of the reset level just before switch 37 turns off.
  • switch 37 changes from on to off kTC noise occurs, so the stored charge in capacitor 36 includes charge due to kTC noise, but since the kTC noise does not change between the reset level and the signal level, the potential of bias line L11 becomes a CDS-processed potential level that cancels out the kTC noise.
  • the first transistor Q1 which is a PMOS transistor, is provided in the bias circuit 8, but it is also possible to configure the first transistor Q1 as an NMOS transistor.
  • FIG. 8 is a block diagram showing the main parts of a photodetector 1 according to a modified example of the first embodiment
  • FIG. 9 is a circuit diagram showing a specific configuration of a buffer circuit 31 according to a modified example of the first embodiment.
  • the photodetector 1 according to the modified example differs from those shown in FIGS. 5 and 6 in the configurations of the bias circuit 8 and the buffer circuit 31.
  • the bias circuit 8 has a first transistor Q1, which is an NMOS transistor, and a second current source 34.
  • the source of the first transistor Q1 is connected to the ground node, and the gate and drain of the first transistor Q1 are shorted.
  • One end of the second current source 34 is connected to the gate and drain of the first transistor Q1, and the other end of the second current source 34 is connected to the power supply voltage node.
  • the buffer circuit 31 includes a third current source 35 having a second transistor Q2 made of an NMOS transistor and a third transistor Q3 made of a PMOS transistor.
  • the drain of the second transistor Q2 is connected to the gate and drain of the third transistor Q3.
  • the source of the second transistor Q2 is connected to the ground node.
  • the gate of the second transistor Q2 is connected to the bias line L11.
  • the source of the third transistor Q3 is connected to the power supply voltage node, and the gate of the third transistor Q3 is connected to the local bias line L12.
  • the first current source 33 has a fourth transistor Q4, which is an NMOS transistor.
  • the gate of the fourth transistor Q4 is connected to the local bias line L12.
  • FIG. 10 is a circuit diagram of a buffer circuit 31 according to a modified example of FIG. 7.
  • FIG. 10 adds a capacitor 36 and a switch 37 to the buffer circuit 31 of FIG. 9.
  • the capacitor 36 in FIG. 10 is connected between the gate of the second transistor Q2 and the ground node.
  • the switch 37 is connected between the gate of the second transistor Q2 and the bias line L11.
  • multiple buffer circuits 31 are commonly connected to the bias line L11 connected to the bias circuit 8, and a local bias line L12 is commonly connected to the output nodes of the multiple buffer circuits 31.
  • Multiple first current sources 33 are connected to the local bias line L12. As a result, the multiple first current sources 33 are no longer connected to the bias line L11, and the load capacitance of the bias line L11 can be reduced. Therefore, the settling time of the bias line L11 can be shortened.
  • each buffer circuit 31 since the output node of each buffer circuit 31 is connected to a common local bias line L12, noise and signal variation in the output signal of each buffer circuit 31 can be reduced.
  • each buffer circuit 31 can perform CDS (Correlated Double Sampling) processing to detect the difference between the reset level and the signal level, thereby suppressing horizontal stripe noise.
  • CDS Correlated Double Sampling
  • FIG. 11 is a block diagram showing the main parts of the photodetector 1 according to the second embodiment.
  • FIG. 11 shows a block configuration of a bias circuit 8 and a column signal processing circuit 5.
  • the bias circuit 8 in FIG. 11 has a circuit configuration similar to that of the bias circuit 8 in FIG. 6.
  • the column signal processing circuit 5 in FIG. 11 differs from the column signal processing circuit 5 in FIG. 6 in that a plurality of column signal processing units 32 are connected to one buffer circuit 31.
  • the first current source 33 may be provided in the load MOS circuit 4, and therefore the column signal processing unit 32 in FIG. 11 may be a circuit including a current source 20 in the load MOS circuit 4.
  • Each buffer circuit 31 is connected to a bias line L11 and a local bias line L12. All buffer circuits 31 are connected to a common bias line L11 and a common local bias line L12. This makes it possible to average out the variations in the output signals of each buffer circuit 31.
  • FIG. 12 is a circuit diagram showing a specific configuration of a buffer circuit 31 according to the second embodiment.
  • the buffer circuit 31 according to the second embodiment shown in FIG. 12 has a second transistor Q2 consisting of a PMOS transistor and a third current source 35 consisting of an NMOS transistor, similar to FIG. 6.
  • a plurality of column signal processing units 32 including a plurality of first current sources 33 are connected to the local bias line L12.
  • the first current source 33 provided in each column signal processing unit 32 has a fourth transistor Q4.
  • a plurality of fourth transistors Q4 connected to the local bias line L12 are provided for one buffer circuit 31.
  • the plurality of fourth transistors Q4 form a current mirror circuit together with the NMOS transistor Q3 constituting the third current source 35 in the buffer circuit 31.
  • the voltage level of the bias line L11 changes according to the bias current flowing through the bias circuit 8
  • the voltage level of the local bias line L12 changes according to the voltage level of the bias line L11
  • the current flowing through the third current source 35 changes according to the voltage level of the local bias line L12
  • the current flowing through the first current source 33 changes according to the current flowing through the third current source 35.
  • multiple column signal processing units 32 are not connected to the bias line L11, so the load capacitance of the bias line L11 can be reduced and the settling time of the bias line L11 can be shortened.
  • multiple column signal processing units 32 are provided for one buffer circuit 31, so the total number of buffer circuits 31 can be reduced compared to the first embodiment, and the area of the column signal processing circuit 5 can be reduced.
  • the multiple column signal processing units 32 provided for each individual buffer circuit 31 are all connected to a common local bias line L12, so that the output signals of the buffer circuits 31 can be averaged, and the signal processing of the multiple column signal processing units 32 is no longer affected by the variations in the individual buffer circuits 31.
  • the bias circuit 8 can variably control the bias current to vary the voltage level of the bias line L11. Even if the bias circuit 8 keeps the bias current constant, the buffer circuit 31 can vary the current flowing through the bias line L11 to variably control the voltage level of the bias line L11. By variably controlling the voltage level of the bias line L11, the current flowing through the first current source 33 provided in the column signal processing unit 32 can be varied.
  • FIG. 13 is a block diagram showing the main parts of the photodetector 1 according to the third embodiment.
  • the photodetector 1 according to the third embodiment differs from that shown in FIG. 6 in the circuit configuration of the bias circuit 8.
  • the buffer circuit 31 according to the third embodiment can dynamically switch the current flowing through the multiple first current sources 33.
  • the bias circuit 8 according to the third embodiment has a first transistor Q1 made of a PMOS transistor and a second current source 34 made of a variable current source.
  • the bias circuit 8 can variably control the voltage level of the bias line L11 connected to the gate of the first transistor Q1 by controlling the current (bias current) flowing through the second current source 34.
  • a plurality of buffer circuits 31 are connected to the bias line L11.
  • the output nodes of the plurality of buffer circuits 31 are connected to a common local bias line L12.
  • the bias circuit 8 controls the bias current flowing through the second current source 34, thereby variably controlling the voltage level of the bias line L11.
  • the plurality of buffer circuits 31 control the voltage level of the local bias line L12 according to the voltage level of the bias line L11. In this way, in the third embodiment, the voltage level of the local bias line L12 can be variably controlled.
  • a plurality of column signal processing units 32 are connected to the local bias line L12.
  • the load capacitance of the bias line L11 can be reduced. Therefore, when the bias circuit 8 variably controls the bias current flowing through the second current source 34, the voltage level of the bias line L11 can be variably controlled quickly. When the voltage level of the bias line L11 changes, the voltage level of the local bias line L12 also changes. As a result, by the bias circuit 8 variably controlling the bias current, the voltage level of the local bias line L12 can be variably controlled.
  • the bias circuit 8 variably controls the bias current flowing through the second current source 34, thereby enabling the current flowing through the first current source 33 of the column signal processing unit 32 to be quickly switched, making it possible to variably control the current flowing through the first current source 33 during one horizontal scanning period, for example.
  • FIG. 14 is a timing diagram showing an example in which the bias circuit 8 variably controls the current flowing through the second current source 34 during one horizontal scanning period.
  • FIG. 14 shows an example in which the bias circuit 8 increases the bias current flowing through the second current source 34 between times t1 and t2 during one horizontal scanning period, and reduces the bias current flowing through the second current source 34 after time t2.
  • the voltage level of the bias line L11 can be changed quickly.
  • the voltage level of the local bias line L12 also changes quickly, so that the current flowing through each first current source 33 provided in the multiple column signal processing units 32 can be variably controlled quickly.
  • FIG. 13 an example is shown in which the voltage level of the bias line L11 is varied by variably controlling the bias current flowing through the bias circuit 8, but it is also possible to vary the voltage level of the bias line L11 using a method other than variable control of the bias current.
  • FIG. 15 is a circuit diagram showing a specific configuration of a buffer circuit 31 according to a first modified example of the third embodiment.
  • the photodetector 1 according to the first modified example has a block configuration similar to that of FIG. 13.
  • the buffer circuit 31 of the photodetector 1 according to the first modified example has a plurality of second transistors Q2.
  • Each of the plurality of second transistors Q2 is, for example, a PMOS transistor.
  • the gates of the plurality of second transistors Q2 are all connected to the bias line L11.
  • the plurality of second transistors Q2 and the first transistor Q1 of the bias circuit 8 form a current mirror circuit.
  • the sources of the plurality of second transistors Q2 are connected to the power supply voltage node, and the drains are connected to the local bias line L12 via the corresponding switches 38.
  • the multiple switches 38 connected to the drains of the multiple second transistors Q2 can be turned on or off individually.
  • the drain of the corresponding second transistor Q2 is connected to the local bias line L12
  • the connection between the drain of the corresponding second transistor Q2 and the local bias line L12 is cut off.
  • the voltage level of the local bias line L12 can be variably controlled in stages. More specifically, the more switches 38 that are in the on state, the higher the voltage level of the local bias line L12 can be.
  • the voltage level of the local bias line L12 is variably controlled by switching on or off a plurality of switches 38 while maintaining the bias current flowing through the bias circuit 8 and the voltage level of the bias line L11 constant, so that the voltage level of the local bias line L12 can be variably controlled more quickly than changing the voltage level of the bias line L11 by variably controlling the bias current flowing through the buffer circuit 31.
  • FIG. 16 is a block diagram of a photodetector 1 according to a second modification of the third embodiment.
  • the photodetector 1 according to the second modification includes a column signal processing circuit 5 having a different configuration from that of the first modification.
  • the column signal processing circuit 5 according to the second modification has a plurality of buffer circuits 31 connected to a bias line L11, and a plurality of column signal processing units 32 connected to the plurality of buffer circuits 31.
  • Each of the plurality of buffer circuits 31 can individually switch whether or not to connect the output node of the corresponding buffer circuit 31 to the local bias line L12. For example, by providing a switch 39 (see FIG. 17A described later) between the output node of each buffer circuit 31 and the local bias line L12, it becomes possible to individually switch whether or not to connect the output node of the buffer circuit 31 to the local bias line L12.
  • FIG. 16 shows, as an example, an example in which the output node of the buffer circuit 31 shown by a solid line is connected to the local bias line L12, and the connection between the output node of the buffer circuit 31 shown by a dashed line and the local bias line L12 is cut off.
  • FIG. 17A shows an example of turning on the switch 39 arranged between the output node of the buffer circuit 31 and the local bias line L12
  • FIG. 17B shows an example of turning off the switch 39 arranged between the output node of the buffer circuit 31 and the local bias line L12.
  • the switch 39 When the switch 39 is turned on, the current flowing through the second transistor Q2 in the buffer circuit 31 flows to the local bias line L12 via the switch 39, and the voltage level of the local bias line L12 rises.
  • the switch 39 is turned off, no current flows from the second transistor Q2 to the local bias line L12, and the voltage of the local bias line L12 drops.
  • the number of second transistors Q2 and switches 39 provided in the buffer circuit 31 can be reduced compared to the first modified example, and the circuit scale of the column signal processing circuit 5 can be reduced.
  • the bias current flowing through the bias circuit 8 is variably controlled, or the voltage level of the local bias line L12 is variably controlled by switching control of the multiple buffer circuits 31, so that the current flowing through the first current sources 33 of the multiple column signal processing units 32 can be quickly switched.
  • the current flowing through the first current source 33 can be quickly switched within one horizontal scanning period, improving the image quality of the captured image.
  • FIG. 18 is a block diagram showing the main parts of a photodetector 1 according to a fourth embodiment.
  • the pixels 10, the load MOS circuits 4, and the column signal processing circuits 5 connected to the vertical signal lines VSL are shown.
  • the column signal processing circuit 5 has a column signal processing section 32 for each vertical signal line VSL.
  • the column signal processing section 32 has a comparator 41 and a ramp buffer 42.
  • the ramp buffer 42 buffers and outputs the reference signal (ramp signal) generated by the DAC 7.
  • the ramp buffer 42 has a PMOS transistor 43 and a current source 44.
  • the comparator 41 compares the pixel signal on the vertical signal line VSL with a reference signal output from the ramp buffer 42. A signal indicating the comparison result of the comparator 41 is input to a counter (not shown), which generates a digital signal corresponding to the pixel signal.
  • the comparator 41 has a current source 45.
  • one horizontal scanning period includes a reset period T1, an auto-zero (AZ) period T2 of the comparator 41, a settling period T3 of the vertical signal line VSL, a reset level count period T4, a signal transfer period T5 from the photoelectric conversion element 11 to the floating diffusion FD, a settling period T6 of the vertical signal line VSL, and a signal level count period T7.
  • AZ auto-zero
  • the current flowing through the current source 20 of the load MOS circuit 4 increases from the reset period T1 to midway through the settling period T3, and from the signal transfer period T5 to midway through the settling period T6, but decreases otherwise.
  • the current flowing through the current source 45 of the comparator 41 increases from the middle of the settling period T3 to the reset level count period T4, and from the middle of the settling period T6 to the signal level count period T7, but decreases otherwise.
  • the current flowing through the current source 44 of the ramp buffer 42 increases during the reset level count period T4 and from midway through the settling period T6 until the signal level count period T7, but decreases otherwise.
  • the first current source 33 described in the first to third embodiments is at least one of the current source 20 in the load MOS circuit 4 in FIG. 18, the current source 45 in the comparator 41, or the current source 44 in the ramp buffer 42.
  • the bias current flowing through the bias circuit 8 described in the first to third embodiments or by controlling the switching of the buffer circuit 31, the current flowing from the local bias line L12 to the first current source 33 can be quickly and variably controlled based on the timing in FIG. 19.
  • the bias circuit 8 and buffer circuit 31 described in the first to third embodiments may be provided for each current source to control the current flowing through each current source within one horizontal scanning period.
  • the multiple current sources connected directly or indirectly to the vertical signal line VSL have different periods during one horizontal scanning period during which the current should be increased and the current should be decreased, so that the current flowing through each current source during one horizontal scanning period can be quickly switched by switching and controlling the bias circuit 8 or buffer circuit 31 described in the first to third embodiments. This makes it possible to increase the frame rate of the photodetector 1 and reduce power consumption by eliminating the need to pass unnecessary current through the bias line L11.
  • a plurality of current sources that need to be switched and controlled are connected to each vertical signal line VSL.
  • a bias circuit 8 and a buffer circuit 31 must be provided for each current source, which increases the circuit scale.
  • the photodetector 1 according to the fifth embodiment controls a plurality of current sources connected to one vertical signal line VSL without increasing the circuit scale.
  • FIG. 20 is a block diagram of a photodetector 1 according to the fifth embodiment.
  • a plurality of column processing units 46 are connected to each vertical signal line VSL, and a current source (first current source) is provided in each column processing unit 46.
  • the photodetector 1 according to the fifth embodiment has a bias line L11 and a local bias line L12 arranged in a direction intersecting the plurality of vertical signal lines VSL.
  • a control line L13 extends from the local bias line L12 approximately parallel to each vertical signal line VSL. This control line L13 is connected, for example, to the gate of a transistor constituting a current source for each column processing unit 46.
  • the technology disclosed herein can be applied to various products.
  • the technology disclosed herein may be realized as a device mounted on any type of moving object, such as an automobile, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc.
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 22 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 22 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the image captured by the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the image captured by the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology of the present disclosure can be applied to, for example, the imaging unit 12031, among the configurations described above.
  • the light detection device 1 according to each embodiment can be applied to the imaging unit 12031.
  • a plurality of pixels each having a photoelectric conversion element; A plurality of signal lines transmitting a plurality of pixel signals photoelectrically converted by the plurality of pixels; a plurality of first current sources provided corresponding to the plurality of signal lines; a bias circuit for generating a bias current; a first wiring that is set to a voltage level corresponding to the bias current; A second wiring connected to the plurality of first current sources; one or more buffer circuits connected to the first wiring and the second wiring, the buffer circuits setting a voltage level of the second wiring in response to a voltage level of the first wiring.
  • Light detection device (2)
  • One first current source is provided for one of the buffer circuits, or two or more first current sources are provided for one of the buffer circuits.
  • the second current source is a constant current source that supplies a constant current, The bias current is constant.
  • the one or more buffer circuits dynamically switch currents flowing through the plurality of first current sources.
  • the bias circuit includes a variable current source that generates the variably controllable bias current.
  • the buffer circuit comprises: a plurality of the second transistors forming a current mirror circuit with the first transistor; a plurality of switches for switching whether or not a current flows between the drain and source of each of the plurality of second transistors; the third current source supplies a current corresponding to the number of second transistors that supply a current between the drain and the source of the second transistors; (7) An optical detection device according to (7). (10) The third current source passes a larger current as the number of second transistors passing a current between the drain and the source among the plurality of second transistors increases. (9) An optical detection device according to (9).
  • Each of the two or more buffer circuits has a switch for switching whether or not a current flows between the drain and the source of the second transistor.
  • An optical detection device according to (7).
  • the first wiring is controlled to a voltage level according to the variable control of the bias current by the bias circuit or the variable control of the current flowing through the first wiring by the buffer circuit; the one or more buffer circuits control the second wiring to a voltage level corresponding to a voltage level of the first wiring;
  • the optical detection device according to any one of (1) to (11).
  • Each of the plurality of first current sources is connected to a corresponding one of the plurality of signal lines.
  • the optical detection device according to any one of (1) to (12).
  • a plurality of analog-to-digital converters that convert the plurality of pixel signals transmitted through the plurality of signal lines into digital signals, Each of the plurality of analog-to-digital converters has a comparator that compares a reference signal with the pixel signal; The comparator includes the first current source.
  • the optical detection device according to any one of (1) to (12).
  • An optical detection device according to (14).
  • a pixel array unit having the plurality of pixels arranged in a first direction and a second direction; a drive unit configured to sequentially drive a plurality of the pixel groups arranged in the second direction, with each pixel group including two or more of the pixels arranged in the first direction being a unit; the one or more buffer circuits dynamically switch currents flowing through the plurality of first current sources during a period in which each of the plurality of pixel groups arranged in the second direction is driven;
  • the optical detection device according to any one of (1) to (12).
  • a plurality of analog-to-digital converters are provided for converting the plurality of pixel signals transmitted through the plurality of signal lines into digital signals,
  • Each of the plurality of analog-to-digital converters a comparator for comparing a reference signal with the pixel signal; a counter that performs a counting operation until the reference signal coincides with the pixel signal based on a comparison result of the comparator; a ramp buffer that buffers the reference signal and inputs the reference signal to the comparator;
  • the comparator has the first current source, a current flowing through the corresponding first current source is increased while the counter is performing a counting operation within the period.
  • a ramp buffer that buffers the reference signal and inputs the reference signal to the comparator, When the ramp buffer has the first current source, a current flowing through the corresponding first current source is increased while the counter is performing a counting operation within the period.
  • An optical detection device according to (18).
  • the buffer circuit comprises: a signal holding section that holds a charge corresponding to a voltage level of the first wiring; A switch that switches whether or not the charge is held in the signal holding unit.

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Abstract

［課題］信号線上の電流を迅速に切り替える。 ［解決手段］光検出装置は、それぞれが光電変換素子を有する複数の画素と、前記複数の画素で光電変換された複数の画素信号を伝送する複数の信号線と、前記複数の信号線に対応して設けられる複数の第１電流源と、バイアス電流を生成するバイアス回路と、前記バイアス電流に応じた電圧レベルに設定される第１配線と、前記複数の第１電流源に接続される第２配線と、前記第１配線及び前記第２配線に接続され、前記第１配線の電圧レベルに応じて前記第２配線の電圧レベルを設定する１以上のバッファ回路と、を備える。

Description

光検出装置
　本開示は、光検出装置に関する。
　既存の固体撮像装置（イメージセンサ）では、列（カラム）方向に配列される複数の画素で光電変換された画素信号を、共通の信号線（垂直信号線とも呼ばれる）で伝送して、列単位でアナログ－デジタル変換処理を行う。列方向に延びる信号線が行方向に複数配列されている。
　１本の信号線には、複数の画素が接続されるため、負荷容量が大きくなり、信号線上の画素信号の信号レベルが安定するのに時間がかかる。このため、特許文献１では、行方向に配列される複数の信号線のそれぞれに、複数の電流源を設けて、信号線を流れる電流を高速に接地ノードに引き抜いている。
特開２０１５－２０７９７３号公報
　固体撮像装置では、１水平走査期間の間に、フローティングディフュージョンのリセット、リセットレベルの読出、露光開始、信号転送、信号レベルの読出などの種々の動作を行わなければならず、動作ごとに信号線に流すべき電流も異なる。
　しかしながら、既存の固体撮像装置では、各信号線に接続される各電流源に対して、共通のバイアス回路からバイアス電流を与えるのが一般的である。バイアス回路に多数の電流源が接続される場合には、バイアス電流を与えるバイアス線の負荷容量が大きくなってバイアス電流の応答が遅くなり、１水平走査期間の間にバイアス電流を迅速に切り替えることが困難になる。
　そこで、本開示では、信号線上の電流を迅速に切り替えることができる光検出装置を提供するものである。
　上記の課題を解決するために、本開示によれば、それぞれが光電変換素子を有する複数の画素と、
　前記複数の画素で光電変換された複数の画素信号を伝送する複数の信号線と、
　前記複数の信号線に対応して設けられる複数の第１電流源と、
　バイアス電流を生成するバイアス回路と、
　前記バイアス電流に応じた電圧レベルに設定される第１配線と、
　前記複数の第１電流源に接続される第２配線と、
　前記第１配線及び前記第２配線に接続され、前記第１配線の電圧レベルに応じて前記第２配線の電圧レベルを設定する１以上のバッファ回路と、を備える、
　光検出装置が提供される。
　１個の前記バッファ回路に対して１個の前記第１電流源が設けられるか、又は、１個の前記バッファ回路に対して２以上の前記第１電流源が設けられてもよい。
　２以上の前記バッファ回路が共通の前記第２配線に接続されてもよい。
　前記バイアス回路は、
　第１トランジスタと、
　前記第１トランジスタに流れる電流を生成する第２電流源と、を有し、
　前記バッファ回路は、
　前記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
　前記第２トランジスタに流れる電流を生成する第３電流源と、を有してもよい。
　前記第３電流源は、前記第２トランジスタのドレイン－ソース間に流れる電流と同じ電流をドレイン－ソース間に流す第３トランジスタを有し、
　前記複数の第１電流源のそれぞれは、前記第３トランジスタとカレントミラー回路を構成する第４トランジスタを有してもよい。
　前記第２電流源は、一定の電流を流す定電流源であり、
　前記バイアス電流は一定であってもよい。
　前記１以上のバッファ回路は、前記複数の第１電流源に流れる電流を動的に切り替えてもよい。
　前記バイアス回路は、可変制御可能な前記バイアス電流を生成する可変電流源を有してもよい。
　前記バッファ回路は、
　前記第１トランジスタとカレントミラー回路を構成する複数の前記第２トランジスタと、
　前記複数の第２トランジスタのそれぞれのドレイン－ソース間に電流を流すか否かを切り替える複数の切替器と、を有し、
　前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数に応じた電流を流してもよい。
　前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数が多いほど、より大きな電流を流してもよい。
　２以上の前記バッファ回路が設けられ、
　前記２以上のバッファ回路のそれぞれは、前記第２トランジスタのドレイン－ソース間に電流を流すか否かを切り替える切替器を有してもよい。
　前記第１配線は、前記バイアス回路による前記バイアス電流の可変制御、又は前記バッファ回路による前記第１配線に流す電流の可変制御に応じた電圧レベルに制御され、
　前記１以上のバッファ回路は、前記第２配線を前記第１配線の電圧レベルに応じた電圧レベルに制御してもよい。
　前記複数の第１電流源のそれぞれは、前記複数の信号線のうち対応する信号線に接続されてもよい。
　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、を備え、
　前記複数のアナログ－デジタル変換器のそれぞれは、参照信号と前記画素信号とを比較する比較器を有し、
　前記比較器は、前記第１電流源を有してもよい。
　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、
　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記ランプバッファは、前記第１電流源を有してもよい。
　第１方向及び第２方向に配列される前記複数の画素を有する画素アレイ部と、
　前記第１方向に配列される２以上の前記画素を含む画素群を単位として、前記第２方向に配列される複数の前記画素群を順次に駆動する駆動部と、を備え、
　前記１以上のバッファ回路は、前記第２方向に配列される複数の前記画素群のそれぞれを駆動する期間内に、前記複数の第１電流源に流れる電流を動的に切り替えてもよい。
　前記複数の第１電流源が前記複数の信号線に接続される場合には、前記期間内に前記複数の画素をリセットする場合と、前記光電変換素子の蓄積電荷をフローティングディフュージョンに転送する場合とには、それ以外の場合よりも前記複数の第１電流源に流れる電流を多くしてもよい。
　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器を備え、
　前記複数のアナログ－デジタル変換器のそれぞれは、
　参照信号と前記画素信号とを比較する比較器と、
　前記比較器の比較結果に基づいて、前記参照信号が前記画素信号に一致するまでの間、カウント動作を行うカウンタと、
　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記比較器が前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くしてもよい。
　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記ランプバッファが前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くしてもよい。
　前記バッファ回路は、
　前記第１配線の電圧レベルに応じた電荷を保持する信号保持部と、
　前記信号保持部に前記電荷を保持するか否かを切り替える切替器と、を有してもよい。
本開示に係る光検出装置の概略構成を示すブロック図。 画素アレイ部内の一つの画素の回路図。 本開示に係る光検出装置を二層構造にする例を示す模式的な斜視図。 本開示に係る光検出装置を三層構造にする例を示す模式的な斜視図。 図１に示す負荷ＭＯＳ回路とカラム信号処理回路の内部構成を示すブロック図。 第１の実施形態に係る光検出装置の要部を示すブロック図。 バッファ回路３１の具体的な構成を示す回路図。 図６のバッファ回路の一変形例を示す回路図。 第１の実施形態の一変形例に係る光検出装置の要部を示すブロック図。 第１の実施形態の一変形例に係るバッファ回路の具体的な構成を示す回路図。 図７の一変形例に係るバッファ回路の回路図。 第２の実施形態に係る光検出装置の要部を示すブロック図。 第２の実施形態に係るバッファ回路の具体的な構成を示す回路図。 第３の実施形態に係る光検出装置の要部を示すブロック図。 １水平走査期間内にバイアス回路が第２電流源を流れる電流を可変制御する例を示すタイミング図。 第３の実施形態の第１変形例に係るバッファ回路の具体的な構成を示す回路図。 第３の実施形態の第２変形例に係る光検出装置のブロック図。 バッファ回路の出力ノードとローカルバイアス線との間に配置される切替器３９をオンする例を示す図。 バッファ回路の出力ノードとローカルバイアス線との間に配置される切替器３９をオフする例を示す図。 第４の実施形態に係る光検出装置の要部を示すブロック図。 １水平走査期間内に負荷ＭＯＳ回路の電流源、コンパレータの電流源、及びランプバッファの電流源に流れる電流の変化を示すタイミング図。 第５の実施形態に係る光検出装置のブロック図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、光検出装置の実施形態について説明する。以下では、光検出装置の主要な構成部分を中心に説明するが、光検出装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は本開示に係る光検出装置１の概略構成を示すブロック図である。本開示に係る光検出装置１は、図１に示すように、画素アレイ部２と、垂直走査回路３と、負荷ＭＯＳ（Metal Oxide Semiconductor）回路４と、カラム信号処理回路５と、タイミング制御回路６と、デジタル－アナログ変換器（ＤＡＣ）７と、バイアス回路８とを備えている。
　画素アレイ部２は、第１方向Ｘ及び第２方向Ｙに配置された複数の画素１０を有する。本明細書では、第１方向Ｘを行方向、第２方向Ｙを列方向と呼ぶこともある。また、本明細書では、１行分の画素群を画素行と呼び、１列分の画素群を画素列と呼ぶ。
　タイミング制御回路６は、不図示の制御部から供給される垂直同期信号ＸＶＳに同期して、垂直走査回路３、ＤＡＣ７、及びカラム信号処理回路５の動作タイミングを制御する。ＤＡＣ７は、カラム信号処理回路５でアナログ－デジタル変換（以下、ＡＤ変換）を行う際に使用する参照信号（ランプ信号）Ｒａｍｐを生成する。参照信号Ｒａｍｐは、例えば鋸波状の信号である。
　垂直走査回路３は、複数の行走査線Ｌ１を順に駆動する。行走査線Ｌ１は、第２方向Ｙに並ぶ画素行ごとに設けられており、垂直走査回路３がいずれかの行走査線Ｌ１を駆動すると、対応する画素行内の各画素１０からの画素信号が複数の垂直信号線ＶＳＬに送られる。複数の垂直信号線ＶＳＬ上の複数の画素信号は、負荷ＭＯＳ回路４を介して、カラム信号処理回路５に入力される。
　負荷ＭＯＳ回路４は、後述するように、各垂直信号線ＶＳＬに定電流を供給する定電流源を有する。
　カラム信号処理回路５は、垂直信号線ＶＳＬごとに、各垂直信号線ＶＳＬ上の画素信号をＡＤ変換するとともに、ＡＤ変換後のデジタル画素信号に対してＣＤＳ（Correlated Double Sampling）処理を行う。本明細書では、カラム信号処理回路５の出力を画像データと呼ぶ。画像データとは、画素アレイ部２の一部又は全域で撮像されたフレーム単位の画像データである。
　バイアス回路８は、垂直信号線ＶＳＬに直接又は間接に接続される電流源（第１電流源）に流れる電流を制御するためのバイアス電流を生成する。バイアス回路８は、タイミング制御回路６等に内蔵してもよい。バイアス回路８は、負荷ＭＯＳ回路４に設けられる電流源に流れる電流を制御してもよい。また、バイアス回路８は、カラム信号処理回路５に設けられるアナログ－デジタル変換用のコンパレータの電流源に流れる電流を制御してもよい。また、バイアス回路８は、上述したコンパレータに入力される参照信号をバッファリングするランプバッファの電流源に流れる電流を制御してもよい。
　図２は、画素アレイ部内の一つの画素１０の回路図である。画素１０は、光電変換素子１１と、転送トランジスタ１２と、リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５とを有する。
　光電変換素子１１は、入射光の光量に応じた電荷を蓄積する。光電変換素子１１は、例えばフォトダイオードである。転送トランジスタ１２は、光電変換素子１１の蓄積電荷をフローティングディフュージョンＦＤに転送するか否かを切り替える。リセットトランジスタ１３は、フローティングディフュージョンＦＤの電荷を電源電圧ノードに排出して、フローティングディフュージョンＦＤをリセット信号レベルにするか否かを切り替える。増幅トランジスタ１４は、選択トランジスタ１５とともにソースフォロワ回路を構成しており、フローティングディフュージョンＦＤの蓄積電荷に応じた画素信号を生成して、信号線（以下、垂直信号線ＶＳＬと呼ぶこともある）に出力する。選択トランジスタ１５は、選択信号ＳＥＬがハイレベルのときに、画素信号を垂直信号線ＶＳＬに出力する。
　図２では、省略しているが、画素１０に排出トランジスタ又は変換効率切替トランジスタの少なくとも一方を設けてもよい。
　本開示に係る光検出装置１は、積層構造のチップで実現することができる。図３Ａは、本開示に係る光検出装置１を二層構造にする例を示す模式的な斜視図である。図３Ａの光検出装置１は、光入射面側に配置される第１基板１６と、第１基板１６に積層される第２基板１７を備える。第１基板１６には、例えば、各画素１０の光電変換素子１１と、転送トランジスタ１２と、リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５とが配置される。第２基板１７には、例えば、垂直走査回路３と、負荷ＭＯＳ回路４と、カラム信号処理回路５と、タイミング制御回路６と、デジタル－アナログ変換器（ＤＡＣ７）１６と、バイアス回路８とが配置される。第１基板１６と第２基板１７は、例えばＣＣＣ（Cupper-Cupper Connection）で接合及び信号伝送を行う。あるいは、第１基板１６と第２基板１７は、ＣＣＣ以外のビア又はバンプなどで接合されてもよい。
　図３Ｂは、本開示に係る光検出装置１を三層構造にする例を示す模式的な斜視図である。図３Ｂの光検出装置１は、光入射面側に配置される第１基板１６と、第１基板１６に積層される第２基板１７と、第２基板１７に積層される第３基板１８とを備える。第１基板１６には、例えば、各画素１０の光電変換素子１１と転送トランジスタ１２が配置される。第２基板１７には、各画素１０の転送トランジスタ１２以外の画素トランジスタ（リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５など）が配置される。この他、第２基板１７には、垂直走査回路３と、負荷ＭＯＳ回路４と、カラム信号処理回路５と、タイミング制御回路６と、デジタル－アナログ変換器（ＤＡＣ７）１６と、バイアス回路８のうち一部の回路が配置され、残りの回路は、第３基板１８に配置される。第１基板１６と第２基板１７は、例えばＴＳＶ（Through Silicon Via）で接合及び信号伝送を行い、第２基板１７と第３基板１８は、例えばＣＣＣで接合及び信号伝送を行う。
　図４は図１に示す負荷ＭＯＳ回路４とカラム信号処理回路５の内部構成を示すブロック図である。負荷ＭＯＳ回路４は、それぞれが第１方向Ｘに配置されて第２方向Ｙに延びる複数の垂直信号線ＶＳＬに接続される複数の電流源２０を有する。各垂直信号線ＶＳＬは、第２方向Ｙに延びる画素列ごとに設けられている。各電流源２０は、対応する垂直信号線ＶＳＬに定電流を供給する。電流源２０は、後述する第１電流源になりえる。
　カラム信号処理回路５は、複数のアナログ－デジタル変換器（以下、ＡＤＣ）２１と、デジタル信号処理部２２とを有する。複数のＡＤＣ２１のそれぞれは、いずれかの垂直信号線ＶＳＬに対応して設けられている。ＡＤＣ２１は、図１に示すタイミング制御回路６からの制御信号Ｌ２に同期させて、図３に示すＤＡＣ７からの参照信号（ランプ信号）Ｒａｍｐを用いて、対応する垂直信号線ＶＳＬ上の画素信号をデジタル画素信号に変換する。ＡＤＣ２１から出力されたデジタル画素信号は、デジタル信号処理部２２に供給される。ＡＤＣ２１は、例えば、コンパレータとカウンタを有するシングルスロープ型のＡＤＣである。
　デジタル信号処理部２２は、垂直信号線ＶＳＬごとに、リセットレベルの画素信号と信号電荷の画素信号との間でＣＤＳ処理などの信号処理を行って画像データを出力する。デジタル信号処理部２２は、フレーム単位で画像データを出力する。
　以下に説明する本開示に係る光検出装置１の各実施形態は、垂直信号線ＶＳＬに直接又は間接に接続される電流源（以下、第１電流源と呼ぶことがある）を流れる電流を制御することに特徴がある。垂直信号線ＶＳＬごとに第１電流源が設けられるため、複数の垂直信号線ＶＳＬに対して複数の第１電流源が設けられる。
　（第１の実施形態）
　図５は第１の実施形態に係る光検出装置１の要部を示すブロック図である。図５は、バイアス回路８とカラム信号処理回路５のブロック構成を示す。カラム信号処理回路５は、複数のバッファ回路３１と複数のカラム信号処理部３２を有する。以下では、カラム信号処理回路５が複数の垂直信号線ＶＳＬと複数のバッファ回路３１を有する例を主に説明するが、最小限の構成では、１本の垂直信号線ＶＳＬと１つのバッファ回路３１を備えていればよい。各カラム信号処理部３２は、対応する第１電流源３３を有する。この他、各カラム信号処理部３２は、例えばＡＤＣ２１とを有する。ＡＤＣ２１は、例えばコンパレータとランプバッファを有する。
　バイアス回路８はバイアス電流を生成する。バイアス回路８にはバイアス線（第１配線）Ｌ１１が接続される。バイアス線Ｌ１１は、バイアス回路８が生成するバイアス電流に応じた電圧レベルに設定される。バイアス線Ｌ１１には、カラム信号処理回路５内の複数のバッファ回路３１が接続される。
　図５では、カラム信号処理部３２の内部に第１電流源３３が設けられる例を示す。カラム信号処理部３２は、後述するように、アナログ－デジタル変換用のコンパレータと、コンパレータに入力される参照信号を生成するランプバッファとを有する。第１電流源３３は、コンパレータの電流源でもよいし、ランプバッファの電流源でもよい。また、第１電流源３３は、負荷ＭＯＳ回路４に設けられる電流源でもよい。この場合、バッファ回路３１は負荷ＭＯＳ回路４の内部に設けてもよい。
　バイアス回路８は、第１トランジスタＱ１と第２電流源３４と有する。第１トランジスタＱ１は、例えばＰＭＯＳトランジスタであり、そのソースは電源電圧ノードに接続され、ドレインは第２電流源３４に接続される。第１トランジスタＱ１のゲートとドレインは短絡されている。第１トランジスタＱ１のゲートには、バイアス線Ｌ１１（第１配線）が接続される。バイアス線Ｌ１１には、複数のバッファ回路３１が接続される。複数のバッファ回路３１の各出力ノードは、共通のローカルバイアス線Ｌ１２（第２配線）に接続される。
　このように、複数のバッファ回路３１の出力ノードを共通のローカルバイアス線Ｌ１２に接続することで、複数のバッファ回路３１の出力信号の信号レベルを平均化することができ、個々のバッファ回路３１の出力信号がノイズを含んでいても、ローカルバイアス線Ｌ１２がそのノイズの影響を受けにくくなる。
　図６はバッファ回路３１の具体的な構成を示す回路図である。バッファ回路３１は、第２トランジスタＱ２と第３電流源３５を有する。第２トランジスタＱ２は、例えばＰＭＯＳトランジスタである。第２トランジスタＱ２は、バイアス回路８内の第１トランジスタＱ１とカレントミラー回路を構成する。
　より詳細には、第１トランジスタＱ１のゲートと第２トランジスタＱ２のゲートは互いに接続される。第１トランジスタＱ１のソース－ドレイン間の電流に比例した電流が第２トランジスタＱ２のソース－ドレイン間に流れる。
　第３電流源３５は、例えば第３トランジスタＱ３を有する。第３トランジスタＱ３は、例えばＮＭＯＳトランジスタである。第３トランジスタＱ３のゲート及びドレインはローカルバイアス線Ｌ１２に接続され、ソースは接地ノードに接続される。
　ローカルバイアス線Ｌ１２には、カラム信号処理部３２内の第１電流源３３が接続される。第１電流源３３は、第４トランジスタＱ４を有する。第４トランジスタＱ４は、例えばＮＭＯＳトランジスタである。第４トランジスタＱ４のゲートはローカルバイアス線Ｌ１２に接続される。例えば、第１電流源３３が負荷ＭＯＳ回路４の場合、第４トランジスタＱ４のドレインは垂直信号線ＶＳＬに接続され、ソースは接地ノードに接続される。
　図５及び図６において、バイアス回路８に接続されるバイアス線Ｌ１１は、バイアス回路８内の第２電流源３４に流れる電流に応じた電圧レベルになる。バイアス線Ｌ１１に接続された各バッファ回路３１内の第２トランジスタＱ２のドレイン－ソース間と第３電流源３５には、バイアス回路８内の第２電流源３４に流れる電流に比例した電流が流れる。第３電流源３５を構成する第３トランジスタＱ３と、第１電流源３３を構成する第４トランジスタＱ４とはカレントミラー回路を構成するため、第１電流源３３は、第３電流源３５に流れる電流に比例した電流を流すことができる。
　本実施形態では、バイアス回路８に接続されるバイアス線Ｌ１１とは別個に、複数のバッファ回路３１が接続されるローカルバイアス線Ｌ１２を備えており、複数のカラム信号処理部３２は、バイアス線Ｌ１１には接続されずにローカルバイアス線Ｌ１２に接続される。よって、バイアス線Ｌ１１の負荷が大きくなることがなく、バイアス線Ｌ１１の電圧レベルのセトリング時間を短縮できる。
　バッファ回路３１の回路構成は、必ずしも図６に示したものに限定されない。図７は、図６のバッファ回路３１の一変形例を示す回路図である。図７のバッファ回路３１は、図６のバッファ回路３１に、サンプルホールド用のキャパシタ３６と切替器３７を追加したものである。キャパシタ３６は、第２トランジスタＱ２のゲートとソースの間に接続される。切替器３７は、バイアス線Ｌ１１と第２トランジスタＱ２のゲートの間に接続される。第２トランジスタＱ２のソースは電源電圧ノードに接続される。切替器３７がオンすると、第２トランジスタＱ２のゲートはバイアス線Ｌ１１と同電位になり、電源電圧とバイアス線Ｌ１１の電圧との電圧差に応じた電荷がキャパシタ３６に保持される。切替器３７がオフすると、キャパシタ３６は切替器３７がオフする直前の電荷を保持する。切替器３７は、各画素１０のリセットレベルの画素信号が垂直信号線ＶＳＬで伝送されるタイミングに合わせてオンし、その後オフする。キャパシタ３６は、切替器３７がオフする直前のリセットレベルの電荷を保持する。切替器３７がオンからオフに変化する際にｋＴＣノイズが発生するため、キャパシタ３６の蓄積電荷にはｋＴＣノイズによる電荷が含まれるが、ｋＴＣノイズは、リセットレベルと信号レベルで変わらないため、バイアス線Ｌ１１の電位は、ｋＴＣノイズを相殺したＣＤＳ処理済みの電位レベルになる。
　図５～図７では、バイアス回路８内にＰＭＯＳトランジスタからなる第１トランジスタＱ１を設ける例を示したが、第１トランジスタＱ１をＮＭＯＳトランジスタで構成することも可能である。
　図８は第１の実施形態の一変形例に係る光検出装置１の要部を示すブロック図、図９は第１の実施形態の一変形例に係るバッファ回路３１の具体的な構成を示す回路図である。一変形例に係る光検出装置１は、バイアス回路８とバッファ回路３１の構成が図５及び図６とは異なる。
　一変形例に係るバイアス回路８は、図８に示すように、ＮＭＯＳトランジスタからなる第１トランジスタＱ１と、第２電流源３４とを有する。第１トランジスタＱ１のソースは接地ノードに接続され、第１トランジスタＱ１のゲートとドレインは短絡される。第２電流源３４の一端は、第１トランジスタＱ１のゲート及びドレインに接続され、第２電流源３４の他端は電源電圧ノードに接続される。
　一変形例に係るバッファ回路３１は、図９に示すように、ＮＭＯＳトランジスタからなる第２トランジスタＱ２と、ＰＭＯＳトランジスタからなる第３トランジスタＱ３を有する第３電流源３５とを備える。第２トランジスタＱ２のドレインは、第３トランジスタＱ３のゲート及びドレインに接続される。第２トランジスタＱ２のソースは接地ノードに接続される。第２トランジスタＱ２のゲートはバイアス線Ｌ１１に接続される。第３トランジスタＱ３のソースは電源電圧ノードに接続され、第３トランジスタＱ３のゲートはローカルバイアス線Ｌ１２に接続される。
　第１電流源３３は、ＮＭＯＳトランジスタからなる第４トランジスタＱ４を有する。第４トランジスタＱ４のゲートはローカルバイアス線Ｌ１２に接続される。
　図１０は図７の一変形例に係るバッファ回路３１の回路図である。図１０は、図９のバッファ回路３１にキャパシタ３６と切替器３７を追加したものである。図１０のキャパシタ３６は、第２トランジスタＱ２のゲートと接地ノードの間に接続される。切替器３７は、第２トランジスタＱ２のゲートとバイアス線Ｌ１１の間に接続される。
　このように、第１の実施形態では、バイアス回路８に接続されるバイアス線Ｌ１１に複数のバッファ回路３１を共通に接続し、複数のバッファ回路３１の出力ノードにローカルバイアス線Ｌ１２を共通に接続する。ローカルバイアス線Ｌ１２には、複数の第１電流源３３が接続される。これにより、複数の第１電流源３３がバイアス線Ｌ１１に接続されなくなり、バイアス線Ｌ１１の負荷容量を低減できる。よって、バイアス線Ｌ１１のセトリング時間を短縮できる。
　また、各バッファ回路３１の出力ノードを共通のローカルバイアス線Ｌ１２に接続するため、各バッファ回路３１の出力信号のノイズ及び信号ばらつきを低減できる。
　さらに、各バッファ回路３１にキャパシタ３６と切替器３７を設けてバイアス線Ｌ１１の電圧をサンプルホールドすることで、各バッファ回路３１にてリセットレベルと信号レベルとの差分を検出するＣＤＳ（Correlated Double Sampling）処理を行うことができ、横筋ノイズを抑制できる。
　（第２の実施形態）
　第１の実施形態では、１個のバッファ回路３１が１個の第１電流源３３に対応づけられる例を説明したが、以下に説明する第２の実施形態では、１個のバッファ回路３１が２以上の第１電流源３３に対応づけられることを特徴とする。
　図１１は第２の実施形態に係る光検出装置１の要部を示すブロック図である。図１１は、バイアス回路８とカラム信号処理回路５のブロック構成を示す。図１１のバイアス回路８は、図６のバイアス回路８と同様の回路構成を備える。図１１のカラム信号処理回路５は、１個のバッファ回路３１に複数のカラム信号処理部３２が接続される点で、図６のカラム信号処理回路５とは異なる。これにより、第２の実施形態では、バッファ回路３１の総数を第１の実施形態よりも減らすことができ、カラム信号処理回路５の回路規模を縮小できる。なお、第１電流源３３は、負荷ＭＯＳ回路４に設けられる場合もあるため、図１１のカラム信号処理部３２は、負荷ＭＯＳ回路４内の電流源２０を含む回路であってもよい。
　各バッファ回路３１は、バイアス線Ｌ１１とローカルバイアス線Ｌ１２に接続される。すべてのバッファ回路３１が共通のバイアス線Ｌ１１と共通のローカルバイアス線Ｌ１２に接続される。これにより、各バッファ回路３１の出力信号のばらつきを平均化することができる。
　図１２は第２の実施形態に係るバッファ回路３１の具体的な構成を示す回路図である。図１２に示す第２の実施形態に係るバッファ回路３１は、図６と同様に、ＰＭＯＳトランジスタからなる第２トランジスタＱ２と、ＮＭＯＳトランジスタからなる第３電流源３５とを有する。ローカルバイアス線Ｌ１２には、複数の第１電流源３３を含む複数のカラム信号処理部３２が接続される。
　各カラム信号処理部３２に設けられる第１電流源３３は、第４トランジスタＱ４を有する。１個のバッファ回路３１に対して、ローカルバイアス線Ｌ１２に接続される複数の第４トランジスタＱ４が設けられる。複数の第４トランジスタＱ４は、バッファ回路３１内の第３電流源３５を構成するＮＭＯＳトランジスタＱ３とカレントミラー回路を構成する。バイアス回路８を流れるバイアス電流に応じてバイアス線Ｌ１１の電圧レベルが変化し、バイアス線Ｌ１１の電圧レベルに応じてローカルバイアス線Ｌ１２の電圧レベルが変化し、ローカルバイアス線Ｌ１２の電圧レベルに応じて第３電流源３５を流れる電流が変化し、第３電流源３５を流れる電流に応じて、第１電流源３３を流れる電流が変化する。
　第２の実施形態では、第１の実施形態と同様に、バイアス線Ｌ１１に複数のカラム信号処理部３２が接続されないことから、バイアス線Ｌ１１の負荷容量を低減でき、バイアス線Ｌ１１のセトリング時間を短縮できる。
　また、第２の実施形態では、１個のバッファ回路３１に対して複数のカラム信号処理部３２を設けるため、バッファ回路３１の総数を第１の実施形態よりも減らすことができ、カラム信号処理回路５の面積を削減できる。
　さらに、第２の実施形態では、個々のバッファ回路３１ごとに設けられる複数のカラム信号処理部３２は、いずれも共通のローカルバイアス線Ｌ１２に接続されるため、バッファ回路３１の出力信号を平均化することができ、複数のカラム信号処理部３２の信号処理が個々のバッファ回路３１のばらつきの影響を受けなくなる。
　（第３の実施形態）
　第１及び第２の実施形態では、バイアス回路８が生成するバイアス電流が一定である例を説明したが、バイアス回路８がバイアス電流を可変制御することにより、バイアス線Ｌ１１の電圧レベルを可変させることができる。また、バイアス回路８がバイアス電流を一定にした場合でも、バッファ回路３１がバイアス線Ｌ１１に流れる電流を可変させてバイアス線Ｌ１１の電圧レベルを可変制御することも可能である。バイアス線Ｌ１１の電圧レベルを可変制御することで、カラム信号処理部３２に設けられる第１電流源３３に流れる電流を可変させることができる。
　図１３は第３の実施形態に係る光検出装置１の要部を示すブロック図である。第３の実施形態に係る光検出装置１は、バイアス回路８の回路構成が図６とは異なる。第３の実施形態に係るバッファ回路３１は、複数の第１電流源３３に流れる電流を動的に切り替えることができる。第３の実施形態に係るバイアス回路８は、ＰＭＯＳトランジスタからなる第１トランジスタＱ１と、可変電流源からなる第２電流源３４とを有する。バイアス回路８は、第２電流源３４を流れる電流（バイアス電流）を制御することで、第１トランジスタＱ１のゲートに接続されるバイアス線Ｌ１１の電圧レベルを可変制御できる。
　バイアス線Ｌ１１には、複数のバッファ回路３１が接続される。複数のバッファ回路３１の出力ノードは共通のローカルバイアス線Ｌ１２に接続される。バイアス回路８が第２電流源３４を流れるバイアス電流を制御することで、バイアス線Ｌ１１の電圧レベルが可変制御される。複数のバッファ回路３１は、バイアス線Ｌ１１の電圧レベルに応じてローカルバイアス線Ｌ１２の電圧レベルを制御する。これにより、第３の実施形態では、ローカルバイアス線Ｌ１２の電圧レベルを可変制御することができる。第１及び第２の実施形態と同様に、ローカルバイアス線Ｌ１２には複数のカラム信号処理部３２が接続される。
　複数のカラム信号処理部３２は、バイアス線Ｌ１１には接続されないため、バイアス線Ｌ１１の負荷容量を低減できる。よって、バイアス回路８が第２電流源３４を流れるバイアス電流を可変制御すると、バイアス線Ｌ１１の電圧レベルを迅速に可変制御することができる。バイアス線Ｌ１１の電圧レベルが変化すると、ローカルバイアス線Ｌ１２の電圧レベルも変化する。これにより、バイアス回路８がバイアス電流を可変制御することで、ローカルバイアス線Ｌ１２の電圧レベルを可変制御することができる。
　第３の実施形態では、バイアス回路８が第２電流源３４を流れるバイアス電流を可変制御することで、カラム信号処理部３２の第１電流源３３を流れる電流を迅速に切り替えることができるため、例えば、１水平走査期間の間に第１電流源３３を流れる電流を可変制御することも可能となる。
　図１４は１水平走査期間内にバイアス回路８が第２電流源３４を流れる電流を可変制御する例を示すタイミング図である。図１４は、バイアス回路８が１水平走査期間内の時刻ｔ１～ｔ２の間は第２電流源３４を流れるバイアス電流を増やし、時刻ｔ２以降は第２電流源３４を流れるバイアス電流を減らす例を示す。第３の実施形態に係る光検出装置１では、バイアス線Ｌ１１には複数のカラム信号処理部３２が接続されないため、バイアス回路８が第２電流源３４を流れる電流を可変制御すると、迅速にバイアス線Ｌ１１の電圧レベルを変化させることができる。バイアス線Ｌ１１の電圧レベルが変化すると、ローカルバイアス線Ｌ１２の電圧レベルも迅速に変化するため、複数のカラム信号処理部３２に設けられる各第１電流源３３に流れる電流を迅速に可変制御できる。
　図１３では、バイアス回路８を流れるバイアス電流を可変制御することで、バイアス線Ｌ１１の電圧レベルを可変させる例を示したが、バイアス電流の可変制御以外の手法でバイアス線Ｌ１１の電圧レベルを可変させることも可能である。
　図１５は第３の実施形態の第１変形例に係るバッファ回路３１の具体的な構成を示す回路図である。第１変形例に係る光検出装置１は、図１３と同様のブロック構成を備える。第１変形例に係る光検出装置１が有するバッファ回路３１は、複数の第２トランジスタＱ２を有する。複数の第２トランジスタＱ２はいずれも、例えばＰＭＯＳトランジスタである。複数の第２トランジスタＱ２のゲートはいずれもバイアス線Ｌ１１に接続される。よって、複数の第２トランジスタＱ２は、バイアス回路８の第１トランジスタＱ１とカレントミラー回路を構成する。複数の第２トランジスタＱ２のソースは電源電圧ノードに接続され、ドレインは対応する切替器３８を介してローカルバイアス線Ｌ１２に接続される。
　複数の第２トランジスタＱ２のドレインに接続される複数の切替器３８は、個別にオン又はオフさせることができる。本明細書では、切替器３８がオンのときに対応する第２トランジスタＱ２のドレインがローカルバイアス線Ｌ１２に接続され、切替器３８がオフのときに対応する第２トランジスタＱ２のドレインとローカルバイアス線Ｌ１２との接続が遮断されるものとする。
　複数の切替器３８のオン又はオフを個別に制御することで、ローカルバイアス線Ｌ１２の電圧レベルを段階的に可変制御できる。より具体的には、オン状態の切替器３８の数が多いほど、ローカルバイアス線Ｌ１２の電圧レベルを高くすることができる。
　第１変形例に係る光検出装置１では、バイアス回路８を流れるバイアス電流とバイアス線Ｌ１１の電圧レベルを一定に維持したままで、複数の切替器３８のオン又はオフを切り替えることで、ローカルバイアス線Ｌ１２の電圧レベルを可変制御するため、バッファ回路３１を流れるバイアス電流を可変制御してバイアス線Ｌ１１の電圧レベルを変化させるよりも高速にローカルバイアス線Ｌ１２の電圧レベルを可変制御できる。
　図１６は第３の実施形態の第２変形例に係る光検出装置１のブロック図である。第２変形例に係る光検出装置１は、第１変形例とは異なる構成のカラム信号処理回路５を備える。第２変形例に係るカラム信号処理回路５は、バイアス線Ｌ１１に接続される複数のバッファ回路３１と、複数のバッファ回路３１に接続される複数のカラム信号処理部３２とを有する。複数のバッファ回路３１のそれぞれは、対応するバッファ回路３１の出力ノードをローカルバイアス線Ｌ１２に接続するか否かを個別に切り替えることができる。例えば、各バッファ回路３１の出力ノードとローカルバイアス線Ｌ１２の間に切替器３９（後述する図１７Ａ参照）を設けることで、バッファ回路３１の出力ノードをローカルバイアス線Ｌ１２に接続するか否かを個別に切替可能となる。
　図１６は、一例として、実線で示すバッファ回路３１の出力ノードをローカルバイアス線Ｌ１２に接続し、破線で示すバッファ回路３１の出力ノードとローカルバイアス線Ｌ１２との接続を遮断する例を示す。出力ノードがローカルバイアス線Ｌ１２に接続されるバッファ回路３１の数が多いほど、ローカルバイアス線Ｌ１２の電圧レベルを高くすることができ、第１変形例に係る複数の切替器３８の切替制御と同様の効果が得られる。
　図１７Ａはバッファ回路３１の出力ノードとローカルバイアス線Ｌ１２との間に配置される切替器３９をオンする例を示す図、図１７Ｂはバッファ回路３１の出力ノードとローカルバイアス線Ｌ１２との間に配置される切替器３９をオフする例を示す図である。切替器３９をオンすると、バッファ回路３１内の第２トランジスタＱ２を流れる電流は切替器３９を介してローカルバイアス線Ｌ１２に流れ、ローカルバイアス線Ｌ１２の電圧レベルが上昇する。一方、切替器３９をオフすると、第２トランジスタＱ２からローカルバイアス線Ｌ１２に電流が流れなくなり、ローカルバイアス線Ｌ１２の電圧が低下する。
　図１７Ａと図１７Ｂには、１個の第２トランジスタＱ２と１個の切替器３９だけが図示されているが、実際には、複数の第２トランジスタＱ２と複数の切替器３９が設けられている。オンにする切替器３９の数が多いほど、第２トランジスタＱ２からローカルバイアス線Ｌ１２に流れる電流が増えて、ローカルバイアス線Ｌ１２の電圧レベルが上昇する。
　図１５に示す第１変形例では、バッファ回路３１に複数の第２トランジスタＱ２と複数の切替器３８を設ける必要があったが、第２変形例では、バッファ回路３１に設ける第２トランジスタＱ２と切替器３９の数を第１変形例よりも少なくでき、カラム信号処理回路５の回路規模を縮小できる。
　このように、第３の実施形態では、バイアス回路８を流れるバイアス電流を可変制御するか、又は複数のバッファ回路３１の切替制御により、ローカルバイアス線Ｌ１２の電圧レベルを可変制御するため、複数のカラム信号処理部３２の第１電流源３３を流れる電流を迅速に切り替えることができる。第３の実施形態によれば、１水平走査期間内に第１電流源３３を流れる電流を迅速に切り替えることができ、撮像画像の画質を向上できる。
　（第４の実施形態）
　第４の実施形態は、１水平走査期間内に第１電流源３３に流れる電流を複数回にわたって切り替えるものである。
　図１８は第４の実施形態に係る光検出装置１の要部を示すブロック図である。図１８には、垂直信号線ＶＳＬに接続される画素１０、負荷ＭＯＳ回路４、及びカラム信号処理回路５が図示されている。
　負荷ＭＯＳ回路４は、電流源２０を構成するトランジスタを有する。このトランジスタのゲート電圧を制御することで、垂直信号線ＶＳＬに流れる電流をトランジスタを介して接地ノードに引き込むことができる。
　カラム信号処理回路５は、垂直信号線ＶＳＬごとにカラム信号処理部３２を有する。カラム信号処理部３２は、コンパレータ４１とランプバッファ４２を有する。ランプバッファ４２は、ＤＡＣ７で生成された参照信号（ランプ信号）をバッファリングして出力する。ランプバッファ４２は、ＰＭＯＳトランジスタ４３と電流源４４とを有する。
　コンパレータ４１は、垂直信号線ＶＳＬ上の画素信号とランプバッファ４２から出力された参照信号とを比較する。コンパレータ４１の比較結果を示す信号は、不図示のカウンタに入力されて、画素信号に応じたデジタル信号が生成される。コンパレータ４１は、電流源４５を有する。
　図１９は１水平走査期間内に負荷ＭＯＳ回路４の電流源２０、コンパレータ４１の電流源４５、及びランプバッファ４２の電流源４４に流れる電流の変化を示すタイミング図である。第４の実施形態に係る光検出装置１では、１水平走査期間内に、リセット期間Ｔ１、コンパレータ４１のオートゼロ（ＡＺ）期間Ｔ２、垂直信号線ＶＳＬのセトリング期間Ｔ３、リセットレベルのカウント期間Ｔ４、光電変換素子１１からフローティングディフュージョンＦＤへの信号転送期間Ｔ５、垂直信号線ＶＳＬのセトリング期間Ｔ６、信号レベルのカウント期間Ｔ７とが設けられる。
　負荷ＭＯＳ回路４の電流源２０に流れる電流は、リセット期間Ｔ１からセトリング期間Ｔ３の途中までと、信号転送期間Ｔ５からセトリング期間Ｔ６の途中までは増大し、それ以外は減少する。
　コンパレータ４１の電流源４５に流れる電流は、セトリング期間Ｔ３の途中からリセットレベルのカウント期間Ｔ４までと、セトリング期間Ｔ６の途中から信号レベルのカウント期間Ｔ７までは増大し、それ以外は減少する。
　ランプバッファ４２の電流源４４に流れる電流は、リセットレベルのカウント期間Ｔ４と、セトリング期間Ｔ６の途中から信号レベルのカウント期間Ｔ７までは増大し、それ以外は減少する。
　このように、電流源の種類によって、１水平走査期間の中で、電流が増大する期間と減少する期間とが異なる。このため、個々の電流源ごとに、電流源に流れる電流を細かく制御するのが望ましい。
　第１～第３の実施形態で説明した第１電流源３３は、図１８の負荷ＭＯＳ回路４内の電流源２０、コンパレータ４１の電流源４５、又はランプバッファ４２の電流源４４の少なくとも一つである。第１～第３の実施形態で説明したバイアス回路８を流れるバイアス電流を制御することにより、又はバッファ回路３１の切替制御により、図１９のタイミングに基づいて、ローカルバイアス線Ｌ１２から第１電流源３３に流れる電流を迅速に可変制御することができる。
　より具体的には、図１８の負荷ＭＯＳ回路４内の電流源２０、コンパレータ４１の電流源４５、又はランプバッファ４２の電流源４４のそれぞれごとに、電流が増大又は減少するタイミングが異なるため、各電流源ごとに第１～第３の実施形態で説明したバイアス回路８とバッファ回路３１を設けて、各電流源を流れる電流を１水平走査期間内に制御してもよい。
　このように、第４の実施形態では、垂直信号線ＶＳＬに直接又は間接に接続される複数の電流源が、１水平走査期間の中で、電流を増大させるべき期間と電流を減少させるべき期間とがそれぞれ異なるため、第１～第３の実施形態で説明したバイアス回路８又はバッファ回路３１を切替制御することで、１水平走査期間に各電流源を流れる電流を迅速に切り替えることができる。これにより、光検出装置１のフレームレートを高速化できるとともに、無駄な電流をバイアス線Ｌ１１に流さなくて済むため、消費電力の削減を図れる。
　（第５の実施形態）
　第４の実施形態で説明したように、各垂直信号線ＶＳＬには、電流を切替制御する必要のある複数の電流源が接続される。例えば、１本の垂直信号線ＶＳＬに、それぞれが電流源を有する複数の回路が接続される場合、複数の回路の各電流源に流れる電流を個別に制御するには、バイアス回路８とバッファ回路３１を個々の電流源ごとに設ける必要があり、回路規模が大きくなる。第５の実施形態に係る光検出装置１は、回路規模を大きくすることなく、１本の垂直信号線ＶＳＬに接続される複数の電流源を制御するものである。
　図２０は第５の実施形態に係る光検出装置１のブロック図である。各垂直信号線ＶＳＬには、複数のカラム処理部４６が接続されており、各カラム処理部４６には電流源（第１電流源）が設けられる。第５の実施形態に係る光検出装置１は、複数の垂直信号線ＶＳＬと交差する方向に配置されるバイアス線Ｌ１１及びローカルバイアス線Ｌ１２を有する。ローカルバイアス線Ｌ１２から各垂直信号線ＶＳＬに略平行に制御線Ｌ１３が延びている。この制御線Ｌ１３は、例えば、各カラム処理部４６の電流源を構成するトランジスタのゲートに接続される。
　これにより、垂直信号線ＶＳＬごとに、対応する制御線Ｌ１３を介して、複数のカラム処理部４６が有する複数の電流源を流れる電流を同期して制御することができる。
　＜移動体への応用例＞　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等）に適用され得る。具体的には、各実施形態に係る光検出装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）それぞれが光電変換素子を有する複数の画素と、
　前記複数の画素で光電変換された複数の画素信号を伝送する複数の信号線と、
　前記複数の信号線に対応して設けられる複数の第１電流源と、
　バイアス電流を生成するバイアス回路と、
　前記バイアス電流に応じた電圧レベルに設定される第１配線と、
　前記複数の第１電流源に接続される第２配線と、
　前記第１配線及び前記第２配線に接続され、前記第１配線の電圧レベルに応じて前記第２配線の電圧レベルを設定する１以上のバッファ回路と、を備える、
　光検出装置。
　（２）１個の前記バッファ回路に対して１個の前記第１電流源が設けられるか、又は、１個の前記バッファ回路に対して２以上の前記第１電流源が設けられる、
　（１）に記載の光検出装置。
　（３）２以上の前記バッファ回路が共通の前記第２配線に接続される、
　（１）又は（２）に記載の光検出装置。
　（４）前記バイアス回路は、
　第１トランジスタと、
　前記第１トランジスタに流れる電流を生成する第２電流源と、を有し、
　前記バッファ回路は、
　前記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
　前記第２トランジスタに流れる電流を生成する第３電流源と、を有する、
　（１）乃至（３）のいずれか一項に記載の光検出装置。
　（５）前記第３電流源は、前記第２トランジスタのドレイン－ソース間に流れる電流と同じ電流をドレイン－ソース間に流す第３トランジスタを有し、
　前記複数の第１電流源のそれぞれは、前記第３トランジスタとカレントミラー回路を構成する第４トランジスタを有する、
　（４）に記載の光検出装置。
　（６）前記第２電流源は、一定の電流を流す定電流源であり、
　前記バイアス電流は一定である、
　（４）又は（５）に記載の光検出装置。
　（７）前記１以上のバッファ回路は、前記複数の第１電流源に流れる電流を動的に切り替える、
　（４）又は（５）に記載の光検出装置。
　（８）前記バイアス回路は、可変制御可能な前記バイアス電流を生成する可変電流源を有する、
　（７）に記載の光検出装置。
　（９）前記バッファ回路は、
　前記第１トランジスタとカレントミラー回路を構成する複数の前記第２トランジスタと、
　前記複数の第２トランジスタのそれぞれのドレイン－ソース間に電流を流すか否かを切り替える複数の切替器と、を有し、
　前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数に応じた電流を流す、
　（７）に記載の光検出装置。
　（１０）前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数が多いほど、より大きな電流を流す、
　（９）に記載の光検出装置。
　（１１）２以上の前記バッファ回路が設けられ、
　前記２以上のバッファ回路のそれぞれは、前記第２トランジスタのドレイン－ソース間に電流を流すか否かを切り替える切替器を有する、
　（７）に記載の光検出装置。
　（１２）前記第１配線は、前記バイアス回路による前記バイアス電流の可変制御、）又は（前記バッファ回路による前記第１配線に流す電流の可変制御に応じた電圧レベルに制御され、
　前記１以上のバッファ回路は、前記第２配線を前記第１配線の電圧レベルに応じた電圧レベルに制御する、
　（１）乃至（１１）のいずれか一項に記載の光検出装置。
　（１３）前記複数の第１電流源のそれぞれは、前記複数の信号線のうち対応する信号線に接続される、
　（１）乃至（１２）のいずれか一項に記載の光検出装置。
　（１４）前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、を備え、
　前記複数のアナログ－デジタル変換器のそれぞれは、参照信号と前記画素信号とを比較する比較器を有し、
　前記比較器は、前記第１電流源を有する、
　（１）乃至（１２）のいずれか一項に記載の光検出装置。
　（１５）前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、
　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記ランプバッファは、前記第１電流源を有する、
　（１４）に記載の光検出装置。
　（１６）第１方向及び第２方向に配列される前記複数の画素を有する画素アレイ部と、
　前記第１方向に配列される２以上の前記画素を含む画素群を単位として、前記第２方向に配列される複数の前記画素群を順次に駆動する駆動部と、を備え、
　前記１以上のバッファ回路は、前記第２方向に配列される複数の前記画素群のそれぞれを駆動する期間内に、前記複数の第１電流源に流れる電流を動的に切り替える、
　（１）乃至（１２）のいずれか一項に記載の光検出装置。
　（１７）前記複数の第１電流源が前記複数の信号線に接続される場合には、前記期間内に前記複数の画素をリセットする場合と、前記光電変換素子の蓄積電荷をフローティングディフュージョンに転送する場合とには、それ以外の場合よりも前記複数の第１電流源に流れる電流を多くする、
　（１６）に記載の光検出装置。
　（１８）前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器を備え、
　前記複数のアナログ－デジタル変換器のそれぞれは、
　参照信号と前記画素信号とを比較する比較器と、
　前記比較器の比較結果に基づいて、前記参照信号が前記画素信号に一致するまでの間、カウント動作を行うカウンタと、
　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記比較器が前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くする、
　（１６）に記載の光検出装置。
　（１９）前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
　前記ランプバッファが前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くする、
　（１８）に記載の光検出装置。
　（２０）前記バッファ回路は、
　前記第１配線の電圧レベルに応じた電荷を保持する信号保持部と、
　前記信号保持部に前記電荷を保持するか否かを切り替える切替器と、を有する、
　（１）乃至（１９）のいずれか一項に記載の光検出装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　光検出装置、２　画素アレイ部、３　垂直走査回路、４　負荷ＭＯＳ回路、５　カラム信号処理回路、６　タイミング制御回路、７　デジタル－アナログ変換器（ＤＡＣ）、８　バイアス回路、１０　画素、１１　光電変換素子、１２　転送トランジスタ、１３　リセットトランジスタ、１４　増幅トランジスタ、１５　選択トランジスタ、１６　第１基板、１７　第２基板、１８　第３基板、２０　電流源、２１　アナログ－デジタル変換器（以下、ＡＤＣ）、２２　デジタル信号処理部、３１　バッファ回路、３２　カラム信号処理部、３３　第１電流源、３４　第２電流源、３５　第３電流源、３６　キャパシタ、３７　切替器、３８　切替器、３９　切替器、４１　コンパレータ、４２　ランプバッファ、４３　トランジスタ、４４　電流源、４５　電流源、４６　カラム処理部

Claims (20)

  1. 　それぞれが光電変換素子を有する複数の画素と、
    　前記複数の画素で光電変換された複数の画素信号を伝送する複数の信号線と、
    　前記複数の信号線に対応して設けられる複数の第１電流源と、
    　バイアス電流を生成するバイアス回路と、
    　前記バイアス電流に応じた電圧レベルに設定される第１配線と、
    　前記複数の第１電流源に接続される第２配線と、
    　前記第１配線及び前記第２配線に接続され、前記第１配線の電圧レベルに応じて前記第２配線の電圧レベルを設定する１以上のバッファ回路と、を備える、
    　光検出装置。
  2. 　１個の前記バッファ回路に対して１個の前記第１電流源が設けられるか、又は、１個の前記バッファ回路に対して２以上の前記第１電流源が設けられる、
    　請求項１に記載の光検出装置。
  3. 　２以上の前記バッファ回路が共通の前記第２配線に接続される、
    　請求項１に記載の光検出装置。
  4. 　前記バイアス回路は、
    　第１トランジスタと、
    　前記第１トランジスタに流れる電流を生成する第２電流源と、を有し、
    　前記バッファ回路は、
    　前記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
    　前記第２トランジスタに流れる電流を生成する第３電流源と、を有する、
    　請求項１に記載の光検出装置。
  5. 　前記第３電流源は、前記第２トランジスタのドレイン－ソース間に流れる電流と同じ電流をドレイン－ソース間に流す第３トランジスタを有し、
    　前記複数の第１電流源のそれぞれは、前記第３トランジスタとカレントミラー回路を構成する第４トランジスタを有する、
    　請求項４に記載の光検出装置。
  6. 　前記第２電流源は、一定の電流を流す定電流源であり、
    　前記バイアス電流は一定である、
    　請求項４に記載の光検出装置。
  7. 　前記１以上のバッファ回路は、前記複数の第１電流源に流れる電流を動的に切り替える、
    　請求項４に記載の光検出装置。
  8. 　前記バイアス回路は、可変制御可能な前記バイアス電流を生成する可変電流源を有する、
    　請求項７に記載の光検出装置。
  9. 　前記バッファ回路は、
    　前記第１トランジスタとカレントミラー回路を構成する複数の前記第２トランジスタと、
    　前記複数の第２トランジスタのそれぞれのドレイン－ソース間に電流を流すか否かを切り替える複数の切替器と、を有し、
    　前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数に応じた電流を流す、
    　請求項７に記載の光検出装置。
  10. 　前記第３電流源は、前記複数の第２トランジスタのうち、ドレイン－ソース間に電流を流す第２トランジスタの数が多いほど、より大きな電流を流す、
    　請求項９に記載の光検出装置。
  11. 　２以上の前記バッファ回路が設けられ、
    　前記２以上のバッファ回路のそれぞれは、前記第２トランジスタのドレイン－ソース間に電流を流すか否かを切り替える切替器を有する、
    　請求項７に記載の光検出装置。
  12. 　前記第１配線は、前記バイアス回路による前記バイアス電流の可変制御、又は前記バッファ回路による前記第１配線に流す電流の可変制御に応じた電圧レベルに制御され、
    　前記１以上のバッファ回路は、前記第２配線を前記第１配線の電圧レベルに応じた電圧レベルに制御する、
    　請求項１に記載の光検出装置。
  13. 　前記複数の第１電流源のそれぞれは、前記複数の信号線のうち対応する信号線に接続される、
    　請求項１に記載の光検出装置。
  14. 　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、を備え、
    　前記複数のアナログ－デジタル変換器のそれぞれは、参照信号と前記画素信号とを比較する比較器を有し、
    　前記比較器は、前記第１電流源を有する、
    　請求項１に記載の光検出装置。
  15. 　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器と、
    　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
    　前記ランプバッファは、前記第１電流源を有する、
    　請求項１４に記載の光検出装置。
  16. 　第１方向及び第２方向に配列される前記複数の画素を有する画素アレイ部と、
    　前記第１方向に配列される２以上の前記画素を含む画素群を単位として、前記第２方向に配列される複数の前記画素群を順次に駆動する駆動部と、を備え、
    　前記１以上のバッファ回路は、前記第２方向に配列される複数の前記画素群のそれぞれを駆動する期間内に、前記複数の第１電流源に流れる電流を動的に切り替える、
    　請求項１に記載の光検出装置。
  17. 　前記複数の第１電流源が前記複数の信号線に接続される場合には、前記期間内に前記複数の画素をリセットする場合と、前記光電変換素子の蓄積電荷をフローティングディフュージョンに転送する場合とには、それ以外の場合よりも前記複数の第１電流源に流れる電流を多くする、
    　請求項１６に記載の光検出装置。
  18. 　前記複数の信号線で伝送される前記複数の画素信号をデジタル信号に変換する複数のアナログ－デジタル変換器を備え、
    　前記複数のアナログ－デジタル変換器のそれぞれは、
    　参照信号と前記画素信号とを比較する比較器と、
    　前記比較器の比較結果に基づいて、前記参照信号が前記画素信号に一致するまでの間、カウント動作を行うカウンタと、
    　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
    　前記比較器が前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くする、
    　請求項１６に記載の光検出装置。
  19. 　前記参照信号をバッファリングして前記比較器に入力するランプバッファと、を有し、
    　前記ランプバッファが前記第１電流源を有する場合には、前記期間内に前記カウンタがカウント動作を行っている最中は、対応する前記第１電流源に流れる電流をより多くする、
    　請求項１８に記載の光検出装置。
  20. 　前記バッファ回路は、
    　前記第１配線の電圧レベルに応じた電荷を保持する信号保持部と、
    　前記信号保持部に前記電荷を保持するか否かを切り替える切替器と、を有する、
    　請求項１に記載の光検出装置。
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