WO2025001610A1 - 显示面板及其制备方法、显示装置 - Google Patents

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黄炜赟
张毅
初志文
马宏伟
李锡平
杨凯
刘莹
范磊
常柯
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Definitions

  • the present application relates to the field of display technology, and in particular to a display panel and a method for preparing the same, and a display device.
  • OLED display panels have become the mainstream development direction in the field of display technology due to their advantages such as self-luminescence, high brightness, good image quality and low energy consumption.
  • the present application provides a display panel and a method for manufacturing the same, and a display device, and the technical solution is as follows:
  • a display panel comprising:
  • a base substrate having a display area and a peripheral area surrounding the display area;
  • a plurality of pixel units wherein the plurality of pixel units are located in the display area;
  • a blocking structure the blocking structure surrounding the display area
  • At least one power supply line is located on one side of the substrate, each of the power supply lines is used to receive a power supply signal and is connected to the plurality of pixel units;
  • the first organic film layer is located on a side of the power line away from the base substrate, and the first organic film layer has at least one through-groove area, an orthographic projection of the through-groove area on the base substrate and an orthographic projection of the blocking structure on the base substrate are arranged adjacent to each other, and the through-groove area is used to expose a first target area of the power line;
  • the power supply wiring at least comprises a first wiring layer, wherein the first wiring layer comprises a first material layer, a second material layer and a third material layer sequentially stacked in a direction away from the substrate.
  • the orthographic projection of the third material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the second material layer on the base substrate, and the orthographic projection of the second material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the first material layer on the base substrate.
  • the first material layer of the first routing layer located in the first target area has a first boundary extending along a first direction
  • the second material layer of the first routing layer located in the first target area has a second boundary extending along the first direction
  • the third material layer of the first routing layer located in the first target area has a third boundary extending along the first direction
  • the distance between the first boundary and the third boundary in the second direction is greater than 3 micrometers, the second boundary is located between the first boundary and the third boundary, and the second direction is perpendicular to the first direction.
  • the first organic film layer has a groove area, the thickness of the first organic film layer in the groove area is less than the thickness of other areas except the groove area, and the groove area is used to cover the second target area of the first wiring layer;
  • the second target area and the first target area are adjacent to each other in the first direction.
  • the groove area has a first groove boundary close to the first wiring layer and extending along a first direction, and the third material layer of the first wiring layer located in the first target area has a third boundary extending along the first direction;
  • the orthographic projection of the first groove boundary on the substrate is collinear with the orthographic projection of the third boundary on the substrate.
  • the groove region further has a second groove boundary away from the through groove region and extending along a second direction, and a third groove boundary adjacent to the through groove region and extending along the second direction; wherein the second direction is perpendicular to the first direction;
  • a distance between the second groove boundary and the third groove boundary in the first direction is greater than 3 micrometers.
  • the power routing includes a third routing layer, a second routing layer and the first routing layer stacked in sequence in a direction away from the base substrate;
  • the display panel includes: a third organic film layer located between the third routing layer and the second routing layer, and a second organic film layer located between the second routing layer and the first routing layer, and the first organic film layer is located on a side of the first routing layer away from the base substrate;
  • the third routing layer and the second routing layer are connected through openings in the third organic film layer, and the second routing layer and the first routing layer are connected through openings in the second organic film layer; the through groove area is used to expose the first target area of the first routing layer.
  • the power wiring includes a second wiring layer and the first wiring layer stacked in sequence in a direction away from the base substrate;
  • the display panel includes: a second organic film layer located between the second wiring layer and the first wiring layer, and the first organic film layer is located on a side of the first wiring layer away from the base substrate;
  • the second wiring layer and the first wiring layer are connected via an opening in the second organic film layer; and the through groove area is used to expose a first target area of the first wiring layer.
  • the at least one power supply line includes a first signal power supply line and a second signal power supply line spaced apart above the second direction
  • the through-slot area includes a first sub-through-slot area for exposing the first signal power supply line and a second sub-through-slot area for exposing the second signal power supply line;
  • the length of the first sub-through-groove region along the first direction is less than or equal to the length of the second sub-through-groove region along the first direction.
  • the thickness of a portion of the second material layer located in the first target area is less than or equal to the thickness of a portion of the second material layer located in the other areas.
  • the portion of the second material layer located in the first target area is less than the thickness of the portion of the second material layer located in the other areas, the portion of the second material layer located in the first target area is uneven away from the surface of the base substrate.
  • the blocking structure comprises: a first blocking dam, a second blocking dam and a third blocking dam which are sequentially arranged away from the display area;
  • the first organic film layer has two through-groove regions, one of which is located on a side of the third blocking dam away from the display region, and the other through-groove region is located between the second blocking dam and the third blocking dam.
  • each barrier dam in the barrier structure includes at least one layer of the organic film layers in the display panel, and the organic film layers in the display panel include: a third organic film layer, a second organic film layer and the first organic film layer;
  • one of the first organic film layer, the second organic film layer and the third organic film layer is located adjacent to any blocking dam in the blocking structure and the through groove area is not provided. The area of the domain.
  • the sides of the third material layer, the second material layer and the first material layer are flat sides, and the flat sides are inclined relative to the supporting surface of the base substrate;
  • the orthographic projection of the third material layer on the base substrate is located within the orthographic projection of the second material layer on the base substrate, and the orthographic projection of the second material layer on the base substrate is located within the orthographic projection of the first material layer on the base substrate.
  • a method for preparing a display panel comprising:
  • the base substrate having a display area and a peripheral area surrounding the display area;
  • a plurality of pixel units, a blocking structure and at least one initial power supply line are formed on one side of the base substrate, the plurality of pixel units are located in the display area, the blocking structure surrounds the display area, each of the initial power supply lines is used to receive a power supply signal and is connected to the plurality of pixel units;
  • the initial power supply line comprises at least a first initial wiring layer, the first initial wiring layer comprises a first material layer, a second material layer and a third material layer stacked in sequence in a direction away from the base substrate;
  • An initial organic film layer is formed on a side of the initial power supply line away from the base substrate, the initial organic film layer has at least one through-groove area, the orthographic projection of the through-groove area on the base substrate and the orthographic projection of the blocking structure on the base substrate are arranged adjacent to each other, and the through-groove area is used to expose a first target area of the initial power supply line;
  • An etching process is adopted to etch the third material layer of the first target area of the first initial routing layer of the at least one initial power routing and to etch the initial organic film layer to obtain a first routing layer and a first organic film layer of the at least one power routing, wherein the orthographic projection of the third material layer of the first routing layer located in the first target area on the base substrate is within the orthographic projection of the second material layer on the base substrate, and the orthographic projection of the second material layer of the power routing located in the first target area on the base substrate is within the orthographic projection of the first material layer on the base substrate.
  • forming the plurality of pixel units comprises: sequentially forming an anode layer, a pixel defining layer, a light emitting layer and a cathode layer on a side of the initial organic film layer away from the base substrate;
  • the etching process is used to etch the third material layer of the first initial wiring layer of the at least one initial power wiring located in the first target area and the initial organic film layer, including:
  • the etching process is used The third material layer of the first initial wiring layer of the at least one initial power wiring located in the first target area is etched by a process and the initial organic film layer is etched.
  • the first initial wiring layer is located in the first target region so that a first boundary of the first material layer, a second boundary of the second material layer and a third boundary of the third material layer are collinear;
  • the orthographic projection of the second material layer of the first initial routing layer located in the first target area on the base substrate is located within the orthographic projection of the third material layer on the base substrate, and the first boundary of the first material layer of the first initial routing layer located in the first target area and the third boundary of the third material layer are collinear;
  • the first boundary, the second boundary and the third boundary all extend along a first direction.
  • forming the plurality of pixel units includes: sequentially forming an anode layer, a pixel defining layer, a light emitting layer and a cathode layer on a side of the first organic film layer away from the base substrate;
  • the etching process is used to etch the third material layer of the first initial wiring layer of the at least one initial power wiring located in the first target area and the initial organic film layer, including:
  • the etching process is used to etch the third material layer of the first initial wiring layer of the at least one initial power wiring located in the first target area and to etch the initial organic film layer.
  • an orthographic projection of a second material layer of a first initial routing layer located in the first target area on the base substrate is located within an orthographic projection of a third material layer on the base substrate, and a first boundary of a first material layer of the first initial routing layer located in the first target area and a third boundary of the third material layer are collinear;
  • part of the material of the pixel definition layer is located in a retracted area, and the retracted area is an area where the first initial wiring layer has the first material layer and the third material layer, and does not have the second material layer;
  • the etching of the third material layer of the first initial wiring layer of the at least one initial power wiring located in the first target area and the etching of the initial organic film layer by using an etching process includes:
  • the mask has a plurality of mask openings, and an orthographic projection of each mask opening on the substrate partially overlaps with the through-slot region and partially overlaps with the first target region of the initial power routing;
  • the mask opening has a first mask boundary extending along a first direction, the first mask boundary is used to form a third boundary of the third material layer after etching, and the orthographic projection of the first mask boundary on the substrate is located within the orthographic projection of the first material layer on the substrate, the distance between the first mask boundary and the third boundary in the second direction is greater than 3 microns, and the second direction is perpendicular to the first direction.
  • the first mask boundary is also used to form a first groove boundary of a groove region of the first organic film layer after etching, and the first groove boundary is close to the power line and extends along the first direction;
  • the thickness of the first organic film layer in the groove area is less than the thickness of other areas except the groove area.
  • the groove area is used to cover the second target area of the power line. The second target area and the first target area are adjacent to each other in the first direction.
  • the mask opening further has a second mask boundary extending along the second direction, the through-groove region is located on one side of the second mask boundary, and the second mask boundary is used to form a second groove boundary of a groove region of the first organic film layer away from the through-groove region and extending along the second direction; the groove region further has a third groove boundary adjacent to the through-groove region and extending along the second direction;
  • the distance between the second groove boundary and the third groove boundary in the first direction is greater than 3 micrometers.
  • forming the power wiring includes: forming a first wiring layer on one side of the substrate;
  • forming the power supply wiring includes: sequentially forming a second wiring layer, a second organic film layer and a first wiring layer on one side of the base substrate, wherein the first wiring layer and the second wiring layer are connected by the The opening in the second organic film layer is connected;
  • forming the power wiring includes: sequentially forming a third wiring layer, a third organic film layer, a second wiring layer, a second organic film layer and a first wiring layer on one side of the base substrate, the first wiring layer and the second wiring layer are connected through an opening in the second organic film layer, and the second wiring layer and the third wiring layer are connected through an opening in the third organic film layer;
  • the through-groove area is used to expose a first target area of the first wiring layer.
  • a display device comprising a power supply component and the display panel as described in the above aspect;
  • the power supply component is used to supply power to the display panel.
  • FIG1 is a schematic diagram of the structure of a display panel provided in an embodiment of the present application.
  • FIG2 is a partial schematic diagram of the display panel shown in FIG1 ;
  • FIG3 is a schematic diagram of a substrate provided in an embodiment of the present application.
  • FIG4 is a schematic diagram of a stacking of power supply lines provided in an embodiment of the present application.
  • FIG5 is a schematic diagram of a power line with side carving provided by an embodiment of the present application.
  • FIG6 is a schematic diagram of a power supply routing provided in an embodiment of the present application.
  • FIG7 is a partial schematic diagram of FIG2
  • FIG8 is a cross-sectional view of FIG7 along the AA direction
  • FIG9 is a cross-sectional view of FIG7 along the BB direction
  • FIG10 is a cross-sectional view taken along the CC direction of FIG7;
  • FIG11 is a cross-sectional view of FIG7 along the DD direction
  • FIG12 is a cross-sectional view of FIG7 along the EE direction
  • FIG13 is a flow chart of a method for preparing a display panel provided in an embodiment of the present application.
  • FIG. 14 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG15 is a schematic diagram of a process for etching a third material layer provided in an embodiment of the present application.
  • FIG. 16 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG17 is a schematic diagram of forming an active thin film according to an embodiment of the present application.
  • FIG18 is a schematic diagram of a patterning process for an active thin film provided in an embodiment of the present application.
  • FIG19 is a schematic diagram of forming a first insulating layer provided in an embodiment of the present application.
  • FIG20 is a schematic diagram of forming a first gate film according to an embodiment of the present application.
  • FIG21 is a schematic diagram of patterning a first gate film according to an embodiment of the present application.
  • FIG22 is a schematic diagram of forming a second insulating layer provided in an embodiment of the present application.
  • FIG23 is a schematic diagram of forming a second gate film according to an embodiment of the present application.
  • FIG24 is a schematic diagram of patterning a second gate film according to an embodiment of the present application.
  • FIG25 is a schematic diagram of forming an interlayer dielectric layer provided by an embodiment of the present application.
  • FIG26 is a schematic diagram of forming a first source-drain film provided in an embodiment of the present application.
  • FIG. 27 is a schematic diagram of coating a photoresist on a side of a first source/drain film away from a substrate provided by an embodiment of the present application;
  • FIG28 is a schematic diagram of exposing and developing a photoresist provided in an embodiment of the present application.
  • FIG29 is a schematic diagram of etching a first source/drain film provided in an embodiment of the present application.
  • FIG30 is a schematic diagram of removing photoresist provided in an embodiment of the present application.
  • FIG31 is a schematic diagram of forming a first flat film provided by an embodiment of the present application.
  • FIG32 is a schematic diagram of patterning a first flat film according to an embodiment of the present application.
  • FIG33 is a schematic diagram of forming an anode film provided in an embodiment of the present application.
  • FIG34 is a schematic diagram of a patterning process for an anode film provided in an embodiment of the present application.
  • FIG35 is a schematic diagram of forming a pixel defining film according to an embodiment of the present application.
  • FIG36 is a schematic diagram of a method of patterning a pixel defining film according to an embodiment of the present application.
  • FIG37 is a schematic diagram of coating a photoresist after the anode layer is prepared, provided in an embodiment of the present application.
  • FIG38 is a schematic diagram of exposure and development of a photoresist provided in an embodiment of the present application.
  • FIG39 is a schematic diagram of etching a third material layer provided in an embodiment of the present application.
  • FIG40 is a schematic diagram of removing photoresist provided in an embodiment of the present application.
  • FIG41 is a schematic diagram of coating a photoresist after a pixel definition layer is prepared, provided in an embodiment of the present application;
  • FIG42 is a schematic diagram of exposure and development of a photoresist provided in an embodiment of the present application.
  • FIG43 is a schematic diagram of etching a third material layer provided in an embodiment of the present application.
  • FIG44 is a schematic diagram of removing photoresist provided in an embodiment of the present application.
  • FIG45 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG46 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG47 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG48 is a flow chart of another method for preparing a display panel provided in an embodiment of the present application.
  • FIG49 is an electron microscope schematic diagram of an I-shaped structure in which a region of the first wiring layer not covered by the organic film layer is provided in an embodiment of the present application;
  • FIG50 is an electron microscope schematic diagram of a region of a first wiring layer covered by an organic film layer provided in an embodiment of the present application.
  • FIG51 is an electron microscope diagram of a residual pixel defining material in an I-shaped structure provided by an embodiment of the present application.
  • FIG52 is a schematic diagram of an electron microscope for etching a third material layer provided in an embodiment of the present application.
  • FIG53 is another electron microscope schematic diagram of etching the third material layer provided in an embodiment of the present application.
  • FIG54 is a partial enlarged schematic diagram of the electron microscope schematic diagram shown in FIG53;
  • Figure 55 is a schematic diagram of the structure of a display device provided in an embodiment of the present application.
  • the display panel has a display area and a peripheral area surrounding the display area.
  • the display panel includes a blocking structure located in the peripheral area and surrounding the display area, which is used to block the overflow of organic materials in the display area.
  • the organic film layer located in the area next to the blocking structure needs to be removed.
  • the display panel includes a power supply line, which needs to pass through the blocking structure from the peripheral area and connect to the relevant structure of the pixel unit in the display area, thereby providing a power supply signal to the relevant structure of the pixel unit.
  • the power line is exposed at the position where the organic film layer is removed.
  • the exposed part of the power line may be side-etched, thereby affecting the yield of the display panel and causing poor display effect of the display panel.
  • FIG1 is a schematic diagram of the structure of a display panel 10 provided in an embodiment of the present application.
  • FIG2 is a partial schematic diagram of the display panel 10 shown in FIG1.
  • the display panel 10 includes: a base substrate 101, a plurality of pixel units 102, a blocking structure 103, at least one power supply line 104, and a first organic film layer 105.
  • FIG3 is a schematic diagram of a substrate provided by an embodiment of the present application.
  • the substrate 101 has a display area 101a and a peripheral area 101b surrounding the display area 101a.
  • a plurality of pixel units 102 are located in the display area 101a
  • a blocking structure 103 is located in the peripheral area 101b and surrounds the display area 101a, for preventing the organic material in the display area 101a from overflowing.
  • At least one power line 104 is located on one side of the substrate 101, and each power line 104 is used to receive a power signal and is connected to the pixel unit 102. Thus, each power line 104 can be used to transmit a power signal to the pixel unit 102, thereby driving the pixel unit 102 to emit light.
  • the first organic film layer 105 is located on a side of the power supply line 104 away from the base substrate 101, and the first organic film layer 105 has at least one through-groove area 105a.
  • the orthographic projection of the through-groove area 105a on the base substrate 101 and the orthographic projection of the blocking structure 103 on the base substrate 101 are arranged adjacent to each other, and the through-groove area 105a is used to expose the first target area m of the power supply line 104.
  • the material of the first organic film layer 105 is an organic material, water and oxygen from the outside may invade the display area 101a along the first organic film layer 105, causing the pixel unit 102 in the display area 101a to fail. Therefore, in order to avoid the failure of the pixel unit 102, the first organic film layer 105 located at the adjacent position of the blocking structure 103 can be removed, that is, the through groove area 105a designed in the first organic film layer 105 is arranged adjacent to the blocking structure 103.
  • the first target area m in the power wiring 104 where the first organic film layer 105 is removed will be exposed to the outside, that is, the through groove area 105a of the first organic film layer 105 exposes the first target area m of the power wiring 104.
  • the power supply wiring 104 at least comprises a first wiring layer.
  • the first wiring layer comprises a first material layer a1, a second material layer a2 and a third material layer a3 which are sequentially stacked in a direction away from the base substrate 101.
  • the material of the first material layer a1 is the same as the material of the third material layer a3, for example, the material of the first material layer a1 and the third material layer a3 is titanium (Ti), while the material of the second material layer a2 is different from the material of the first material layer a1 and the third material layer a3, for example, the material of the second material layer a2 is aluminum (Al).
  • the display panel 10 also includes other film layers located on the side of the power wiring 104 away from the base substrate 101.
  • the first wiring layer of the power wiring 104 is located in the first target area m and is exposed to the outside, the first wiring layer of the power wiring 104 is located in the first target area m.
  • the part is easily affected by the process.
  • the material of the second material layer a2 is easier to be etched than the material of the first material layer a1 (third material layer a3), referring to Figure 5, the first wiring layer is easily side-etched, and the first wiring layer has an I-shaped (undercut) structure.
  • the display panel 10 further includes a packaging film layer (not shown in the figure) for packaging the display area 101a, and the inorganic material layer included in the packaging film layer is prone to cracks at the I-shaped position of the power supply line 104.
  • the existence of the crack provides an invasion channel for the invasion of water and oxygen, and the water and oxygen will diffuse toward the display area 101a along the invasion channel, thereby causing the pixel unit 102 of the display area 101a to fail, resulting in the problem of black spots in the display area 101a.
  • the main reason for the failure of the pixel unit 102 in the display area 101a is that the second material layer a2 of the first routing layer of the power routing 104 located in the first target area m (the first target area m is not protected by the first organic film layer 105) is etched, resulting in an I-shaped structure of the first routing layer.
  • an inorganic film layer for example, a passivation layer (PVX)
  • PVX passivation layer
  • the solution of forming an inorganic film layer will lead to an increase in the process, such as adding inorganic film layer deposition, exposure and development processes, thereby affecting the production capacity of the display panel.
  • the display panel includes multiple source and drain layers (for example, including a first source and drain layer SD1, a second source and drain layer SD2 and a third source and drain layer SD3)
  • the inorganic film layer can only be designed between SD1 and SD2, that is, only SD1 can be used to route the power line (the power line is a single-layer line), which is not conducive to reducing the power consumption of the display panel, and the flexibility of the wiring of the power line is poor.
  • the orthographic projection of the third material layer a3 of the first routing layer of the power routing 104 located in the first target area m on the base substrate 101 is located within the orthographic projection of the second material layer a2 on the base substrate 101.
  • the orthographic projection of the second material layer a2 of the first routing layer of the power routing 104 located in the first target area m on the base substrate 101 is located within the orthographic projection of the first material layer a1 on the base substrate 101.
  • the orthographic projection of the second material layer a2 of the first wiring layer of the power line 104 located in the first target area m on the base substrate 101 can be located within the orthographic projection of the first material layer a1 on the base substrate 101.
  • the third material layer a3 of the first wiring layer of the power line 104 located in the first target area m can be etched by an etching process, so that the orthographic projection of the third material layer a3 of the power line 104 located in the first target area m on the base substrate 101 is located within the orthographic projection of the second material layer a2 on the base substrate 101, thereby avoiding the I-shaped structure of the portion of the first wiring layer of the power line 104 located in the first target area m.
  • the inorganic material layer in the encapsulation film layer included in the display panel 10 can be gradually increased in the first target area m, thereby preventing cracks in the inorganic material layer and further preventing water and oxygen from invading.
  • the luminous effect of the pixel unit 102 in the display area 101a can be guaranteed, and black spots in the display area 101a can be avoided.
  • an embodiment of the present application provides a display panel, in which a first routing layer of a power routing line has a first target area exposed by a through groove area of a first organic film layer, and an orthographic projection of a third material layer of the first routing layer located in the first target area on the substrate is located within an orthographic projection of the second material layer on the substrate.
  • An orthographic projection of a second material layer of the first routing layer located in the first target area on the substrate is located within an orthographic projection of the first material layer on the substrate.
  • FIG. 7 is a partial schematic diagram of FIG. 2.
  • FIG. 8 is a cross-sectional view of FIG. 7 along the AA direction.
  • FIG. 9 to FIG. 7 are cross-sectional views along the BB direction.
  • FIG. 10 is a cross-sectional view of FIG. 7 along the CC direction.
  • FIG. 11 is a cross-sectional view of FIG. 7 along the DD direction, and
  • FIG. 12 is a cross-sectional view of FIG. 7 along the EE direction.
  • the first wiring layer of the power wiring 104 is located in the first target region m.
  • the first material layer a1 has a first direction X extending along the first direction X.
  • the first boundary a11, the first boundary a11 can be the midline of the side of the first material layer a1 in its thickness.
  • the second material layer a2 of the first routing layer of the power routing 104 located in the first target area m has a second boundary a21 along the first direction X, and the second boundary a21 can be the midline of the side of the second material layer a2 in its thickness.
  • the third material layer a3 of the first routing layer of the power routing 104 located in the first target area m has a third boundary a31 extending along the first direction X, and the third boundary a31 can be the midline of the side of the third material layer a3 in its thickness.
  • the inorganic film layer in Figures 8 to 12 refers to a film layer whose material is an inorganic material and is located on the side of the power routing 104 close to the base substrate.
  • the organic film layer in Figures 8 to 12 refers to a film layer whose material is an organic material, for example, the organic film layer includes a first organic film layer 105 located on the side of the first routing layer of the power routing 104 away from the base substrate 101.
  • the size of the second material layer a2 that is engraved in the subsequent film preparation process is usually less than 3 micrometers ( ⁇ m). Therefore, in order to ensure that the orthographic projection of the third material layer a3 on the base substrate 101 is located within the orthographic projection of the second material layer a2 on the base substrate 101, the distance between the first boundary a11 and the third boundary a31 in the second direction Y can be greater than 3 ⁇ m.
  • the second boundary a21 is located between the first boundary a11 and the third boundary a31, thereby making the first material layer a1, the second material layer a2 and the third material layer a3 present a step structure that increases layer by layer.
  • the second direction Y is perpendicular to the first direction X.
  • the first direction X is the pixel column direction of the display panel 10
  • the second direction Y is the pixel row direction of the display panel 10.
  • the second boundary a21 being located between the first boundary a11 and the third boundary a31 may mean that the orthographic projection of the second boundary a21 on the base substrate 101 is located between the orthographic projection of the first boundary a11 on the base substrate 101 and the orthographic projection of the third boundary a31 on the base substrate 101 .
  • the first organic film layer 105 has a groove region 105b, and the thickness h1 of the first organic film layer 105 in the groove region 105b is less than the thickness h2 of other regions except the groove region 105b.
  • the groove region 105b is used to cover the second target region n of the power supply line 104.
  • the second target region n and the first target region m are adjacent in the first direction X.
  • the same etching process may be used to etch the third material layer a3 of the first wiring layer of the power wiring 104 located in the first target area m, and to etch the groove area 105b of the first organic film layer 105.
  • the same mask opening in the mask plate may be used to form the etched third material layer a3 and the groove area 105b.
  • the length w1 of the etched area along the first direction X may be slightly larger than the length of the first target area m along the first direction X, and the length w2 along the second direction Y may be determined based on the product, and it is only necessary to ensure that the third boundary a31 of the first wiring layer is relatively
  • the second boundary a21 may be far away from the first boundary a11.
  • the groove region 105b has a first groove boundary 105b1 which is close to the first wiring layer of the power wiring 104 and extends along the first direction X. Since the groove region 105b and the third material layer a3 are formed by the same etching process, assuming that the mask opening in the mask is a rectangular opening, the orthographic projection of the first groove boundary 105b1 on the base substrate 101 is collinear with the orthographic projection of the third boundary a31 on the base substrate 101.
  • the groove area 105b covering the second target area n and the through-groove area 105a exposing the first target area m in the first organic film layer 105 are adjacent in the first direction X.
  • the groove area 105b also has a second groove boundary 105b2 away from the through-groove area 105a and extending along the second direction Y, and a third groove boundary 105b3 adjacent to the through-groove area 105a and extending along the second direction Y.
  • the distance b between the second groove boundary 105b2 and the third groove boundary 105b3 in the first direction X is greater than 3 ⁇ m. In this way, the etching of the third material layer a3 located in the first target area m of the power wiring 104 can be ensured, and the power wiring 104 is prevented from having an I-shaped structure due to a small etching range.
  • a portion of the second material layer a2 of the first routing layer located in the first target area m may also be etched away, and of course the second material layer a2 of the first routing layer located in the first target area m may not be etched away.
  • the thickness of the portion of the second material layer a2 located in the first target area m is less than the thickness of the portion of the second material layer a2 located in other areas.
  • the surface of the portion of the second material layer a2 located in the first target area (m) away from the base substrate 101 is uneven.
  • the surface of the portion of the second material layer a2 located in the first target area (m) away from the base substrate 101 can also be made flat.
  • the thickness of the second material layer a2 located in the first target area m may be equal to the thickness of the second material layer a2 located in other areas.
  • the display panel 10 includes: an active layer (poly), a first insulating layer, a first gate layer (gate1), a second insulating layer, a second gate layer (gate2), a third insulating layer, an oxide layer (IGZO), a fourth insulating layer, a third gate layer (gate3), an interlayer dielectric layer (inter level
  • the display panel 10 includes a first source-drain layer (SD1), a first planarization layer (PLN), a second source-drain layer (SD2), a second planarization layer (PLN2), a third source-drain layer (SD3) and a third planarization layer (PLN3). That is, the display panel 10 has three source-drain layers.
  • the organic film layers in FIGS. 8 to 12 include a first planarization layer, a second planarization layer, and a third planarization layer
  • the inorganic film layers in FIGS. 8 to 12 include a first insulating layer, a second insulating layer, a third insulating layer, a fourth insulating layer and an interlayer dielectric layer.
  • the power supply line 104 can be wired using one, two or three layers of the first source-drain layer (SD1), the second source-drain layer (SD2) and the third source-drain layer (SD3). That is, the power supply line 104 can include one layer of wiring, two layers of wiring or three layers of wiring. If the power supply line 104 is a multi-layer wiring scheme, it is necessary to ensure that the wiring on the upper layer covers the wiring on the lower layer to avoid the wiring on the lower layer being exposed to the outside and affecting the wiring on the lower layer during the subsequent film preparation.
  • the power supply wiring 104 includes a third wiring layer, a second wiring layer and a first wiring layer stacked in sequence in a direction away from the base substrate 101.
  • the third wiring layer is located at the first source and drain layer (SD1) of the display panel 10
  • the second wiring layer is located at the second source and drain layer (SD2)
  • the first wiring layer is located at the third source and drain layer (SD3).
  • the first flat layer (third organic film layer) between the first source and drain layer and the second source and drain layer has an opening, and the third layer wiring and the second layer wiring are connected through the opening in the first flat layer.
  • the second flat layer (second organic film layer) between the second source and drain layer and the third source and drain layer has an opening, and the second layer wiring and the first layer wiring are connected through the opening in the first flat layer.
  • the first organic film layer 105 has a through groove area 105a, and the second organic film layer and the third organic film layer also have through groove areas 105a. That is, the area where the first organic film layer 105 is removed next to the blocking structure 103, and the second organic film layer and the third organic film layer are also removed. That is, the through groove area 105a refers to the area where all the film layers composed of organic materials included in the display panel 10 are removed. Since the first layer of wiring covers the second layer of wiring and the third layer of wiring, the design of the through groove area 105a can expose the first target area m of the first wiring layer without exposing the second wiring layer and the third wiring layer.
  • the etching process can be used to etch the third layer wiring located in the first target area m in the first layer wiring to avoid the first layer wiring being in an I-shaped structure.
  • the power wiring 105 shown in Figures 7 to 12 can be the first layer wiring included in the power wiring 105, and Figures 7 to 12 do not show the second layer wiring and the third layer wiring.
  • the display panel 10 when the display panel 10 has three source and drain layers, the display panel 10 It may be an oxide (low temperature polycrystalline oxide, LTPO) display panel, and the oxide display panel includes an oxide thin film transistor.
  • oxide low temperature polycrystalline oxide, LTPO
  • the display panel 10 includes: an active layer (poly), a first insulating layer, a first gate layer (gate1), a second insulating layer, a second gate layer (gate2), an interlayer dielectric layer (ILD), a first source and drain layer (SD1), a first planar layer (PLN1), a second source and drain layer (SD2) and a second planar layer (PLN2). That is, the display panel 10 has two source and drain layers.
  • the power supply line 104 may be arranged in one or two layers of the first source-drain layer and the second source-drain layer. That is, the power supply line 104 may include one layer of lines or two layers of lines. If the power supply line 104 is arranged in two layers, it is necessary to ensure that the lines in the upper layer cover the lines in the lower layer to avoid the lines in the lower layer being exposed to the outside and affecting the lines in the lower layer during the subsequent film preparation.
  • the power supply wiring 104 includes a second wiring layer and a first wiring layer stacked in sequence in a direction away from the base substrate 101.
  • the second wiring layer is located at the first source and drain layer (SD1) of the display panel 10, and the first wiring layer is located at the second source and drain layer (SD2).
  • the first flat layer (second organic film layer) between the first source and drain layer and the second source and drain layer has an opening, and the second layer wiring and the first layer wiring are connected through the opening in the first flat layer.
  • the first organic film layer 105 has a through-groove region 105a
  • the second organic film layer also has a through-groove region 105a. That is, the region where the first organic film layer 105 is removed next to the blocking structure 103 also removes the second organic film layer. That is, the through-groove region 105a refers to the region where all the film layers composed of organic materials included in the display panel 10 are removed. Since the first layer of wiring covers the second layer of wiring, the design of the through-groove region 105a can expose the first target region m of the first wiring layer without exposing the second wiring layer.
  • the etching process can be used to etch the third layer wiring located in the first target area m in the first layer wiring to avoid the first layer wiring being in an I-shaped structure.
  • the power wiring 105 shown in Figures 7 to 12 can be the first layer wiring included in the power wiring 105, and Figures 7 to 12 do not show the second layer wiring.
  • the display panel 10 when the display panel 10 has two source and drain layers, the display panel 10 may be a low temperature poly-silicon (LTPS) display panel, and the LTPS display panel includes LTPS thin film transistors.
  • LTPS low temperature poly-silicon
  • the display panel 10 includes: an active layer (poly), a first insulating layer, a first gate layer (gate1), a second insulating layer, a second gate layer (gate2), an interlayer dielectric layer (ILD), a first source and drain layer (SD1) and a first planar layer (PLN1). That is, the display panel 10 has a source and drain layer.
  • the power supply line 104 can be wired using the first source and drain layer. That is, the power supply line 104 can include a layer of lines.
  • the power supply line 104 includes a first line layer, and the first flat layer on the first line layer can be the first organic film layer 105 described in the above embodiment.
  • the power supply line 105 shown in Figures 7 to 12 can be the first layer of lines included in the power supply line 105.
  • the display panel 10 when the display panel 10 has a source-drain electrode layer, the display panel 10 may be a low-temperature polycrystalline silicon (LTPS) display panel, and the LTPS display panel includes LTPS thin film transistors.
  • LTPS low-temperature polycrystalline silicon
  • At least one power supply line 104 includes a first signal power supply line 104a and a second signal power supply line 104b spaced apart in the second direction Y.
  • the first signal power supply line 104a can provide a first signal for the pixel unit 102, and the first signal power supply line 104a can be a negative power supply line (referred to as a VSS line).
  • the second signal power supply line 104b can provide a second signal for the pixel unit 102, and the second signal power supply line 104b can be a positive power supply line (referred to as a VDD line).
  • the through-slot area 105a has a first sub-through-slot area 105a1 for exposing the first signal power line 104a and a second sub-through-slot area 105a2 for exposing the second signal power line 104b.
  • the length k1 of the first sub-through-slot area 105a1 along the first direction X is less than or equal to the length k2 of the second sub-through-slot area 105a2 along the first direction X.
  • the first sub-through-slot area 105a1 of the area where the VSS line is set can be designed to be smaller, so that the area has an organic film layer to insulate the double-layered wiring of other signal lines.
  • the orthographic projection of the power supply line 104 on the base substrate 101 partially overlaps with the orthographic projection of the blocking structure 103 on the base substrate 101.
  • a portion of the power supply line 104 is located on a side of the blocking structure 103 close to the display area 101a to connect with the pixel unit 102, and another portion of the power supply line 104 is located on a side of the blocking structure 103 away from the display area 101a to receive a power signal.
  • the orthographic projection of the blocking structure 103 on the substrate 101 may be a ring structure.
  • a portion of the power supply line 104 located on the side of the blocking structure 103 close to the display area 101a is located on the side of the blocking structure 103 close to the display area 101a.
  • the power line 104 is located within the area surrounded by the blocking structure 103.
  • the other part of the power line 104 located on the side of the blocking structure 103 away from the display area 101a is located outside the area surrounded by the blocking structure 103.
  • the power line 104 can pass through the blocking structure 103 and enter the area surrounded by the blocking structure 103.
  • the part of the blocking structure 103 through which the power line 104 passes can also be called a port.
  • the barrier structure 103 may include a first barrier dam 1031, a second barrier dam 1032, and a third barrier dam 1033.
  • the first barrier dam 1031, the second barrier dam 1032, and the third barrier dam 1033 are sequentially arranged in a direction away from the display area 101a.
  • the through-slot region 105a may be located on the side of the third barrier dam 1033 away from the display region 101a, and may also be located between adjacent barrier dams.
  • two through-slot regions 105a are designed, one of which is located on the side of the third barrier dam 1033 away from the display region 101a, and the other through-slot region 105a is located between the second barrier dam 1032 and the third barrier dam 1033.
  • no through-slot region 105a is designed between the first barrier dam 1031 and the second barrier dam 1032, and the through-slot region 105a between the second barrier dam 1032 and the third barrier dam 1033 is only located in the area where the first power signal routing is located, and not in the area where the second power signal routing is located.
  • This design method allows the cathode layer and the barrier dam to overlap, thereby facilitating the realization of a narrow frame of the display panel.
  • a through groove region 105 a may be designed between the first barrier dam 1031 and the second barrier dam 1032 , and between the second barrier dam 1032 and the third barrier dam 1033 .
  • each barrier dam in the barrier structure 103 includes at least one layer of the organic film layer in the display panel.
  • the organic film layer in the display panel 10 includes: a third organic film layer, a second organic film layer and a first organic film layer.
  • the organic film layer in the display panel 10 also includes: a pixel defining layer and a supporting layer.
  • one of the first organic film layer, the second organic film layer and the third organic film layer is located in an area adjacent to any barrier dam in the barrier structure 103 and where no through groove area 105a is provided. That is, if the through groove area 105a is provided between adjacent barrier dams or beside the barrier dams, or an organic film layer is provided.
  • the heights of the first barrier dam 1031, the second barrier dam 1032, and the third barrier dam 1033 may increase in sequence in the direction away from the display area 101a. That is, the height of the first barrier dam 1031 is less than the height of the second barrier dam 1032, and the height of the second barrier dam 1032 is less than the height of the third barrier dam 1033.
  • the heights of the first barrier dam 1031, the second barrier dam 1032, and the third barrier dam 1033 are This embodiment of the present application does not limit this.
  • the display panel 10 further includes an encapsulation film layer (not shown) for encapsulating the display area 101a.
  • the encapsulation film layer may include: a first film layer, a second film layer and a third film layer stacked in a direction away from the base substrate 101.
  • the first film layer and the third film layer may be made of an inorganic material, and the second film layer may be made of an organic material.
  • the first film layer and the third film layer may be made of one or more inorganic oxides such as SiNx (silicon nitride), SiOx (silicon oxide) and SiOxNy (silicon oxynitride).
  • the second film layer may be made of a resin material.
  • the resin may be a thermoplastic resin or a thermoplastic resin, the thermoplastic resin may include an acrylic (PMMA) resin, and the thermosetting resin may include an epoxy resin.
  • the second film layer can be located in the area surrounded by the blocking structure 103, and the first film layer and the third film layer can cover the area surrounded by the blocking structure 103 and cover the blocking structure 103. That is, the orthographic projections of the first film layer and the third film layer on the base substrate 101 can be located on the side of the blocking structure 103 away from the display area 101a, that is, can be located in the first target area m of the power line 104.
  • the power line 104 is prevented from being in an I-shape, thereby preventing the first film layer and the third film layer of the packaging film layer from cracking in the first target area m.
  • the second film layer can be manufactured by ink jet printing (IJP) method.
  • the first film layer and the third film layer can be manufactured by chemical vapor deposition (CVD) method.
  • the side edges of the third material layer a3, the second material layer a2 and the first material layer a1 are flat side edges, and the flat side edges are inclined relative to the supporting surface of the base substrate 101.
  • the orthographic projection of the third material layer a3 on the base substrate 101 is located within the orthographic projection of the second material layer a2 on the base substrate 101
  • the orthographic projection of the second material layer a2 on the base substrate 101 is located within the orthographic projection of the first material layer a1 on the base substrate 101.
  • the embodiment of the present application provides a display panel, in which the first routing layer of the power routing has a first target area exposed by the through-groove area of the first organic film layer, and the orthographic projection of the third material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the second material layer on the base substrate.
  • the orthographic projection of the second material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the first material layer on the base substrate.
  • the subsequent encapsulation film layer of the board generates cracks in the first target area, thereby preventing water and oxygen from invading the display area along the intrusion channels generated by the cracks.
  • the solution of the embodiment of the present application can ensure the luminous effect of the pixel unit in the display area, avoid the occurrence of black spots in the display area, and the yield of the display panel is high, and the display effect of the display panel is better.
  • FIG13 is a flow chart of a method for preparing a display panel provided in an embodiment of the present application. Referring to FIG13 , the method includes:
  • Step S101 provide a base substrate.
  • the base substrate 101 has a display region 101 a and a peripheral region 101 b surrounding the display region 101 a .
  • Step S102 forming a plurality of pixel units, a blocking structure and at least one initial power supply line on one side of the substrate.
  • a plurality of pixel units 102 are located in the display area 101a, the blocking structure 103 surrounds the display area 101a, and each initial power supply line is used to receive a power supply signal and is connected to the plurality of pixel units 102 to provide a power supply signal to the plurality of pixel units 102.
  • the initial power supply line at least includes a first initial wiring layer, and the first initial wiring layer includes a first material layer a1, a second material layer a2, and a third material layer a3 stacked in sequence in a direction away from the base substrate 101.
  • the material of the first material layer a1 is the same as the material of the third material layer a3, and the material of the second material layer a2 is different from the materials of the first material layer a1 and the third material layer a3.
  • Step S103 forming an initial organic film layer on a side of the initial power supply line away from the base substrate.
  • the initial organic film layer has at least one through-groove region 105a, the orthographic projection of the through-groove region 105a on the base substrate 101 and the orthographic projection of the blocking structure 103 on the base substrate 101 are arranged adjacent to each other.
  • the through-groove region 105a is used to expose the first target region m of the initial power supply wiring.
  • Step S104 etching the third material layer of the first initial routing layer of at least one initial power routing line located in the first target area and etching the initial organic film layer by an etching process to obtain a first routing layer and a first organic film layer of at least one initial power routing line.
  • the first routing layer of the power routing 104 is located in the first target area m, and the orthographic projection of the third material layer a3 on the base substrate 101 is located within the orthographic projection of the second material layer a2 on the base substrate 101, and the first routing layer of the power routing 104 is located in the first target area m, and the orthographic projection of the second material layer a2 on the base substrate 101 is located within the orthographic projection of the first material layer a1 on the base substrate 101.
  • the present invention provides a method for preparing a display panel.
  • the first routing layer of the power routing in the display panel has a first target area exposed by the through groove area of the first organic film layer, and the orthographic projection of the third material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the second material layer on the base substrate.
  • the orthographic projection of the second material layer of the first routing layer located in the first target area on the base substrate is located within the orthographic projection of the first material layer on the base substrate.
  • FIG14 is a flow chart of another method for manufacturing a display panel provided in an embodiment of the present application. Taking the case where the power wiring 104 includes a first wiring layer as an example, referring to FIG14, the method includes:
  • Step S201 forming an active layer, a first insulating layer, a first gate layer, a second insulating layer, a second gate layer and an interlayer dielectric layer in sequence on one side of a substrate.
  • the active layer includes a plurality of active patterns, each of which can be used to constitute a thin film transistor in a pixel circuit included in the pixel unit 102.
  • the first insulating layer is used to insulate the active layer from the first gate layer.
  • the first gate layer includes a plurality of first gate patterns, and the orthographic projection of each first gate pattern on the substrate 101 partially overlaps with the orthographic projection of an active pattern on the substrate 101, and the overlapping area can be a channel of the thin film transistor.
  • the second insulating layer is used to insulate the first gate layer from the second gate layer.
  • the second gate layer includes a plurality of second gate patterns, each of which can be used to constitute a plate of a storage capacitor in a pixel circuit.
  • the interlayer dielectric layer is used to insulate the second gate layer from the first source and drain layer formed subsequently.
  • Step S202 forming a first source-drain electrode layer and an initial planarization layer on a side of the interlayer dielectric layer away from the substrate.
  • the first source and drain electrode layer at least includes a first wiring layer of the power wiring 104.
  • the first wiring layer includes a first material layer a1, a second material layer a2 and a third material layer a3 stacked in sequence in a direction away from the base substrate 101.
  • the materials of the first material layer a1 and the third material layer a3 may both be titanium (Ti), and the material of the second material layer a2 may be aluminum (Al). That is, the first wiring layer may be a triple-layer structure of Ti/Al/Ti.
  • the initial flat layer (initial organic film layer) has at least one through-groove region 105a, and the through-groove region 105a is used to expose the first target region m of the first layer wiring.
  • the initial planar layer further includes a pattern for forming the barrier structure 103 in the display panel 10 .
  • the initial planar layer includes at least one annular pattern surrounding the display area 101 a , and the annular pattern is used to form a barrier dam in the barrier structure 103 .
  • the through-groove region 105 a and the annular pattern used to form a blocking dam in the blocking structure 103 are disposed adjacent to each other, that is, the through-groove region 105 a and the blocking structure 103 are disposed adjacent to each other.
  • Step S203 forming an anode layer of a plurality of pixel units on a side of the initial planar layer away from the base substrate.
  • the process of forming the anode layer includes: forming an anode film on the side of the initial flat layer away from the base substrate 101, and processing the anode film using a patterning process to form the anode layer of multiple pixel units 102.
  • the patterning process includes: photoresist coating, exposure, development, etching, and removal of the photoresist.
  • the developer used in the development process of preparing the anode layer will affect the first target area m of the first wiring layer, and will have a greater impact on the second material layer a2 of the first wiring layer.
  • the first boundary a11 of the first material layer a1 of the first routing layer located in the first target area m, the second boundary a21 of the second material layer a2, and the third boundary a31 of the third material layer a3 are collinear.
  • the developer used to prepare the anode layer will perform side engraving on the second material layer a2.
  • the orthographic projection of the second material layer a2 of the first routing layer located in the first target area m on the base substrate 101 is located within the orthographic projection of the third material layer a3 on the base substrate 101, and the first boundary a11 of the first material layer a1 of the first routing layer located in the first target area m and the third boundary a31 of the third material layer a3 are collinear. That is, after forming the anode layer, the first routing layer has an I-shaped structure. Among them, the first boundary a11, the second boundary a21, and the third boundary a31 all extend along the first direction X.
  • the layer before etching is referred to as the first initial routing layer, and the layer after etching is referred to as the first routing layer.
  • Step S204 etching the third material layer of the first initial wiring layer located in the first target area and etching the initial planar layer using an etching process to obtain a first wiring layer and a first planar layer.
  • the orthographic projection of the third material layer a3 of the first target area m on the base substrate 101 is located at the second material layer a2 of the first target area m.
  • the I-shaped structure of the first initial wiring layer can be eliminated, so that the final first layer wiring has a step structure.
  • the etching process includes: coating photoresist on the side of the initial organic film layer and the first target area m of the first initial wiring layer away from the substrate substrate; exposing the photoresist using a mask; developing the photoresist using a developer to remove the exposed portion of the photoresist; using an etching process to remove the third material layer of the first initial wiring layer located in the first target area and the portion of the initial organic film layer not protected by the photoresist; and removing the remaining photoresist.
  • the mask has a plurality of mask openings, each of which has a first mask boundary extending along the first direction X.
  • the first mask boundary is used to form a third boundary a31 of the third material layer a3 after etching, and the orthographic projection of the first mask boundary on the base substrate 101 is located within the orthographic projection of the first material layer a1 on the base substrate 101.
  • the distance between the first mask boundary and the first boundary a11 in the second direction Y is greater than 3 ⁇ m.
  • the distance between the third boundary a13 and the first boundary a11 in the second direction Y can be greater than 3 ⁇ m.
  • the first mask boundary is also used to form a first groove boundary 105b1 of the groove region 105b of the first organic film layer 105 after etching.
  • the first groove boundary 105b1 is close to the first wiring layer of the power wiring 104 and extends along the first direction X.
  • the thickness of the first organic film layer 105 in the groove region 105b is less than the thickness of other regions outside the groove region 105b.
  • the groove region is used to cover the second target region n of the first wiring layer of the power wiring 104.
  • the second target region n and the first target region m are adjacent in the first direction X.
  • the mask opening also has a second mask boundary extending along the second direction Y.
  • the through-groove region 105a is located on one side of the second mask boundary, and the second mask boundary is used to form a second groove boundary 105b2 of the groove region 105b of the first organic film layer 105 away from the through-groove region 105a and extending along the second direction Y.
  • the groove region 105b also has a third groove boundary 105b3 adjacent to the through-groove region 105a and extending along the second direction Y. The distance between the second groove boundary 105b2 and the third groove boundary 105b3 in the first direction X is greater than 3 ⁇ m.
  • Step S205 sequentially forming a pixel defining layer on the side of the anode layer away from the base substrate, and a light emitting layer and cathode layer.
  • the pixel defining layer may have a plurality of hollow regions, each of which may be used to expose an anode pattern in the anode layer.
  • the preparation process of the pixel defining layer includes: forming a pixel defining film on a side of the anode layer away from the base substrate 101, and processing the pixel defining film using a patterning process to obtain the pixel defining layer.
  • the pixel definition material will remain in the I-shaped structure.
  • the pixel definition material is an organic material (such as polyimide PI), so the pixel definition material will absorb water and oxygen, which may cause some impact on the display of the display panel 10.
  • the solution of the embodiment of the present application has eliminated the I-shaped structure of the first wiring layer through the above-mentioned step S204. Therefore, after the pixel definition layer is prepared, there will usually be no pixel definition material remaining at the position of the first wiring layer, and thus the display of the display panel 10 will not be affected.
  • the light-emitting layer and the cathode layer can be prepared in sequence, and then the preparation of multiple pixel units 102 is completed to realize the display of the display panel 10.
  • the cathode layer of multiple pixel units 102 can be a common film layer, and the cathode layer can be located in the peripheral area 101b in addition to the display area 101a.
  • the boundary of the cathode layer in the peripheral area 101b is located on the side of the through groove area 105a close to the display area 101a, so as to avoid the cathode layer being directly connected to the power supply wiring 104 of different signals through the through groove area 105a, thereby preventing a short circuit.
  • Step S206 forming a packaging film layer on a side of the cathode layer away from the base substrate.
  • the packaging film layer may include: a first film layer, a second film layer and a third film layer stacked in a direction away from the base substrate 101 .
  • the first film layer and the third film layer may be made of an inorganic material, and the second film layer may be made of an organic material.
  • the first film layer and the third film layer may be made of one or more inorganic oxides such as SiNx (silicon nitride), SiOx (silicon oxide) and SiOxNy (silicon oxynitride).
  • the second film layer may be made of a resin material.
  • the resin may be a thermoplastic resin or a thermoplastic resin, the thermoplastic resin may include an acrylic (PMMA) resin, and the thermosetting resin may include an epoxy resin.
  • the second film layer can be located in the area surrounded by the blocking structure 103, and the first film layer and the third film layer can cover the area surrounded by the blocking structure 103 and cover the blocking structure 103. That is, the orthographic projections of the first film layer and the third film layer on the base substrate 101 can be located on the side of the blocking structure 103 away from the display area 101a, that is, can be located in the first target area m of the first wiring layer.
  • the first wiring layer finally formed is prevented from being in an I-shape, thereby preventing the first film layer and the third film layer of the packaging film layer from cracking in the first target area m.
  • the second film layer may be manufactured by IJP method.
  • the first film layer and the third film layer may be manufactured by CVD method.
  • step S204 Since the above step S204 has removed the I-shaped structure of the first wiring layer, even if the first film layer and the third film layer of the packaging film layer cover the first target area m, they will not break due to the existence of the I-shaped structure, but can climb layer by layer on the step structure of the first target area m, thereby avoiding the formation of an invasion channel for water and oxygen, and avoiding the occurrence of black spots in the display area 101a.
  • FIG16 is a flow chart of another method for manufacturing a display panel provided by an embodiment of the present application. Taking the case where the power wiring 104 includes a first wiring layer as an example, referring to FIG16 , the method includes:
  • Step S301 forming an active layer, a first insulating layer, a first gate layer, a second insulating layer, a second gate layer and an interlayer dielectric layer in sequence on one side of a substrate.
  • step S301 can refer to the relevant description in the above-mentioned step S201, and the embodiment of the present application will not be repeated here.
  • Step S302 forming a first source and drain electrode layer and an initial planarization layer on a side of the interlayer dielectric layer away from the substrate.
  • step S302 can refer to the relevant description in the above-mentioned step S202, and the embodiment of the present application will not be repeated here.
  • Step S303 forming an anode layer of a plurality of pixel units on a side of the initial planar layer away from the base substrate.
  • step S303 can refer to the relevant description in the above-mentioned step S203, and the embodiment of the present application will not be repeated here.
  • Step S307 forming a packaging film layer on a side of the cathode layer away from the base substrate.
  • step S401 can refer to the relevant description in the above-mentioned step S201, and the embodiment of the present application will not be repeated here.
  • Step S402 forming a first source-drain electrode layer, a first initial planarization layer, a second source-drain electrode layer and a second initial planarization layer on a side of the interlayer dielectric layer away from the substrate.
  • the first source-drain layer at least includes the second routing layer of the power routing 104.
  • the second source-drain layer at least includes the first routing layer of the power routing 104.
  • the orthographic projection of the first routing layer on the base substrate 101 covers the orthographic projection of the second routing layer on the base substrate 101.
  • the first routing layer and the second routing layer both include a first material layer a1, a second material layer a2, and a third material layer a3 stacked in sequence in a direction away from the base substrate 101.
  • Step S403 forming an anode layer of a plurality of pixel units on a side of the second initial planar layer away from the base substrate.
  • the process of forming the anode layer includes: forming an anode film on the side of the second initial flat layer away from the base substrate 101, and processing the anode film using a patterning process to form the anode layer of multiple pixel units 102.
  • the patterning process includes: photoresist coating, exposure, development, etching, and removing the photoresist.
  • the first routing layer before etching is referred to as the first initial routing layer
  • the first routing layer after etching is referred to as the first routing layer.
  • the first flat layer and the second flat layer may also be etched.
  • the first flat layer and the second flat layer before etching are collectively referred to as the initial flat layer
  • the first flat layer and the second flat layer after etching are collectively referred to as the flat layer.
  • Step S404 Etch the third material layer of the first initial wiring layer located in the first target area and etch the initial planar layer using an etching process to obtain a first wiring layer and a planar layer.
  • the first initial wiring layer is located in the first target area m, the portion thereof is exposed.
  • the first wiring layer is located outside and is in an I-shaped structure due to the influence of the developer of the anode layer in the above step S403. Therefore, the third material layer a3 of the first initial wiring layer located in the first target area m can be etched by an etching process to obtain the first wiring layer. This process can be called a TTE process.
  • the orthographic projection of the third material layer a3 of the first target area m on the base substrate 101 is located within the orthographic projection of the second material layer a2 of the first target area m on the base substrate 101. That is, the I-shaped structure of the first initial wiring layer can be eliminated, so that the final first layer wiring has a step structure.
  • a portion of the initial flat layer may also be etched to obtain a final flat layer.
  • the formed flat layer has a groove area 105b, and the thickness of the portion of the flat layer located in the groove area 105b is less than the thickness of the portion located in other areas.
  • Step S405 forming a pixel defining layer, a light emitting layer and a cathode layer in sequence on a side of the anode layer away from the base substrate.
  • step S405 can refer to the relevant description in the above-mentioned step S205, and the embodiment of the present application will not be repeated here.
  • Step S406 forming a packaging film layer on a side of the cathode layer away from the base substrate.
  • step S406 can refer to the relevant description in the above-mentioned step S206, and the embodiment of the present application will not be repeated here.
  • FIG46 is a flow chart of another method for manufacturing a display panel provided in an embodiment of the present application. Taking the case where the power supply wiring 104 includes a first layer wiring and a second layer wiring as an example, referring to FIG46 , the method includes:
  • Step S501 forming an active layer, a first insulating layer, a first gate layer, a second insulating layer, a second gate layer and an interlayer dielectric layer in sequence on one side of a substrate.
  • step S501 can refer to the relevant description in the above-mentioned step S201, and the embodiment of the present application will not be repeated here.
  • Step S502 forming a first source-drain electrode layer, a first initial planarization layer, a second source-drain electrode layer and a second initial planarization layer on a side of the interlayer dielectric layer away from the substrate.
  • step S502 can refer to the relevant description in the above-mentioned step S402, and the embodiment of the present application will not be repeated here.
  • Step S503 forming a plurality of anodes of pixel units on a side of the second initial flat layer away from the substrate.
  • Polar layer
  • step S503 can refer to the relevant description in the above-mentioned step S403, and the embodiment of the present application will not be repeated here.
  • Step S504 forming a pixel defining layer on a side of the anode layer away from the base substrate.
  • step S504 can refer to the relevant description in the above-mentioned step S304, and the embodiment of the present application will not be repeated here.
  • Step S505 etching the third material layer of the first initial wiring layer located in the first target area and etching the initial planar layer using an etching process to obtain a first wiring layer and a planar layer.
  • an etching process can be used to etch the third material layer a3 of the first initial wiring layer located in the first target area m, thereby obtaining the first wiring layer. This process can be called a TTE process.
  • the orthographic projection of the third material layer a3 of the first target area m on the base substrate 101 is located within the orthographic projection of the second material layer a2 of the first target area m on the base substrate 101. That is, the I-shaped structure of the first initial wiring layer can be eliminated, so that the final first layer wiring has a step structure. In addition, the pixel defining material remaining in the I-shaped structure can be removed.
  • a portion of the initial flat layer may also be etched to obtain a final flat layer.
  • the formed flat layer has a groove area 105b, and the thickness of the portion of the flat layer located in the groove area 105b is less than the thickness of the portion located in other areas.
  • Step S506 forming a light emitting layer and a cathode layer in sequence on a side of the pixel defining layer away from the base substrate.
  • step S506 can refer to the relevant description in the above-mentioned step S306, and the embodiment of the present application will not be repeated here.

Landscapes

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Abstract

本申请公开了一种显示面板及其制备方法、显示装置，涉及显示技术领域。该显示面板中的电源走线的第一走线层具有被第一有机膜层的通槽区域露出的第一目标区域，第一走线层位于第一目标区域的第三材料层在衬底基板上的正投影位于第二材料层在衬底基板上的正投影内。第一走线层位于第一目标区域的第二材料层在衬底基板上的正投影位于第一材料层在衬底基板上的正投影内。由此，可以避免显示面板后续形成的封装膜层在第一目标区域产生裂纹，进而避免水氧沿着裂纹所产生的入侵通道入侵至显示区域。本申请的方案可以保证显示区域的像素单元的发光效果，避免显示区域出现黑斑不良，显示面板的良率较高，显示面板的显示效果较好。

Description

显示面板及其制备方法、显示装置
本公开要求于2023年06月30日提交的申请号为202310801942.9，发明名称为“显示面板及其制备方法、显示装置”的中国专利申请的优先权，上述案件的全部内容通过引用结合在本公开中。
技术领域
本申请涉及显示技术领域，特别涉及一种显示面板及其制备方法、显示装置。
背景技术
有机发光二极管(organic light-emitting display，OLED)显示面板，由于其具有自发光、亮度高、画质好以及能耗低等优点，已经成为显示技术领域的主流发展方向。
发明内容
本申请提供了一种显示面板及其制备方法、显示装置，所述技术方案如下：
一方面，提供了一种显示面板，所述显示面板包括：
衬底基板，所述衬底基板具有显示区域以及围绕所述显示区域的周边区域；
多个像素单元，所述多个像素单元位于所述显示区域；
阻挡结构，所述阻挡结构围绕所述显示区域；
至少一条电源走线，位于所述衬底基板的一侧，每条所述电源走线用于接收电源信号，且与所述多个像素单元连接；
第一有机膜层，所述第一有机膜层位于所述电源走线远离所述衬底基板的一侧，且所述第一有机膜层具有至少一个通槽区域，所述通槽区域在所述衬底基板上的正投影和所述阻挡结构在所述衬底基板上的正投影相邻设置，且所述通槽区域用于露出所述电源走线的第一目标区域；
其中，所述电源走线至少包括第一走线层，所述第一走线层包括沿远离所述衬底基板的方向依次层叠的第一材料层，第二材料层以及第三材料层，所述 第一走线层位于所述第一目标区域的第三材料层在所述衬底基板上的正投影位于所述第二材料层在所述衬底基板上的正投影内，且所述第一走线层位于所述第一目标区域的第二材料层在所述衬底基板上的正投影位于所述第一材料层在所述衬底基板上的正投影内。
可选的，所述第一走线层位于所述第一目标区域的第一材料层具有沿第一方向延伸的第一边界，所述第一走线层位于所述第一目标区域的第二材料层具有沿第一方向延伸的第二边界，所述第一走线层位于所述第一目标区域的第三材料层具有沿第一方向延伸的第三边界；
其中，所述第一边界与所述第三边界在第二方向上的距离大于3微米，所述第二边界位于所述第一边界和所述第三边界之间，所述第二方向和所述第一方向垂直。
可选的，所述第一有机膜层具有凹槽区域，所述第一有机膜层位于所述凹槽区域的厚度，小于除所述凹槽区域之外的其他区域的厚度，所述凹槽区域用于覆盖所述第一走线层的第二目标区域；
其中，所述第二目标区域和所述第一目标区域在所述第一方向上相邻。
可选的，所述凹槽区域具有靠近所述第一走线层且沿第一方向延伸的第一凹槽边界，所述第一走线层位于所述第一目标区域的第三材料层具有沿所述第一方向延伸的第三边界；
其中，所述第一凹槽边界在所述衬底基板上的正投影，与所述第三边界在所述衬底基板上的正投影共线。
可选的，所述凹槽区域还具有远离所述通槽区域且沿第二方向延伸的第二凹槽边界，以及和所述通槽区域相邻且沿所述第二方向延伸的第三凹槽边界；其中，所述第二方向和所述第一方向垂直；
所述第二凹槽边界和所述第三凹槽边界在所述第一方向上的距离大于3微米。
可选的，所述电源走线包括沿远离所述衬底基板的方向依次层叠的第三走线层，第二走线层以及所述第一走线层；所述显示面板包括：位于所述第三走线层和所述第二走线层之间的第三有机膜层，以及位于所述第二走线层和所述第一走线层之间的第二有机膜层，所述第一有机膜层位于所述第一走线层远离所述衬底基板的一侧；
其中，所述第三走线层和所述第二走线层通过所述第三有机膜层中的开口连接，所述第二走线层和所述第一走线层通过所述第二有机膜层中的开口连接；所述通槽区域用于露出所述第一走线层的第一目标区域。
可选的，所述电源走线包括沿远离所述衬底基板的方向依次层叠的第二走线层以及所述第一走线层；所述显示面板包括：位于所述第二走线层和所述第一走线层之间的第二有机膜层，所述第一有机膜层位于所述第一走线层远离所述衬底基板的一侧；
其中，所述第二走线层和所述第一走线层通过所述第二有机膜层中的开口连接；所述通槽区域用于露出所述第一走线层的第一目标区域。
可选的，所述至少一条电源走线包括在所述第二方向上方间隔设置的第一信号电源走线和第二信号电源走线，所述通槽区域具有用于露出所述第一信号电源走线的第一子通槽区域和用于露出所述第二信号电源走线的第二子通槽区域；
其中，所述第一子通槽区域沿所述第一方向的长度，小于或等于所述第二子通槽区域沿所述第一方向的长度。
可选的，所述第二材料层位于所述第一目标区域的部分的厚度，小于或等于所述第二材料层位于所述其他区域的部分的厚度。
可选的，在所述第二材料层位于所述第一目标区域的部分的厚度小于所述第二材料层位于所述其他区域的部分的厚度的情况下，所述第二材料层位于所述第一目标区域的部分远离所述衬底基板的表面凹凸不平。
可选的，所述阻挡结构包括：沿远离所述显示区域依次设置的第一阻挡坝，第二阻挡坝以及第三阻挡坝；
其中，所述第一有机膜层具有两个所述通槽区域，其中一个所述通槽区域位于所述第三阻挡坝远离所述显示区域的一侧，另外一个所述通槽区域位于所述第二阻挡坝和所述第三阻挡坝之间。
可选的，所述阻挡结构中的每个阻挡坝均包括所述显示面板中的有机膜层中的至少一层，所述显示面板中的有机膜层包括：第三有机膜层，第二有机膜层以及所述第一有机膜层；
其中，所述第一有机膜层，所述第二有机膜层以及所述第三有机膜层中的其中一个有机膜层位于所述阻挡结构中的任一阻挡坝相邻且未设置所述通槽区 域的区域。
可选的，所述电源走线中被所述显示面板中的有机膜层覆盖的区域中，所述第三材料层，所述第二材料层以及所述第一材料层的侧边为平坦侧边，且所述平坦侧边相对于所述衬底基板的承载面倾斜；
其中，所述第三材料层在所述衬底基板上的正投影位于所述第二材料层在所述衬底基板上的正投影内，所述第二材料层在所述衬底基板上的正投影位于所述第一材料层在所述衬底基板上的正投影内。
另一方面，提供了一种显示面板的制备方法，所述方法包括：
提供一衬底基板，所述衬底基板具有显示区域以及围绕所述显示区域的周边区域；
在所述衬底基板的一侧形成多个像素单元，阻挡结构以及至少一条初始电源走线，所述多个像素单元位于所述显示区域，所述阻挡结构围绕所述显示区域，每条所述初始电源走线用于接收电源信号，且与所述多个像素单元连接；所述初始电源走线至少包括第一初始走线层，所述第一初始走线层包括沿远离所述衬底基板的方向依次层叠的第一材料层，第二材料层以及第三材料层；
在所述初始电源走线远离所述衬底基板的一侧形成初始有机膜层，所述初始有机膜层具有至少一个通槽区域，所述通槽区域在所述衬底基板上的正投影和所述阻挡结构在所述衬底基板上的正投影相邻设置，且所述通槽区域用于露出所述初始电源走线的第一目标区域；
采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层，得到至少一条电源走线的第一走线层和第一有机膜层，所述第一走线层位于所述第一目标区域的第三材料层在所述衬底基板上的正投影位于所述第二材料层在所述衬底基板上的正投影内，且所述电源走线位于所述第一目标区域的第二材料层在所述衬底基板上的正投影位于所述第一材料层在所述衬底基板上的正投影内。
可选的，形成多个像素单元包括：在所述初始有机膜层远离所述衬底基板的一侧依次形成阳极层，像素界定层，发光层以及阴极层；
所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层，包括：
在形成所述阳极层之后，且在形成所述像素界定层之前，所述采用刻蚀工 艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层。
可选的，形成所述阳极层之前，所述第一初始走线层位于所述第一目标区域的第一材料层的第一边界，第二材料层的第二边界以及第三材料层的第三边界共线；
形成所述阳极层之后，所述第一初始走线层位于所述第一目标区域的第二材料层在所述衬底基板上的正投影位于所述第三材料层在所述衬底基板上的正投影内，且所述第一初始走线层位于所述第一目标区域的第一材料层的第一边界以及第三材料层的第三边界共线；
其中，所述第一边界，所述第二边界以及所述第三边界均沿第一方向延伸。
可选的，形成多个像素单元包括：在所述第一有机膜层远离所述衬底基板的一侧依次形成阳极层，像素界定层，发光层以及阴极层；
所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层，包括：
在形成所述像素界定层之后，且在形成所述发光层之前，所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层。
可选的，形成所述像素界定层之前，第一初始走线层位于所述第一目标区域的第二材料层在所述衬底基板上的正投影位于所述第三材料层在所述衬底基板上的正投影内，且所述第一初始走线层位于所述第一目标区域的第一材料层的第一边界以及第三材料层的第三边界共线；
形成所述像素界定层之后，所述像素界定层的部分材料位于内缩区域，所述内缩区域为所述第一初始走线层具有第一材料层和第三材料层，且不具有第二材料层的区域；
在所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层之后，所述像素界定层位于所述内缩区域的部分材料被去除。
可选的，所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域的第三材料层以及刻蚀所述初始有机膜层，包括：
在所述第一初始走线层远离所述衬底基板的一侧涂覆光刻胶；
采用掩膜版对所述光刻胶进行曝光；
采用显影液对所述光刻胶进行显影，以去除所述光刻胶中被曝光的部分；
采用刻蚀工艺去除所述第一初始走线层位于所述第一目标区域的第三材料层以及所述初始有机膜层未被光刻胶保护的部分；
去除剩余的光刻胶。
可选的，所述掩膜版具有多个掩膜开口，每个掩膜开口在所述衬底基板上的正投影与所述通槽区域部分重叠，且和所述初始电源走线的第一目标区域部分重叠；
所述掩膜开口具有沿第一方向延伸的第一掩膜边界，所述第一掩膜边界用于形成刻蚀后的所述第三材料层的第三边界，且所述第一掩膜边界在所述衬底基板上的正投影位于所述第一材料层在所述衬底基板上的正投影内，所述第一掩膜边界与所述第三边界在第二方向上的距离大于3微米，所述第二方向和所述第一方向垂直。
可选的，所述第一掩膜边界还用于形成刻蚀后的所述第一有机膜层的凹槽区域的第一凹槽边界，所述第一凹槽边界靠近所述电源走线且沿所述第一方向延伸；
所述第一有机膜层位于所述凹槽区域的厚度，小于除所述凹槽区域之外的其他区域的厚度，所述凹槽区域用于覆盖所述电源走线的第二目标区域，所述第二目标区域和所述第一目标区域在所述第一方向上相邻。
可选的，所述掩膜开口还具有沿第二方向延伸的第二掩膜边界，所述通槽区域位于所述第二掩膜边界的一侧，所述第二掩膜边界用于形成所述第一有机膜层的凹槽区域远离所述通槽区域且沿所述第二方向延伸的第二凹槽边界；所述凹槽区域还具有和所述通槽区域相邻且沿所述第二方向延伸的第三凹槽边界；
其中，所述第二凹槽边界和所述第三凹槽边界在所述第一方向上的距离大于3微米。
可选的，形成所述电源走线包括：在所述衬底基板的一侧形成第一走线层；
或者，形成所述电源走线包括：在所述衬底基板的一侧依次形成第二走线层，第二有机膜层以及第一走线层，所述第一走线层和所述第二走线层通过所 述第二有机膜层中的开口连接；
又或者，形成所述电源走线包括：在所述衬底基板的一侧依次形成第三走线层，第三有机膜层，第二走线层，第二有机膜层以及第一走线层，所述第一走线层和所述第二走线层通过所述第二有机膜层中的开口连接，所述第二走线层和所述第三走线层通过所述第三有机膜层中的开口连接；
其中，所述通槽区域用于露出所述第一走线层的第一目标区域。
又一方面，提供了一种显示装置，所述显示装置包括供电组件以及如上述方面所述的显示面板；
其中，所述供电组件用于为显示面板供电。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种显示面板的结构示意图；
图2是图1所示的显示面板的局部示意图；
图3是本申请实施例提供的一种衬底基板的示意图；
图4是本申请实施例提供的一种电源走线的层叠示意图；
图5是本申请实施例提供的一种电源走线被侧刻的示意图；
图6是本申请实施例提供的一种电源走线的示意图；
图7是图2的局部示意图；
图8是图7沿AA方向的截面图；
图9是图7沿BB方向的截面图；
图10是图7沿CC方向的截面图；
图11是图7沿DD方向的截面图；
图12是图7沿EE方向的截面图；
图13是本申请实施例提供的一种显示面板的制备方法的流程图；
图14是本申请实施例提供的另一种显示面板的制备方法的流程图；
图15是本申请实施例提供的一种刻蚀第三材料层的过程示意图；
图16是本申请实施例提供的又一种显示面板的制备方法的流程图；
图17是本申请实施例提供一种形成有源薄膜的示意图；
图18是本申请实施例提供的一种对有源薄膜进行图案化处理的示意图；
图19是本申请实施例提供的一种形成第一绝缘层的示意图；
图20是本申请实施例提供的一种形成第一栅极薄膜的示意图；
图21是本申请实施例提供的一种对第一栅极薄膜进行图案化处理的示意图；
图22是本申请实施例提供的一种形成第二绝缘层的示意图；
图23是本申请实施例提供的一种形成第二栅极薄膜的示意图；
图24是本申请实施例提供的一种对第二栅极薄膜进行图案化处理的示意图；
图25是本申请实施例提供的一种形成层间介电层的示意图；
图26是本申请实施例提供的一种形成第一源漏薄膜的示意图；
图27是本申请实施例提供的一种在第一源漏薄膜远离衬底基板的一侧涂覆光刻胶的示意图；
图28是本申请实施例提供的一种对光刻胶进行曝光和显影的示意图；
图29是本申请实施例提供的一种对第一源漏薄膜进行刻蚀的示意图；
图30是本申请实施例提供的一种去除光刻胶的示意图；
图31是本申请实施例提供的一种形成第一平坦薄膜的示意图；
图32是本申请实施例提供的一种对第一平坦薄膜进行图案化处理的示意图；
图33是本申请实施例提供的一种形成阳极薄膜的示意图；
图34是本申请实施例提供的一种对阳极薄膜进行图案化处理的示意图；
图35是本申请实施例提供的一种形成像素界定薄膜的示意图；
图36是本申请实施例提供的一种对像素界定薄膜进行图案化处理的示意图；
图37是本申请实施例提供的一种在阳极层制备完之后涂覆光刻胶的示意图；
图38是本申请实施例提供的一种对光刻胶曝光和显影的示意图；
图39是本申请实施例提供的一种对第三材料层进行刻蚀的示意图；
图40是本申请实施例提供的一种去除光刻胶的示意图；
图41是本申请实施例提供的一种在像素界定层制备完之后涂覆光刻胶的示意图；
图42是本申请实施例提供的一种对光刻胶曝光和显影的示意图；
图43是本申请实施例提供的一种对第三材料层进行刻蚀的示意图；
图44是本申请实施例提供的一种去除光刻胶的示意图；
图45是本申请实施例提供的再一种显示面板的制备方法的流程图；
图46是本申请实施例提供的再一种显示面板的制备方法的流程图；
图47是本申请实施例提供的再一种显示面板的制备方法的流程图；
图48是本申请实施例提供的再一种显示面板的制备方法的流程图；
图49是本申请实施例提供的一种第一走线层未被有机膜层覆盖的区域呈工字型结构的电镜示意图；
图50是本申请实施例提供的一种第一走线层被有机膜层覆盖的区域的电镜示意图；
图51是本申请实施例提供的一种工字型结构内存在残留的像素界定材料的电镜示意图；
图52是本申请实施例提供的一种对第三材料层进行刻蚀的电镜示意图；
图53是本申请实施例提供的另一种对第三材料层进行刻蚀的电镜示意图；
图54是图53所示的电镜示意图的局部放大示意图；
图55是本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
相关技术中，显示面板具有显示区域以及围绕显示区域的周边区域。显示面板包括位于周边区域且围绕显示区域的阻挡结构，用于阻挡显示区域的有机材料溢流。为了避免水氧沿着有机材料从周边区域浸入至显示区域，需要将位于阻挡结构旁边区域的有机膜层去除。并且，显示面板包括电源走线，电源走线需从周边区域穿过阻挡结构和显示区域的像素单元的相关结构连接，进而为像素单元的相关结构提供电源信号。
但是，由于需要将位于阻挡结构旁边区域的有机膜层去除，因此会导致电源走线在有机膜层去除的位置暴露在外。在电源走线之后的膜层制备过程中，电源走线暴露在外的部分可能会被侧刻，进而影响显示面板的良率，显示面板的显示效果较差。
图1是本申请实施例提供的一种显示面板10的结构示意图。图2是图1所示的显示面板10的局部示意图。参考图1和图2，显示面板10包括：衬底基板101，多个像素单元102，阻挡结构103，至少一条电源走线104，以及第一有机膜层105。
图3是本申请实施例提供的一种衬底基板的示意图。参考图3，该衬底基板101具有显示区域101a以及围绕显示区域101a的周边区域101b。结合图1至图3，多个像素单元102位于显示区域101a，阻挡结构103位于周边区域101b且围绕显示区域101a，用于避免显示区域101a的有机材料溢流。
至少一条电源走线104位于衬底基板101的一侧，每条电源走线104用于接收电源信号，且与像素单元102连接。由此每条电源走线104可以用于将电源信号传输至像素单元102，进而驱动像素单元102发光。
第一有机膜层105位于电源走线104远离衬底基板101的一侧，且第一有机膜层105具有至少一个通槽区域105a。通槽区域105a在衬底基板101上的正投影和阻挡结构103在衬底基板101上的正投影相邻设置，且通槽区域105a用于露出电源走线104的第一目标区域m。
由于第一有机膜层105的材料为有机材料，因此外界的水氧可能会沿着第一有机膜层105入侵至显示区域101a，导致显示区域101a的像素单元102失效。由此，为了避免像素单元102失效，可以将位于阻挡结构103的相邻位置的第一有机膜层105去除，即第一有机膜层105中设计的通槽区域105a和阻挡结构103相邻设置。进一步的，由于去除了阻挡结构103的相邻位置的第一有机膜层105，因此电源走线104中位于去除了第一有机膜层105的第一目标区域m会暴露在外，即第一有机膜层105的通槽区域105a露出电源走线104的第一目标区域m。
其中，电源走线104至少包括第一走线层。参考图4，第一走线层包括沿远离衬底基板101的方向依次层叠的第一材料层a1，第二材料层a2以及第三材料 层a3。通常情况下，第一材料层a1的材料和第三材料层a3的材料相同，例如第一材料层a1和第三材料层a3的材料为钛(Ti)，而第二材料层a2的材料和第一材料层a1以及第三材料层a3的材料不同，例如第二材料层a2的材料为铝(Al)。并且，显示面板10还包括位于电源走线104远离衬底基板101的一侧的其他膜层。在这些其他膜层的后续制备过程中，由于电源走线104的第一走线层位于第一目标区域m的部分暴露在外，因此电源走线104的第一走线层位于第一目标区域m的部分容易受到工艺影响。其中，由于第二材料层a2的材料相对于第一材料层a1(第三材料层a3)的材料而言更容易被刻蚀，因此参考图5，第一走线层容易被侧刻，第一走线层呈工字型(undercut)结构。
进一步的，显示面板10还包括用于封装显示区域101a的封装膜层(图中未示出)，且封装膜层包括的无机材料层容易在电源走线104呈工字型的位置发生裂纹(crack)。该裂纹的存在为水氧的入侵提供了入侵通道，水氧会沿着该入侵通道向显示区域101a扩散，进而导致显示区域101a的像素单元102失效，导致显示区域101a出现黑斑不良的问题。
通过上述分析可以看出，显示区域101a的像素单元102失效的主要原因就是电源走线104的第一走线层中位于第一目标区域m(第一目标区域m没有第一有机膜层105保护)的部分的第二材料层a2被刻蚀，导致第一走线层呈工字型结构。
在相关技术中，为了解决第一走线层呈工字型结构而导致水氧入侵，进而导致像素单元失效，通常会在电源走线的第一走线层远离衬底基板101的一侧先形成一无机膜层(例如形成钝化层(passivation layer，PVX))，进而使得该无机膜层覆盖第一走线层被第一有机膜层露出的区域，避免后续膜层形成时导致第一走线层呈工字型结构。
但是，形成无机膜层的方案会导致工艺过程的增加，例如增加了无机膜层沉积、曝光以及显影等工序，进而影响显示面板的产能。并且，若显示面板包括多层源漏极层(例如包括第一源漏极层SD1，第二源漏极层SD2以及第三源漏极层SD3)的情况下，则该无机膜层只能设计在SD1和SD2之间，即只能采用SD1对电源走线进行布线(电源走线为单层走线)，不利于降低显示面板的功耗，且电源走线的布线的灵活性较差。
由此，在本申请实施例中，参考图6，为了解决电源走线104的第一走线层 呈工字型结构的这个问题，电源走线104的第一走线层位于第一目标区域m的第三材料层a3在衬底基板101上的正投影位于第二材料层a2在衬底基板101上的正投影内。电源走线104的第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第一材料层a1在衬底基板101上的正投影内。
需要说明的是，显示面板10包括的位于电源走线104远离衬底基板101的一侧的其他膜层制备完成之后，由于电源走线104的第一走线层位于第一目标区域m的第二材料层a2被刻蚀，因此可以使得电源走线104的第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第一材料层a1在衬底基板101上的正投影内。进一步的，参考图6，在后续膜层制备完成之后，可以采用刻蚀工艺刻蚀电源走线104的第一走线层位于第一目标区域m的第三材料层a3，以使得电源走线104位于第一目标区域m的第三材料层a3在衬底基板101上的正投影位于第二材料层a2在衬底基板101上的正投影内，进而避免电源走线104的第一走线层位于第一目标区域m的部分呈工字型结构。
进一步的，显示面板10包括的封装膜层中的无机材料层可以在第一目标区域m逐层爬坡，可以避免无机材料层发生裂纹，进而避免水氧入侵。由此，能够保证显示区域101a的像素单元102的发光效果，避免显示区域101a出现黑斑不良。
综上所述，本申请实施例提供了一种显示面板，该显示面板中的电源走线的第一走线层具有被第一有机膜层的通槽区域露出的第一目标区域，第一走线层位于第一目标区域的第三材料层在衬底基板上的正投影位于第二材料层在衬底基板上的正投影内。第一走线层位于第一目标区域的第二材料层在衬底基板上的正投影位于第一材料层在衬底基板上的正投影内。由此，可以避免显示面板后续形成的封装膜层在第一目标区域产生裂纹，进而避免水氧沿着裂纹所产生的入侵通道入侵至显示区域。本申请实施例的方案可以保证显示区域的像素单元的发光效果，避免显示区域出现黑斑不良，显示面板的良率较高，显示面板的显示效果较好。
图7是图2的局部示意图。图8是图7沿AA方向的截面图。图9至图7沿BB方向的截面图。图10是图7沿CC方向的截面图。图11是图7沿DD方向的截面图，图12是图7沿EE方向的截面图。结合图7至图11，电源走线104的第一走线层位于第一目标区域m的第一材料层a1具有沿第一方向X延伸的 第一边界a11，该第一边界a11可以为第一材料层a1的侧面在其厚度上的中线。电源走线104的第一走线层位于第一目标区域m的第二材料层a2具有沿第一方向X的第二边界a21，第二边界a21可以为第二材料层a2的侧面在其厚度上的中线。电源走线104的第一走线层位于第一目标区域m的第三材料层a3具有沿第一方向X延伸的第三边界a31，第三边界a31可以为第三材料层a3的侧面在其厚度上的中线。其中，图8至图12中的无机膜层是指位于电源走线104靠近衬底基板的一侧的所有材料为无机材料的膜层。图8至图12中的有机膜层是指材料为有机材料的膜层，例如有机膜层包括位于电源走线104的第一走线层远离衬底基板101的一侧的第一有机膜层105。
通常，第二材料层a2在后续膜层制备过程中被侧刻的尺寸通常小于3微米(μm)。因此为了确保第三材料层a3在衬底基板101上的正投影位于第二材料层a2在衬底基板101上的正投影内，可以使得第一边界a11与第三边界a31在第二方向Y上的距离大于3μm。第二边界a21位于第一边界a11和第三边界a31之间，由此使得第一材料层a1，第二材料层a2以及第三材料层a3呈逐层增大的台阶结构。其中，第二方向Y和第一方向X垂直，例如，第一方向X为显示面板10的像素列方向，第二方向Y为显示面板10的像素行方向。
其中，第二边界a21位于第一边界a11和第三边界a31之间可以是指：第二边界a21在衬底基板101上的正投影，位于第一边界a11在衬底基板101上的正投影和第三边界a31在衬底基板101上的正投影之间。
假设图12所示的有机膜层为第一有机膜层105，参考图12，第一有机膜层105具有凹槽区域105b，第一有机膜层105位于凹槽区域105b的厚度h1，小于除凹槽区域105b之外的其他区域的厚度h2。凹槽区域105b用于覆盖电源走线104的第二目标区域n。其中，第二目标区域n和第一目标区域m在第一方向X上相邻。
可选的，可以采用同一次刻蚀工艺刻蚀电源走线104的第一走线层位于第一目标区域m的第三材料层a3，以及刻蚀形成第一有机膜层105的凹槽区域105b。例如，在进行刻蚀工艺时，可以采用掩膜版中的同一掩膜开口形成刻蚀后的第三材料层a3以及凹槽区域105b。例如进行刻蚀工艺时，刻蚀的区域沿第一方向X的长度w1可以稍大于第一目标区域m沿第一方向X的长度，沿第二方向Y的长度w2可以基于产品确定，只需保证第一走线层的第三边界a31相对 于第二边界a21远离第一边界a11即可。
参考图7，凹槽区域105b具有靠近电源走线104的第一走线层且沿第一方向X延伸的第一凹槽边界105b1。由于凹槽区域105b和第三材料层a3采用同一次刻蚀工艺形成，因此假设掩膜版中的掩膜开口为矩形开口，则第一凹槽边界105b1在衬底基板101上的正投影，与第三边界a31在衬底基板101上的正投影共线。
由于电源走线104的第一走线层的第二目标区域n和第一目标区域m在第一方向X上相邻，因此第一有机膜层105中覆盖第二目标区域n的凹槽区域105b以及露出第一目标区域m的通槽区域105a在第一方向X上相邻。参考图7，凹槽区域105b还具有远离通槽区域105a且沿第二方向Y延伸的第二凹槽边界105b2，以及和通槽区域105a相邻且沿第二方向Y延伸的第三凹槽边界105b3。第二凹槽边界105b2和第三凹槽边界105b3在第一方向X上的距离b大于3μm。由此可以确保刻蚀电源走线104中位于第一目标区域m的第三材料层a3，避免由于刻蚀范围较小，而导致电源走线104呈工字型结构。
在本申请实施例中，在采用刻蚀工艺刻蚀电源走线104的第一走线层位于第一目标区域m的第三材料层a3时，也可能会刻蚀掉第一走线层位于第一目标区域m的第二材料层a2的一部分，当然也可能不会刻蚀掉第一走线层位于第一目标区域m的第二材料层a2。
若刻蚀掉第一走线层位于第一目标区域m的第二材料层a2的一部分，则第二材料层a2位于第一目标区域m的部分的厚度，小于第二材料层a2位于其他区域的部分的厚度。此种情况下，受到当前工艺的影响，第二材料层a2位于第一目标区域(m)的部分远离衬底基板101的表面凹凸不平。当然，后续随着工艺的改进，也可以使得第二材料层a2位于第一目标区域(m)的部分远离衬底基板101的表面为平整表面。
若未刻蚀掉第一走线层位于第一目标区域m的第二材料层a2，则第二材料层a2位于第一目标区域m的部分的厚度，可以等于第二材料层a2位于其他区域的部分的厚度。
作为第一种可选的实现方式，显示面板10包括：有源层(poly)，第一绝缘层，第一栅极层(gate1)，第二绝缘层，第二栅极层(gate2)，第三绝缘层，氧化物层(IGZO)，第四绝缘层，第三栅极层(gate3)，层间介电层(inter level  dielectric，ILD)，第一源漏极层(SD1)，第一平坦层(planarization layer，PLN)，第二源漏极层(SD2)，第二平坦层(PLN2)，第三源漏极层(SD3)以及第三平坦层(PLN3)。也即是，显示面板10具有三层源漏极层。在该实现方式中，图8至图12中的有机膜层包括第一平坦层，第二平坦层，以及第三平坦层，图8至图12中的无机膜层包括第一绝缘层，第二绝缘层，第三绝缘层，第四绝缘层以及层间介电层。
在此种情况下，电源走线104可以采用第一源漏极层(SD1)，第二源漏极层(SD2)以及第三源漏极层(SD3)中的一层，两层或者三层来布线。也即是，电源走线104可以包括一层走线，两层走线或者三层走线。若电源走线104为多层布线方案，则需要保证位于上层的走线覆盖位于下层的走线，以避免下层的走线暴露在外而导致后续膜层制备时对下层的走线造成影响。
可选的，电源走线104包括沿远离衬底基板101的方向依次层叠的第三走线层，第二走线层以及第一走线层。第三走线层位于显示面板10的第一源漏极层(SD1)，第二走线层位于第二源漏极层(SD2)，第一走线层位于第三源漏极层(SD3)。第一源漏极层和第二源漏极层之间的第一平坦层(第三有机膜层)具有开口，第三层走线和第二层走线通过第一平坦层中的开口连接。第二源漏极层和第三源漏极层之间的第二平坦层(第二有机膜层)具有开口，第二层走线和第一层走线通过第一平坦层中的开口连接。
可选的，第一有机膜层105具有通槽区域105a的位置，第二有机膜层和第三有机膜层也具有通槽区域105a。也即是阻挡结构103旁边去除了第一有机膜层105的区域，也同样去除了第二有机膜层和第三有机膜层。也即是，通槽区域105a是指去除了显示面板10包括的所有的有机材料构成的膜层的区域。由于第一层走线覆盖第二层走线以及第三层走线，因此通槽区域105a的设计可以露出第一走线层的第一目标区域m，而不会露出第二走线层以及第三走线层。
由此，在后续膜层的制备过程中，只有位于最上层的第一走线层可能会呈工字型结构，因此可以采用刻蚀工艺刻蚀第一层走线中位于第一目标区域m的第三层走线，避免第一层走线呈工字型即可。在该实现方式中，图7至图12中所示的电源走线105可以为电源走线105包括的第一层走线，且图7至图12未示出第二层走线和第三层走线。
在本申请实施例中，显示面板10具有三层源漏极层的情况下，显示面板10 可以为氧化物(low temperature polycrystalline oxide，LTPO)显示面板，该氧化物显示面板包括氧化物薄膜晶体管。
作为第二种可选的实现方式，显示面板10包括：有源层(poly)，第一绝缘层，第一栅极层(gate1)，第二绝缘层，第二栅极层(gate2)，层间介电层(ILD)，第一源漏极层(SD1)，第一平坦层(PLN1)，第二源漏极层(SD2)以及第二平坦层(PLN2)。也即是，显示面板10具有两层源漏极层。
在此种情况下，电源走线104可以采用第一源漏极层和第二源漏极层中的一层或者两层布线。也即是，电源走线104可以包括一层走线或者两层走线。若电源走线104为两层布线方案，则需要保证位于上层的走线覆盖位于下层的走线，以避免下层的走线暴露在外而导致后续膜层制备时对下层的走线造成影响。
可选的，电源走线104包括沿远离衬底基板101的方向依次层叠的第二走线层以及第一走线层。第二走线层位于显示面板10的第一源漏极层(SD1)，第一走线层位于第二源漏极层(SD2)。第一源漏极层和第二源漏极层之间的第一平坦层(第二有机膜层)具有开口，第二层走线和第一层走线通过第一平坦层中的开口连接。
可选的，第一有机膜层105具有通槽区域105a的位置，第二有机膜层也具有通槽区域105a。也即是阻挡结构103旁边去除了第一有机膜层105的区域，也同样去除了第二有机膜层。也即是，通槽区域105a是指去除了显示面板10包括的所有的有机材料构成的膜层的区域。由于第一层走线覆盖第二层走线，因此通槽区域105a的设计可以露出第一走线层的第一目标区域m，而不会露出第二走线层。
由此，在后续膜层的制备过程中，只有位于上层的第一走线层可能会呈工字型结构，因此可以采用刻蚀工艺刻蚀第一层走线中位于第一目标区域m的第三层走线，避免第一层走线呈工字型即可。在该实现方式中，图7至图12中所示的电源走线105可以为电源走线105包括的第一层走线，且图7至图12未示出第二层走线。
在本申请实施例中，显示面板10具有两层源漏极层的情况下，显示面板10可以为低温多晶硅(low temperature poly-silicon，LTPS)显示面板，该LTPS显示面板包括LTPS薄膜晶体管。
作为第三种可选的实现方式，显示面板10包括：有源层(poly)，第一绝缘层，第一栅极层(gate1)，第二绝缘层，第二栅极层(gate2)，层间介电层(ILD)，第一源漏极层(SD1)以及第一平坦层(PLN1)。也即是，显示面板10具有一层源漏极层。
在此种情况下，电源走线104可以采用第一源漏极层来布线。也即是，电源走线104可以包括一层走线。可选的，电源走线104包括第一走线层，第一走线层上的第一平坦层可以为上述实施例所描述的第一有机膜层105。在该实现方式中，图7至图12中所示的电源走线105可以为电源走线105包括的第一层走线。
在本申请实施例中，显示面板10具有一层源漏极层的情况下，显示面板10可以为低温多晶硅(LTPS)显示面板，该LTPS显示面板包括LTPS薄膜晶体管。
参考图2，至少一条电源走线104包括在第二方向Y上间隔设置的第一信号电源走线104a和第二信号电源走线104b。第一信号电源走线104a可以为像素单元102提供第一信号，该第一信号电源走线104a可以为负极电源走线(称为VSS走线)。第二信号电源走线104b可以为像素单元102提供第二信号，该第二信号电源走线104b可以为正极电源走线(称为VDD走线)。
通常情况下，在VSS走线的设置区域可能会设计其他信号走线，而其他信号走线也可能会双层布线，双层布线之间需要绝缘层进行绝缘。由此，参考图2，通槽区域105a具有用于露出第一信号电源走线104a的第一子通槽区域105a1和用于露出第二信号电源走线104b的第二子通槽区域105a2。其中，第一子通槽区域105a1沿第一方向X的长度k1，小于或等于第二子通槽区域105a2沿第一方向X的长度k2。由此可以使得VSS走线的设置区域的第一子通槽区域105a1设计的较小，使得该区域具有有机膜层对其他信号走线的双层布线进行绝缘。
在本申请实施例中，电源走线104在衬底基板101上的正投影与阻挡结构103在衬底基板101上的正投影部分重叠。由此可使得电源走线104的一部分位于阻挡结构103靠近显示区域101a的一侧，以和像素单元102连接，且电源走线104的另一部分位于阻挡结构103远离显示区域101a的一侧，以接收电源信号。
可选的，阻挡结构103在衬底基板101上的正投影可以为环形结构。电源走线104中位于阻挡结构103靠近显示区域101a的一侧的一部分位于阻挡结构 103围成的区域之内。电源走线104中位于阻挡结构103远离显示区域101a的一侧的另一部分位于阻挡结构103围成的区域之外。由此，电源走线104可以穿过阻挡结构103进入该阻挡结构103围成的区域内。其中，阻挡结构103中供电源走线104穿过的部分也可以称为进线口(port口)。
结合图1和图2，该阻挡结构103可以包括第一阻挡坝1031，第二阻挡坝1032以及第三阻挡坝1033。其中，第一阻挡坝1031，第二阻挡坝1032以及第三阻挡坝1033沿远离显示区域101a的方向依次设置。并且，第一阻挡坝1031，第二阻挡坝1032以及第三阻挡坝1033中相邻的阻挡坝之间具有间隙。
可选的，通槽区域105a可以位于第三阻挡坝1033远离显示区域101a，且还可以位于相邻的阻挡坝之间。图2中设计有两个通槽区域105a，其中一个通槽区域105a位于第三阻挡坝1033远离显示区域101a的一侧，另外一个通槽区域105a位于第二阻挡坝1032和第三阻挡坝1033之间。并且，第一阻挡坝1031和第二阻挡坝1032之间未设计通槽区域105a，且第二阻挡坝1032和第三阻挡坝1033之间的通槽区域105a仅位于第一电源信号走线所在的区域，而不位于第二电源信号走线所在的区域。通过该设计方式可以使得阴极层和阻挡坝存在交叠，便于实现显示面板的窄边框。
需要说明的是，第一阻挡坝1031和第二阻挡坝1032之间，以及第二阻挡坝1032和第三阻挡坝1033之间可以均设计有通槽区域105a。
在本申请实施例中，阻挡结构103中的每个阻挡坝均包括显示面板中的有机膜层中的至少一层。其中，显示面板10中的有机膜层包括：第三有机膜层，第二有机膜层以及第一有机膜层。当然，显示面板10中的有机膜层还包括：像素界定层以及支撑层等。
其中，第一有机膜层，第二有机膜层以及第三有机膜层中的其中一个有机膜层位于阻挡结构103中任一阻挡坝相邻且未设置通槽区域105a的区域。也即是，若相邻阻挡坝之间或阻挡坝的旁边位置要么设置有通槽区域105a，要么设置一层有机膜层。
可选的，第一阻挡坝1031，第二阻挡坝1032以及第三阻挡坝1033的高度可以沿远离显示区域101a的方向依次增大。也即是，第一阻挡坝1031的高度小于第二阻挡坝1032的高度，第二阻挡坝1032的高度小于第三阻挡坝1033的高度。或者，第一阻挡坝1031，第二阻挡坝1032以及第三阻挡坝1033的高度 可以相等。本申请实施例对此不做限定。
在本申请实施例中，显示面板10还包括用于封装显示区域101a的封装膜层(图中未示出)。该封装膜层可以包括：沿远离衬底基板101的方向层叠设置的第一膜层，第二膜层以及第三膜层。
可选的，该第一膜层和该第三膜层可以由无机材料制成，该第二膜层可以由有机材料制成。例如，该第一膜层和该第三膜层可以由SiNx(氮化硅)、SiOx(氧化硅)和SiOxNy(氮氧化硅)等一种或多种无机氧化物制成。第二膜层可以由树脂材料制成。该树脂可以为热塑性树脂或热塑性树脂，热塑性树脂可以包括亚克力(PMMA)树脂，热固性树脂可以包括环氧树脂。
需要说明的是，该第二膜层可以位于阻挡结构103围成的区域内，第一膜层和第三膜层可以覆盖阻挡结构103围成的区域，且覆盖该阻挡结构103。即第一膜层和第三膜层在衬底基板101上的正投影可以位于阻挡结构103远离显示区域101a的一侧，即可以位于电源走线104的第一目标区域m。
由此，通过对电源走线104中位于第一目标区域m的第三层走线进行刻蚀，以避免电源走线104呈工字型，进而避免封装膜层的第一膜层和第三膜层在该第一目标区域m发生裂纹。
可选的，第二膜层可以采用喷墨打印(ink jet printing，IJP)的方法制作。第一膜层和第三膜层可以采用化学气相沉积(chemical vapor deposition，CVD)的方法制作。
在本申请实施例中，电源走线104中被显示面板10中的有机膜层覆盖的区域中，第三材料层a3，第二材料层a2以及第一材料层a1的侧边为平坦侧边，且平坦侧边相对于衬底基板101的承载面倾斜。其中，第三材料层a3在衬底基板101上的正投影位于第二材料层a2在衬底基板101上的正投影内，第二材料层a2在衬底基板101上的正投影位于第一材料层a1在衬底基板101上的正投影内。
综上所述，本申请实施例提供了一种显示面板，该显示面板中的电源走线的第一走线层具有被第一有机膜层的通槽区域露出的第一目标区域，第一走线层位于第一目标区域的第三材料层在衬底基板上的正投影位于第二材料层在衬底基板上的正投影内。第一走线层位于第一目标区域的第二材料层在衬底基板上的正投影位于第一材料层在衬底基板上的正投影内。由此，可以避免显示面 板后续形成的封装膜层在第一目标区域产生裂纹，进而避免水氧沿着裂纹所产生的入侵通道入侵至显示区域。本申请实施例的方案可以保证显示区域的像素单元的发光效果，避免显示区域出现黑斑不良，显示面板的良率较高，显示面板的显示效果较好。
图13是本申请实施例提供的一种显示面板的制备方法的流程图。参考图13，该方法包括：
步骤S101、提供一衬底基板。
参考图3，衬底基板101具有显示区域101a以及围绕显示区域101a的周边区域101b。
步骤S102、在衬底基板的一侧形成多个像素单元，阻挡结构以及至少一条初始电源走线。
其中，多个像素单元102位于显示区域101a，阻挡结构103围绕显示区域101a，每条初始电源走线用于接收电源信号，且和多个像素单元102连接，用于为多个像素单元102提供电源信号。初始电源走线至少包括第一初始走线层，第一初始走线层包括沿远离衬底基板101的方向依次层叠的第一材料层a1，第二材料层a2以及第三材料层a3。
可选的，第一材料层a1的材料和第三材料层a3的材料相同，且第二材料层a2的材料和第一材料层a1以及第三材料层a3的材料不同。
步骤S103、在初始电源走线远离衬底基板的一侧形成初始有机膜层。
在本申请实施例中，初始有机膜层具有至少一个通槽区域105a，该通槽区域105a在衬底基板101上的正投影和阻挡结构103在衬底基板101上的正投影相邻设置。该通槽区域105a用于露出初始电源走线的第一目标区域m。
步骤S104、采用刻蚀工艺刻蚀至少一条初始电源走线的第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始有机膜层，得到至少一条电源走线的第一走线层和第一有机膜层。
参考图11，电源走线104的第一走线层位于第一目标区域m的第三材料层a3在衬底基板101上的正投影位于第二材料层a2在衬底基板101上的正投影内，且电源走线104的第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第一材料层a1在衬底基板101上的正投影内。
综上所述，本申请实施例提供了一种显示面板的制备方法，该方法制备得 到的显示面板中的电源走线的第一走线层具有被第一有机膜层的通槽区域露出的第一目标区域，第一走线层位于第一目标区域的第三材料层在衬底基板上的正投影位于第二材料层在衬底基板上的正投影内。第一走线层位于第一目标区域的第二材料层在衬底基板上的正投影位于第一材料层在衬底基板上的正投影内。由此，可以避免显示面板后续形成的封装膜层在第一目标区域产生裂纹，进而避免水氧沿着裂纹所产生的入侵通道入侵至显示区域。本申请实施例的方案可以保证显示区域的像素单元的发光效果，避免显示区域出现黑斑不良，显示面板的良率较高，显示面板的显示效果较好。
第一种实现方式，图14是本申请实施例提供的另一种显示面板的制备方法的流程图。以电源走线104包括第一走线层为例，参考图14，该方法包括：
步骤S201、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层以及层间介电层。
在本申请实施例中，有源层包括多个有源图案，每个有源图案可以用于构成像素单元102包括的像素电路中一个薄膜晶体管。第一绝缘层用于将有源层和第一栅极层进行绝缘。第一栅极层包括多个第一栅极图案，每个第一栅极图案在衬底基板101上的正投影和一个有源图案在衬底基板101上的正投影部分重叠，且该重叠区域可以为薄膜晶体管的沟道。第二绝缘层用于将第一栅极层和第二栅极层进行绝缘。第二栅极层包括多个第二栅极图案，每个第二栅极图案可以用于构成像素电路中存储电容的一个极板。层间介电层用于将第二栅极层和后续形成的第一源漏极层进行绝缘。
步骤S202、在层间介电层远离衬底基板的一侧形成第一源漏极层和初始平坦层。
在本申请实施例中，第一源漏极层至少包括电源走线104的第一走线层。第一走线层包括沿远离衬底基板101的方向依次层叠的第一材料层a1，第二材料层a2以及第三材料层a3。
可选的，第一材料层a1和第三材料层a3的材料可以均为钛(Ti)，第二材料层a2的材料可以为铝(Al)。也即是，第一走线层可以为Ti/Al/Ti的三叠层结构。
在本申请实施例中，该初始平坦层(初始有机膜层)具有至少一个通槽区域105a，该通槽区域105a用于露出第一层走线的第一目标区域m。并且，该初 始平坦层还包括用于形成显示面板10中阻挡结构103的图案，例如初始平坦层包括至少一个围绕显示区域101a的环形图案，该环形图案用于形成阻挡结构103中的一个阻挡坝。
其中，通槽区域105a和用于形成阻挡结构103中的一个阻挡坝的环形图案相邻设置，即通槽区域105a和阻挡结构103相邻设置。
步骤S203、在初始平坦层远离衬底基板的一侧形成多个像素单元的阳极层。
在本申请实施例中，形成阳极层的过程包括：在初始平坦层远离衬底基板101的一侧形成阳极薄膜，采用图案化处理工艺对阳极薄膜进行处理形成多个像素单元102的阳极层。其中，图案化处理工艺的过程包括：光刻胶涂覆，曝光，显影，刻蚀以及去除光刻胶。
其中，制备阳极层的显影过程中所采用的显影液会对第一走线层的第一目标区域m造成影响，且对第一走线层的第二材料层a2的影响较大。
例如，在形成阳极层之前，第一走线层位于第一目标区域m的第一材料层a1的第一边界a11，第二材料层a2的第二边界a21以及第三材料层a3的第三边界a31共线。在形成阳极层之后，制备阳极层所采用的显影液会对第二材料层a2进行侧刻。第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第三材料层a3在衬底基板101上的正投影内，且第一走线层位于第一目标区域m的第一材料层a1的第一边界a11以及第三材料层a3的第三边界a31共线。也即是，在形成阳极层之后，第一走线层呈工字型结构。其中，第一边界a11，第二边界a21以及第三边界a31均沿第一方向X延伸。
由于后续还需对第一走线层进行刻蚀，为了便于区分刻蚀前和刻蚀后的第一走线层，后续将刻蚀前称为第一初始走线层，刻蚀后称为第一走线层。
步骤S204、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和第一平坦层。
在本申请实施例中，由于第一初始走线层位于第一目标区域m的部分暴露在外，并且在上述步骤S203中受到阳极层的显影液的影响而呈工字型结构，因此可以采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域m的第三材料层a3，进而得到第一走线层。其中，该工艺可以称为TTE(Top Ti Etch)工艺。
参考图11，通过该刻蚀工艺得到的第一走线层中，第一目标区域m的第三材料层a3在衬底基板101上的正投影，位于第一目标区域m的第二材料层a2 在衬底基板101上的正投影内。也即是，可以消除第一初始走线层的工字型结构，使得最终的第一层走线呈台阶结构。
需要说明的是，在刻蚀第一目标区域m的第三材料层a3的过程中，为了保证对第三材料层a3的充分刻蚀，还可以刻蚀初始平坦层的一部分，得到最终形成的第一平坦层(第一平坦层即为第一有机膜层105)。并且，形成的第一平坦层中具有凹槽区域105b，且第一平坦层位于凹槽区域105b的部分的厚度小于位于其他区域的部分的厚度。
参考图15，刻蚀工艺的过程包括：在初始有机膜层以及第一初始走线层的第一目标区域m远离衬底基板的一侧涂覆光刻胶；采用掩膜版对光刻胶进行曝光；采用显影液对光刻胶进行显影，以去除光刻胶中被曝光的部分；采用刻蚀工艺去除第一初始走线层位于第一目标区域的第三材料层以及初始有机膜层未被光刻胶保护的部分；去除剩余的光刻胶。
在本申请实施例中，参考图2和图7，掩膜版具有多个掩膜开口，每个掩膜开口具有沿第一方向X延伸的第一掩膜边界。第一掩膜边界用于形成刻蚀后的第三材料层a3的第三边界a31，第一掩膜边界在衬底基板101上的正投影位于第一材料层a1在衬底基板101上的正投影内。并且，第一掩膜边界与第一边界a11在第二方向Y上的距离大于3μm。由此可使得第三边界a13和第一边界a11在第二方向Y上的距离大于3μm。
并且，第一掩膜边界还用于形成刻蚀后的第一有机膜层105的凹槽区域105b的第一凹槽边界105b1。其中，第一凹槽边界105b1靠近电源走线104的第一走线层且沿第一方向X延伸。参考图11，第一有机膜层105位于凹槽区域105b的厚度，小于凹槽区域105b之外的其他区域的厚度。凹槽区域用于覆盖电源走线104的第一走线层的第二目标区域n。该第二目标区域n和第一目标区域m在第一方向X上相邻。
掩膜开口还具有沿第二方向Y延伸的第二掩膜边界。通槽区域105a位于第二掩膜边界的一侧，该第二掩膜边界用于形成第一有机膜层105的凹槽区域105b远离通槽区域105a且沿第二方向Y延伸的第二凹槽边界105b2。凹槽区域105b还具有和通槽区域105a相邻且沿第二方向Y延伸的第三凹槽边界105b3。第二凹槽边界105b2和第三凹槽边界105b3在第一方向X上的距离大于3μm。
步骤S205、在阳极层远离衬底基板的一侧依次形成像素界定层，发光层以 及阴极层。
在本申请实施例中，像素界定层可以具有多个镂空区域，每个镂空区域可以用于露出阳极层中的一个阳极图案。像素界定层的制备过程包括：在阳极层远离衬底基板101的一侧形成像素界定薄膜，采用图案化处理工艺对像素界定薄膜进行处理以得到像素界定层。
如果未采用刻蚀工艺刻蚀第一目标区域m的第三材料层a3(第一走线层呈工字型结构)，则像素界定层制备完成后，工字型结构内会残留有像素界定材料。通常该像素界定材料为有机材料(例如聚酰亚胺PI)，因此该像素界定材料会吸附水氧，可能会对显示面板10的显示造成一些影响。
但是本申请实施例的方案通过上述步骤S204已经消除了第一走线层的工字型结构，因此像素界定层制备完成后，第一走线层的位置通常不会残留有像素界定材料，进而不会对显示面板10的显示造成影响。
像素界定层制备完成之后，可以依次制备得到发光层以及阴极层，进而完成多个像素单元102的制备，实现显示面板10的显示。通常，多个像素单元102的阴极层可以为共用膜层，且阴极层除了位于显示区域101a之外，还可以位于周边区域101b。并且，阴极层位于周边区域101b的边界位于通槽区域105a靠近显示区域101a的一侧，避免阴极层通过通槽区域105a和不同信号的电源走线104直接连接而导致短路。
步骤S206、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，该封装膜层可以包括：沿远离衬底基板101的方向层叠设置的第一膜层，第二膜层以及第三膜层。
可选的，该第一膜层和该第三膜层可以由无机材料制成，该第二膜层可以由有机材料制成。例如，该第一膜层和该第三膜层可以由SiNx(氮化硅)、SiOx(氧化硅)和SiOxNy(氮氧化硅)等一种或多种无机氧化物制成。第二膜层可以由树脂材料制成。该树脂可以为热塑性树脂或热塑性树脂，热塑性树脂可以包括亚克力(PMMA)树脂，热固性树脂可以包括环氧树脂。
需要说明的是，该第二膜层可以位于阻挡结构103围成的区域内，第一膜层和第三膜层可以覆盖阻挡结构103围成的区域，且覆盖该阻挡结构103。即第一膜层和第三膜层在衬底基板101上的正投影可以位于阻挡结构103远离显示区域101a的一侧，即可以位于第一走线层的第一目标区域m。
由此，通过对第一初始走线层中位于第一目标区域m的第三层走线进行刻蚀，以避免最终形成的第一走线层呈工字型，进而避免封装膜层的第一膜层和第三膜层在该第一目标区域m发生裂纹。
可选的，第二膜层可以采用IJP的方法制作。第一膜层和第三膜层可以采用CVD的方法制作。
由于上述步骤S204已经去除了第一走线层的工字型结构，因此即使封装膜层的第一膜层和第三膜层覆盖第一目标区域m，也不会由于工字型结构的存在而发生断裂，而是可以在第一目标区域m的台阶结构逐层爬坡，进而避免形成水氧的入侵通道，避免显示区域101a出现黑斑不良。
第二种实现方式，图16是本申请实施例提供的又一种显示面板的制备方法的流程图。以电源走线104包括第一走线层为例，参考图16，该方法包括：
步骤S301、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层以及层间介电层。
在本申请实施例中，步骤S301的具体过程可以参考上述步骤S201中的相关描述，本申请实施例在此不再赘述。
步骤S302、在层间介电层远离衬底基板的一侧形成第一源漏极层和初始平坦层。
在本申请实施例中，步骤S302的具体过程可以参考上述步骤S202中的相关描述，本申请实施例在此不再赘述。
步骤S303、在初始平坦层远离衬底基板的一侧形成多个像素单元的阳极层。
在本申请实施例中，步骤S303的具体过程可以参考上述步骤S203中的相关描述，本申请实施例在此不再赘述。
步骤S304、在阳极层远离衬底基板的一侧形成像素界定层。
在本申请实施例中，像素界定层可以具有多个镂空区域，每个镂空区域可以用于露出阳极层中的一个阳极图案。像素界定层的制备过程包括：在阳极层远离衬底基板101的一侧形成像素界定薄膜，采用图案化处理工艺对像素界定薄膜进行处理以得到像素界定层。
由于阳极层制备完成之后，未采用刻蚀工艺刻蚀第一目标区域m的第三材料层a3，因此第一走线层呈工字型结构。由此，在像素界定层制备完成后，第一层走线具有内缩区域，且像素界定层的部分材料会位于内缩区域(即工字型 结构内会残留有像素界定材料)。该内缩区域为第一走线层具有第一材料层a1和第三材料层a3，且不具有第二材料层a2的区域。
步骤S305、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和第一平坦层。
在本申请实施例中，由于第一初始走线层位于第一目标区域m的部分暴露在外，并且在上述步骤S303中受到阳极层的显影液的影响而呈工字型结构，且上述步骤S304中工字型结构内残留有像素界定材料，因此为了消除工字型结构，以及去除残留的像素界定材料，可以采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域m的第三材料层a3，进而得到第一走线层。其中，该工艺可以称为TTE工艺。
参考图11，通过该刻蚀工艺得到的第一走线层中，第一目标区域m的第三材料层a3在衬底基板101上的正投影，位于第一目标区域m的第二材料层a2在衬底基板101上的正投影内。也即是，可以消除第一初始走线层的工字型结构，使得最终的第一层走线呈台阶结构。并且，可以去除工字型结构中残留的像素界定材料。
需要说明的是，在刻蚀第一目标区域m的第三材料层a3的过程中，为了保证对第三材料层a3的充分刻蚀，还可以刻蚀初始平坦层的一部分，得到最终形成第一平坦层。并且，形成的第一平坦层中具有凹槽区域105b，且第一平坦层位于凹槽区域105b的部分的厚度小于位于其他区域的部分的厚度。
另外，刻蚀工艺的具体过程可以参考上述步骤S204，本申请实施例在此不再赘述。
步骤S306、在像素界定层远离衬底基板的一侧依次形成发光层以及阴极层。
像素界定层制备完成之后，可以依次制备得到发光层以及阴极层，进而完成多个像素单元102的制备，实现显示面板10的显示。通常，多个像素单元102的阴极层可以为共用膜层，且阴极层除了位于显示区域101a之外，还可以位于周边区域101b。并且，阴极层位于周边区域101b的边界位于通槽区域105a靠近显示区域101a的一侧，避免阴极层通过通槽区域105a和不同信号的电源走线104直接连接而导致短路。
步骤S307、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，步骤S307的具体过程可以参考上述步骤S206中的相 关描述，本申请实施例在此不再赘述。
在上述第一种实现方式和第二种实现方式中，以图7中的DD方向的截面图为例进行具体介绍。参考图17至图34，步骤包括：形成有源薄膜；对有源薄膜进行图案化处理(涂覆光刻胶，曝光，显影，刻蚀以及去除光刻胶)；形成第一绝缘层；形成第一栅极薄膜；对第一栅极薄膜进行图案化处理(涂覆光刻胶，曝光，显影，刻蚀以及去除光刻胶)；形成第二绝缘层；形成第二栅极薄膜；对第二栅极薄膜进行图案化处理(涂覆光刻胶，曝光，显影，刻蚀以及去除光刻胶)；形成层间介电层；形成第一源漏薄膜(第一源漏薄膜用于形成薄膜晶体管的源极和漏极，以及电源走线的第一层走线)，第一源漏薄膜包括第一材料层，第二材料层以及第三材料层；在第一源漏薄膜远离衬底基板的一侧涂覆光刻胶；采用掩膜版对光刻胶进行曝光，并采用显影液对光刻胶进行显影；对第一源漏薄膜进行刻蚀，形成第一走线层；去除剩余的光刻胶；形成第一平坦薄膜；对第一平坦薄膜进行图案化处理(涂覆光刻胶，曝光，显影，刻蚀以及去除光刻胶)，图案化处理后形成第一平坦层的通槽区域，露出第一走线层的第一目标区域。图32可以看出，对第一平坦薄膜进行图案化处理之后，受到工艺的影响，第二材料层a2相对于第一材料层a1以及第三材料层a3内刻；参考图33，形成阳极薄膜；对阳极薄膜进行图案化处理(涂覆光刻胶，曝光，显影，刻蚀以及去除光刻胶)。图34可以看出，对阳极薄膜进行图案化处理之后，受到工艺的影响，第二材料层a2相对于第一材料层a1以及第三材料层a3进一步内刻。
参考图35和图36，对阳极薄膜进行图案化处理之后，直接形成像素界定薄膜，并对像素界定薄膜进行图案化处理，则会导致第二材料层a2相对于第一材料层a1以及第三材料层a3的内陷区域存在残留的像素界定材料。若后续不对第三材料层a3进行刻蚀，则第一走线层呈工字型结构，且工字型结构内存在残留的像素界定材料。由此会导致后续的封装薄膜在该工字型结构所在位置产生裂纹，并由于残留的像素界定材料(有机材料)的存在而形成水氧的入侵通道，影响显示区域的像素单元的良率。
在本申请实施例中，作为一种可选的实现方式，参考图37至图40，对阳极薄膜进行图案化处理之后，对第三材料层a3进行刻蚀处理，以消除第一走线层的工字型结构。其中步骤包括：涂覆光刻胶；采用掩膜版对光刻胶进行曝光， 并采用显影液对光刻胶进行显影；对第三材料层进行刻蚀；去除剩余的光刻胶。通过该方式消除了第一走线层的工字型结构，进而可以避免后续像素界定材料的残留，且能够避免后续封装薄膜产生裂纹，保证显示区域中像素单元的良率。
作为另一种可选的实现方式，参考图41至图44，对像素界定薄膜进行图案化处理之后，对第三材料层a3进行刻蚀处理，以消除第一走线层的工字型结构以及去除残留的像素界定材料。其中步骤包括：涂覆光刻胶；采用掩膜版对光刻胶进行曝光，并采用显影液对光刻胶进行显影；对第三材料层进行刻蚀；去除剩余的光刻胶。通过该方式消除了第一走线层的工字型结构，且能够去除残留的像素界定材料，避免后续封装薄膜产生裂纹，保证显示区域中像素单元的良率。
第三种实现方式，图45是本申请实施例提供的再一种显示面板的制备方法的流程图。以电源走线104包括第一层走线和第二层走线为例，参考图45，该方法包括：
步骤S401、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层以及层间介电层。
在本申请实施例中，步骤S401的具体过程可以参考上述步骤S201中的相关描述，本申请实施例在此不再赘述。
步骤S402、在层间介电层远离衬底基板的一侧形成第一源漏极层，第一初始平坦层，第二源漏极层以及第二初始平坦层。
在本申请实施例中，第一源漏极层至少包括电源走线104的第二走线层。第二源漏极层至少包括电源走线104的第一走线层。第一走线层在衬底基板101上的正投影覆盖第二走线层在衬底基板101上的正投影。第一走线层和第二走线层均包括沿远离衬底基板101的方向依次层叠的第一材料层a1，第二材料层a2以及第三材料层a3。
可选的，第一材料层a1和第三材料层a3的材料可以均为钛(Ti)，第二材料层a2的材料可以为铝(Al)。也即是，第一走线层和第二走线层均可以为Ti/Al/Ti的三叠层结构。
在本申请实施例中，该第一初始平坦层和第二初始平坦层具有至少一个通槽区域105a。并且，由于第一走线层在衬底基板101上的正投影覆盖第二走线层在衬底基板101上的正投影，因此该通槽区域105a仅可以露出第一走线层的 第一目标区域m，且不会露出第二走线层。并且，该第一初始平坦层和第二初始平坦层还包括用于形成显示面板10中阻挡结构103的图案，例如第一初始平坦层和第二初始平坦层均包括至少一个围绕显示区域101a的环形图案，该环形图案用于形成阻挡结构103中的一个阻挡坝。
其中，通槽区域105a和用于形成阻挡结构103中的一个阻挡坝的环形图案相邻设置，即通槽区域105a和阻挡结构103相邻设置。
步骤S403、在第二初始平坦层远离衬底基板的一侧形成多个像素单元的阳极层。
在本申请实施例中，形成阳极层的过程包括：在第二初始平坦层远离衬底基板101的一侧形成阳极薄膜，采用图案化处理工艺对阳极薄膜进行处理形成多个像素单元102的阳极层。其中，图案化处理工艺的过程包括：光刻胶涂覆，曝光，显影，刻蚀以及去除光刻胶。
其中，制备阳极层的显影过程中所采用的显影液会对第一走线层的第一目标区域m造成影响，且对第一走线层的第二材料层a2的影响较大。
例如，在形成阳极层之前，第一走线层位于第一目标区域m的第一材料层a1的第一边界a11，第二材料层a2的第二边界a21以及第三材料层a3的第三边界a31共线。在形成阳极层之后，制备阳极层所采用的显影液会对第二材料层a2进行侧刻。第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第三材料层a3在衬底基板101上的正投影内，且第一走线层位于第一目标区域m的第一材料层a1的第一边界a11以及第三材料层a3的第三边界a31共线。也即是，在形成阳极层之后，第一走线层呈工字型结构。其中，第一边界a11，第二边界a21以及第三边界a31均沿第一方向X延伸。
由于后续还需对第一走线层进行刻蚀，为了便于区分刻蚀前和刻蚀后的第一走线层，后续将刻蚀前称为第一初始走线层，刻蚀后称为第一走线层。并且，厚度还可能对第一平坦层和第二平坦层进行刻蚀，为了便于描述，后续将刻蚀前第一平坦层和第二平坦层统称为初始平坦层，刻蚀后的第一平坦层和第二平坦层统称为平坦层。
步骤S404、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和平坦层。
在本申请实施例中，由于第一初始走线层位于第一目标区域m的部分暴露 在外，并且在上述步骤S403中受到阳极层的显影液的影响而呈工字型结构，因此可以采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域m的第三材料层a3，进而得到第一走线层。其中，该工艺可以称为TTE工艺。
参考图11，通过该刻蚀工艺得到的第一走线层中，第一目标区域m的第三材料层a3在衬底基板101上的正投影，位于第一目标区域m的第二材料层a2在衬底基板101上的正投影内。也即是，可以消除第一初始走线层的工字型结构，使得最终的第一层走线呈台阶结构。
需要说明的是，在刻蚀第一目标区域m的第三材料层a3的过程中，为了保证对第三材料层a3的充分刻蚀，还可以刻蚀初始平坦层的一部分，得到最终形成的平坦层。并且，形成的平坦层中具有凹槽区域105b，且平坦层位于凹槽区域105b的部分的厚度小于位于其他区域的部分的厚度。
步骤S405、在阳极层远离衬底基板的一侧依次形成像素界定层，发光层以及阴极层。
在本申请实施例中，步骤S405的具体过程可以参考上述步骤S205中的相关描述，本申请实施例在此不再赘述。
步骤S406、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，步骤S406的具体过程可以参考上述步骤S206中的相关描述，本申请实施例在此不再赘述。
第四种实现方式，图46是本申请实施例提供的再一种显示面板的制备方法的流程图。以电源走线104包括第一层走线和第二层走线为例，参考图46，该方法包括：
步骤S501、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层以及层间介电层。
在本申请实施例中，步骤S501的具体过程可以参考上述步骤S201中的相关描述，本申请实施例在此不再赘述。
步骤S502、在层间介电层远离衬底基板的一侧形成第一源漏极层，第一初始平坦层，第二源漏极层以及第二初始平坦层。
在本申请实施例中，步骤S502的具体过程可以参考上述步骤S402中的相关描述，本申请实施例在此不再赘述。
步骤S503、在第二初始平坦层远离衬底基板的一侧形成多个像素单元的阳 极层。
在本申请实施例中，步骤S503的具体过程可以参考上述步骤S403中的相关描述，本申请实施例在此不再赘述。
步骤S504、在阳极层远离衬底基板的一侧形成像素界定层。
在本申请实施例中，步骤S504的具体过程可以参考上述步骤S304中的相关描述，本申请实施例在此不再赘述。
步骤S505、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和平坦层。
在本申请实施例中，由于第一初始走线层位于第一目标区域m的部分暴露在外，并且在上述步骤S503中受到阳极层的显影液的影响而呈工字型结构，且上述步骤S504中工字型结构内残留有像素界定材料，因此为了消除工字型结构，以及去除残留的像素界定材料，可以采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域m的第三材料层a3，进而得到第一走线层。其中，该工艺可以称为TTE工艺。
参考图11，通过该刻蚀工艺得到的第一走线层中，第一目标区域m的第三材料层a3在衬底基板101上的正投影，位于第一目标区域m的第二材料层a2在衬底基板101上的正投影内。也即是，可以消除第一初始走线层的工字型结构，使得最终的第一层走线呈台阶结构。并且，可以去除工字型结构中残留的像素界定材料。
需要说明的是，在刻蚀第一目标区域m的第三材料层a3的过程中，为了保证对第三材料层a3的充分刻蚀，还可以刻蚀初始平坦层的一部分，得到最终形成的平坦层。并且，形成的平坦层中具有凹槽区域105b，且平坦层位于凹槽区域105b的部分的厚度小于位于其他区域的部分的厚度。
步骤S506、像素界定层远离衬底基板的一侧依次形成发光层以及阴极层。
在本申请实施例中，步骤S506的具体过程可以参考上述步骤S306中的相关描述，本申请实施例在此不再赘述。
步骤S507、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，步骤S507的具体过程可以参考上述步骤S206中的相关描述，本申请实施例在此不再赘述。
第五种实现方式，图47是本申请实施例提供的再一种显示面板10的制备 方法的流程图。以电源走线104包括第一走线层，第二走线层以及第三走线层为例，参考图47，该方法包括：
步骤S601、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层，第三绝缘层，氧化物层，第四绝缘层，第三栅极层以及层间介电层。
在本申请实施例中，有源层包括多个有源图案，每个有源图案可以用于构成像素单元102包括的像素电路中一个薄膜晶体管。第一绝缘层用于将有源层和第一栅极层进行绝缘。第一栅极层包括多个第一栅极图案，每个第一栅极图案在衬底基板101上的正投影和一个有源图案在衬底基板101上的正投影部分重叠，且该重叠区域可以为薄膜晶体管的沟道。第二绝缘层用于将第一栅极层和第二栅极层进行绝缘。第二栅极层包括多个第二栅极图案和多个第三栅极图案，每个第二栅极图案可以用于构成像素电路中存储电容的一个极板，每个第三栅极图案可以用于构成像素电路中氧化物薄膜晶体管的底栅。第三绝缘层用于将第二栅极层和氧化物层进行绝缘。氧化物层包括多个氧化物图案，每个氧化物图案用于构成氧化物薄膜晶体管。第四绝缘层用于将氧化物层和第三栅极层绝缘。第三栅极层至少包括多个第四栅极图案，每个第四栅极图案可以用于构成氧化物薄膜晶体管的顶栅。层间介电层用于将第三栅极层和后续形成的第一源漏极层进行绝缘。
步骤S602、在层间介电层远离衬底基板的一侧形成第一源漏极层，第一初始平坦层，第二源漏极层，第二初始平坦层，第三源漏极层以及第三初始平坦层。
在本申请实施例中，第一源漏极层至少包括电源走线104的第三走线层。第二源漏极层至少包括电源走线104的第二走线层。第三源漏极层至少包括电源走线104的第一走线层，第一走线层在衬底基板101上的正投影覆盖第二走线层在衬底基板101上的正投影，且覆盖第三走线层在衬底基板101上的正投影。第一走线层，第二走线层以及第三走线层均包括沿远离衬底基板101的方向依次层叠的第一材料层a1，第二材料层a2以及第三材料层a3。
可选的，第一材料层a1和第三材料层a3的材料可以均为钛(Ti)，第二材料层a2的材料可以为铝(Al)。也即是，第一走线层，第二走线层以及第三走线层均可以为Ti/Al/Ti的三叠层结构。
在本申请实施例中，该第一初始平坦层，第二初始平坦层以及第三初始平坦层具有至少一个通槽区域105a。并且，由于第一走线层在衬底基板101上的正投影覆盖第二走线层以及第三走线层在衬底基板101上的正投影，因此该通槽区域105a仅可以露出第一走线层的第一目标区域m，且不会露出第二走线层和第三走线层。并且，该第一初始平坦层，第二初始平坦层以及第三初始平坦层还包括用于形成显示面板10中阻挡结构103的图案，例如第一初始平坦层，第二初始平坦层以及第三初始平坦层均包括至少一个围绕显示区域101a的环形图案，该环形图案用于形成阻挡结构103中的一个阻挡坝。
其中，通槽区域105a和用于形成阻挡结构103中的一个阻挡坝的环形图案相邻设置，即通槽区域105a和阻挡结构103相邻设置。
步骤S603、在第三初始平坦层远离衬底基板的一侧形成多个像素单元的阳极层。
在本申请实施例中，形成阳极层的过程包括：在第三初始平坦层远离衬底基板101的一侧形成阳极薄膜，采用图案化处理工艺对阳极薄膜进行处理形成多个像素单元102的阳极层。其中，图案化处理工艺的过程包括：光刻胶涂覆，曝光，显影，刻蚀以及去除光刻胶。
其中，制备阳极层的显影过程中所采用的显影液会对第一走线层的第一目标区域m造成影响，且对第一走线层的第二材料层a2的影响较大。
例如，在形成阳极层之前，第一走线层位于第一目标区域m的第一材料层a1的第一边界a11，第二材料层a2的第二边界a21以及第三材料层a3的第三边界a31共线。在形成阳极层之后，制备阳极层所采用的显影液会对第二材料层a2进行侧刻。第一走线层位于第一目标区域m的第二材料层a2在衬底基板101上的正投影位于第三材料层a3在衬底基板101上的正投影内，且第一走线层位于第一目标区域m的第一材料层a1的第一边界a11以及第三材料层a3的第三边界a31共线。也即是，在形成阳极层之后，第一走线层呈工字型结构。其中，第一边界a11，第二边界a21以及第三边界a31均沿第一方向X延伸。
由于后续还需对第一走线层进行刻蚀，为了便于区分刻蚀前和刻蚀后的第一走线层，后续将刻蚀前称为第一初始走线层，刻蚀后称为第一走线层。并且，厚度还可能对第一平坦层，第二平坦层以及第三平坦层进行刻蚀，为了便于描述，后续将刻蚀前的第一平坦层，第二平坦层以及第三平坦层统称为初始平坦 层，刻蚀后的第一平坦层，第二平坦层以及第三平坦层统称为平坦层。
步骤S604、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和平坦层。
在本申请实施例中，步骤S604的具体过程可以参考上述步骤S404中的相关描述，本申请实施例在此不再赘述。
步骤S605、在阳极层远离衬底基板的一侧依次形成像素界定层，发光层以及阴极层。
在本申请实施例中，步骤S605的具体过程可以参考上述步骤S205中的相关描述，本申请实施例在此不再赘述。
步骤S606、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，步骤S606的具体过程可以参考上述步骤S206中的相关描述，本申请实施例在此不再赘述。
第六种实现方式，图48是本申请实施例提供的再一种显示面板的制备方法的流程图。以电源走线104包括第一层走线，第二层走线以及第三走线层为例，参考图48，该方法包括：
步骤S701、在衬底基板的一侧依次形成有源层，第一绝缘层，第一栅极层，第二绝缘层，第二栅极层，第三绝缘层，氧化物层，第四绝缘层，第三栅极层以及层间介电层。
在本申请实施例中，步骤S701的具体过程可以参考上述步骤S601中的相关描述，本申请实施例在此不再赘述。
步骤S702、在层间介电层远离衬底基板的一侧形成第一源漏极层，第一初始平坦层，第二源漏极层，第二初始平坦层，第三源漏极层以及第三初始平坦层。
在本申请实施例中，步骤S702的具体过程可以参考上述步骤S602中的相关描述，本申请实施例在此不再赘述。
步骤S703、在第三初始平坦层远离衬底基板的一侧形成多个像素单元的阳极层。
在本申请实施例中，步骤S703的具体过程可以参考上述步骤S603中的相关描述，本申请实施例在此不再赘述。
步骤S704、在阳极层远离衬底基板的一侧形成像素界定层。
在本申请实施例中，步骤S704的具体过程可以参考上述步骤S304中的相关描述，本申请实施例在此不再赘述。
步骤S705、采用刻蚀工艺刻蚀第一初始走线层位于第一目标区域的第三材料层以及刻蚀初始平坦层，得到第一走线层和平坦层。
在本申请实施例中，步骤S705的具体过程可以参考上述步骤S505中的相关描述，本申请实施例在此不再赘述。
步骤S706、像素界定层远离衬底基板的一侧依次形成发光层以及阴极层。
在本申请实施例中，步骤S706的具体过程可以参考上述步骤S306中的相关描述，本申请实施例在此不再赘述。
步骤S507、在阴极层远离衬底基板的一侧形成封装膜层。
在本申请实施例中，步骤S707的具体过程可以参考上述步骤S206中的相关描述，本申请实施例在此不再赘述。
在本申请实施例中，参考图49和图50可以看出，第一走线层未被有机膜层保护的区域(第一目标区域)会呈工字型结构，且被有机膜层保护的区域不会呈工字型结构。并且，参考图51，像素界定层制备完成之后，工字型结构内会存在残留的像素界定材料。
为了避免第一走线层未被有机膜层保护的区域呈工字型结构，可以采用刻蚀工艺刻蚀第一走线层的第三材料层a3。参考图52，刻蚀完成后，可能依然会存在第二材料层a2的内刻。由此，参考图53和图54，为了确保工字型结构的去除，需保证第三走线层a3的第三边界的和第一走线层a1的第一边界之间的距离大于3μm。
综上所述，本申请实施例提供了一种显示面板的制备方法，该方法制备得到的显示面板中的电源走线的第一走线层具有被第一有机膜层的通槽区域露出的第一目标区域，第一走线层位于第一目标区域的第三材料层在衬底基板上的正投影位于第二材料层在衬底基板上的正投影内。第一走线层位于第一目标区域的第二材料层在衬底基板上的正投影位于第一材料层在衬底基板上的正投影内。由此，可以避免显示面板后续形成的封装膜层在第一目标区域产生裂纹，进而避免水氧沿着裂纹所产生的入侵通道入侵至显示区域。本申请实施例的方案可以保证显示区域的像素单元的发光效果，避免显示区域出现黑斑不良，显示面板的良率较高，显示面板的显示效果较好。
图55是本申请实施例提供的一种显示装置的结构示意图。参考图55，该显示装置包括：供电组件20以及如上述实施例提供的显示面板10。其中，供电组件20用于为显示面板10供电。
可选的，该显示装置可以为LTPO显示装置，LTPS显示装置，OLED显示装置。该显示装置可以为任意适当的显示装置，包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪以及电子书等任何具有显示功能的产品或部件。
由于显示装置可以与前面实施例描述的显示面板具有基本相同的技术效果，因此，出于简洁的目的，此处不再重复描述显示装置的技术效果。
本申请的实施方式部分使用的术语仅用于对本申请的实施例进行解释，而非旨在限定本申请。除非另作定义，本申请的实施方式使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。
本申请的实施方式部分使用的术语仅用于对本申请的实施例进行解释，而非旨在限定本申请。除非另作定义，本申请的实施方式使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (24)

  1. 一种显示面板(10)，其特征在于，所述显示面板(10)包括：
    衬底基板(101)，所述衬底基板(101)具有显示区域(101a)以及围绕所述显示区域(101a)的周边区域(101b)；
    多个像素单元(102)，所述多个像素单元(102)位于所述显示区域(101a)；
    阻挡结构(103)，所述阻挡结构(103)围绕所述显示区域(101a)；
    至少一条电源走线(104)，位于所述衬底基板(101)的一侧，每条所述电源走线(104)用于接收电源信号，且与所述多个像素单元(102)连接；
    第一有机膜层(105)，所述第一有机膜层(105)位于所述电源走线(104)远离所述衬底基板(101)的一侧，且所述第一有机膜层(105)具有至少一个通槽区域(105a)，所述通槽区域(105a)在所述衬底基板(101)上的正投影和所述阻挡结构(103)在所述衬底基板(101)上的正投影相邻设置，且所述通槽区域(105a)用于露出所述电源走线(104)的第一目标区域(m)；
    其中，所述电源走线(104)至少包括第一走线层，所述第一走线层包括沿远离所述衬底基板(101)的方向依次层叠的第一材料层(a1)，第二材料层(a2)以及第三材料层(a3)，所述第一走线层位于所述第一目标区域(m)的第三材料层(a3)在所述衬底基板(101)上的正投影位于所述第二材料层(a2)在所述衬底基板(101)上的正投影内，且所述第一走线层位于所述第一目标区域(m)的第二材料层(a2)在所述衬底基板(101)上的正投影位于所述第一材料层(a1)在所述衬底基板(101)上的正投影内。
  2. 根据权利要求1所述的显示面板，其特征在于，所述第一走线层位于所述第一目标区域(m)的第一材料层(a1)具有沿第一方向(X)延伸的第一边界(a11)，所述第一走线层位于所述第一目标区域(m)的第二材料层(a2)具有沿第一方向(X)延伸的第二边界(a21)，所述第一走线层位于所述第一目标区域(m)的第三材料层(a3)具有沿第一方向(X)延伸的第三边界(a31)；
    其中，所述第一边界(a11)与所述第三边界(a31)在第二方向(Y)上的距离大于3微米，所述第二边界(a21)位于所述第一边界(a11)和所述第三边界(a31)之间，所述第二方向(Y)和所述第一方向(X)垂直。
  3. 根据权利要求1或2所述的显示面板，其特征在于，所述第一有机膜层(105)具有凹槽区域(105b)，所述第一有机膜层(105)位于所述凹槽区域(105b)的厚度，小于除所述凹槽区域(105b)之外的其他区域的厚度，所述凹槽区域(105b)用于覆盖所述第一走线层的第二目标区域(n)；
    其中，所述第二目标区域(n)和所述第一目标区域(m)在所述第一方向(X)上相邻。
  4. 根据权利要求3所述的显示面板，其特征在于，所述凹槽区域(105b)具有靠近所述第一走线层且沿第一方向(X)延伸的第一凹槽边界(105b1)，所述第一走线层位于所述第一目标区域(m)的第三材料层(a3)具有沿所述第一方向(X)延伸的第三边界(a31)；
    其中，所述第一凹槽边界(105b1)在所述衬底基板(101)上的正投影，与所述第三边界(a31)在所述衬底基板(101)上的正投影共线。
  5. 根据权利要求4所述的显示面板，其特征在于，所述凹槽区域(105b)还具有远离所述通槽区域(105a)且沿第二方向(Y)延伸的第二凹槽边界(105b2)，以及和所述通槽区域(105a)相邻且沿所述第二方向(Y)延伸的第三凹槽边界(105b3)；其中，所述第二方向(Y)和所述第一方向(X)垂直；
    所述第二凹槽边界(105b2)和所述第三凹槽边界(105b3)在所述第一方向(X)上的距离大于3微米。
  6. 根据权利要求1至5任一所述的显示面板，其特征在于，所述电源走线(104)包括沿远离所述衬底基板(101)的方向依次层叠的第三走线层，第二走线层以及所述第一走线层；所述显示面板(10)包括：位于所述第三走线层和所述第二走线层之间的第三有机膜层，以及位于所述第二走线层和所述第一走线层之间的第二有机膜层，所述第一有机膜层(105)位于所述第一走线层远离所述衬底基板(101)的一侧；
    其中，所述第三走线层和所述第二走线层通过所述第三有机膜层中的开口连接，所述第二走线层和所述第一走线层通过所述第二有机膜层中的开口连接； 所述通槽区域(105a)用于露出所述第一走线层的第一目标区域(m)。
  7. 根据权利要求1至5任一所述的显示面板，其特征在于，所述电源走线(104)包括沿远离所述衬底基板(101)的方向依次层叠的第二走线层以及所述第一走线层；所述显示面板(10)包括：位于所述第二走线层和所述第一走线层之间的第二有机膜层，所述第一有机膜层(105)位于所述第一走线层远离所述衬底基板(101)的一侧；
    其中，所述第二走线层和所述第一走线层通过所述第二有机膜层中的开口连接；所述通槽区域(105a)用于露出所述第一走线层的第一目标区域(m)。
  8. 根据权利要求1至7任一所述的显示面板，其特征在于，所述至少一条电源走线(104)包括在所述第二方向(Y)上方间隔设置的第一信号电源走线(104a)和第二信号电源走线(104b)，所述通槽区域(105a)具有用于露出所述第一信号电源走线(104a)的第一子通槽区域(105a1)和用于露出所述第二信号电源走线(104b)的第二子通槽区域(105a2)；
    其中，所述第一子通槽区域(105a1)沿所述第一方向(X)的长度，小于或等于所述第二子通槽区域(105a2)沿所述第一方向(X)的长度。
  9. 根据权利要求1至8任一所述的显示面板，其特征在于，所述第二材料层(a2)位于所述第一目标区域(m)的部分的厚度，小于或等于所述第二材料层(a2)位于所述其他区域的部分的厚度。
  10. 根据权利要求9所述的显示面板，其特征在于，在所述第二材料层(a2)位于所述第一目标区域(m)的部分的厚度小于所述第二材料层(a2)位于所述其他区域的部分的厚度的情况下，所述第二材料层(a2)位于所述第一目标区域(m)的部分远离所述衬底基板(101)的表面凹凸不平。
  11. 根据权利要求1至10任一所述的显示面板，其特征在于，所述阻挡结构(103)包括：沿远离所述显示区域(101a)依次设置的第一阻挡坝(1031)，第二阻挡坝(1032)以及第三阻挡坝(1033)；
    其中，所述第一有机膜层(105)具有两个所述通槽区域(105a)，其中一个所述通槽区域(105a)位于所述第三阻挡坝(1033)远离所述显示区域(101a)的一侧，另外一个所述通槽区域(105a)位于所述第二阻挡坝(1032)和所述第三阻挡坝(1033)之间。
  12. 根据权利要求11所述的显示面板，其特征在于，所述阻挡结构(103)中的每个阻挡坝均包括所述显示面板(10)中的有机膜层中的至少一层，所述显示面板(10)中的有机膜层包括：第三有机膜层，第二有机膜层以及所述第一有机膜层；
    其中，所述第一有机膜层，所述第二有机膜层以及所述第三有机膜层中的其中一个有机膜层位于所述阻挡结构(103)中的任一阻挡坝相邻且未设置所述通槽区域(105a)的区域。
  13. 根据权利要求1至12任一所述的显示面板，其特征在于，所述电源走线(104)中被所述显示面板(10)中的有机膜层覆盖的区域中，所述第三材料层(a3)，所述第二材料层(a2)以及所述第一材料层(a1)的侧边为平坦侧边，且所述平坦侧边相对于所述衬底基板(101)的承载面倾斜；
    其中，所述第三材料层(a3)在所述衬底基板(101)上的正投影位于所述第二材料层(a2)在所述衬底基板(101)上的正投影内，所述第二材料层(a2)在所述衬底基板(101)上的正投影位于所述第一材料层(a1)在所述衬底基板(101)上的正投影内。
  14. 一种显示面板的制备方法，其特征在于，所述方法包括：
    提供一衬底基板(101)，所述衬底基板(101)具有显示区域(101a)以及围绕所述显示区域(101a)的周边区域(101b)；
    在所述衬底基板(101)的一侧形成多个像素单元(102)，阻挡结构(103)以及至少一条初始电源走线，所述多个像素单元(102)位于所述显示区域(101a)，所述阻挡结构(103)围绕所述显示区域(101a)，每条所述初始电源走线用于接收电源信号，且与所述多个像素单元(102)连接；所述初始电源走线至少包括第一初始走线层，所述第一初始走线层包括沿远离所述衬底基板 (101)的方向依次层叠的第一材料层(a1)，第二材料层(a2)以及第三材料层(a3)；
    在所述初始电源走线远离所述衬底基板(101)的一侧形成初始有机膜层，所述初始有机膜层具有至少一个通槽区域(105a)，所述通槽区域(105a)在所述衬底基板(101)上的正投影和所述阻挡结构(103)在所述衬底基板(101)上的正投影相邻设置，且所述通槽区域(105a)用于露出所述初始电源走线的第一目标区域(m)；
    采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层，得到至少一条电源走线(104)的第一走线层和第一有机膜层(105)，所述第一走线层位于所述第一目标区域(m)的第三材料层(a3)在所述衬底基板(101)上的正投影位于所述第二材料层(a2)在所述衬底基板(101)上的正投影内，且所述第一走线层位于所述第一目标区域(m)的第二材料层(a2)在所述衬底基板(101)上的正投影位于所述第一材料层(a1)在所述衬底基板(101)上的正投影内。
  15. 根据权利要求14所述的方法，其特征在于，形成多个像素单元(102)包括：在所述初始有机膜层远离所述衬底基板(101)的一侧依次形成阳极层，像素界定层，发光层以及阴极层；
    所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层，包括：
    在形成所述阳极层之后，且在形成所述像素界定层之前，所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层。
  16. 根据权利要求15所述的方法，其特征在于，形成所述阳极层之前，所述第一初始走线层位于所述第一目标区域(m)的第一材料层(a1)的第一边界(a11)，第二材料层(a2)的第二边界(a21)以及第三材料层(a3)的第三边界(a31)共线；
    形成所述阳极层之后，所述第一初始走线层位于所述第一目标区域(m)的第二材料层(a2)在所述衬底基板(101)上的正投影位于所述第三材料层(a3)在所述衬底基板(101)上的正投影内，且所述第一初始走线层位于所述第一目标区域(m)的第一材料层(a1)的第一边界(a11)以及第三材料层(a3)的第三边界(a31)共线；
    其中，所述第一边界(a11)，所述第二边界(a21)以及所述第三边界(a31)均沿第一方向(X)延伸。
  17. 根据权利要求16所述的方法，其特征在于，形成多个像素单元(102)包括：在所述第一有机膜层(105)远离所述衬底基板(101)的一侧依次形成阳极层，像素界定层，发光层以及阴极层；
    所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层，包括：
    在形成所述像素界定层之后，且在形成所述发光层之前，所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层。
  18. 根据权利要求17所述的方法，其特征在于，形成所述像素界定层之前，第一初始走线层位于所述第一目标区域(m)的第二材料层(a2)在所述衬底基板(101)上的正投影位于所述第三材料层(a3)在所述衬底基板(101)上的正投影内，且所述第一初始走线层位于所述第一目标区域(m)的第一材料层(a1)的第一边界(a11)以及第三材料层(a3)的第三边界(a31)共线；
    形成所述像素界定层之后，所述像素界定层的部分材料位于内缩区域，所述内缩区域为所述第一初始走线层具有第一材料层(a1)和第三材料层(a3)，且不具有第二材料层(a2)的区域；
    在所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层之后，所述像素界定层位于所述内缩区域的部分材料被去除。
  19. 根据权利要求14至18任一所述的方法，其特征在于，所述采用刻蚀工艺刻蚀所述至少一条初始电源走线的所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及刻蚀所述初始有机膜层，包括：
    在所述第一初始走线层远离所述衬底基板(101)的一侧涂覆光刻胶；
    采用掩膜版对所述光刻胶进行曝光；
    采用显影液对所述光刻胶进行显影，以去除所述光刻胶中被曝光的部分；
    采用刻蚀工艺去除所述第一初始走线层位于所述第一目标区域(m)的第三材料层(a3)以及所述初始有机膜层未被光刻胶保护的部分；
    去除剩余的光刻胶。
  20. 根据权利要求19所述的方法，其特征在于，所述掩膜版具有多个掩膜开口，每个掩膜开口在所述衬底基板(101)上的正投影与所述通槽区域(105a)部分重叠，且和所述初始电源走线的第一目标区域(m)部分重叠；
    所述掩膜开口具有沿第一方向(X)延伸的第一掩膜边界，所述第一掩膜边界用于形成刻蚀后的所述第三材料层(a3)的第三边界(a31)，且所述第一掩膜边界在所述衬底基板(101)上的正投影位于所述第一材料层(a1)在所述衬底基板(101)上的正投影内，所述第一掩膜边界与所述第一边界(a11)在第二方向(Y)上的距离大于3微米，所述第二方向(Y)和所述第一方向(X)垂直。
  21. 根据权利要求20所述的方法，其特征在于，所述第一掩膜边界还用于形成刻蚀后的所述第一有机膜层(105)的凹槽区域(105b)的第一凹槽边界(105b1)，所述第一凹槽边界(105b1)靠近所述第一走线层且沿所述第一方向(X)延伸；
    所述第一有机膜层(105)位于所述凹槽区域(105b)的厚度，小于除所述凹槽区域(105b)之外的其他区域的厚度，所述凹槽区域(105b)用于覆盖所述电源走线(104)的第二目标区域(n)，所述第二目标区域(n)和所述第一目标区域(m)在所述第一方向(X)上相邻。
  22. 根据权利要求20或21所述的方法，其特征在于，所述掩膜开口还具有 沿第二方向(Y)延伸的第二掩膜边界，所述通槽区域(105a)位于所述第二掩膜边界的一侧，所述第二掩膜边界用于形成所述第一有机膜层(105)的凹槽区域(105b)远离所述通槽区域(105a)且沿所述第二方向(Y)延伸的第二凹槽边界(105b2)；所述凹槽区域(105b)还具有和所述通槽区域(105a)相邻且沿所述第二方向(Y)延伸的第三凹槽边界(105b3)；
    其中，所述第二凹槽边界(105b2)和所述第三凹槽边界(105b3)在所述第一方向(X)上的距离大于3微米。
  23. 根据权利要求14至22任一所述的方法，其特征在于，形成所述电源走线(104)包括：在所述衬底基板(101)的一侧形成第一走线层；
    或者，形成所述电源走线(104)包括：在所述衬底基板(101)的一侧依次形成第二走线层，第二有机膜层以及所述第一走线层，所述第一走线层和所述第二走线层通过所述第二有机膜层中的开口连接；
    又或者，形成所述电源走线(104)包括：在所述衬底基板(101)的一侧依次形成第三走线层，第三有机膜层，第二走线层，第二有机膜层以及所述第一走线层，所述第一走线层和所述第二走线层通过所述第二有机膜层中的开口连接，所述第二走线层和所述第三走线层通过所述第三有机膜层中的开口连接；
    其中，所述通槽区域(105a)用于露出所述第一走线层的第一目标区域(m)。
  24. 一种显示装置，其特征在于，所述显示装置包括供电组件以及如权利要求1至13任一所述的显示面板(10)；
    其中，所述供电组件用于为显示面板(10)供电。
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