WO2024257952A1 - 전력반도체 모듈 및 이를 포함하는 전력변환 장치 - Google Patents

전력반도체 모듈 및 이를 포함하는 전력변환 장치 Download PDF

Info

Publication number
WO2024257952A1
WO2024257952A1 PCT/KR2023/014180 KR2023014180W WO2024257952A1 WO 2024257952 A1 WO2024257952 A1 WO 2024257952A1 KR 2023014180 W KR2023014180 W KR 2023014180W WO 2024257952 A1 WO2024257952 A1 WO 2024257952A1
Authority
WO
WIPO (PCT)
Prior art keywords
power semiconductor
semiconductor element
wiring
gate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2023/014180
Other languages
English (en)
French (fr)
Inventor
김태룡
김덕수
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LX Semicon Co Ltd
Original Assignee
LX Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LX Semicon Co Ltd filed Critical LX Semicon Co Ltd
Publication of WO2024257952A1 publication Critical patent/WO2024257952A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/42—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/427—Power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H10W20/432—Layouts of interconnections comprising crossing interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention relates to a power semiconductor module and a power conversion device including the same.
  • Power semiconductors are one of the key elements that determine the efficiency, speed, durability, and reliability of power electronics systems.
  • WBG Wide Bandgap
  • SiC silicon carbide
  • GaN gallium nitride
  • WBG power semiconductor devices have a bandgap energy that is approximately three times that of Si power semiconductor devices, resulting in lower intrinsic carrier concentration, higher breakdown field (approximately 4–20 times), higher thermal conductivity (approximately 3–13 times), and larger electron saturation velocity (approximately 2–2.5 times).
  • gallium nitride (GaN) power semiconductor devices can be used in low voltage systems, and silicon carbide (SiC) power semiconductor devices can be suitable for high voltage systems.
  • multiple semiconductor modules each including multiple power semiconductor elements, can be manufactured as a single unit module, but there is a problem in that the entire manufactured unit module must be discarded if a failure occurs in the final module test.
  • multiple power semiconductor elements included in the power semiconductor module are connected in series or parallel.
  • stray inductance is formed in the corresponding power semiconductor element, and the longer the electrical connection path between the power semiconductor elements, the greater the stray inductance.
  • Stray inductance hinders the flow of current and thus hinders high power output, so it needs to be minimized or eliminated.
  • instantaneous voltage overshooting occurs. If this overshooting voltage exceeds the withstand voltage of the power semiconductor device, the power semiconductor device may be damaged or switching loss of the power semiconductor device may occur. Therefore, a technical solution that can minimize or eliminate stray inductance is urgently required.
  • One of the technical challenges of the embodiment is to solve the problem of power semiconductor devices being cracked during the process of bonding individual power semiconductor devices to a predetermined heat dissipation substrate.
  • one of the technical challenges of the embodiment is to solve the problem of voids occurring when the mold material is not properly filled during the molding process after bonding individual power semiconductor devices to a heat-dissipating substrate.
  • one of the technical challenges of the embodiment is to solve the problem of poor electrical interconnection between electrodes of power semiconductor devices and conductive layer patterns of a heat-dissipating substrate during the process of bonding individual power semiconductor devices to a heat-dissipating substrate.
  • one of the technical challenges of the embodiment is to solve the problem of discarding the entire manufactured unit module when a plurality of semiconductor modules are manufactured into one unit module and then fail in the final module test.
  • one of the technical challenges of the embodiment is to solve the problem of occurrence of stray inductance due to increase in current path in a power semiconductor module.
  • a power semiconductor module may include a power semiconductor element (100a, 100b), a first wiring layer (210) and a second wiring layer (220) respectively arranged on the lower and upper sides of the power semiconductor element (100a, 100b), and a first mold (201) surrounding a side surface of the power semiconductor element (100a, 100b).
  • the above power semiconductor element (100a) may include a first-first power semiconductor element (100a1) and a first-second power semiconductor element (100a2) that are arranged adjacently.
  • the above first wiring layer (210) may include a 1-1 wiring layer (210a) electrically connected to the drain electrodes of the 1-1 power semiconductor element (100a1) and the 1-2 power semiconductor element (100a2).
  • the above second wiring layer (220) can be electrically connected to the gate electrode and source electrode of the above 1-1 power semiconductor element (100a1) and the above 1-2 power semiconductor element (100a2).
  • the second wiring layer (220) may include a common gate wiring (220g) electrically connected to the first gate electrode (165g1) of the first-first power semiconductor element (100a1) and the second gate electrode (165g2) of the first-second power semiconductor element (100a2).
  • the second wiring layer (220) may include a first source wiring (220s1) and a second source wiring (220s2) that are electrically connected to the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2), respectively.
  • the above power semiconductor element (100a) may include a first source via (245b1) that is disposed on an interlayer insulating layer (230) and electrically connects the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the first source wiring (220s1).
  • the interlayer insulating layer (230) may be disposed above or below the power semiconductor element (100a).
  • the above power semiconductor element (100a) may include a second source via (245b2) that is arranged on the interlayer insulating layer (230) and electrically connects the second source electrode (145s2) of the first-second power semiconductor element (100a2) and the second source wiring (220s2).
  • the above power semiconductor element (100a) may include a common gate via (245a) that is disposed on the interlayer insulating layer (230) and electrically connects the first gate electrode (165g1) and the second gate electrode (165g2) of the first-first power semiconductor element (100a1) and the first-second power semiconductor element (100a2) to the common gate wiring (220g).
  • the first gate electrode (165g1) of the first-first power semiconductor element (100a1) and the second gate electrode (165g2) of the first-second power semiconductor element (100a2) are positioned so as to face each other, and the first gate electrode (165g1) and the second gate electrode (165g2) can be electrically connected to the common gate wiring (220g).
  • the second wiring layer (220) may include a common source wiring (220sc) electrically connected to the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2).
  • a power semiconductor module may include a third power semiconductor element (100c1, 100c2), a first wiring layer (210) and a second wiring layer (220) respectively disposed on the lower and upper sides of the third power semiconductor element (100c1, 100c2), and a first mold (201) surrounding a side surface of the third power semiconductor element (100c1, 100c2).
  • the above third power semiconductor element may include a third-first power semiconductor element (100c1) and a third-second power semiconductor element (100c2) that are arranged adjacently.
  • the above first wiring layer (210) may include a 1-1 wiring layer (210a) electrically connected to the drain electrodes of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • the above second wiring layer (220) can be electrically connected to the gate electrode and source electrode of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • the second wiring layer (220) may include a first gate wiring (220g1) and a second gate wiring (220g2) that are electrically connected to the first gate electrode (165g1) of the 3-1 power semiconductor element (100c1) and the second gate electrode (165g2) of the 3-2 power semiconductor element (100c2), respectively.
  • the above first gate wiring (220g1) and the above second gate wiring (220g2) can be connected by a gate bridge wiring (220gb).
  • the second wiring layer (220) may include a common source wiring (220s) electrically connected to the first source electrode (145s1) of the 3-1 power semiconductor element (100c1) and the second source electrode (145s2) of the 3-2 power semiconductor element (100c2).
  • the above first gate wiring (220g1), the above second gate wiring (220g2) and the above common source wiring (220s) can be exposed by the interlayer insulating layer (230).
  • the above gate bridge wiring (220gb) can be covered by the interlayer insulating layer.
  • the first gate wiring (220g1) and the second gate wiring (220g2) of the second wiring layer (220) can be arranged at the corners of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • the first gate wiring (220g1) may be arranged at the upper left corner of the 3-1 power semiconductor element (100c1), and the second gate wiring (220g2) may be arranged at the upper right corner of the 3-2 power semiconductor element (100c2).
  • the third power semiconductor element (100c) may be disposed on an interlayer insulating layer (230) and may include a first source via (245b1) electrically connecting the first source electrode (145s1) of the third-first power semiconductor element (100c1) and the common source wiring (220s).
  • the interlayer insulating layer (230) may be disposed above or below the third power semiconductor element (100c).
  • the third power semiconductor element (100c) may include a second source via (245b2) that is disposed on the interlayer insulating layer (230) and electrically connects the second source electrode (145s2) of the third-second power semiconductor element (100c2) and the common source wiring (220s).
  • a power conversion device may include any one of the power semiconductor modules described above.
  • the problem of power semiconductor elements being cracked during the process of bonding individual power semiconductor elements to a predetermined heat dissipation substrate can be solved.
  • the embodiment has a technical effect that enables a plurality of power semiconductor devices to be sub-modules using a wiring layer, and that the problem of power semiconductor devices being cracked because the wiring layer is adhered to a heat-dissipating substrate in the sub-module state can be solved.
  • a first mold layer for example, an inner mold layer
  • the first mold layer prevents the power semiconductor element from being pressed, and at the same time, the wiring layer acts as an additional buffer, thereby solving the problem of the power semiconductor element being cracked.
  • the problem of voids occurring when the mold material is not properly filled during the molding process after bonding individual power semiconductor elements to a heat sink substrate can be solved.
  • the embodiment has a technical effect that can solve the problem of voids occurring inside because internal molding is performed at the sub-module stage using a wiring layer.
  • the embodiment performs sub-modularization using a wiring layer, and since the wiring layer in the sub-module state is adhered to the conductive layer pattern of the heat-dissipating substrate, there is a technical effect that can solve the problem of poor electrical interconnection between the electrodes of the power semiconductor element and the conductive layer pattern of the heat-dissipating substrate.
  • the embodiment has the technical effect of reducing costs and increasing mass productivity by serially or parallelly configuring multiple power semiconductor devices into sub-modules according to module specifications and performing pre-tests on the sub-modules so that only failed sub-modules can be discarded.
  • the second power semiconductor sub-module (PM) has a technical effect of securing a wide second gate electrode area (GA).
  • the second gate electrode area (GA) can secure a one-sided width (L) of four times or more compared to the first gate area or the second gate area, and accordingly, the second gate electrode area (GA) has a special technical effect of securing a gate electrode area of 16 times or more (LxL) or more compared to the internal technology.
  • Figure 1 is a circuit diagram illustrating a power conversion device (1000) according to an embodiment.
  • FIG. 2a is a first cross-sectional view of a power semiconductor device (100) according to an embodiment.
  • FIG. 2b is a second cross-sectional view of a power semiconductor device (100) according to an embodiment.
  • FIG. 3a is a first cross-sectional view of a power semiconductor module (500) according to an embodiment.
  • FIG. 3b is a detailed drawing of the first arm (200) in the power semiconductor module (500) illustrated in FIG. 3a.
  • FIG. 4a is a specific cross-sectional view of a first power semiconductor element (100a) according to a first embodiment of the first arm (200) illustrated in FIG. 3b.
  • FIG. 4b is a plan view of a first power semiconductor device (100a) according to the first embodiment illustrated in FIG. 4a.
  • FIGS. 4c and 4d are detailed views of a first power semiconductor device (100a) according to the first embodiment illustrated in FIG. 4a.
  • FIG. 5a is a detailed plan view of a first power semiconductor device (100a) according to the first embodiment.
  • FIG. 5b is a detailed plan view of a 1-2 power semiconductor device (PM) according to the first embodiment.
  • Fig. 6a is a cross-sectional view of a third power semiconductor device (100c) according to the second embodiment.
  • FIG. 6b is a plan view of a third power semiconductor device (100c) according to the second embodiment illustrated in FIG. 6a.
  • FIGS. 6c and 6d are detailed views of the third power semiconductor element (100c) illustrated in FIG. 6a.
  • Figure 7a is an example of the layout between the power semiconductor and the heat dissipation substrate metal layer in the internal technology.
  • FIG. 7b is an example of a layout between power semiconductors to which a third power semiconductor element (100c) according to the second embodiment is applied and a heat dissipation substrate metal layer.
  • Fig. 7c is a plan view of a third power semiconductor device (100c) according to the second embodiment.
  • Figure 8 is a second cross-sectional view of a power semiconductor module (500) according to an embodiment.
  • module and “part” used for components in the following description are given simply for the convenience of writing this specification, and do not in themselves impart any particularly important meaning or role. Accordingly, the above “module” and “part” may be used interchangeably.
  • the power semiconductor device is used in an inverter or converter of a computer, home appliance, automobile, solar power, smart grid, etc.
  • the power semiconductor device may include one power semiconductor module or a plurality of power semiconductor modules.
  • the power semiconductor module may include a plurality of power semiconductor elements.
  • an automobile inverter for driving a motor as a power semiconductor device is described, but the power semiconductor device of the embodiments can be applied to inverters or converters in various technical fields described above.
  • the automobile includes a hybrid vehicle (HEV), a plug-in hybrid vehicle (PHEV), an electric vehicle (EV), a fuel cell vehicle (PCEV), and the like.
  • HEV hybrid vehicle
  • PHEV plug-in hybrid vehicle
  • EV electric vehicle
  • PCEV fuel cell vehicle
  • the switching elements and the power semiconductor elements can be used interchangeably.
  • Figure 1 is a circuit diagram illustrating a power conversion device (1000) according to an embodiment.
  • the power conversion device (1000) according to the embodiment can receive DC power from a battery or a fuel cell, convert it into AC power, and supply AC power to a predetermined load.
  • the power conversion device (1000) according to the embodiment can include an inverter, and can receive DC power from a battery, convert it into three-phase AC power, and supply it to a motor (M), and the motor (M) can provide power to an electric vehicle, a fuel cell vehicle, etc.
  • a power conversion device (1000) may include a power semiconductor device (100).
  • the power semiconductor device (100) may be, but is not limited to, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and may include an IGBT (Insulated Gate Bipolar Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the power conversion device (1000) may include a plurality of power semiconductor elements (100a, 100b, 100c, 100d, 100e, 100f) and may include a plurality of diodes (not shown).
  • Each of the plurality of diodes may be embedded in the power semiconductor elements (100a, 100b, 100c, 100d, 100e, 100f) in the form of an internal diode, but is not limited thereto, and may be arranged separately.
  • the embodiment can convert DC power into AC power through on-off control for a plurality of power semiconductor elements (100a to 100f).
  • the power conversion device (1000) can supply positive power to the motor (M) by turning on the first power semiconductor element (100a) and turning off the second power semiconductor element (100b) in a first time section of one cycle, and can supply negative power to the motor (M) by turning off the first power semiconductor element (100a) and turning on the second power semiconductor element (100b) in a second time section of one cycle.
  • a group of power semiconductor elements arranged in series in the high-voltage line and the low-voltage line of the input side may be called an arm.
  • a first power semiconductor element (100a) and a second power semiconductor element (100b) may constitute a first arm
  • a third power semiconductor element (100c) and a fourth power semiconductor element (100d) may constitute a second arm
  • a fifth power semiconductor element (100e) and a sixth power semiconductor element (100f) may constitute a third arm.
  • the upper power semiconductor element and the lower power semiconductor element can be controlled not to be turned on at the same time.
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) can be turned on and off alternately without being turned on at the same time.
  • Each power semiconductor element (100a to 100f) can receive a high voltage in the off state.
  • the input voltage can be applied as is to the second power semiconductor element (100b).
  • the voltage input to the second power semiconductor element (100b) can be a relatively high voltage, and the withstand voltage of each power semiconductor element (100a to 100f) can be designed to be at a high level so as to withstand such a high voltage.
  • Each power semiconductor element (100a to 100f) can conduct a high current when turned on.
  • the motor (M) is driven by a relatively high current, and this high current can be supplied to the motor (M) through the power semiconductor element that is turned on.
  • a high voltage applied to each power semiconductor element (100a to 100f) may cause high switching loss.
  • a high current flowing through the power semiconductor element (100a to 100f) may cause high conduction loss.
  • the power semiconductor element (100a to 100f) may be packaged as a power semiconductor module including a heat dissipation means.
  • the power semiconductor device (100) of the embodiment may be a silicon carbide (SiC) power semiconductor device, which can operate in a high temperature, high voltage environment and have a high switching speed and low switching loss.
  • SiC silicon carbide
  • the power conversion device (1000) may include a plurality of power semiconductor modules.
  • a plurality of power semiconductor devices (100a to 100f) illustrated in FIG. 1 may be packaged into one power semiconductor module, or the power semiconductor devices constituting each arm may be packaged into one power semiconductor module.
  • the first power semiconductor device (100a), the second power semiconductor device (100b), the third power semiconductor device (100c), the fourth power semiconductor device (100d), the fifth power semiconductor device (100e), and the sixth power semiconductor device (100f) illustrated in FIG. 1 can be packaged into one power semiconductor module.
  • each power semiconductor element there may be additional power semiconductor elements arranged in parallel with each power semiconductor element (100a to 100f) to increase the current capacity.
  • the number of power semiconductor elements included in the power semiconductor module may be more than six.
  • the power conversion device (1000) may include a diode-type power semiconductor element in addition to the transistor-type power semiconductor elements (100a to 100f).
  • a first diode (not shown) may be arranged in parallel with a first power semiconductor element (100a), and a second diode (not shown) may be arranged in parallel with a second power semiconductor element (100b).
  • these diodes may also be packaged together in one power semiconductor module.
  • the diodes may be arranged in the form of internal diodes in each power semiconductor element.
  • the power semiconductor devices constituting each arm can be packaged into a single power semiconductor module.
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) constituting the first arm may be packaged as a first power semiconductor module
  • the third power semiconductor element (100c) and the fourth power semiconductor element (100d) constituting the second arm may be packaged as a second power semiconductor module
  • the fifth power semiconductor element (100e) and the sixth power semiconductor element (100f) constituting the third arm may be packaged as a third power semiconductor module.
  • each arm may include a power semiconductor element (not shown) in the form of a diode in addition to the power semiconductor element (100a to 100f) in the form of a transistor, and these diodes may also be packaged together in one power semiconductor module.
  • the diode may be arranged in the form of an internal diode in each power semiconductor element.
  • Fig. 2a is a first cross-sectional view of a power semiconductor device (100) according to an embodiment.
  • a power semiconductor device (100) may include a substrate (110), a first conductivity type epi layer (120), a second conductivity type well (130), a first conductivity type source region (140), a gate insulating layer (150), a gate electrode (160), and a drain electrode (105).
  • the first conductivity type may be N type
  • the second conductivity type may be P type, but is not limited thereto.
  • the power semiconductor device (100) may include a first conductive epi layer (120) formed on a predetermined substrate (110), a second conductive well (130) formed on the first conductive epi layer (120), a first conductive source region (140) formed on the second conductive well (130), a gate insulating layer (150) and a gate electrode (160) formed on the first conductive source region (140), and a drain electrode (105) disposed under the substrate (110).
  • the above substrate (110) and the first conductive epi layer (120) may include SiC (Silicon Carbide).
  • FIG. 2b is a second cross-sectional view of a power semiconductor device (100) according to an embodiment, and is a schematic diagram based on the first cross-sectional view illustrated in FIG. 2a.
  • a power semiconductor device (100) may include a source electrode (145s), a gate electrode (165g) arranged on an upper side of a predetermined semiconductor epi layer (120), and a drain electrode (105) arranged on a lower side of the semiconductor epi layer (120).
  • the source electrode (145s) or the gate electrode (165g) may include an Al series metal
  • the drain electrode (105) may include, but is not limited to, a Ti/Ni/Ag metal including a Ti layer, a Ni layer, and an Ag layer, or NiV/Ag, V(vanadium)/Ni/Ag, etc.
  • FIG. 3a is a first cross-sectional view of a power semiconductor module (500) according to an embodiment.
  • a power semiconductor module (500) may include a first substrate (410), a second substrate (420), a first arm (200), a first conductive frame (310), and a second conductive frame (320).
  • the 'conductive frame' may be referred to as a 'lead frame', but is not limited thereto.
  • the above first arm (200) may include a plurality of power semiconductor elements (100a, 100b).
  • the first arm (200) may include a first power semiconductor element (100a) and a second power semiconductor element (100b).
  • the first or second power semiconductor element (100a, 100b) may include a semiconductor epi layer (120), a source electrode (145s), a gate electrode (165g), and a drain electrode (105).
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) can form one arm (200).
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) may have electrodes arranged in opposite directions.
  • the source electrode and the gate electrode of the first power semiconductor element (100a) may be arranged upward, and the drain electrode may be arranged downward.
  • the source electrode and the gate electrode of the second power semiconductor element (100b) may be arranged downward, and the drain electrode may be arranged upward.
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) may form one arm.
  • first power semiconductor element (100a) and the second power semiconductor element (100b) can be electrically connected in parallel.
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) may have electrodes arranged in the same direction.
  • the source electrode and the gate electrode of the first power semiconductor element (100a) may be arranged upward, and the drain electrode may be arranged downward.
  • the source electrode and the gate electrode of the second power semiconductor element (100b) may be arranged on the upper side, and the drain electrode may be arranged on the lower side.
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) may be electrically connected in parallel.
  • FIG. 3b is a detailed drawing of the first arm (200) in the power semiconductor module (500) illustrated in FIG. 3a.
  • a first arm (200) may include a plurality of power semiconductor elements (100a, 100b) arranged between a first wiring layer (210) and a second wiring layer (220) and a first mold (201) surrounding side surfaces of the plurality of power semiconductor elements (100a, 100b).
  • the 'first mold' may be referred to as an 'inner mold', but is not limited thereto.
  • the above first wiring layer (210) may include a 1-1 wiring layer (210a) and a 1-2 wiring layer (210b).
  • the above 1-1 wiring layer (210a) can be electrically connected to the drain electrode of the first power semiconductor element (100a), and the 1-2 wiring layer (210b) can be electrically connected to the source electrode and gate electrode of the second power semiconductor element (100b).
  • the above second wiring layer (220) may include a 2-1 wiring layer (220a) and a 2-2 wiring layer (220b).
  • the above-mentioned 2-1 wiring layer (220a) can be electrically connected to the gate electrode of the first power semiconductor element (100a), and the above-mentioned 2-2 wiring layer (220b) can be electrically connected to the source electrode of the first power semiconductor element (100a) and the drain electrode of the second power semiconductor element (100b).
  • the above first mold (201), for example, the inner mold, can perform the function of protecting a plurality of power semiconductor elements (100a, 100b) from oxides and fixing a plurality of power semiconductor elements (100a, 100b).
  • the first power semiconductor element (100a) and the second power semiconductor element (100b) may be a power semiconductor sub-module including a plurality of power semiconductor elements.
  • the first power semiconductor device (100a) according to the first embodiment may include a plurality of power semiconductor devices.
  • the first power semiconductor device (100a) according to the first embodiment may include a first-first power semiconductor device (100a1) and a first-second power semiconductor device (100a2).
  • the first power semiconductor device (100a) according to the first embodiment may be a power semiconductor sub-module including a plurality of power semiconductor devices.
  • the second power semiconductor device (100b) may also include a plurality of power semiconductor devices.
  • the second power semiconductor device (100b) may be a power semiconductor sub-module including a 2-1 power semiconductor device (not shown) and a 2-2 power semiconductor device (not shown).
  • a plurality of power semiconductor devices can be made into sub-modules using wiring layers (210, 220), and since the wiring layers are adhered to a heat dissipation substrate in the sub-module state, the power semiconductor devices are protected by the first mold (201), so there is a technical effect of solving the problem of the power semiconductor devices being cracked.
  • sub-modularization is performed using the wiring layer (210, 220), and since the wiring layer in the sub-module state is adhered to the conductive layer pattern of the heat-dissipating substrate, there is a technical effect that can solve the problem of poor electrical interconnection between the electrodes of the power semiconductor element and the conductive layer pattern of the heat-dissipating substrate.
  • a power semiconductor sub-module can be manufactured by performing singulation on an internally molded module, and the power semiconductor sub-module can include a plurality of power semiconductor elements.
  • the electrodes of each power semiconductor element can be packaged in a parallel form facing the same direction, or the electrodes of each element can be packaged in a form in which they are arranged in opposite directions to form each arm.
  • a plurality of power semiconductor devices are serially or parallelly configured into sub-modules according to module specifications, and further, according to an embodiment, a pre-test can be performed on each power semiconductor sub-module.
  • FIG. 4a is a specific cross-sectional view of the first power semiconductor element (100a) according to the first embodiment of the first arm (200) illustrated in FIG. 3b.
  • Fig. 4b is a plan view of the first power semiconductor device (100a) according to the first embodiment illustrated in Fig. 4a.
  • Fig. 4a is also a cross-sectional view along line A1-A1' of the first power semiconductor device (100a) according to the first embodiment illustrated in Fig. 4b.
  • the first power semiconductor device (100a) according to the first embodiment may include a plurality of power semiconductor devices.
  • the first power semiconductor device (100a) according to the first embodiment may include a first-first power semiconductor device (100a1) and a first-second power semiconductor device (100a2).
  • the first power semiconductor device (100a) according to the first embodiment may be a power semiconductor sub-module including a plurality of power semiconductor devices.
  • the second power semiconductor device (100b) illustrated in FIG. 3b may also include a plurality of power semiconductor devices.
  • the second power semiconductor device (100b) may include a 2-1 power semiconductor device (not shown) and a 2-2 power semiconductor device (not shown).
  • the second power semiconductor device (100b) according to the first embodiment may be a power semiconductor sub-module including a plurality of power semiconductor devices.
  • the 1-1 power semiconductor element (100a1) may include a first source electrode (145s1) and a first gate electrode (165g1) disposed on a predetermined semiconductor epi layer.
  • the 1-2 power semiconductor element (100a2) may also include a second source electrode (145s2) and a second gate electrode (165g2) disposed on a predetermined semiconductor epi layer.
  • the first power semiconductor element (100a) may include a first wiring layer (210a) electrically connected to the drain electrodes of the first-first power semiconductor element (100a1) and the first-second power semiconductor element (100a2).
  • the first power semiconductor element (100a) may include a second wiring layer (220) electrically connected to the gate electrode and source electrode of the first-first power semiconductor element (100a1) and the first-second power semiconductor element (100a2).
  • the second wiring layer (220) may include a common gate wiring (220g) electrically connected to the first gate electrode (165g1) of the first-first power semiconductor element (100a1) and the second gate electrode (165g2) of the first-second power semiconductor element (100a2).
  • the second wiring layer (220) may include a first source wiring (220s1) and a second source wiring (220s2) that are electrically connected to the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2), respectively.
  • FIG. 4c and FIG. 4d are detailed drawings of the first power semiconductor device (100a) according to the first embodiment illustrated in FIG. 4a.
  • the first-first power semiconductor element (100a1) may include a first source electrode (145s1), a first gate electrode (165g1) disposed on an upper side of a first semiconductor epi layer (120a1), and a first drain electrode (105a1) disposed on a lower side of the first semiconductor epi layer (120a1).
  • first-second power semiconductor element (100a2) may also include a second source electrode (145s2), a second gate electrode (165g2) disposed on the upper side of the second semiconductor epi layer (120a2), and a second drain electrode (105a2) disposed on the lower side of the second semiconductor epi layer (120a2).
  • the first power semiconductor element (100a) may include a first source via (245b1) that is disposed on an interlayer insulating layer (230) and electrically connects the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the first source wiring (220s1).
  • the interlayer insulating layer (230) may be disposed above or below the first power semiconductor element (100a).
  • the first power semiconductor element (100a) may include a second source via (245b2) that is disposed on the interlayer insulating layer (230) and electrically connects the second source electrode (145s2) of the first-second power semiconductor element (100a2) and the second source wiring (220s2).
  • a second source via (245b2) that is disposed on the interlayer insulating layer (230) and electrically connects the second source electrode (145s2) of the first-second power semiconductor element (100a2) and the second source wiring (220s2).
  • the first power semiconductor element (100a) may include a gate via (245a) that is disposed on the interlayer insulating layer (230) and electrically connects the first gate electrode (165g1) and the second gate electrode (165g2) of the first-first power semiconductor element (100a1) and the first-second power semiconductor element (100a2) to a common gate wiring (220g).
  • the gate via (245a) may be a common gate via.
  • FIG. 5a is a detailed plan view of a first power semiconductor device (100a) according to the first embodiment, showing a gate electrode area (GA).
  • the first power semiconductor element (100a) includes a 1-1 power semiconductor element (100a1) and a 1-2 power semiconductor element (100a2), and may include a second wiring layer (220) electrically connected to the gate electrode and source electrode of the 1-1 power semiconductor element (100a1) and the 1-2 power semiconductor element (100a2).
  • the second wiring layer (220) may include a common gate wiring (220g) electrically connected to the first gate electrode (165g1) of the first-first power semiconductor element (100a1) and the second gate electrode (165g2) of the first-second power semiconductor element (100a2).
  • the second wiring layer (220) may include a first source wiring (220s1) and a second source wiring (220s2) that are electrically connected to the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2), respectively.
  • the first power semiconductor device (100a) has a technical effect of securing a wide gate electrode area (GA) by arranging the first gate electrode (165g1) of the first-first power semiconductor device (100a1) and the second gate electrode (165g2) of the first-second power semiconductor device (100a2) to face each other and electrically connecting them to a common gate wiring (220g).
  • GA wide gate electrode area
  • the horizontal width (M) of the gate electrode area (GA) can be secured to be about 3 times or more the horizontal width (m) of each of the first gate electrode (165g1) and the second gate electrode (165g2), and the vertical width (L) can also be secured to be about 1.5 times or more the internal technology width (l). Accordingly, compared to the internal technology, the gate electrode area (GA) has a gate electrode area of 4.5 times or more, thereby providing a special technological effect of improving electrical characteristics along with submodular characteristics.
  • FIG. 5b is a plan view of a 1-2 power semiconductor device (PM) according to the first embodiment, showing a gate contact area (GA).
  • the 1-2 power semiconductor element (PM) includes a 1-1 power semiconductor element (100a1) and a 1-2 power semiconductor element (100a2), and may include a second wiring layer (220) electrically connected to the gate electrode and source electrode of the 1-1 power semiconductor element (100a1) and the 1-2 power semiconductor element (100a2).
  • the second wiring layer (220) may include a common gate wiring (220gc) electrically connected to the first gate electrode (165g1) of the first-first power semiconductor element (100a1) and the second gate electrode (165g2) of the first-second power semiconductor element (100a2).
  • the second wiring layer (220) may include a common source wiring (220sc) electrically connected to the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2).
  • the first source electrode (145s1) of the first-first power semiconductor element (100a1) and the second source electrode (145s2) of the first-second power semiconductor element (100a2) may include a single or multiple source electrodes, but are not limited thereto.
  • the 1-2 power semiconductor element (PM) has a technical effect of securing a wide gate electrode area (GA) by positioning the first gate electrode (165g1) of the 1-1 power semiconductor element (100a1) and the second gate electrode (165g2) of the 1-2 power semiconductor element (100a2) at an edge so that they face each other and electrically connect them to a common gate wiring (220gc).
  • the horizontal and vertical widths (L) of the gate electrode area (GA) can be secured to be at least four times the width (m) of the first gate electrode (165g1) and the second gate electrode (165g2), and accordingly, compared to the internal technology, the gate electrode area (GA) can secure a gate electrode area of at least 16 times (4x4), which has a special technological effect of improving electrical characteristics as well as a sub-modular effect.
  • FIG. 6a is a cross-sectional view of a third power semiconductor device (100c) according to a second embodiment, which is an additional embodiment of the first power semiconductor device (100a) according to the first embodiment illustrated in FIG. 3b.
  • Fig. 6b is a plan view of a third power semiconductor device (100c) according to the second embodiment illustrated in Fig. 6a.
  • Fig. 6a is also a cross-sectional view along line A2-A2' of the third power semiconductor device (100c) according to the second embodiment illustrated in Fig. 6b.
  • the third power semiconductor device (100c) may include a plurality of power semiconductor devices.
  • the third power semiconductor device (100c) may include a 3-1 power semiconductor device (100c1) and a 3-2 power semiconductor device (100c2).
  • the 3-1 power semiconductor element (100c1) may include a first source electrode (145s1) and a first gate electrode (165g1) disposed on a predetermined semiconductor epi layer.
  • the 3-2 power semiconductor element (100c2) may also include a second source electrode (145s2) and a second gate electrode (165g2) disposed on a predetermined semiconductor epi layer.
  • the third power semiconductor element (100c) may include a 1-1 wiring layer (210a) electrically connected to the drain electrodes of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • the third power semiconductor element (100c) may include a second wiring layer (220) electrically connected to the gate electrode and source electrode of the third-first power semiconductor element (100c1) and the third-second power semiconductor element (100c2).
  • the second wiring layer (220) may include a first gate wiring (220g1) and a second gate wiring (220g2) electrically connected to the first gate electrode (165g1) of the 3-1 power semiconductor element (100c1) and the second gate electrode (165g2) of the 3-2 power semiconductor element (100c2), respectively.
  • the first gate wiring (220g1) and the second gate wiring (220g2) can be connected by a gate bridge wiring (220gb).
  • the second wiring layer (220) may include a common source wiring (220s) electrically connected to the first source electrode (145s1) of the 3-1 power semiconductor element (100c1) and the second source electrode (145s2) of the 3-2 power semiconductor element (100c2).
  • the first gate wiring (220g1) and the second gate wiring (220g2) and the common source wiring (220s) may be exposed on the interlayer insulating layer (230), but the gate bridge wiring (220gb) may not be exposed.
  • the first gate wiring (220g1) and the second gate wiring (220g2) of the second wiring layer (220) can be arranged at the corners of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • first gate wiring (220g1) and the second gate wiring (220g2) can be arranged so that the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2) face each other but are spaced apart from each other.
  • the first gate wiring (220g1) may be arranged at the upper left corner of the 3-1 power semiconductor element (100c1).
  • the second gate wiring (220g2) may be arranged at the upper right corner of the 3-2 power semiconductor element (100c2).
  • FIGS. 6c and 6d are detailed drawings of the third power semiconductor element (100c) illustrated in FIG. 6a.
  • the 3-1 power semiconductor element (100c1) may include a first source electrode (145s1), a first gate electrode (165g1) disposed on an upper side of a first semiconductor epi layer (120a1), and a first drain electrode (105a1) disposed on a lower side of the first semiconductor epi layer (120a1).
  • the above-mentioned 3-2 power semiconductor element (100c2) may also include a second source electrode (145s2), a second gate electrode (165g2) arranged on the upper side of the second semiconductor epi layer (120a2), and a second drain electrode (105a2) arranged on the lower side of the second semiconductor epi layer (120a2).
  • the third power semiconductor element (100c) may be disposed on an interlayer insulating layer (230) and may include a first source via (245b1) electrically connecting the first source electrode (145s1) of the 3-1 power semiconductor element (100c1) and the common source wiring (220s).
  • the interlayer insulating layer (230) may be disposed above or below the third power semiconductor element (100c).
  • the third power semiconductor element (100c) is disposed on the interlayer insulating layer (230) and may include a second source via (245b2) electrically connecting the second source electrode (145s2) of the third-second power semiconductor element (100c2) and the common source wiring (220s).
  • the third power semiconductor element (100c) is disposed on the interlayer insulating layer (230) and may include a first gate via (245a) and a second gate via (245a) electrically connecting the first gate electrode (165g1) and the second gate electrode (165g2) of the third-first power semiconductor element (100c1) and the third-second power semiconductor element (100c2) to the first gate wiring (220g1) and the second gate wiring (220g2), respectively.
  • Fig. 7a is an example of a layout diagram (RA) between a power semiconductor and a heat dissipation substrate metal layer in an internal technology.
  • One of the technical challenges of the embodiment is to solve the problem of occurrence of stray inductance due to increase in current path in a power semiconductor module.
  • the first to eighth power semiconductor elements (100r1, 100r2, 100r3, 100r4, 100r5, 100r6, 100r7, 100r8) can be electrically connected to a gate pattern (420g) of a heat dissipation substrate.
  • the gate pattern (420g) of the heat-dissipating substrate is connected to both the high side and low side MOSFET gate electrodes.
  • the gate pattern (420g) of the above heat dissipation substrate may include first to fourth gate patterns (420g1, 420g2, 420g3, 420g4).
  • the first gate pattern (420g1) is connected to the gate electrodes of the first power semiconductor element (100r1) and the third power semiconductor element (100r3), respectively.
  • the second gate pattern (420g2) is connected to the gate electrodes of the second power semiconductor element (100r2) and the fourth power semiconductor element (100r4), respectively.
  • the third gate pattern (420g3) is connected to the gate electrodes of the fifth power semiconductor element (100r5) and the seventh power semiconductor element (100r7), respectively.
  • the fourth gate pattern (420g4) is connected to the gate electrodes of the sixth power semiconductor element (100r6) and the eighth power semiconductor element (100r8), respectively.
  • the second gate pattern (420g2) and the third gate pattern (420g3) located in the middle of the power semiconductor module cause stray inductance (SI) that impedes the flow of current.
  • SI stray inductance
  • Stray inductance hinders the flow of current and thus hinders high power output, so it needs to be minimized or eliminated.
  • instantaneous voltage overshooting occurs. If this overshooting voltage exceeds the withstand voltage of the power semiconductor device, the power semiconductor device may be damaged or switching loss of the power semiconductor device may occur. Therefore, a technical solution that can minimize or eliminate stray inductance is urgently required.
  • FIG. 7b is an example of a layout between power semiconductors and a heat dissipation substrate metal layer to which a third power semiconductor element (100c) according to the second embodiment is applied
  • FIG. 7c is a plan view of the third power semiconductor element (100c) according to the second embodiment.
  • the second wiring layer (220) may include a first gate wiring (220g1) and a second gate wiring (220g2) electrically connected to the first gate electrode (165g1) of the 3-1 power semiconductor element (100c1) and the second gate electrode (165g2) of the 3-2 power semiconductor element (100c2).
  • the first gate wiring (220g1) and the second gate wiring (220g2) can be connected through the gate bridge wiring (220gb).
  • the second wiring layer (220) may include a common source wiring (220s) electrically connected to the first source electrode (145s1) of the 3-1 power semiconductor element (100c1) and the second source electrode (145s2) of the 3-2 power semiconductor element (100c2).
  • the first gate wiring (220g1) and the second gate wiring (220g2) and the common source wiring (220s) that are symmetrically arranged in the modularization process may be exposed to the outside, but the gate bridge wiring (220gb) may not be exposed.
  • the first gate wiring (220g1) and the second gate wiring (220g2) of the second wiring layer (220) can be arranged at the corners of the 3-1 power semiconductor element (100c1) and the 3-2 power semiconductor element (100c2).
  • the first gate wiring (220g1) may be arranged at the upper left corner of the 3-1 power semiconductor element (100c1).
  • the second gate wiring (220g2) may be arranged at the upper right corner of the 3-2 power semiconductor element (100c2).
  • the first to eighth power semiconductor devices (100c1, 100c2, 100c3, 100c4, 100c5, 100c6, 100c7, 100c8) to which the third power semiconductor device (100c) according to the second embodiment is applied can be electrically connected to the gate pattern (420g) of the heat dissipation substrate in a sub-module state.
  • the first to second power semiconductor elements can form a first sub-module.
  • the third to fourth power semiconductor elements can form a second sub-module.
  • the fifth to sixth power semiconductor elements can form a third sub-module.
  • the seventh to eighth power semiconductor elements can form a fourth sub-module.
  • the gate pattern (420g) of the heat dissipation substrate is connected to both the high side and the low side MOSFET gate electrodes, and the gate pattern (420g) of the heat dissipation substrate may include a first gate pattern (420g1) and a fourth gate pattern (420g4).
  • the first gate wiring (220g1) may be arranged at the upper left corner of the 3-1 power semiconductor device (100c1), and the second gate wiring (220g2) may be arranged at the upper right corner of the 3-2 power semiconductor device (100c2). At this time, the first gate wiring (220g1) and the second gate wiring (220g2) may be connected through the gate bridge wiring (220gb).
  • the second gate pattern (420g2) and the third gate pattern (420g3) illustrated in Fig. 7a can be omitted, thereby providing a special technical effect of preventing the occurrence of stray inductance (SI) by shortening the electrical connection path.
  • SI stray inductance
  • FIG. 8 is a second cross-sectional view of a power semiconductor module (500) according to an embodiment, and is a detailed view of the power semiconductor module (500) according to the embodiment illustrated in FIG. 3a.
  • first and second substrates (410, 420) may be placed on the lower and upper sides of the power semiconductor module (500), respectively.
  • the first substrate (410) may be placed on the lower side of the power semiconductor module (500) and may be bonded to the lower side of the power semiconductor module (500) through a predetermined adhesive member (not shown).
  • the adhesive member may be a Sn-Ag series adhesive member or an Ag series adhesive member.
  • the first substrate (410) may be bonded to the lower side of the power semiconductor module (500) through soldering or sintering.
  • the second substrate (420) may be placed on the upper side of the power semiconductor module (500) and may adopt the technical features of the first substrate (410) described above.
  • the above first substrate (410) may include a first metal layer (410a), a first insulating layer (410b), and a second metal layer (410c).
  • the first insulating layer (410b) can electrically insulate the first metal layer (410a) and the second metal layer (410c).
  • the first insulating layer (410b) can include a ceramic material having high thermal conductivity.
  • the first metal layer (410a) has one side in contact with the first insulating layer (410b) and can dissipate heat to the other side.
  • a heat dissipation means including a cooling medium can be placed in close proximity to the other side of the first metal layer (410a).
  • a wiring pattern is formed on the second metal layer (410c) and the wiring pattern can be electrically connected to the first arm (200).
  • the second metal layer (410c) may include a 2-1 metal layer (410c1) and a 2-2 metal layer (410c2) that are electrically separated, and may be electrically connected to the first power semiconductor element (100a) and the second power semiconductor element (100b), respectively.
  • the first metal layer (410a) and the second metal layer (410c) may include a Cu-based metal, but are not limited thereto.
  • the second substrate (420) may include a third metal layer (420a), a second insulating layer (420b), and a fourth metal layer (420c).
  • the second substrate (420) may adopt the technical features of the first substrate (410).
  • the second insulating layer (420b) can electrically insulate the third metal layer (420a) and the fourth metal layer (420c).
  • the second insulating layer (420b) can include a ceramic material having high thermal conductivity.
  • a wiring pattern is formed on the third metal layer (420a), and the wiring pattern can be electrically connected to the first arm (200).
  • the third metal layer (420a) can be electrically connected to the first power semiconductor element (100a) and the second power semiconductor element (100b).
  • the fourth metal layer (420c) has one side in contact with the second insulating layer (420b) and can dissipate heat to the other side.
  • a heat dissipation means including a cooling medium can be placed in close proximity to the other side of the fourth metal layer (420c).
  • first conductive frame (310) and the second conductive frame (320) can be electrically connected to the first arm (200), and the other side of each can be connected to an external connection terminal.
  • the external connection terminal can include an input power source, a motor, or an inverter controller.
  • first conductive frame (300) and the second conductive frame (320) can be electrically connected to the first arm (200) through the first substrate (410) and the second substrate (420).
  • the first conductive frame (310) may include a first-first conductive frame (310a) electrically connected to a second-first metal layer (410c1) of a first substrate (410), and a first-second conductive frame (310b) electrically connected to a third metal layer (420a) of a second substrate (420).
  • the second conductive frame (320) may include a second-first conductive frame (320a) electrically connected to the second-second metal layer (410c2) of the first substrate (410), and a second-second conductive frame (320b) electrically connected to the third metal layer (420a) of the second substrate (420).
  • the first arm (200) of the embodiment may include a first mold (201) surrounding the side surfaces of a plurality of power semiconductor elements (100a, 100b).
  • the power semiconductor module (500) may include a second mold (502) surrounding the outer surface of the first arm (200).
  • the 'second mold' may be referred to as an 'outer mold', but is not limited thereto.
  • the above first mold (201) or the above second mold (502) may include, but is not limited to, EMC (Epoxy Molding Compound).
  • the first internal molding is performed through the first mold (201) in the sub module stage using the first and second wiring layers (210, 220), there is a technical effect that can solve the problem of voids occurring inside.
  • a plurality of power semiconductor devices are made into sub modules using a wiring layer, and in the sub module state, the wiring layer is adhered to the first substrate (410) and the second substrate (420) and the power semiconductor devices are protected by the first mold (201), so there is a technical effect that can solve the problem of the power semiconductor devices being cracked.
  • the embodiment proceeds with sub-module formation using a wiring layer, and since the wiring layer in the sub-module state is adhered to the first and second substrates (410, 420), there is a technical effect that can solve the problem of poor electrical interconnection between the electrodes of the power semiconductor element and the conductive layer patterns of the first and second substrates (410, 420).
  • the embodiment can control the number of power semiconductor devices mounted by serially or parallelly forming sub-modules according to module specifications, and has the technical effect of reducing costs and increasing mass productivity by allowing only failed sub-modules to be discarded through pre-testing of the sub-modules.
  • the second power semiconductor sub-module (PM) has a technical effect of securing a wide second gate electrode area (GA).
  • the second gate electrode area (GA) can secure a one-sided width (L) of four times or more compared to the first gate area or the second gate area, and accordingly, the second gate electrode area (GA) has a special technical effect of securing a gate electrode area of 16 times or more (LxL) or more compared to the internal technology.
  • a plurality of power semiconductor devices are made into sub-modules using a wiring layer, and in the sub-module state, the wiring layer is adhered to a first substrate (410) and a second substrate (420) and the power semiconductor devices are protected by a first mold (201), so there is a technical effect that can solve the problem of the power semiconductor devices being cracked.
  • the embodiment proceeds with sub-module formation using a wiring layer, and since the wiring layer in the sub-module state is adhered to the first and second substrates (410, 420), there is a technical effect that can solve the problem of poor electrical interconnection between the electrodes of the power semiconductor element and the conductive layer patterns of the first and second substrates (410, 420).
  • the second power semiconductor sub-module (PM) has a technical effect of securing a wide second gate electrode area (GA).
  • the second gate electrode area (GA) can secure a one-sided width (L) of four times or more compared to the first gate area or the second gate area, and accordingly, the second gate electrode area (GA) has a special technical effect of securing a gate electrode area of 16 times or more (LxL) or more compared to the internal technology.
  • the power conversion device according to the embodiment can be used in inverters or converters of computers, home appliances, automobiles, solar power, smart grids, etc.
  • the power conversion device can include one power semiconductor module or a plurality of power semiconductor modules.
  • the power conversion device according to the embodiment can be applied to an automobile inverter for driving a motor.
  • the power conversion device of the embodiment can be applied to inverters or converters of the various technical fields described above.
  • the automobile includes a hybrid vehicle (HEV), a plug-in hybrid vehicle (PHEV), an electric vehicle (EV), a fuel cell vehicle (PCEV), etc.
  • HEV hybrid vehicle
  • PHEV plug-in hybrid vehicle
  • EV electric vehicle
  • PCEV fuel cell vehicle

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

실시예는 전력반도체 모듈 및 이를 포함하는 전력변환 장치에 관한 것이다. 실시예에 따른 전력반도체 모듈은, 전력반도체 소자와, 상기 전력반도체 소자의 하측과 상측에 각각 배치된 제1 배선층과 제2 배선층 및 상기 전력반도체 소자의 측면을 둘러싸는 제1 몰드를 포함할 수 있다. 상기 전력반도체 소자는, 인접하게 배치된 제1-1 전력반도체 소자와 제1-2 전력반도체 소자를 포함할 수 있다. 상기 제1 배선층은 상기 제1-1 전력반도체 소자 및 제1-2 전력반도체 소자의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층을 포함할 수 있다. 상기 제2 배선층은, 상기 제1-1 전력반도체 소자 및 상기 제1-2 전력반도체 소자의 게이트 전극, 소스 전극과 전기적으로 연결될 수 있다. 상기 제2 배선층은, 상기 제1-1 전력반도체 소자의 제1 게이트 전극 및 상기 제1-2 전력반도체 소자의 제2 게이트 전극에 전기적으로 연결되는 공통 게이트 배선을 포함할 수 있다.

Description

전력반도체 모듈 및 이를 포함하는 전력변환 장치
실시예는 전력반도체 모듈 및 이를 포함하는 전력변환 장치에 관한 것이다.
전력 반도체(Power Semiconductor)는 전력전자 시스템의 효율, 속도, 내구성 및 신뢰성을 결정짓는 핵심 요소 중 하나이다.
최근 전력전자 산업의 발전과 함께 기존에 사용되던 실리콘(Silicon: Si) 전력 반도체가 물리적 한계에 도달하면서 이를 대체하기 위한 탄화규소(Silicon Carbide: SiC) 및 질화갈륨(Galium Nitride: GaN) 등의 WBG(Wide Bandgap) 전력 반도체에 대한 연구가 활발히 이루어지고 있다.
WBG 전력반도체 소자는 Si 전력반도체 소자에 비해 약 3배의 밴드갭 에너지를 가지며, 이로 인해 낮은 진성 캐리어 농도, 높은 절연파괴 전계(약 4~20배), 높은 열 전도성(약 3~13배) 및 큰 전자 포화속도 (약 2~2.5배)의 특성을 지닌다.
이러한 특성들로 인해 고온, 고전압 환경에서 동작이 가능하고 높은 스위칭 속도와 낮은 스위칭 손실을 갖는다. 이 중 갈륨 나이트라이드(GaN) 전력반도체 소자는 저 전압 시스템에 사용될 수 있고, 실리콘 카바이드(SiC) 전력반도체 소자는 고 전압 시스템에 적합할 수 있다.
한편, SiC 전력반도체에 관한 종래 내부기술에 의하면, 개별 전력반도체 소자를 소정의 방열기판에 접착하는 과정에서 전력반도체 소자가 크랙 되는 문제가 있다.
또한 종래 내부기술에서는 개별 전력반도체 소자를 방열기판에 접착 후 몰딩과정에서 몰드 재질이 제대로 채워지지 않아 보이드가 발생하는 문제가 있다.
또한 종래 내부기술에서는 개별 전력반도체 소자를 방열기판에 접착하는 과정에서 전력반도체 소자의 전극들과 방열기판의 전도층 패턴 사이에 전기적 인터커넥션 불량이 발생하는 문제가 있다.
또한 종래 내부기술에 의하면 각각 복수의 전력반도체 소자를 포함하는 복수의 반도체 모듈들이 하나의 유닛 모듈(unit module)로 제작될 수 있으나, 최종 모듈테스트에서 페일(fail) 발생 시 제작된 유닛 모듈(unit module) 전체를 폐기하는 문제가 있다.
한편, 전력반도체 모듈에 포함되는 복수의 전력반도체 소자는 직렬이나 병렬로 연결된다. 이러한 경우, 전력반도체 소자 각각이 턴 오프되는 경우, 부유 인덕턴스(stray inductance)가 해당 전력반도체 소자에 형성되며, 전력반도체 소자 간의 전기적 연결 경로가 클수록 부유 인덕턴스가 커진다.
부유 인덕턴스는 전류의 흐름을 방해하여 고전력 출력을 방해하므로, 최소화하거나 제거할 필요가 있다. 특히, 부유 인덕턴스가 커지는 경우, 순간적인 전압의 오버슈팅이 발생된다. 이러한 오버슈팅된 전압이 전력반도체 소자의 내전압을 초과하는 경우, 전력반도체 소자가 손상되거나 전력반도체 소자의 스위칭 손실이 발생되는 문제가 있다. 따라서, 부유 인덕턴스를 최소화하거나 제거할 수 있는 기술적 방안이 절실히 요구되고 있다.
실시예의 기술적 과제 중의 하나는 개별 전력반도체 소자를 소정의 방열기판에 접착하는 과정에서 전력반도체 소자가 크랙되는 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 개별 전력반도체 소자를 방열기판에 접착 후 몰딩과정에서 몰드 재질이 제대로 채워지지 않아 보이드가 발생하는 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 개별 전력반도체 소자를 방열기판에 접착하는 과정에서 전력반도체 소자의 전극들과 방열기판의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 복수의 반도체 모듈이 하나의 유닛 모듈(unit module)로 제작된 후 최종 모듈테스트에서 페일(fail) 발생 시 제작된 유닛 모듈 전체를 폐기하는 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 전력반도체 모듈에서 전류 경로 증가에 따른 부유 인덕턴스 발생의 문제를 해결하고자 함이다.
실시예의 기술적과제는 본 항목에 기재된 것에 한정되지 않으며 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 전력반도체 모듈은, 전력반도체 소자(100a, 100b)와, 상기 전력반도체 소자(100a, 100b)의 하측과 상측에 각각 배치된 제1 배선층(210)과 제2 배선층(220) 및 상기 전력반도체 소자(100a, 100b)의 측면을 둘러싸는 제1 몰드(201)를 포함할 수 있다.
상기 전력반도체 소자(100a)는, 인접하게 배치된 제1-1 전력반도체 소자(100a1)와 제1-2 전력반도체 소자(100a2)를 포함할 수 있다.
상기 제1 배선층(210)은 상기 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층(210a)을 포함할 수 있다.
상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1) 및 상기 제1-2 전력반도체 소자(100a2)의 게이트 전극, 소스 전극과 전기적으로 연결될 수 있다.
상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)에 전기적으로 연결되는 공통 게이트 배선(220g)을 포함할 수 있다.
상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 각각 전기적으로 연결되는 제1 소스 배선(220s1) 및 제2 소스 배선(220s2)을 포함할 수 있다.
상기 전력반도체 소자(100a)는, 층간절연층(230)에 배치되며 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1)과 상기 제1 소스 배선(220s1)을 전기적으로 연결하는 제1 소스 비아(245b1)를 포함할 수 있다. 예들 들어, 상기 층간절연층(230)은 상기 전력반도체 소자(100a) 위 또는 아래에 배치될 수 있다.
상기 전력반도체 소자(100a)는, 상기 층간절연층(230)에 배치되며 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 상기 제2 소스 배선(220s2)을 전기적으로 연결하는 제2 소스 비아(245b2)를 포함할 수 있다.
상기 전력반도체 소자(100a)는, 상기 층간절연층(230)에 배치되며 상기 제1-1 전력반도체 소자(100a1) 및 상기 제1-2 전력반도체 소자(100a2)의 제1 게이트 전극(165g1) 및 제2 게이트 전극(165g2)을 상기 공통 게이트 배선(220g)에 전기적으로 연결하는 공통 게이트 비아(245a)를 포함할 수 있다.
상기 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1)과 상기 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)이 인접하게 마주보도록 배치되고, 상기 제1 게이트 전극(165g1), 상기 제2 게이트 전극(165g2)은 상기 공통 게이트 배선(220g)과 전기적으로 연결될 수 있다.
상기 제2 배선층(220)은 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 전기적으로 연결되는 공통 소스 배선(220sc)을 포함할 수 있다.
또 다른 실시예에 따른 전력반도체 모듈은, 제3 전력반도체 소자(100c1, 100c2)과, 상기 제3 전력반도체 소자(100c1, 100c2)의 하측과 상측에 각각 배치된 제1 배선층(210)과 제2 배선층(220) 및 상기 제3 전력반도체 소자(100c1, 100c2)의 측면을 둘러싸는 제1 몰드(201)를 포함할 수 있다.
상기 제3 전력반도체 소자는, 인접하게 배치된 제3-1 전력반도체 소자(100c1)와 제3-2 전력반도체 소자(100c2)를 포함할 수 있다.
상기 제1 배선층(210)은 상기 제3-1 전력반도체 소자(100c1) 및 제3-2 전력반도체 소자(100c2)의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층(210a)을 포함할 수 있다.
상기 제2 배선층(220)은, 상기 제3-1 전력반도체 소자(100c1) 및 상기 제3-2 전력반도체 소자(100c2)의 게이트 전극, 소스 전극과 전기적으로 연결될 수 있다.
상기 제2 배선층(220)은, 상기 제3-1 전력반도체 소자(100c1)의 제1 게이트 전극(165g1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 게이트 전극(165g2)에 전기적으로 각각 연결되는 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)을 포함할 수 있다.
상기 제1 게이트 배선(220g1) 및 상기 제2 게이트 배선(220g2)은 게이트 브리지 배선(220gb)에 의해 연결될 수 있다.
상기 제2 배선층(220)은 상기 제3-1 전력반도체 소자(100c1)의 제1 소스 전극(145s1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 소스 전극(145s2)과 전기적으로 연결되는 공통 소스 배선(220s)을 포함할 수 있다.
상기 제1 게이트 배선(220g1) 및 상기 제2 게이트 배선(220g2)과 상기 공통 소스 배선(220s)은 층간절연층(230)에 의해 노출될 수 있다.
상기 게이트 브리지 배선(220gb)은 상기 층간절연층에 의해 커버될 수 있다.
상기 제2 배선층(220)의 제1 게이트 배선(220g1)과 제2 게이트 배선(220g2)은 상기 제3-1 전력반도체 소자(100c1)과 상기 제3-2 전력반도체 소자(100c2)의 모서리에 배치될 수 있다.
상기 제1 게이트 배선(220g1)은 제3-1 전력반도체 소자(100c1)의 좌상측 모서리에 배치되며, 상기 제2 게이트 배선(220g2)은 상기 제3-2 전력반도체 소자(100c2)의 우상측 모서리에 배치될 수 있다.
상기 제3 전력반도체 소자(100c)는 층간절연층(230)에 배치되며 상기 제3-1 전력반도체 소자(100c1)의 제1 소스 전극(145s1)과 상기 공통 소스 배선(220s)을 전기적으로 연결하는 제1 소스 비아(245b1)를 포함할 수 있다. 예들 들어, 상기 층간절연층(230)은 상기 제3 전력반도체 소자(100c) 위 또는 아래에 배치될 수 있다.
상기 제3 전력반도체 소자(100c)는, 상기 층간절연층(230)에 배치되며 상기 제3-2 전력반도체 소자(100c2)의 제2 소스 전극(145s2)과 상기 공통 소스 배선(220s)을 전기적으로 연결하는 제2 소스 비아(245b2)를 포함할 수 있다.
실시예에 따른 전력변환 장치는, 상기 어느 하나의 전력반도체 모듈을 포함할 수 있다.
실시예에 따른 전력반도체 모듈 및 이를 포함하는 전력변환 장치에 의하면, 개별 전력반도체 소자를 소정의 방열기판에 접착하는 과정에서 전력반도체 소자가 크랙되는 문제를 해결할 수 있다.
예를 들어, 실시예는 복수의 전력반도체 소자를 배선층을 이용하여 서브 모듈(Sub Module)화가 가능하며, 서브 모듈상태에서 배선층이 방열기판에 접착되므로 전력반도체 소자가 크랙되는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 전력반도체 소자 주변으로 제1 몰드층, 예를 들어 내부 몰드층이 배치되고 배선층이 존재함으로, 제1 몰드층이 전력반도체 소자가 눌리는 것을 막아주며 동시에 배선층이 추가 완충 역할을 함에 따라 전력반도체 소자가 크랙되는 문제를 해결할 수 있다.
또한 실시예에 의하면 개별 전력반도체 소자를 방열기판에 접착 후 몰딩과정에서 몰드 재질이 제대로 채워지지 않아 보이드가 발생하는 문제를 해결할 수 있다.
예를 들어, 실시예는 배선층을 이용한 서브 모듈 단계에서 내부 몰딩이 진행되므로 내부에 보이드가 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 개별 전력반도체 소자를 방열기판에 접착하는 과정에서 전력반도체 소자의 전극들과 방열기판의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있다.
예를 들어, 실시예는 배선층을 이용한 서브 모듈화를 진행하고, 서브 모듈상태의 배선층이 방열기판의 전도층 패턴에 접착되므로 전력반도체 소자의 전극들과 방열기판의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면, 복수의 반도체 모듈이 하나의 유닛 모듈(unit module)로 제작된 후 최종 모듈테스트에서 페일 발생 시 제작된 유닛 모듈 전체를 폐기하는 문제를 해결할 수 있다.
예를 들어, 실시예는 Module 사양에 따라 복수의 전력반도체 소자를 직렬 또는 병렬로 서브 모듈(Sub Module)화하고, 서브 모듈에 대해 사전 테스트(Pre-test) 진행을 통해 페일된 서브 모듈만 폐기할 수 있으므로 비용을 절감할 수 있으며 양산성이 증대될 수 있는 기술적 효과가 있다.
또한 제2 실시예에 따른 제2 전력반도체 서브 모듈(PM)은 넓은 제2 게이트 전극 영역(GA)을 확보할 수 있는 기술적 효과가 있다. 예를 들어, 제2 게이트 전극 영역(GA)은 제1 게이트 영역 또는 제2 게이트 영역에 비해 일측 폭(L)이 4배 이상 확보가능하며, 이에 따라 내부 기술에 비해 제2 게이트 전극 영역(GA)은 16배(LxL) 이상의 게이트 전극 영역을 확보할 수 있는 특별한 기술적 효과가 있다.
종래 내부기술에서 게이트 패드의 사이즈가 예를 들어, 1.0x1.0mm 로 작아서 접착이 잘 안되는 문제가 있는 바, 실시예에 따라 서브 모듈을 만들면서 게이트 패드를 키움에 따라 접착이 더 잘 되어 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있다.
또한 실시예에 의하면 전력반도체 모듈에서 전류 경로 증가에 따른 부유 인덕턴스 발생의 문제를 해결하여 전력반도체 소자의 스위칭 손실 방지와 고정밀 스위칭 제어가 가능한 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
도 1은 실시예에 따른 전력 변환장치(1000)의 회로 예시도이다.
도 2a는 실시예에 따른 전력반도체 소자(100)의 제1 단면도.
도 2b는 실시예에 따른 전력반도체 소자(100)의 제2 단면도.
도 3a는 실시예에 따른 전력반도체 모듈(500)의 제1 단면도.
도 3b는 도 3a에 도시된 전력반도체 모듈(500)에서 제1 암(arm)(200)의 상세도.
도 4a는 도 3b에 도시된 제1 암(arm)(200) 중 제1 실시예에 따른 제1 전력반도체 소자(100a)의 구체적인 단면도.
도 4b는 도 4a에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)의 평면도.
도 4c 및 도 4d는 도 4a에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)의 상세도.
도 5a는 제1 실시예에 따른 제1 전력반도체 소자(100a)의 상세 평면도.
도 5b는 제1 실시예에 따른 제1-2 전력반도체 소자(PM)의 상세 평면도.
도 6a는 제2 실시예에 따른 제3 전력반도체 소자(100c)의 단면도.
도 6b는 도 6a에 도시된 제2 실시예에 따른 제3 전력반도체 소자(100c)의 평면도.
도 6c 및 도 6d는 도 6a에 도시된 제3 전력반도체 소자(100c)의 상세도.
도 7a는 내부 기술에서의 전력반도체와 방열 기판 금속층 간의 레이아웃 예시도.
도 7b는 제2 실시예에 따른 제3 전력반도체 소자(100c)가 적용된 전력반도체들과 방열 기판 금속층 간의 레이아웃 예시도.
도 7c는 제2 실시예에 따른 제3 전력반도체 소자(100c)의 평면도.
도 8은 실시예에 따른 전력반도체 모듈(500)의 제2 단면도.
이하에서는 도면을 참조하여 상기 과제를 해결하기 위한 실시예에 따른 발명을 보다 상세하게 설명한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함만이 고려되어 부여되는 것으로서, 그 자체로 특별히 중요한 의미 또는 역할을 부여하는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다", "가지다" 또는 “구비한다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시예에서, 전력반도체 장치는 컴퓨터, 가전, 자동차, 태양광, 스마트 그리드 등의 인버터나 컨버터 등에 사용된다. 실시예에서 전력반도체 장치는 하나의 전력반도체 모듈 또는 복수의 전력반도체 모듈을 포함할 수 있다. 또한, 전력반도체 모듈은 복수의 전력반도체 소자를 포함할 수 있다.
이하의 실시예에서는 전력반도체 장치로서 모터를 구동하기 위한 자동차용 인버터를 설명하고 있지만, 실시예의 전력반도체 장치는 전술한 다양한 기술 분야의 인버터나 컨버터 등에 적용될 수 있다. 여기서, 자동차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다. 이하의 실시예의 설명에 있어서 스위칭 소자와 전력반도체 소자는 혼용될 수 있다.
(실시예)
도 1은 실시예에 따른 전력 변환장치(1000)의 회로 예시도이다.
실시예에 따른 전력 변환장치(1000)는 배터리 혹은 연료전지로부터 DC 전원을 입력받아 AC전원으로 변환할 수 있고, 소정의 부하에 AC 전원을 공급할 수 있다. 예를 들어, 실시예에 따른 전력 변환장치(1000)는 인버터를 포함할 수 있으며, 배터리로부터 DC 전원을 입력받아 3상의 AC 전원으로 변환하여 모터(M)에 공급할 수 있고, 모터(M)는 전기자동차, 연료전지 자동차 등에 동력을 제공할 수 있다.
실시예에 따른 전력 변환장치(1000)는 전력반도체 소자(100)를 포함할 수 있다. 상기 전력반도체 소자(100)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있으나 이에 한정되는 것은 아니며, IGBT(Insulated Gate Bipolar Transistor)를 포함할 수 있다.
예를 들어, 상기 전력 변환장치(1000)는 복수의 전력반도체 소자(100a, 100b, 100c, 100d, 100e, 100f)를 포함할 수 있으며, 복수의 다이오드(미도시)를 포함할 수 있다. 상기 복수의 다이오드 각각은 상기 전력반도체 소자(100a, 100b, 100c, 100d, 100e, 100f)에 각각에 내부 다이오드 형태로 내재될 수 있으나 이에 한정되는 것은 아니며, 별도로 배치될 수도 있다.
실시예는 복수의 전력반도체 소자(100a~100f)에 대한 온-오프 제어를 통해 DC전원을 AC전원으로 변환할 수 있다. 예를 들어, 실시예에 따른 전력 변환장치(1000)는 일 주기의 제1 시구간에서 제1 전력반도체 소자(100a)를 온시키고 제2 전력반도체 소자(100b)를 오프시켜 모터(M)로 정극성 전원을 공급하고, 일 주기의 제2 시구간에서 제1 전력반도체 소자(100a)를 오프시키고 제2 전력반도체 소자(100b)를 온시켜 모터(M)로 부극성 전원을 공급할 수 있다.
실시예에서 입력측의 고전압라인과 저전압라인에서 직렬로 배치되는 전력반도체 소자들의 그룹을 암(arm)이라고 부를 수 있다. 예를 들어, 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 제1 암을 구성하고, 제3 전력반도체 소자(100c)와 제4 전력반도체 소자(100d)는 제2 암을 구성하고, 제5 전력반도체 소자(100e)와 제6 전력반도체 소자(100f)는 제3 암을 구성할 수 있다.
상기 암(arm)에서 상측 전력반도체 소자와 하측 전력반도체 소자는 동시에 온되지 않도록 제어될 수 있다. 예를 들어, 제1 암에서 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 동시에 온되지 않고 교번하면서 온-오프될 수 있다.
각 전력반도체 소자(100a~100f)는 오프된 상태에서 높은 전원을 인가받을 수 있다. 예를 들어, 제1 전력반도체 소자(100a)가 온된 상태에서 제2 전력반도체 소자(100b)가 오프되면 제2 전력반도체 소자(100b)에는 입력전압이 그대로 인가될 수 있다. 제2 전력반도체 소자(100b)에 입력된 전압은 상대적으로 높은 전압일 수 있고, 이러한 높은 전압을 견딜 수 있도록 각 전력반도체 소자(100a~100f)의 내압은 높은 수준으로 설계될 수 있다.
각 전력반도체 소자(100a~100f)는 온된 상태에서 고전류를 도통시킬 수 있다. 상기 모터(M)는 상대적으로 높은 전류로 구동되며, 이러한 고전류는 온되어 있는 전력반도체를 통해 모터(M)로 공급될 수 있다.
각 전력반도체 소자(100a~100f)에 인가되는 높은 전압은 높은 스위칭손실을 유발시킬 수 있다. 전력반도체 소자(100a~100f)를 도통하는 높은 전류는 높은 도통손실을 유발시킬 수 있다. 이러한 손실에 의해 발생하는 열을 방출시키기 위해 전력반도체 소자(100a~100f)는 방열수단을 포함하는 전력반도체 모듈로 패키징될 수 있다.
실시예의 전력반도체 소자(100)는 실리콘 카바이드(SiC) 전력반도체 소자일 수 있으며, 고온, 고전압 환경에서 동작이 가능하고 높은 스위칭 속도와 낮은 스위칭 손실을 갖을 수 있다.
한편, 실시예에 따른 전력 변환장치(1000)는 복수의 전력반도체 모듈을 포함할 수 있다.
예를 들어, 도 1에 도시된 복수의 전력반도체 소자(100a~100f)가 하나의 전력반도체 모듈로 패키징될 수 있거나 각 암을 구성하는 전력반도체 소자들이 하나의 전력반도체 모듈로 패키징될 수 있다.
예를 들어, 도 1에 도시된 제1 전력반도체 소자(100a), 제2 전력반도체 소자(100b), 제3 전력반도체 소자(100c), 제4 전력반도체 소자(100d), 제5 전력반도체 소자(100e) 및 제6 전력반도체 소자(100f)가 하나의 전력반도체 모듈로 패키징될 수 있다.
또한 전류용량을 늘리기 위해 각 전력반도체 소자(100a~100f)와 병렬로 배치되는 추가적인 전력반도체 소자가 더 있을 수 있다. 이런 경우, 전력반도체 모듈에 포함되는 전력반도체 소자의 개수는 6개보다 많을 수 있다.
실시예에 따른 전력 변환장치(1000)에는 트랜지스터 형태의 전력반도체 소자(100a~100f) 이외에 다이오드 형태의 전력반도체 소자도 포함될 수 있다. 예를 들어, 제1 전력반도체 소자(100a)와 병렬로 제1다이오드(미도시)가 배치될 수 있고, 제2 전력반도체 소자(100b)와 병렬로 제2다이오드(미도시)가 배치될 수 있다. 그리고, 이러한 다이오드들도 하나의 전력반도체 모듈에 함께 패키징될 수 있다. 또한 상기 다이오드는 각 전력반도체 소자에 내부 다이오드 형태로 배치될 수도 있다.
다음으로 각 암을 구성하는 전력반도체 소자들이 하나의 전력반도체 모듈로 패키징될 수 있다.
예를 들어, 제1 암을 구성하는 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)가 제1 전력반도체 모듈로 패키징되고, 제2 암을 구성하는 제3 전력반도체 소자(100c)와 제4 전력반도체 소자(100d)가 제2 전력반도체 모듈로 패키징되고, 제3 암을 구성하는 제5 전력반도체 소자(100e)와 제6 전력반도체 소자(100f)가 제3 전력반도체 모듈로 패키징될 수 있다.
또한 전류용량을 늘리기 위해 각 전력반도체 소자(100a~100f)와 병렬로 배치되는 추가적인 전력반도체 소자가 더 있을 수 있는데, 이 경우 각 전력반도체 모듈에 포함되는 전력반도체 소자의 개수는 2개보다 많을 수 있다. 그리고, 각 암에는 트랜지스터 형태의 전력반도체 소자(100a~100f) 이외에 다이오드 형태의 전력반도체 소자(미도시)도 포함될 수 있고, 이러한 다이오드들도 하나의 전력반도체 모듈에 함께 패키징될 수 있다. 또한 상기 다이오드는 각 전력반도체 소자에 내부 다이오드 형태로 배치될 수도 있다.
다음으로 도 2a는 실시예에 따른 전력반도체 소자(100)의 제1 단면도이다.
도 2a를 참조하면, 실시예에 따른 전력반도체 소자(100)는 기판(110), 제1 도전형 에피층(120), 제2 도전형 웰(130), 제1 도전형 소스영역(140), 게이트 절연층(150), 게이트 전극(160) 및 드레인 전극(105)을 포함할 수 있다. 상기 제1 도전형은 N형 일 수 있고, 제2 도전형은 P형일 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 전력반도체 소자(100)는 소정의 기판(110) 상에 형성된 제1 도전형 에피층(120)과, 상기 제1 도전형 에피층(120)에 형성된 제2 도전형 웰(130), 상기 제2 도전형 웰(130)에 형성된 제1 도전형 소스영역(140)과, 상기 제1 도전형 소스영역(140) 상에 형성된 게이트 절연층(150)과 게이트 전극(160) 및 상기 기판(110) 아래에 배치되는 드레인 전극(105)을 포함할 수 있다.
상기 기판(110)과 상기 제1 도전형 에피층(120)은 SiC(Silicon Carbide)를 포함할 수 있다.
다음으로 도 2b는 실시예에 따른 전력반도체 소자(100)의 제2 단면도이며, 도 2a에 도시된 제1 단면도에 기초한 개략도이다.
실시예에 따른 전력반도체 소자(100)는 소정의 반도체 에피층(120) 상측에 배치된 소스 전극(145s), 게이트 전극(165g) 및 상기 반도체 에피층(120) 하측에 배치된 드레인 전극(105)을 포함할 수 있다.
MOSFET의 형태에서 소스 전극(145s) 또는 게이트 전극(165g)은 Al 계열 금속을 포함할 수 있으며, 드레인 전극(105)은 Ti층, Ni층, Ag층을 포함하는 Ti/Ni/Ag 금속이나 NiV/Ag, V(vanadium)/Ni/Ag 등을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로 도 3a는 실시예에 따른 전력반도체 모듈(500)의 제1 단면도이다.
실시예에 따른 전력반도체 모듈(500)은, 제1 기판(410), 제2 기판(420), 제1 암(arm)(200), 제1 전도성 프레임(310), 제2 전도성 프레임(320)을 포함할 수 있다. 실시예에서 '전도성 프레임'은 '리드 프레임'으로 칭해질 수도 있으나 이에 한정되는 것은 아니다.
상기 제1 암(arm)(200)은 복수의 전력반도체 소자(100a, 100b)를 포함할 수 있다.
예를 들어, 상기 제1 암(arm)(200)은 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)를 포함할 수 있다. 잠시 도 2b를 참조하면, 제1 또는 제2 전력반도체 소자(100a, 100b)는 반도체 에피층(120), 소스 전극(145s), 게이트 전극(165g) 및 드레인 전극(105)을 포함할 수 있다.
다시 도 3a를 참조하면, 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 하나의 암(200)을 구성할 수 있다.
예를 들어, 상기 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 전극들이 반대 방향으로 배치될 수 있다. 예를 들어, 제1 전력반도체 소자(100a)의 소스전극과 게이트전극은 상측으로 배치되고, 드레인전극은 하측으로 배치될 수 있다.
그리고, 제2 전력반도체 소자(100b)의 소스전극과 게이트전극은 하측으로 배치되고 드레인전극은 상측으로 배치될 수 있다. 이러한 배치구조에서 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 하나의 암을 구성할 수 있다.
한편, 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 전기적으로 병렬연결될 수 있다.
예를 들어, 실시예에서 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 전극들이 동일한 방향으로 배치될 수 있다. 예를 들어, 제1 전력반도체 소자(100a)의 소스전극과 게이트전극은 상측으로 배치되고 드레인전극은 하측으로 배치될 수 있다.
또한 제2 전력반도체 소자(100b)의 소스전극과 게이트전극은 상측으로 배치되고 드레인전극은 하측으로 배치될 수 있다. 이러한 배치구조에서 제1 전력반도체 소자(100a)와 제2 전력반도체 소자(100b)는 전기적으로 병렬연결될 수 있다.
다음으로 도 3b는 도 3a에 도시된 전력반도체 모듈(500)에서 제1 암(arm)(200)의 상세도이다.
실시예에 따른 제1 암(arm)(200)은 제1 배선층(210)과 제2 배선층(220) 사이에 배치된 복수의 전력반도체 소자(100a, 100b) 및 상기 복수의 전력반도체 소자(100a, 100b)의 측면을 둘러싸는 제1 몰드(201)를 포함할 수 있다. 실시예에서 '제1 몰드'는 '내부 몰드'로 칭해질 수 있으나 이에 한정되는 것은 아니다.
상기 제1 배선층(210)은 제1-1 배선층(210a)과 제1-2 배선층(210b)을 포함할 수 있다.
상기 제1-1 배선층(210a)은 제1 전력반도체 소자(100a)의 드레인 전극과 전기적으로 연결될 수 있으며, 제1-2 배선층(210b)은 제2 전력반도체 소자(100b)의 소스 전극, 게이트 전극과 전기적으로 연결될 수 있다.
상기 제2 배선층(220)은 제2-1 배선층(220a)과 제2-2 배선층(220b)을 포함할 수 있다.
상기 제2-1 배선층(220a)은 제1 전력반도체 소자(100a)의 게이트 전극과 전기적으로 연결될 수 있으며, 상기 제2-2 배선층(220b)은 제1 전력반도체 소자(100a)의 소스 전극 및 제2 전력반도체 소자(100b)의 드레인 전극과 전기적으로 연결될 수 있다.
상기 제1 몰드(201), 예를 들어 내부 몰드는 복수의 전력반도체 소자(100a, 100b)를 산화물질로부터 보호하고 복수의 전력반도체 소자(100a, 100b)를 고정시키는 기능을 수행할 수 있다.
실시예에서 제1 전력반도체 소자(100a) 및 제2 전력반도체 소자(100b)는 복수의 전력반도체 소자를 포함하는 전력반도체 서브 모듈일 수 있다.
예를 들어, 잠시 도 4a를 참조하면, 제1 실시예에 따른 제1 전력반도체 소자(100a)는 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 제1 실시예에 따른 제1 전력반도체 소자(100a)는 제1-1 전력반도체 소자(100a1)와 제1-2 전력반도체 소자(100a2)를 포함할 수 있다. 이에 따라 제1 실시예에 따른 제1 전력반도체 소자(100a)는 복수의 전력반도체 소자를 포함하는 전력반도체 서브 모듈일 수 있다.
제2 전력반도체 소자(100b)도 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 제2 전력반도체 소자(100b)는 제2-1 전력반도체 소자(미도시)와 제2-2 전력반도체 소자(미도시)를 포함하는 전력반도체 서브 모듈일 수 있다.
다시 도 3a 및 도 3b를 참조하면, 실시예에 의하면 복수의 전력반도체 소자를 배선층(210, 220)을 이용하여 서브 모듈(Sub Module)화가 가능하며, 서브 모듈상태에서 배선층이 방열기판에 접착되므로 제1 몰드(201)에 의해 전력반도체 소자가 보호되므로 전력반도체 소자가 크랙되는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 배선층(210, 220)을 이용한 서브 모듈 단계에서 제1 몰드(201)에 의한 내부 몰딩이 진행되므로 내부에 보이드가 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 배선층(210, 220)을 이용한 서브 모듈화를 진행하고, 서브 모듈상태의 배선층이 방열기판의 전도층 패턴에 접착되므로 전력반도체 소자의 전극들과 방열기판의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 내부 몰드 된 모듈에 대해 Singulation을 진행하여 전력반도체 서브 모듈을 제조할 수 있으며, 전력반도체 서브 모듈은 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 각각의 전력반도체 소자)의 전극의 배치가 같은 방향을 향하는 병렬 형태로 패키징되거나, 각각의 전극의 배치가 반대 방향으로 배치되어 각 암을 구성하는 형태로 패키징될 수 있다.
또한 실시예에 의하면, Module 사양에 따라 복수의 전력반도체 소자를 직렬 또는 병렬로 서브 모듈(Sub Module)화하고, 또한 실시예는 각각의 전력반도체 서브 모듈에 대해 Pre-test를 진행할 수 있다.
이에 따라 서브 모듈에 대해 사전 테스트(Pre-test) 진행을 통해 페일된 서브 모듈만 폐기할 수 있으므로 비용을 절감할 수 있으며 양산성이 증대될 수 있는 기술적 효과가 있다.
다음으로 도 4a는 도 3b에 도시된 제1 암(arm)(200) 중 제1 실시예에 따른 제1 전력반도체 소자(100a)의 구체적인 단면도이며,
도 4b는 도 4a에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)의 평면도이다. 도 4a는 도 4b에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)의 A1-A1' 선을 따른 단면도이기도 하다.
도 4a 및 도 4b를 참조하면, 제1 실시예에 따른 제1 전력반도체 소자(100a)는 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 제1 실시예에 따른 제1 전력반도체 소자(100a)는 제1-1 전력반도체 소자(100a1)와 제1-2 전력반도체 소자(100a2)를 포함할 수 있다. 이에 따라 제1 실시예에 따른 제1 전력반도체 소자(100a)는 복수의 전력반도체 소자를 포함하는 전력반도체 서브 모듈일 수 있다.
마찬가지로 도 3b에 도시된 제2 전력반도체 소자(100b)도 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 제2 전력반도체 소자(100b)는 제2-1 전력반도체 소자(미도시)와 제2-2 전력반도체 소자(미도시)를 포함할 수 있다. 이에 따라 제1 실시예에 따른 제2 전력반도체 소자(100b)는 복수의 전력반도체 소자를 포함하는 전력반도체 서브 모듈일 수 있다.
이하 제1 실시예에 따른 제1 전력반도체 소자(100a)를 중심으로 설명하기로 한다.
도 4a를 참조하면, 상기 제1-1 전력반도체 소자(100a1)는 소정의 반도체 에피층 상에 배치된 제1 소스 전극(145s1), 제1 게이트 전극(165g1)을 포함할 수 있다. 또한 상기 제1-2 전력반도체 소자(100a2)도 소정의 반도체 에피층 상에 배치된 제2 소스 전극(145s2), 제2 게이트 전극(165g2)을 포함할 수 있다.
다음으로 상기 제1 전력반도체 소자(100a)는 상기 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층(210a)을 포함할 수 있다.
또한 제1 전력반도체 소자(100a)는 상기 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 게이트 전극, 소스 전극과 전기적으로 연결되는 제2 배선층(220)을 포함할 수 있다.
예를 들어, 상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)에 전기적으로 연결되는 공통 게이트 배선(220g)을 포함할 수 있다.
또한 상기 제2 배선층(220)은 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 각각 전기적으로 연결되는 제1 소스 배선(220s1) 및 제2 소스 배선(220s2)을 포함할 수 있다.
다음으로 도 4c 및 도 4d는 도 4a에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)의 상세도이다.
도 4c를 참조하면, 상기 제1-1 전력반도체 소자(100a1)는 제1 반도체 에피층(120a1) 상측에 배치된 제1 소스 전극(145s1), 제1 게이트 전극(165g1) 및 상기 제1 반도체 에피층(120a1) 하측에 배치된 제1 드레인 전극(105a1)을 포함할 수 있다.
또한 상기 제1-2 전력반도체 소자(100a2)도 제2 반도체 에피층(120a2) 상측에 배치된 제2 소스 전극(145s2), 제2 게이트 전극(165g2) 및 상기 제2 반도체 에피층(120a2) 하측에 배치된 제2 드레인 전극(105a2)을 포함할 수 있다.
다음으로 도 4d를 참조하면, 제1 전력반도체 소자(100a)는, 층간절연층(230)에 배치되며 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1)과 제1 소스 배선(220s1)을 전기적으로 연결하는 제1 소스 비아(245b1)를 포함할 수 있다. 예들 들어, 상기 층간절연층(230)은 상기 제1 전력반도체 소자(100a) 위 또는 아래에 배치될 수 있다.
또한 제1 실시예에 따른 제1 전력반도체 소자(100a)는, 층간절연층(230)에 배치되며 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 제2 소스 배선(220s2)을 전기적으로 연결하는 제2 소스 비아(245b2)를 포함할 수 있다.
또한 제1 실시예에 따른 제1 전력반도체 소자(100a)는, 층간절연층(230)에 배치되며 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 제1 게이트 전극(165g1) 및 제2 게이트 전극(165g2)을 공통 게이트 배선(220g)에 전기적으로 연결하는 게이트 비아(245a)를 포함할 수 있다. 상기 게이트 비아(245a)는 공통 게이트 비아일 수 있다.
다음으로 도 5a는 제1 실시예에 따른 제1 전력반도체 소자(100a)의 상세 평면도이며, 게이트 전극 영역(GA)을 대한 나타낸다.
도 5a를 참조하면, 제1 전력반도체 소자(100a)는 제1-1 전력반도체 소자(100a1)와 제1-2 전력반도체 소자(100a2)를 포함하며, 상기 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 게이트 전극, 소스 전극과 전기적으로 연결되는 제2 배선층(220)을 포함할 수 있다.
예를 들어, 상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)에 전기적으로 연결되는 공통 게이트 배선(220g)을 포함할 수 있다.
또한 상기 제2 배선층(220)은 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 각각 전기적으로 연결되는 제1 소스 배선(220s1) 및 제2 소스 배선(220s2)을 포함할 수 있다.
제1 실시예에 따른 제1 전력반도체 소자(100a)는 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1)과 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)이 인접하게 마주보도록 배치되고, 이들을 공통 게이트 배선(220g)과 전기적으로 연결시킴으로써 넓은 게이트 전극 영역(GA)을 확보할 수 있는 기술적 효과가 있다.
예를 들어, 게이트 전극 영역(GA)의 수평 폭(M)은 각각의 제1 게이트 전극(165g1), 제2 게이트 전극(165g2)의 수평 폭(m)에 약 3배 이상 확보가능하며, 수직 폭(L)도 내부 기술 대배(l) 약 1.5 배 이상 확보가 가능하다. 이에 따라 내부 기술에 비해 게이트 전극 영역(GA)은 4.5배 이상의 게이트 전극 영역을 확보하여 서브모듈화 특성과 함께 전기적 특성이 향상되는 특별한 기술적 효과가 있다.
다음으로 도 5b는 제1 실시예에 따른 제1-2 전력반도체 소자(PM)의 평면도이며, 게이트 컨택 영역(GA)을 대한 나타낸다.
도 5b를 참조하면, 제1-2 전력반도체 소자(PM)는 제1-1 전력반도체 소자(100a1)와 제1-2 전력반도체 소자(100a2)를 포함하며, 상기 제1-1 전력반도체 소자(100a1) 및 제1-2 전력반도체 소자(100a2)의 게이트 전극, 소스 전극과 전기적으로 연결되는 제2 배선층(220)을 포함할 수 있다.
예를 들어, 상기 제2 배선층(220)은, 상기 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)에 전기적으로 연결되는 공통 게이트 배선(220gc)을 포함할 수 있다.
또한 상기 제2 배선층(220)은 상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1) 및 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)과 전기적으로 연결되는 공통 소스 배선(220sc)을 포함할 수 있다.
상기 제1-1 전력반도체 소자(100a1)의 제1 소스 전극(145s1)과 상기 제1-2 전력반도체 소자(100a2)의 제2 소스 전극(145s2)는 단일 또는 복수의 소스 전극을 포함할 수 있으나 이에 한정되는 것은 아니다.
제1-2 전력반도체 소자(PM)는 제1-1 전력반도체 소자(100a1)의 제1 게이트 전극(165g1)과 제1-2 전력반도체 소자(100a2)의 제2 게이트 전극(165g2)이 인접하게 마주보도록 모서리에 배치되고, 이들을 공통 게이트 배선(220gc)과 전기적으로 연결시킴으로써 넓은 게이트 전극 영역(GA)을 확보할 수 있는 기술적 효과가 있다.
예를 들어, 게이트 전극 영역(GA)의 수평, 수직 폭(L)은 제1 게이트 전극(165g1), 제2 게이트 전극(165g2)의 폭(m)에 4배 이상 확보가능하며, 이에 따라 내부 기술에 비해 게이트 전극 영역(GA)은 16배(4x4) 이상의 게이트 전극 영역을 확보할 수 있어 서브 모듈화 효과뿐만 아니라 전기적 특성이 향상되는 특별한 기술적 효과가 있다.
다음으로 도 6a는 도 3b에 도시된 제1 실시예에 따른 제1 전력반도체 소자(100a)에 대한 추가 실시예인 제2 실시예에 따른 제3 전력반도체 소자(100c)의 단면도이며,
도 6b는 도 6a에 도시된 제2 실시예에 따른 제3 전력반도체 소자(100c)의 평면도이다. 도 6a는 도 6b에 도시된 제2 실시예에 따른 제3 전력반도체 소자(100c)의 A2-A2' 선을 따른 단면도이기도 하다.
도 6a 및 도 6b를 참조하면, 제2 실시예에 따른 제3 전력반도체 소자(100c)는 복수의 전력반도체 소자를 포함할 수 있다. 예를 들어, 제3 전력반도체 소자(100c)는 제3-1 전력반도체 소자(100c1)와 제3-2 전력반도체 소자(100c2)를 포함할 수 있다.
도 6a를 참조하면, 상기 제3-1 전력반도체 소자(100c1)는 소정의 반도체 에피층 상에 배치된 제1 소스 전극(145s1), 제1 게이트 전극(165g1)을 포함할 수 있다. 또한 상기 제3-2 전력반도체 소자(100c2)도 소정의 반도체 에피층 상에 배치된 제2 소스 전극(145s2), 제2 게이트 전극(165g2)을 포함할 수 있다.
다음으로 제3 전력반도체 소자(100c)는 상기 제3-1 전력반도체 소자(100c1) 및 제3-2 전력반도체 소자(100c2)의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층(210a)을 포함할 수 있다.
또한 제3 전력반도체 소자(100c)는 상기 제3-1 전력반도체 소자(100c1) 및 제3-2 전력반도체 소자(100c2)의 게이트 전극, 소스 전극과 전기적으로 연결되는 제2 배선층(220)을 포함할 수 있다.
예를 들어, 상기 제2 배선층(220)은, 상기 제3-1 전력반도체 소자(100c1)의 제1 게이트 전극(165g1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 게이트 전극(165g2)에 전기적으로 각각 연결되는 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)을 포함할 수 있다.
도 6b를 참조하면, 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)은 게이트 브리지 배선(220gb)에 의해 연결될 수 있다.
또한 상기 제2 배선층(220)은 상기 제3-1 전력반도체 소자(100c1)의 제1 소스 전극(145s1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 소스 전극(145s2)과 전기적으로 연결되는 공통 소스 배선(220s)을 포함할 수 있다.
실시예 의하면 모듈화 공정에서 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)과 공통 소스 배선(220s)은 층간절연층(230) 상으로 노출될 수 있으나, 게이트 브리지 배선(220gb)은 노출되지 않을 수 있다.
실시예에서 제2 배선층(220)의 제1 게이트 배선(220g1)과 제2 게이트 배선(220g2)은 제3-1 전력반도체 소자(100c1)과 제3-2 전력반도체 소자(100c2)의 모서리에 배치될 수 있다.
또한 제1 게이트 배선(220g1)과 제2 게이트 배선(220g2)은 제3-1 전력반도체 소자(100c1)과 제3-2 전력반도체 소자(100c2)의 마주보되 이격거리가 멀도록 배치될 수 있다.
예를 들어, 제1 게이트 배선(220g1)은 제3-1 전력반도체 소자(100c1)의 좌상측 모서리에 배치될 수 있다. 반면, 제2 게이트 배선(220g2)은 제3-2 전력반도체 소자(100c2)의 우상측 모서리에 배치될 수 있다.
다음으로 도 6c 및 도 6d는 도 6a에 도시된 제3 전력반도체 소자(100c)의 상세도이다.
도 6c를 참조하면, 상기 제3-1 전력반도체 소자(100c1)는 제1 반도체 에피층(120a1) 상측에 배치된 제1 소스 전극(145s1), 제1 게이트 전극(165g1) 및 상기 제1 반도체 에피층(120a1) 하측에 배치된 제1 드레인 전극(105a1)을 포함할 수 있다.
또한 상기 제3-2 전력반도체 소자(100c2)도 제2 반도체 에피층(120a2) 상측에 배치된 제2 소스 전극(145s2), 제2 게이트 전극(165g2) 및 상기 제2 반도체 에피층(120a2) 하측에 배치된 제2 드레인 전극(105a2)을 포함할 수 있다.
다음으로 도 6d를 참조하면, 제3 전력반도체 소자(100c)는 층간절연층(230)에 배치되며 제3-1 전력반도체 소자(100c1)의 제1 소스 전극(145s1)과 공통 소스 배선(220s)을 전기적으로 연결하는 제1 소스 비아(245b1)를 포함할 수 있다. 예들 들어, 상기 층간절연층(230)은 상기 제3 전력반도체 소자(100c) 위 또는 아래에 배치될 수 있다.
또한 제3 전력반도체 소자(100c)는 층간절연층(230)에 배치되며 제3-2 전력반도체 소자(100c2)의 제2 소스 전극(145s2)과 공통 소스 배선(220s)을 전기적으로 연결하는 제2 소스 비아(245b2)를 포함할 수 있다.
또한 제3 전력반도체 소자(100c)는 층간절연층(230)에 배치되며 제3-1 전력반도체 소자(100c1) 및 제3-2 전력반도체 소자(100c2)의 제1 게이트 전극(165g1) 및 제2 게이트 전극(165g2)을 각각 제1 게이트 배선(220g1), 제2 게이트 배선(220g2)에 전기적으로 연결하는 제1 게이트 비아(245a) 및 제2 게이트 비아(245a)를 포함할 수 있다.
다음으로 도 7a는 내부 기술에서의 전력반도체와 방열 기판 금속층 간의 레이아웃 예시도(RA)이다.
실시예의 기술적 과제 중의 하나는 전력반도체 모듈에서 전류 경로 증가에 따른 부유 인덕턴스 발생의 문제를 해결하고자 함이다.
도 7a을 참조하면, 제1 내지 제8 전력 반도체 소자들(100r1, 100r2, 100r3, 100r4, 100r5, 100r6, 100r7, 100r8)이 방열 기판의 게이트 패턴(420g)과 전기적으로 연결될 수 있다.
예를 들어, 방열 기판의 게이트 패턴(420g)은 High side와 Low side의 MOSFET Gate 전극들과 모두 연결된다.
상기 방열 기판의 게이트 패턴(420g)은 제1 내지 제4 게이트 패턴들(420g1, 420g2, 420g3, 420g4)을 포함할 수 있다.
예를 들어, 제1 게이트 패턴(420g1)은 제1 전력반도체 소자(100r1)와 제3 전력반도체 소자(100r3)의 게이트 전극들과 각각 연결된다. 또한 제2 게이트 패턴(420g2)은 제2 전력반도체 소자(100r2)와 제4 전력반도체 소자(100r4)의 게이트 전극들과 각각 연결된다.
또한 제3 게이트 패턴(420g3)은 제5 전력반도체 소자(100r5)와 제7 전력반도체 소자(100r7)의 게이트 전극들과 각각 연결된다. 또한 제4 게이트 패턴(420g4)은 제6 전력반도체 소자(100r6)와 제8 전력반도체 소자(100r8)의 게이트 전극들과 각각 연결된다.
그런데 전력반도체 모듈의 중간 중간에 있는 제2 게이트 패턴(420g2), 제3 게이트 패턴(420g3)들은 전류의 흐름을 방해하는 부유 인덕턴스(stray inductance)(SI) 발생을 유발한다.
즉, 도 7a와 같이 전력반도체 소자들 간의 전기적 연결 경로가 클수록 부유 인덕턴스가 커진다.
부유 인덕턴스는 전류의 흐름을 방해하여 고전력 출력을 방해하므로, 최소화하거나 제거할 필요가 있다. 특히, 부유 인덕턴스가 커지는 경우, 순간적인 전압의 오버슈팅이 발생된다. 이러한 오버슈팅된 전압이 전력반도체 소자의 내전압을 초과하는 경우, 전력반도체 소자가 손상되거나 전력반도체 소자의 스위칭 손실이 발생되는 문제가 있다. 따라서, 부유 인덕턴스를 최소화하거나 제거할 수 있는 기술적 방안이 절실히 요구되고 있다.
도 7b는 제2 실시예에 따른 제3 전력반도체 소자(100c)가 적용된 전력반도체들과 방열 기판 금속층 간의 레이아웃 예시도이고, 도 7c는 제2 실시예에 따른 제3 전력반도체 소자(100c)의 평면도이다.
우선, 도 7c를 참조하면 제2 배선층(220)은 상기 제3-1 전력반도체 소자(100c1)의 제1 게이트 전극(165g1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 게이트 전극(165g2)과 전기적으로 연결되는 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)을 포함할 수 있다.
이때 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)은 게이트 브리지 배선(220gb)을 통해 연결될 수 있다.
또한 상기 제2 배선층(220)은 상기 제3-1 전력반도체 소자(100c1)의 제1 소스 전극(145s1) 및 상기 제3-2 전력반도체 소자(100c2)의 제2 소스 전극(145s2)과 전기적으로 연결되는 공통 소스 배선(220s)을 포함할 수 있다.
제2 실시예에 따른 제3 전력반도체 소자(100c)에 의하면, 모듈화 공정에서 대칭배치된 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)과 공통 소스 배선(220s)은 외부로 노출될 수 있으나, 게이트 브리지 배선(220gb)은 노출되지 않을 수 있다.
실시예에서 제2 배선층(220)의 제1 게이트 배선(220g1)과 제2 게이트 배선(220g2)은 제3-1 전력반도체 소자(100c1)과 제3-2 전력반도체 소자(100c2)의 모서리에 배치될 수 있다.
예를 들어, 제1 게이트 배선(220g1)은 제3-1 전력반도체 소자(100c1)의 좌상측 모서리에 배치될 수 있다. 반면, 제2 게이트 배선(220g2)은 제3-2 전력반도체 소자(100c2)의 우상측 모서리에 배치될 수 있다.
다시 도 7b를 참조하면, 제2 실시예에 따른 제3 전력반도체 소자(100c)가 적용된 제1 내지 제8 전력 반도체 소자들(100c1, 100c2, 100c3, 100c4, 100c5, 100c6, 100c7, 100c8)들은 서브 모듈상태로 방열 기판의 게이트 패턴(420g)과 전기적으로 연결될 수 있다.
예를 들어, 제1 내지 제2 전력 반도체 소자들(100c1, 100c2)은 제1 서브 모듈을 구성할 있다. 또한 제3 내지 제4 전력 반도체 소자들(100c3, 100c4)은 제2 서브 모듈을 구성할 있다. 또한 제5 내지 제6 전력 반도체 소자들(100c5, 100c6)은 제3 서브 모듈을 구성할 있다. 또한 제7 내지 제8 전력 반도체 소자들(100c7, 100c8)은 제4 서브 모듈을 구성할 있다.
실시예에서 방열 기판의 게이트 패턴(420g)은 High side와 Low side의 MOSFET Gate 전극들과 모두 연결되며, 방열 기판의 게이트 패턴(420g)은 제1 게이트 패턴(420g1)과 제4 게이트 패턴(420g4)을 포함할 수 있다.
제2 실시예에 따른 제3 전력반도체 소자(100c)에 의하면 제1 게이트 배선(220g1)은 제3-1 전력반도체 소자(100c1)의 좌상측 모서리에 배치되며, 제2 게이트 배선(220g2)은 제3-2 전력반도체 소자(100c2)의 우상측 모서리에 배치될 수 있다. 이때 제1 게이트 배선(220g1) 및 제2 게이트 배선(220g2)은 게이트 브리지 배선(220gb)을 통해 연결될 수 있다.
이에 따라 도 7b에 도시된 바와 같이, 게이트 배선이 대칭적으로 설계됨에 따라 서브 모듈을 로테이션을 통해 제1 서브 모듈과 제2 서브 모듈의 좌우 상하의 4개의 게이트 배선에 대해 하나의 제1 게이트 패턴(420g1)과 연결시킬 수 있는 특별한 기술적 효과가 있다.
또한 제3 서브 모듈과 제4 서브 모듈에 대해서도 좌우 상하의 4개의 게이트 배선에 대해 하나의 제4 게이트 패턴(420g4)과 연결시킬 수 있는 특별한 기술적 효과가 있다.
이에 따라 도 7a에 도시된 제2 게이트 패턴(420g2), 제3 게이트 패턴(420g3)들을 생략할 수 있으므로 전기적 연결 경로를 단축시킴으로써 부유 인덕턴스(stray inductance)(SI) 발생을 방지할 수 있는 특별한 기술적 효과가 있다.
다음으로 도 8은 실시예에 따른 전력반도체 모듈(500)의 제2 단면도로서, 도 3a에 도시된 실시예에 따른 전력반도체 모듈(500)의 상세도이다.
실시예에서 제1, 제2 기판(410, 420)은 전력반도체 모듈(500)의 하측과 상측에 각각 배치될 수 있다.
예를 들어, 상기 제1 기판(410)은 전력반도체 모듈(500)의 하측에 배치될 수 있으며, 소정의 접착부재(미도시)를 통해 전력반도체 모듈(500)의 하측에 접착될 수 있다. 상기 접착부재는 Sn-Ag계열 접착부재이거나 Ag계열 접착부재일 수 있다. 또는 상기 제1 기판(410)은 솔더링을 통해 혹은 신터링을 통해 전력반도체 모듈(500)의 하측에 접착될 수 있다.
상기 제2 기판(420)은 상기 전력반도체 모듈(500)의 상측에 배치될 수 있으며, 앞서 기술한 제1 기판(410)의 기술적 특징을 채용할 수 있다.
상기 제1 기판(410)은 제1 금속층(410a), 제1절연층(410b) 및 제2 금속층(410c)을 포함할 수 있다.
상기 제1절연층(410b)은 제1 금속층(410a)과 제2 금속층(410c)을 전기적으로 절연시킬 수 있다. 상기 제1절연층(410b)은 열전도도가 높은 세라믹재질을 포함할 수 있다.
제1 금속층(410a)은 일측이 제1절연층(410b)에 접하고 타측으로 열을 발산시킬 수 있다. 제1 금속층(410a)의 타측에는 냉각매체를 포함하는 방열수단이 근접 배치될 수 있다.
상기 제2 금속층(410c)에는 배선패턴이 형성되고 배선패턴은 제1 암(arm)(200)과 전기적으로 연결될 수 있다.
예를 들어, 상기 제2 금속층(410c)은 전기적으로 분리된 제2-1 금속층(410c1)과 제2-2 금속층(410c2)을 포함할 수 있고, 각각 제1 전력반도체 소자(100a) 및 제2 전력반도체 소자(100b)와 전기적으로 연결될 수 있다. 상기 제1 금속층(410a)과 제2 금속층(410c)은 Cu계열 금속을 포함할 수 있으나 이에 한정되는 것은 아니다.
또한 상기 제2 기판(420)은 제3 금속층(420a), 제2 절연층(420b) 및 제4 금속층(420c)을 포함할 수 있다. 상기 제2 기판(420)은 상기 제1 기판(410)의 기술적 특징을 채용할 수 있다.
예를 들어, 상기 제2 절연층(420b)은 제3 금속층(420a)과 제4 금속층(420c)을 전기적으로 절연시킬 수 있다. 상기 제2 절연층(420b)은 열전도도가 높은 세라믹재질을 포함할 수 있다.
상기 제3 금속층(420a)에는 배선패턴이 형성되고 배선패턴은 제1 암(arm)(200)과 전기적으로 연결될 수 있다. 예를 들어, 제3 금속층(420a)은 제1 전력반도체 소자(100a) 및 제2 전력반도체 소자(100b)와 전기적으로 연결될 수 있다.
제4 금속층(420c)은 일측이 제2절연층(420b)에 접하고 타측으로 열을 발산시킬 수 있다. 제4 금속층(420c)의 타측에는 냉각매체를 포함하는 방열수단이 근접 배치될 수 있다.
제1 전도성 프레임(310)과 제2 전도성 프레임(320)의 각각의 일측은 제1 암(arm)(200)과 전기적으로 연결될 수 있고, 각각의 타측은 외부 연결단자와 연결될 수 있다. 외부 연결단자는 입력전원, 모터 또는 인버터제어기 등을 포함할 수 있다.
예를 들어, 제1 전도성 프레임(300)과 제2 전도성 프레임(320)은 제1 기판(410)과 제2 기판(420)을 통해 제1 암(arm)(200)과 전기적으로 연결될 수 있다.
예를 들어, 상기 제1 전도성 프레임(310)은 제1 기판(410)의 제2-1 금속층(410c1)과 전기적으로 연결되는 제1-1 전도성 프레임(310a)과, 제2 기판(420)의 제3 금속층(420a)과 전기적으로 연결되는 제1-2 전도성 프레임(310b)을 포함할 수 있다.
또한 상기 제2 전도성 프레임(320)은 제1 기판(410)의 제2-2 금속층(410c2)과 전기적으로 연결되는 제2-1 전도성 프레임(320a)과, 제2 기판(420)의 제3 금속층(420a)과 전기적으로 연결되는 제2-2 전도성 프레임(320b)을 포함할 수 있다.
다음으로 실시예의 제1 암(arm)(200)은 복수의 전력반도체 소자(100a, 100b)의 측면을 둘러싸는 제1 몰드(201)를 포함할 수 있다.
또한 실시예에 따른 전력반도체 모듈(500)은 상기 제1 암(arm)(200)의 외측면을 둘러싸는 제2 몰드(502)를 포함할 수 있다. 실시예에서 '제2 몰드'는 '외측 몰드'로 칭해질 수 있으나 이에 한정되는 것은 아니다.
상기 제1 몰드(201) 또는 상기 제2 몰드(502)는 EMC(Epoxy Molding Compound)를 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면, 제1, 제2 배선층(210, 220)을 이용한 서브 모듈(Sub Module) 단계에서 제1 몰드(201)를 통해 1차 내부 몰딩이 진행되므로 내부에 보이드가 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 복수의 전력반도체 소자를 배선층을 이용하여 서브 모듈(Sub Module)화하고, 서브 모듈상태에서 배선층이 제1 기판(410) 및 제2 기판(420)에 접착되고 제1 몰드(201)에 의해 전력반도체 소자가 보호되므로 전력반도체 소자가 크랙되는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예는 배선층을 이용한 서브 모듈(Sub Module)화를 진행하고, 서브 모듈상태의 배선층이 제1, 제2 기판(410,420)에 접착되므로 전력반도체 소자의 전극들과 제1, 제2 기판(410, 420)의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예는 Module 사양에 따라 복수의 전력반도체 소자를 직렬 또는 병렬로 서브 모듈(Sub Module)화하여 탑재 수량의 조절이 가능하며, 서브 모듈에 대해 사전 테스트(Pre-test) 진행을 통해 페일된 서브 모듈만 폐기할 수 있으므로 비용을 절감할 수 있으며 양산성이 증대될 수 있는 기술적 효과가 있다.
또한 제2 실시예에 따른 제2 전력반도체 서브 모듈(PM)은 넓은 제2 게이트 전극 영역(GA)을 확보할 수 있는 기술적 효과가 있다. 예를 들어, 제2 게이트 전극 영역(GA)은 제1 게이트 영역 또는 제2 게이트 영역에 비해 일측 폭(L)이 4배 이상 확보가능하며, 이에 따라 내부 기술에 비해 제2 게이트 전극 영역(GA)은 16배(LxL) 이상의 게이트 전극 영역을 확보할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 전력반도체 모듈에서 전류 경로 증가에 따른 부유 인덕턴스 발생의 문제를 해결하여 전력반도체 소자의 스위칭 손실 방지와 고정밀 스위칭 제어가 가능한 기술적 효과가 있다.
실시예에 의하면 복수의 전력반도체 소자를 배선층을 이용하여 서브 모듈(Sub Module)화하고, 서브 모듈상태에서 배선층이 제1 기판(410) 및 제2 기판(420)에 접착되고 제1 몰드(201)에 의해 전력반도체 소자가 보호되므로 전력반도체 소자가 크랙되는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예는 배선층을 이용한 서브 모듈(Sub Module)화를 진행하고, 서브 모듈상태의 배선층이 제1, 제2 기판(410,420)에 접착되므로 전력반도체 소자의 전극들과 제1, 제2 기판(410, 420)의 전도층 패턴 사이에 전기적 인터커넥션의 불량이 발생하는 문제를 해결할 수 있는 기술적 효과가 있다.
또한 제2 실시예에 따른 제2 전력반도체 서브 모듈(PM)은 넓은 제2 게이트 전극 영역(GA)을 확보할 수 있는 기술적 효과가 있다. 예를 들어, 제2 게이트 전극 영역(GA)은 제1 게이트 영역 또는 제2 게이트 영역에 비해 일측 폭(L)이 4배 이상 확보가능하며, 이에 따라 내부 기술에 비해 제2 게이트 전극 영역(GA)은 16배(LxL) 이상의 게이트 전극 영역을 확보할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 전력반도체 모듈에서 전류 경로 증가에 따른 부유 인덕턴스 발생의 문제를 해결하여 전력반도체 소자의 스위칭 손실 방지와 고정밀 스위칭 제어가 가능한 기술적 효과가 있다.
이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
실시예에 따른 전력변환 장치는 컴퓨터, 가전, 자동차, 태양광, 스마트 그리드 등의 인버터나 컨버터 등에 사용될 수 있다. 실시예에서 전력변환 장치는 하나의 전력반도체 모듈 또는 복수의 전력반도체 모듈을 포함할 수 있다. 또한 실시예에 따른 전력변환 장치는 모터를 구동하기 위한 자동차용 인버터에 적용될 수 있다. 실시예의 전력변환 장치는 전술한 다양한 기술 분야의 인버터나 컨버터 등에 적용될 수 있다. 여기서, 자동차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.

Claims (10)

  1. 전력반도체 소자;
    상기 전력반도체 소자의 하측과 상측에 각각 배치된 제1 배선층과 제2 배선층; 및
    상기 전력반도체 소자의 측면을 둘러싸는 제1 몰드;를 포함하며,
    상기 전력반도체 소자는, 인접하게 배치된 제1-1 전력반도체 소자와 제1-2 전력반도체 소자를 포함하며,
    상기 제1 배선층은 상기 제1-1 전력반도체 소자 및 제1-2 전력반도체 소자의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층을 포함하며,
    상기 제2 배선층은, 상기 제1-1 전력반도체 소자 및 상기 제1-2 전력반도체 소자의 게이트 전극, 소스 전극과 전기적으로 연결되는, 전력반도체 모듈.
  2. 제1항에 있어서,
    상기 제2 배선층은,
    상기 제1-1 전력반도체 소자의 제1 게이트 전극 및 상기 제1-2 전력반도체 소자의 제2 게이트 전극에 전기적으로 연결되는 공통 게이트 배선을 포함하는, 전력반도체 모듈.
  3. 제2항에 있어서,
    상기 제2 배선층은,
    상기 제1-1 전력반도체 소자의 제1 소스 전극 및 상기 제1-2 전력반도체 소자의 제2 소스 전극과 각각 전기적으로 연결되는 제1 소스 배선 및 제2 소스 배선을 포함하는, 전력반도체 모듈.
  4. 제3항에 있어서,
    상기 전력반도체 소자는
    층간절연층에 배치되며 상기 제1-1 전력반도체 소자의 제1 소스 전극과 상기 제1 소스 배선을 전기적으로 연결하는 제1 소스 비아를 포함하는, 전력반도체 모듈.
  5. 제4항에 있어서,
    상기 전력반도체 소자는
    상기 층간절연층에 배치되며 상기 제1-2 전력반도체 소자의 제2 소스 전극과 상기 제2 소스 배선을 전기적으로 연결하는 제2 소스 비아를 포함하는, 전력반도체 모듈.
  6. 제3 전력반도체 소자;
    상기 제3 전력반도체 소자의 하측과 상측에 각각 배치된 제1 배선층과 제2 배선층; 및
    상기 제3 전력반도체 소자의 측면을 둘러싸는 제1 몰드;를 포함하며,
    상기 제3 전력반도체 소자는, 인접하게 배치된 제3-1 전력반도체 소자와 제3-2 전력반도체 소자를 포함하며,
    상기 제1 배선층은 상기 제3-1 전력반도체 소자 및 제3-2 전력반도체 소자의 드레인 전극들과 전기적으로 연결되는 제1-1 배선층을 포함하며,
    상기 제2 배선층은, 상기 제3-1 전력반도체 소자 및 상기 제3-2 전력반도체 소자의 게이트 전극, 소스 전극과 전기적으로 연결되며,
    상기 제2 배선층은, 상기 제3-1 전력반도체 소자의 제1 게이트 전극 및 상기 제3-2 전력반도체 소자의 제2 게이트 전극에 전기적으로 각각 연결되는 제1 게이트 배선 및 제2 게이트 배선을 포함하는, 전력반도체 모듈.
  7. 제6항에 있어서,
    상기 제1 게이트 배선 및 상기 제2 게이트 배선은 게이트 브리지 배선에 의해 연결되는, 전력반도체 모듈.
  8. 제7항에 있어서,
    상기 제2 배선층은 상기 제3-1 전력반도체 소자의 제1 소스 전극 및 상기 제3-2 전력반도체 소자의 제2 소스 전극과 전기적으로 연결되는 공통 소스 배선을 포함하는, 전력반도체 모듈.
  9. 제8항에 있어서,
    상기 제1 게이트 배선 및 상기 제2 게이트 배선과 상기 공통 소스 배선은 층간절연층에 의해 노출되며,
    상기 게이트 브리지 배선은 상기 층간절연층에 의해 커버되는, 전력반도체 모듈.
  10. 제1항 내지 제9항 중 어느 하나의 전력반도체 모듈을 포함하는 전력변환 장치.
PCT/KR2023/014180 2023-06-15 2023-09-19 전력반도체 모듈 및 이를 포함하는 전력변환 장치 Ceased WO2024257952A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020230076595A KR20240176179A (ko) 2023-06-15 2023-06-15 전력반도체 모듈 및 이를 포함하는 전력변환 장치
KR10-2023-0076595 2023-06-15

Publications (1)

Publication Number Publication Date
WO2024257952A1 true WO2024257952A1 (ko) 2024-12-19

Family

ID=93852340

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/014180 Ceased WO2024257952A1 (ko) 2023-06-15 2023-09-19 전력반도체 모듈 및 이를 포함하는 전력변환 장치

Country Status (3)

Country Link
KR (1) KR20240176179A (ko)
TW (1) TW202501768A (ko)
WO (1) WO2024257952A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120012407A (ko) * 2010-07-30 2012-02-09 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 전력반도체 모듈 및 서브모듈
KR20150089609A (ko) * 2014-01-28 2015-08-05 삼성전기주식회사 전력반도체 모듈
KR20190110376A (ko) * 2018-03-20 2019-09-30 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
JP2022034300A (ja) * 2020-08-18 2022-03-03 株式会社 日立パワーデバイス パワー半導体モジュールおよび電力変換装置
US20220238413A1 (en) * 2021-01-22 2022-07-28 Infineon Technologies Ag Double sided cooling module with power transistor submodules

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120012407A (ko) * 2010-07-30 2012-02-09 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 전력반도체 모듈 및 서브모듈
KR20150089609A (ko) * 2014-01-28 2015-08-05 삼성전기주식회사 전력반도체 모듈
KR20190110376A (ko) * 2018-03-20 2019-09-30 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
JP2022034300A (ja) * 2020-08-18 2022-03-03 株式会社 日立パワーデバイス パワー半導体モジュールおよび電力変換装置
US20220238413A1 (en) * 2021-01-22 2022-07-28 Infineon Technologies Ag Double sided cooling module with power transistor submodules

Also Published As

Publication number Publication date
KR20240176179A (ko) 2024-12-24
TW202501768A (zh) 2025-01-01

Similar Documents

Publication Publication Date Title
WO2017217703A1 (en) Display apparatus and manufacturing method thereof
CN111900156B (zh) 高电流、低切换损耗SiC功率模块
WO2020153767A1 (en) Display module and repairing method of the same
WO2021241951A1 (ko) 파워모듈
WO2014038794A1 (ko) 웨이퍼 레벨의 발광 다이오드 어레이
US20230253891A1 (en) Switching components
WO2022060026A1 (ko) 열전 모듈 및 이를 포함하는 발전 장치
WO2025211720A1 (ko) 전력 반도체 모듈 및 전력 변환 장치
WO2022005099A1 (ko) 파워모듈 및 그 제조방법
WO2020130493A1 (en) Display module and manufacturing method of display module
WO2021261826A1 (ko) 통신 모듈
WO2025127585A1 (ko) 전력 반도체 모듈 및 전력 변환 장치
EP3857602A1 (en) Display module and repairing method of the same
WO2021230623A1 (ko) 파워모듈
WO2021230615A1 (ko) 파워모듈 및 그 제조방법
WO2015039398A1 (zh) 智能功率模块及其制造方法
WO2022005183A1 (ko) 파워모듈
WO2020017922A1 (ko) 발광소자 패키지 및 광원 모듈
WO2021033600A1 (ja) 制御モジュールおよび半導体装置
WO2022065824A1 (ko) 열전 모듈 및 이를 포함하는 발전 장치
WO2022010174A1 (ko) 파워모듈
WO2019231227A1 (ko) 발광소자 패키지 및 광원 모듈
WO2022005134A1 (ko) 파워모듈
WO2025239751A1 (ko) 방열판 구조 및 전력 반도체 조립체
WO2023277466A1 (ko) 반도체 발광소자를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23941735

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE