WO2024255235A1 - 电容器、隔离变压器及半导体器件 - Google Patents

电容器、隔离变压器及半导体器件 Download PDF

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WO2024255235A1
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dielectric
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isolation transformer
coil
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何乃龙
张森
赵景川
安喆
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无锡华润上华科技有限公司
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices

Definitions

  • the invention relates to the field of semiconductor manufacturing, in particular to a capacitor, an isolation transformer and a semiconductor device.
  • isolation transformers usually use silicon dioxide as an isolation medium between their upper and lower coils.
  • silicon dioxide By increasing the thickness of silicon dioxide, the withstand voltage of the upper and lower coils can be improved.
  • the upper coil is metal-etched, more defects will be caused on the surface of the etched material, which will cause the high electric field area at the upper coil to be prone to dielectric breakdown first, thus affecting the withstand voltage of the entire transformer.
  • an isolation transformer having a higher voltage withstand capability is provided.
  • An isolation transformer comprises: a first dielectric layer of a lower coil, covering the lower coil, wherein the dielectric constant of the first dielectric layer is greater than the dielectric constant of silicon dioxide; a main dielectric layer, located on the first dielectric layer; a second dielectric layer, located on the main dielectric layer, wherein the dielectric constant of the second dielectric layer is greater than the dielectric constant of silicon dioxide; an upper coil, located on the second dielectric layer; and a third dielectric layer, covering the upper coil, wherein the dielectric constant of the third dielectric layer is greater than the dielectric constant of silicon dioxide.
  • the isolation transformer uses a high dielectric constant medium (the second dielectric layer and the third dielectric layer) to cover the upper coil, optimize the electric field of the device (reduce the electric field strength), thereby improving the withstand voltage of the device.
  • the first dielectric layer covers the lower coil, which can also reduce the electric field strength at the lower coil, thereby improving the withstand voltage of the device.
  • the isolation transformer further includes a fourth dielectric layer, the lower coil is located on the fourth dielectric layer, and the dielectric constant of the fourth dielectric layer is greater than the dielectric constant of silicon dioxide.
  • the isolation transformer further includes a buffer layer, the material of the buffer layer includes silicon oxide; the buffer layer includes: a first buffer layer located between the upper coil and the third dielectric layer, and/or a second buffer layer located between the lower coil and the first dielectric layer.
  • the thickness of the second dielectric layer is greater than 300 nanometers.
  • the thickness of the fourth dielectric layer is greater than 300 nanometers.
  • the thickness of the first dielectric layer is greater than 200 nanometers.
  • the thickness of the third dielectric layer is greater than 200 nanometers.
  • the material of the first dielectric layer includes silicon nitride or silicon oxynitride.
  • the material of the first dielectric layer includes silicon nitride or silicon oxynitride.
  • the material of the second dielectric layer includes silicon nitride or silicon oxynitride.
  • the material of the second dielectric layer includes silicon nitride or silicon oxynitride.
  • a semiconductor device comprises the isolation transformer described in any one of the preceding embodiments.
  • FIG1 is a cross-sectional schematic diagram of a semiconductor device in an embodiment of the present application.
  • An isolation transformer 100 (i.e., the area within the dotted box in FIG1 ) is integrated in a semiconductor device, and includes a lower coil 104, a main dielectric layer 105, a first dielectric layer 122, a second dielectric layer 124, a third dielectric layer 126, a fourth dielectric layer 128, and an upper coil 101.
  • the isolation transformer 100 further includes a passivation layer 102 , which covers at least a portion of the upper coil 101 and the third dielectric layer 126 , and is used to protect the dielectric layer of the device and the circuit.
  • the isolation transformer 100 further includes a pad portion 107 located on the second dielectric layer 124.
  • the passivation layer 102 has an opening for exposing the pad portion 107, and the pad portion 107 is electrically connected to the upper coil 101 for connecting the upper coil 101 to a peripheral circuit.
  • the material of the substrate 112 is single crystal silicon.
  • Devices, such as transistors such as NMOS and/or PMOS, can be formed on the substrate 112, and these structures are omitted in FIG. 1 .
  • a conductive member may be formed in (and on) the substrate 112, and the conductive member may be a gate, source or drain of a transistor, or a metal interconnect structure electrically connected to the transistor, etc.
  • a shallow trench isolation (STI) structure 114 is also formed in the substrate 112.
  • the semiconductor device further includes contact holes 115 and multi-layer metal interconnection lines 116.
  • the contact holes 115 are filled with conductive materials, such as tungsten plugs, which are electrically connected to corresponding metal interconnection lines 116 to lead out device structures such as active areas in the substrate 112.
  • the interlayer dielectric may also be spin-on-glass (SOG) doped with boron or phosphorus, tetraethoxysilane doped with phosphorus (PTEOS) or tetraethoxysilane doped with boron (BTEOS).
  • SOG spin-on-glass
  • PTEOS tetraethoxysilane doped with phosphorus
  • BTEOS tetraethoxysilane doped with boron
  • the lower plate 204 is located on the fourth dielectric layer 228, the first dielectric layer 222 covers the lower plate 204, the main dielectric layer 205 is located on the first dielectric layer 222, the second dielectric layer 224 is located on the main dielectric layer 205, the upper plate 201 is located on the second dielectric layer 224, and the third dielectric layer 226 covers the upper plate 201.
  • the first dielectric layer 222, the second dielectric layer 224, the third dielectric layer 226, and the fourth dielectric layer 228 are all made of materials with a relatively high dielectric constant, such as a material with a dielectric constant greater than that of silicon dioxide.
  • the dielectric constant of silicon dioxide is about 3.98 at room temperature
  • the dielectric constants of the materials of the first dielectric layer 222 , the second dielectric layer 224 , the third dielectric layer 226 , and the fourth dielectric layer 228 are all greater than 3.98.
  • the electric field strength is reduced, thereby achieving the purpose of improving the withstand voltage of the device and being able to improve the surge resistance of the semiconductor device.
  • the thickness of the first dielectric layer 222 and the third dielectric layer 226 is greater than 200 nanometers, which is particularly suitable for the embodiment in which the material of the first dielectric layer 222 and the third dielectric layer 226 is silicon nitride or silicon oxynitride.
  • the thickness of the second dielectric layer 224 and the fourth dielectric layer 228 is greater than 300 nanometers, which is particularly suitable for the embodiment in which the material of the second dielectric layer 224 and the fourth dielectric layer 228 is silicon nitride or silicon oxynitride.
  • the thicknesses of the first dielectric layer 222 , the second dielectric layer 224 , the third dielectric layer 226 , and the fourth dielectric layer 228 are all smaller than the thickness of the main dielectric layer 205 .
  • the shape of the upper plate 201 and the lower plate 204 can be a chamfered rectangle, an ellipse, a circle or other conventional capacitor plate shapes in the art.
  • the shape of the upper plate 201 and the lower plate 204 can be the same.
  • the upper plate 201 and the lower plate 204 are alloy plates, and the main material is generally a mixture of Al and Cu.
  • the material of the upper plate 201 and the lower plate 204 is the same.
  • the capacitor 200 further includes a passivation layer 202, which covers at least a portion of the upper plate 201 and the third dielectric layer 226, and is used to protect the dielectric layer of the device and the circuit.
  • the passivation layer 202 has an opening that partially exposes the upper plate 201, and the upper plate 201 can be connected to the peripheral circuit through the exposed portion.
  • the semiconductor device further includes a substrate 212.
  • the upper plate 201 and the lower plate 204 are the top metal and the inter metal of the device, respectively.
  • the substrate 212 is a semiconductor substrate, and its material may be undoped single crystal silicon, single crystal silicon doped with impurities, silicon on insulator (SOI), stacked silicon on insulator (SSOI), stacked silicon germanium on insulator (S-SiGeOI), silicon germanium on insulator (SiGeOI), and germanium on insulator (GeOI), etc.
  • the constituent material of the substrate 212 is single crystal silicon.
  • Devices, such as NMOS and/or PMOS transistors, may be formed on the substrate 212, and these structures are omitted in FIG5.
  • conductive components may be formed in (and on) the substrate 212, and the conductive components may be gates, sources or drains of transistors, or metal interconnect structures electrically connected to transistors, etc.
  • a shallow trench isolation (STI) structure 214 is also formed in the substrate 212.
  • the semiconductor device further includes a contact hole 215 and a multi-layer metal interconnection line 216.
  • the contact hole 215 is filled with a conductive material, such as a tungsten plug, which is electrically connected to the corresponding metal interconnection line 216 to lead out the device structure such as the active area in the substrate 212.
  • an interlayer dielectric (ILD) layer (not shown) is further provided between the substrate 112 and the fourth dielectric layer 228.
  • the interlayer dielectric may be a silicon oxide layer, for example, a doped or undoped silicon oxide material layer formed by a thermal chemical vapor deposition (thermal CVD) manufacturing process or a high-density plasma chemical vapor deposition (HDPCVD) manufacturing process, specifically, undoped silicon glass (USG), phosphosilicate glass (PSG) or borophosphosilicate glass (BPSG).
  • the interlayer dielectric may also be spin-on-glass (SOG) doped with boron or phosphorus, tetraethoxysilane doped with phosphorus (PTEOS) or tetraethoxysilane doped with boron (BTEOS).
  • SOG spin-on-glass
  • PTEOS tetraethoxysilane doped with phosphorus
  • BTEOS tetraethoxysilane doped with boron
  • the capacitor 200 further includes a buffer layer, and the material of the buffer layer includes silicon oxide, such as silicon dioxide.
  • the buffer layer includes: a first buffer layer 232 located between the upper plate 201 and the third dielectric layer 226, and/or a second buffer layer 234 located between the lower plate 204 and the first dielectric layer 222.
  • the first buffer layer 232 serves as a buffer layer between the third dielectric layer 226 and the upper plate 201 when the third dielectric layer 226 is deposited, and can reduce defects generated when the third dielectric layer 226 is deposited.
  • the second buffer layer 234 serves as a buffer layer between the first dielectric layer 222 and the lower plate 204 when the first dielectric layer 222 is deposited, and can reduce defects generated when the first dielectric layer 222 is deposited.

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Abstract

本发明涉及一种电容器、隔离变压器及半导体器件。所述隔离变压器包括：下线圈第一介质层，覆盖所述下线圈，所述第一介质层的介电常数大于二氧化硅的介电常数；主介质层，位于所述第一介质层上；第二介质层，位于所述主介质层上，所述第二介质层的介电常数大于二氧化硅的介电常数；上线圈，位于第二介质层上；第三介质层，覆盖所述上线圈，所述第三介质层的介电常数大于二氧化硅的介电常数。

Description

电容器、隔离变压器及半导体器件
相关申请的交叉引用
本申请要求于2023年6月14日申请的，申请号为2023107059382、名称为“电容器结构、隔离变压器及半导体器件”的中国专利申请的优先权，在此将其全文引入作为参考。
技术领域
本发明涉及半导体制造领域，特别是涉及一种电容器，还涉及一种隔离变压器，以及一种半导体器件。
背景技术
在传统的半导体集成工艺中，隔离变压器在其上下线圈之间通常采用二氧化硅来作为隔离介质。通过增加二氧化硅的厚度，可以提升上下线圈的耐压。然而，在对上线圈进行金属刻蚀时，在被刻蚀的材质表面会造成较多的缺陷(defect)，由此导致上线圈位置处的高电场的区域容易优先发生介质击穿，从而影响整个变压器的耐压能力。
发明内容
根据一些实施例，提供一种具有较高的耐压能力的隔离变压器。
一种隔离变压器，包括：下线圈第一介质层，覆盖所述下线圈，所述第一介质层的介电常数大于二氧化硅的介电常数；主介质层，位于所述第一介质层上；第二介质层，位于所述主介质层上，所述第二介质层的介电常数大于二氧化硅的介电常数；上线圈，位于第二介质层上；第三介质层，覆盖所述上线圈，所述第三介质层的介电常数大于二氧化硅的介电常数。
上述隔离变压器，采用高介电常数的介质(第二介质层和第三介质层)包覆上线圈，优化器件的电场(使电场强度降低)，从而达到提升器件耐压能 力的目的。另外，第一介质层覆盖下线圈，同样能够降低下线圈处的电场强度，从而提升器件耐压。
在其中一个实施例中，所述隔离变压器还包括第四介质层，所述下线圈位于所述第四介质层上，所述第四介质层的介电常数大于二氧化硅的介电常数。
在其中一个实施例中，所述隔离变压器还包括缓冲层，所述缓冲层的材质包括硅氧化物；所述缓冲层包括：位于所述上线圈和所述第三介质层之间的第一缓冲层，和/或位于所述下线圈和所述第一介质层之间的第二缓冲层。
在其中一个实施例中，所述第二介质层的厚度大于300纳米。
在其中一个实施例中，所述第四介质层的厚度大于300纳米。
在其中一个实施例中，所述第一介质层的厚度大于200纳米。
在其中一个实施例中，所述第三介质层的厚度大于200纳米。
在其中一个实施例中，所述第一介质层的材质包括硅的氮化物或硅的氮氧化物。
在其中一个实施例中，所述第一介质层的材质包括氮化硅或氮氧化硅。
在其中一个实施例中，所述第二介质层的材质包括硅的氮化物或硅的氮氧化物。
在其中一个实施例中，所述第二介质层的材质包括氮化硅或氮氧化硅。
在其中一个实施例中，所述第三介质层的材质包括硅的氮化物或硅的氮氧化物。
在其中一个实施例中，所述第三介质层的材质包括氮化硅或氮氧化硅。
在其中一个实施例中，所述第四介质层的材质包括硅的氮化物或硅的氮氧化物。
在其中一个实施例中，所述第四介质层的材质包括氮化硅或氮氧化硅。
在其中一个实施例中，所述主介质层包括硅氧化物层。
在其中一个实施例中，所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层的厚度均小于所述主介质层的厚度。
在其中一个实施例中，所述上线圈和所述下线圈均为方螺旋形。
在其中一个实施例中，所述隔离变压器还包括钝化层，所述钝化层覆盖至少部分所述上线圈。
在其中一个实施例中，所述上线圈和下线圈为金属线圈或合金线圈。
在其中一个实施例中，所述上线圈和下线圈的材料均包括铜和铝。
根据一些实施例，提供一种半导体器件。
一种半导体器件，包括前述任一实施例所述的隔离变压器。
根据一些实施例，提供一种电容器。
一种电容器，包括：下极板；第一介质层，覆盖所述下极板，所述第一介质层的介电常数大于二氧化硅的介电常数；主介质层，位于所述第一介质层上；第二介质层，位于所述主介质层上，所述第二介质层的介电常数大于二氧化硅的介电常数；上极板，位于第二介质层上；第三介质层，覆盖所述上极板，所述第三介质层的介电常数大于二氧化硅的介电常数。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是本申请一实施例中半导体器件的剖面示意图；
图2A是本申请一实施例中上线圈的示意图；
图2B是本申请一实施例中下线圈的示意图；
图3是本申请另一实施例中半导体器件的剖面示意图；
图4是本申请又一实施例中半导体器件的剖面示意图；
图5是本申请一实施例中电容器的剖面示意图；
图6是本申请另一实施例中电容器的剖面示意图；
图7是本申请又一实施例中电容器的剖面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。本说明书中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下” 元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。可以理解，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1是本申请一实施例中半导体器件的剖面示意图。隔离变压器100(即图1中虚线框内的区域)集成在半导体器件中，包括下线圈104、主介质层105、第一介质层122、第二介质层124、第三介质层126、第四介质层128及上线圈101。下线圈104位于第四介质层128上，第一介质层122覆盖下线圈104，主介质层105位于第一介质层122上，第二介质层124位于主介质层105上，上线圈101位于第二介质层124上，第三介质层126覆盖上线圈101。第一介质层122、第二介质层124、第三介质层126及第四介质层128均采用介电常数较高的材质，例如采用介电常数大于二氧化硅的材质。由于二氧化硅的介电常数在常温下约为3.98，因此第一介质层122、第二介质层124、第三介质层126及第四介质层128的材质的介电常数均大于3.98。
上述隔离变压器100中，由于采用了高介电常数的第二介质层124和第三介质层126来包覆上线圈101，且采用了高介电常数的第四介质层128和第一介质层122包覆下线圈104，使电场强度降低，从而达到了提升器件耐压能力的目的，并且能够提升半导体器件的抗浪涌(surge)能力。
在本申请的一个实施例中，第一介质层122、第二介质层124、第三介质层126及第四介质层128的材质均包括硅的氮化物(例如可以是氮化硅)或 硅的氮氧化物(例如可以是氮氧化硅)。
在本申请的一个实施例中，主介质层105的材质包括硅氧化物，例如二氧化硅。在图1所示的实施例中，半导体器件还包括低压区域106，用于设置低压器件(图未示)。
在本申请的一个实施例中，第一介质层122和第三介质层126的厚度大于200纳米。该厚度尤其适用于第一介质层122和第三介质层126的材质为氮化硅或氮氧化硅的实施例。
在本申请的一个实施例中，第二介质层124和第四介质层128的厚度大于300纳米。该厚度尤其适用于第二介质层124和第四介质层128的材质为氮化硅或氮氧化硅的实施例。
在本申请的一个实施例中，第一介质层122、第二介质层124、第三介质层126及第四介质层128的厚度均小于主介质层105的厚度。
图2A和图2B分别是本申请一实施例中上线圈101和下线圈104的示意图。在图2A和图2B所示的实施例中，上线圈101和下线圈104形状相同。具体地，下线圈104的形状与上线圈101在下线圈104所在的表面上的正投影的形状相同，从而能够提高电感的互耦系数。在图2A和图2B所示的实施例中，上线圈101和下线圈104均为方螺旋形。在其他实施例中，上线圈101和下线圈104也可以是本领域其他常规的电感线圈形状，例如圆螺旋形。在本申请的一个实施例中，上线圈101和下线圈104为合金线圈，一般主要材料为Al，Cu的混合物。在本申请的一个实施例中，上线圈101和下线圈104的材质相同。
在本申请的一个实施例中，隔离变压器100还包括钝化层102，钝化层102覆盖至少部分上线圈101和第三介质层126，用于保护器件及电路的介质层。
在图1和图2A所示的实施例中，隔离变压器100还包括位于第二介质层124上的焊垫(Pad)部107。钝化层102具有将焊垫部107露出的开口，焊垫部107与上线圈101电性连接，用于将上线圈101连接至外围电路。
在图1所示的实施例中，半导体器件还包括衬底112。在本申请的一个实施例中，上线圈101和下线圈104分别是半导体器件的顶层金属(top metal)和中间金属(inter metal)。衬底112为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V族化合物半导体。在本申请的一个实施例中，衬底112的材料为单晶硅。衬底112上可以形成有器件，例如NMOS和/或PMOS等晶体管，图1中将这些结构省略。同样，衬底112中(和衬底112上)还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构等等。在图1所示的实施例中，在衬底112中还形成有浅沟槽隔离(STI)结构114。
在图1所示的实施例中，半导体器件还包括接触孔115及多层的金属互连线116。接触孔115中填充有导电材质，例如钨塞，其与相应的金属互连线116电性连接，以将衬底112中的有源区等器件结构引出。
在本申请的一个实施例中，在衬底112和第四介质层128之间还设有层间介质(ILD)层(图未示)。所述层间介质可为氧化硅层，例如利用热化学气相淀积(thermal CVD)制造工艺或高密度等离子体化学气相淀积(HDPCVD)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，具体可以是未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
参照图3，在本申请的另一个实施例中，经发明人测试，即使去除图1所示实施例中的第四介质层128后，隔离变压器100仍具有较高的耐压。即第一介质层122覆盖下线圈104，同样能够降低下线圈104处的电场强度，从而提升器件耐压。
参照图4，在本申请的一个实施例中，隔离变压器100还包括缓冲层， 缓冲层的材质包括硅氧化物，例如二氧化硅。缓冲层包括：位于上线圈101和第三介质层126之间的第一缓冲层132，和/或位于下线圈104和第一介质层122之间的第二缓冲层134。第一缓冲层132作为第三介质层126淀积时与上线圈101之间的缓冲层，可以减少淀积第三介质层126时产生的缺陷。同样的，第二缓冲层134作为第一介质层122淀积时与下线圈104之间的缓冲层，可以减少淀积第一介质层122时产生的缺陷。
本申请相应提供一种半导体器件，其包括变压器区和低压区域106，低压区域106中设置有低压器件，所述变压器区包括前述任一实施例所述的隔离变压器100。
基于一个总的发明构思，本申请还提供一种具有较高耐压能力的电容器。图5是根据本申请一实施例的半导体器件的剖面示意图。电容器200(即图5中虚线框出的区域)集成在半导体器件中，包括下极板204、主介质层205、第一介质层222、第二介质层224、第三介质层226、第四介质层228及上极板201。下极板204位于第四介质层228上，第一介质层222覆盖下极板204，主介质层205位于第一介质层222上，第二介质层224位于主介质层205上，上极板201位于第二介质层224上，第三介质层226覆盖上极板201。第一介质层222、第二介质层224、第三介质层226及第四介质层228均采用介电常数较高的材质，例如采用介电常数大于二氧化硅的材质。由于二氧化硅的介电常数在常温下约为3.98，因此第一介质层222、第二介质层224、第三介质层226及第四介质层228的材质的介电常数均大于3.98。
上述电容器200中，由于采用了高介电常数的第二介质层224和第三介质层226来包覆上极板201，且采用了高介电常数的第四介质层228和第一介质层222包覆下极板204，使电场强度降低，从而达到了提升器件耐压的目的，并且能够提升半导体器件的抗浪涌(surge)能力。
在本申请的一个实施例中，第一介质层222、第二介质层224、第三介质层226及第四介质层228的材质均包括硅的氮化物(例如可以是氮化硅)或硅的氮氧化物(例如可以是氮氧化硅)。
在本申请的一个实施例中，主介质层205包括硅氧化物层。主介质层205的材质包括硅氧化物，例如二氧化硅。在图5所示的实施例中，半导体器件还包括低压区域206，用于设置低压器件(图未示)。
在本申请的一个实施例中，第一介质层222和第三介质层226的厚度大于200纳米。该厚度尤其适用于第一介质层222和第三介质层226的材质为氮化硅或氮氧化硅的实施例。
在本申请的一个实施例中，第二介质层224和第四介质层228的厚度大于300纳米。该厚度尤其适用于第二介质层224和第四介质层228的材质为氮化硅或氮氧化硅的实施例。
在本申请的一个实施例中，第一介质层222、第二介质层224、第三介质层226及第四介质层228的厚度均小于主介质层205的厚度。
在本申请的一个实施例中，上极板201和下极板204的形状可以是倒角矩形、椭圆形、圆形或本领域其他常规的电容器极板形状。上极板201和下极板204的形状可以相同。在本申请的一个实施例中，上极板201和下极板204为合金极板，一般主要材料为Al，Cu的混合物。在本申请的一个实施例中，上极板201和下极板204的材质相同。
在本申请的一个实施例中，电容器200还包括钝化层202，钝化层202覆盖至少部分上极板201和第三介质层226，用于保护器件及电路的介质层。在图5所示的实施例中，钝化层202具有将上极板201部分露出的开口，上极板201可以通过露出的部位与外围电路相连接。
在图5所示的实施例中，半导体器件还包括衬底212。在本申请的一个实施例中，上极板201和下极板204分别是器件的顶层金属(top metal)和中间金属(inter metal)。衬底212为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V族化合物半导体。在本申请的 一个实施例中，衬底212的构成材料为单晶硅。衬底212上可以形成有器件，例如NMOS和/或PMOS等晶体管，图5中将这些结构省略。同样，衬底212中(和衬底212上)还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构等等。在图5所示的实施例中，在衬底212中还形成有浅沟槽隔离(STI)结构214。
在图5所示的实施例中，半导体器件还包括接触孔215及多层的金属互连线216。接触孔215中填充有导电材质，例如钨塞，其与相应的金属互连线216电性连接，以将衬底212中的有源区等器件结构引出。
在本申请的一个实施例中，在衬底112和第四介质层228之间还设有层间介质(ILD)层(图未示)。所述层间介质可为氧化硅层，例如利用热化学气相淀积(thermal CVD)制造工艺或高密度等离子体化学气相淀积(HDPCVD)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，具体可以是未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
参照图6，在本申请的另一个实施例中，经发明人测试，即使去除图5所示实施例中的第四介质层228后，电容器200仍具有较高的耐压。即第一介质层222覆盖下极板204，同样能够降低下极板204处的电场强度，从而提升器件耐压。
参见图7，在本申请的一个实施例中，电容器200还包括缓冲层，缓冲层的材质包括硅氧化物，例如二氧化硅。缓冲层包括：位于上极板201和第三介质层226之间的第一缓冲层232，和/或位于下极板204和第一介质层222之间的第二缓冲层234。第一缓冲层232作为第三介质层226淀积时与上极板201之间的缓冲层，可以减少第三介质层226淀积时产生的缺陷。同样的，第二缓冲层234作为第一介质层222淀积时与下极板204之间的缓冲层，可以减少第一介质层222淀积时产生的缺陷。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实 施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种隔离变压器，包括：
    下线圈；
    第一介质层，覆盖所述下线圈，所述第一介质层的介电常数大于二氧化硅的介电常数；
    主介质层，位于所述第一介质层上；
    第二介质层，位于所述主介质层上，所述第二介质层的介电常数大于二氧化硅的介电常数；
    上线圈，位于第二介质层上；及
    第三介质层，覆盖所述上线圈，所述第三介质层的介电常数大于二氧化硅的介电常数。
  2. 根据权利要求1所述的隔离变压器，其特征在于，还包括第四介质层，所述下线圈位于所述第四介质层上，所述第四介质层的介电常数大于二氧化硅的介电常数。
  3. 根据权利要求1所述的隔离变压器，其特征在于，还包括位于所述上线圈和所述第三介质层之间的第一缓冲层，和/或位于所述下线圈和所述第一介质层之间的第二缓冲层。
  4. 根据权利要求3所述的隔离变压器，其特征在于，所述缓冲层的材质包括硅氧化物。
  5. 根据权利要求1所述的隔离变压器，其特征在于，所述第二介质层的厚度大于300纳米。
  6. 根据权利要求1所述的隔离变压器，其特征在于，所述第一介质层和第三介质层的厚度大于200纳米。
  7. 根据权利要求1所述的隔离变压器，其特征在于，所述第一介质层、第二介质层及第三介质层的材质均包括硅的氮化物或硅的氮氧化物。
  8. 根据权利要求7所述的隔离变压器，其特征在于，所述第一介质层、第二介质层及第三介质层的材质均包括氮化硅或氮氧化硅。
  9. 根据权利要求1所述的隔离变压器，其特征在于，所述主介质层的材质包括硅氧化物。
  10. 根据权利要求1所述的隔离变压器，其特征在于，所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层的厚度均小于所述主介质层的厚度。
  11. 根据权利要求1所述的隔离变压器，其特征在于，所述上线圈和所述下线圈均为方螺旋形。
  12. 根据权利要求1所述的隔离变压器，其特征在于，还包括钝化层，所述钝化层覆盖至少部分所述上线圈。
  13. 一种半导体器件，包括如权利要求1-12中任一项所述的隔离变压器。
  14. 一种电容器，包括：
    下极板；
    第一介质层，覆盖所述下极板，所述第一介质层的介电常数大于二氧化硅的介电常数；
    主介质层，位于所述第一介质层上；
    第二介质层，位于所述主介质层上，所述第二介质层的介电常数大于二氧化硅的介电常数；
    上极板，位于第二介质层上；及
    第三介质层，覆盖所述上极板，所述第三介质层的介电常数大于二氧化硅的介电常数。
  15. 一种半导体器件，包括如权利要求14所述的电容器。
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