WO2024252866A1 - 光検出装置 - Google Patents

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WO2024252866A1
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capacitance element
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comparator
optical detection
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顕鑑 吉田
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Sony Semiconductor Solutions Corp
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    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • This disclosure relates to a light detection device.
  • a memory unit that holds the electric charge generated by photoelectric conversion is provided for each pixel.
  • An imaging device has been proposed that has a transistor for switching the photoelectric conversion efficiency (hereinafter, conversion efficiency switching transistor) and a memory unit separate from this memory unit.
  • the conversion efficiency switching transistor described above can be turned on to store charge in the memory section, increasing the amount of charge stored through photoelectric conversion and preventing the so-called whiteout phenomenon.
  • the signal level of the pixel signal output from each pixel does not allow one to determine whether the conversion efficiency switching transistor is turned on or not.
  • the signal level of the pixel signal when the conversion efficiency switching transistor is turned on and the signal level of the pixel signal when the conversion efficiency switching transistor is turned off may be the same, which may result in incorrect brightness adjustment of image data generated by analog-to-digital conversion of the pixel signal.
  • This disclosure provides a photodetector that can correctly determine whether a conversion efficiency switching transistor has been turned on or off.
  • a photoelectric conversion element that accumulates electric charges according to the amount of incident light, a first capacitance element that holds the charge accumulated in the photoelectric conversion element at the same timing as other photoelectric conversion elements; a first transistor that switches whether or not to transfer the charge held in the first capacitance element to the floating diffusion region; a second capacitance element that stores a portion of the charge held in the first capacitance element, separate from the floating diffusion region; a second transistor that switches whether or not to transfer a portion of the charge held in the first capacitance element to the second capacitance element; a comparator that compares a voltage corresponding to the charge held in the first capacitance element with a predetermined threshold voltage; and an output circuit that outputs a signal indicating a comparison result of the comparator.
  • a light detection device is provided.
  • the output circuit may output a binary signal indicating the comparison result of the corresponding comparator.
  • the output circuit may output the binary signal indicating whether or not a voltage corresponding to the charge held in the first capacitance element is equal to or lower than the threshold voltage.
  • the second transistor may be turned on or off based on the comparison result of the comparator.
  • the second transistor may be turned on when a voltage corresponding to the charge held in the first capacitance element is equal to or lower than the threshold voltage, and transfer a portion of the charge held in the first capacitance element to the second capacitance element.
  • the comparator may turn on the second transistor when a voltage corresponding to the charge held in the first capacitance element is equal to or lower than the threshold voltage, or when a reset signal instructing the discharge of the charge in the floating diffusion region is input.
  • the comparator is a third transistor having a gate to which a voltage corresponding to the charge held in the second capacitance element is input; a fourth transistor having a gate to which the reset signal is input; the sources of the third transistor and the fourth transistor are connected to each other, and the drains of the third transistor and the fourth transistor are connected to each other; The sources or drains of the third transistor and the fourth transistor may be connected to the gate of the second transistor.
  • a fifth transistor and a sixth transistor cascode-connected between a source or a drain of the third transistor and a reference voltage node, and an inverted signal of the reset signal is input to a gate of the fifth transistor;
  • the threshold voltage may be input to a gate of the sixth transistor.
  • the comparator may transfer the charge accumulated in the photoelectric conversion element to the first capacitive element, and then compare a voltage corresponding to the charge held in the first capacitive element with the threshold voltage before turning on the second transistor and the fifth transistor to drain the charge in the floating diffusion region and the second capacitive element.
  • the device may also include an eighth transistor and a ninth transistor that switch whether or not the charge stored in the photoelectric conversion element is transferred to the first capacitance element.
  • An eighth transistor may be provided that switches whether or not the charge stored in the photoelectric conversion element is transferred to the first capacitance element.
  • pixels each including the photoelectric conversion element, the first capacitance element, and the first transistor; Two or more of the pixels may share one each of the floating diffusion region, the second capacitance element, the second transistor, the comparator, and the output circuit.
  • a comparison selection circuit may be provided that switches whether or not a voltage corresponding to the charge held in the first capacitance element is input to the comparator.
  • the semiconductor device may further include a second substrate laminated on the first substrate, on which a plurality of the comparators and a plurality of the output circuits are disposed.
  • a plurality of ninth transistors that generate voltages according to the accumulated charges in the plurality of floating diffusion regions; a plurality of tenth transistors that output pixel signals corresponding to source voltages of the plurality of ninth transistors in synchronization with a selection signal;
  • the plurality of ninth transistors and the plurality of tenth transistors may be disposed on the second substrate.
  • All transistors disposed on the first substrate may be of the first conductivity type.
  • the comparator includes a transistor of a first conductivity type and a transistor of a second conductivity type; the first conductivity type transistor in the comparator is disposed on the first substrate; The second conductivity type transistor in the comparator may be disposed on the second substrate.
  • the second substrate may have a mixture of first and second conductivity type transistors.
  • the first conductivity type transistor may be an NMOS transistor.
  • the photoelectric conversion element and the first capacitance element are stacked,
  • the photoelectric conversion element and the first capacitance element may be stacked such that the photoelectric conversion element and the first capacitance element at least partially overlap each other in a plan view.
  • FIG. 1 is a block diagram showing a schematic configuration of an electronic device including a light detection device according to the present disclosure.
  • FIG. 1 is a block diagram showing a schematic configuration of a photodetector according to the present disclosure.
  • FIG. 1 is a perspective view of a light detection device according to the present disclosure. 1 is a cross-sectional view of one pixel of a photodetection device according to the present disclosure.
  • FIG. 2 is a circuit diagram of a pixel and a pixel circuit in a photodetection device according to an embodiment.
  • FIG. 6 is a circuit diagram of a pixel and a pixel circuit according to a modified example of FIG. 5 . 7 is a diagram showing a photoelectric conversion operation of the pixel in FIG. 6;
  • FIG. 1 is a block diagram showing a schematic configuration of an electronic device including a light detection device according to the present disclosure.
  • FIG. 1 is a block diagram showing a schematic configuration of a photodetector according to the
  • FIG. 7B is a timing diagram corresponding to FIG. 7A.
  • FIG. 7B is a diagram showing a photoelectric conversion operation subsequent to FIG. 7A.
  • FIG. 8B is a timing diagram corresponding to FIG. 8A.
  • FIG. 8B is a diagram showing a photoelectric conversion operation subsequent to FIG. 8A.
  • FIG. 9B is a timing diagram corresponding to FIG. 9A.
  • FIG. 9B is a diagram showing a photoelectric conversion operation subsequent to FIG. 9A.
  • FIG. 10B is a timing diagram corresponding to FIG. 10A.
  • FIG. 4 is a more detailed timing diagram from the start of exposure to the output of a pixel signal.
  • FIG. 4 is a diagram showing the potential of each part in a pixel.
  • FIG. 13 is a circuit diagram showing a case where one pixel circuit is shared by 2 ⁇ 2 pixels.
  • 7 is a circuit diagram showing an example of a pixel having a circuit configuration different from that shown in FIG. 5 and FIG. 6 .
  • FIG. 6 is a circuit diagram of a pixel and a pixel circuit according to a modified example of FIG. 5 .
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • FIG. 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • the light detection device will be described with reference to the drawings.
  • the following description will focus on the main components of the light detection device, but the light detection device may have components and functions that are not shown or described.
  • the following description does not exclude components and functions that are not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of an electronic device 2 equipped with a light detection device 1 according to the present disclosure.
  • the electronic device 2 according to the present disclosure is characterized by performing predetermined signal processing on image data generated by the light detection device 1.
  • the electronic device 2 according to the present disclosure includes a photographing lens 3, a light detection device 1, a processing unit 4, a control unit 5, and a recording unit 6.
  • the photographing lens 3 collects the incident light and guides it to the photodetector 1.
  • the photodetector 1 is, for example, a CMOS (Complementary Metal-Oxide-Semiconductor) image sensor, which performs photoelectric conversion on the incident light to capture image data.
  • the image data output from the photodetector 1 is input to the processor 4 via a transmission line 7.
  • the processor 4 performs predetermined image processing on the image data output from the photodetector 1.
  • the recording unit 6 records the image data from the light detection device 1.
  • the recording unit 6 may be disposed in a server or the like connected via a network.
  • the control unit 5 controls the imaging timing of the light detection device 1 via the control line 8. For example, the control unit 5 controls the start and end of imaging by the light detection device 1 in response to the operation of a shutter operating member (not shown).
  • FIG. 2 is a block diagram showing a schematic configuration of the photodetection device 1 according to the present disclosure.
  • the photodetection device 1 according to the present disclosure includes a pixel array section 11, a vertical drive circuit 12, a column signal processing circuit 13, a horizontal drive circuit 14, an output circuit 15, and a control circuit 16.
  • the pixel array section 11 has a plurality of pixels 10 arranged in a first direction X and a second direction Y.
  • the detailed configuration of the pixels 10 will be described later.
  • the first direction X may be called the row direction or horizontal direction
  • the second direction Y may be called the column direction or vertical direction
  • the first direction X and the second direction Y may be any specific direction as long as they intersect with each other.
  • the pixel array section 11 has a plurality of row selection lines 17 arranged for each pixel group (pixel row) including two or more pixels 10 arranged in a first direction X, and a plurality of vertical signal lines VSL arranged for each pixel group (pixel column) including two or more pixels 10 arranged in a second direction Y.
  • the plurality of row selection lines 17 extend in the first direction X and are arranged in the second direction Y.
  • the plurality of vertical signal lines VSL extend in the second direction Y and are arranged in the first direction X.
  • the plurality of pixels 10 output pixel signals corresponding to the charges generated by photoelectric conversion to the corresponding vertical signal lines VSL.
  • a number of row selection lines 17 are connected to the vertical drive circuit 12.
  • the vertical drive circuit 12 sequentially drives the row selection lines 17 using, for example, a shift register.
  • pixel signals from a number of pixels 10 are output in parallel to a number of vertical signal lines VSL for each pixel row in the pixel array section 11.
  • a number of vertical signal lines VSL are connected to the column signal processing circuit 13.
  • the column signal processing circuit 13 has a number of AD converters 18 that perform analog-to-digital conversion (hereinafter, AD conversion) of a number of pixel signals transmitted through the multiple vertical signal lines VSL.
  • AD conversion analog-to-digital conversion
  • the column signal processing circuit 13 may perform CDS (Correlated Double Sampling) processing, which detects the difference between the signal level of the reset level of each pixel 10 and the pixel signal level corresponding to the charge generated by photoelectric conversion.
  • CDS Correlated Double Sampling
  • the horizontal drive circuit 14 sequentially selects the multiple AD converters 18 in the column signal processing circuit 13 by sequentially outputting horizontal scanning pulses with different phases. As a result, the digital pixel signals converted by the multiple AD converters 18 are output sequentially and input to the output circuit 15.
  • the output circuit 15 performs various digital signal processing on the digital pixel signals and outputs the result.
  • the specific content of the digital signal processing performed by the output circuit 15 is arbitrary, and may be, for example, black level adjustment or column variation correction, and may also perform the CDS processing described above.
  • the control circuit 16 controls the operation timing of the vertical drive circuit 12, the column signal processing circuit 13, and the horizontal drive circuit 14.
  • the control circuit 16 also supplies a reference signal used for AD conversion to the column signal processing circuit 13. Note that a circuit that generates the reference signal may be provided separately from the control circuit 16.
  • the photodetector 1 according to the present disclosure can be formed on a single semiconductor substrate. Alternatively, the photodetector 1 according to the present disclosure can be formed on multiple semiconductor substrates.
  • FIG. 3 is a perspective view of the photodetector 1 according to the present disclosure.
  • the photodetector 1 in FIG. 3 has a first substrate 21 and a second substrate 22 that are stacked on top of each other.
  • the first substrate 21 and the second substrate 22 are, for example, semiconductor substrates, and are joined by CCC (Copper-Copper Connection), vias, bumps, or the like to transmit signals.
  • CCC Copper-Copper Connection
  • the first substrate 21 is disposed in the direction of light incidence.
  • at least a portion of the pixel array section 11 in FIG. 2 e.g., a plurality of pixels 10) is disposed on the first substrate 21.
  • at least a portion of components other than the pixel array section 11 in FIG. 2 e.g., pixel circuits 20 such as pixel transistors and logic circuit 23
  • pixel circuits 20 such as pixel transistors and logic circuit 23
  • the photoelectric conversion element and transfer transistor may be arranged on the first substrate 21, and pixel transistors other than the transfer transistor may be arranged on the second substrate 22 together with the logic circuit 23.
  • the circuit elements and the like arranged on the first substrate 21 and the second substrate 22 are arbitrary, and various modifications are possible.
  • the light detection device 1 according to the present disclosure may have a stacked structure in which three or more semiconductor substrates are stacked.
  • FIG. 4 is a cross-sectional view of one pixel of the photodetector 1 according to the present disclosure.
  • the photodetector 1 according to the present disclosure is a back-emitting type, with the upper side of FIG. 4 being the back side and the lower side being the front side.
  • the photodetector 1 in FIG. 4 shows the cross-sectional structure of the first substrate 21.
  • the second substrate 22 is disposed on the lower side (back side) of FIG. 4.
  • the first substrate 21 is, for example, a silicon substrate.
  • the photoelectric conversion element is, for example, a photodiode 31.
  • the photodiode 31 is formed using a silicon layer 32.
  • the amount of impurity ions implanted into the silicon layer 32 varies depending on the depth direction of the silicon layer 32. For example, the back surface side of the silicon layer 32 has a higher amount of p-type impurities, and the front surface side has a higher amount of n-type impurities.
  • a color filter 33 is disposed on the back surface of the silicon layer 32, and an on-chip lens 34 is disposed on top of the color filter 33.
  • a charge discharge section 35 and a memory section for the global shutter (hereinafter referred to as the MEM or first capacitive element) 36 are disposed in the depth direction on the front surface side of the silicon layer 32.
  • the charge drain section 35 drains the accumulated charge in the photodiode 31 and temporarily holds it. By making it possible to transfer the charge held in the charge drain section 35 to the floating diffusion region (FD), it becomes possible to hold more of the charge generated by photoelectric conversion in the pixel 10, thereby improving sensitivity.
  • the charge drain section 35 can have a structure of, for example, a MIM (Metal-Insulator-Metal) capacitor.
  • the MEM 36 is disposed on the front surface side of the photodiode 31.
  • the MEM 36 is, for example, an n-type semiconductor region.
  • a number of transfer transistors TRZ, TRX, TRG, etc. are arranged on the front surface side of the silicon layer 32.
  • a vertical electrode VG extends from some of the transfer transistors in the depth direction of the silicon layer 32.
  • a pixel isolation region 37 extending in the depth direction is disposed along the boundary region of the pixel 10.
  • a light shielding member 38 is provided in the pixel isolation region 37.
  • the light shielding member 38 has a vertical light shielding portion 38V disposed along the pixel isolation region 37, and two horizontal light shielding portions 38H extending horizontally from the pixel isolation region 37.
  • the two horizontal light shielding portions 38H are disposed at different depth positions in the silicon layer 32.
  • the two horizontal light shielding portions 38H are disposed at a distance in the depth direction, and the charge generated by photoelectric conversion is transferred to the front surface side through between the two horizontal light shielding portions 38H.
  • the horizontal light shielding portion 38H and the vertical light shielding portion 38V are formed of the same material, and therefore will be collectively referred to as the light shielding member 38 below.
  • the light shielding member 38 is a material that absorbs or reflects light.
  • Specific materials for the light shielding member 38 include, for example, Al (aluminum), Cu (copper), Co (cobalt), W (tungsten), Ti (titanium), Ta (tantalum), Ni (nickel), Mo (molybdenum), Cr (chromium), Ir (iridium), platinum iridium, TiN (titanium nitride), or tungsten silicon compounds.
  • the surface of the light shielding member 38 is covered with, for example, a fixed charge film 39. A pinning region of a hole accumulation layer is formed on the surface of the light shielding member 38 by the electric field induced by the fixed charge film 39.
  • the fixed charge film 39 is formed, for example, by an insulating film having a negative fixed charge.
  • examples of materials for the insulating film having a negative fixed charge include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • the cross-sectional structure of the first substrate 21 is not necessarily limited to that shown in FIG. 4, and various modifications are possible.
  • FIG. 5 is a circuit diagram of a pixel 10 and a pixel circuit 20 in a photodetector 1 according to one embodiment.
  • FIG. 5 shows the pixel 10 and pixel circuit 20 for one pixel.
  • the pixel 10 and pixel circuit 20 include a photodiode 31, a plurality of transfer transistors 41 to 44, a MEM 36, a floating diffusion region FD (floating diffusion), an amplifying transistor (n-transistor) 45, a selection transistor (tenth transistor) 46, a reset transistor (seventh transistor) 47, a discharge transistor 48, a conversion efficiency switching transistor 49, a conversion efficiency switching memory (hereinafter, FDL memory or second capacitive element) 50, a comparator 51, and an output circuit 52.
  • FDL memory or second capacitive element a conversion efficiency switching memory
  • the photodiode 31, the multiple transfer transistors 41 to 44, and the discharge transistor 48 in FIG. 5 are referred to as a pixel 10, and the other circuit parts in FIG. 5 are referred to as a pixel circuit 20.
  • the multiple transfer transistors 41 to 44 may be collectively referred to as the first transistor, and the conversion efficiency switching transistor 49 may be referred to as the second transistor.
  • the multiple transfer transistors 41 to 44 are referred to as a TRZ transistor 41, a TRY transistor (eighth transistor) 42, a TRX transistor (ninth transistor) 43, and a TRG transistor 44.
  • the types of the multiple transfer transistors 41 to 44 are not necessarily limited to those shown in FIG. 5.
  • the amplification transistor 45 is referred to as the AMP transistor 45, the selection transistor 46 as the SEL transistor 46, the reset transistor 47 as the RST transistor 47, the discharge transistor 48 as the OFG transistor 48, and the conversion efficiency switching transistor 49 as the FDG transistor 49.
  • the TRZ transistor 41, the TRY transistor 42, the TRX transistor 43, and the TRG transistor 44 are connected in this order between the cathode of the photodiode 31 and the floating diffusion region FD.
  • the buffer section 53 is disposed around the vertical electrode in FIG. 4 and is composed of, for example, an N-type semiconductor region.
  • the OFG transistor 48 is connected to the buffer section 53, and when the OFG transistor 48 is turned on, the charge in the buffer section 53 can be discharged to the power supply voltage VDD node.
  • the source of the OFG transistor 48 is connected to the connection node between the TRZ transistor 41 and the TRY transistor 42, but a modified example in which the source of the OFG transistor 48 is connected to the cathode of the photodiode 31 is also possible.
  • the TRG transistor 44 When the TRG transistor 44 is turned on, the charge held in the MEM 36 is transferred to the floating diffusion region FD. Also, when the FDG transistor 49 is turned on, a portion of the charge held in the MEM 36 is stored in the FDL memory 50 via the FDG transistor 49.
  • the comparator 51 has two PMOS transistors (third and fourth transistors) 61, 62 and two NMOS transistors (fifth and sixth transistors) 63, 64.
  • the sources of the two PMOS transistors 61, 62 are connected to each other, and the drains are connected to each other.
  • the sources of the PMOS transistors 61, 62 are connected to the power supply voltage VDD node, and the drains of the PMOS transistors 61, 62 are connected to the drain of the NMOS transistor 63.
  • the source of the NMOS transistor 63 is connected to the drain of the NMOS transistor 64.
  • the source of the NMOS transistor 64 is connected to the ground node.
  • the voltage level of the MEM36 is applied to the gate of the PMOS transistor 61.
  • the reset signal XRST is input to the gate of the PMOS transistor 62.
  • the reset signal XRST is input to the gate of the NMOS transistor 63.
  • a predetermined threshold voltage Vth is applied
  • connection node between the drains of the PMOS transistors 61 and 62 and the drain of the NMOS transistor 63 is connected to the gate of the FDG transistor 49 and is also connected to the output circuit 52.
  • This connection node is the output node that outputs the comparison result of the comparator 51.
  • Comparator 51 compares the voltage level of MEM36 with a threshold voltage Vth, and when the voltage level of MEM36 is equal to or lower than the threshold voltage Vth, sets the above-mentioned connection node (output node) to a high voltage (e.g., power supply voltage VDD).
  • a high voltage e.g., power supply voltage VDD
  • the FDG transistor 49 turns on and some of the charge held in the MEM 36 is held in the FDL memory 50 via the FDG transistor 49.
  • the connection node goes high when the charge held in the MEM 36 exceeds a predetermined charge amount, or when the reset signal XRST is low (reset state). In these cases, the FDG transistor 49 turns on, increasing the amount of charge that can be held in the pixel 10.
  • the output circuit 52 outputs a Flag signal according to the voltage level of the output node of the comparator 51.
  • the voltage level of the MEM 36 is below the threshold voltage, and the FDG transistor 49 is turned on.
  • the Flag signal output from the output circuit 52 is at a low voltage, the voltage level of the MEM 36 is higher than the threshold voltage, and the FDG transistor 49 is turned off.
  • the Flag signal output from the output circuit 52 makes it possible to know whether the FDG transistor 49 is on or off.
  • the Flag signal is a binary signal. More specifically, the Flag signal is a binary signal that indicates whether the voltage corresponding to the charge held in the MEM 36 is equal to or lower than the threshold voltage.
  • the photodetector 1 can have a laminated structure of a first substrate 21 and a second substrate 22.
  • the first substrate 21 is provided with a photodiode 31, a plurality of transfer transistors 41-44, a MEM 36, a floating diffusion region FD, a RST transistor 47, an OFG transistor 48, an FDG transistor 49, and an FDL memory 50.
  • the second substrate 22 is provided with an AMP transistor 45, a SEL transistor 46, a comparator 51, and an output circuit 52.
  • the first substrate 21 and the second substrate 22 are joined by, for example, CCC.
  • the second substrate 22 is also provided with a logic circuit 23.
  • each pixel 10 has a floating diffusion region FD, etc., but a configuration in which the floating diffusion region FD, etc. is shared among multiple pixels 10 is also conceivable.
  • FIG. 6 is a circuit diagram of a pixel 10 and a pixel circuit 20 according to a modified example of FIG. 5.
  • FIG. 6 shows an example in which two pixels 10 share a pixel circuit 20 consisting of a floating diffusion region FD, an AMP transistor 45, a SEL transistor 46, an FDG transistor 49, an FDL memory 50, a comparator 51, and an output circuit 52.
  • each pixel 10 has a photodiode 31, a TRZ transistor 41, a TRY transistor 42, a TRX transistor 43, a TRG transistor 44, a MEM 36, an OFG transistor 48, and a comparison target selection transistor (comparison target selection circuit) 40.
  • the TRX transistor 43 is written as a TRX0 transistor or a TRX1 transistor
  • the TRG transistor 44 is written as a TRG0 transistor or a TRG1 transistor
  • the MEM 36 is written as a MEM 0 or a MEM 1.
  • the comparison target selection transistor 40 selects the MEM 36 of the pixel 10 to be compared by the comparator 51 among the multiple pixels 10 sharing the pixel circuit 20.
  • the comparison target selection transistor 40 is provided for each pixel 10.
  • the comparison target selection transistor 40 corresponding to any one pixel 10 is turned on, and the comparison target selection transistors 40 corresponding to the other pixels 10 are turned off.
  • the comparison target selection transistor 40 is turned on, the voltage level of the corresponding MEM 36 is input to the comparator 51.
  • the comparator 51 compares the voltage level of the MEM 36 input via the comparison target selection transistor 40 with a predetermined threshold voltage Vth, and switches whether or not to turn on the FDG transistor 49 depending on the comparison result, and determines the signal logic of the Flag signal.
  • the TRX0 or TRX1 signal is input to the gate of the comparison target selection transistor 40.
  • the TRG transistors 44 of the two pixels 10 are connected to a common floating diffusion region FD and a common FDG transistor 49.
  • FIG. 6 an example is shown in which two pixels 10 share one pixel circuit 20, but a modified example in which three or more pixels 10 share one pixel circuit 20 is also possible.
  • FIGS. 7A, 7B, 8A, 8B, 9A, 9B, 10A, and 10B are diagrams showing the photoelectric conversion operation of the pixel 10 in FIG. 6.
  • the arrows indicate the charge transfer direction.
  • FIGS. 7B to 10B are timing diagrams, with the horizontal axis representing time and the vertical axis representing each pixel row of the pixel array section 11.
  • the diagonal lines in FIG. 7B etc. indicate that the readout timing differs for each pixel row. In this specification, the difference in readout timing for each pixel row is referred to as rolling readout.
  • the vertical lines in FIG. 7B etc. indicate that all pixel rows perform processing operations at the same timing.
  • a reset operation is performed to discharge the accumulated charge in the photodiode 31 to the power supply voltage VDD node.
  • this reset operation is sometimes referred to as a PD reset.
  • the PD reset starts exposure in all pixels 10 simultaneously.
  • the comparator 51 performs a comparison operation to compare the voltage level of the MEM 36 with the threshold voltage.
  • the voltage level of the MEM 36 becomes equal to or lower than the threshold voltage when the amount of incident light is large.
  • the output node of the comparator 51 becomes a high voltage (e.g., the power supply voltage).
  • the FDG transistor 49 turns on as shown by the arrow y4 in FIG. 8A, and the FDL memory 50 becomes usable.
  • the voltage level of the output node of the comparator 51 is output via the output circuit 52.
  • the output signal of the output circuit 52 indicates that the FDG transistor 49 has turned on.
  • the output node of the comparator 51 becomes a low voltage. As a result, the FDG transistor turns off, and the FDL memory 50 becomes unusable.
  • an FD reset is performed to discharge the charge in the floating diffusion region FD and the FDL memory 50 to the power supply voltage VDD node, and the reset level is read.
  • the TRG transistor 44 is turned on for each pixel 10 in turn, and the charge held in the MEM 36 is transferred to the floating diffusion region FD.
  • the AMP transistor 45 and the SEL transistor 46 form a source follower circuit, and a pixel signal of a voltage level according to the accumulated charge in the floating diffusion region FD is output to the vertical signal line VSL.
  • the vertical signal line VSL is connected to the source side of the SEL transistor 46, and a current source is also connected to it.
  • the FDG transistor 49 is turned on or off depending on the comparison result of the comparator 51. When the FDG transistor 49 is on, the charge held in the MEM 36 is transferred to the floating diffusion region FD and the FDL memory 50. This increases the total amount of charge that can be transferred, reduces the occurrence of whiteout, and expands the dynamic range.
  • FIG. 11 is a more detailed timing diagram from the start of exposure to the output of a pixel signal
  • FIG. 12 is a diagram showing the potential of each part in pixel 10.
  • FIG. 11 illustrates the timing of the power supply voltage, the OFG signal input to the gate of OFG transistor 48, the TRZ signal input to the gate of TRZ transistor 41, the TRY signal input to the gate of TRY transistor 42, the TRX signal input to the gate of TRX transistor 43, the TRG signal input to the gate of TRG transistor 44, the RST (FDG) signal input to the gates of the reset transistor and FDG transistor 49, and the SEL signal input to the gate of SEL transistor 46.
  • FIG. 11 shows the timing and potentials when MEM36 is reset (time t11), when the buffer unit 53 is reset (time t12), when the photodiode 31 is transferred to MEM36 (time t13), when the floating diffusion region FD is reset (time t14), and when the signal is transferred from MEM36 to the floating diffusion region FD (time t15).
  • TRG transistor 44, RST transistor 47, and FDG transistor 49 are all turned on. This causes the charge held in MEM36 to be discharged to the power supply voltage VDD node via TRG transistor 44, FDG transistor 49, and RST transistor 47. In this case, as shown in the potential diagram of FIG. 12, the potential of TRG transistor 44 and RST transistor 47 drops, so the charge held in MEM36 is discharged to the power supply voltage VDD node through TRG transistor 44 and RST transistor 47.
  • the TRY transistor 42, the TRX transistor 43, and the TRG transistor 44 are all turned on. As a result, the charge stored in the buffer unit 53 is transferred to the floating diffusion region FD via the TRX transistor 43 and the TRG transistor 44.
  • the gate voltage of the TRZ transistor 41 is switched in two stages.
  • the gate voltage is switched in two stages to prevent the charge from being transferred in the opposite direction.
  • the TRY transistor 42 and the TRX transistor 43 are both turned on.
  • the accumulated charge in the photodiode 31 is transferred to the MEM 36 via the TRY transistor 42 and the TRX transistor 43.
  • the potential barrier of the TRY transistor 42 and the TRX transistor 43 is lowered, so the accumulated charge in the photodiode 31 is transferred to the MEM 36.
  • both the RST transistor 47 and the FDG transistor 49 are turned on.
  • the charge stored in the floating diffusion region FD is discharged to the power supply voltage VDD node via the FDG transistor 49 and the RST transistor 47.
  • the charge held in the FDL memory 50 is also discharged to the power supply voltage VDD node via the RST transistor 47.
  • the potential diagram of FIG. 12 by turning on the RST transistor 47, the potential barrier of the FRG transistor and the RST transistor 47 is lowered, and the charge in the floating diffusion region FD is easily transferred to the power supply voltage VDD node.
  • the gate voltage of the TRX transistor 43 is switched in two stages.
  • the TRG transistor 44 is turned on.
  • the potential barrier of the TRG transistor 44 is lowered, so that the charge held in the MEM36 is more easily transferred to the floating diffusion region FD.
  • the OFG transistor 48 and TRZ transistor 41 are turned on. As a result, the charge stored in the photodiode 31 is discharged to the power supply voltage VDD node via the TRZ transistor 41 and OFG transistor 48. Then, when the OFG transistor 48 transitions from on to off, a new exposure of all pixels 10 begins. During the exposure period, the TRZ transistor 41, TRY transistor 42, TRX transistor 43, TRG transistor 44, RST transistor 47 (FRG transistor), and SEL transistor 46 are all turned off. Then, the operations from time t11 onwards described above are repeated.
  • FIG. 6 shows an example in which two pixels 10 share one pixel circuit 20, but the number of pixels 10 that share one pixel circuit 20 is arbitrary.
  • FIG. 13 is a circuit diagram in which one pixel circuit 20 is shared by 2 ⁇ 2 pixels 10.
  • Four transfer transistors 41-44 are connected to the floating diffusion region FD and FDG transistor 49 in one pixel circuit 20. The four transfer transistors 41-44 are turned on in sequence, and the charges held in the MEM 36 of each pixel 10 are transferred in sequence to the floating diffusion region FD. In some cases, the charges held in the MEM 36 of each pixel 10 are also transferred in sequence to the FDL memory 50 via the FDG transistor 49.
  • Figure 14 is a circuit diagram showing an example of a pixel 10 with a circuit configuration different from that of Figures 5 and 6.
  • the pixel 10 in Figure 14 has two transfer transistors (eighth transistors) 41a and 44, and the number of transfer transistors is two less than that of Figures 5 and 6. More specifically, the TRZ transistor 41, the TRY transistor 42, and the TRX transistor 43 in Figures 5 and 6 are integrated into one TR transistor 41a. Otherwise, the pixel 10 in Figure 14 has the same circuit configuration as the pixel 10 in Figures 5 and 6.
  • Figure 14 shows an example in which two pixels 10 share one pixel circuit 20, but the number of pixels 10 sharing one pixel circuit 20 is arbitrary.
  • the comparator 51 shows an example in which the comparator 51 is arranged on the second substrate 22.
  • the comparator 51 has PMOS transistors 61 and 62 and NMOS transistors 63 and 64.
  • Pixel transistors such as the AMP transistor 45 and the SEL transistor 46 are usually composed of NMOS transistors. If PMOS transistors and NMOS transistors are mixed on the same semiconductor substrate, well regions of different conductivity types must be provided, and the layout area becomes large.
  • the NMOS transistors 63 and 64 constituting the comparator 51 may be arranged on the first substrate 21 on which pixel transistors made of NMOS transistors are arranged, and while only NMOS transistors are arranged on the first substrate 21, the PMOS transistors 61 and 62 constituting the comparator 51 and the NMOS transistors constituting the logic circuit 23 may be mixed on the second substrate 22.
  • the logic circuit 23 originally has a large amount of free space, so even if PMOS transistors and NMOS transistors are mixed, there is no risk of the layout area becoming large.
  • FIG. 15 is a circuit diagram of a pixel 10 and a pixel circuit 20 according to a modified example of FIG. 5.
  • the location of the comparator 51 differs from that in FIG. 6.
  • the NMOS transistors 63 and 64 constituting the comparator 51 are disposed on the first substrate 21.
  • the PMOS transistors 61 and 62 constituting the comparator 51 are disposed on the logic circuit 23.
  • the first substrate 21 can be constructed using only NMOS transistors, which allows the area of the first substrate 21 to be reduced, and therefore the photodetector 1 to be reduced in size.
  • a comparator 51 is provided that compares the voltage level of MEM 36 with a predetermined threshold voltage, and when the voltage level of MEM 36 is equal to or lower than the threshold voltage, the FDG transistor 49 is turned on. This eliminates the need to separately generate a signal that controls the on/off of the FDG transistor 49, making it easier to control the switching of the photoelectric conversion efficiency.
  • the on/off state of the FDG transistor 49 can be determined from the output signal of the output circuit 52. This solves the problem of the conversion efficiency switching status being unclear from the pixel signal alone. As a result, when performing various signal processing on the pixel signal, appropriate signal processing can be performed after determining the conversion efficiency switching status of the pixel signal, improving image quality.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 17 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 17 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or avoidance steering via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the image captured by the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the image captured by the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031, among the configurations described above.
  • the light detection device 1 according to this embodiment can be applied to the imaging unit 12031.” etc.).
  • the technology disclosed herein (the present technology) can be applied to a variety of products.
  • the technology disclosed herein may be applied to an endoscopic surgery system.
  • FIG. 18 is a diagram showing an example of the general configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
  • an operator (doctor) 11131 is shown using an endoscopic surgery system 11000 to perform surgery on a patient 11132 on a patient bed 11133.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • the tip of the tube 11101 has an opening into which an objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is irradiated via the objective lens towards an object to be observed inside the body cavity of the patient 11132.
  • the endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from the object being observed is focused onto the image sensor by the optical system.
  • the image sensor converts the observation light into an electric signal corresponding to the observation light, i.e., an image signal corresponding to the observed image.
  • the image signal is sent to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the overall operation of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102, and performs various types of image processing on the image signal, such as development processing (demosaic processing), in order to display an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 under the control of the CCU 11201, displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode) and supplies illumination light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
  • the light source device 11203 may be configured to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the light irradiated during normal observation (i.e., white light), and a specific tissue such as blood vessels on the surface of the mucosa is photographed with high contrast, so-called narrow band imaging is performed.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • excitation light is irradiated to body tissue and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and excitation light corresponding to the fluorescence wavelength of the reagent is irradiated to the body tissue to obtain a fluorescent image.
  • the light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
  • FIG. 19 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 18.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 may include one imaging element (a so-called single-plate type) or multiple imaging elements (a so-called multi-plate type).
  • each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining these.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to a 3D (dimensional) display. By performing a 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site.
  • multiple lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the driving unit 11403 is composed of an actuator, and moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis under the control of the camera head control unit 11405. This allows the magnification and focus of the image captured by the imaging unit 11402 to be adjusted appropriately.
  • the communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives control signals for controlling the operation of the camera head 11102 from the CCU 11201, and supplies them to the camera head control unit 11405.
  • the control signals include information on the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
  • the above-mentioned frame rate, exposure value, magnification, focus, and other imaging conditions may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 is equipped with the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 also transmits to the camera head 11102 a control signal for controlling the operation of the camera head 11102.
  • the image signal and the control signal can be transmitted by electrical communication, optical communication, etc.
  • the image processing unit 11412 performs various image processing operations on the image signal, which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • the control unit 11413 also causes the display device 11202 to display the captured image showing the surgical site, etc., based on the image signal that has been image-processed by the image processing unit 11412. At this time, the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 can recognize surgical tools such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc., by detecting the shape and color of the edges of objects included in the captured image. When the control unit 11413 causes the display device 11202 to display the captured image, it may use the recognition result to superimpose various types of surgical support information on the image of the surgical site. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
  • various image recognition techniques such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electrical signal cable that supports electrical signal communication, an optical fiber that supports optical communication, or a composite cable of these.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • the technology of the present disclosure can be applied to, for example, the endoscope 11100, the camera head 11102 (the imaging unit 11402), the CCU 11201 (the image processing unit 11412), etc.
  • the light detection device 1 according to this embodiment can be applied to the imaging unit 10402.
  • This technology can be configured as follows:
  • a photoelectric conversion element that accumulates electric charges according to the amount of incident light; a first capacitance element that holds the charge accumulated in the photoelectric conversion element at the same timing as other photoelectric conversion elements; a first transistor that switches whether or not to transfer the charge held in the first capacitance element to the floating diffusion region; a second capacitance element that stores a portion of the charge held in the first capacitance element, separate from the floating diffusion region; a second transistor that switches whether or not to transfer a portion of the charge held in the first capacitance element to the second capacitance element; a comparator that compares a voltage corresponding to the charge held in the first capacitance element with a predetermined threshold voltage; and an output circuit that outputs a signal indicating a comparison result of the comparator.
  • Light detection device (2) the output circuit outputs a binary signal indicating a comparison result of the corresponding comparator; An optical detection device as described in (1). (3) the output circuit outputs the binary signal indicating whether a voltage according to the charge held in the first capacitance element is equal to or lower than the threshold voltage. An optical detection device according to (2). (4) The second transistor is turned on or off based on a comparison result of the comparator. The optical detection device according to any one of (1) to (3). (5) The second transistor is turned on when a voltage according to the charge held in the first capacitance element is equal to or lower than the threshold voltage, and transfers a part of the charge held in the first capacitance element to the second capacitance element. An optical detection device according to (4).
  • the comparator turns on the second transistor when a voltage corresponding to the charge held in the first capacitance element is equal to or lower than the threshold voltage, or when a reset signal instructing to drain the charge in the floating diffusion region is input.
  • An optical detection device according to (4) or (5).
  • the comparator is a third transistor having a gate to which a voltage corresponding to the charge held in the second capacitance element is input; a fourth transistor having a gate to which the reset signal is input; the sources of the third transistor and the fourth transistor are connected to each other, and the drains of the third transistor and the fourth transistor are connected to each other; The sources or drains of the third transistor and the fourth transistor are connected to the gate of the second transistor.
  • An optical detection device according to (6).
  • a fifth transistor and a sixth transistor are provided which are cascode-connected between a reference voltage node and a source or a drain of the third transistor and a reference voltage node, an inverted signal of the reset signal is input to a gate of the fifth transistor; The threshold voltage is input to the gate of the sixth transistor.
  • An optical detection device according to (7).
  • a seventh transistor is provided to drain charges from the floating diffusion region and the second capacitance element, the comparator compares a voltage corresponding to the charge held in the first capacitance element with the threshold voltage before turning on the second transistor and the fifth transistor to discharge the charge in the floating diffusion region and the second capacitance element after transferring the charge stored in the photoelectric conversion element to the first capacitance element; (8) An optical detection device according to (8).
  • the pixel circuit includes an eighth transistor and a ninth transistor that switch whether or not to transfer the charge stored in the photoelectric conversion element to the first capacitance element.
  • the optical detection device according to any one of (1) to (9).
  • An eighth transistor that switches whether or not to transfer the charge stored in the photoelectric conversion element to the first capacitance element.
  • a pixel array comprising a plurality of pixels each including the photoelectric conversion element, the first capacitance element, and the first transistor, two or more of the pixels share one each of the floating diffusion region, the second capacitance element, the second transistor, the comparator, and the output circuit;
  • the optical detection device according to any one of (1) to (11).
  • a comparison target selection circuit is provided for each of the two or more pixels, the comparison target selection circuit switching whether or not a voltage corresponding to the charge held in the first capacitance element is to be input to the comparator.
  • the optical detection device according to any one of (1) to (13).
  • a plurality of ninth transistors that generate voltages according to accumulated charges in the plurality of floating diffusion regions; a plurality of tenth transistors that output pixel signals corresponding to source voltages of the plurality of ninth transistors in synchronization with a selection signal; the plurality of ninth transistors and the plurality of tenth transistors are disposed on the second substrate; An optical detection device according to (14). (16) All transistors disposed on the first substrate are of the first conductivity type. The optical detection device according to (14) or (15).
  • the comparator includes a transistor of a first conductivity type and a transistor of a second conductivity type, the first conductivity type transistor in the comparator is disposed on the first substrate; the second conductivity type transistor in the comparator is disposed on the second substrate; An optical detection device according to (16).
  • a first conductivity type transistor and a second conductivity type transistor are arranged in a mixed manner on the second substrate.
  • the first conductive type transistor is an NMOS transistor.
  • the photoelectric conversion element and the first capacitance element are stacked, the photoelectric conversion element and the first capacitance element are stacked such that at least a portion of the photoelectric conversion element and the first capacitance element overlap each other in a plan view;
  • the optical detection device according to any one of (1) to (19).

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Abstract

［課題］変換効率切替トランジスタをオン又はオフしたことを正しく把握することができる光検出装置を提供する。 ［解決手段］光検出装置は、入射光の光量に応じた電荷を蓄積する光電変換素子と、光電変換素子に蓄積された電荷を他の光電変換素子と同一のタイミングで保持する第１容量素子と、前第１容量素子に保持された電荷を、浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、浮遊拡散領域とは別個に、第１容量素子に保持された電荷の一部を蓄積する第２容量素子と、第１容量素子に保持された電荷の一部を第２容量素子に転送するか否かを切り替える第２トランジスタと、第１容量素子の保持電荷に応じた電圧を所定の閾値電圧と比較する比較器と、比較器の比較結果を示す信号を出力する出力回路と、を備える。

Description

光検出装置
　本開示は、光検出装置に関する。
　全画素同一のタイミングで露光を開始して電荷読出を行うグローバルシャッタ方式の撮像装置が知られている（特許文献１参照）。グローバルシャッタ方式は、画素行毎に露光を行うローリングシャッタ方式と比べて、撮像画像に歪みが生じないという利点を有する。
　グローバルシャッタ方式は、光電変換により生成された電荷を保持する記憶部を画素ごとに設けている。この記憶部とは別個に、光電変換効率を切り替えるためのトランジスタ（以下、変換効率切替トランジスタ）と記憶部を設けた撮像装置が提案されている。
　例えば、強い光が入射された場合には、上述した変換効率切替トランジスタをオンして記憶部に電荷を記憶することで、光電変換による電荷蓄積量を増やすことができ、いわゆる白飛びを防止できる。
国際公開２０１６／１３６４８６号明細書
　しかしながら、各画素から出力される画素信号の信号レベルでは、変換効率切替トランジスタをオンしたか否かを把握できない。変換効率切替トランジスタをオンした場合の画素信号と変換効率切替トランジスタをオフした場合の画素信号の信号レベルが同じになることがあり、画素信号をアナログ－デジタル変換して生成される画像データの輝度調整を正しく行えないおそれがある。
　そこで、本開示では、変換効率切替トランジスタをオン又はオフしたことを正しく把握することができる光検出装置を提供するものである。
　上記の課題を解決するために、本開示によれば、入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷を他の光電変換素子と同一のタイミングで保持する第１容量素子と、
　前第１容量素子に保持された電荷を、浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
　前記浮遊拡散領域とは別個に、前記第１容量素子に保持された電荷の一部を蓄積する第２容量素子と、
　前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送するか否かを切り替える第２トランジスタと、
　前記第１容量素子の保持電荷に応じた電圧を所定の閾値電圧と比較する比較器と、
　前記比較器の比較結果を示す信号を出力する出力回路と、を備える、
　光検出装置が提供される。
　前記出力回路は、対応する前記比較器の比較結果を示す二値信号を出力してもよい。
　前記出力回路は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下か否かを示す前記二値信号を出力してもよい。
　前記第２トランジスタは、前記比較器の比較結果に基づいて、オン又はオフしてもよい。
　前記第２トランジスタは、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合にオンして、前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送させてもよい。
　前記比較器は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合、又は前記浮遊拡散領域の電荷の排出を指示するリセット信号が入力された場合に、前記第２トランジスタをオンさせてもよい。
　前記比較器は、
　前記第２容量素子の保持電荷に応じた電圧が入力されるゲートを有する第３トランジスタと、
　前記リセット信号が入力されるゲートを有する第４トランジスタと、を有し、
　前記第３トランジスタ及び前記第４トランジスタのソース同士は互いに接続され、かつドレイン同士は互いに接続され、
　前記第３トランジスタ及び前記第４トランジスタのソース又はドレインは、前記第２トランジスタのゲートに接続されてもよい。
　前記第３トランジスタ及び前記第４トランジスタのソース又はドレインと基準電圧ノードとの間にカスコード接続される第５トランジスタ及び第６トランジスタを備え、
　前記第５トランジスタのゲートには前記リセット信号の反転信号が入力され、
　前記第６トランジスタのゲートには前記閾値電圧が入力されてもよい。
　前記浮遊拡散領域及び前記第２容量素子の電荷を排出する第７トランジスタを備え、
　前記比較器は、前記光電変換素子に蓄積された電荷を前記第１容量素子に転送した後、前記第２トランジスタ及び前記第５トランジスタをオンさせて前記浮遊拡散領域及び前記第２容量素子の電荷を排出する前に、前記第１容量素子の保持電荷に応じた電圧を前記閾値電圧と比較してもよい。
　前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタ及び第９トランジスタを備えてもよい。
　前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタを備えてもよい。
　前記光電変換素子、前記第１容量素子、及び前記第１トランジスタをそれぞれ有する複数の画素を備え、
　２以上の前記画素ごとに、１つずつの前記浮遊拡散領域、前記第２容量素子、前記第２トランジスタ、前記比較器、及び前記出力回路を共有してもよい。
　前記２以上の画素のそれぞれごとに、前記第１容量素子の保持電荷に応じた電圧を前記比較器に入力するか否かを切り替える比較対象選択回路を備えてもよい。
　複数の前記光電変換素子、複数の前記第１容量素子、複数の前記第１トランジスタ、複数の前記第２容量素子、複数の前記浮遊拡散領域、及び複数の前記第２トランジスタが配置される第１基板と、
　前記第１基板に積層され、複数の前記比較器及び複数の前記出力回路が配置される第２基板と、を備えてもよい。
　前記複数の浮遊拡散領域の蓄積電荷に応じた電圧を生成する複数の第９トランジスタと、
　選択信号に同期して、前記複数の第９トランジスタのソース電圧に応じた画素信号を出力する複数の第１０トランジスタと、を備え、
　前記複数の９トランジスタ及び前記複数の第１０トランジスタは、前記第２基板に配置されてもよい。
　前記第１基板に配置されるすべてのトランジスタは第１導電型であってもよい。
　前記比較器は、第１導電型のトランジスタ及び第２導電型のトランジスタを有し、
　前記比較器における前記第１導電型のトランジスタは前記第１基板に配置され、
　前記比較器における前記第２導電型のトランジスタは前記第２基板に配置されてもよい。
　前記第２基板には、第１導電型のトランジスタと第２導電型のトランジスタとが混在して配置されてもよい。
　前記第１導電型のトランジスタは、ＮＭＯＳトランジスタであってもよい。
　前記光電変換素子と前記第１容量素子とは積層され、
　平面視したときに前記光電変換素子と前記第１容量素子との少なくとも一部が重なり合うように、前記光電変換素子と前記第１容量素子とは積層されてもよい。
本開示に係る光検出装置を備える電子機器の概略構成を示すブロック図。 本開示に係る光検出装置の概略構成を示すブロック図。 本開示に係る光検出装置の斜視図。 本開示に係る光検出装置の１画素分の断面図。 一実施形態に係る光検出装置における画素及び画素回路の回路図。 図５の一変形例に係る画素及び画素回路の回路図。 図６の画素の光電変換動作を示す図。 図７Ａに対応するタイミング図。 図７Ａに続く光電変換動作を示す図。 図８Ａに対応するタイミング図。 図８Ａに続く光電変換動作を示す図。 図９Ａに対応するタイミング図。 図９Ａに続く光電変換動作を示す図。 図１０Ａに対応するタイミング図。 露光開始から画素信号を出力するまでのより詳細なタイミング図。 画素内の各部のポテンシャルを示す図。 ２×２画素で１つの画素回路を共有する場合の回路図。 図５及び図６とは異なる回路構成の画素の一例を示す回路図。 図５の一変形例に係る画素及び画素回路の回路図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。 内視鏡手術システムの概略的な構成の一例を示す図。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図。
　以下、図面を参照して、光検出装置の実施形態について説明する。以下では、光検出装置の主要な構成部分を中心に説明するが、光検出装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は本開示に係る光検出装置１を備える電子機器２の概略構成を示すブロック図である。本開示に係る電子機器２は、光検出装置１で生成された画像データに対して所定の信号処理を行うことを特徴とする。本開示に係る電子機器２は、図１に示すように、撮影レンズ３と、光検出装置１と、処理部４と、制御部５と、記録部６とを備える。
　撮影レンズ３は、入射光を集光して光検出装置１に導く。光検出装置１は、例えばＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサであり、入射光を光電変換して画像データの撮像を行う。光検出装置１から出力された画像データは、伝送線７を介して処理部４に入力される。処理部４は、光検出装置１から出力された画像データに対して所定の画像処理を行う。
　記録部６は、光検出装置１からの画像データを記録する。記録部６は、ネットワークを介して接続されるサーバ等に配置されてもよい。
　制御部５は、制御線８を介して光検出装置１の撮像タイミング等を制御する。例えば、制御部５は不図示のシャッタ操作部材の操作に応じて、光検出装置１の撮像の開始と終了を制御する。
　図２は本開示に係る光検出装置１の概略構成を示すブロック図である。本開示に係る光検出装置１は、図２に示すように、画素アレイ部１１と、垂直駆動回路１２と、カラム信号処理回路１３と、水平駆動回路１４と、出力回路１５と、制御回路１６とを備える。
　画素アレイ部１１は、第１方向Ｘ及び第２方向Ｙに配列される複数の画素１０を有する。画素１０の詳細な構成については後述する。本明細書では、第１方向Ｘを行方向又は水平方向と呼び、第２方向Ｙを列方向又は垂直方向と呼ぶことがあるが、第１方向Ｘと第２方向Ｙは互いに交差していればよく、具体的な方向は問わない。
　画素アレイ部１１は、第１方向Ｘに配列される２以上の画素１０を含む画素群（画素行）ごとに配置される複数の行選択線１７と、第２方向Ｙに配列される２以上の画素１０を含む画素群（画素列）ごとに配置される複数の垂直信号線ＶＳＬとを有する。複数の行選択線１７は、第１方向Ｘに延びて第２方向Ｙに配列されている。複数の垂直信号線ＶＳＬは、第２方向Ｙに延びて第１方向Ｘに配列されている。複数の画素１０は、光電変換により生成された電荷に応じた画素信号を、対応する垂直信号線ＶＳＬに出力する。
　垂直駆動回路１２には複数の行選択線１７が接続されている。垂直駆動回路１２は、例えばシフトレジスタを用いて複数の行選択線１７を順次に駆動する。これにより、画素アレイ部１１の画素行ごとに、複数の画素１０の画素信号が並行して複数の垂直信号線ＶＳＬに出力される。
　カラム信号処理回路１３には複数の垂直信号線ＶＳＬが接続されている。カラム信号処理回路１３は、複数の垂直信号線ＶＳＬにて伝送される複数の画素信号をアナログ－デジタル変換（以下、ＡＤ変換）する複数のＡＤ変換器１８を有する。この他、カラム信号処理回路１３は、各画素１０のリセットレベルの信号レベルと、光電変換により生成された電荷に応じた画素信号レベルとの差分を検出するＣＤＳ（Correlated Double Sampling）処理などを行う場合がある。
　水平駆動回路１４は、位相の異なる水平走査パルスを順次出力することによって、カラム信号処理回路１３内の複数のＡＤ変換器１８を順次に選択する。これにより、複数のＡＤ変換器１８がＡＤ変換したデジタル画素信号は、順次に出力されて、出力回路１５に入力される。
　出力回路１５は、デジタル画素信号に対して各種のデジタル信号処理を行って出力する。出力回路１５が行うデジタル信号処理の具体的な内容は任意であり、例えば、黒レベルの調整、又は列ばらつき補正などであり、上述したＣＤＳ処理を行う場合もあり得る。
　制御回路１６は、垂直駆動回路１２、カラム信号処理回路１３、及び水平駆動回路１４の動作タイミングを制御する。また、制御回路１６は、カラム信号処理回路１３に対して、ＡＤ変換に用いられる参照信号を供給する。なお、参照信号を生成する回路を制御回路１６とは別に設けてもよい。
　本開示に係る光検出装置１は、一つの半導体基板上に形成することができる。あるいは、本開示に係る光検出装置１は、複数の半導体基板に分けて形成することができる。図３は、本開示に係る光検出装置１の斜視図である。図３の光検出装置１は、互いに積層される第１基板２１及び第２基板２２を有する。第１基板２１と第２基板２２は例えば半導体基板であり、ＣＣＣ（Copper-Copper Connection）、ビア、又はバンプなどで接合されて信号伝送を行う。
　第１基板２１は、光の入射方向に配置される。第１基板２１には、例えば図２の画素アレイ部１１の少なくとも一部（例えば、複数の画素１０）が配置される。第２基板２２には、例えば図２の画素アレイ部１１以外の構成部分の少なくとも一部（例えば、画素トランジスタ等の画素回路２０とロジック回路２３）が配置される。
　光検出装置１の感度を向上させるには、各画素１０の光電変換素子の面積をできるだけ大きくするのが望ましい。そこで、第１基板２１には、光電変換素子と転送トランジスタを配置し、転送トランジスタ以外の画素トランジスタはロジック回路２３とともに第２基板２２に配置してもよい。
　なお、第１基板２１と第２基板２２に配置される回路素子等は任意であり、種々の変形例が考えられる。また、本開示に係る光検出装置１は、３つ以上の半導体基板を積層させた積層構造であってもよい。
　図４は、本開示に係る光検出装置１の１画素分の断面図である。本開示に係る光検出装置１は裏面発光型であり、図４の上側が裏面側、下側が表（おもて）面側である。図４の光検出装置１は第１基板２１の断面構造を示している。第２基板２２は、図４の下側（裏面側）に配置される。
　第１基板２１は、例えばシリコン基板である。光電変換素子は例えばフォトダイオード３１である。フォトダイオード３１は、シリコン層３２を用いて形成される。シリコン層３２に注入される不純物イオンの量は、シリコン層３２の深さ方向によって異なっている。例えば、シリコン層３２の裏面側はｐ型不純物の量が多く、表（おもて）面側はｎ型不純物の量が多い。
　シリコン層３２の裏面側には、カラーフィルタ３３が配置され、その上にはオンチップレンズ３４が配置される。シリコン層３２の表（おもて）面側には、電荷排出部３５と、グローバルシャッタ用の記憶部（以下、ＭＥＭ又は第１容量素子と呼ぶ）３６とが深さ方向に配置されている。
　電荷排出部３５は、フォトダイオード３１の蓄積電荷を排出させて一時的に保持する。電荷排出部３５に保持された電荷を浮遊拡散領域（フローティングディフュージョン）ＦＤに転送できるようにすることで、光電変換により生じた電荷をより多く画素１０内に保持できるようになり、感度向上が図れる。電荷排出部３５は、例えば、ＭＩＭ（Metal-Insulator-Metal）容量の構造にすることができる。
　ＭＥＭ３６は、フォトダイオード３１よりも表（おもて）面側に配置されている。ＭＥＭ３６は、例えばｎ型半導体領域である。ＭＥＭ３６とフォトダイオード３１をシリコン層３２の深さ方向に配置することで、フォトダイオード３１の水平面方向の面積を広げることができ、飽和電荷量を増やすことができる。
　シリコン層３２の表（おもて）面側には、複数の転送トランジスタＴＲＺ、ＴＲＸ、ＴＲＧ等が配置されている。また、一部の転送トランジスタからシリコン層３２の深さ方向に垂直電極ＶＧが延びている。垂直電極ＶＧを設けることで、フォトダイオード３１で生成された光電変換による電荷を転送電極側に転送しやすくなり、電荷転送効率を向上できる。
　画素１０の境界領域に沿って、深さ方向に延びる画素分離領域３７が配置されている。画素分離領域３７には、例えば遮光部材３８が設けられる。遮光部材３８は、画素分離領域３７に沿って配置される垂直遮光部３８Ｖと、画素分離領域３７から水平方向に延びる２つの水平遮光部３８Ｈを有する。２つの水平遮光部３８Ｈは、シリコン層３２の互いに異なる深さ位置に配置されている。２つの水平遮光部３８Ｈは深さ方向に離隔して配置されており、光電変換により生成された電荷は、２つの水平遮光部３８Ｈの間を通って表（おもて）面側に転送される。水平遮光部３８Ｈと垂直遮光部３８Ｖは同じ材料で形成されるため、以下では、遮光部材３８と総称する。
　遮光部材３８は、光を吸収又は反射する材料である。遮光部材３８の具体的な材料は、例えば、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｃｏ（コバルト）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｉｒ（イリジウム）、白金イリジウム、ＴｉＮ（窒化チタン）またはタングステンシリコン化合物などである。遮光部材３８の表面は、例えば固定電荷膜３９で覆われている。固定電荷膜３９が誘起する電界により、遮光部材３８の表面に、ホール蓄積層のピニング領域が形成される。これにより、遮光部材３８の表面での暗電流の発生が抑えられる。固定電荷膜３９は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。第１基板２１の断面構造は必ずしも図４に限定されず、種々の変形例が考えられる。
　図５は一実施形態に係る光検出装置１における画素１０及び画素回路２０の回路図である。図５は１画素分の画素１０及び画素回路２０を示している。
　一実施形態に係る画素１０及び画素回路２０は、図５に示すように、フォトダイオード３１と、複数の転送トランジスタ４１～４４と、ＭＥＭ３６と、浮遊拡散領域ＦＤ（フローティングディフュージョン）と、増幅トランジスタ（ｎトランジスタ）４５と、選択トランジスタ（第１０トランジスタ）４６と、リセットトランジスタ（第７トランジスタ）４７と、排出トランジスタ４８と、変換効率切替トランジスタ４９と、変換効率切替用メモリ（以下、ＦＤＬメモリ又は第２容量素子）５０と、比較器５１と、出力回路５２と、を備える。
　本明細書では、図５におけるフォトダイオード３１、複数の転送トランジスタ４１～４４、及び排出トランジスタ４８を画素１０と呼び、図５におけるその他の回路部分を画素回路２０と呼ぶ。
　また、本明細書では、複数の転送トランジスタ４１～４４を総称して第１トランジスタと呼び、変換効率切替トランジスタ４９を第２トランジスタと呼ぶことがある。
　また、本明細書では、複数の転送トランジスタ４１～４４を、ＴＲＺトランジスタ４１、ＴＲＹトランジスタ（第８トランジスタ）４２、ＴＲＸトランジスタ（第９トランジスタ）４３、及びＴＲＧトランジスタ４４と呼ぶ。なお、後述するように、複数の転送トランジスタ４１～４４の種類は必ずしも図５に示したものに限定されない。
　さらに、本明細書では、増幅トランジスタ４５をＡＭＰトランジスタ４５、選択トランジスタ４６をＳＥＬトランジスタ４６、リセットトランジスタ４７をＲＳＴトランジスタ４７、排出トランジスタ４８をＯＦＧトランジスタ４８、変換効率切替トランジスタ４９をＦＤＧトランジスタ４９と呼ぶ。
　フォトダイオード３１のカソードと浮遊拡散領域ＦＤとの間に、ＴＲＺトランジスタ４１、ＴＲＹトランジスタ４２、ＴＲＸトランジスタ４３、及びＴＲＧトランジスタ４４がこの順に接続されている。
　ＴＲＺトランジスタ４１をオンすると、フォトダイオード３１の蓄積電荷はバッファ部（ＢＵＦ）５３に転送される。バッファ部５３は、図４の垂直電極の周囲に配置されており、例えばＮ型半導体領域で構成される。
　バッファ部５３にはＯＦＧトランジスタ４８が接続されており、ＯＦＧトランジスタ４８がオンすることにより、バッファ部５３の電荷を電源電圧ＶＤＤノードに排出することができる。図５では、ＴＲＺトランジスタ４１とＴＲＹトランジスタ４２の接続ノードにＯＦＧトランジスタ４８のソースを接続しているが、フォトダイオード３１のカソードにＯＦＧトランジスタ４８のソースを接続する変形例も考えられる。
　ＴＲＹトランジスタ４２とＴＲＸトランジスタ４３がオンすると、バッファ部５３の電荷はＭＥＭ３６に転送されて保持される。
　ＴＲＧトランジスタ４４がオンすると、ＭＥＭ３６の保持電荷は浮遊拡散領域ＦＤに転送される。また、ＦＤＧトランジスタ４９がオンすると、ＭＥＭ３６の保持電荷の一部がＦＤＧトランジスタ４９を介してＦＤＬメモリ５０に保持される。
　ＦＤＧトランジスタ４９とＲＳＴトランジスタ４７がともにオンすることにより、浮遊拡散領域ＦＤとＦＤＬメモリ５０の電荷が電源電圧ＶＤＤノードに排出されて、浮遊拡散領域ＦＤがリセットレベルになる。
　比較器５１は、２つのＰＭＯＳトランジスタ（第３及び第４トランジスタ）６１、６２と、２つのＮＭＯＳトランジスタ（第５及び第６トランジスタ）６３、６４を有する。２つのＰＭＯＳトランジスタ６１、６２のソース同士が接続され、ドレイン同士が接続されている。ＰＭＯＳトランジスタ６１、６２のソースは電源電圧ＶＤＤノードに接続され、ＰＭＯＳトランジスタ６１、６２のドレインはＮＭＯＳトランジスタ６３のドレインに接続されている。ＮＭＯＳトランジスタ６３のソースはＮＭＯＳトランジスタ６４のドレインに接続されている。ＮＭＯＳトランジスタ６４のソースは接地ノードに接続されている。ＰＭＯＳトランジスタ６１のゲートには、ＭＥＭ３６の電圧レベルが印加される。ＰＭＯＳトランジスタ６２のゲートにはリセット信号ＸＲＳＴが入力される。ＮＭＯＳトランジスタ６３のゲートにはリセット信号ＸＲＳＴが入力される。ＮＭＯＳトランジスタ６４のゲートには所定の閾値電圧Ｖthが印加される。
　ＰＭＯＳトランジスタ６１、６２のドレインとＮＭＯＳトランジスタ６３のドレインとの接続ノードは、ＦＤＧトランジスタ４９のゲートに接続されるとともに、出力回路５２に接続されている。この接続ノードは、比較器５１の比較結果を出力する出力ノードである。
　比較器５１は、ＭＥＭ３６の電圧レベルを閾値電圧Ｖthと比較して、ＭＥＭ３６の電圧レベルが閾値電圧Ｖth以下のときに、上述した接続ノード（出力ノード）を高電圧（例えば電源電圧ＶＤＤ）にする。
　比較器５１の出力ノードがハイレベルになると、ＦＤＧトランジスタ４９がオンして、ＭＥＭ３６の保持電荷の一部がＦＤＧトランジスタ４９を介してＦＤＬメモリ５０に保持される。接続ノードがハイレベルになるのは、ＭＥＭ３６の保持電荷が所定の電荷量を超えた場合、又はリセット信号ＸＲＳＴがロー（リセット状態）の場合である。これらの場合は、ＦＤＧトランジスタ４９がオンして、画素１０内に保持可能な電荷量が増えることになる。
　出力回路５２は、比較器５１の出力ノードの電圧レベルに応じたＦｌａｇ信号を出力する。出力回路５２の出力ノードが高電圧のときは、ＭＥＭ３６の電圧レベルが閾値電圧以下であり、ＦＤＧトランジスタ４９はオンする。出力回路５２から出力されるＦｌａｇ信号が低電圧のときは、ＭＥＭ３６の電圧レベルが閾値電圧より高く、ＦＤＧトランジスタ４９はオフする。
　このように、出力回路５２から出力されるＦｌａｇ信号により、ＦＤＧトランジスタ４９がオンかオフかを把握できる。Ｆｌａｇ信号は二値信号である。より詳細には、Ｆｌａｇ信号は、ＭＥＭ３６の保持電荷に応じた電圧が閾値電圧以下か否かを示す二値信号である。
　一実施形態に係る光検出装置１は、第１基板２１と第２基板２２の積層構造にすることができる。図５の例では、第１基板２１には、フォトダイオード３１と、複数の転送トランジスタ４１～４４と、ＭＥＭ３６と、浮遊拡散領域ＦＤと、ＲＳＴトランジスタ４７と、ＯＦＧトランジスタ４８と、ＦＤＧトランジスタ４９と、ＦＤＬメモリ５０とが配置される。第２基板２２には、ＡＭＰトランジスタ４５と、ＳＥＬトランジスタ４６と、比較器５１と、出力回路５２とが配置される。第１基板２１と第２基板２２とは、例えばＣＣＣにより接合される。また、第２基板２２には、ロジック回路２３が配置される。
　図５では、画素１０ごとに浮遊拡散領域ＦＤなどを有するが、複数の画素１０で浮遊拡散領域ＦＤなどを共有する構成も考えられる。図６は図５の一変形例に係る画素１０及び画素回路２０の回路図である。図６は、２つの画素１０で、浮遊拡散領域ＦＤ、ＡＭＰトランジスタ４５、ＳＥＬトランジスタ４６、ＦＤＧトランジスタ４９、ＦＤＬメモリ５０、比較器５１、及び出力回路５２からなる画素回路２０を共有する例を示す。
　図６において、各画素１０は、フォトダイオード３１、ＴＲＺトランジスタ４１、ＴＲＹトランジスタ４２、ＴＲＸトランジスタ４３、ＴＲＧトランジスタ４４、ＭＥＭ３６、ＯＦＧトランジスタ４８、及び比較対象選択トランジスタ（比較対象選択回路）４０を有する。図６では、ＴＲＸトランジスタ４３をＴＲＸ０トランジスタ又はＴＲＸ１トランジスタと表記し、ＴＲＧトランジスタ４４をＴＲＧ０トランジスタ又はＴＲＧ１トランジスタと表記し、ＭＥＭ３６をＭＥＭ０又はＭＥＭ１と表記する。比較対象選択トランジスタ４０は、画素回路２０を共有する複数の画素１０のうち、比較器５１で比較を行う画素１０のＭＥＭ３６を選択する。比較対象選択トランジスタ４０は画素１０ごとに設けられる。画素回路２０を共有する複数の画素１０のうち、いずれか一つの画素１０に対応する比較対象選択トランジスタ４０のみがオンし、他の画素１０に対応する比較対象選択トランジスタ４０はオフする。比較対象選択トランジスタ４０がオンになると、対応するＭＥＭ３６の電圧レベルが比較器５１に入力される。比較器５１は、比較対象選択トランジスタ４０を介して入力されたＭＥＭ３６の電圧レベルを所定の閾値電圧Ｖthと比較し、その比較結果によってＦＤＧトランジスタ４９をオンするか否かを切り替えるとともに、Ｆｌａｇ信号の信号論理を決定する。比較対象選択トランジスタ４０のゲートには、ＴＲＸ０又はＴＲＸ１信号が入力される。
　図８Ａのように、２つの画素１０で画素回路２０を共有する場合、２つの画素１０のＴＲＧトランジスタ４４は、共通の浮遊拡散領域ＦＤと共通のＦＤＧトランジスタ４９に接続される。
　図６では、２つの画素１０で１つの画素回路２０を共有する例を示すが、３つ以上の画素１０で１つの画素回路２０を共有する変形例も考えられる。
　図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ及び図１０Ｂは、図６の画素１０の光電変換動作を示す図である。図７Ａ～図１０Ａは、電荷の転送方向を矢印線で示す。図７Ｂ～図１０Ｂはタイミング図であり、横軸は時間、縦軸は画素アレイ部１１の各画素行を表す。図７Ｂ等の斜め線は、画素行ごとに読出タイミングが異なることを示す。画素行ごとに読出タイミングが異なることを本明細書では、ローリング読出と呼ぶ。図７Ｂ等の垂直方向に伸びる線は全画素行が同一のタイミングで処理動作を行うことを示す。
　まず、図７Ａの矢印線ｙ１（図７Ｂの時刻ｔ１）に示すように、フォトダイオード３１の蓄積電荷を電源電圧ＶＤＤノードに排出するリセット動作を行う。本明細書では、このリセット動作をＰＤリセットと呼ぶことがある。ＰＤリセットにより、全画素１０で同時に露光が開始される。
　その後、図７Ａの矢印線ｙ２に示すように、図７Ｂの時刻ｔ２で全画素１０の露光を終了し、フォトダイオード３１の蓄積電荷を全画素１０が同時に、対応するＭＥＭ３６に転送する。このように、グローバルシャッタ方式の光検出装置１では、全画素１０が同時に露光を開始して、同じ露光期間の間、フォトダイオード３１に光電変換による電荷を蓄積し、露光期間終了後に、各フォトダイオード３１の蓄積電荷をＭＥＭ３６に同時に転送する。
　その後、図８Ｂの時刻ｔ３で、図８Ａの矢印線ｙ３に示すように、比較器５１はＭＥＭ３６の電圧レベルを閾値電圧と比較する比較動作を行う。ＭＥＭ３６の電圧レベルが閾値電圧以下になるのは、入射光の光量が大きい場合である。この場合、比較器５１の出力ノードは高電圧（例えば、電源電圧）になる。これにより、図８Ａの矢印線ｙ４に示すようにＦＤＧトランジスタ４９がオンし、ＦＤＬメモリ５０が使用可能となる。また、比較器５１の出力ノードの電圧レベルは、出力回路５２を介して出力される。出力回路５２の出力信号により、ＦＤＧトランジスタ４９がオンしたことを把握できる。一方、ＭＥＭ３６の電圧レベルが閾値電圧より大きい場合、比較器５１の出力ノードは低電圧になる。これにより、ＦＤＧトランジスタはオフし、ＦＤＬメモリ５０は使用不可となる。
　その後、図９Ｂの時刻ｔ４で、図９Ａの矢印線ｙ５に示すように、浮遊拡散領域ＦＤ及びＦＤＬメモリ５０の電荷を電源電圧ＶＤＤノードに排出するＦＤリセットとリセットレベルの読出が行われる。
　その後、図１０Ｂの時刻ｔ５で、図１０Ａの矢印線ｙ６に示すように、画素１０ごとに順に、ＴＲＧトランジスタ４４がオンすることにより、ＭＥＭ３６の保持電荷が浮遊拡散領域ＦＤに転送される。ＡＭＰトランジスタ４５とＳＥＬトランジスタ４６はソースフォロワ回路を構成しており、浮遊拡散領域ＦＤの蓄積電荷に応じた電圧レベルの画素信号が垂直信号線ＶＳＬに出力される。ＳＥＬトランジスタ４６のソース側には、垂直信号線ＶＳＬが接続されるとともに、電流源が接続される。比較器５１の比較結果により、ＦＤＧトランジスタ４９はオン又はオフする。ＦＤＧトランジスタ４９がオンの場合、ＭＥＭ３６の保持電荷は、浮遊拡散領域ＦＤとＦＤＬメモリ５０に転送される。よって、転送可能な電荷の総量を増やすことができ、白飛びが生じにくくなり、ダイナミックレンジを拡大できる。
　図１１は露光開始から画素信号を出力するまでのより詳細なタイミング図であり、図１２は画素１０内の各部のポテンシャルを示す図である。図１１には、電源電圧、ＯＦＧトランジスタ４８のゲートに入力されるＯＦＧ信号、ＴＲＺトランジスタ４１のゲートに入力されるＴＲＺ信号、ＴＲＹトランジスタ４２のゲートに入力されるＴＲＹ信号、ＴＲＸトランジスタ４３のゲートに入力されるＴＲＸ信号、ＴＲＧトランジスタ４４のゲートに入力されるＴＲＧ信号、リセットトランジスタ及びＦＤＧトランジスタ４９のゲートに入力されるＲＳＴ（ＦＤＧ）信号、ＳＥＬトランジスタ４６のゲートに入力されるＳＥＬ信号のタイミングが図示されている。
　図１１には、ＭＥＭ３６のリセット時（時刻ｔ１１）、バッファ部５３のリセット時（時刻ｔ１２）、フォトダイオード３１からＭＥＭ３６への転送時（時刻ｔ１３）、浮遊拡散領域ＦＤのリセット時（時刻ｔ１４）、及びＭＥＭ３６から浮遊拡散領域ＦＤへの転送時（時刻ｔ１５）のタイミングとポテンシャルが図示されている。
　ＭＥＭ３６のリセット時には、時刻ｔ１１に示すように、ＴＲＧトランジスタ４４、ＲＳＴトランジスタ４７、及びＦＤＧトランジスタ４９がともにオンする。これにより、ＭＥＭ３６の保持電荷がＴＲＧトランジスタ４４、ＦＤＧトランジスタ４９、及びＲＳＴトランジスタ４７を介して電源電圧ＶＤＤノードに排出される。この場合、図１２のポテンシャル図に示すように、ＴＲＧトランジスタ４４とＲＳＴトランジスタ４７のポテンシャルが下がるため、ＭＥＭ３６の保持電荷はＴＲＧトランジスタ４４とＲＳＴトランジスタ４７を通って電源電圧ＶＤＤノードに排出される。
　バッファ部５３のリセット時には、時刻ｔ１２に示すように、ＴＲＹトランジスタ４２、ＴＲＸトランジスタ４３、及びＴＲＧトランジスタ４４がともにオンする。これにより、バッファ部５３の蓄積電荷は、ＴＲＸトランジスタ４３とＴＲＧトランジスタ４４を介して浮遊拡散領域ＦＤに転送される。
　フォトダイオード３１からＭＥＭ３６への転送時には、時刻ｔ１３に示すように、ＴＲＺトランジスタ４１のゲート電圧を２段階に切り替える。ゲート電圧を２段階に切り替える理由は、電荷が逆向きに転送されるのを防止するためである。また、ＴＲＹトランジスタ４２とＴＲＸトランジスタ４３はともにオンする。これにより、フォトダイオード３１の蓄積電荷がＴＲＹトランジスタ４２とＴＲＸトランジスタ４３を介してＭＥＭ３６に転送される。図１２のポテンシャル図に示すように、ＴＲＹトランジスタ４２とＴＲＸトランジスタ４３のポテンシャル障壁が低くなるため、フォトダイオード３１の蓄積電荷はＭＥＭ３６まで転送される。
　浮遊拡散領域ＦＤのリセット時には、時刻ｔ１４に示すように、ＲＳＴトランジスタ４７とＦＤＧトランジスタ４９がともにオンする。これにより、浮遊拡散領域ＦＤの蓄積電荷は、ＦＤＧトランジスタ４９とＲＳＴトランジスタ４７を介して電源電圧ＶＤＤノードに排出される。このとき、ＦＤＬメモリ５０の保持電荷もＲＳＴトランジスタ４７を介して電源電圧ＶＤＤノードに排出される。図１２のポテンシャル図に示すように、ＲＳＴトランジスタ４７をオンすることで、ＦＲＧトランジスタとＲＳＴトランジスタ４７のポテンシャル障壁が低くなり、浮遊拡散領域ＦＤの電荷は電源電圧ＶＤＤノードまで転送されやすくなる。
　ＭＥＭ３６から浮遊拡散領域ＦＤへの転送時には、時刻ｔ１５に示すように、ＴＲＸトランジスタ４３のゲート電圧を２段階に切り替える。また、ＴＲＧトランジスタ４４はオンする。これにより、ＭＥＭ３６の保持電荷は、ＴＲＸトランジスタ４３とＴＲＧトランジスタ４４を介して浮遊拡散領域ＦＤに転送される。図１２のポテンシャル図に示すように、ＴＲＧトランジスタ４４のポテンシャル障壁が低くなるため、ＭＥＭ３６の保持電荷は浮遊拡散領域ＦＤまで転送されやすくなる。
　ＭＥＭ３６の保持電荷を浮遊拡散領域ＦＤに転送した後、ＯＦＧトランジスタ４８とＴＲＺトランジスタ４１がオンする。これにより、フォトダイオード３１の蓄積電荷は、ＴＲＺトランジスタ４１とＯＦＧトランジスタ４８を介して電源電圧ＶＤＤノードに排出される。その後、ＯＦＧトランジスタ４８がオンからオフに遷移したタイミングで、全画素１０の新たな露光が開始される。露光期間中は、ＴＲＺトランジスタ４１、ＴＲＹトランジスタ４２、ＴＲＸトランジスタ４３、ＴＲＧトランジスタ４４、ＲＳＴトランジスタ４７（ＦＲＧトランジスタ）、ＳＥＬトランジスタ４６はいずれもオフする。その後、上述した時刻ｔ１１以降の動作が繰り返される。
　図６では、２つの画素１０で１つの画素回路２０を共有する例を示したが、１つの画素回路２０を共有する画素１０の数は任意である。図１３は、２×２画素１０で１つの画素回路２０を共有する場合の回路図である。４つの転送トランジスタ４１～４４が１つの画素回路２０内の浮遊拡散領域ＦＤとＦＤＧトランジスタ４９に接続されている。４つの転送トランジスタ４１～４４は順次にオンし、各画素１０のＭＥＭ３６の保持電荷が順次に浮遊拡散領域ＦＤに転送される。また、場合によっては各画素１０のＭＥＭ３６の保持電荷が順次にＦＤＧトランジスタ４９を介してＦＤＬメモリ５０にも転送される。
　図５及び図６に示した画素１０及び画素回路２０の回路構成は種々に変更することができる。図１４は図５及び図６とは異なる回路構成の画素１０の一例を示す回路図である。図１４の画素１０は、２つの転送トランジスタ（第８トランジスタ）４１ａ、４４を備えており、図５及び図６よりも転送トランジスタの数を２つ減らしている。より具体的には、図５及び図６のＴＲＺトランジスタ４１、ＴＲＹトランジスタ４２、及びＴＲＸトランジスタ４３を一つのＴＲトランジスタ４１ａに統合している。それ以外は、図１４の画素１０は図５及び図６の画素１０と同じ回路構成を備える。図１４は、２つの画素１０で１つの画素回路２０を共有する例を示すが、１つの画素回路２０を共有する画素１０の数は任意である。
　図５では、比較器５１を第２基板２２に配置する例を示したが、図５に示すように、比較器５１はＰＭＯＳトランジスタ６１、６２とＮＭＯＳトランジスタ６３、６４を有する。ＡＭＰトランジスタ４５及びＳＥＬトランジスタ４６などの画素トランジスタは通常、ＮＭＯＳトランジスタで構成される。同一の半導体基板にＰＭＯＳトランジスタとＮＭＯＳトランジスタを混在させると、導電型の異なるウェル領域を設ける必要があり、レイアウト面積が大きくなる。そこで、ＮＭＯＳトランジスタからなる画素トランジスタが配置される第１基板２１に、比較器５１を構成するＮＭＯＳトランジスタ６３、６４を配置し、第１基板２１にはＮＭＯＳトランジスタのみを配置する一方で、第２基板２２には比較器５１を構成するＰＭＯＳトランジスタ６１、６２とロジック回路２３を構成するＮＭＯＳトランジスタを混在させるようにしてもよい。ロジック回路２３は、もともと空き領域が多いため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを混在させても、レイアウト面積が大きくなるおそれはない。
　図１５は図５の一変形例に係る画素１０及び画素回路２０の回路図である。図１５は、比較器５１の配置場所が図６とは異なる。上述したように、比較器５１を構成するＮＭＯＳトランジスタ６３と６４は第１基板２１に配置される。比較器５１を構成するＰＭＯＳトランジスタ６１と６２はロジック回路２３に配置される。
　図１５によれば、第１基板２１をＮＭＯＳトランジスタだけで構成できるため、第１基板２１の面積を小型化でき、ひいては光検出装置１を小型化できる。
　このように、本実施形態では、ＭＥＭ３６の電圧レベルが所定の閾値電圧と比較する比較器５１を設け、ＭＥＭ３６の電圧レベルが閾値電圧以下の場合にはＦＤＧトランジスタ４９をオンさせるようにしたため、ＦＤＧトランジスタ４９のオン／オフを制御する信号を別個に生成する必要がなくなり、光電変換効率の切替制御が容易になる。
　また、比較器５１の比較結果を出力する出力回路５２を設けるため、出力回路５２の出力信号によりＦＤＧトランジスタ４９のオン又はオフを把握できる。よって、画素信号だけでは、変換効率切替状況が不明という問題を解消できる。これにより、画素信号に対して種々の信号処理を行う場合に、画素信号の変換効率切替状況を把握した上で、適切な信号処理を行うことができ、画質の向上が図れる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上に説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本実施形態に係る光検出装置１は、撮像部１２０３１に適用することができる。」等）。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　＜内視鏡手術システムへの応用例＞　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１８は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１８では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１９は、図１８に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等）に適用され得る。具体的には、本実施形態に係る光検出装置１は、撮像部１０４０２に適用することができる。撮像部１０４０２に本開示に係る技術を適用することにより、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷を他の光電変換素子と同一のタイミングで保持する第１容量素子と、
　前第１容量素子に保持された電荷を、浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
　前記浮遊拡散領域とは別個に、前記第１容量素子に保持された電荷の一部を蓄積する第２容量素子と、
　前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送するか否かを切り替える第２トランジスタと、
　前記第１容量素子の保持電荷に応じた電圧を所定の閾値電圧と比較する比較器と、
　前記比較器の比較結果を示す信号を出力する出力回路と、を備える、
　光検出装置。
　（２）前記出力回路は、対応する前記比較器の比較結果を示す二値信号を出力する、
　（１）に記載の光検出装置。
　（３）前記出力回路は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下か否かを示す前記二値信号を出力する、
　（２）に記載の光検出装置。
　（４）前記第２トランジスタは、前記比較器の比較結果に基づいて、オン又はオフする、
　（１）乃至（３）のいずれか一項に記載の光検出装置。
　（５）前記第２トランジスタは、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合にオンして、前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送させる、
　（４）に記載の光検出装置。
　（６）前記比較器は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合、又は前記浮遊拡散領域の電荷の排出を指示するリセット信号が入力された場合に、前記第２トランジスタをオンさせる、
　（４）又は（５）に記載の光検出装置。
　（７）前記比較器は、
　前記第２容量素子の保持電荷に応じた電圧が入力されるゲートを有する第３トランジスタと、
　前記リセット信号が入力されるゲートを有する第４トランジスタと、を有し、
　前記第３トランジスタ及び前記第４トランジスタのソース同士は互いに接続され、かつドレイン同士は互いに接続され、
　前記第３トランジスタ及び前記第４トランジスタのソース又はドレインは、前記第２トランジスタのゲートに接続される、
　（６）に記載の光検出装置。
　（８）前記第３トランジスタ及び前記第４トランジスタのソース又はドレインと基準電圧ノードとの間にカスコード接続される第５トランジスタ及び第６トランジスタを備え、
　前記第５トランジスタのゲートには前記リセット信号の反転信号が入力され、
　前記第６トランジスタのゲートには前記閾値電圧が入力される、
　（７）に記載の光検出装置。
　（９）前記浮遊拡散領域及び前記第２容量素子の電荷を排出する第７トランジスタを備え、
　前記比較器は、前記光電変換素子に蓄積された電荷を前記第１容量素子に転送した後、前記第２トランジスタ及び前記第５トランジスタをオンさせて前記浮遊拡散領域及び前記第２容量素子の電荷を排出する前に、前記第１容量素子の保持電荷に応じた電圧を前記閾値電圧と比較する、
　（８）に記載の光検出装置。
　（１０）前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタ及び第９トランジスタを備える、
　（１）乃至（９）のいずれか一項に記載の光検出装置。
　（１１）前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタを備える、
　（１）乃至（９）のいずれか一項に記載の光検出装置。
　（１２）前記光電変換素子、前記第１容量素子、及び前記第１トランジスタをそれぞれ有する複数の画素を備え、
　２以上の前記画素ごとに、１つずつの前記浮遊拡散領域、前記第２容量素子、前記第２トランジスタ、前記比較器、及び前記出力回路を共有する、
　（１）乃至（１１）のいずれか一項に記載の光検出装置。
　（１３）前記２以上の画素のそれぞれごとに、前記第１容量素子の保持電荷に応じた電圧を前記比較器に入力するか否かを切り替える比較対象選択回路を備える、
　（１２）に記載の光検出装置。
　（１４）複数の前記光電変換素子、複数の前記第１容量素子、複数の前記第１トランジスタ、複数の前記第２容量素子、複数の前記浮遊拡散領域、及び複数の前記第２トランジスタが配置される第１基板と、
　前記第１基板に積層され、複数の前記比較器及び複数の前記出力回路が配置される第２基板と、を備える、
　（１）乃至（１３）のいずれか一項に記載の光検出装置。
　（１５）前記複数の浮遊拡散領域の蓄積電荷に応じた電圧を生成する複数の第９トランジスタと、
　選択信号に同期して、前記複数の第９トランジスタのソース電圧に応じた画素信号を出力する複数の第１０トランジスタと、を備え、
　前記複数の９トランジスタ及び前記複数の第１０トランジスタは、前記第２基板に配置される、
　（１４）に記載の光検出装置。
　（１６）前記第１基板に配置されるすべてのトランジスタは第１導電型である、
　（１４）又は（１５）に記載の光検出装置。
　（１７）前記比較器は、第１導電型のトランジスタ及び第２導電型のトランジスタを有し、
　前記比較器における前記第１導電型のトランジスタは前記第１基板に配置され、
　前記比較器における前記第２導電型のトランジスタは前記第２基板に配置される、
　（１６）に記載の光検出装置。
　（１８）前記第２基板には、第１導電型のトランジスタと第２導電型のトランジスタとが混在して配置される、
　（１６）又は（１７）に記載の光検出装置。
　（１９）前記第１導電型のトランジスタは、ＮＭＯＳトランジスタである、
　（１６）乃至（１８）のいずれか一項に記載の光検出装置。
　（２０）前記光電変換素子と前記第１容量素子とは積層され、
　平面視したときに前記光電変換素子と前記第１容量素子との少なくとも一部が重なり合うように、前記光電変換素子と前記第１容量素子とは積層される、
　（１）乃至（１９）のいずれか一項に記載の光検出装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　光検出装置、２　電子機器、３　撮影レンズ、４　処理部、５　制御部、６　記録部、７　伝送線、８　制御線、１０　画素、１１　画素アレイ部、１２　垂直駆動回路、１３　カラム信号処理回路、１４　水平駆動回路、１５　出力回路、１６　制御回路、１７　行選択線、２０　画素回路、２１　第１基板、２２　第２基板、２３　ロジック回路、３１　フォトダイオード、３２　シリコン層、３３　カラーフィルタ、３４　オンチップレンズ、３５　電荷排出部、３６　記憶部、３７　画素分離領域、３８　遮光部材、３８Ｈ　水平遮光部、３８Ｖ　垂直遮光部、３９　固定電荷膜、４０　比較対象選択トランジスタ、４１　転送トランジスタ、４１ａ　転送トランジスタ（第８トランジスタ）、４２　転送トランジスタ、４３　転送トランジスタ、４４　転送トランジスタ、４５　増幅トランジスタ、４６　選択トランジスタ、４７　リセットトランジスタ、４８　排出トランジスタ、４９　変換効率切替トランジスタ、５０　変換効率切替用メモリ、５１　比較器、５２　出力回路、５３　バッファ部、６１　トランジスタ（第３トランジスタ）、６２　トランジスタ（第４トランジスタ）、６３　トランジスタ（第５トランジスタ）、６４　トランジスタ（第６トランジスタ）

Claims (20)

  1. 　入射光の光量に応じた電荷を蓄積する光電変換素子と、
    　前記光電変換素子に蓄積された電荷を他の光電変換素子と同一のタイミングで保持する第１容量素子と、
    　前第１容量素子に保持された電荷を、浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
    　前記浮遊拡散領域とは別個に、前記第１容量素子に保持された電荷の一部を蓄積する第２容量素子と、
    　前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送するか否かを切り替える第２トランジスタと、
    　前記第１容量素子の保持電荷に応じた電圧を所定の閾値電圧と比較する比較器と、
    　前記比較器の比較結果を示す信号を出力する出力回路と、を備える、
    　光検出装置。
  2. 　前記出力回路は、対応する前記比較器の比較結果を示す二値信号を出力する、
    　請求項１に記載の光検出装置。
  3. 　前記出力回路は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下か否かを示す前記二値信号を出力する、
    　請求項２に記載の光検出装置。
  4. 　前記第２トランジスタは、前記比較器の比較結果に基づいて、オン又はオフする、
    　請求項１に記載の光検出装置。
  5. 　前記第２トランジスタは、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合にオンして、前記第１容量素子に保持された電荷の一部を前記第２容量素子に転送させる、
    　請求項４に記載の光検出装置。
  6. 　前記比較器は、前記第１容量素子の保持電荷に応じた電圧が前記閾値電圧以下の場合、又は前記浮遊拡散領域の電荷の排出を指示するリセット信号が入力された場合に、前記第２トランジスタをオンさせる、
    　請求項４に記載の光検出装置。
  7. 　前記比較器は、
    　前記第２容量素子の保持電荷に応じた電圧が入力されるゲートを有する第３トランジスタと、
    　前記リセット信号が入力されるゲートを有する第４トランジスタと、を有し、
    　前記第３トランジスタ及び前記第４トランジスタのソース同士は互いに接続され、かつドレイン同士は互いに接続され、
    　前記第３トランジスタ及び前記第４トランジスタのソース又はドレインは、前記第２トランジスタのゲートに接続される、
    　請求項６に記載の光検出装置。
  8. 　前記第３トランジスタ及び前記第４トランジスタのソース又はドレインと基準電圧ノードとの間にカスコード接続される第５トランジスタ及び第６トランジスタを備え、
    　前記第５トランジスタのゲートには前記リセット信号の反転信号が入力され、
    　前記第６トランジスタのゲートには前記閾値電圧が入力される、
    　請求項７に記載の光検出装置。
  9. 　前記浮遊拡散領域及び前記第２容量素子の電荷を排出する第７トランジスタを備え、
    　前記比較器は、前記光電変換素子に蓄積された電荷を前記第１容量素子に転送した後、前記第２トランジスタ及び前記第５トランジスタをオンさせて前記浮遊拡散領域及び前記第２容量素子の電荷を排出する前に、前記第１容量素子の保持電荷に応じた電圧を前記閾値電圧と比較する、
    　請求項８に記載の光検出装置。
  10. 　前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタ及び第９トランジスタを備える、
    　請求項１に記載の光検出装置。
  11. 　前記光電変換素子に蓄積された電荷を前記第１容量素子に転送するか否かを切り替える第８トランジスタを備える、
    　請求項１に記載の光検出装置。
  12. 　前記光電変換素子、前記第１容量素子、及び前記第１トランジスタをそれぞれ有する複数の画素を備え、
    　２以上の前記画素ごとに、１つずつの前記浮遊拡散領域、前記第２容量素子、前記第２トランジスタ、前記比較器、及び前記出力回路を共有する、
    　請求項１に記載の光検出装置。
  13. 　前記２以上の画素のそれぞれごとに、前記第１容量素子の保持電荷に応じた電圧を前記比較器に入力するか否かを切り替える比較対象選択回路を備える、
    　請求項１２に記載の光検出装置。
  14. 　複数の前記光電変換素子、複数の前記第１容量素子、複数の前記第１トランジスタ、複数の前記第２容量素子、複数の前記浮遊拡散領域、及び複数の前記第２トランジスタが配置される第１基板と、
    　前記第１基板に積層され、複数の前記比較器及び複数の前記出力回路が配置される第２基板と、を備える、
    　請求項１に記載の光検出装置。
  15. 　前記複数の浮遊拡散領域の蓄積電荷に応じた電圧を生成する複数の第９トランジスタと、
    　選択信号に同期して、前記複数の第９トランジスタのソース電圧に応じた画素信号を出力する複数の第１０トランジスタと、を備え、
    　前記複数の９トランジスタ及び前記複数の第１０トランジスタは、前記第２基板に配置される、
    　請求項１４に記載の光検出装置。
  16. 　前記第１基板に配置されるすべてのトランジスタは第１導電型である、
    　請求項１４に記載の光検出装置。
  17. 　前記比較器は、第１導電型のトランジスタ及び第２導電型のトランジスタを有し、
    　前記比較器における前記第１導電型のトランジスタは前記第１基板に配置され、
    　前記比較器における前記第２導電型のトランジスタは前記第２基板に配置される、
    　請求項１６に記載の光検出装置。
  18. 　前記第２基板には、第１導電型のトランジスタと第２導電型のトランジスタとが混在して配置される、
    　請求項１６に記載の光検出装置。
  19. 　前記第１導電型のトランジスタは、ＮＭＯＳトランジスタである、
    　請求項１６に記載の光検出装置。
  20. 　前記光電変換素子と前記第１容量素子とは積層され、
    　平面視したときに前記光電変換素子と前記第１容量素子との少なくとも一部が重なり合うように、前記光電変換素子と前記第１容量素子とは積層される、
    　請求項１に記載の光検出装置。
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