WO2024252799A1 - トランジスタおよびその製造方法、並びに集積回路 - Google Patents

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昌次 秋山
優二 飛坂
信 川合
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Definitions

  • the present invention relates to a transistor with an extremely short gate length and an extremely thin carrier transport layer, a method for manufacturing the same, and an integrated circuit.
  • EUV extreme ultraviolet
  • Non-Patent Document 1 In this situation, in response to the demand for extremely short gates and extremely thin carrier transport layers, a transistor having a monoatomic long gate and a channel made of a monoatomic layer of MoS2, which is a two-dimensional semiconductor, has been proposed (see, for example, Non-Patent Document 1).
  • Non-Patent Document 1 a graphene film formed on a metal foil by a CVD method is transferred to a substrate, and the transferred graphene is used as a gate.
  • a two-dimensional semiconductor is also formed on a metal foil by a CVD method and transferred to a desired substrate.
  • the transistor in Non-Patent Document 1 has three major problems. The first problem is that the graphene and two-dimensional semiconductor transferred from the metal foil to the substrate are wrinkled or do not completely adhere to the three-dimensional structure on the substrate surface. Therefore, the device performance value is lower than the theoretical value, and the device reliability is also low. The second problem is that the gate resistance is high.
  • the high gate resistance is due to the use of a single layer of graphene as the gate, and prevents the transistor from being made faster.
  • the third problem is that in existing device structures suitable for high-frequency applications, some structures and parts such as the gate electrode and insulating layer are shortened or reduced to tens of nanometers or several nanometers, but the device structure and device layout composed of two-dimensional materials and substances with a layer thickness of one to a dozen atoms as in the present invention are not optimized. Due to these issues, transistors with single-atom-long gates have not yet been put to practical use.
  • the present invention has been made in consideration of the above, and aims to provide a transistor having a gate with an extremely short length (preferably at the monoatomic level) and a carrier transport layer with an extremely thin thickness (preferably at the monoatomic level), as well as a highly reliable manufacturing method suitable for mass production.
  • a transistor includes a substrate having a top surface, a vertical surface intersecting with the top surface and extending downward from the top surface, and a lower surface that is approximately parallel to the top surface and intersects with the vertical surface, a conductive thin film formed in contact with the top surface of the substrate, an insulating film formed so as to cover at least the vertical surface and the end of the conductive thin film, a two-dimensional semiconductor layer formed so as to cover the top surface, the vertical surface, and the lower surface, and formed so as to cover the conductive thin film and/or the insulating film in places where the conductive thin film and/or the insulating film are present, a source electrode provided at a place covering the top surface of the two-dimensional semiconductor layer, and a drain electrode provided at a place covering the lower surface of the two-dimensional semiconductor layer.
  • the top surface and/or the lower surface may be flat.
  • the transistor may further include a conductor shielding layer on the conductive thin film, and insulating layers may be provided on both the front and back sides of the shielding layer.
  • the substrate may have at least the top surface made of single crystal silicon carbide (SiC), and the conductive thin film may be graphene.
  • the conductive thin film, graphene may have a single layer at its end that overlaps near the ridge where the top surface intersects with the vertical surface.
  • the substrate may have an inclined surface adjacent to the top surface at an end opposite to the edge that contacts the vertical surface of the top surface and that is non-parallel to the top surface, the conductive thin film may be formed from the top surface across the inclined surface, and the conductive thin film on the inclined surface may be multi-layered graphene.
  • the substrate may be a single crystal silicon carbide substrate or a hybrid substrate in which a single crystal silicon carbide layer is fabricated on an insulator.
  • the two-dimensional semiconductor layer is preferably made of a material selected from the group consisting of graphene, transition metal dichalcogenides, indium oxide, boron phosphide, and boron arsenide.
  • the two-dimensional semiconductor layer is particularly preferably made of a transition metal dichalcogenide selected from the group consisting of molybdenum disulfide ( MoS2 ), tungsten disulfide ( WS2 ), and tungsten diselenide ( WSe2 ).
  • the insulating film may be formed from a material selected from the group consisting of hafnium oxide, silicon carbide, zirconium oxide, erbium oxide, aluminum oxide, and silicon carbide.
  • the method for manufacturing a transistor includes the steps of preparing a substrate, forming a conductive thin film of 10 atomic layers or less on the flat top surface of the substrate, removing the conductive thin film and the upper part of the substrate from other parts while leaving the conductive thin film in a portion by microfabrication to form a vertical surface that intersects with the top surface and extends downward from the top surface, and a lower surface that is approximately parallel to the top surface and intersects with the vertical surface, depositing an insulating film so as to cover at least the vertical surface and the end of the conductive thin film, depositing a two-dimensional semiconductor layer so as to cover the top surface, the vertical surface, and the lower surface, and also to cover the conductive thin film and/or the insulating film in places where the conductive thin film and/or the insulating film are present, and forming a source electrode so as to overlap the part of the two-dimensional semiconductor layer that covers the conductive thin film, and forming a drain electrode so as to overlap the part of
  • the present invention after forming the conductive thin film, and before the process of forming the vertical surface and the lower surface, it is preferable to further include a process of providing a shielding layer over the conductive thin film.
  • the top surface of the substrate may be a single crystal of silicon carbide, and in the step of forming the conductive thin film, graphene may be formed as a conductive thin film on the top surface of the substrate.
  • the conductive thin film is formed from the top surface to the inclined surface, and the conductive thin film on the inclined surface preferably forms multiple layers of graphene.
  • the substrate may be a single crystal silicon carbide substrate or a hybrid substrate in which a single crystal silicon carbide layer is fabricated on an insulator.
  • the two-dimensional semiconductor layer is preferably made of a material selected from the group consisting of graphene, transition metal dichalcogenides, indium oxide, boron phosphide, and boron arsenide.
  • the two-dimensional semiconductor layer is particularly preferably made of a transition metal dichalcogenide selected from the group consisting of molybdenum disulfide ( MoS2 ), tungsten disulfide ( WS2 ), and tungsten diselenide ( WSe2 ).
  • the insulating film may be formed from a material selected from the group consisting of hafnium oxide, silicon carbide, zirconium oxide, erbium oxide, aluminum oxide, and silicon carbide.
  • transistor suitable for high-frequency applications which has a gate with an extremely short length and a carrier transport layer with an extremely thin thickness. Furthermore, such a transistor can be manufactured with high reliability.
  • 1 is a cross-sectional view showing a basic structure of a transistor 1 according to a first embodiment of the present invention.
  • 1 is a cross-sectional view showing the structure of an integrated circuit in which a plurality of transistors 1 are formed on a single substrate.
  • 1 is a perspective view illustrating a three-dimensional structure of a transistor according to a first embodiment.
  • 2 is a plan view showing an example of a layout in which electrode pads are provided on the transistor 1 according to the first embodiment.
  • FIG. FIG. 2 is a schematic diagram of a layout for high output using the transistor 1 according to the first embodiment.
  • 2A to 2C are diagrams illustrating an example of a procedure for a method for manufacturing the transistor 1 according to the first embodiment.
  • 1 is a cross-sectional view showing a basic structure of a transistor 1a according to a second embodiment of the present invention.
  • Fig. 1 is a cross-sectional view showing a basic structure of a transistor 1 according to a first embodiment of the present invention.
  • Fig. 2 is a cross-sectional view showing a structure of an integrated circuit in which a plurality of transistors 1 are formed on one substrate.
  • Fig. 3 is a perspective view showing a schematic three-dimensional structure of the transistor 1 according to the first embodiment.
  • the transistor 1 includes a substrate 2, a conductive thin film 3, a shielding layer 4, an insulating layer 5, an insulating film 6, a two-dimensional semiconductor layer 7, an electrode 8, and an electrode 9.
  • the substrate 2 serves as a base for forming the structure of the transistor 1.
  • the substrate 2 is preferably a substrate with a high resistance of at least 10,000 ⁇ or more on at least its surface.
  • a material containing silicon carbide may be used as the substrate 2, and at least the top surface 21 may be a single crystal silicon carbide substrate.
  • the substrate 2 may be a single crystal silicon carbide substrate, or a hybrid substrate in which a single crystal layer of silicon carbide is formed on an insulator (e.g., single crystal Si, sapphire, etc.).
  • a thin film of graphene preferably a monoatomic layer
  • the substrate 2 may be made of silicon (Si), sapphire, a quartz glass substrate, a flexible substrate made of a film-like resin such as polyimide or PET (Polyethylene terephthalate), or a transparent conductive oxide such as ITO (Indium Tin Oxide) or FTO (Fluorine-doped Tin Oxide).
  • Si silicon
  • sapphire a quartz glass substrate
  • a flexible substrate made of a film-like resin such as polyimide or PET (Polyethylene terephthalate)
  • a transparent conductive oxide such as ITO (Indium Tin Oxide) or FTO (Fluorine-doped Tin Oxide).
  • substrate 2 has a top surface 21, a vertical surface 22, and a lower surface 23 formed on one surface.
  • Top surface 21 is the uppermost flat surface of substrate 2.
  • Vertical surface 22 is a plane that intersects with top surface 21 and extends downward from top surface 21. In the example of FIG. 1, vertical surface 22 and top surface 21 are perpendicular to each other.
  • Lower surface 23 intersects with vertical surface 22 and is formed as a plane that is approximately parallel to top surface 21. In the example of FIG. 1, lower surface 23 and vertical surface 22 are perpendicular to each other, and top surface 21 and lower surface 23 are parallel to each other.
  • vertical surface 22 is a crystal layer, it is preferable that its surface be a (0001) plane.
  • the length from one end to the other end of the top surface 21 (L1 in FIG. 3) and the length from one end to the other end of the lower surface 23 (L2 in FIG. 3) should each be 100 nm to 5 ⁇ m.
  • the height of the vertical surface (H in FIG. 3) should be 30 to 100 nm.
  • the conductive thin film 3 is an extremely thin conductive thin film of a single atomic layer or several atomic layers (10 atomic layers or less) formed in contact with the top surface 21 of the substrate 2.
  • the thickness of the conductive thin film 3 is about several nm (preferably 5 nm) or less.
  • the length from one end of the conductive thin film 3 to the other end is preferably about 100 nm to 5 ⁇ m, matching the length L1 of the top surface 21 of the substrate 2.
  • a layered conductive material is suitable for the conductive thin film 3. Specifically, graphene, borophene, which is a two-dimensional crystal of boron, and derivatives of borophene are suitable for use.
  • graphene can be formed as a single-layer thin film on the (0001) surface of silicon carbide, which is suitable for the substrate 2, and is suitable for the conductive thin film 3.
  • titanium nitride (TiN) may be used for the conductive thin film 3.
  • the conductive thin film 3 is provided so as to cover the entire top surface 21 of the substrate 2 up to the ridge where the top surface 21 and the vertical surface 22 intersect.
  • An end (edge) 31 of the conductive thin film 3 that overlaps the ridge where the top surface 21 and the vertical surface 22 intersect functions as the gate of the transistor 1.
  • the portion of the conductive thin film 3 other than the edge 31 functions as wiring from the gate electrode pad 10 to the gate, which will be described later.
  • the shielding layer 4 is a layer of a conductor such as a metal provided on the conductive thin film 3, and shields between the electrode 8 and the conductive thin film 3.
  • the shielding layer 4 is electrically connected to a predetermined ground potential (e.g., 0 V).
  • An insulating layer 5 is provided on at least the front and back sides of the shielding layer 4 to prevent the shielding layer 4 from shorting with the conductive thin film 3 or the electrode 8. It is preferable to use aluminum (Al) or nickel (Ni) as the shielding layer 4.
  • Al aluminum
  • Ni nickel
  • the shielding layer 4 When Ni is used as the shielding layer 4, it is necessary to form a separate insulating layer 5 to prevent shorting with the conductive thin film 3 or the electrode 8. Note that when there is no need to shield between the electrode 8 and the conductive thin film 3 (for example, when signal interference between the electrode 8 and the conductive thin film 3 is not a problem), the transistor 1 does not need to include the shielding layer 4 and the insulating layer 5.
  • the end surface 51 of the insulating layer 5 should be a flat surface that is approximately aligned with the vertical surface 22.
  • the insulating film 6 is a thin film of an insulator that functions as a gate insulating film of the transistor 1.
  • a high dielectric constant insulating film such as hafnium oxide, silicon carbide, zirconium oxide, erbium oxide, aluminum oxide, etc., or a thin film of silicon carbide can be used.
  • a thin film of silicon carbide is suitable.
  • the insulating film 6 is formed so as to cover the upper surface of the insulating layer 5, the end surface 51, the edge 31, the vertical surface 22, and the lower surface 23.
  • the insulating film 6 covers at least the vertical surface 22, the edge 31, and the end surface 51 of the substrate 2, there are cases where it is not necessary to form the insulating film 6 on other parts.
  • the insulating film 6 does not need to be provided on the insulating layer 5.
  • the substrate 2 has sufficient insulating properties, it is not necessary to provide an insulating film 6 on the lower surface 23.
  • the two-dimensional semiconductor layer 7 is a semiconductor layer that functions as a carrier transport layer of the transistor 1.
  • the two-dimensional semiconductor layer 7 is formed so as to cover the top surface 21, the vertical surface 22, and the lower surface 23. In places where the conductive thin film 3, the shielding layer 4, the insulating layer 5, and/or the insulating film 6 are present, the two-dimensional semiconductor layer 7 is formed so as to cover them as well.
  • transition metal dichalcogenides e.g., molybdenum disulfide (MoS 2 ), tungsten disulfide (WS 2 ), tungsten diselenide (WSe 2 ), etc.
  • indium oxide In 2 O 3
  • boron phosphide boron arsenide, etc.
  • graphene is suitable as the two-dimensional semiconductor layer 7.
  • transition metal dichalcogenides such as MoS 2 and WS 2 are suitable for the two-dimensional semiconductor layer 7.
  • In 2 O 3 and transition metal dichalcogenides are suitable for the two-dimensional semiconductor layer 7.
  • Electrode 8 and electrode 9 are electrodes made of metals such as Au, Al, In, Bi, Ni, Pd, Ti, and Pt, or transparent conductive oxides such as ITO and FTO. Electrode 8 is provided overlapping a portion covering the conductive thin film 3 of the two-dimensional semiconductor layer 7, and functions as the source electrode of the transistor 1. Electrode 9 is provided overlapping a portion covering the lower surface 23 of the two-dimensional semiconductor layer 7, and functions as the drain electrode of the transistor 1.
  • transistor 1 having the basic structure described above, the surface on which conductive thin film 3 is formed and the surface on which two-dimensional semiconductor layer 7 covering vertical surface 22 is formed are perpendicular to each other, and edge 31 of conductive thin film 3 faces two-dimensional semiconductor layer 7 via insulating film 6, so the thickness of conductive thin film 3 defines the gate length of transistor 1. If conductive thin film 3 is a monoatomic layer of graphene, the gate length of transistor 1 can be shortened to 0.3 nm. Even if something other than a monoatomic layer of graphene is used for conductive thin film 3, a gate length of several nm or less corresponding to the thickness of conductive thin film 3 can be achieved.
  • FIG. 2 is a cross-sectional view showing the structure of an integrated circuit in which multiple transistors 1 are formed on one substrate.
  • the above-described transistor 1 structure which has an electrode 8 on the top surface 21 and an electrode 9 on the lower surface 23, and uses the edge 31 of the conductive thin film 3 as a gate, can be formed on both the left and right sides of the convex portion of the substrate 2 on which the top surface 21 is formed, sharing the conductive thin film 3 and the electrode 8, as shown in FIG. 2.
  • the transistors 1 can be formed on both the left and right sides of the lower surface 23, sharing the electrode 9.
  • an integrated circuit can be formed in which multiple transistors 1 are formed on the substrate 2.
  • a larger integrated circuit can be formed by integrating even more transistors 1 (six in the example of FIG. 2).
  • FIG. 3 is a perspective view showing a schematic three-dimensional structure of the transistor 1 according to the first embodiment.
  • the cross-sectional structure of the transistor 1 shown in FIG. 1 is formed over a desired width W as shown in FIG. 3.
  • the width W can be determined arbitrarily depending on the magnitude of the current to be passed through the transistor 1, but from the viewpoint of reliability, the width W is preferably set to about 30 to 50 ⁇ m. For example, if the allowable current per unit width of the channel is 1 A/mm and the width W is 50 ⁇ m, a current of 50 mA can be passed through one transistor 1 structure. If it is desired to pass a larger current, for example, the structure shown in FIG. 2 or the layout shown in FIG. 5 described later can be adopted, and multiple transistor 1 structures can be used in parallel to substantially expand the channel width and achieve the desired allowable current.
  • the transistor 1 is provided with a number of electrode pads for connection to the outside.
  • a source electrode pad 81 is provided overlapping the electrode 8 and is electrically connected to the electrode 8.
  • a drain electrode pad 91 is provided overlapping the electrode 9 and is electrically connected to the electrode 9.
  • a gate electrode pad 10 is provided outside the width W and is electrically connected to the conductive thin film 3.
  • the source electrode pad 81, the drain electrode pad 91, and the gate electrode pad 10 are each formed with an area sufficient to allow wire bonding or bump formation, and facilitate connection of the source, drain, and gate of the transistor 1 to the outside, respectively.
  • an electrode pad for connecting the shielding layer 4 to an external ground potential may be further provided.
  • the structure shown in FIG. 4 may be formed in an area of, for example, about 100 ⁇ m square.
  • Figures 5(a) to (c) are schematic diagrams of the layout of a transistor 1 for high output.
  • Figure 5(a) is a schematic diagram of a layout in which the structure of Figure 1 is provided on both sides of a common drain electrode 9 to increase output.
  • Figures 5(b) and (c) show the case in which even more transistors 1 are arranged to achieve even higher output, and the allowable current increases in proportion to the number of transistors arranged, achieving high output.
  • the number of transistors 1 that operate and form a current path (channel layer) can be determined arbitrarily. Comparing the configuration of FIG. 5(b), in which the comb electrodes are thinned out, with the configuration of FIG. 5(c), in which comb electrodes are provided on all electrodes 9, the configuration of FIG. 5(c) forms twice as many current paths (channel layers), doubles the current value and mutual conductance (gm), and enables higher output. Note that electrodes 9 do not need to be provided in the locations where the comb electrodes are thinned out in FIG. 5(b).
  • a method for manufacturing a transistor 1 having a structure in which a single layer of graphene is provided on a silicon carbide substrate will be described as an example of the transistor 1 according to this embodiment.
  • a substrate 2 having a silicon carbide (0001) surface on the upper surface is prepared (FIG. 6(a)).
  • a single graphene layer that will become the conductive thin film 3 is formed on the upper surface of the substrate 2 (FIG. 6(b)).
  • the graphene layer can be graphened by thermal sublimation of Si atoms, chemical vapor deposition, molecular beam epitaxy, or the like.
  • an Al shielding layer 4 is formed on the conductive thin film 3.
  • an insulating layer 5 of a natural oxide film is formed on the shielding layer 4 so as to cover its surface (FIG. 6(c)).
  • microfabrication is performed by reactive ion etching or neutral particle beam etching using a chlorine-based gas or a fluorine-based gas, thereby digging down a part of the substrate 2 to form a vertical surface 22 and a lower surface 23 on the substrate 2, and the shielding layer 4 is processed to match the vertical surface 22 (FIG. 6(d)).
  • the side of the shielding layer 4 is exposed during the microfabrication process, and an insulating layer 5 of a natural oxide film is formed again to cover the exposed surface.
  • an insulating film 6 is deposited (FIG. 6(e)).
  • the insulating film 6 is formed so as to cover the upper surface of the insulating layer 5, the end surface 51, the edge 31, the vertical surface 22, and the lower surface 23. Note that as long as the insulating film 6 covers at least the vertical surface 22, the edge 31, and the end surface 51 of the substrate 2, it may not be necessary to form the insulating film 6 on other parts.
  • the two-dimensional semiconductor layer 7 is deposited so as to cover the top surface 21, the vertical surface 22, and the lower surface 23 (FIG. 6(f)).
  • the two-dimensional semiconductor layer 7 is formed so as to cover the conductive thin film 3, the shielding layer 4, the insulating layer 5, and/or the insulating film 6 in places where they are present.
  • an electrode 8 is formed so as to cover the conductive thin film 3 in the two-dimensional semiconductor layer 7, and an electrode 9 is formed so as to cover the lower surface 23 in the two-dimensional semiconductor layer 7 (FIG. 6(g)).
  • the basic structure of the transistor 1 is completed as described above at 41.
  • a device that can be connected to the outside can be obtained by providing a source electrode pad 81, a drain electrode pad 91, and a gate electrode pad 10 to the electrode 8, the electrode 9, and the conductive thin film 3, respectively.
  • the transistor 1 described above can achieve a gate length of a single atom (approximately 0.3 nm), enabling a speed that exceeds that of the currently fastest high electron mobility transistor (InGaAs-HEMT) with a channel made of a compound semiconductor made of InGaAs. Furthermore, even if the conductive thin film is a few atomic layers thick (for example, approximately 1 nm thick), it is possible to achieve a shorter gate length and higher speed than current transistors, which are approaching the limits of exposure equipment.
  • the conductive thin film 3 and the two-dimensional semiconductor layer 7 are not transferred from another substrate, but are grown directly on the top surface 21 and the insulating film 6, so they do not wrinkle and can be perfectly adhered to the three-dimensional structure of the substrate surface.
  • the transistor 1 according to this embodiment can use a two-dimensional semiconductor with a band gap about three times larger than that of InGaAs for the two-dimensional semiconductor layer 7, enabling high output performance that exceeds that of InGaAs-HEMTs by more than an order of magnitude.
  • the transistor 1 according to this embodiment can use Si with a silicon carbide thin film, silicon carbide, sapphire with a silicon carbide thin film, etc. as the substrate 2, allowing for a high degree of freedom in substrate selection. This allows for applications not only to ultra-high frequency devices, but also to large scale logic integrated circuits.
  • a transistor 1a according to a second embodiment of the present invention will be described with reference to FIG. 7.
  • the gate resistance becomes high due to its extremely thin thickness.
  • the edge of the single layer of graphene is used as the gate electrode, and the graphene in the portion other than the vicinity of the edge is multi-layered to suppress the gate resistance.
  • the feature of this embodiment is the configuration for multi-layering the graphene in the portion other than the vicinity of the edge in the first embodiment. Note that the rest is the same as the first embodiment described above, so the description here will be omitted.
  • FIG. 7 is a cross-sectional view showing a basic structure of a transistor 1a according to the second embodiment.
  • the transistor 1a includes a substrate 2, a conductive thin film 3, a shielding layer 4, an insulating layer 5, an insulating film 6, a two-dimensional semiconductor layer 7, an electrode 8, and an electrode 9, similar to the transistor 1 according to the first embodiment.
  • the substrate 2 used in the transistor 1a has a slope 24 in addition to a top surface 21, a vertical surface 22, and a lower surface 23. In the substrate 2, at least the top surface 21 and the slope 24 are single crystals of silicon carbide.
  • the top surface 21 is preferably a (0001) surface of silicon carbide.
  • the slope 24 is a surface that is non-parallel (inclined) to the top surface 21 and is provided adjacent to the top surface 21 at the end opposite to the edge of the top surface 21 that contacts the vertical surface 22.
  • the slope angle of the slope 24 is arbitrary, but may be, for example, 45°, 22°, etc.
  • the inclined surface 24 having such an inclination angle can be formed by appropriately adjusting the gas flow rate and the high frequency power (for example, a gas flow rate of 40 sccm and a high frequency power of 50 W) in reactive ion etching using Cl 2.
  • the inclination angle of the inclined surface 24 does not need to be constant, and may be formed as a curved surface, for example. Such an inclined surface 24 is provided prior to the formation of the conductive thin film 3.
  • the conductive thin film 3 is simultaneously formed from the top surface 21 to the inclined surface 24. Since the growth rate of graphene on the inclined surface 24 is faster than the growth rate of graphene on the top surface 21, which is the (0001) surface of silicon carbide, multiple layers of graphene (preferably about 10 to 20 layers) grow on the inclined surface 24 while a single layer of graphene grows on the top surface 21. Therefore, the conductive thin film 3 in this embodiment is formed from the top surface 21 to the slope 24, and has a structure in which the vicinity of the edge 31 is made of single-layer graphene 32 and the vicinity of the inner slope 24 is made of multi-layer graphene 33.
  • the distance from the ridge line where the top surface 21 and the vertical surface 22 of the substrate 2 intersect to the slope 24 should be a distance sufficient to prevent the formation of multi-layer graphene from extending to the vicinity of the edge 31 (for example, about several hundreds of nm).
  • Transistor 1a is constructed by providing a conductive thin film 3 as described above with a shielding layer 4, insulating layer 5, insulating film 6, two-dimensional semiconductor layer 7, electrode 8, and electrode 9 similar to those in the first embodiment. Note that a recess will be formed in the conductive thin film 3 due to the inclination of the underlying slope 24, but it is advisable to fill this recess with an insulating material or the like to form a flat surface before stacking the shielding layer 4, insulating film 6, two-dimensional semiconductor layer 7, etc.
  • the carrier density increases due to the multi-layering of the graphene that constitutes the conductive thin film 3, so that the resistance of the conductive thin film 3 as a whole can be reduced.
  • a single layer of graphene faces the two-dimensional semiconductor layer 7 via the insulating film 6 and functions as a gate electrode, so that the gate length of the transistor 1 can be one atom (about 0.3 nm).
  • Reference Signs List 1 1a Transistor 2 Substrate 21 Top surface 22 Vertical surface 23 Lower surface 24 Slope 3 Conductive thin film 31 Edge 32 Single-layer graphene 33 Multi-layer graphene 4 Shielding layer 5 Insulating layer 51 End surface 6 Insulating film 7 Two-dimensional semiconductor layer 8, 9 Electrode 81 Source electrode pad 91 Drain electrode pad 10 Gate electrode pad

Landscapes

  • Thin Film Transistor (AREA)

Abstract

極めて短い長さのゲートおよび極めて薄いキャリア輸送層を有するトランジスタ　トランジスタは、平坦な最上面と、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面とを有する基板と、基板の最上面に接して形成される導電薄膜と、少なくとも、垂直面、導電薄膜の端部を覆うように形成される絶縁膜と、最上面、垂直面、および下段面を覆うように形成される二次元半導体層であって、導電薄膜および／または絶縁膜が存在する箇所については導電薄膜および／または絶縁膜をも覆うように重ねて形成される、二次元半導体層と、二次元半導体層における最上面を覆う箇所に設けられるソース電極と、二次元半導体層における下段面を覆う箇所に設けられるドレイン電極と、を備える。

Description

トランジスタおよびその製造方法、並びに集積回路
　本発明は、ゲート長が極めて短く、キャリア輸送層が極めて薄いトランジスタおよびその製造方法、並びに集積回路に関する。
　次世代の移動通信システム（いわゆる６Ｇ、Ｂｅｙｏｎｄ５Ｇ）を実現するにあたり、アナログ・フロントエンドの増幅器およびベースバンドの中核を成す論理集積回路の更なる高速化が求められている。これらの高速化に向けては、ゲートの極短化や、キャリア輸送層（チャネル）の極薄化が必要とされている。ゲートの極短化については、単原子レベルまでゲート長を短くすることができる技術が求められている。また、キャリア輸送層の極薄化についても、単原子レベルの厚みを実現する技術が求められている。
　従来半導体集積回路製造では、紫外線を用いたリソグラフィーが用いられており、今後の半導体集積回路製造でも、紫外線の波長をさらに短くした、いわゆる極端紫外線（ＥＵＶ）を用いることで、従来技術の延長線上で極微細化を進める方向で技術開発が進められている。しかし、ＥＵＶを用いた半導体製造装置はますます大型化・高価になっていることに加えて有害な物質が使われており、近い将来ＥＵＶ技術の進展は難しくなることが予想される。
　このよう状況において、ゲートの極短化や、キャリア輸送層の極薄化の要求に対し、単原子長ゲートおよび二次元半導体であるＭｏＳ２単原子層のチャネルを有するトランジスタが提案されている（例えば非特許文献１を参照）。
Fan Wu et al. Nature 603 (2022) 259
　非特許文献１に記載されているトランジスタは、金属箔上にＣＶＤ法により形成したグラフェン膜を基板に転写し、転写グラフェンをゲートとして用いている。また、二次元半導体についても、金属箔上にＣＶＤ法により形成したものを所望の基板へ転写している。この非特許文献１のトランジスタには、三つの大きな問題点がある。一つ目の問題点は、金属箔から基板へ転写したグラフェンや二次元半導体は、皺がよったり、基板表面の三次元構造へ完全に密着していない点である。そのため、理論値よりも低いデバイス性能値を示し、デバイス信頼性も低い。二つ目の問題点は、ゲート抵抗が高い点がある。高ゲート抵抗は、ゲートとしてグラフェン単層を用いていることによるものであり、トランジスタの高速化を妨げるものである。三つ目の問題点は、高周波応用に適した既存デバイス構造ではゲート電極や絶縁層等一部の構造や部分が数十ナノメートルもしくは数ナノメートル程度に短縮・縮小されているが、本発明のように層厚が原子１個～十数個分の２次元材料・物質で構成されたデバイス構造やデバイスレイアウトの最適化がなされていない点である。これらの問題点のため、単原子長ゲートを有するトランジスタはこれまで実用化されていなかった。
　本発明は上記に鑑みなされたものであり、極めて短い（好ましくは単原子レベルの）長さのゲートおよび極めて薄い厚みの（好ましくは単原子レベルの）キャリア輸送層を有するトランジスタ、および、その大量生産に適した信頼性の高い製造方法を提供することを目的とする。
　本発明の実施形態に係るトランジスタは、最上面と、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面とを有する基板と、基板の最上面に接して形成される導電薄膜と、少なくとも、垂直面、導電薄膜の端部を覆うように形成される絶縁膜と、最上面、垂直面、および下段面を覆うように形成される二次元半導体層であって、導電薄膜および／または絶縁膜が存在する箇所については導電薄膜および／または絶縁膜をも覆うように重ねて形成される、二次元半導体層と、二次元半導体層における最上面を覆う箇所に設けられるソース電極と、二次元半導体層における下段面を覆う箇所に設けられるドレイン電極と、を備える。最上面および／または下段面は平坦な面とするとよい。
　本発明では、トランジスタは、導電薄膜の上に、導体の遮蔽層をさらに備え、遮蔽層の表裏両面に絶縁層が設けられるとよい。
　本発明では、基板は、少なくとも最上面が炭化珪素（ＳｉＣ）の単結晶とするとよく、導電薄膜は、グラフェンとするとよい。また、導電薄膜であるグラフェンは、最上面と垂直面が交わる稜線近傍に重なる端部が単層となっているとよい。
　本発明では、基板は、最上面の垂直面と接する縁とは反対の端部において最上面に隣接し最上面と非平行である傾斜面を備えるとよく、導電薄膜は最上面から傾斜面に渡って形成され、傾斜面の上における導電薄膜は多層のグラフェンとなっているとよい。
　本発明では、基板は、炭化珪素の単結晶基板または絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板であるとよい。
　本発明では、二次元半導体層は、グラフェン、遷移金属ダイカルコゲナイド、酸化インジウム、リン化ホウ素、および砒化ホウ素からなる群から選択される材料により形成されるとよい。二次元半導体層は、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、および二セレン化タングステン（ＷＳｅ２）のいずれかである遷移金属ダイカルコゲナイドより形成されると特によい。
　本発明では、絶縁膜は、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム、および炭化珪素からなる群から選択される材料により形成されるとよい。
　本発明の実施形態に係る集積回路は、請求項１または２に記載のトランジスタを複数備える。当該集積回路において、基板は、最上面が形成された凸部に対向する２つの垂直面を有し、１つの導電薄膜および１つのソース電極を２つのトランジスタが共用するとよい。あるいは、基板は、１つの下段面の両側に対向する２つの垂直面を有し、１つの下段面を２つのトランジスタが共用するとよい。
　本発明の実施形態に係るトランジスタの製造方法は、基板を準備する工程と、基板の平坦な最上面に１０原子層以下の導電薄膜を形成する工程と、微細加工により、一部に導電薄膜を残しつつ、他の部分について導電薄膜および基板の上部を除去して、基板に、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面垂直面および下段面とを形成する工程と、少なくとも、垂直面、導電薄膜の端部を覆うように絶縁膜を堆積する工程と、最上面、垂直面、および下段面を覆うように、且つ、導電薄膜および／または絶縁膜が存在する箇所については導電薄膜および／または絶縁膜をも覆うように重ねて二次元半導体層を堆積する工程と、二次元半導体層における導電薄膜を覆う箇所に重ねてソース電極を形成し、二次元半導体層における下段面を覆う箇所に重ねてドレイン電極を形成する工程とを備える。
　本発明では、導電薄膜を形成した後、垂直面および下段面を形成する工程の前に、導電薄膜に重ねて遮蔽層を設ける工程をさらに備えるとよい。
　本発明では、基板は、少なくとも最上面が炭化珪素の単結晶であるとよく、導電薄膜を形成する工程において、基板の最上面に導電薄膜としてグラフェンを形成するとよい。導電薄膜を形成する工程において、導電薄膜であるグラフェンを、最上面と垂直面が交わる稜線近傍に重なる端部が単層となるように形成すると特によい。
　本発明では、導電薄膜を形成する工程より前に、最上面に隣接し最上面と非平行である傾斜面を形成する工程を有するとよく、導電薄膜を形成する工程において、導電薄膜を最上面から傾斜面に渡って形成し、傾斜面の上における導電薄膜は多層のグラフェンを形成するとよい。
　本発明では、基板は、炭化珪素の単結晶基板または絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板とするとよい。
　本発明では、二次元半導体層は、グラフェン、遷移金属ダイカルコゲナイド、酸化インジウム、リン化ホウ素、および砒化ホウ素からなる群から選択される材料により形成されるとよい。二次元半導体層は、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、および二セレン化タングステン（ＷＳｅ２）のいずれかである遷移金属ダイカルコゲナイドより形成されると特によい。
　本発明では、絶縁膜は、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム、および炭化珪素からなる群から選択される材料により形成されるとよい。
　極めて短い長さのゲートおよび極めて薄い厚みのキャリア輸送層を有する高周波応用に適したトランジスタを実現することができる。また、このようなトランジスタを高い信頼性で製造することができる。
本発明の第１実施形態に係るトランジスタ１の基本構造を示す断面図である。 １つの基板上に複数のトランジスタ１が形成された集積回路の構造を示す断面図である。 第１実施形態に係るトランジスタ１の立体構造を模式的に示す斜視図である。 第１実施形態に係るトランジスタ１に電極パッドを設けるレイアウトの一例を示す平面図である。 第１実施形態に係るトランジスタ１を用いた高出力のためのレイアウトの模式図である。 第１実施形態に係るトランジスタ１の製造方法の手順の一例を示す図である。 本発明の第２実施形態に係るトランジスタ１ａの基本構造を示す断面図である。
　以下、本発明の実施形態について説明する。背景技術の説明に用いた図も含め、各図面における共通の構成要素については同じ符号を付す。
［第１実施形態］
　図１は、本発明の第１実施形態に係るトランジスタ１の基本構造を示す断面図である。図２は、１つの基板上に複数のトランジスタ１が形成された集積回路の構造を示す断面図である。図３は、第１実施形態に係るトランジスタ１の立体構造を模式的に示す斜視図である。図１に示すように、トランジスタ１は、基板２、導電薄膜３、遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を備える。
　基板２は、トランジスタ１の構造を形成するための下地となる。基板２は、少なくともその表面において１０，０００Ω以上の高抵抗である基板であることが好ましい。基板２としては、例えば、炭化珪素を含む物質を用いるとよく、少なくとも最上面２１が炭化珪素の単結晶となっているものを用いるとよい。より具体的には、基板２は、炭化珪素の単結晶基板であってもよいし、絶縁体（例えば、単結晶のＳｉ、サファイア等）に炭化珪素の単結晶層を作製したハイブリッド基板であってもよい。最上面２１が炭化珪素の単結晶となっている基板を用いると、最上面２１上に導電薄膜３としてグラフェンの薄膜（好ましくは単原子層）を形成することができる。導電薄膜３としてグラフェン以外の材料を採用する場合には、基板２にシリコン（Ｓｉ）、サファイア、石英ガラス基板、ポリイミド、ＰＥＴ（Polyethylene terephthalate）等のフィルム状樹脂から構成されるフレキシブル基板、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）やFTO（Fluorine-doped Tin Oxide；フッ素ドープ酸化すず）等の透明導電性酸化物等を用いてもよい。
　基板２は、図１に示すように、その一方の表面に最上面２１、垂直面２２、および下段面２３が形成されている。最上面２１は、基板２における最上部の平坦面である。垂直面２２は、最上面２１と交わり、前記最上面２１より下方に延びる平面である。図１の例では、垂直面２２と最上面２１とは直交する。下段面２３は、垂直面２２と交わり、最上面２１と略平行な平面として形成される。図１の例では、下段面２３と垂直面２２とは直交し、最上面２１と下段面２３とは平行となっている。垂直面２２は、結晶層とする場合、その表面は（０００１）面とするとよい。最上面２１の一端から他端までの長さ（図３におけるＬ１）、および下段面２３における一端から他端まで長さ（図３におけるＬ２）は、それぞれ１００ｎｍ～５μｍとするとよい。また、垂直面の高さ（図３におけるＨ）は、３０～１００ｎｍとするとよい。
　導電薄膜３は、基板２の最上面２１に接して形成された単原子層または数原子層（１０原子層以下）の極薄の導体の薄膜である。導電薄膜３の厚みは、数ｎｍ程度（好ましくは５ｎｍ）以下とされる。また、導電薄膜３の一端から他端までの長さは、基板２の最上面２１の長さＬ１に合わせて１００ｎｍ～５μｍ程度とするとよい。導電薄膜３としては、層状の導体物質が好適である。具体的には、グラフェン、ホウ素の二次元結晶であるボロフェン、ボロフェンの誘導体等を用いるとよい。特にグラフェンは、基板２として好適な炭化珪素の（０００１）面に単層の薄膜を形成することが可能であり、導電薄膜３として好適である。その他、導電薄膜３として、窒化チタン（ＴｉＮ）を用いてもよい。導電薄膜３は、基板２における最上面２１と垂直面２２が交わる稜線付近まで、最上面２１の全面を覆うように設けられる。導電薄膜３における、最上面２１と垂直面２２が交わる稜線近傍に重なる端部（エッジ）３１は、トランジスタ１におけるゲートとして機能する。また、導電薄膜３における上記のエッジ３１以外の部分は、後述するゲート電極パッド１０からゲートへの配線として機能する。
　遮蔽層４は、導電薄膜３の上に設けられた金属等の導体の層であり、電極８と導電薄膜３との間を遮蔽する。遮蔽層４は、電気的には所定の接地電位（例えば０Ｖ）に接続される。遮蔽層４の少なくとも表裏両面には、遮蔽層４が導電薄膜３や電極８と短絡することを防ぐべく、絶縁層５が設けられる。遮蔽層４としては、アルミニウム（Ａｌ）やニッケル（Ｎｉ）を用いることが好ましい。遮蔽層４としてＡｌを用いる場合、Ａｌの表面に形成される自然酸化膜を、そのまま絶縁層５として用いることができ、製造プロセスを簡素化することができる。遮蔽層４としてＮｉを用いる場合には、導電薄膜３や電極８との短絡を防ぐべく、別途絶縁層５を形成する必要がある。なお、電極８と導電薄膜３との間を遮蔽する必要が無い場合（例えば、電極８と導電薄膜３との間の信号干渉が問題にならない場合等）には、トランジスタ１は、遮蔽層４および絶縁層５を備えなくてもよい。絶縁層５の端面５１は、垂直面２２と略一致する平面とするとよい。
　絶縁膜６は、トランジスタ１のゲート絶縁膜として機能する絶縁体の薄膜である。絶縁膜６としては、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム等の高誘電率の絶縁膜や、炭化珪素の薄膜等を用いることができる。１ＴＨｚを超えるような高周波用途においては、炭化珪素の薄膜が好適である。図１に示す例では、絶縁膜６は、絶縁層５の上面から端面５１、エッジ３１、垂直面２２を経て下段面２３までを覆うように形成されている。なお、絶縁膜６は、基板２の少なくとも垂直面２２、エッジ３１、および端面５１を覆っていれば、他の部分については形成されなくてもよい場合がある。例えば、絶縁層５と遮蔽層４を備える構成では、絶縁層５上には絶縁膜６を設けなくてもよい。一方、絶縁層５と遮蔽層４を備えない構成の場合には、導電薄膜３と電極８との短絡を防ぐべく、導電薄膜３と電極８の間にも絶縁膜６を設ける必要がある。また、基板２が十分な絶縁性を有する場合、下段面２３上に絶縁膜６を設けなくてもよい。
　二次元半導体層７は、トランジスタ１のキャリア輸送層として機能する半導体の層である。二次元半導体層７は、最上面２１、垂直面２２、および下段面２３を覆うように形成される。導電薄膜３、遮蔽層４、絶縁層５、および／または絶縁膜６がある箇所については、二次元半導体層７がこれらをも覆うように重ねて形成される。二次元半導体層７には、単原子層もしくは数原子層の、グラフェン、遷移金属ダイカルコゲナイド（例えば、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、二セレン化タングステン（ＷＳｅ２）等）、酸化インジウム（Ｉｎ２Ｏ３）、リン化ホウ素、砒化ホウ素等を用いることができる。１ＴＨｚを超えるような高周波用途においては、二次元半導体層７としてグラフェンが好適である。３００ＧＨｚ～１ＴＨｚ程度の高周波用途においては、二次元半導体層７としてＭｏＳ２、ＷＳ２等の遷移金属ダイカルコゲナイドが好適である。ロジック回路等の比較的低周波の用途においては、二次元半導体層７としてＩｎ２Ｏ３や遷移金属ダイカルコゲナイドが好適である。
　電極８と電極９は、Ａｕ、Ａｌ、Ｉｎ、Ｂｉ、Ｎｉ、Ｐｄ、Ｔｉ、Ｐｔ等の金属や、ＩＴＯ、ＦＴＯ等の透明導電性酸化物製の電極である。電極８は、二次元半導体層７の導電薄膜３を覆う箇所に重ねて設けられ、トランジスタ１のソース電極として機能する。電極９は、二次元半導体層７の下段面２３を覆う箇所に重ねて設けられ、トランジスタ１のドレイン電極として機能する。
　上述のような基本構造を有するトランジスタ１では、導電薄膜３の形成面と、垂直面２２を覆う二次元半導体層７の形成面とが直交する形となり、導電薄膜３のエッジ３１が絶縁膜６を介して二次元半導体層７と対向するので、導電薄膜３の厚みがトランジスタ１のゲート長を定義する。導電薄膜３をグラフェンの単原子層とすれば、トランジスタ１のゲート長を０．３ｎｍまで短くすることができる。導電薄膜３にグラフェンの単原子層以外を採用する場合であっても、導電薄膜３の厚みに対応する数ｎｍ以下のゲート長を実現することができる。
　図２は、１つの基板上に複数のトランジスタ１が形成された集積回路の構造を示す断面図である。上記で説明した、最上面２１上に電極８、下段面２３上に電極９を備え、導電薄膜３のエッジ３１をゲートとするトランジスタ１の構造は、図２に示されているように、導電薄膜３や電極８を共有する形で最上面２１が形成された基板２の凸部の左右両側に形成することができる。あるいは、電極９を共有する形で下段面２３の左右両側にトランジスタ１を形成することもできる。このように、基板２に複数のトランジスタ１が形成された集積回路とすることができる。図２に示すように図１と同様の構造を繰り返し形成すれば、さらに多数の（図２の例では６個の）トランジスタ１を集積したより規模の大きな集積回路とすることができる。
　図３は、第１実施形態に係るトランジスタ１の立体構造を模式的に示す斜視図である。図１に示したトランジスタ１の断面構造は、図３に示すように所望の幅Ｗに渡って形成される。幅Ｗは、トランジスタ１に流す電流の大きさ等に応じて任意に決定することができるが、信頼性の観点から幅Ｗは３０～５０μｍ程度とすることが好ましい。例えばチャネルの単位幅当たりの許容電流量は１Ａ／ｍｍとし、幅Ｗを５０μｍとした場合には、１つのトランジスタ１の構造につき５０ｍＡの電流を流すことができる。より多くの電流を流そうとする場合には、例えば図２に示した構造や後述する図５に示したレイアウトを採用して、トランジスタ１の構造を複数並列に用いることで実質的にチャネルの幅を拡張して所望の許容電流量を実現するとよい。
　図４に示すように、トランジスタ１には外部との接続のために複数の電極パッドが設けられる。電極８に重ねてソース電極パッド８１が設けられ、電極８と電気的に接続される。電極９に重ねてドレイン電極パッド９１が設けられ、電極９と電気的に接続される。また、幅Ｗより外側にゲート電極パッド１０が設けられ、導電薄膜３と電気的に接続される。ソース電極パッド８１、ドレイン電極パッド９１、ゲート電極パッド１０は、いずれもワイヤボンディングやバンプの形成が可能な程度に十分な面積で形成され、それぞれトランジスタ１のソース、ドレイン、ゲートと外部との接続を容易にする。図４には描かれていないが、遮蔽層４を外部の接地電位に接続するための電極パッドをさらに設けてもよい。図４に示された構造は、例えば１００μｍ四方程度の領域に形成するとよい。
　図５（ａ）～（ｃ）は、高出力のためのトランジスタ１のレイアウトの模式図である。図５（ａ）では、図１の構造を共通のドレイン電極９の両側に設けて高出力化させたレイアウトの模式図である。従来デバイスに比べ、二つのデバイスをより近接して配置・接続することが可能となり、接続用配線回路の伝送損失や寄生抵抗を低減することが可能となり、高周波における電力損失を抑制し、高出力化を可能にしている。図５（ｂ）および（ｃ）は、さらに多くのトランジスタ１を並べて更なる高出力化を図った場合のものであり、並べたトランジスタの数に比例して許容される電流が増加し、高出力が実現される。さらには、ドレイン電極パッド９１から電極９上に延びる櫛状電極の本数や配置を変えることにより、動作し電流パス（チャネル層）を形成するトランジスタ１の数を任意に決めることができる。櫛状電極が間引かれている図５（ｂ）の構成と全ての電極９に櫛状電極が設けられている図５（ｃ）の構成を比較すると、図５（ｃ）の構成の方が電流パス（チャネル層）が２倍形成され、電流値や相互コンダクタンス（ｇｍ）が２倍となり、高出力化が可能となる。なお、図５（ｂ）において櫛状電極が間引かれている箇所については電極９を設けなくてもよい。
　続いて、図６を参照して、本実施形態に係るトランジスタ１の一例として、炭化珪素基板上に単層のグラフェンを設けた構造のトランジスタ１の製造方法を説明する。
　はじめに、基板２として上面が炭化珪素の（０００１）面となった基板を準備する（図６中の（ａ））。続いて、基板２の上面に導電薄膜３となる単層のグラフェン層を形成する（図６の（ｂ））。グラフェン層のグラフェン化の方法としては、Ｓｉ原子の熱昇華法、化学気相成長法、分子線エピタキシー法等により形成することができる。次に、導電薄膜３の上に、Ａｌの遮蔽層４を形成する。遮蔽層４の形成および微細加工の過程で遮蔽層４にはその表面を覆うように自然酸化膜の絶縁層５が形成される（図６の（ｃ））。なお、遮蔽層４としてＡｌ以外の自然酸化膜が形成されない素材を用いる場合には、遮蔽層４と導電薄膜３や電極８との絶縁性を確保すべく、遮蔽層４の上下に絶縁層を形成するとよい。
　続いて、塩素系ガスやフッ素系ガスを用いた反応性イオンエッチングもしくは中性粒子ビームエッチングにより微細加工を施すことにより、基板２の一部を掘り下げることで基板２に垂直面２２と下段面２３を形成するとともに、垂直面２２に合わせて遮蔽層４を加工する（図６の（ｄ））。微細加工の過程で遮蔽層４の側面が露出するが、露出した表面を覆うように改めて自然酸化膜の絶縁層５が形成される。微細加工により形成された垂直面２２や下段面２３にはグラフェン層は無いが、残された最上面２１の上には単層グラフェンの導電薄膜３が残される。続いて、絶縁膜６を堆積する（図６の（ｅ））。図６の（ｅ）では、絶縁膜６は、絶縁層５の上面から端面５１、エッジ３１、垂直面２２を経て下段面２３までを覆うように形成されている。なお、絶縁膜６は、基板２の少なくとも垂直面２２、エッジ３１、および端面５１を覆っていれば、他の部分については形成されなくてもよい場合がある。続いて、最上面２１、垂直面２２、および下段面２３を覆うように二次元半導体層７を堆積させる（図６の（ｆ））。このとき、導電薄膜３、遮蔽層４、絶縁層５、および／または絶縁膜６がある箇所については二次元半導体層７はこれらをも覆うように重ねて形成される。そして、二次元半導体層７における導電薄膜３を覆う箇所に重ねて電極８を形成し、二次元半導体層７における下段面２３を覆う箇所に重ねて電極９を形成する（図６の（ｇ））。以上に４１よりトランジスタ１の基本構造が完成する。電極８、電極９、導電薄膜３に、それぞれソース電極パッド８１、ドレイン電極パッド９１、ゲート電極パッド１０を設けることで外部との接続が可能なデバイスが得られる。
　以上で説明したトランジスタ１は、ゲート長の単原子長化（０．３ｎｍ程度）が可能であり、現時点で最高速であるＩｎＧａＡｓから成る化合物半導体をチャネルとした高電子移動度トランジスタ（ＩｎＧａＡｓ－ＨＥＭＴ）を上回る高速化が可能となる。また、導電薄膜を数原子層（例えば１ｎｍ程度）としても、露光装置の限界が近付いている現行のトランジスタと比較して短ゲート長化および高速化が可能である。
　導電薄膜３や二次元半導体層７は、別の基板からの転写ではなく、最上面２１上や絶縁膜６上に直接成長させるため、皺がよることがなく、基板表面の三次元構造へ完全に密着させることができる。
　また、本実施形態に係るトランジスタ１は、二次元半導体層７にＩｎＧａＡｓよりも３倍程度大きなバンドギャップを有する二次元半導体を利用できることから、ＩｎＧａＡｓ－ＨＥＭＴを一桁以上上回る高出力性が可能となる。
　また、本実施形態に係るトランジスタ１は、基板２として、炭化珪素薄膜付きＳｉ、炭化珪素、炭化珪素薄膜付きサファイア等を利用でき、基板選択の自由度が高い。これにより、例えば、超高周波デバイス応用だけでなく、論理大規模集積回路への応用展開も可能となる。
［第２実施形態］
　続いて、図７を参照して、本発明の第２実施形態に係るトランジスタ１ａを説明する。ゲート抵抗が高いとトランジスタの高周波特性は抑制されてしまうところ、第１実施形態の構造のトランジスタ１において導電薄膜３に単層のグラフェンを採用する場合、その極めて薄い厚みによりゲート抵抗が高くなってしまう。本実施形態に係るトランジスタ１ａでは、ゲート電極として単層のグラフェンのエッジを利用しつつ、エッジの近傍以外の部分のグラフェンを多層化することによりゲート抵抗を抑制する。本実施形態の特徴は、第１実施形態におけるエッジの近傍以外の部分のグラフェンを多層化するための構成にある。なお、それ以外については、上述した第１の実施形態と同様なので、ここでの説明を省略する。
　図７は、第２実施形態に係るトランジスタ１ａの基本構造を示す断面図である。トランジスタ１ａは、第１実施形態に係るトランジスタ１と同様、基板２、導電薄膜３、遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を備える。トランジスタ１ａに用いられる基板２は、最上面２１、垂直面２２、下段面２３に加え、斜面２４を有する。基板２において、少なくとも最上面２１および斜面２４は炭化珪素の単結晶とされる。最上面２１は炭化珪素の（０００１）面とするとよい。斜面２４は、最上面２１の垂直面２２と接する縁と反対の端部において最上面２１と隣接して設けられる最上面２１とは非平行の（傾斜した）面である。斜面２４の傾斜角は任意であるが、例えば４５°、２２°等とするとよい。このような傾斜角を有する斜面２４は、例えばＣｌ２による反応性イオンエッチングにおいて、ガス流量および高周波電力を適切に（一例として、ガス流量４０ｓｃｃｍ、高周波電力５０Ｗに）調整することにより形成することができる。また、斜面２４の傾斜角は一定である必要はなく、例えば湾曲した面として形成されてもよい。このような斜面２４は、導電薄膜３の形成に先立って設けられる。そして、本実施形態では、導電薄膜３は最上面２１から傾斜面２４に渡って、同時に形成される。斜面２４上でのグラフェンの成長速度は、炭化珪素の（０００１）面である最上面２１上でのグラフェンの成長速度よりも早いため、最上面２１上に単層のグラフェンを成長させる間に、斜面２４上には多層（好ましくは１０～２０層程度）のグラフェンが成長する。したがって、本実施形態における導電薄膜３は、最上面２１から斜面２４に渡って形成され、エッジ３１の近傍を単層グラフェン３２としつつ内側にある斜面２４上では多層グラフェン３３に切り替わる構造となる。基板２における最上面２１と垂直面２２が交わる稜線から、斜面２４までの距離（すなわち、最上面２１の長さ）は、多層グラフェンの形成がエッジ３１の近傍まで及ぶことを避けるのに十分な距離（例えば数１００ｎｍ程度）とするとよい。
　上記のような導電薄膜３に、第１実施形態と同様の遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を設けることでトランジスタ１ａが構成される。なお、下地となる斜面２４の傾斜により導電薄膜３には窪みできることになるが、遮蔽層４、絶縁膜６、二次元半導体層７等を積み重ねる前にこの窪みを絶縁材料等で埋めて平坦な面となるようにするとよい。
　以上のように構成されるトランジスタ１ａでは、第１実施形態のトランジスタ１と同様の効果に加え、導電薄膜３を成すグラフェンの多層化によりキャリア密度が増加するため、導電薄膜３全体として低抵抗化することができる。一方、導電薄膜３のエッジ３１では、単層のグラフェンが絶縁膜６を介して二次元半導体層７と対向してゲート電極として機能するため、トランジスタ１のゲート長は原子一個分（０．３ｎｍ程度）とすることができる。
　なお、上記に本実施形態およびその具体例を説明したが、本発明はこれらの例に限定されるものではない。また、前述の実施形態またはその具体例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１，１ａ　トランジスタ
２　基板
２１　最上面
２２　垂直面
２３　下段面
２４　斜面
３　導電薄膜
３１　エッジ
３２　単層グラフェン
３３　多層グラフェン
４　遮蔽層
５　絶縁層
５１　端面
６　絶縁膜
７　二次元半導体層
８，９　電極
８１　ソース電極パッド
９１　ドレイン電極パッド
１０　ゲート電極パッド

Claims (20)

  1. 　最上面と、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面とを有する基板と、
    　前記基板の前記最上面に接して形成される導電薄膜と、
    　少なくとも、前記垂直面、前記導電薄膜の端部を覆うように形成される絶縁膜と、
    　前記最上面、前記垂直面、および前記下段面を覆うように形成される二次元半導体層であって、前記導電薄膜および／または前記絶縁膜が存在する箇所については前記導電薄膜および／または前記絶縁膜をも覆うように重ねて形成される、二次元半導体層と、
    　前記二次元半導体層における前記最上面を覆う箇所に設けられるソース電極と、
    　前記二次元半導体層における前記下段面を覆う箇所に設けられるドレイン電極と、
    　を備えるトランジスタ。
  2. 　前記導電薄膜の上に、導体の遮蔽層をさらに備え、
    　前記遮蔽層の表裏両面に絶縁層が設けられる
    ことを特徴とする請求項１に記載のトランジスタ。
  3. 　前記基板は、少なくとも前記最上面が炭化珪素の単結晶であり、
    　前記導電薄膜は、グラフェンであることを特徴とする請求項１または２に記載のトランジスタ。
  4. 　前記導電薄膜であるグラフェンは、前記最上面と前記垂直面が交わる稜線近傍に重なる端部が単層であることを特徴とする請求項３に記載のトランジスタ。
  5. 　前記基板は、前記最上面の前記垂直面と接する縁とは反対の端部において前記最上面に隣接し前記最上面と非平行である傾斜面を備え、
    　前記導電薄膜は前記最上面から前記傾斜面に渡って形成され、
    　前記傾斜面の上における前記導電薄膜は多層のグラフェンである
    　ことを特徴とする請求項４に記載のトランジスタ。
  6. 　前記基板は、炭化珪素の単結晶基板または絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板であることを特徴とする請求項１または２に記載のトランジスタ。
  7. 　前記二次元半導体層は、グラフェン、遷移金属ダイカルコゲナイド、酸化インジウム、リン化ホウ素、および砒化ホウ素からなる群から選択される材料により形成されることを特徴とする請求項１または２に記載のトランジスタ。
  8. 　前記二次元半導体層は、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、および二セレン化タングステン（ＷＳｅ２）のいずれかである遷移金属ダイカルコゲナイドより形成されることを特徴とする請求項７に記載のトランジスタ。
  9. 　前記絶縁膜は、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム、および炭化珪素からなる群から選択される材料により形成されることを特徴とする請求項１または２に記載のトランジスタ。
  10. 　請求項１または２に記載のトランジスタを複数備える集積回路であって、
    　前記基板は、前記最上面が形成された凸部に対向する２つの前記垂直面を有し、
    　１つの前記導電薄膜および１つの前記ソース電極を２つの前記トランジスタが共用することを特徴とする集積回路。
  11. 　請求項１または２に記載のトランジスタを複数備える集積回路であって、
    　前記基板は、１つの前記下段面の両側に対向する２つの前記垂直面を有し、
    　１つの前記下段面を２つの前記トランジスタが共用することを特徴とする集積回路。
  12. 　基板を準備する工程と、
    　前記基板の平坦な最上面に１０原子層以下の導電薄膜を形成する工程と、
    　微細加工により、一部に前記導電薄膜を残しつつ、他の部分について前記導電薄膜および前記基板の上部を除去して、前記基板に、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面垂直面および下段面とを形成する工程と、
    　少なくとも、前記垂直面、前記導電薄膜の端部を覆うように絶縁膜を堆積する工程と、
    　前記最上面、前記垂直面、および前記下段面を覆うように、且つ、前記導電薄膜および／または前記絶縁膜が存在する箇所については前記導電薄膜および／または前記絶縁膜をも覆うように重ねて二次元半導体層を堆積する工程と、
    　前記二次元半導体層における前記導電薄膜を覆う箇所に重ねてソース電極を形成し、前記二次元半導体層における前記下段面を覆う箇所に重ねてドレイン電極を形成する工程と
    を備えるトランジスタの製造方法。
  13. 　前記導電薄膜を形成した後、前記垂直面および前記下段面を形成する工程の前に、前記導電薄膜に重ねて遮蔽層を設ける工程をさらに備えることを特徴とする請求項１２に記載の製造方法。
  14. 　前記基板は、少なくとも前記最上面が炭化珪素の単結晶であり、
    　前記導電薄膜を形成する工程において、前記基板の前記最上面に前記導電薄膜としてグラフェンを形成することを特徴とする請求項１２または１３に記載の製造方法。
  15. 　前記導電薄膜を形成する工程において、前記導電薄膜であるグラフェンを、前記最上面と前記垂直面が交わる稜線近傍に重なる端部が単層となるように形成すること特徴とする請求項１２または１３に記載の製造方法。
  16. 　前記導電薄膜を形成する工程より前に、前記最上面に隣接し前記最上面と非平行である傾斜面を形成する工程を有し、
    　前記導電薄膜を形成する工程において、前記導電薄膜を前記最上面から前記傾斜面に渡って形成し、前記傾斜面の上における前記導電薄膜は多層のグラフェンを形成することを特徴とする請求項１５に記載の製造方法。
  17. 　前記基板は、炭化珪素の単結晶基板または絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板であることを特徴とする請求項１２または１３に記載の製造方法。
  18. 　前記二次元半導体層は、グラフェン、遷移金属ダイカルコゲナイド、酸化インジウム、リン化ホウ素、および砒化ホウ素からなる群から選択される材料により形成されることを特徴とする請求項１２または１３に記載の製造方法。
  19. 　前記二次元半導体層は、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、および二セレン化タングステン（ＷＳｅ２）のいずれかである遷移金属ダイカルコゲナイドより形成されることを特徴とする請求項１８に記載の製造方法。
  20. 　前記絶縁膜は、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム、および炭化珪素からなる群から選択される材料により形成されることを特徴とする請求項１２または１３に記載の製造方法。
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