WO2024251417A1 - Substrat comprenant une couche dielectrique enterree epaisse et procede de preparation d'un tel substrat - Google Patents

Substrat comprenant une couche dielectrique enterree epaisse et procede de preparation d'un tel substrat Download PDF

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dielectric layer
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annealing
upper layer
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Joseph VINCENT
Damien Massy
Bruno CLEMENCEAU
Xavier Schneider
Isabelle Bertrand
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Soitec SA
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    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • the present invention relates to a substrate of the semiconductor-on-insulator type comprising a charge trapping layer, the insulating (or dielectric) layer having a relatively large thickness, greater than 200 nm.
  • These substrates find a notable application in the field of integrated radiofrequency devices, i.e. electronic devices processing signals whose frequency is between approximately 3 kHz and 300 GHz, for example in the field of telecommunications (telephony, Wi-Fi, Bluetooth, etc.). These substrates also find their application in the field of photonics.
  • the invention also relates to a method for manufacturing such a substrate.
  • This curvature is generally measured by interferometry, for example using equipment of the WaferSightTM type provided by the company KLA.
  • the presence of such curvature makes the step of transferring the upper layer of the substrate delicate, and more generally the handling of the support substrate in the production line by conventional equipment. It is generally sought to limit this curvature to less than 60 micrometers or, preferably, to less than 40 micrometers, for a disk-shaped substrate with a diameter of 300 mm.
  • the exposed surface of the top layer be very smooth, and have a roughness well below 0.5 nm in root mean square measurement over an atomic force measurement field of 30 micrometers by 30 micrometers.
  • Rapid thermal annealing (“rapid thermal anneal” according to the established English expression) consisting of exposing the exposed surface of the upper layer to the annealing atmosphere at temperature for a very short time, less than 2 minutes.
  • the neutral or reducing atmosphere of the annealing chamber is abruptly reheated to the treatment temperature which can reach 1200°C, then cooled during heating/cooling ramps which can exceed 50°/s.
  • the substrate is held by its rear face in the furnace chamber, on a plurality of points of a support.
  • this type of annealing generates dislocation lines or planes at the points of contact of the substrate with the support.
  • a long anneal can be applied during the finishing stage of substrate preparation, often referred to as “batch anneal” in the field, because the substrates are generally placed in batches in the furnace chamber, in a horizontal or vertical arrangement.
  • the atmosphere in the chamber is gradually raised, in gentle ramps of a few degrees per minute to reach a treatment temperature typically of the order of 1100°C.
  • the treatment is continued for an extended period at this temperature, of the order of a few minutes to several hours.
  • the gentleness of the ramps limits the thermal stresses undergone by the substrate and limits the appearance of dislocation lines or planes observed at the end of rapid heat treatment.
  • the applicant also observed that the roughness of the exposed surface of the upper layer of the substrate tended to degrade with increasing temperature when the dielectric layer (formed by oxidation of the support trapping layer) has a thickness greater than 200 nm. This is revealed on the measurements reported in the graph in the which reports the roughness of the exposed surface of the upper layer (measured by atomic force on a measuring field of 30 micrometers by 30 micrometers) at the center (reference "C") and at the edge (reference "B”), for increasing annealing temperatures. These anneals were carried out on final substrates each having a buried dielectric layer of 400 nm, obtained by oxidation of the trapping layer of the support substrate as previously explained.
  • the roughness tends to increase almost exponentially with the annealing temperature. It appears that the stack forming the substrate becomes thermally unstable when the dielectric layer has a significant thickness, greater than 200 nm, this instability leading to a degradation of the state of the free surface of the substrate.
  • the finishing heat treatment causes this thermal instability, possibly through stress relaxations stored in this stack, this relaxation manifesting itself on the surface of the upper layer by increased roughness.
  • a final substrate of the semiconductor on insulator type comprising a thick dielectric layer, with a thickness greater than 200 nm, having both low roughness (less than the limit indicated in a previous passage) and low curvature, less for example than 60 micrometers and, advantageously, devoid of an excessive quantity of planes or dislocation lines.
  • An aim of the invention is to propose a solution to this problem. More specifically, the invention proposes a substrate comprising a thick buried dielectric layer, greater than 2000 nm, which has both low roughness and low curvature. The invention also proposes a method for preparing such a substrate.
  • the step of forming the dielectric layer is carried out by high plasma density chemical vapor deposition and the finishing step comprises a first annealing carried out in a neutral or reducing atmosphere at a temperature above 1050°C for a duration of more than 30 minutes.
  • this process makes it possible to obtain a final substrate with both reduced curvature and a satisfactory surface condition.
  • the invention provides a final substrate comprising, successively in contact with each other, an upper layer of semiconductor material, a dielectric layer having a thickness greater than 200 nm, an electric charge trapping layer and a base substrate.
  • the final substrate has an exposed surface of the semiconductor material layer having a roughness of less than 0.3 nm in root mean square measurement over a field of 30 micrometers by 30 micrometers and a curvature of less than 60 micrometers, preferably less than 40 micrometers.
  • Figures 4a, 4b, 4c, 4d show a method of preparing a final substrate according to the present invention
  • Figures 5a, 5b respectively represent measurements of curvature and roughness carried out during experiments which led to the invention
  • a substrate S of an embodiment comprises a base substrate 3, an electric charge trapping layer 2 (referred to as a "trapping layer” in the remainder of this description) provided on the base substrate 3, a dielectric layer 4 provided on and directly in contact with the trapping layer 2, and an upper layer 5 provided on the dielectric layer 4.
  • the base substrate 3 provided with the charge trapping layer and the dielectric layer 4 forms a support substrate 1 of the final substrate S.
  • the substrate S (and therefore the support substrate 1) can take the form of a wafer, for example in the form of a disk with a diameter of 300 mm.
  • the substrate has a curvature of less than 60 micrometers, preferably less than 40 micrometers, to make it compatible with the subsequent stages of component manufacturing.
  • the base substrate 3 has a thickness of several hundred microns.
  • the base substrate 3 has a high resistivity, greater than 100 or 1000 ohms.cm, and more preferably still greater than 3000 ohms.cm. This limits the density of charges, holes or electrons, which are likely to move in the base substrate 3, and therefore deteriorate the radiofrequency performance of the final substrate S.
  • the invention is not limited to a base substrate 3 having such a resistivity, and it also provides RF performance advantages when the base substrate 3 has a more conformal resistivity, less than 1000 ohms.cm, of the order of a few hundred ohms.cm, or 100 ohms.cm or less.
  • the base substrate 3 is preferably made of silicon, and in particular of monocrystalline silicon. It may be, for example, a CZ substrate with a low interstitial oxygen content which has, as is well known per se, a resistivity which may be greater than 1000 ohms.cm.
  • the base substrate 3 may alternatively be formed from another material: it may be, for example, sapphire, silicon carbide, silicon-germanium, III-V materials, glass, etc.
  • the support substrate 1 also comprises a trapping layer 2, arranged on and directly in contact with the base substrate 3.
  • the trapping layer 2 has a resistivity greater than 500 ohm.cm and preferably 1000 ohm.cm, and even more preferably greater than 10 kohm.cm.
  • the trapping layer has the function of trapping the charge carriers that may be present in the support 1 and of limiting their mobility. This is particularly the case when the substrate S comprises a semiconductor structure emitting an electromagnetic field penetrating into the support substrate 1, and therefore capable of interacting and making these charges mobile.
  • the trapping layer 2 has a thickness typically between 1 micron and 15 microns, or even 20 microns.
  • the trapping layer 2 may, in general, consist of a non-monocrystalline semiconductor layer having structural defects such as dislocations, grain boundaries, amorphous zones, interstices, inclusions, pores, etc. These structural defects form traps for charges likely to circulate in the material, for example at the level of incomplete or dangling chemical bonds. This prevents conduction in the trapping layer, which consequently has a high resistivity.
  • the trapping layer 2 is preferably made of polycrystalline silicon. However, it can be made of or include another semiconducting and polycrystalline material. It is of course possible to provide for forming this charge trapping layer 2 by a technique other than that providing for a layer formed of polycrystalline silicon.
  • This layer can also include carbon or be made of or include silicon carbide or an alloy of silicon and carbon, for example in the form of intercalary layers inserted into a thickness of polycrystalline silicon.
  • the trapping layer 2 is made of silicon carbide or an alloy of silicon and carbon, its thickness is preferably between a few nm (for example 2 nm) and a few tens of nm (for example 50 nm).
  • the electrical traps in layer 2 may involve producing the electrical traps in layer 2 by ion bombardment of relatively heavy species (for example argon) in a surface portion of the base substrate 3 in order to create crystalline defects therein capable of trapping electrical charges.
  • a charge trapping layer 2 formed of a porous material, for example by porosification of a surface portion of the base substrate 3 when the latter is made of silicon.
  • the trapping layer may also comprise a silicon-rich oxide comprising an atomic concentration of silicon of between 50% and 99.9%. This silicon-rich oxide may also comprise nitrogen. It may also comprise inclusions of crystalline silicon having a size of less than 10 nm, and preferably less than 5 nm. Alternatively, it may be in a polycrystalline form and comprise amorphous inclusions.
  • the trapping layer 2 has a high resistivity greater than 500 ohm.cm.
  • the trapping layer 2 is not intentionally doped, i.e. it has a charge-carrying dopant concentration of less than 10 E14 atoms per cubic centimeter. It may be rich in nitrogen or carbon in order to improve its resistivity characteristic.
  • the support substrate 1 also comprises a dielectric layer 4 directly arranged on the trapping layer 2.
  • the dielectric layer 4 may be made of or comprise silicon dioxide or silicon nitride. It may also be a stack of these materials.
  • the thickness of the dielectric layer 4 may usually be between 10 nm and 10 microns, but in the context of the present description, this layer has a significant thickness, greater than 200 nm, and preferably between 200 nm and 1000 nm.
  • the substrate S comprises an upper layer 5, on and in contact with the dielectric layer 4 of the support substrate 1.
  • the thin layer is usually made of monocrystalline silicon, but it could be any other material depending on the nature of the device intended to be formed therein.
  • the thin layer 5 can thus be composed of monocrystalline silicon, or any other monocrystalline semiconductor material such as germanium, silicon germanium, silicon carbide.
  • this substrate has a low density of dislocation planes or lines. These dislocation planes or lines can be measured by inspection equipment implementing a deflectometry technique, as is for example presented in document US7812942. It is generally sought to minimize the cumulative length of these dislocation planes or lines, for example below the threshold value of 20 mm, which is indeed the case for a substrate according to the invention.
  • the support substrate 1 is prepared.
  • the manufacture of the trapping layer 2 on the base substrate 3, when it is made of polycrystalline silicon or formed of a silicon-rich oxide, can be carried out with standard deposition equipment in the industry. It can thus be a deposition of the RPCVD type (acronym for the English expression “Remote Plasma enhanced Chemical Vapor Deposition” or chemical vapor deposition assisted by remote plasma) or of the PECVD type (acronym for the English expression "Plasma Enhanced Chemical Vapor Deposition” or chemical vapor deposition assisted by plasma).
  • the formation of the trapping layer on or in the base substrate 3 can be achieved in many other ways, for example by implantation of heavy species or by porosification of a surface layer of the base substrate 3.
  • the formation of a thin dielectric layer on the base substrate 3 may be provided, for example by oxidation or deposition of a thickness of oxide, before forming the trapping layer 2 there.
  • the dielectric layer 4 having a thickness greater than 200 nm is formed.
  • this dielectric layer 4 can be formed on the side of the support substrate 1 by deposition or by treatment (oxidation for example) of the trapping layer 2. It can also be formed on the side of a so-called "donor" substrate which provides the upper layer 5. According to the present invention, and for reasons which will be made apparent in the remainder of this description, the dielectric layer 4 is not produced on the trapping layer 3, by high density plasma chemical vapor deposition ("High Density Plasma Chemical Vapor Deposition" according to the English expression).
  • This technique simultaneously implements the deposition and ionic sputtering ("sputtering" according to the English term used in the art) of this dielectric layer 4. It has the advantage in particular of providing a thick and not very rough layer, so that its formation step can be devoid of any smoothing treatment such as polishing.
  • the support substrate 1 is available. This support substrate can have a significant curvature, sometimes greater than 60 micrometers when the support substrate 1 is circular in shape and has a diameter of 300 mm.
  • the method for preparing the support substrate 1 can also incorporate a step of annealing the dielectric layer 4.
  • This annealing is advantageously carried out in a neutral atmosphere. It is carried out at a temperature exceeding the deposition temperature of the dielectric layer 4, and preferably less than 1000°C, for a relatively short duration of less than 1 hour, such as for example 30 minutes.
  • this comprises, in a third step which follows the second step, the transfer of the upper layer 5 comprising a semiconductor material onto the dielectric layer 4.
  • this transfer can be achieved by assembling a free face of a donor substrate 1' to the support substrate 1, preferably by molecular adhesion.
  • the dielectric layer 4 having been previously formed on the support substrate 1, it is not necessary for the donor substrate 1' to itself be provided with such a dielectric layer. It is nevertheless possible to provide for this donor substrate to be provided with a thin thickness of dielectric (for example less than 150 nm).
  • the donor substrate is devoid of any intentionally formed dielectric surface layer.
  • the nature of the donor substrate 1' is chosen according to the desired nature of the upper layer 5, as the latter has already been described in a previous section of this presentation. It can therefore be a substrate formed from a monocrystalline semiconductor, for example silicon.
  • the donor substrate is reduced in thickness to form the upper layer 5, as shown in the .
  • This reduction step can be carried out by mechanical and/or chemical thinning.
  • the reduction in thickness of the donor substrate 1' is carried out by fracture at a previously introduced weakening plane, for example according to the principles of Smart Cut TM technology.
  • the transfer of the upper layer 5 comprises a step of implanting so-called "light" species, for example hydrogen and/or helium ions, in the donor substrate 1' to form a fragile plane there. This fragile plane defines, with the free surface of the donor substrate, the upper layer 5 which will be transferred.
  • the applicant discovered that it was possible to obtain both a reduced curvature and a satisfactory surface condition when the dielectric layer 4 is formed by high plasma density chemical vapor deposition and when the finishing step comprises annealing carried out in a neutral or reducing atmosphere at a temperature above 1050°C for a duration greater than 30 minutes.
  • Figures 5a and 5b thus show the measured characteristics of the curvature of the final substrate S ( ) and roughness of the exposed surface of the upper layer 5 ( , this roughness measurement, expressed in nm, being obtained by atomic force on a measuring field of 30 micrometers by 30 micrometers) of a substrate prepared according to the process which has just been detailed.
  • this roughness measurement expressed in nm, being obtained by atomic force on a measuring field of 30 micrometers by 30 micrometers
  • a preparation method according to the invention therefore exploits these results to propose different finishing sequences of a finishing step.
  • there is at least one anneal called “first anneal”, this first anneal being carried out in a neutral or reducing atmosphere at a temperature above 1050°C for a duration greater than 30 minutes.
  • the dielectric layer 4, buried in the final substrate was obtained by high density plasma chemical vapor deposition on the charge trapping layer 2.
  • the finishing step may comprise at least one step of thinning the upper layer 5.
  • This at least one thinning step may be carried out before and/or after the first annealing.
  • the finishing sequence carried out during the finishing step may therefore correspond to a thinning-annealing or annealing-thinning or thinning-annealing-thinning sequence.
  • This thinning of the layer may in particular be carried out by sacrificial oxidation (i.e. the oxidation of a surface thickness of this layer, followed by the removal of this oxidized thickness) of the upper layer.
  • finishing step may comprise other anneals than the first anneal already described.
  • the finishing sequence may incorporate a second rapid anneal, this second anneal being conducted in a neutral or reducing atmosphere at a temperature greater than 1050°C for a duration of less than 2 minutes.
  • the second anneal may be conducted before or after the first anneal.
  • the neutral or reducing atmosphere used during the first annealing and, where appropriate, during the second annealing is composed mainly or exclusively of Argon.
  • the temperature of the first annealing may be preferably chosen in the range 1050°C to 1100°C, so as not to affect the quality of the trapping layer 2. Too large a thermal budget provided during the finishing step could actually lead to modifying its crystallinity and its electrical efficiency. To further improve the smoothing effect of this first annealing, even for the lower part of the preferred temperature range, the equipment in which this annealing is carried out may follow the teachings of document EP3011590B1.
  • the left part of this figure shows a map of the dislocations present in a final substrate for which the finishing sequence including an anneal conducted in a neutral or reducing atmosphere at a temperature above 1050°C for a duration greater than 30 minutes, while being devoid of fast annealing. The absence or near-absence of such defects can be observed on this left part.
  • the right part of this figure shows a map of the dislocations present in a final substrate that has received rapid heat treatment. We can clearly see the difference, in terms of defects, with the left part.
  • dislocation maps can be prepared by inspection equipment implementing a deflectometry technique, as for example presented in document US7812942.
  • the preparation method which has just been described makes it possible to provide a final substrate comprising, successively in contact with each other, an upper layer 5 of semiconductor material, for example silicon, a dielectric layer having a thickness greater than 200 nm, an electric charge trapping layer and a base substrate.
  • the dielectric layer may in particular have a thickness greater than or equal to 400 nm.
  • the exposed surface of the upper layer of semiconductor material of this final substrate has a roughness of less than 0.3 nm in mean square measurement over a field of 5 micrometers by 5 micrometers and a curvature of less than 60 micrometers, preferably less than 40 micrometers.
  • this final substrate has a cumulative length of planes or lines of dislocations less than 20 mm.

Landscapes

  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne un substrat final (S) comprenant, successivement en contact les unes avec les autres, une couche supérieure (5) en matériau semiconducteur, une couche diélectrique (4) présentant une épaisseur supérieure à 200 nm, une couche de piégeage de charges électriques (2) et un substrat de base (3). Le substrat final (S) présente une courbure inférieure à 60 micromètres, préférentiellement inférieure à 40 micromètres. Une surface exposée de la couche supérieure (5) présente une rugosité inférieure à 0,3 nm en mesure quadratique moyenne sur un champ de 30 micromètres par 30 micromètres. L'invention concerne également un procédé de préparation d'un tel substrat.

Description

SUBSTRAT COMPRENANT UNE COUCHE DIELECTRIQUE ENTERREE EPAISSE ET PROCEDE DE PREPARATION D’UN TEL SUBSTRAT DOMAINE DE L’INVENTION
La présente invention concerne un substrat du type semiconducteur sur isolant comprenant une couche de piégeage de charge, la couche isolante (ou diélectrique) présentant une épaisseur relativement importante, supérieure à 200 nm. Ces substrats trouvent une application notable dans le domaine des dispositifs intégrés radiofréquences, c’est-à-dire des dispositifs électroniques traitant des signaux dont la fréquence est comprise entre environ 3kHz et 300GHz, par exemple dans le domaine des télécommunications (téléphonie, Wi-Fi, Bluetooth…). Ces substrats trouvent également leur application dans le domaine de la photonique. L’invention concerne également un procédé de fabrication d’un tel substrat.
ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION
Le document WO2022023630 révèle que la formation d’un substrat final du type semiconducteur sur isolant comprenant une couche de piégeage de charge et une couche diélectrique épaisse (supérieure à 200 nm selon ce document) est particulièrement délicate. Selon l’introduction de ce document, il est industriellement préférable de placer cette couche diélectrique sur le substrat support du substrat final, et la couche diélectrique, en oxyde de silicium, peut être obtenue par oxydation d’une portion superficielle de la couche de piégeage de charges électriques. L’étape d’oxydation tend à déformer le substrat support et à faire apparaître une courbure importante (désignée par le terme anglais "bow" dans la terminologie employée dans le domaine des semi-conducteurs qui est défini comme l'écart entre un point central de la surface médiane du substrat par rapport à un plan de référence). Cette courbure est généralement mesurée par interférométrie, par exemple à l’aide d’un équipement du type WaferSight™ fournie par la société KLA. La présence d’une telle courbure rend délicate l’étape de report de la couche supérieure du substrat, et plus généralement la manipulation du substrat support dans la ligne de production par des équipements conventionnels. On chercher généralement à limiter cette courbure à moins de 60 micromètres ou, de préférence à moins de 40 micromètres, pour un substrat en forme de disque présentant un diamètre de 300 mm.
Par ailleurs, il est essentiel dans de nombreuses applications que la surface exposée de la couche supérieure soit très lisse, et présentant une rugosité bien inférieure à 0,5 nm en mesure quadratique moyenne sur un champ de mesure en force atomique de 30 micromètres par 30 micromètres. Pour obtenir une couche supérieure présentant une telle rugosité, il est connu d’appliquer au substrat, après le report de la couche supérieure sur le substrat support, un ou une pluralité de recuit(s) thermique(s) dans des atmosphères neutre ou réductrice.
Il peut s’agir de recuit dit « rapide » (« rapid thermal anneal » selon l’expression anglo-saxonne consacrée) consistant à exposer la surface exposée de la couche supérieure à l’atmosphère de recuit en température pendant un temps très court, inférieure à 2 minutes. L’atmosphère neutre ou réductrice de la chambre de recuit est brutalement réchauffée à la température de traitement qui peut atteindre 1200°C, puis refroidie au cours de rampes de chauffage/refroidissement pouvant excéder 50°/s. Pendant ce traitement, le substrat est maintenu par sa face arrière dans la chambre du four, sur une pluralité de pointes d’un support. La demanderesse a toutefois observé que ce type de recuit est générateur de lignes ou de plans de dislocations aux points de contact du substrat avec le support. Ces lignes ou plans de dislocations proviennent de contraintes thermiques et des contraintes gravitationnelles que subit ce substrat au cours de l’excursion thermique très rapide qu’il subit. Elles rendent le substrat parfois impropre à son utilisation dans les étapes suivantes de fabrication de composants microélectroniques ou, pour le moins, peuvent conduire à former des composants non fonctionnels lorsque ceux-ci sont disposés au droit de ces défauts.
Alternativement au recuit rapide, on peut appliquer au cours de l’étape de finition de la préparation du substrat un recuit long, souvent désigné par le vocable anglo-saxon « batch anneal » dans le domaine, car les substrats sont généralement placés en lot dans la chambre du four, dans un arrangement horizontal ou vertical. L’atmosphère de la chambre est progressivement élevée, dans des rampes douces de quelques degrés par minutes pour atteindre une température de traitement typiquement de l’ordre de 1100°C. Le traitement est poursuivi pendant une durée étendue à cette température, de l’ordre de quelques minutes à plusieurs heures. La douceur des rampes permet de limiter les contraintes thermiques subit par le substrat et limite l’apparition des lignes ou plans de dislocations observés à l’issue d’un traitement thermique rapide.
La demanderesse a observé, comme cela est rapporté sur le graphe de la , que la courbure du substrat (en ordonné sur ce graphe) qui est engendrée par la courbure du substrat support après l’oxydation de la couche de piégeage pouvait être compensée en exposant le substrat au cours de l’étape de finition à une température élevée (abscisse du graphe), strictement supérieure à 1050°C pour faire décroitre cette courbure sous les 40 micromètres et s’approcher des 1100°C pour passer sous les 30 micromètres de courbure. Sur le graphe de la , les données collectées à 1050°C, 1075°C et 1100°C ont été obtenues à l’issue de recuits longs, les données collectées à 1200°C ont été obtenues à l’issue de recuits rapides.
La demanderesse a également observé que la rugosité de la surface exposée de la couche supérieure du substrat avait tendance à se dégrader avec l’augmentation de la température lorsque la couche diélectrique (formée par oxydation de la couche de piégeage du support) présente une épaisseur supérieure à 200 nm. Cela est révélé sur les mesures reportées dans le graphe dans la qui rapporte la rugosité de la surface exposée de la couche supérieure (mesuré par force atomique sur un champ de mesure de 30 micromètres par 30 micromètres) au centre (repère « C ») et en bord (repère « B »), pour des températures croissantes de recuit. Ces recuits ont été mené sur des substrats finaux présentant chacun une couche diélectrique enterrée de 400 nm, obtenue par oxydation de la couche de piégeage du substrat support comme cela a été exposé précédemment. On observe dans ce cas que la rugosité tend à croitre de manière presque exponentielle avec la température de recuit. Il semble que l’empilement formant le substrat devient instable thermiquement lorsque la couche diélectrique présente une épaisseur importante, supérieure à 200 nm, cette instabilité entrainant une dégradation de l’état de la surface libre du substrat. Le traitement thermique de finition provoque cette instabilité thermique, possiblement à travers des relaxations de contraintes emmagasinées dans cet empilement, cette relaxation se manifestant en surface de la couche supérieure par une rugosité accrue.
Aussi, il ne semble pas facile d’obtenir un substrat final du type semiconducteur sur isolant comprenant une couche diélectrique épaisse, d’épaisseur supérieure à 200nm, présentant à la fois une faible rugosité (inférieure à la limite indiquée dans un passage précédent) et une faible courbure, moindre par exemple que 60 micromètres et, avantageusement, dépourvue d’une quantité excessive de plans ou de lignes de dislocations.
OBJET DE L’INVENTION
Un but de l’invention est de proposer une solution à ce problème. Plus précisément, l’invention propose un substrat comprenant une couche diélectrique enterrée épaisse, supérieure à 2000 nm, qui présente à la fois une faible rugosité et une faible courbure. L’invention propose également un procédé de préparation d’un tel substrat.
BREVE DESCRIPTION DE L’INVENTION
En vue de la réalisation de ce but, l’objet de l’invention propose un procédé de préparation d’un substrat final comprenant une couche diélectrique enterrée épaisse, le procédé comprenant :
  • une étape de préparation d’un substrat support comprenant une couche de piégeage de charges électriques disposée sur un substrat de base ;
    • une étape de formation d’une couche diélectrique présentant une épaisseur supérieure à 200 nm sur la couche de piégeage de charges électriques ;
    • une étape de report d’une couche supérieure comprenant un matériau semiconducteur sur la couche diélectrique ;
    • une étape de finition de la face exposée de la couche supérieure.
Selon l’invention, l’étape de formation de la couche diélectrique est réalisée par dépôt chimique en phase vapeur à haute densité de plasma et l’étape de finition comprend un premier recuit conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée supérieure à 30 minutes.
De manière surprenante, ce procédé permet d’obtenir un substrat final présentant à la fois une courbure réduite et un état de surface satisfaisant.
Selon d’autres caractéristiques avantageuses et non limitatives de l’invention, prises seules ou selon toute combinaison techniquement réalisable :
  • l’étape de formation de la couche diélectrique comprend, après le dépôt chimique en phase vapeur à haute densité de plasma de la couche diélectrique, un recuit de densification du substrat support ;
  • le recuit de densification est réalisé dans une atmosphère neutre à une température inférieure à 1000°C et pendant une durée inférieure à 1h ;
  • l’étape de finition comprend, avant et/ou après le premier recuit, un amincissement de la couche supérieure ;
  • l’amincissement est réalisé par oxydation sacrificielle.
  • l’étape de finition comprend un second recuit, le second recuit étant conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée inférieure à 2 minutes ;
  • l’atmosphère neutre ou réductrice du premier recuit comprend ou est constituée d’argon ;
  • l’étape de formation de la couche diélectrique est dépourvue de polissage de la face exposée de la couche diélectrique ;
  • le matériau semiconducteur est du silicium ;
  • la couche diélectrique est en dioxyde de silicium ;
  • la couche diélectrique présente une épaisseur supérieure ou égale à 400 nm ;
  • l’étape de report de la couche supérieure comprend une étape d’implantation d’espèce dites « légères » dans un substrat donneur pour y former un plan fragile, l’assemblage du substrat donneur avec le substrat support, et la fracture du substrat donneur au niveau du plan fragile.
Selon un autre aspect, l’invention propose un substrat final comprenant, successivement en contact les unes avec les autres, une couche supérieure en matériau semiconducteur, une couche diélectrique présentant une épaisseur supérieure à 200 nm, une couche de piégeage de charges électriques et un substrat de base.
Selon l’invention, le substrat final présente une surface exposée de la couche en matériau semiconducteur ayant une rugosité inférieure à 0,3 nm en mesure quadratique moyenne sur un champ de 30 micromètres par 30 micromètres et une courbure inférieure à 60 micromètres, préférentiellement inférieure à 40 micromètres.
Selon d’autres caractéristiques avantageuses et non limitatives de cet autre aspect de l’invention, prises seules ou selon toute combinaison techniquement réalisable :
  • la couche supérieure est en silicium ;
  • la couche diélectrique est en oxyde de silicium ;
  • le substrat final se présente sous la forme d’un disque de 300 mm ou plus de diamètre ;
  • le substrat final présente une longueur cumulée de plans ou de lignes de dislocations, mesurée par déflectométrie, moindre que 20 mm.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquelles :
La représente un graphe mettant en relation la courbure d’un substrat de type silicium sur isolant selon la température d’un recuit appliqué lors d’une étape de finition de préparation de ce substrat ;
La représente un graphe mettant en relation, pour une couche diélectrique enterrée de de 400nm, la rugosité de la surface exposée de la couche supérieure d’un substrat final selon la température d’un recuit appliqué lors d’une étape de finition de préparation de ce substrat ;
La représente un substrat conforme à l’invention ;
Les figures 4a, 4b, 4c, 4d représentent un procédé de préparation d’un substrat final conforme à la présente invention ;
Les figures 5a, 5b représentent respectivement des mesures de courbure et de rugosité réalisées au cours d’expérimentations ayant permis d’aboutir à l’invention ;
La illustre le bénéfice apporté par l’utilisation d’un recuit « long », plutôt qu’un recuit « rapide » en termes de défauts de type dislocation dans un procédé de fabrication conforme à l’invention.
 DESCRIPTION DETAILLEE DE L’INVENTION
En référence à la , un substrat S d’un mode de réalisation comprend un substrat de base 3, une couche de piégeage de charges électriques 2 (désignée « couche de pigeage » dans la suite de cette description) disposée sur le substrat de base 3, une couche diélectrique 4 disposée sur et directement en contact avec la couche de piégeage 2 et une couche supérieure 5 disposée sur la couche diélectrique 4. Le substrat de base 3 muni de la couche de piégeage de charges et de la couche diélectrique 4 forme un substrat support 1 du substrat final S.
Le substrat S (et donc le substrat support 1) peut prendre la forme d'une plaquette, par exemple en forme de disque de 300 mm de diamètre. Le substrat présente une courbure inférieure à 60 micromètres, préférentiellement inférieure à 40 micromètres, pour la rendre compatible avec les étapes ultérieures de fabrications de composants.
Le substrat de base 3 présente une épaisseur de plusieurs centaines de microns. Préférentiellement, le substrat de base 3 présente une résistivité élevée, supérieure à 100 ou 1000 ohms.cm, et plus préférentiellement encore supérieure à 3000 ohms.cm. On limite de la sorte la densité des charges, trous ou électrons, qui sont susceptibles de se déplacer dans le substrat de base 3, et donc détériorer la performance radiofréquences du substrat final S. Mais l’invention n’est pas limitée à un substrat de base 3 présentant une telle résistivité, et elle procure également des avantages de performance RF lorsque le substrat de base 3 présente une résistivité plus conforme, inférieure à 1000 ohms.cm, de l’ordre de quelques centaines d’ohms.cm, ou 100 ohms.cm ou moins.
Pour des raisons de disponibilité et de coût, le substrat de base 3 est préférentiellement en silicium, et notamment en silicium monocristallin. Il peut s'agir par exemple d'un substrat CZ à faible teneur en oxygène interstitiel qui présente, comme cela est bien connu en soi, une résistivité qui peut être supérieure à 1000 ohms.cm. Le substrat de base 3 peut alternativement être formé d'un autre matériau : il peut s'agir par exemple de saphir, de carbure de silicium, de silicium-germanium, matériaux III-V, de verre… Il peut s'agir alternativement encore d'un substrat CZ monocristallin plus standard, dont la résistivité est inférieure à 1000 ohms.cm, ou encore d'un substrat CZ à forte, ou moyenne teneur en oxygène interstitiel, pouvant être dopé n ou p et qui présente une résistivité qui peut être de l’ordre de 500 ohms.cm ou moins.
Le substrat support 1 comporte également une couche de piégeage 2, disposée sur et directement en contact avec le substrat de base 3. La couche de piégeage 2 présente une résistivité supérieure à 500 ohm.cm et préférentiellement à 1000 ohm.cm, et encore plus préférentiellement supérieure à 10 kohm.cm. Comme cela est bien connu en soi, la couche de piégeage a pour fonction de piéger les porteurs de charges pouvant être présents dans le support 1 et de limiter leur mobilité. C’est notamment le cas lorsque le substrat S comprend une structure semi-conductrice émettant un champ électromagnétique pénétrant dans le substrat support 1, et donc susceptible d'interagir et rendre mobiles ces charges. La couche de piégeage 2 présente une épaisseur typiquement comprise entre 1 micron et 15 microns, voire même 20 microns.
La couche de piégeage 2 peut, d'une manière générale, être constituée d'une couche semi-conductrice non monocristalline présentant des défauts structurels tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores… Ces défauts structurels forment des pièges pour les charges susceptibles de circuler dans le matériau, par exemple au niveau de liaisons chimiques non complètes ou pendantes. On prévient ainsi la conduction dans la couche de piégeage qui présente en conséquence une résistivité élevée.
Pour les mêmes raisons de disponibilité et de coût qui ont déjà été évoquées, la couche de piégeage 2 est préférentiellement en silicium polycristallin. Mais elle peut être constituée ou comprendre un autre matériau semi-conducteur et polycristallin. On peut bien entendu prévoir de former cette couche de piégeage de charges 2 par d’autre technique que celle prévoyant une couche formée de silicium polycristallin. Cette couche peut également comprendre du carbone ou être constituée ou comprendre du carbure de silicium ou un alliage de silicium et de carbone, par exemple sous la forme de couches intercalaires insérées dans une épaisseur de silicium polycristallin. Lorsque la couche de piégeage 2 est constituée par du carbure de silicium ou un alliage de silicium et de carbone, son épaisseur est préférentiellement comprise entre quelques nm (par exemple 2 nm) à quelques dizaines de nm (par exemple 50nm). Il peut alternativement s’agir de réaliser les pièges électriques dans la couche 2 par bombardement ionique d’espèces relativement lourdes (par exemple de l’argon) dans une partie superficielle du substrat de base 3 afin d’y créer des défauts cristallins aptes à piéger des charges électriques. On peut également prévoir une couche de piégeage de charges 2 formée d’une matière poreuse, par exemple par porosification d’une partie superficielle du substrat de base 3 lorsque celui-ci est en silicium. La couche de piégeage peut également comprendre un oxyde riche en silicium comportant une concentration atomique de silicium comprise entre 50% et 99,9%. Cet oxyde riche en silicium peut également comprendre de l’azote. Il peut également comprendre des inclusions de silicium cristallin présentant une taille inférieure à 10 nm, et préférentiellement inférieure à 5 nm. Alternativement elle peut se présenter sous une forme polycristalline et comprendre des inclusions amorphes.
En tout état de cause, la couche de piégeage 2 présente une résistivité élevée supérieure à 500 ohm.cm. À cette fin, la couche de piégeage 2 n’est pas intentionnellement dopée, c’est-à-dire qu’elle présente une concentration en dopant porteur de charges inférieure à 10 E14 atomes par centimètre cube. Elle peut être riche en azote ou en carbone afin d’améliorer sa caractéristique de résistivité.
Revenant à la description générale de la , le substrat support 1 comprend également une couche diélectrique 4 directement disposée sur la couche de piégeage 2. A titre d’exemple, la couche diélectrique 4 peut être constituée ou comprendre du dioxyde de silicium ou du nitrure de silicium. Il peut également s’agir d’un empilement de ces matériaux. L’épaisseur de la couche diélectrique 4 peut être usuellement comprise entre 10nm et 10 microns, mais dans le cadre de la présente description, cette couche présente une épaisseur importante, supérieure à 200 nm, et préférentiellement comprise entre 200 nm et 1000 nm.
Le substrat S comprend une couche supérieure 5, sur et en contact avec la couche diélectrique 4 du substrat support 1. La couche mince est usuellement en silicium monocristallin, mais il pourrait s’agir de tout autre matériau selon la nature du dispositif destiné à y être formé. Lorsque le substrat S est destiné à recevoir des composants intégrés à semi-conducteur dans les domaines de l’électronique ou de la photonique, la couche mince 5 peut être ainsi composée de silicium monocristallin, ou de tout autre matériau semi-conducteur monocristallin tel que du germanium, du silicium germanium, du carbure de silicium.
Dans tous les cas, et quelle que soit la nature de la couche supérieure, celle-ci est très peu rugueuse, et sa surface exposée présente une rugosité inférieure à 0,3 nm en mesure quadratique moyenne sur un champ de 30 micromètres par 30 micromètres.
La faculté de disposer d’un substrat à diélectrique enterré épais (plus de 200 nm) présentant à la fois une faible rugosité de surface et une faible courbure forme un aspect très remarquable de la présente invention. Par ailleurs, ce substrat présente une faible densité de de plans ou de lignes de dislocations. Ces plans ou lignes de dislocations peuvent être mesurées par un équipement d’inspection mettant en œuvre une technique de déflectométrie, comme cela est par exemple présenté dans le document US7812942. On cherche généralement à minimiser la longueur cumulée de ces plans ou lignes de dislocations, par exemple sous la valeur seuil de 20 mm, ce qui est bien le cas d’un substrat conforme à l’invention.
Préparation du substrat
On présente maintenant un procédé de préparation du substrat représenté sur les figures 4a à 4d.
Dans une première étape de préparation représentée sur la , on prépare le substrat support 1. La fabrication de la couche de piégeage 2 sur le substrat de base 3, lorsqu’elle est en silicium polycristallin ou formé d’un oxyde riche en silicium, peut être réalisée avec des équipements de dépôt standards dans l’industrie. Il peut ainsi s’agir d’un dépôt du type RPCVD (acronyme de l’expression anglo-saxonne « Remote Plasma enhanced Chemical Vapor Deposition » ou dépôt chimique en phase vapeur assisté par plasma déporté) ou encore du type PECVD (acronyme de l’expression anglo-saxonne « Plasma Enhanced Chemical Vapor Deposition » ou dépôt chimique en phase vapeur assisté par plasma). Il peut également s’agir d’un dépôt LPCVD (acronyme de l’expression anglo-saxonne « Low Pressure Chemical Vapor Deposition » ou dépôt chimique en phase vapeur à pression sous atmosphérique). Mais, comme on l’a vu précédemment, la formation de la couche de piégeage sur ou dans le substrat de base 3 peut être réalisée par bien d’autres manières, par exemple par implantation d’espèces lourdes ou par porosification d’une couche superficielle du substrat de base 3.
Optionnellement, on peut avoir prévu au cours de cette étape de préparation la formation d’une fine couche diélectrique sur le substrat de base 3, par exemple par oxydation ou dépôt d’une épaisseur d’oxyde, avant d’y former la couche de piégeage 2.
Dans une seconde étape du procédé de préparation représentée sur la , on forme la couche diélectrique 4 présentant une épaisseur supérieure à 200 nm. D’une manière très générale, il existe de nombreuses possibilités pour former cette couche diélectrique 4 pour qu’elle soit au final enterrée dans le substrat S. Elle peut être formée du côté du substrat support 1 par dépôt ou par traitement (oxydation par exemple) de la couche de piégeage 2. Elle peut également être formée du côté d’un substrat dit « donneur » qui fournit la couche supérieure 5. Selon la présente invention, et pour des raisons qui seront rendues apparentes dans la suite de cette description, la couche diélectrique 4 est par réalisée sur la couche de piégeage 3, par dépôt chimique en phase vapeur à haute densité de plasma (« High Density Plasma Chemical Vapor Deposition » selon l’expression anglo-saxonne). Cette technique met simultanément en œuvre le dépôt et la pulvérisation ionique (« sputtering » selon l’expression anglo-saxonne employée dans le métier) de cette couche diélectrique 4. Elle présente notamment l’avantage de fournir une couche épaisse et peu rugueuse, si bien que son étape de formation peut être dépourvue de tout traitement de lissage tel qu’un polissage. A l’issue de cette étape de formation de la couche diélectrique, on dispose du substrat support 1. Ce substrat support peut présenter une courbure importante, parfois supérieure à 60 micromètres lorsque le substrat support 1 est de forme circulaire et de diamètre de 300 mm.
On note que le procédé de préparation du substrat support 1 peut également incorporer une étape de recuit de la couche diélectrique 4. Ce recuit, dit de densification, est avantageusement mené dans une atmosphère neutre. Il est réalisé à une température excédant la température de dépôt de la couche diélectrique 4, et de préférence inférieure à 1000°C, pendant une durée relativement courte inférieure à 1h, comme par exemple 30 minutes.
Poursuivant la description du procédé de fabrication du substrat final S, celui-ci comprend, dans une troisième étape qui succède à la deuxième étape, le report de la couche supérieure 5 comprenant un matériau semiconducteur sur la couche diélectrique 4. Comme cela est bien connu en soi, ce report peut être réalisé en assemblant une face libre d'un substrat donneur 1’ au substrat support 1, préférentiellement par adhésion moléculaire. La couche diélectrique 4 ayant été préalablement formé sur le substrat support 1, il n’est pas nécessaire que le substrat donneur 1’ soit lui-même muni d’une telle couche diélectrique. On peut néanmoins prévoir que ce substrat donneur soit muni d’une fine épaisseur de diélectrique (par exemple inférieure à 150nm). De préférence toutefois, le substrat donneur est dépourvu de toute couche superficielle diélectrique intentionnellement formée. La nature du substrat donneur 1’ est choisie selon la nature désirée de la couche supérieure 5, comme celle-ci a déjà été décrite dans une section antérieure de cet exposé. Il peut donc s’agir d’un substrat formé d’un semi-conducteur monocristallin, par exemple de silicium.
Après cette étape d'assemblage, le substrat donneur est réduit en épaisseur pour former la couche supérieure 5, comme cela est représenté sur la . Cette étape de réduction peut être réalisée par amincissement mécanique et/ou chimique. De préférence toutefois, la réduction d’épaisseur du substrat donneur 1’ est réalisée par fracture au niveau d’un plan de fragilisation préalablement introduit, par exemple selon les principes de la technologie Smart CutTM. Conformément aux principes de cette technologie, le report de la couche supérieure 5 comprend une étape d’implantation d’espèces dites « légères », par exemple des ions d’hydrogène et/ou d’hélium, dans le substrat donneur 1’ pour y former un plan fragile. Ce plan fragile définit, avec la surface libre du substrat donneur, la couche supérieure 5 qui sera reportée. Après assemblage du substrat donneur 1’ avec le substrat support 1, on fracture du substrat donneur au niveau du plan fragile, par application d’effort d’origine mécanique ou thermique.
Après cette étape d’amincissement ou, préférentiellement, de fracture, des étapes de finition de la couche mince 5, telle qu’un traitement thermique sous atmosphère réductrice ou neutre, une oxydation sacrificielle peuvent être enchaînées à l’étape de réduction d'épaisseur.
De manière très surprenante, la demanderesse a découvert qu’il était possible d’obtenir à la fois une courbure réduite et un état de surface satisfaisant lorsque la couche diélectrique 4 est formée par dépôt chimique en phase vapeur à haute densité de plasma et lorsque l’étape de finition comprend un recuit conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée supérieure à 30 minutes.
On a ainsi représenté sur les figures 5a et 5b les caractéristiques mesurées de la courbure du substrat final S ( ) et de rugosité de la surface exposée de la couche supérieure 5 ( , cette mesure de rugosité, exprimée en nm, étant obtenue par force atomique sur un champ de mesure de 30 micromètres par 30 micromètres) d’un substrat préparé selon le procédé qui vient d’être détaillé. On observe sur la qu’il est possible de réduire la courbure du substrat final S en augmentant la température du recuit de l’étape de finition. Lorsque ce recuit porte le substrat à 1050°C, cette courbure est de l’ordre de 55 micromètres, ce qui est déjà très satisfaisant. On note que les résultats à 1200°C obtenues à l’aide d’un recuit rapide, permettent également de réduire la courbure du substrat, mais peut engendrer des défauts de types dislocation, comme cela a été évoqué en introduction de cette demande.
On observe également, sur la , et de manière inattendue, que la rugosité mesurée de la couche supérieure 5 après l’application du recuit de l’étape de finition est stable avec l’accroissement de cette température et d’un niveau inférieur à 0,3 nm en mesure quadratique moyenne, ce qui est également très satisfaisant, tant en bord de substrat (marque « B ») qu’en son centre (marque « C »). On rappelle que les observations préparatoires de la demanderesse, rapporté en montrait une rugosité croissante de la surface exposée de cette couche supérieure 5 avec l’augmentation de la température.
Un procédé de préparation conforme à l’invention exploite donc ces résultats pour proposer différentes séquences de finition d’une étape de finition. Dans toutes ces séquences possibles, on retrouve au moins un recuit, désigné « premier recuit », ce premier recuit étant conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée supérieure à 30 minutes. Dans tous les cas également, la couche diélectrique 4, enterrée dans le substrat final, a été obtenue par dépôt chimique en phase vapeur à haute densité de plasma sur la couche de piégeage de charges 2.
Ainsi, l’étape de finition peut comprendre au moins une étape d’amincissement de la couche supérieure 5. Cette au moins une étape d’amincissement peut être réalisée avant et/ou après le premier recuit. La séquence de finition conduite pendant l’étape de finition peut donc correspondre à une séquence amincissement-recuit ou recuit-amincissement ou encore amincissement-recuit-amincissement. Cet amincissement de la couche peut notamment être réalisé par oxydation sacrificielle (c’est-à-dire l’oxydation d’une épaisseur superficielle de cette couche, suivie par le retrait de cette épaisseur oxydée) de la couche supérieure.
Par ailleurs, l’étape de finition peut comprendre d’autres recuits que le premier recuit déjà décrit. Ainsi, dans une variante de mise en œuvre, la séquence de finition peut incorporer comprend un second recuit rapide, ce second recuit étant conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée inférieure à 2 minutes. Le second recuit peut être mené avant ou après le premier recuit.
De préférence, l’atmosphère neutre ou réductrice employée pendant le premier recuit et, le cas échéant, pendant le second recuit est composée principalement ou exclusivement d’Argon.
La température du premier recuit peut être choisie préférentiellement dans la gamme 1050°C à 1100°C, afin de ne pas affecter la qualité de la couche de piégeage 2. Un budget thermique trop important apporté au cours de l’étape de finition pourrait conduire effectivement à modifier sa cristallinité et son efficacité électrique. Pour améliorer encore l’effet lissant de ce premier recuit, même pour la partie basse de la gamme de température préférentielle, l’équipement dans lequel ce recuit est conduit peut suivre les enseignements du document EP3011590B1.
Pour éviter de générer des défauts de types dislocation dans le substrat final, on préfèrera éviter d’introduire un recuit rapide dans la séquence de finition, bien que cela ne soit pas entièrement exclu.
La illustre le bénéfice apporté par l’utilisation d’un recuit « long » uniquement dans la séquence de finition, plutôt qu’un recuit « rapide » en termes de défauts de type dislocation. La partie gauche de cette figure présente une carte des dislocations présentes dans un substrat final pour lequel la séquence de finition comprenant un recuit conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée supérieure à 30 minutes, tout en étant dépourvue de recuit rapide. On observe sur cette partie gauche l’absence ou la quasi-absence de tels défauts.
La partie droite de cette figure présente une carte des dislocations présentes dans un substrat final ayant reçu un traitement thermique rapide. On note bien la différence, en termes de défectuosité, avec la partie gauche.
Ces cartes de dislocations peuvent être préparées par un équipement d’inspection mettant en œuvre une technique de déflectométrie, comme cela est par exemple présenté dans le document US7812942.
Quelle que soit la séquence de finition employée, le procédé de préparation qui vient d’être décrit permet de proposer un substrat final comprenant, successivement en contact les unes avec les autres, une couche supérieure 5 en matériau semiconducteur, par exemple en silicium, une couche diélectrique présentant une épaisseur supérieure à 200 nm, une couche de piégeage de charges électriques et un substrat de base. La couche diélectrique peut notamment présenter une épaisseur supérieure ou égale à 400nm. La surface exposée de la couche supérieure en matériau semiconducteur de ce substrat final présente une rugosité inférieure à 0,3 nm en mesure quadratique moyenne sur un champ de 5 micromètres par 5 micromètres et une courbure inférieure à 60 micromètres, préférentiellement inférieure à 40 micromètres. Avantageusement, ce substrat final présente une longueur cumulée de plans ou de lignes de dislocations moindre que 20 mm.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (15)

  1. Procédé de préparation d’un substrat final (S) comprenant une couche diélectrique (4) enterrée épaisse, le procédé comprenant :
    • une étape de préparation d’un substrat support (1) comprenant une couche de piégeage de charges électriques (2) disposés sur un substrat de base (3);
    • une étape de formation de la couche diélectrique (4) présentant une épaisseur supérieure à 200 nm sur la couche de piégeage de charges électriques (2) ;
    • une étape de report d’une couche supérieure (5) comprenant un matériau semiconducteur sur la couche diélectrique (4) ;
    • une étape de finition de la face exposée de la couche supérieure (5);
    le procédé de préparation étant caractérisé en ce que l’étape de formation de la couche diélectrique (4) est réalisée par dépôt chimique en phase vapeur à haute densité de plasma et en ce que l’étape de finition comprend un premier recuit conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée supérieure à 30 minutes.
  2. Procédé de préparation selon la revendication précédente dans lequel l’étape de formation de la couche diélectrique (4) comprend, après le dépôt chimique en phase vapeur à haute densité de plasma de la couche diélectrique, un recuit de densification du substrat support.
  3. Procédé de préparation selon la revendication précédente dans lequel le recuit de densification est réalisé dans une atmosphère neutre à une température inférieure à 1000°C et pendant une durée inférieure à 1h.
  4. Procédé de préparation selon l’une des revendications précédentes dans lequel l’étape de finition comprend, avant et/ou après le premier recuit, un amincissement de la couche supérieure (5).
  5. Procédé de préparation selon l’une des revendications précédentes dans lequel l’étape de finition comprend un second recuit, le second recuit étant conduit dans une atmosphère neutre ou réductrice à une température supérieure à 1050°C pendant une durée inférieure à 2 minutes.
  6. Procédé de préparation selon l’une des revendications précédentes dans lequel l’atmosphère neutre ou réductrice du premier recuit comprend ou est constituée d’argon.
  7. Procédé de préparation selon l’une des revendications précédentes dans lequel l’étape de formation de la couche diélectrique (4) est dépourvue de polissage de la face exposée de la couche diélectrique (4).
  8. Procédé de préparation selon l’une des revendications précédentes dans lequel le matériau semiconducteur de la couche supérieure (5) est du silicium.
  9. Procédé de préparation selon l’une des revendications précédentes dans lequel la couche diélectrique (4) est en dioxyde de silicium.
  10. Procédé de préparation selon l’une des revendications précédentes dans lequel la couche diélectrique (4) présente une épaisseur supérieure ou égale à 400 nm.
  11. Procédé selon l’une des revendications précédentes dans lequel l’étape de report de la couche supérieure comprend une étape d’implantation d’espèce dites « légères » dans un substrat donneur (1’) pour y former un plan fragile, l’assemblage du substrat donneur avec le substrat support (1), et la fracture du substrat donneur au niveau du plan fragile.
  12. Substrat final (S) comprenant, successivement en contact les unes avec les autres, une couche supérieure (5) en matériau semiconducteur, une couche diélectrique (4) présentant une épaisseur supérieure à 200 nm, une couche de piégeage de charges électriques (2) et un substrat de base (3), le substrat final (S) étant caractérisé en ce qu’il présente une courbure inférieure à 60 micromètres, préférentiellement inférieure à 40 micromètres, et en ce qu’une surface exposée de la couche supérieure (5) présente une rugosité inférieure à 0,3 nm en mesure quadratique moyenne sur un champ de 30 micromètres par 30 micromètres. 
  13. Substrat final (S) selon la revendication précédente dans lequel la couche supérieure (5) est en silicium.
  14. Substrat final (S) selon l’une des deux revendications précédentes dans lequel la couche diélectrique (4) est en oxyde de silicium.
  15. Substrat final (S) selon l’une des 3 revendications précédentes présentant une longueur cumulée de plans ou de lignes de dislocations, mesurée par déflectométrie, moindre que 20 mm.
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