FR3058561A1 - Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif - Google Patents

Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif Download PDF

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Abstract

L'invention concerne un procédé de fabrication d'un élément semi-conducteur, le procédé comportant une étape de traitement thermique rapide exposant un substrat comprenant un support présentant une résistivité supérieure à 1000 ohm. cm à une température crête susceptible de détériorer la résistivité du support. Selon l'invention, l'étape de traitement thermique rapide est suivie d'un traitement thermique de guérison exposant le substrat à une température de guérison comprise entre 800°C et 1250°C et présentant une vitesse de refroidissement inférieure à 5°C/sec lorsque la température de guérison est comprise entre 1250°C et 1150°C, inférieure à 20 °/sec lorsque la température de guérison est comprise entre 1150°C et 1100°C, et inférieure à 50°C/sec lorsque la température de guérison est comprise entre 1100°C et 800°C.

Description

DOMAINE DE L'INVENTION
L'invention concerne un procédé de fabrication d'un élément semi-conducteur comprenant un substrat hautement résistif.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Les dispositifs intégrés sont usuellement élaborés sur des substrats en forme de plaquettes, qui servent principalement de support à leur fabrication. Toutefois, l'accroissement du degré d'intégration et des performances attendues de ces dispositifs entraînent un couplage de plus en plus important entre leurs performances et les caractéristiques du substrat sur lequel ils sont formés. C'est particulièrement le cas des dispositifs radiofréquences (RF), traitant des signaux dont la fréquence est comprise entre environ 3kHz et 300GHz, qui trouvent notamment leur application dans le domaine des télécommunications (téléphonie, Wi-Fi, Bluetooth...) .
A titre d'exemple de couplage dispositif/substrat, les champs électromagnétiques, issus des signaux hautes fréquences se propageant dans les dispositifs, pénètrent dans la profondeur du substrat et interagissent avec les éventuels suit une porteurs de charge
II s' en qui s'y trouvent, consommation inutile d'une partie de l'énergie du signal par perte d'insertion et des influences possibles entre composants par diaphonie (« crosstalk » selon la terminologie anglosaxonne) .
Les dispositifs radiofréquences, commutateurs et syntoniseurs d'antennes amplificateurs de puissance, peuvent être
tels que des
ainsi que des
élaborés sur des
substrats spécifiquement adaptés pour prendre en compte ces phénomènes et pour en améliorer les performances.
On connaît ainsi les substrats de silicium sur isolant hautement résistif (HR SOI, pour « High Resistivity Silicon On Insulator » selon la terminologie anglo-saxonne habituellement employée) comprenant, comme cela est représenté sur la figure la un substrat support 2 en silicium présentant une résistivité supérieure à 1 kOhm.cm, une couche isolante 4 sur le substrat support 2, et une couche superficielle de silicium 5 disposée sur la couche isolante. Le substrat 1 peut également comporter une couche de piégeage de charge 3 disposée entre le substrat support 3 et la couche isolante 4, comme cela est représenté sur la figure lb. La couche de piégeage 3 peut comprendre du silicium polycristallin non dopé. La fabrication de ce type de substrat est par exemple décrite dans les documents FR2860341, FR2933233, FR2953640, US2015115480, US7268060 ou US6544656.
La demanderesse a observé que l'application d'un traitement thermique rapide appliqué à un tel substrat SOI pouvait conduire à affecter les propriétés radiofréquences de ce substrat. Or ces traitements thermiques rapides sont particulièrement utiles pour traiter la surface d'un substrat au cours de sa fabrication. C'est également une étape nécessaire dans les procédés de fabrication usuels des composants CMOS, par exemple pour l'activation des dopants.
Ainsi, la figure 2 illustre la perte de résistivité observée sur un substrat SOI hautement résistif après qu'il ait reçu un traitement thermique rapide. Sur le graphe de la figure 2, l'axe des abscisses représente la profondeur de la mesure (en microns) dans le substrat support 2. Cette distance est prise de l'interface avec la couche d'isolant (ce substrat SOI ne présentait pas de couche de piégeage). L'axe des ordonnées représente la résistivité (en ohm.cm) telle que relevée par une mesure connue sous l'acronyme SRP (du terme anglo-saxon « Spreading Résistance Profiling »).
Pour réaliser cette mesure, on prépare le substrat en polissant, à partir d'une de ses faces planes, un chanfrein présentant un angle adapté pour rendre accessible la profondeur souhaitée dans le substrat. On applique ensuite sur la partie chanfreinée du substrat les extrémités de deux électrodes espacées d'une distance fixe et formant un segment parallèle à l'arête du chanfrein, et l'on applique une tension déterminée entre les deux électrodes. On mesure la résistance entre les deux électrodes, puis l'on déduit de cette mesure la résistivité électrique du substrat à la profondeur de mesure. En réalisant cette mesure à différentes distances par rapport à l'arête du chanfrein (correspondant à différentes profondeurs dans le substrat), on peut alors tracer une courbe de profil de résistivité qui représente la résistivité en fonction de la profondeur dans le substrat.
Sur le graphe de la figure 2, une première courbe « a » correspond à la résistivité attendue d'un support pour un substrat SOI, avant qu'il n'ait subi le traitement thermique rapide. Ce support a été spécifié pour présenter une conductivité résiduelle de type p.
La seconde courbe « b » du graphe de la figure 2 correspond à la mesure SRP réalisée sur ce substrat SOI après qu'il ait subi un traitement thermique rapide, exposant le substrat à une température de 1200°C environ pendant quelques secondes avant une chute brutale de la température à plus de 2 00 °C/sec.
On observe que la résistivité du support du substrat SOI est grandement affectée par ce traitement, et présente une résistivité moindre que 1000 ohm.cm supérieure à 200 microns de sa surface charges présentes dans le support 2 traitement thermique rapide, de manière prédominante de type
n.
à une profondeur Par ailleurs, les étaient, après le
La résistivité du support 2 du substrat SOI 1, après que ce substrat ait subi un traitement thermique rapide, n'est pas suffisamment élevée et stable dans sa profondeur pour garantir le fonctionnement dans les spécifications requises d'un dispositif RF formé dans ce substrat.
OBJET DE L'INVENTION
Un but de l'invention est de proposer un procédé de fabrication d'un élément semi-conducteur comportant une étape de traitement thermique rapide, qui ne présente pas ou qui limite les variations de résistivité constatées dans le procédé de l'état de la technique.
BREVE DESCRIPTION DE L'INVENTION
En vue de la réalisation de ce but, l'invention propose, dans son acceptation la plus large, un procédé de fabrication d'un élément semi-conducteur, le procédé comportant une étape de traitement thermique rapide exposant un substrat comprenant un support présentant une résistivité supérieure à 1000 ohm.cm à une température crête susceptible de détériorer la résistivité du support.
Selon l'invention, le procédé est remarquable en ce que l'étape de traitement thermique rapide est suivie d'un traitement thermique de guérison exposant le substrat à une température de guérison comprise entre 800°C et 1250°C et présentant une vitesse de refroidissement :
- inférieure à 5°C/sec lorsque la température de guérison est comprise entre 1250°C et 1150°C,
- inférieure à 20 °/sec lorsque la température de guérison est comprise entre 1150°C et 1100°C, et
- inférieure à 50°C/sec lorsque la température de guérison est comprise entre 1100°C et 800°C.
Au cours du traitement thermique de guérison, la concentration en lacunes dans le support est proche de la concentration d'équilibre thermodynamique. Le refroidissement contrôlé du traitement thermique de guérison permet de maintenir cette situation de quasi-équilibre et de réduire la concentration précipiter à en lacunes l'excès ces
On évite ainsi de lacunes à l'issue du figer ou traitement thermique de guérison, par exemple sous la forme de complexes susceptibles de porter des charges qui viendraient excessivement modifier la résistivité du support.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable :
• la température crête est comprise entre 1050°C et 1250°C ;
• le traitement thermique rapide et le traitement thermique de guérison sont réalisés in-situ dans un équipement de recuit thermique rapide ;
• le traitement thermique de guérison est réalisé dans un équipement différent de celui utilisé pour appliquer le traitement thermique rapide ;
• le traitement thermique de guérison est réalisé dans un four vertical ;
• la température de guérison est maintenue inférieure à
1050°C pendant au moins 20 la température de guérison secondes ; est maintenue :
o inférieure minute, ou ou égale à 1000°C pendant au moins 1
o inférieure minutes, ou ou égale à 950°C pendant au moins 5
o inférieure minutes, ou ou égale à 900°C pendant au moins 30
o inférieure heures ; ou égale à 800°C pendant au moins 3
• le traitement thermique de guérison est réalisé dans une atmosphère neutre, réductrice ou oxydante ;
• le substrat comprend également une couche isolante sur le support et une couche superficielle sur la couche isolante ;
• le substrat comprend également une couche de piégeage de charge entre le support et la couche isolante ;
• la couche de piégeage de charge est une couche de silicium polycristallin ;
• le traitement thermique de guérison est précédé de la formation d'une couche de protection du substrat ;
• le support est en silicium ;
• l'élément semi-conducteur est un dispositif RF ;
• l'élément semi-conducteur est une plaquette de silicium sur isolant présentant un diamètre de 200 ou 300mm.
BREVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise à la lumière de la description qui suit des modes de réalisation non limitatifs de l'invention en référence aux figures ci-jointes parmi lesquelles :
les figures la et lb représentent des substrats SOI hautement résistifs de l'état de la technique ;
la figure 2 est un graphe illustrant la perte de résistivité observé sur un substrat SOI hautement résistif après qu'il ait reçu un traitement thermique rapide ;
- la figure 3 représente la séquence d'étapes d'un procédé de fabrication d'un élément semi-conducteur conforme à l'invention ;
- la figure 4 représente une configuration connue d'un équipement de recuit thermique rapide ;
la figure 5 reproduit le profil de température d'un traitement thermique rapide ;
la figure 6 thermique de guérison l'invention ;
la figure 7 thermique de guérison 1'invention.
représente un exemple de traitement
selon un mode de mise en œuvre de
représente un exemple de traitement
selon un autre mode de mise en œuvre de
DESCRIPTION DETAILLEE DE L'INVENTION
Par souci de simplification de la description à venir, les mêmes références sont utilisées pour des éléments identiques ou assurant la même fonction dans l'état de la technique ou dans les différents modes de mise en œuvre exposés du procédé.
La figure 3 représente la séquence d'étapes composant un procédé de fabrication d'un élément semi-conducteur conforme à 1'invention.
Par « éléments semi-conducteurs » on désigne indifféremment un substrat ou un dispositif à semi-conducteur, notamment pour des applications dans le domaine de la RF. L'invention est donc applicable à la fabrication de l'un ou l'autre de ces éléments.
Au cours d'une première étape, on fournit un substrat 1 comportant un support 2 hautement résistif, c'est à dire présentant une résistivité supérieure à 1000 ohm.cm. Préférentiellement, le support 2 présente cette qualité hautement résistive sur toute son épaisseur. Cette caractéristique peut être mesurée par la technique « SRP » exposée dans l'introduction de cette demande.
Préférentiellement, le support 2 est au moins partiellement en silicium, par exemple obtenu par un technique de type Czochralski(Cz). Le support 2 peut ainsi correspondre à un substrat de silicium de type P présentant une faible quantité d'oxygène interstitiel (désigné par l'expression « Low Oi ») comprise entre 6 et 10 ppm. Il peut également s'agir d'un substrat de silicium présentant une quantité élevée d'oxygène interstitiel (désigné par l'expression « High Oi ») supérieure à 26 ppm, avant précipitation.
Préférentiellement, le substrat 1 est un substrat de silicium sur isolant (SOI) présentant une couche de silicium superficiel 5, une couche isolante 4, par exemple en oxyde de silicium, et un support 2 en silicium. Le substrat peut également présenter une couche de piégeage de charges 3 positionnée entre la couche isolante 4 et le support 2.
Comme cela est enseigné dans les documents formant l'état de la technique présenté en préambule, le substrat 1 peut être réalisé de multiples manières. Mais préférentiellement, celuici est fabriqué par application de la technologie Smart Cut™, selon laquelle une couche de silicium oxydé destinée à former la couche superficielle de silicium 5 et la couche isolante 4 du substrat 1 est reportée sur un support 2 éventuellement muni de la couche de piégeage 3. Cette étape de report est traditionnellement suivie d'une séquence de finition du substrat 1 pour lui conférer les propriétés requises, en particulier pour ce qui concerne son état de surface.
De manière conventionnelle, le substrat 1 peut se présenter sous la forme d'une plaquette circulaire dont le diamètre peut être de 200, 300 mm voire même 450 mm.
La couche superficielle 5 peut présenter une épaisseur comprise entre 10 nm et 10 microns. La couche d'isolant 4 peut être en dioxyde de silicium et présenter une épaisseur comprise entre 10 nm et 50 microns.
La couche de piégeage 3 peut, d'une manière générale, être constituée d'une couche semi-conductrice non cristalline présentant des défauts structurels tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores... Ces défauts structurels forment des pièges pour les charges susceptibles de circuler dans le matériau, par exemple au niveau de liaisons chimiques non complètes ou pendantes. On prévient ainsi la conduction dans la couche de piégeage qui présente en conséquence une résistivité élevée.
De manière avantageuse, et pour des raisons de simplicité de mise en œuvre, cette couche de piégeage 3 est formée d'une couche de silicium polycristalline. Son épaisseur peut être comprise entre 1 à 3 pm. Mais d'autres épaisseurs inférieures ou supérieures à cet intervalle sont tout à fait envisageables.
La nature et les propriétés de la couche superficielle 5, de la couche isolante 4 et la couche de piégeage 3 n'ont pas d'importances particulières dans le cadre de la présente invention, et elles pourront être choisies ou être dictées selon le besoin et le contexte applicatif.
Dans une étape suivante d'un procédé conforme à l'invention, et toujours en relation avec la figure 2, on expose le substrat 1 comprenant le support 2 à une température crête. La température crête est la température maximale à laquelle est exposé le substrat 1 au cours d'une étape de traitement thermique rapide. Cette étape peut faire partie de la séquence de finition du substrat 1 au cours de sa fabrication. Elle peut également correspondre à une étape de fabrication d'un dispositif à semi-conducteurs, par exemple une étape d'activation de dopants.
Par « traitement thermique rapide, » on désigne une étape au cours de laquelle on expose le substrat 1 à une atmosphère ίο de traitement pendant une durée maximale de deux minutes à une température plateau de traitement. La température plateau du traitement est typiquement comprise entre 1125 et 1250 degrés, et correspond à la température crête à laquelle est exposé le substrat 1. Les phases de montée et de descente à la température plateau sont effectuées à fort gradient thermique de plus de 60°C/s, ce qui permet de limiter la durée totale du traitement.
La durée du plateau de traitement, selon l'équipement de traitement thermique rapide choisi, peut être très courte, de lors de quelques microsecondes dans un équipement du recuit flash, ou s'étendre à une durée de 15 à 45 secondes dans un four de recuit rapide.
L'atmosphère de traitement dépend de la finalité de ce traitement. Il peut s'agir par exemple d'une atmosphère neutre, réductrice, ou oxydante.
Pour appliquer ce traitement thermique rapide, on connaît par exemple, et comme cela est représenté schématiquement sur la figure 4, un équipement de recuit thermique rapide, comprenant une chambre en quartz 6 pour recevoir un substrat à traiter. Le traitement est réalisé à l'aide de lampes de chauffage 7 disposées au-dessous et au-dessus du substrat. Lors du traitement, le substrat est maintenu horizontal dans
la chambre sur un support formé de trois pointes 8 .
L'atmosphère de la chambre peut être contrôlée en y
introduisant un gaz choisi, qui peut être évacué par
1'intermédiaire d ' un échappement 9 dont 1'ouverture est
commandable.
Le traitement thermique rapide est appliqué à l'aide de cet équipement en fournissant la puissance électrique aux lampes 7 afin d'échauffer le substrat par rayonnement jusqu'à une température prédéterminée par exemple comprise entre 1150°C et 1250°C. La montée en température du substrat est très rapide, de l'ordre de 60°C par seconde ou plus, si bien qu'il faut compter de 10 à 20 secondes pour atteindre la température plateau. Le traitement thermique est réalisé à cette température plateau pendant une durée de temps qui peut atteindre dans cet équipement 30 secondes à deux minutes. À l'issue de cette durée, la puissance électrique fournie aux lampes 7 est interrompue et la température du substrat chute de manière très rapide, de l'ordre également de 60°C par seconde. Il faut généralement compter 20 à 30 secondes pour réaliser le refroidissement du substrat et permettre son extraction de la chambre. Un profil de température typique obtenu dans cet équipement est par exemple reproduit sur la figure 5. On notera que le pyromètre équipant la chambre 6 et permettant la mesure de température n'est actif que pour des valeurs de température supérieures à environ 600°C ou 700°C, ce qui explique la forme tronquée du relevé de la figure 5.
Le traitement thermique rapide peut également être appliqué par un équipement de recuit laser, ou un équipement de recuit flash.
À l'issue de ce traitement thermique rapide, et comme cela a été rapporté en introduction de cette demande, la résistivité du substrat 1 est susceptible d'être détériorée. En conséquence, on ne peut garantir qu'un dispositif à semiconducteur formé dans/sur le substrat 1 fonctionnera dans les spécifications requises.
Sans lier la présente invention à une quelconque interprétation physique de ces observations et des phénomènes qui pourraient entrer en jeu, il apparaît que le support 2 est particulièrement sensible au traitement thermique rapide.
Les analyses menées par la demanderesse tendent à montrer qu'une concentration importante de lacunes se forme dans le support lorsque la température crête est comprise entre 1050°C et 1250°C. Au cours du refroidissement, et en particulier lorsque la température devient inférieure à 1050°C, ces lacunes sont susceptibles de se combiner avec l'oxygène interstitiel du support pour former, notamment lorsque la concentration en lacunes excède la concentration d'équilibre thermodynamique, des complexes stables de lacune-oxygène dans le corps du support 2 . Ces complexes sont connus par l'expression « vacancy-oxygen complexes » ou « VO complexes » dans la terminologie anglo-saxonne consacrée.
La concentration en lacunes, à l'équilibre thermodynamique, est croissante avec la température. Cette concentration peut par exemple atteindre une concentration de 3 à 5 10Λ12 cmA-3 à 1200°C. Lors du refroidissement rapide du substrat 1, et en l'absence de toute précaution particulière, ces lacunes se figent dans le support 2 en se combinant avec l'oxygène interstitiel. Ce mécanisme général a déjà été rapporté dans la littérature technique du domaine. Toutefois, et de manière particulièrement originale, la demanderesse a établi que ces complexes ne sont pas électriquement neutres, mais pouvaient porter une charge négative. Selon les analyses menées dans le cadre de la présente invention, les charges portées par les complexes lacunes-oxygène et créées à l'issue du traitement thermique rapide conduisent à la modification de résistivité exposée en introduction de la demande. On comprend également que la génération de charges négatives en grande concentration peut conduire à transformer la conductivité du support de type P en une conductivité de type N.
La présente invention met à profit ces résultats tout à fait nouveaux pour proposer un procédé amélioré de fabrication d'un élément semi-conducteur.
Ainsi, et en faisant référence à nouveau à la figure 2, l'invention prévoit de faire suivre l'étape de traitement thermique rapide par un traitement thermique de guérison du substrat 1 pour restaurer ou prévenir au moins partiellement la perte de résistivité.
Selon l'invention, le traitement thermique de guérison expose le substrat 1 à une température de guérison comprise entre 800°C et 1250°C et présente une vitesse de refroidissement.
- inférieure à 5°C/sec lorsque la température de guérison est comprise entre 1250°C et 1150°C,
- inférieure à 20 °/sec lorsque la température de guérison est comprise entre 1150°C et 1100°C, et
- inférieure à 50°C/sec lorsque la température de guérison est comprise entre 1100°C et 800°C.
Dans la gamme de température comprise entre 800°C et 1250°C, il est possible de dissocier les complexes oxygènelacune, qui perdent ainsi leur stabilité. En contrôlant de plus le refroidissement du substrat 1 (et donc du support 2) on réduit progressivement la concentration en lacunes à sa concentration d'équilibre thermodynamique, qui décroit avec la température. On évite ainsi de figer en une concentration excessive ces lacunes sous la forme de complexes lacuneoxygène .
L'atmosphère de traitement thermique de guérison peut être constituée d'un gaz neutre, tel que de l'argon, d'un gaz réducteur comme de l'hydrogène, ou même d'un mélange de ces deux types de gaz. Il peut également s'agir d'oxygène.
Selon un premier mode de mise en œuvre, le traitement thermique de guérison peut être effectué dans un autre équipement que celui utilisé pour le traitement thermique rapide.
Ce mode de mise en œuvre est particulièrement recommandé lorsqu'il n'est pas possible de modifier les conditions du traitement thermique rapide pour prévenir ou limiter une concentration excessive de complexes lacune-oxygène. C'est notamment le cas lorsque le traitement thermique rapide vise à activer des dopants préalablement introduits dans la couche superficielle 5 du substrat 1. On sait dans ce cas qu'il est important de limiter au juste nécessaire le traitement thermique afin d'éviter la diffusion de ces dopants, ce qui ne permet pas toujours de contrôler le refroidissement de ce traitement thermique rapide dans la gamme recommandée.
Pour guérir la modification de résistivité du support qui se produit alors dans ce cas, on peut appliquer au substrat 1, par exemple dans un four vertical traditionnel, un traitement thermique de guérison présentant une température de guérison inférieure ou égale à 1050°C pendant au moins 20 secondes. Ce traitement thermique présente un refroidissement inférieur à 50°C/sec pour rester compatible avec les conditions générales du traitement thermique permettant la guérison du support telles qu'exposées ci-dessus.
En ne dépassant pas la température seuil de 1050°C, on évite de générer dans le support 2 de nouvelles lacunes et créer de nouveaux complexes stables lacune-oxygène, susceptibles d'affecter la résistivité du support 2. A titre d'exemple, la température de guérison du traitement thermique de guérison peut être maintenue inférieure ou égale à 1000°C pendant au moins 1 minute, ou inférieure ou égale à 950°C pendant au moins 5 minutes, ou inférieure ou égale à 900°C pendant au moins 30 minutes, ou inférieure ou égale à 800°C pendant au moins 3 heures pour restaurer au moins en partie la
2. Quelle que soit la température et 800°C, celle-ci est maintenue dans cette gamme pour réduire la rapprocher de sa résistivité du support choisie, entre 1050°C suffisamment longtemps concentration de lacune en la faisant se concentration d'équilibre thermodynamique.
Sur un substrat SOI similaire à celui ayant fait l'objet des mesures reportées sur les courbes a et b de la figure 2, et après que ce substrat ait subi un traitement thermique rapide dont le profil en température est comparable à celui représenté sur la figure 5, on a appliqué un traitement thermique à 900°C pendant thermique a été précédé superficielle du substrat thermique de guérison, on a issu la courbe de résistivil figure 2. On observe que relativement constante et c résistivité originale repréï montre l'effet et l'efficaci plus d'une heure. Ce traitement de l'oxydation de la couche
SOI. A l'issue de ce traitement réalisé des mesures SRP dont on a :é désignée par la lettre c sur la la résistivité du support est 'amplitude proche de celle de la entée par la courbe a. Ce constat ;é du recuit de guérison proposé.
Selon un second mode de mise en œuvre de l'invention, particulièrement avantageux, le traitement thermique rapide et le traitement thermique de guérison sont réalisés in situ, par exemple dans un équipement de recuit thermique rapide.
Selon une première variante de ce mode de réalisation, le traitement thermique de guérison est intégré au traitement thermique rapide. En contrôlant l'énergie électrique fournie aux lampes 7 de la chambre 6 de l'équipement de recuit thermique rapide à l'issue du plateau de température, correspondant à la température crête, le traitement thermique de guérison peut être établi en contrôlant la baisse de température selon un gradient thermique inférieure à 5°C/sec lorsque la température de guérison est comprise entre 1250°C et 1150°C, inférieure à 20 °/sec lorsque la température de guérison est comprise entre 1150°C et 1100°C, et inférieure à 50°C/sec lorsque la température de guérison est comprise entre 1100°C et 800°C.
Ce refroidissement ralenti par rapport au traitement thermique rapide de l'état de la technique est donc très simplement obtenu en ajustant la puissance électrique fournie aux lampes 7 au cours de cette phase de refroidissement. La figure 6 représente un traitement thermique rapide intégrant, après le plateau de température, le traitement thermique de guérison conforme à l'invention.
Selon une autre variante, le traitement thermique de guérison est appliqué au substrat 1 dans l'équipement de recuit thermique rapide, séparément du traitement thermique rapide. Par exemple, le traitement thermique rapide peut être appliqué au substrat 1 à l'issue du traitement thermique rapide, et une fois que la température de traitement est revenue à une température proche de la température ambiante.
Cette variante permet par exemple d'appliquer le traitement thermique rapide dans une première atmosphère (par exemple neutre ou réductrice) et d'appliquer ensuite le traitement thermique de guérison dans une deuxième atmosphère, différente de la première (par exemple oxydante).
Selon une autre variante encore, le traitement thermique de guérison est appliqué au substrat 1 dans l'équipement de recuit rapide, à la suite du traitement thermique rapide, sans toutefois directement faire suite au plateau de température. Un exemple d'un tel mode de mise en œuvre est représenté sur la figure 7. Sur cet exemple, le plateau à 1200°C est suivi d'un refroidissement rapide, c'est-à-dire d'au moins 60°C par seconde, jusqu'à la température de 1000°C, qui ne contribue pas au traitement thermique de guérison. Celui-ci est constitué, dans l'exemple de la figure 7, d'un traitement thermique à 1000°C pendant 60 secondes, suivi d'un refroidissement vers la température ambiante à moins de 50°C par seconde.
Quel que soit le mode de mise en œuvre du traitement thermique de guérison, la résistivité du support 2, à l'issue de ce traitement, est peu ou pas modifiée. En tout état de cause, l'éventuelle modification de résistivité du support après le traitement thermique de guérison est moindre que celle qui aurait été observée en l'absence de ce traitement thermique de guérison.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.
Ainsi, le traitement thermique de guérison peut être précédé ou comprendre une phase d'oxydation afin de protéger la surface du substrat 1 de l'atmosphère du traitement. La couche d'oxyde formée peut alors être éliminée à l'issue de l'étape de traitement thermique de guérison par une simple gravure chimique. Une surface oxydée limite la formation de lacune au cours d'un traitement thermique rapide, par effet de recombinaison.
L'invention n'est nullement limitée à l'application d'un traitement thermique de guérison à un substrat de type SOI. Il peut s'appliquer à tout type de substrat comprenant un support de silicium hautement résistif. Le substrat peut être constitué d'un tel support, c'est-à-dire qu'il est formé d'une plaquette massive de silicium hautement résistif. Le substrat peut également comprendre des couches additionnelles formées sur ou dans le support. Il peut être muni de dispositifs semiconducteurs complètement ou partiellement réalisés. Lorsqu'il s'agit d'un substrat de type SOI, la couche isolante et la couche superficielle peuvent être continues ou présenter des motifs, ou des tranchées.
Selon l'invention il peut être avantageux de fournir un support présentant une quantité d'oxygène interstitiel très faible, afin de limiter la formation des complexes lacuneoxygène, et réduire encore plus les modifications de résistivité du support. Avantageusement, la concentration en oxygène interstitiel dans le support 2 peut être compris entre 5 et 15 old ppma (selon la norme ASTM1979), ce qui forme un compromis acceptable entre la tenue mécanique du substrat (à laquelle l'oxygène interstitiel contribue) et les variations résiduelles de résistivité du support 2.
On choisira également, quand cela est possible, de limiter la durée du traitement thermique rapide, notamment dans la gamme de température comprise entre 1050°C et 1250°C, afin de limiter la génération de lacunes, ces lacunes étant à l'origine du phénomène constaté.

Claims (15)

  1. REVENDICATIONS
    1. Procédé de fabrication d'un élément semi-conducteur, le procédé comportant une étape de traitement thermique rapide exposant un substrat (1) comprenant un support (2) présentant une résistivité supérieure à 1000 ohm.cm à une température crête susceptible de détériorer la résistivité du support (2), le procédé étant caractérisé en ce que l'étape de traitement thermique rapide est suivie d'un traitement thermique de guérison exposant le substrat à une température de guérison comprise entre 800°C et 1250°C et présentant une vitesse de refroidissement :
    - inférieure à 5°C/sec lorsque la température de guérison est comprise entre 1250°C et 1150°C,
    - inférieure à 20 °/sec lorsque la température de guérison est comprise entre 1150°C et 1100°C, et
    - inférieure à 50°C/sec lorsque la température de guérison est comprise entre 1100°C et 800°C.
  2. 2. Procédé de fabrication selon la revendication précédente dans lequel la température crête est comprise entre 1050°C et 1250°C.
  3. 3. Procédé de fabrication selon l'une des revendications précédentes dans lequel le traitement thermique rapide et le traitement thermique de guérison sont réalisés in-situ dans un équipement de recuit thermique rapide.
  4. 4. Procédé de fabrication selon l'une des revendications 1 à 3 dans lequel le traitement thermique de guérison est réalisé dans un équipement différent de celui utilisé pour appliquer le traitement thermique rapide.
  5. 5. Procédé de fabrication selon la revendication précédente dans lequel le traitement thermique de guérison est réalisé dans un four vertical.
  6. 6. Procédé de fabrication selon l'une des deux revendications précédentes dans lequel la température de guérison est maintenue inférieure à 1050°C pendant au moins 20 secondes.
  7. 7. Procédé de fabrication selon la revendication précédente dans lequel la température de guérison est maintenue :
    - inférieure ou égale à 1000°C pendant au moins 1 minute, ou
    - inférieure ou égale à 950°C pendant au moins 5 minutes, ou
    - inférieure ou égale à 900°C pendant au moins 30 minutes, ou
    - inférieure ou égale à 800°C pendant au moins 3 heures.
  8. 8. Procédé de fabrication selon l'une des revendications précédentes dans lequel le traitement thermique de guérison est réalisé dans une atmosphère neutre, réductrice ou oxydante.
  9. 9. Procédé de fabrication selon l'une des revendications précédentes dans lequel le substrat (1) comprend également une couche isolante (4) sur le support (2) et une couche superficielle (5) sur la couche isolante (4).
  10. 10. Procédé de fabrication selon la revendication précédente dans lequel le substrat (1) comprend également une couche de piégeage de charge (3) entre le support (2) et la couche isolante (4).
  11. 11. Procédé de fabrication selon la revendication précédente dans lequel la couche de piégeage de charge (3) est une couche de silicium polycristallin.
  12. 12. Procédé de fabrication selon l'une des revendications précédentes dans lequel le traitement thermique de guérison est précédé de la formation d'une couche de protection du substrat ( 1) .
  13. 13. Procédé de fabrication selon l'une des revendications précédentes dans lequel le support (2) est en silicium.
  14. 14. Procédé de fabrication selon l'une des revendications
    5 précédentes dans lequel l'élément semi-conducteur est un dispositif RF.
  15. 15. Procédé de fabrication selon l'une des revendications précédentes dans lequel l'élément semi-conducteur est une
    10 plaquette de silicium sur isolant présentant un diamètre de
    200 ou 300mm.
FR1660682A 2016-11-04 2016-11-04 Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif Active FR3058561B1 (fr)

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TW106136638A TWI742183B (zh) 2016-11-04 2017-10-25 用於製作包含高電阻底材之半導體元件之方法
EP17198392.7A EP3319113B1 (fr) 2016-11-04 2017-10-25 Procédé de fabrication d'un élément semi-conducteur comprenant un substrat hautement résistif
SG10201708819SA SG10201708819SA (en) 2016-11-04 2017-10-26 Method Of Fabrication Of A Semiconductor Element Comprising A Highly Resistive Substrate
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US15/803,447 US10510531B2 (en) 2016-11-04 2017-11-03 Method of fabrication of a semiconductor element comprising a highly resistive substrate
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3037438B1 (fr) 2015-06-09 2017-06-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges
FR3126169A1 (fr) * 2021-08-12 2023-02-17 Stmicroelectronics (Tours) Sas Procédé de fabrication de composants radiofréquence
CN114156179A (zh) * 2021-10-29 2022-03-08 中国科学院上海微系统与信息技术研究所 一种改善绝缘层上硅晶圆表面粗糙度的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3029682A1 (fr) * 2014-12-04 2016-06-10 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
FR3037438A1 (fr) * 2015-06-09 2016-12-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928346A (ja) * 1982-08-10 1984-02-15 Toshiba Corp 半導体基板の処理方法
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US6544656B1 (en) 1999-03-16 2003-04-08 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and silicon wafer
FR2838865B1 (fr) 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
FR2860341B1 (fr) 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
EP1677344B1 (fr) * 2003-10-21 2013-11-06 SUMCO Corporation Procede pour fabriquer une tranche de silicium avec resistivite elevee et procede pour fabriquer une tranche epitaxiale et une tranche soi
DE102004041378B4 (de) 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
US7750345B2 (en) 2007-05-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7820534B2 (en) * 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
KR20090042375A (ko) * 2007-10-26 2009-04-30 주식회사 알.에프.텍 유에스비 플러그, 유에스비 플러그용 에이브이 소켓 및 이를 갖는 유에스비 커넥터 장치
US7932138B2 (en) * 2007-12-28 2011-04-26 Viatron Technologies Inc. Method for manufacturing thin film transistor
KR101007244B1 (ko) * 2008-04-10 2011-01-13 주식회사 비아트론 박막 트랜지스터 제조방법
JP5276863B2 (ja) * 2008-03-21 2013-08-28 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US7955940B2 (en) * 2009-09-01 2011-06-07 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
US8420981B2 (en) * 2009-11-13 2013-04-16 Tel Nexx, Inc. Apparatus for thermal processing with micro-environment
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
WO2011068017A1 (fr) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dispositif d'affichage et dispositif électronique le comprenant
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
EP2695186A1 (fr) * 2011-04-06 2014-02-12 Isis Innovation Limited Intégration hétérogène de matériaux du groupe iii-v ou ii-vi avec du silicium ou du germanium
JP5927894B2 (ja) * 2011-12-15 2016-06-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US8963618B2 (en) * 2013-05-14 2015-02-24 Ferfics Limited Radio frequency switch with improved switching time
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6344271B2 (ja) 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
US9881832B2 (en) * 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
CN105977152B (zh) * 2016-05-09 2019-01-29 浙江大学 〈311〉直拉硅片的一种热处理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3029682A1 (fr) * 2014-12-04 2016-06-10 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
FR3037438A1 (fr) * 2015-06-09 2016-12-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DIMITRI LEDERER ET AL: "RF Performance of a Commercial SOI Technology Transferred Onto a Passivated HR Silicon Substrate", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vol. 55, no. 7, 1 July 2008 (2008-07-01), pages 1664 - 1671, XP011216591, ISSN: 0018-9383 *

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