WO2024205151A1 - 표시장치 - Google Patents

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WO2024205151A1
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김성환
신혜진
장환수
진창규
곽원규
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    • H10K59/80—Constructional details

Definitions

  • the present invention relates to a pixel and a display device including the pixel.
  • display devices are utilized in various ways, there are various methods for designing the form of display devices, and the functions that can be grafted or linked to display devices are increasing.
  • Embodiments of the present invention can provide a display device with improved display quality.
  • these tasks are exemplary and the scope of the present invention is not limited thereby.
  • a display device includes: a first thin-film transistor including a display area and a peripheral area, the first thin-film transistor being arranged in the peripheral area and including a silicon semiconductor layer; a second thin-film transistor being arranged in the display area and including an oxide semiconductor layer arranged on an upper layer of the silicon semiconductor layer; and a semiconductor pattern being arranged in the display area and being arranged in the same layer as the silicon semiconductor layer of the first thin-film transistor.
  • the semiconductor pattern may include a silicon semiconductor.
  • the semiconductor pattern may be configured in a floating state.
  • the display device further includes a conductive layer overlapping the semiconductor pattern; and signal lines electrically connected to opposite ends of the semiconductor pattern that do not overlap the conductive layer; wherein the signal lines can be electrically connected to the conductive layer.
  • the conductive layer may be disposed on the same layer as the gate electrode of the first thin film transistor.
  • the oxide semiconductor layer of the second thin film transistor can overlap the semiconductor pattern.
  • the display device further includes a plurality of conductive electrodes overlapping the semiconductor pattern; and signal lines electrically connected to portions between adjacent conductive electrodes of the semiconductor pattern among the plurality of conductive electrodes; wherein the signal lines can be electrically connected to the conductive electrodes.
  • the challenge electrodes may be arranged on the same layer as the gate electrode of the first thin film transistor.
  • the oxide semiconductor layer of the second thin film transistor can overlap the semiconductor pattern.
  • the display device further includes an upper conductive layer overlapping the semiconductor pattern; a lower conductive layer overlapping the semiconductor pattern; and signal lines electrically connected to opposite ends of the semiconductor pattern that do not overlap the upper conductive layer; wherein the signal lines can be electrically connected to the upper conductive layer and the lower conductive layer.
  • the upper conductive layer may be disposed on the same layer as the gate electrode of the first thin film transistor.
  • the oxide semiconductor layer of the second thin film transistor can overlap the semiconductor pattern.
  • the semiconductor pattern includes a plurality of semiconductor patterns spaced apart from each other in a row direction
  • the display device may further include a conductive layer crossing the plurality of semiconductor patterns and overlapping the plurality of semiconductor patterns; a first signal line electrically connected to one end of the plurality of semiconductor patterns; and a second signal line electrically connected to the other end of the plurality of semiconductor patterns.
  • the first signal line and the second signal line can be supplied with a constant voltage signal
  • the conductive layer can be supplied with a signal including a voltage of a first voltage level and a voltage of a second voltage level lower than the first voltage level
  • the display device further includes: a second semiconductor pattern disposed on the same layer as the plurality of semiconductor patterns and extending in the row direction; a second conductive layer overlapping the second semiconductor pattern; and third signal lines electrically connected to opposite ends of the second semiconductor pattern that do not overlap the second conductive layer; wherein the third signal lines can be supplied with the same voltage as the voltage supplied to the first signal line and the second signal line.
  • the display device may further include a conductive layer overlapping the semiconductor pattern; and a signal line electrically connected to the conductive layer.
  • the semiconductor pattern can be electrically connected to a conductive line that supplies a constant voltage.
  • the display device further includes a third thin-film transistor disposed in the display area and including an oxide semiconductor layer disposed on an upper layer of the silicon semiconductor layer; wherein the semiconductor pattern can electrically connect the oxide semiconductor layer of the second thin-film transistor and the oxide semiconductor layer of the third thin-film transistor.
  • the display device may further include a third thin film transistor disposed in the peripheral region and including the oxide semiconductor layer.
  • the display device may further include a fourth thin film transistor disposed in the display area and including the silicon semiconductor layer.
  • a display device includes a display area and a peripheral area, and includes: a semiconductor pattern disposed in the display area; a conductive layer disposed on the semiconductor pattern and overlapping the semiconductor pattern; a first electrode layer disposed on the conductive layer and overlapping the conductive layer; an oxide semiconductor layer disposed on the first electrode layer; a second electrode layer disposed on the oxide semiconductor layer; and a third electrode layer disposed on the second electrode layer and overlapping the second electrode layer.
  • the semiconductor pattern may include a silicon semiconductor.
  • the display device further includes a lower conductive layer disposed in the display area and disposed between the substrate and the semiconductor pattern, wherein the semiconductor pattern can overlap the lower conductive layer.
  • the display device further includes a silicon semiconductor layer disposed in the peripheral region; and a fourth electrode layer disposed on the silicon semiconductor layer and overlapping the silicon semiconductor layer; wherein the silicon semiconductor layer is disposed in the same layer as the semiconductor pattern, and the fourth electrode layer can be disposed in the same layer as the conductive layer.
  • a display device with improved display quality can be provided.
  • the scope of the present invention is not limited by these effects.
  • FIGS. 1A and 1B are schematic plan views illustrating a display device according to one or more embodiments.
  • Figure 2 is a plan view schematically showing a display panel according to an example.
  • FIGS. 3a to 3d are schematic cross-sectional views of the display panel taken along line I-I' of FIG. 2.
  • FIGS. 4A to 8B are schematic drawings illustrating semiconductor patterns of a display area according to one or more embodiments.
  • FIGS. 9A and 9B are equivalent circuit diagrams of pixels according to one embodiment.
  • Figures 10 to 23 are drawings schematically illustrating the elements of the pixel illustrated in Figure 9a, layer by layer.
  • Fig. 24 is a drawing schematically showing the arrangement of light-emitting areas of a plurality of pixels according to one embodiment.
  • Fig. 25 is a cross-sectional view taken along line VIII-VIII' of Fig. 20 and Fig. 23.
  • Figure 26 is a schematic diagram showing transistors and capacitors of the pixel illustrated in Figure 9a.
  • Figure 27 is a schematic diagram showing the challenge layers at the edge of the display area.
  • Figure 28 is a cross-sectional view taken along line X-X' of Figure 27.
  • FIG. 29 is a schematic diagram illustrating transistors and capacitors of the pixel illustrated in FIG. 9a according to one embodiment.
  • Figures 30 to 36 are drawings schematically illustrating, layer by layer, the elements of the pixel circuit illustrated in Figure 29.
  • Figure 37 is a layout diagram that illustrates only a portion of the configuration of Figure 29.
  • Fig. 38 is a cross-sectional view taken along line XI-XI' of Fig. 29.
  • FIG. 39 is a schematic diagram illustrating transistors and capacitors of the pixel illustrated in FIG. 9a according to one embodiment.
  • Fig. 40 is a cross-sectional view taken along line XII-XII' of Fig. 39.
  • FIG. 41 is a schematic diagram illustrating transistors and capacitors of the pixel illustrated in FIG. 9a according to one embodiment.
  • Figures 42 and 43 are drawings schematically illustrating some components of the pixel circuit illustrated in Figure 41.
  • Figure 44 is a layout diagram illustrating an excerpt of a portion of the configuration of Figure 41.
  • Fig. 45 is a cross-sectional view taken along line XIII-XIII' of Fig. 41.
  • FIG. 46 is a schematic diagram illustrating transistors and capacitors of the pixel illustrated in FIG. 9a according to one embodiment.
  • Figures 47 and 48 are drawings schematically illustrating some components of the pixel circuit illustrated in Figure 46.
  • a display device includes: a first thin-film transistor including a display area and a peripheral area, the first thin-film transistor being arranged in the peripheral area and including a silicon semiconductor layer; a second thin-film transistor being arranged in the display area and including an oxide semiconductor layer arranged on an upper layer of the silicon semiconductor layer; and a semiconductor pattern being arranged in the display area and being arranged in the same layer as the silicon semiconductor layer of the first thin-film transistor.
  • the x-axis, y-axis, and z-axis are not limited to the three axes of the rectangular coordinate system, and can be interpreted in a broader sense.
  • the x-axis, y-axis, and z-axis can be perpendicular or substantially perpendicular to each other, or can represent different directions that are not orthogonal to each other.
  • first,” “second,” “third,” etc. may be used herein to describe various elements, components, regions, layers, and/or sections, these elements, components, regions, layers, and/or sections should not be limited by such terms. These terms may be used to distinguish one element, component, region, layer, or section from another element, component, region, layer, or section. Thus, a first element, component, region, layer, or section described below may also be referred to as a second element, component, region, layer, or section without departing from the spirit and scope of the present disclosure.
  • a component or layer When a component or layer is referred to as being “on,” “connected,” or “coupled to” another component or layer, it can be understood as being directly on, connected, or coupled, or there can be one or more intervening components or layers.
  • a layer, region, or component when referred to as being “electrically connected” to another layer, region, or component, it can be directly electrically connected to the other layer, region, or component, and/or can be indirectly electrically connected to the other layer, region, or component via one or more intervening layers, regions, or components.
  • a component or layer when a component or layer is referred to as being “between” two components or layers, it can be understood that it can be the only component or layer between the two components or layers, or that there can be one or more intervening components or layers.
  • the term “on” as used in relation to a device state may mean an activated state of the device, and the term “off” may mean a deactivated state of the device.
  • “On” as used in relation to a signal received by a device may mean a signal that activates the device, and “off” may mean a signal that deactivates the device.
  • the device may be activated by a high-level voltage or a low-level voltage.
  • P-channel transistor P-type transistor
  • N-type transistor is activated by a high-level voltage.
  • the "on" voltages of the P-type transistor and the N-type transistor have opposite (e.g., high and low) voltage levels.
  • the application of any signal may mean that an on voltage (e.g., a high-level voltage) is applied, and the absence of any signal may mean that an off voltage (e.g., a low-level voltage) is applied.
  • the expression “A and/or B” refers to A, B, or A and B.
  • the expression “at least one” preceding a list of elements modifies the list of elements as a whole but does not modify individual elements of the list.
  • the expressions "at least one of a, b, or c", “at least one of a, b and c", and "at least one selected from the group consisting of a, b, and c" refer to a only, b only, c only, both a and b, both a and c, both b and c, all a, b, c, or variations thereof.
  • the display device may be implemented as an electronic device such as a smart phone, a mobile phone, a smart watch, a navigation device, a game console, a TV, a head unit for a vehicle, a notebook computer, a laptop computer, a tablet computer, a PMP (Personal Media Player), a PDA (Personal Digital Assistants), etc.
  • the electronic device may be a flexible device.
  • FIG. 1A and FIG. 1B are schematic plan views illustrating a display device according to one embodiment.
  • FIG. 2 is a schematic plan view illustrating a display panel according to one embodiment.
  • the display device (1) may include a display area (DA) for displaying an image and a peripheral area (PA) outside the display area (DA).
  • the display area (DA) may be entirely surrounded by the peripheral area (PA) (for example, it may be the periphery of the display area).
  • the display area (DA) When the display area (DA) is viewed as a planar shape, the display area (DA) may have a rectangular shape. In another embodiment, the display area (DA) may have a polygonal shape such as a triangle, a pentagon, a hexagon, a circular shape, an oval shape, an irregular shape, etc. The display area (DA) may have a rounded corner at an edge. In one embodiment, the display device (1) may have a display area (DA) of a shape in which the length in the x direction is longer than the length in the y direction, as illustrated in FIG. 1a. In another embodiment, the display device (1) may have a display area (DA) of a shape in which the length in the y direction is longer than the length in the x direction, as illustrated in FIG. 1b.
  • the display device (1) includes a display panel (10), and a cover window (not shown) that protects the display panel (10) may be placed on the upper part of the display panel (10).
  • the substrate (100) may include a display area (DA) and a peripheral area (PA) surrounding the display area (DA) (e.g., around the display area).
  • DA display area
  • PA peripheral area
  • a plurality of pixels (PX) may be arranged in a display area (DA).
  • a plurality of gate lines (GL), a plurality of data lines (DL), and a plurality of pixels (PX) connected to the gate lines (GL) and data lines (DL) may be arranged in the display area (DA).
  • the plurality of pixels (PX) may be arranged in various forms such as a stripe arrangement, an RGBG arrangement (e.g., a PENTILE® arrangement, PENTILE® is a trademark of Samsung Display Co., Ltd.), a diamond arrangement, and a mosaic arrangement to implement an image.
  • Each pixel (PX) includes an organic light-emitting diode (OLED) as a display element (e.g., a light-emitting element), and the organic light-emitting diode (OLED) may be connected to a pixel circuit.
  • the pixel circuit may include a plurality of transistors and at least one capacitor.
  • the pixel (PX) may emit light of, for example, red, green, blue, or white through a corresponding organic light-emitting diode (OLED).
  • Each pixel (PX) can be connected to a corresponding gate line among a plurality of gate lines (GL) and a corresponding data line among a plurality of data lines (DL).
  • the gate lines (GLs) may each extend in the x direction (e.g., row direction) and be connected to pixels (PXs) positioned in the same row.
  • the gate lines (GLs) may each transmit a gate signal to the pixels (PXs) positioned in the same row.
  • the data lines (DLs) may each extend in the y direction (e.g., column direction) and be connected to pixels (PXs) positioned in the same column.
  • the data lines (DLs) may each transmit a data signal to the pixels (PXs) positioned in the same column in synchronization with the gate signal.
  • Each pixel (PX) may be connected to at least one of a plurality of driving voltage lines (PLs) to receive a driving voltage (ELVDD).
  • the driving voltage lines (PLs) may each extend in the y direction (e.g., column direction) and be connected to pixels (PXs) positioned in the same column.
  • FIG. 2 illustrates an example in which a pixel (PX) is connected to one gate line (GL), the embodiment of the present invention is not limited thereto.
  • a pixel (PX) may be connected to one or more gate lines (GL).
  • Each of the pixel circuits driving the pixels (PX) can be electrically connected to peripheral circuits arranged in a peripheral area (PA).
  • a first gate driving circuit (DRV1), a second gate driving circuit (DRV2), a terminal portion (PAD) (e.g., a terminal area), a driving voltage supply line (11), and a common voltage supply line (13), etc. can be arranged in the peripheral area (PA).
  • the peripheral area (PA) may be a kind of non-display area where pixels (PX) are not arranged.
  • a part of the peripheral area (PA) may be implemented as a display area (DA).
  • DA display area
  • a plurality of pixels (PX) may be arranged to overlap an outer circuit at at least one corner of the peripheral area (PA). Accordingly, the dead area may be reduced and the display area (DA) may be expanded.
  • the first gate driving circuit (DRV1) is connected to a plurality of gate lines (GLs) and can apply a gate signal to each of the pixel circuits that drive the pixels (PXs) through the gate lines (GLs).
  • the gate signal may be a gate control signal that controls turning on and off of a transistor whose gate is connected to the gate line (GL).
  • the gate signal may be a square wave signal including a gate-on voltage that can turn on the transistor and a gate-off voltage that can turn off the transistor.
  • the second gate driving circuit (DRV2) may be located on the opposite side of the first gate driving circuit (DRV1) with respect to the display area (DA) and may be parallel or approximately parallel to the first gate driving circuit (DRV1).
  • some of the pixel circuits of the pixels (PXs) of the display area (DA) may be electrically connected to the first gate driving circuit (DRV1), and the rest may be electrically connected to the second gate driving circuit (DRV2).
  • pixel circuits of pixels (PX) of the display area (DA) may be electrically connected to a first gate driving circuit (DRV1) and a second gate driving circuit (DRV2).
  • the second gate driving circuit (DRV2) may be omitted as needed or in some cases.
  • the terminal portion (PAD) may be placed on one side (e.g., one end) of the substrate (100).
  • the terminal portion (PAD) may be exposed without being covered by an insulating layer and may be connected to the display circuit board (30).
  • a display driver portion (32) may be placed on the display circuit board (30).
  • the display driver (32) can generate a control signal transmitted to the first gate driver circuit (DRV1) and the second gate driver circuit (DRV2).
  • the display driver (32) can include a data driver circuit.
  • the data driver circuit is connected to a plurality of data lines (DL) and generates a data signal, and the generated data signal can be transmitted to pixel circuits of pixels (PX) through a fan-out line (FW) and a data line (DL) connected to the fan-out line (FW).
  • the display driving unit (32) includes a power supply circuit, and the power supply circuit can supply a driving voltage (ELVDD) to a driving voltage supply line (11) and can supply a common voltage (ELVSS) to a common voltage supply line (13).
  • the driving voltage (ELVDD) is applied to pixel circuits of a pixel (PX) through a driving voltage line (PL) connected to the driving voltage supply line (11), and the common voltage (ELVSS) can be applied to an opposite electrode of a display element through the common voltage supply line (13).
  • the driving voltage supply line (11) is connected to the terminal portion (PAD) and may be provided to extend in the x direction from the lower side of the display area (DA).
  • the common voltage supply line (13) is connected to the terminal portion (PAD) and has a shape in which one side is open in a loop shape, so that it may partially surround the display area (DA) (for example, it may be the periphery of the display area).
  • Part or all of the first gate driving circuit (DRV1) and the second gate driving circuit (DRV2) may be formed (for example, directly formed) in the peripheral area (PA) of the substrate (100) during a process of forming a pixel circuit in the display area (DA) of the substrate (100).
  • the display driving unit (32) may be formed in the form of an integrated circuit chip and may be placed on a display circuit board (30) electrically connected to a terminal unit (PAD) placed on one side of the substrate (100).
  • the display circuit board (30) may be a flexible printed circuit board (FPCB).
  • the display driving unit (32) may be placed directly on the substrate in a COG (Chip On Glass) or COP (Chip On Plastic) manner.
  • a plurality of transistors included in pixel circuits of the display area (DA) may be N-type oxide thin film transistors, and a plurality of transistors included in outer circuits of the peripheral area (PA), for example, the first gate driving circuit (DRV1) and the second gate driving circuit (DRV2), may be P-type silicon thin film transistors.
  • some of the transistors included in the pixel circuits of the display area (DA) may be N-type oxide thin film transistors, the remaining some may be P-type silicon thin film transistors, and the plurality of transistors included in the outer circuit of the peripheral area (PA) may be P-type silicon thin film transistors.
  • a plurality of transistors included in the pixel circuits of the display area (DA) may be N-type oxide thin film transistors, and a plurality of transistors included in the outer circuit of the peripheral area (PA) may be some N-type oxide thin film transistors and the remaining some P-type silicon thin film transistors.
  • a plurality of transistors included in the pixel circuits of the display area (DA) and a plurality of transistors included in the outer circuits of the peripheral area (PA) may be some N-type oxide thin film transistors and the remaining some may be P-type silicon thin film transistors.
  • the oxide thin film transistor may have a semiconductor layer that includes an oxide.
  • the oxide semiconductor is a Zn oxide-based material, and may include Zn oxide, In-Zn oxide, Ga-In-Zn oxide, and the like.
  • the oxide semiconductor may be an IGZO (In-Ga-Zn-O) semiconductor in which metals such as indium (In) and gallium (Ga) are contained in ZnO.
  • the oxide thin film transistor may be a low temperature polycrystalline oxide (LTPO) thin film transistor.
  • the silicon thin film transistor may be a low temperature poly-silicon (LTPS) thin film transistor in which the semiconductor layer includes amorphous silicon, poly silicon, and the like.
  • FIGS. 3A to 3D are schematic cross-sectional views of a display panel taken along line I-I' of FIG. 2 in one embodiment.
  • pixels (PX) may be arranged in a display area (DA) of a substrate (100), and a driving circuit (PCb) may be arranged in a peripheral area (PA).
  • the driving circuit (PCb) may be one of the first gate driving circuit (DRV1) and the second gate driving circuit (DRV2) illustrated in FIG. 2.
  • a pixel may include a pixel circuit (PCa) and a light-emitting element (DE) as a display element connected to the pixel circuit (PCa).
  • An insulating layer (IL) may be included between the substrate (100) and the light-emitting element (DE).
  • the insulating layer (IL) may include one or more inorganic insulating layers and/or one or more organic insulating layers.
  • the pixel circuit (PCa) may include at least one oxide thin film transistor (TFTo), and the driver circuit (PCb) may include at least one silicon thin film transistor (TFTs).
  • TFTo oxide thin film transistor
  • TFTs silicon thin film transistor
  • the pixel circuit (PCa) may include at least one oxide thin film transistor (TFTo) and at least one silicon thin film transistor (TFTs), and the driver circuit (PCb) may include at least one silicon thin film transistor (TFTs).
  • TFTo oxide thin film transistor
  • TFTs silicon thin film transistor
  • the pixel circuit (PCa) may include at least one oxide thin film transistor (TFTo), and the driver circuit (PCb) may include at least one silicon thin film transistor (TFTs) and at least one oxide thin film transistor (TFTo).
  • TFTo oxide thin film transistor
  • TFTs silicon thin film transistor
  • TFTo oxide thin film transistor
  • the pixel circuit (PCa) and the driver circuit (PCb) may include at least one oxide thin film transistor (TFTo) and at least one silicon thin film transistor (TFTs).
  • TFTo oxide thin film transistor
  • TFTs silicon thin film transistor
  • An oxide thin film transistor may include a semiconductor layer (hereinafter, referred to as an oxide semiconductor layer) (OACT) including an oxide, a gate electrode (GE1), a source electrode (SE1), and a drain electrode (DE1).
  • the source electrode (SE1) and the drain electrode (DE1) may be electrically connected to a source region and a drain region of the oxide semiconductor layer (OACT), respectively.
  • the gate electrode (GE1) may overlap a channel region of the oxide semiconductor layer (OACT).
  • One of the source electrode (SE1) and the drain electrode (DE1), for example, the source electrode (SE1) may be electrically connected to a pixel electrode (PE) of a light-emitting element (DE).
  • the light-emitting element (DE) may include a pixel electrode (PE), an emission layer (EL), and a counter electrode (CE).
  • Silicon thin film transistors may include a semiconductor layer (hereinafter, silicon semiconductor layer) (SACT) including silicon, a gate electrode (GE2), a source electrode (SE2), and a drain electrode (DE2).
  • SACT silicon semiconductor layer
  • the source electrode (SE2) and the drain electrode (DE2) may be electrically connected to a source region and a drain region of the silicon semiconductor layer (SACT), respectively.
  • the gate electrode (GE2) may overlap a channel region of the silicon semiconductor layer (SACT).
  • the oxide semiconductor layer (OACT) constituting the oxide thin film transistor (TFTo) is formed after the silicon semiconductor layer (SACT) constituting the silicon thin film transistor (TFTs), so that, as illustrated in FIGS. 3a to 3d, the oxide semiconductor layer (OACT) can be formed on top (e.g., as an upper layer) of the silicon semiconductor layer (SACT).
  • a semiconductor pattern (CP) may be arranged around (e.g., adjacent to) a pixel circuit (PCa).
  • the semiconductor pattern (CP) may include the same material as the silicon semiconductor layer (SACT).
  • the semiconductor pattern (CP) may include a silicon semiconductor.
  • the semiconductor pattern (CP) may be a low temperature poly-silicon (LTPS) pattern.
  • the semiconductor pattern (CP) may be formed in the display area (DA) at the same time as or simultaneously with the formation of the silicon semiconductor layer (SACT) of silicon thin film transistors (TFTs).
  • the semiconductor pattern (CP) may function as a part of an independent transistor or conductive line separate from the pixel circuit (PCa) in the display area (DA).
  • FIGS. 4A to 8B are schematic drawings illustrating a semiconductor pattern of a display area according to one embodiment.
  • the semiconductor pattern (CP) may be a component of a transistor in the display area (DA).
  • the semiconductor pattern (CP) may be a semiconductor layer of a silicon thin film transistor (TRs).
  • the silicon thin film transistor (TRs) may be an LTPS thin film transistor.
  • a semiconductor pattern (CP) extends in the x direction and can be arranged in each row.
  • a conductive layer (DCL) extends in the x direction and can be arranged in each row on top of the semiconductor pattern (CP). In each row, the conductive layer (DCL) can be arranged on top of the semiconductor pattern (CP) to overlap the semiconductor pattern (CP). At an edge of the display area (DA), both ends (for example, opposite ends) of the semiconductor pattern (CP) may not overlap the conductive layer (DCL).
  • the conductive layer (DCL) may include the same material as the gate electrode (GE2) of the thin film transistor (TFT2).
  • the conductive layer (DCL) may be formed in the display area (DA) at the same time as or simultaneously with the formation of the gate electrode (GE2) of the thin film transistor (TFT2) in the peripheral area (PA).
  • the semiconductor pattern (CP) and the conductive layer (DCL) may correspond to a silicon semiconductor layer and a gate electrode of silicon thin film transistors (TRs), respectively. Both ends (e.g., opposite ends) of the semiconductor pattern (CP) that do not overlap the conductive layer (DCL) may correspond to a source region (e.g., a source electrode) and a drain region (e.g., a drain electrode). A region of the semiconductor pattern (CP) that overlaps the conductive layer (DCL) may correspond to a channel region between the source region and the drain region.
  • a length of the channel region of the silicon thin film transistors (TRs) and a length of a region corresponding to the channel region of the semiconductor pattern (CP) may be a length of a row (pixel line) of a display area (DA) or approximately a length of a row (e.g., a pixel line) of the display area (DA).
  • the semiconductor pattern (CP) and the conductive layer (DCL) can be electrically connected to a signal line (SCL).
  • the signal line (SCL) can extend in the y direction.
  • the signal line (SCL) can be supplied with a DC voltage such as a driving voltage (ELVDD), a first initialization voltage (Vint), a second initialization voltage (Vaint), or a reference voltage (Vref).
  • a gate electrode, a source region (e.g., a source electrode), and a drain region (e.g., a drain electrode) of a silicon thin film transistor (TRs) can be supplied with the driving voltage (ELVDD), the first initialization voltage (Vint), the second initialization voltage (Vaint), or the reference voltage (Vref), respectively.
  • the silicon thin film transistors (TRs) may be P-type LTPS thin film transistors as illustrated in FIG. 4c, or may be N-type LTPS thin film transistors as illustrated in FIG. 4d.
  • FIGS. 4a to 4d are examples in which the same voltage is applied to the gate electrode, source region (e.g., source electrode), and drain region (e.g., drain electrode) of the silicon thin film transistors (TRs).
  • the voltage applied to the gate electrode of the silicon thin film transistors (TRs) and the voltage applied to the source region (e.g., the source electrode) and the drain region (e.g., the drain electrode) may be different.
  • the conductive layer (DCL) may be electrically connected to the first signal line (SCL1)
  • the semiconductor pattern (CP) may be electrically connected to the second signal line (SCL2).
  • the first signal line (SCL1) and the second signal line (SCL2) may be disposed in the same layer (e.g., within the same layer or on the same layer) as illustrated in FIG. 4f, or may be disposed in different layers (e.g., within or on different layers).
  • the first signal line (SCL1) is supplied with a driving voltage (ELVDD), and the second signal line (SCL2) can be supplied with a DC voltage different from the driving voltage (ELVDD), such as a first initialization voltage (Vint), a second initialization voltage (Vaint), or a reference voltage (Vref).
  • the gate electrode of the silicon thin film transistor (TRs) is supplied with the driving voltage (ELVDD)
  • the source region (e.g., the source electrode) and the drain region e.g., the drain electrode
  • the first initialization voltage (Vint), the second initialization voltage (Vaint), or the reference voltage (Vref) respectively.
  • the silicon thin film transistors (TRs) illustrated in FIGS. 4a to 4g may be non-operating transistors that are always in an off state and do not participate in the operation of the pixel (PX) or the light emission of the pixel (PX).
  • the silicon thin film transistors may be operational transistors that are not involved in the operation of the pixel (PX) or the emission of the pixel (PX), but are always operated in an on state (e.g., always on).
  • the conductive layer (DCL) may be electrically connected to the first signal line (SCL1), and the semiconductor pattern (CP) may be electrically connected to the second signal line (SCL2).
  • the semiconductor pattern (CP) may be electrically connected to the second signal line (SCL2).
  • the gate electrode of the silicon thin film transistors (TRs) implemented with the P-type LTPS thin film transistor may be supplied with a first initialization voltage (Vint), a second initialization voltage (Vaint), or a reference voltage (Vref), and the source region (e.g., the source electrode) and the drain region (e.g., the drain electrode) may each be supplied with a driving voltage (ELVDD).
  • Vint first initialization voltage
  • Vaint second initialization voltage
  • Vref reference voltage
  • ELVDD driving voltage
  • the gate electrode of the silicon thin film transistors (TRs) implemented with the N-type LTPS thin film transistor may be supplied with a driving voltage (ELVDD), and the source region (e.g., the source electrode) and the drain region (e.g., the drain electrode) may each be supplied with a first initialization voltage (Vint), a second initialization voltage (Vaint), or a reference voltage (Vref).
  • ELVDD driving voltage
  • Vint first initialization voltage
  • Vaint second initialization voltage
  • Vref reference voltage
  • FIGS. 4A to 4I are examples in which one silicon thin film transistor (TRs) is formed per row.
  • a plurality of silicon thin film transistors (TRs) connected in series per row may be formed.
  • a semiconductor pattern (CP) may extend in the x direction and be arranged in each row.
  • a plurality of island-type conductive electrodes (DCEs) may be arranged in each row on the semiconductor pattern (CP).
  • the conductive electrodes (DCEs) may be arranged spaced apart from each other in the x direction on the semiconductor pattern (CP) so as to overlap the semiconductor pattern (CP).
  • the conductive electrodes (DCEs) may include the same material as the gate electrode (GE2) of the thin film transistor (TFT2).
  • the conductive electrodes (DCEs) may be formed in the display area (DA) at the same time as or simultaneously with the formation of the gate electrode (GE2) of the thin film transistor (TFT2) in the peripheral area (PA).
  • each of the semiconductor pattern (CP) and the conductive electrode (DCE) may correspond to a silicon semiconductor layer and a gate electrode of silicon thin film transistors (TRs). Regions of the semiconductor pattern (CP) that do not overlap the conductive electrode (DCE) may correspond to a source region (e.g., a source electrode) and a drain region (e.g., a drain electrode), and each of the regions of the semiconductor pattern (CP) that overlap the conductive electrode (DCE) may correspond to a channel region between the source region and the drain region.
  • a source region e.g., a source electrode
  • a drain region e.g., a drain electrode
  • the length of the channel region of the silicon thin film transistor (TRs) and the length of the region corresponding to the channel region of the semiconductor pattern (CP) may be the length of the conductive electrode (DCE) in the x direction or approximately the length of the conductive electrode (DCE) in the x direction.
  • the semiconductor pattern (CP) and the conductive electrode (DCE) can be electrically connected to the signal line (SCL).
  • the signal line (SCL) extends in the y direction and can be supplied with a driving voltage (ELVDD).
  • the gate electrode, the source region (e.g., the source electrode) and the drain region (e.g., the drain electrode) of the silicon thin film transistors (TRs) can each be supplied with the driving voltage (ELVDD).
  • the intermediate node (N) between adjacent silicon thin film transistors (TRs) can be an area of the semiconductor pattern (CP) that does not overlap the conductive electrode (DCE) between adjacent conductive electrodes (DCE).
  • the signal line (SCL) can be in contact with the semiconductor pattern (CP) at the intermediate node (N) so that the signal line (SCL) and the semiconductor pattern (CP) can be electrically connected.
  • each signal line (SCL) can be a source electrode or a drain electrode electrically connected to the gate electrode.
  • the gate electrode, the source region (e.g., the source electrode), and the drain region (e.g., the drain electrode) of each of the silicon thin film transistors (TRs) may be supplied with a first initialization voltage (Vint), a second initialization voltage (Vaint), or a reference voltage (Vref) in addition to the driving voltage (ELVDD).
  • the silicon thin film transistors (TRs) may be P-type LTPS thin film transistors or N-type LTPS thin film transistors.
  • the semiconductor pattern (CP) may be a component of a four-terminal silicon thin film transistor (TRs) in the display area (DA).
  • the semiconductor pattern (CP) may be a semiconductor layer of the silicon thin film transistor (TRs).
  • a semiconductor pattern (CP) extends in the x direction and can be arranged in each row.
  • An upper conductive layer (DCLt) can be arranged on the semiconductor pattern (CP).
  • the upper conductive layer (DCLt) extends in the x direction and can be arranged in each row.
  • the upper conductive layer (DCLt) can be arranged to overlap the semiconductor pattern (CP).
  • a lower conductive layer (DCLb) can be arranged under the semiconductor pattern (CP).
  • the lower conductive layer (DCLb) extends in the x direction and can be arranged in each row.
  • the semiconductor pattern (CP) can be arranged on the lower conductive layer (DCLb) to overlap the lower conductive layer (DCLb).
  • both ends (for example, opposite ends) of the semiconductor pattern (CP) may not overlap the upper conductive layer (DCLt).
  • the upper conductive layer (DCLt) may include the same material as a gate electrode (GE2) of a thin film transistor (TFT2).
  • GE2 of the thin film transistor (TFT2) is formed in the peripheral area (PA)
  • the upper conductive layer (DCLt) can be formed in the display area (DA) at the same time or simultaneously.
  • the semiconductor pattern (CP), the upper conductive layer (DCLt), and the lower conductive layer (DCLb) may each correspond to a silicon semiconductor layer, a top gate electrode, and a bottom gate electrode of a four-terminal silicon thin film transistor (TRs). Both ends (e.g., opposite ends) of the semiconductor pattern (CP) that do not overlap the upper conductive layer (DCLt) correspond to a source region (e.g., a source electrode) and a drain region (e.g., a drain electrode), and a region of the semiconductor pattern (CP) that overlaps the upper conductive layer (DCLt) may correspond to a channel region between the source region and the drain region.
  • TRs four-terminal silicon thin film transistor
  • a length of the channel region of the four-terminal silicon thin film transistor (TRs) and a length of the region corresponding to the channel region of the semiconductor pattern (CP) may be the length of a row of a display area (DA) or approximately the length of a row of the display area (DA).
  • the semiconductor pattern (CP), the upper conductive layer (DCLt), and the lower conductive layer (DCLb) can be electrically connected to a signal line (SCL).
  • the signal line (SCL) extends in the y direction and can be supplied with a driving voltage (ELVDD).
  • a gate electrode, a source region (e.g., a source electrode), and a drain region (e.g., a drain electrode) of a silicon thin film transistor (TRs) can each be supplied with the driving voltage (ELVDD).
  • FIGS. 6A to 6C are examples in which one 4-terminal silicon thin film transistor (TRs) is formed per row.
  • a plurality of island-type upper conductive layers (DCLt) may be arranged spaced apart from each other in the x direction so as to overlap a semiconductor pattern (CP), thereby forming a plurality of 4-terminal silicon thin film transistors (TRs) connected in series per row.
  • the semiconductor pattern (CP) may be a part of a silicon thin film transistor (TRds) in the display area (DA).
  • the semiconductor pattern (CP) may be a semiconductor layer of the silicon thin film transistor (TRds).
  • the silicon thin film transistor (TRds) may not be involved in the operation of the pixel (PX) or the light emission of the pixel (PX), but may be an operating transistor that is operated by a signal supplied to a gate electrode.
  • the silicon thin film transistor (TRds) may be an LTPS thin film transistor.
  • a plurality of semiconductor patterns may be arranged in each row. In each row, a plurality of semiconductor patterns (CPs) may be arranged to be spaced apart from each other in the x direction.
  • a conductive layer (DCL) may extend in the x direction and be arranged in each row. In each row, the conductive layer (DCL) may be arranged over a plurality of semiconductor patterns (CPs) to cross the semiconductor patterns (CPs) and partially overlap the semiconductor patterns (CPs).
  • the conductive layer (DCL) may include the same material as the gate electrode (GE2) of the thin film transistor (TFT2). When the gate electrode (GE2) of the thin film transistor (TFT2) is formed in the peripheral area (PA), the conductive layer (DCL) may be formed in the display area (DA) at the same time or simultaneously.
  • Both ends (e.g., opposite ends) of a semiconductor pattern (CP) can be electrically connected to a signal line (SCL) and supplied with a driving voltage (ELVDD).
  • Both ends (e.g., opposite ends) of a conductive layer (DCL) can be connected to a first gate driving circuit (DRV1) and/or a second gate driving circuit (DRV2).
  • the conductive layer (DCL) can receive a gate signal (GS) from the first gate driving circuit (DRV1) and/or the second gate driving circuit (DRV2).
  • a portion of a semiconductor pattern (CP) and a conductive layer (DCL) overlapping the semiconductor pattern (CP) each correspond to a silicon semiconductor layer and a gate electrode of a silicon thin film transistor (TRds), and a plurality of silicon thin film transistors (TRds) connected in parallel for each row can be provided.
  • Both ends (e.g., opposite ends) of the semiconductor pattern (CP) that do not overlap the conductive layer (DCL) correspond to a source region (e.g., a source electrode) and a drain region (e.g., a drain electrode), and a region of the semiconductor pattern (CP) overlapping the conductive layer (DCL) can correspond to a channel region between the source region and the drain region.
  • the length of the channel region of the silicon thin film transistor (TRs) and the length of the region corresponding to the channel region of the semiconductor pattern (CP) can be the y-direction width of the conductive layer (DCL) or approximately the y-direction width of the conductive layer (DCL).
  • the semiconductor pattern (CP) receives a driving voltage (ELVDD) from a signal line (SCL), and the conductive layer (DCL) receives a gate signal (GS) from a first gate driving circuit (DRV1) and/or a second gate driving circuit (DRV2), so that the silicon thin film transistor (TRds) can operate in response to the gate signal (GS).
  • ELVDD driving voltage
  • DCL conductive layer
  • GS gate signal
  • DRV1 first gate driving circuit
  • DRV2 second gate driving circuit
  • a semiconductor pattern (CP) in a floating state is arranged in a display area (DA), and a conductive layer (DCL) supplied with a constant voltage (for example, a predetermined or preset constant voltage) may be arranged on the semiconductor pattern (CP) to overlap the semiconductor pattern (CP).
  • the semiconductor pattern (CP) may extend in the x direction and may be arranged in each row.
  • the conductive layer (DCL) may extend in the x direction and may be arranged in each row.
  • the conductive layer (DCL) may be electrically connected to a signal line (SCL).
  • the signal line (SCL) may extend in the y direction and may receive a driving voltage (ELVDD).
  • the conductive layer (DCL) illustrated in FIGS. 8A and 8B may be omitted, and only the semiconductor pattern (CP) in a floating state may extend in the x direction and be arranged in each row.
  • the semiconductor pattern (CP) may be designed in the display area (DA) to function as a connection line connecting elements constituting the pixel circuit (PCa) in the display area (DA) to each other or as a constant voltage line supplying a voltage (e.g., a predetermined or preset voltage) to the pixel circuit (PCa).
  • a voltage e.g., a predetermined or preset voltage
  • FIGS. 9A and 9B are equivalent circuit diagrams of pixels according to one embodiment.
  • a pixel may include an organic light-emitting diode (OLED) as a display element and a pixel circuit (PCa) connected to the organic light-emitting diode (OLED).
  • OLED organic light-emitting diode
  • PCa pixel circuit
  • a pixel (PX) can be connected to a first gate line (GWL) that transmits a first gate signal (GW), a second gate line (GIL) that transmits a second gate signal (GI), a third gate line (GRL) that transmits a third gate signal (GR), a fourth gate line (EML) that transmits a fourth gate signal (EM), a fifth gate line (EMBL) that transmits a fifth gate signal (EMB), and a data line (DL) that transmits a data signal (Vdata).
  • the fourth gate signal (EM) and the fifth gate signal (EMB) can be referred to as light emission control signals
  • the fourth gate line (EML) and the fifth gate line (EMBL) can be referred to as light emission control lines.
  • a pixel (PX) can be connected to a driving voltage line (PL) that transmits a driving voltage (ELVDD), a reference voltage line (VRL) that transmits a reference voltage (Vref), a first initialization voltage line (VL1) that transmits a first initialization voltage (Vint), and a second initialization voltage line (VL2) that transmits a second initialization voltage (Vaint).
  • PL driving voltage line
  • Vref reference voltage
  • VL1 first initialization voltage line
  • VL2 second initialization voltage line
  • the voltage level of the driving voltage (ELVDD) can be higher than the voltage level of the common voltage (ELVSS).
  • the voltage level of the reference voltage (Vref) can be lower than the voltage level of the driving voltage (ELVDD).
  • the voltage level of the first initialization voltage (Vint) can be lower than the voltage level of the common voltage (ELVSS).
  • the voltage level of the second initialization voltage (Vaint) can be higher than the voltage level of the first initialization voltage (Vint).
  • the voltage level of the second initialization voltage (Vaint) can be equal to or higher than the voltage level of the common voltage (ELVSS).
  • the pixel circuit (PCa) may include first to seventh transistors (T1 to T7), and first and second capacitors (C1 and C2).
  • the first to seventh transistors (T1 to T7) may be N-type oxide thin film transistors.
  • the first to fourth transistors (T1 to T4) and the seventh transistor (T7) may be N-type oxide thin film transistors, and the fifth transistor (T5) and the sixth transistor (T6) may be P-type oxide thin film transistors.
  • the first transistor (T1) may be a driving transistor that outputs a driving current corresponding to a data signal.
  • the second to seventh transistors (T2 to T7) may be switching transistors that transmit signals.
  • a first terminal (e.g., a first electrode) and a second terminal (e.g., a second electrode) of each of the first to seventh transistors (T1 to T7) may be a source or a drain depending on the voltage of the first terminal and the second terminal.
  • the first terminal may be a drain and the second terminal may be a source, or the first terminal may be a source and the second terminal may be a drain.
  • the node to which the first gate of the first transistor (T1) is connected may be defined as the first node (N1).
  • the node to which the second terminal of the first transistor (T1) is connected may be defined as the second node (N2).
  • the first transistor (T1) may be connected between the driving voltage line (PL) and the organic light emitting diode (OLED).
  • the first transistor (T1) may be connected between the fifth transistor (T5) and the sixth transistor (T6).
  • the first transistor (T1) may include a gate, a first terminal, and a second terminal connected to a second node (N2).
  • the gate of the first transistor (T1) may include a first gate connected to the first node (N1) and a second gate connected to the second node (N2).
  • the first gate and the second gate may be arranged to face each other in different layers (for example, within or on different layers).
  • the first gate and the second gate of the first transistor (T1) may be positioned to face each other with a semiconductor layer therebetween.
  • a first gate of a first transistor (T1) may be connected to a second terminal of a second transistor (T2), a first terminal of a third transistor (T3), and a first capacitor (C1).
  • a second gate of a first transistor (T1) may be connected to a first terminal of a sixth transistor (T6), a first capacitor (C1), and a second capacitor (C2).
  • a first terminal of a first transistor (T1) may be connected to a driving voltage line (PL) via a fifth transistor (T5), and a second terminal may be connected to a pixel electrode of an organic light-emitting diode (OLED) via a sixth transistor (T6).
  • the second terminal of the first transistor (T1) can be connected to the first terminal of the fourth transistor (T4), the first terminal of the sixth transistor (T6), the first capacitor (C1), and the second capacitor (C2).
  • the first transistor (T1) can receive a data signal (Vdata) according to the switching operation of the second transistor (T2) and control the amount of driving current flowing to the organic light-emitting diode (OLED).
  • a second transistor (T2) (e.g., a write transistor) may be connected to a data line (DL) and a first gate of the first transistor (T1).
  • the second transistor (T2) may include a gate connected to the first gate line (GWL), a first terminal connected to the data line (DL), and a second terminal connected to the first node (N1).
  • the second terminal of the second transistor (T2) may be connected to the first gate of the first transistor (T1), a first terminal of a third transistor (T3), and a first capacitor (C1).
  • the second transistor (T2) is turned on by the first gate signal (GW) transmitted to the first gate line (GWL) to electrically connect the data line (DL) and the first node (N1), and can transmit the data signal (Vdata) transmitted to the data line (DL) to the first node (N1).
  • a third transistor (T3) (e.g., a first initialization transistor) may be connected to a first gate of the first transistor (T1) and a reference voltage line (VRL).
  • the third transistor (T3) may include a gate connected to the third gate line (GRL), a first terminal connected to a first node (N1), and a second terminal connected to the reference voltage line (VRL).
  • the first terminal of the third transistor (T3) may be connected to the first gate of the first transistor (T1), the second terminal of the second transistor (T2), and the first capacitor (C1).
  • the third transistor (T3) may be turned on by a third gate signal (GR) transmitted to the third gate line (GRL) and may transmit the reference voltage (Vref) transmitted to the reference voltage line (VRL) to the first node (N1).
  • a fourth transistor (T4) (e.g., a second initialization transistor) may be connected to the first transistor (T1) and the first initialization voltage line (VL1).
  • the fourth transistor (T4) may include a gate connected to the second gate line (GIL), a first terminal connected to the second node (N2), and a second terminal connected to the first initialization voltage line (VL1).
  • a first terminal of the fourth transistor (T4) may be connected to a second terminal of the first transistor (T1), a first terminal of the sixth transistor (T1), a first capacitor (C1), and a second capacitor (C2).
  • the fourth transistor (T4) is turned on by the second gate signal (GI) transmitted to the second gate line (GIL) and can transmit the first initialization voltage (Vint) transmitted to the first initialization voltage line (VL1) to the second node (N).
  • a fifth transistor (T5) (e.g., a first light-emitting control transistor) may be connected to a driving voltage line (PL) and the first transistor (T1).
  • the fifth transistor (T5) may include a gate connected to a fourth gate line (EML), a first terminal connected to the driving voltage line (PL), and a second terminal connected to the first terminal of the first transistor (T1).
  • the fifth transistor (T5) may be turned on or off according to a fourth gate signal (EM) transmitted to the fourth gate line (EML).
  • the sixth transistor (T6) (e.g., the second light-emitting control transistor) may be connected to the first transistor (T1) and the organic light-emitting diode (OLED).
  • the sixth transistor (T6) may be connected between the second node (N2) and the third node (N3).
  • the sixth transistor (T6) may include a gate connected to the fifth gate line (EMBL), a first terminal connected to the second node (N2), and a second terminal connected to the third node (N3).
  • the first terminal of the sixth transistor (T6) may be connected to the second terminal of the first transistor (T1), the first terminal of the fourth transistor (T4), the first capacitor (C1), and the second capacitor (C2).
  • the second terminal of the sixth transistor (T6) can be connected to the first terminal of the seventh transistor (T7) and the pixel electrode of the organic light-emitting diode (OLED).
  • the sixth transistor (T6) can be turned on or off according to the fifth gate signal (EMB) transmitted to the fifth gate line (EMBL).
  • the seventh transistor (T7) may be connected to an organic light-emitting diode (OLED) and a second initialization voltage line (VL2).
  • the seventh transistor (T7) may be connected to the sixth transistor (T6) and the second initialization voltage line (VL2).
  • the seventh transistor (T7) may include a gate connected to the second gate line (GIL), a first terminal connected to the third node (N3), and a second terminal connected to the second initialization voltage line (VL2).
  • the first terminal of the seventh transistor (T7) may be connected to the second terminal of the sixth transistor (T6) and the pixel electrode of the organic light-emitting diode (OLED).
  • the seventh transistor (T7) is turned on by the second gate signal (GI) transmitted to the second gate line (GIL) and can transmit the second initialization voltage (Vaint) transmitted to the second initialization voltage line (VL2) to the third node (N3).
  • a first capacitor (C1) may be connected between a first gate of a first transistor (T1) and a second terminal of the first transistor (T1).
  • a first electrode of the first capacitor (C1) may be connected to a first node (N1), and a second electrode may be connected to a second node (N2).
  • a first electrode of the first capacitor (C1) may be connected to a first gate of the first transistor (T1), a second terminal of the second transistor (T2), and a first terminal of a third transistor (T3).
  • the second electrode of the first capacitor (C1) may be connected to the second terminal and the second gate of the first transistor (T1), the second electrode of the second capacitor (C2), the first terminal of the fourth transistor (T4), and the first terminal of the sixth transistor (T6).
  • the first capacitor (C1) may be a storage capacitor that stores a voltage corresponding to the threshold voltage of the first transistor (T1) and a data signal (Vdata).
  • the second capacitor (C2) may be connected between the driving voltage line (PL) and the second node (N2).
  • the first electrode of the second capacitor (C2) may be connected to the driving voltage line (PL).
  • the second electrode of the second capacitor (C2) may be connected to the second terminal and the second gate of the first transistor (T1), the second electrode of the first capacitor (C1), the first terminal of the fourth transistor (T4), and the first terminal of the sixth transistor (T6).
  • the capacitance of the first capacitor (C1) may be greater than the capacitance of the second capacitor (C2).
  • An organic light-emitting diode may be connected to the first transistor (T1) via a sixth transistor (T6).
  • the organic light-emitting diode (OLED) includes a pixel electrode (e.g., an anode) connected to a third node (N3) and a counter electrode (e.g., a cathode) facing the pixel electrode, and the counter electrode may be supplied with a common voltage (ELVSS).
  • the counter electrode may be a common electrode common to a plurality of pixels (PX).
  • FIGS. 10 to 23 are schematic diagrams illustrating elements of the pixel illustrated in FIG. 9A, layer by layer.
  • FIG. 16 is a diagram illustrating elements of a first circuit area (PCA1).
  • FIG. 21 is a diagram schematically illustrating conductive layers at an edge of a display area according to one embodiment.
  • FIG. 22 is a cross-sectional view taken along lines VII-VII' of FIG. 20 and IX-IX' of FIG. 21.
  • FIG. 24 is a diagram schematically illustrating an arrangement of light-emitting areas of a plurality of pixels according to one embodiment.
  • FIG. 25 is a cross-sectional view taken along lines VIII-VIII' of FIGS. 20 and 23.
  • a plurality of pixels (PX) arranged in a display area (DA) may include a first pixel (PX1) emitting light in a first color, a second pixel (PX2) emitting light in a second color, and a third pixel (PX3) emitting light in a third color.
  • the first pixel (PX1) may be a red pixel
  • the second pixel (PX2) may be a green pixel
  • the third pixel (PX3) may be a blue pixel.
  • the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3) may be repeatedly arranged in an appropriate pattern (for example, a predetermined or preset pattern) along the x direction and the y direction.
  • the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3) may each include a corresponding pixel circuit (PCa) and a corresponding organic light-emitting diode (OLED) as a display element electrically connected to the pixel circuit (PCa).
  • PCa corresponding pixel circuit
  • OLED organic light-emitting diode
  • the display area (DA) defined on the substrate (100) may include a plurality of circuit areas where pixel circuits are arranged and where rows and columns intersect.
  • a unit circuit area including two or more circuit areas adjacent in the x direction may be defined.
  • the unit circuit area (PCAu) may include three first circuit areas (PCA1), second circuit areas (PCA2), and third circuit areas (PCA3) adjacent in the x direction.
  • the first circuit area (PCA1) may be an area where the pixel circuit (PCa) of the first pixel (PX1) is arranged.
  • the second circuit area (PCA2) may be an area where the pixel circuit (PCa) of the second pixel (PX2) is arranged.
  • the third circuit area (PCA3) may be an area where the pixel circuit (PCa) of the third pixel (PX3) is arranged.
  • the pixel circuits (PCa) arranged in the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3) can be electrically connected to display elements that emit light of different colors, respectively.
  • the pixel circuits (PCa) arranged in the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3) can drive the display elements to which they are electrically connected, respectively.
  • the display element electrically connected to the pixel circuit (PCa) arranged in the first circuit area (PCA1) can emit red light.
  • the display element electrically connected to the pixel circuit (PCa) arranged in the second circuit area (PCA2) can emit green light.
  • the display element electrically connected to the pixel circuit (PCa) arranged in the third circuit area (PCA3) can emit blue light.
  • different second initialization voltages may be supplied to the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3) in consideration of the light emission characteristics of the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3).
  • the pixel circuit (PCa) of the first pixel (PX1) may be connected to the 2-1 initialization voltage line (VL21).
  • the pixel circuit (PCa) of the second pixel (PX2) and the pixel circuit (PCa) of the third pixel (PX3) may be connected to the 2-2 initialization voltage line (VL22).
  • the second initialization voltage supplied to the 2-1 initialization voltage line (VL21) and the second initialization voltage supplied to the 2-2 initialization voltage line (VL22) may be different.
  • the same components may be arranged in each layer of the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • PCA1 the first circuit area
  • PCA2 the second circuit area
  • PCA3 the third circuit area
  • FIGS. 22 and 25 are cross-sectional views of the first circuit area (PCA1).
  • a first conductive layer (210) may be disposed on a substrate (100), as illustrated in FIG. 10.
  • the substrate (100) may include a glass material, a ceramic material, a metal material, or a material having flexible or bendable characteristics.
  • the substrate (100) may have a single-layer structure of an organic layer or a multi-layer structure of an organic layer and an inorganic layer.
  • the substrate (100) may have a laminated structure of a first base layer/barrier layer/second base layer.
  • the first base layer and the second base layer may each be an organic layer including a polymer resin.
  • the first base layer and the second base layer may include a transparent polymer resin.
  • the barrier layer is a barrier layer that prevents or substantially prevents penetration of external foreign substances, and may be a single-layer or multi-layer including an inorganic material such as silicon nitride (SiN x ) or silicon oxide (SiO x ). In another embodiment, a barrier layer may be further disposed between the substrate (100) and the first conductive layer (210).
  • the first conductive layer (210) may extend in the x direction and may be arranged across the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the first conductive layer (210) may correspond to the lower conductive layer (DCLb) illustrated in FIGS. 6a and 6b.
  • a first insulating layer (111) may be arranged on a substrate (100) to cover a first conductive layer (210).
  • a semiconductor pattern (CP) including a silicon semiconductor may be arranged on the first insulating layer (111), as illustrated in FIG. 11.
  • the semiconductor pattern (CP) may extend in the x direction and may be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the semiconductor pattern (CP) may correspond to the semiconductor pattern (CP) illustrated in FIGS. 6A and 6B.
  • a semiconductor pattern (CP) may be covered on a first insulating layer (111) and a second insulating layer (112) may be arranged, and a second conductive layer may be arranged on the second insulating layer (112).
  • the second conductive layer may include a first electrode layer (220), a driving voltage line (PL), and a second-second initialization voltage line (VL22).
  • the driving voltage line (PL) and the second-second initialization voltage line (VL22) may extend in the x direction and may be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the driving voltage line (PL) may include a protrusion (PLa) protruding in the +y direction and a protrusion (PLb) protruding in the -y direction from the main line (PLm) extending in the x direction.
  • the protrusion (PLa) and the protrusion (PLb) may be positioned in each circuit area.
  • a part of the driving voltage line (PL) may include a first electrode (C21) of the second capacitor (C2).
  • the first electrode layer (220) may be provided in an island shape.
  • the first electrode layer (220) may include a lower electrode (G11b) of the first gate electrode (G11) of the first transistor (T1) and a first electrode (C11) of the first capacitor (C1).
  • a third insulating layer (113) may be arranged over a second conductive layer on a second insulating layer (112), and a third conductive layer may be arranged over the third insulating layer (113).
  • the third conductive layer may include a second electrode layer (230), a reference voltage line (VRL), and a first initialization voltage line (VL1).
  • the second electrode layer (230) may be provided in an island type.
  • the second electrode layer (230) may overlap the first electrode layer (220) and the main line (PLm) of the driving voltage line (PL).
  • the portion of the second electrode layer (230) that overlaps the first electrode layer (220) may include the second electrode (C12) of the first capacitor (C1).
  • the portion of the second electrode layer (230) that overlaps the main line (PLm) of the driving voltage line (PL) may include the second gate electrode (G12) of the first transistor (T1) and the second electrode (C22) of the second capacitor (C2).
  • the reference voltage line (VRL) and the first initialization voltage line (VL1) extend in the x direction and can be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the third conductive layer may further include a repair line (RL).
  • the repair line (RL) may extend in the x direction and may be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • a fourth insulating layer (114) is disposed on a third conductive layer covering a third insulating layer (113), and a semiconductor layer (OACT) including an oxide semiconductor may be disposed on the fourth insulating layer (114), as illustrated in FIG. 14.
  • the semiconductor layer (OACT) may include a first semiconductor layer (OACT1), a second semiconductor layer (OACT2), a third semiconductor layer (OACT3), and a fourth semiconductor layer (OACT4).
  • the semiconductor layer (OACT) may include a channel region of each of the first to seventh transistors (T1 to T7), and a source region and a drain region on both sides (for example, opposite sides) of the channel region.
  • the source region or the drain region may be interpreted as a source electrode or a drain electrode of the transistor, as necessary or in some cases.
  • the first semiconductor layer (OACT1) may include a source region (S1) and a drain region (D1) of the first transistor (T1) and a source region (S5) and a drain region (D5) of the fifth transistor (T5).
  • the second semiconductor layer (OACT2) may include a source region (S2) and a drain region (D2) of the second transistor (T2) and a source region (S3) and a drain region (D3) of the third transistor (T3).
  • the third semiconductor layer (OACT3) may include a source region (S6) and a drain region (D6) of the sixth transistor (T6) and a source region (S7) and a drain region (D7) of the seventh transistor (T7).
  • the fourth semiconductor layer (OACT4) may include a source region (S4) and a drain region (D4) of the fourth transistor (T4).
  • a fifth insulating layer (115) may be disposed on a fourth insulating layer (114) to cover a semiconductor layer (OACT), and a fourth conductive layer may be disposed on the fifth insulating layer (115).
  • the fourth conductive layer may include gate electrodes (G1 to G7) of the first to seventh transistors (T1 to T7).
  • the fourth conductive layer may include a first gate line (GWL), a second gate line (GIL), a third gate line (GRL), a fourth gate line (EML), a fifth gate line (EMBL), and a second-first initialization voltage line (VL21).
  • the gate electrodes (G1 to G7) of the first to seventh transistors (T1 to T7) can overlap the channel regions of the semiconductor layer (OACT).
  • the third electrode layer (240) may include the upper electrode (G11t) of the first gate electrode (G11) of the first transistor (T1).
  • the upper electrode (G11t) of the first gate electrode (G11) may overlap the first semiconductor layer (OACT1).
  • the fourth electrode layer (250) may be the gate electrode (G2) of the second transistor (T2).
  • the fourth electrode layer (250) may overlap the second semiconductor layer (OACT2).
  • the third electrode layer (240) and the fourth electrode layer (250) may be provided in an island shape.
  • the gate electrode (G3) of the third transistor (T3) may be a portion of the third gate line (GRL) that overlaps the second semiconductor layer (OACT2).
  • the gate electrode (G4) of the fourth transistor (T4) may be a portion of the second gate line (GIL) overlapping the fourth semiconductor layer (OACT4).
  • the gate electrode (G5) of the fifth transistor (T5) may be a portion of the fourth gate line (EML) overlapping the first semiconductor layer (OACT1).
  • the gate electrode (G6) of the sixth transistor (T6) may be a portion of the fifth gate line (EMBL) overlapping the third semiconductor layer (OACT3).
  • the gate electrode (G7) of the seventh transistor (T7) may be a portion of the second gate line (GIL) overlapping the third semiconductor layer (OACT3).
  • a sixth insulating layer (116) may be arranged on a fifth insulating layer (115) to cover a fourth conductive layer, and a fifth conductive layer may be arranged on the sixth insulating layer (116).
  • the fifth conductive layer may include a data line (DL) and connection electrodes (260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268).
  • the data line (DL) can be arranged to extend in the y direction for each circuit area.
  • the data line (DL) can be electrically connected to the drain region (D2) of the second transistor (T2) through a contact hole (37) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (260) may include a first region (260a) overlapping the second electrode layer (230) and the third electrode layer (240) and a second region (260b) protruding in the -y direction from the first region (260a).
  • the connecting electrode (260) may electrically connect the source region (S1) of the first transistor (T1) to the fourth transistor (T4) and the sixth transistor (T6).
  • the first region (260a) of the connecting electrode (260) can be electrically connected to the source region (S1) of the first transistor (T1) through a contact hole (31) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the first region (260a) of the connecting electrode (260) can be electrically connected to the second electrode layer (230) through a contact hole (32) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the second electrode layer (230) can be a source electrode electrically connected to the source region (S1) of the first transistor (T1).
  • the second region (260b) of the connecting electrode (260) can be electrically connected to the drain region (D6) of the sixth transistor (T6) through a contact hole (33) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the second region (260b) of the connecting electrode (260) can be electrically connected to the drain region (D4) of the fourth transistor (T4) through a contact hole (34) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (261) can be electrically connected to the gate electrode (G2) of the second transistor (T2) through a contact hole (38) passing through (for example, penetrating) the sixth insulating layer (116).
  • the connecting electrode (261) can be electrically connected to the first gate line (GWL) through a contact hole (39) passing through (for example, penetrating) the sixth insulating layer (116).
  • the connecting electrode (262) can be electrically connected to the source region (S3) of the third transistor (T3) through a contact hole (43) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (262) can be electrically connected to the reference voltage line (VRL) through a contact hole (44) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (263) can be electrically connected to the source region (S2) of the second transistor (T2) and the drain region (D3) of the third transistor (T3) through a contact hole (40) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (263) can be electrically connected to the first electrode layer (220) through a contact hole (41) passing through (for example, penetrating) the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116), and can be electrically connected to the lower electrode (G11b) of the first gate electrode (G11) of the first transistor (T1).
  • the connecting electrode (263) is electrically connected to the third electrode layer (240) through a contact hole (42) passing through (for example, penetrating) the sixth insulating layer (116), and can be electrically connected to the upper electrode (G11t) of the first gate electrode (G11) of the first transistor (T1).
  • the connecting electrode (264) can be electrically connected to the protrusion (PLb) of the driving voltage line (PL) through a contact hole (35) passing through (for example, penetrating) the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (264) can be electrically connected to the drain region (D5) of the fifth transistor (T5) through a contact hole (36) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116). Accordingly, the drain region (D5) of the fifth transistor (T5) can be electrically connected to the driving voltage line (PL).
  • connection electrode (265) can be electrically connected to the source region (S6) of the sixth transistor (T6) and the drain region (D7) of the seventh transistor (T7) through a contact hole (45) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connection electrode (265) can overlap a part of the repair line (RL).
  • the connection electrode (265) is insulated from the repair line (RL), and if a defect occurs in the pixel circuit arranged in the corresponding circuit area in the future, it can be electrically connected to the repair line (RL).
  • the connecting electrode (266) can be electrically connected to the source region (S4) of the fourth transistor (T4) through a contact hole (47) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (266) can be connected to the first initialization voltage line (VL1) through a contact hole (46) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • connection electrode (267a) arranged in the first circuit area (PCA1) can be electrically connected to the source area (S7) of the seventh transistor (T7) through a contact hole (48) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connection electrode (267a) can be connected to the second-first initialization voltage line (VL21) through a contact hole (49) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • connection electrodes (267b) arranged in each of the second circuit area (PCA2) and the third circuit area (PCA3) can be electrically connected to the source area (S7) of the corresponding seventh transistor (T7) through the corresponding contact holes (48') passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connection electrodes (267b) can be electrically connected to the second-second initialization voltage line (VL22) through the contact holes (49') passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (268) can be electrically connected to the 2-1 initialization voltage line (VL21) through a contact hole (50) passing through (for example, penetrating) the 4th insulating layer (114), the 5th insulating layer (115), and the 6th insulating layer (116).
  • the connecting electrode (268) can be arranged in some of the 2nd circuit areas (PCA2).
  • the first gate line (GWL), the second gate line (GIL), the third gate line (GRL), the fourth gate line (EML), the fifth gate line (EMBL), and the 2-1 initialization voltage line (VL21) extend in the x direction and can be arranged in the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the 2-1 initialization voltage line (VL21) can overlap the repair line (RL).
  • the main line (PLm) of the driving voltage line (PL) and the second electrode layer (230) overlapping therewith can form a second capacitor (C2).
  • the third electrode layer (240) and the first region (260a) of the connection electrode (260) overlapping therewith can form a 1-1 capacitor (C1a).
  • the first electrode layer (220) and the second electrode layer (230) overlapping therewith can form a 1-2 capacitor (C1b).
  • the capacitance of the first capacitor (C1) can be the sum of the capacitance of the 1-1 capacitor (C1a) and the capacitance of the 1-2 capacitor (C1b).
  • the capacitance can be increased (secured) without increasing the x-direction area of the first capacitor (C1).
  • a seventh insulating layer (117) may be arranged over a fifth conductive layer covering a sixth insulating layer (116), and a sixth conductive layer may be arranged over the seventh insulating layer (117).
  • the sixth conductive layer may include a plurality of vertical conductive lines and a connection electrode (270). For convenience of illustration, only the fifth conductive layer and some of the lower conductive layers are illustrated in FIGS. 18a to 18d.
  • the vertical conductive lines may include a vertical drive voltage line (PLv), vertical initialization voltage lines, a common voltage line (EOL), and a vertical reference voltage line (VRLv).
  • the vertical initialization voltage lines may include a first vertical initialization voltage line (VL1v), a second-first vertical initialization voltage line (VL21v), and a second-second vertical initialization voltage line (VL22v).
  • the vertical drive voltage line (PLv), the vertical initialization voltage lines, the common voltage line (EOL), and the vertical reference voltage line (VRLv) may each extend in the y direction and may be spaced apart from each other along the x direction in the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • a vertical drive voltage line (PLv) one of the first vertical initialization voltage line (VL1v), the second-first vertical initialization voltage line (VL21v), the second-second vertical initialization voltage line (VL22v), and the vertical reference voltage line (VRLv), and a common voltage line (EOL) may be sequentially and repeatedly arranged along the x direction.
  • the vertical conductive lines may be arranged in the following order: a vertical drive voltage line (PLv), a first vertical initialization voltage line (VL1v), a common voltage line (EOL), a vertical drive voltage line (PLv), a second-first vertical initialization voltage line (VL21v), a common voltage line (EOL), a vertical drive voltage line (PLv), a second-second vertical initialization voltage line (VL22v), and a common voltage line (EOL).
  • the vertical conductive lines can be electrically connected to horizontal conductive lines extending in the x direction.
  • the horizontal conductive lines can include a driving voltage line (PL), a first initialization voltage line (VL1), a second-first initialization voltage line (VL21), a second-second initialization voltage line (VL22), and a reference voltage line (VRL).
  • PL driving voltage line
  • VL1 first initialization voltage line
  • VL21 second-first initialization voltage line
  • VL22 second-second initialization voltage line
  • VRL reference voltage line
  • Figure 18a illustrates an example in which a vertical driving voltage line (PLv), a second-first vertical initialization voltage line (VL21v), and a common voltage line (EOL) are sequentially arranged along the x direction in a unit circuit area (PCAu).
  • PLv vertical driving voltage line
  • VL21v second-first vertical initialization voltage line
  • EOL common voltage line
  • a vertical driving voltage line (PLv) may be arranged at a boundary between a third circuit area (PCA3) and a first circuit area (PCA1), and a second-first vertical initialization voltage line (VL21v) may be arranged at a boundary between a first circuit area (PCA1) and a second circuit area (PCA2).
  • a common voltage line (EOL) may be arranged at a boundary between a second circuit area (PCA2) and a third circuit area (PCA3).
  • the vertical driving voltage line (PLv) may overlap the data line (DL) arranged in the first circuit area (PCA1).
  • the vertical driving voltage line (PLv) may include a protrusion (PLvp) that protrudes in the -x direction and overlaps the third circuit area (PCA3).
  • the protrusion (PLvp) may be electrically connected to a connection electrode (264) arranged in the third circuit area (PCA3) through a contact hole (62) passing through (for example, penetrating) the seventh insulating layer (117). Since the connection electrode (264) is electrically connected to the driving voltage line (PL), the vertical driving voltage line (PLv) is electrically connected to the driving voltage line (PL), and the driving voltage line (PL) may have a mesh structure in the display area (DA).
  • the 2-1 vertical initialization voltage line (VL21v) may overlap a data line (DL) arranged in the 2nd circuit area (PCA2).
  • the 2-1 vertical initialization voltage line (VL21v) may include a protrusion (VL21vp) that protrudes in the +x direction and overlaps the 2nd circuit area (PCA2).
  • the protrusion (VL21vp) may be electrically connected to a connection electrode (268) arranged in the 2nd circuit area (PCA2) through a contact hole (63) passing through (for example, penetrating) the 7th insulating layer (117).
  • the connecting electrode (268) is electrically connected to the 2-1 initialization voltage line (VL21)
  • the 2-1 vertical initialization voltage line (VL21v) is electrically connected to the 2-1 initialization voltage line (VL21)
  • the 2-1 initialization voltage line (VL21) may have a mesh structure in the display area (DA).
  • the common voltage line (EOL) may overlap the data line (DL) arranged in the third circuit area (PCA3).
  • the common voltage lines (EOL) may be electrically connected to the common voltage supply line (13) arranged in the peripheral area (PA).
  • the counter electrode may be electrically connected to the common voltage lines (EOL) at a certain interval in the display area (DA).
  • Figure 18b illustrates an example in which a vertical driving voltage line (PLv), a first vertical initialization voltage line (VL1v), and a common voltage line (EOL) are sequentially arranged in the x direction in a unit circuit area (PCAu).
  • PLv vertical driving voltage line
  • VL1v first vertical initialization voltage line
  • EOL common voltage line
  • the first vertical initialization voltage line (VL1v) may overlap the data line (DL) arranged in the second circuit area (PCA2).
  • the first vertical initialization voltage line (VL1v) may include a protrusion (VL1vp) that protrudes in the -x direction and overlaps the first circuit area (PCA1).
  • the protrusion (VL1vp) may be electrically connected to a connection electrode (266) arranged in the first circuit area (PCA1) through a contact hole (64) passing through (for example, penetrating) the seventh insulating layer (117).
  • connection electrode (266) is electrically connected to the first initialization voltage line (VL1)
  • first vertical initialization voltage line (VL1v) is electrically connected to the first initialization voltage line (VL1)
  • the first initialization voltage line (VL1) may have a mesh structure in the display area (DA).
  • Figure 18c illustrates an example in which a vertical driving voltage line (PLv), a vertical reference voltage line (VRLv), and a common voltage line (EOL) are sequentially arranged along the x direction in a unit circuit area (PCAu).
  • PLv vertical driving voltage line
  • VRLv vertical reference voltage line
  • EOL common voltage line
  • the vertical reference voltage line (VRLv) may overlap the data line (DL) arranged in the second circuit area (PCA2).
  • the vertical reference voltage line (VRLv) may include a protrusion (VRLvp) that protrudes in the +x direction and overlaps the second circuit area (PCA2).
  • the protrusion (VRLvp) may be electrically connected to a connection electrode (262) arranged in the second circuit area (PCA2) through a contact hole (65) passing through (for example, penetrating) the seventh insulating layer (117).
  • connection electrode (262) is electrically connected to the reference voltage line (VRL)
  • the vertical reference voltage line (VRLv) is electrically connected to the reference voltage line (VRL)
  • the reference voltage line (VRL) may have a mesh structure in the display area (DA).
  • Figure 18d illustrates an example in which a vertical driving voltage line (PLv), a second-second vertical initialization voltage line (VL22v), and a common voltage line (EOL) are sequentially arranged along the x direction in a unit circuit area (PCAu).
  • PLv vertical driving voltage line
  • VL22v second-second vertical initialization voltage line
  • EOL common voltage line
  • the 2-2 vertical initialization voltage line (VL22v) may overlap with the data line (DL) arranged in the 2nd circuit area (PCA2).
  • the 2-2 vertical initialization voltage line (VL22v) may include a protrusion (VL22vp) that protrudes in the +x direction and overlaps with the 2nd circuit area (PCA2).
  • the protrusion (VL22vp) may be electrically connected to a connection electrode (267b) arranged in the 2nd circuit area (PCA2) through a contact hole (66) passing through (for example, penetrating) the 7th insulating layer (117).
  • the connecting electrode (267b) is electrically connected to the 2-2 initialization voltage line (VL22)
  • the 2-2 vertical initialization voltage line (VL22v) is electrically connected to the 2-2 initialization voltage line (VL22)
  • the 2-2 initialization voltage line (VL22) can have a mesh structure in the display area (DA).
  • voltage supply lines may be further arranged in the peripheral area (PA) electrically connected to the horizontal conductive lines and/or the vertical conductive lines.
  • the voltage supply lines may be arranged on at least one of the upper side, lower side, left side, and right side of the display area (PA).
  • the corresponding connection electrodes of the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3) can have various shapes and positions depending on the positions of the conductive lines arranged in the circuit areas.
  • Fig. 20 illustrates pixel circuits arranged in the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3) illustrated in Fig. 18a.
  • Fig. 21 is an enlarged view of part A of Fig. 6a, showing pixels arranged at the edge of the display area (DA) (e.g., pixels arranged in the first column) and conductive layers arranged around them.
  • DA display area
  • the semiconductor pattern (CP) may be arranged in each row to extend in the x direction in the display area (DA), and the main line (PLm) of the driving voltage line (PL) may be arranged in each row to extend in the x direction and overlap the semiconductor pattern (CP).
  • an end of the first conductive layer (210), an end of the semiconductor pattern (CP), an end of the main line (PLm) of the driving voltage line (PL), and a protrusion (PLvp) of the vertical driving voltage line (PLv) may be arranged to overlap in sequence in the z direction at an edge of the display area (DA), and may be electrically connected to each other through a connection electrode (269).
  • the connecting electrode (269) may be arranged in a layer (for example, within or on the layer) between an end of a main line (PLm) of a driving voltage line (PL) and a semiconductor pattern (CP).
  • the connecting electrode (269) may be arranged between the sixth insulating layer (116) and the seventh insulating layer (117).
  • the protrusion (PLvp) of the vertical driving voltage line (PLv) may be electrically connected to the connecting electrode (269) through a contact hole (81) passing through (for example, penetrating) the seventh insulating layer (117).
  • the connecting electrode (269) may be electrically connected to an end of the main line (PLm) of the driving voltage line (PL) through a contact hole (82) passing through (for example, penetrating) the third to sixth insulating layers (113, 114, 115, and 116).
  • the connecting electrode (269) can be electrically connected to an end of the semiconductor pattern (CP) through a contact hole (83) passing through (for example, penetrating) the second to sixth insulating layers (112, 113, 114, 115, 116).
  • the connecting electrode (269) can be electrically connected to an end of the first conductive layer (210) through a contact hole (84) passing through (for example, penetrating) the first to sixth insulating layers (111, 112, 113, 114, 115, 116).
  • the semiconductor pattern (CP), the main line (PLm) of the driving voltage line (PL) and the first conductive layer (210) may correspond to the semiconductor layer (e.g., the semiconductor pattern (CP)), the top gate electrode (e.g., the upper conductive layer (DCLt)) and the bottom gate electrode (e.g., the lower conductive layer (DCLb)) of the four-terminal silicon thin film transistors (TRs) provided for each row as described above with reference to FIGS. 6A to 6C, respectively.
  • the vertical driving voltage line (PLv) may correspond to the signal line (SCL) supplied with the driving voltage (ELVDD) described above with reference to FIGS. 6A to 6C.
  • a semiconductor pattern (CP) overlaps a part of a pixel circuit (PCa) and is arranged in a display area (DA), and four-terminal silicon thin film transistors (TRs) including the semiconductor pattern (CP) may be provided for each row, overlapping a part of the pixel circuit (PCa).
  • the four-terminal silicon thin film transistors (TRs) may be arranged to overlap a first transistor (T1), a first capacitor (C1), and a second capacitor (C2) of the pixel circuit (PCa).
  • An eighth insulating layer (118) is arranged over a seventh insulating layer (117) to cover a sixth conductive layer, and an organic light-emitting diode (OLED) as a display element may be arranged on the eighth insulating layer (118).
  • the organic light-emitting diode (OLED) may include a pixel electrode (311), a counter electrode (315), and an intermediate layer between the pixel electrode (311) and the counter electrode (315).
  • the pixel electrode (311) can be connected to the first transistor (T1) by being electrically connected to the connection electrode (270), which is a lower conductive pattern, through the contact hole (71) of the eighth insulating layer (118).
  • the pixel electrode (311) connected to the pixel circuit of the first pixel (PX1) can be electrically connected to the connection electrode (270) arranged in the first circuit area (PCA1), thereby being connected to the first transistor (T1).
  • the pixel electrode (311) connected to the pixel circuit of the second pixel (PX2) can be electrically connected to the connection electrode (270) arranged in the second circuit area (PCA2), thereby being connected to the first transistor (T1).
  • the pixel electrode (311) connected to the pixel circuit of the third pixel (PX3) can be connected to the first transistor (T1) by being electrically connected to the connection electrode (270) arranged in the third circuit area (PCA3).
  • a ninth insulating layer (119) which is a pixel definition layer that covers the edge of the pixel electrode (311), may be placed on the pixel electrode (311).
  • An opening (119OP) that exposes a portion of the pixel electrode (311) and defines a light-emitting area may be defined in the ninth insulating layer (119).
  • the ninth insulating layer (119) may be a single-layer or multi-layer organic insulating layer and/or inorganic insulating layer.
  • the intermediate layer may include a light-emitting layer (313) and a first functional layer over the light-emitting layer (313) and/or a second functional layer under the light-emitting layer (313).
  • the first functional layer may be a hole transport layer (HTL).
  • the first functional layer may include a hole injection layer (HIL) and a hole transport layer (HTL).
  • the second functional layer may include an electron transport layer (ETL) and/or an electron injection layer (EIL).
  • the first functional layer and the second functional layer may be formed integrally to correspond to a plurality of organic light-emitting diodes (OLEDs) included in the display area (DA).
  • OLEDs organic light-emitting diodes
  • OLED organic light-emitting diode
  • PCA1 first circuit area
  • OLED organic light-emitting diode
  • PCA2 organic light-emitting diode
  • PCA3 organic light-emitting diode
  • FIG. 24 shows the pixel electrode (311) and the light-emitting area (EA) of each of the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3).
  • the light-emitting area (EA) is a region where the light-emitting layer (313) of the organic light-emitting diode (OLED) is arranged.
  • the light-emitting area (EA) can be defined by the opening (119OP) of the ninth insulating layer (119). Since the light-emitting layer (313) is arranged on the pixel electrode (311), the arrangement of the light-emitting area (EA) illustrated in FIG. 24 can represent the arrangement of the pixel electrode or the arrangement of the pixel.
  • the emitting area (EA) can have a polygonal shape such as a square or octagon, a circle, an oval, etc.
  • the polygon can also include a shape with rounded corners (vertices).
  • the light-emitting area (EA) of the first pixel (PX1) and the light-emitting area (EA) of the second pixel (PX2) may be arranged adjacent to each other in the y direction.
  • the light-emitting area (EA) of the third pixel (PX3) may be arranged adjacent to the light-emitting area (EA) of the first pixel (PX1) and the light-emitting area (EA) of the second pixel (PX2) in the x direction.
  • the light-emitting area (EA) of the first pixel (PX2) and the light-emitting area (EA) of the second pixel (PX2) may be arranged alternately in the y direction along the imaginary straight line (ISL1), and the light-emitting area (EA) of the third pixel (PX3) may be arranged repeatedly in the y direction along the imaginary straight line (ISL2).
  • the lengths in the x direction and the lengths in the y direction of the light-emitting area (EA) of the first pixel (PX1), the light-emitting area (EA) of the second pixel (PX2), and the light-emitting area (EA) of the third pixel (PX3) may be the same as or substantially the same as, or different from, each other.
  • the light-emitting area (EA) of the first pixel (PX1) may have a square shape
  • the light-emitting areas (EA) of the second pixel (PX2) and the light-emitting areas (EA) of the third pixel (PX3) may have rectangular shapes having a long side extending in the y direction.
  • the length in the y direction of the light-emitting area (EA) of the third pixel (PX3) may be the same as or greater than the sum of the lengths in the y direction of the light-emitting area (EA) of the first pixel (PX1) and the lengths in the y direction of the light-emitting area (EA) of the second pixel (PX2).
  • the first light-emitting area (EA) of the first pixel (PX1), the second light-emitting area (EA) of the second pixel (PX2), and the third light-emitting area (EA) of the third pixel (PX3) may have different areas (e.g., sizes).
  • the light-emitting area (EA) of the third pixel (PX3) may have a larger area than the light-emitting area (EA) of the first pixel (PX1).
  • the light-emitting area (EA) of the third pixel (PX3) may have a larger area than the light-emitting area (EA) of the second pixel (PX2).
  • the light-emitting area (EA) of the second pixel (PX2) may have a larger area than the light-emitting area (EA) of the first pixel (PX1).
  • the counter electrode (315) can be formed integrally to correspond to a plurality of organic light-emitting diodes (OLEDs) included in the display area (DA).
  • OLEDs organic light-emitting diodes
  • Fig. 26 is a schematic diagram showing transistors and capacitors, etc. of the pixel shown in Fig. 9a.
  • Fig. 27 is a schematic diagram showing conductive layers at the edge of the display area.
  • Fig. 28 is a cross-sectional view taken along line X-X' of Fig. 27.
  • Fig. 27 is an enlarged view of part A of Fig. 6a.
  • FIGS. 26 to 28 the same reference numerals are used for components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25, and a duplicate description thereof may not be repeated.
  • FIG. 26 reference numerals for some components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25 may be omitted.
  • the display device illustrated in FIGS. 26 and 27 may be identical or substantially identical (or similar) to the display device described above with reference to FIGS. 20 and 21, except that the first conductive layer (210) is omitted in the display device described above with reference to FIGS. 10 to 25.
  • the first conductive layer (210) is omitted in the display device described above with reference to FIGS. 10 to 25.
  • a semiconductor pattern (CP) may extend in the x direction and be arranged in each row in the display area (DA).
  • a main line (PLm) of a driving voltage line (PL) may extend in the x direction and be arranged in each row so as to overlap the semiconductor pattern (CP).
  • an end of the semiconductor pattern (CP), an end of the main line (PLm) of the driving voltage line (PL), and a protrusion (PLvp) of a vertical driving voltage line (PLv) may be arranged so as to overlap in the z direction in sequence, and may be electrically connected to each other through a connection electrode (269).
  • the protrusion (PLvp) of the vertical driving voltage line (PLv) can be electrically connected to the connection electrode (269) through a contact hole (81) passing through (for example, penetrating) the seventh insulating layer (117).
  • the connection electrode (269) can be electrically connected to an end of the main line (PLm) of the driving voltage line (PL) through a contact hole (82) passing through (for example, penetrating) the third to sixth insulating layers (113, 114, 115, 116).
  • the connection electrode (269) can be electrically connected to an end of the semiconductor pattern (CP) through a contact hole (83) passing through (for example, penetrating) the second to sixth insulating layers (112, 113, 114, 115, 116).
  • the main line (PLm) of the semiconductor pattern (CP) and the driving voltage line (PL) may correspond to a semiconductor layer (e.g., the semiconductor pattern (CP)) and a gate electrode (e.g., the conductive layer (DCL)) of a three-terminal silicon thin film transistor (TRs) provided in each row illustrated in FIGS. 4a to 4c, respectively.
  • the vertical driving voltage line (PLv) may correspond to a signal line (SCL) supplied with the driving voltage (ELVDD) described above with reference to FIGS. 4a to 4c.
  • a semiconductor pattern (CP) and three-terminal silicon thin film transistors (TRs) including the semiconductor pattern (CP) may be provided for each row, overlapping a part of a pixel circuit (PCa).
  • the three-terminal silicon thin film transistors (TRs) may be arranged to overlap a first transistor (T1), a first capacitor (C1), and a second capacitor (C2) of the pixel circuit (PCa).
  • FIG. 29 is a schematic diagram showing transistors and capacitors, etc. of the pixel illustrated in FIG. 9a according to one embodiment.
  • FIGS. 30 to 36 are schematic diagrams showing elements of the pixel circuit illustrated in FIG. 29a, layer by layer.
  • FIG. 37 is a layout diagram showing only a portion of the configuration of FIG. 29.
  • FIG. 38 is a cross-sectional view taken along line XI-XI' of FIG. 29.
  • FIG. 38 is a cross-sectional view of some elements arranged in the second circuit area (PCA2).
  • PCA2 second circuit area
  • FIGS. 29 to 38 the same reference numerals are used for components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25, and thus, a duplicate description thereof may not be repeated.
  • FIG. 29 reference numerals for some components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25 may be omitted.
  • the display device illustrated in FIG. 29 may be identical or substantially identical (or similar) to the components of the display device described above with reference to FIG. 20, except that the first conductive layer (210) is omitted and the semiconductor pattern (CP) and the driving voltage line (PL) are changed in the display device described above with reference to FIG. 20.
  • CP semiconductor pattern
  • PL driving voltage line
  • a first insulating layer (111) is disposed on a substrate (100), and a semiconductor pattern (CP) including a silicon semiconductor may be disposed on the first insulating layer (111), as illustrated in FIG. 30.
  • the semiconductor pattern (CP) may extend in the x direction and may be disposed across the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the semiconductor pattern (CP) may correspond to the semiconductor pattern (CP) described above with reference to FIGS. 5A and 5B.
  • the semiconductor pattern (CP) may include a protrusion (CPp) protruding in the -y direction for each circuit area.
  • a semiconductor pattern (CP) may be covered on a first insulating layer (111), a second insulating layer (112) may be arranged, and a second conductive layer may be arranged on the second insulating layer (112).
  • the second conductive layer may include a first electrode layer (220), a driving voltage line (PL), and a second-second initialization voltage line (VL22).
  • the driving voltage line (PL) and the second-second initialization voltage line (VL22) may extend in the x direction and may be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the driving voltage line (PL) may include a plurality of sub-lines spaced apart from each other (e.g., separated) at an appropriate interval (e.g., a predetermined or preset interval) in the x direction, as illustrated in part B of FIG. 31.
  • the driving voltage line (PL) may be separated between the second circuit area (PCA2) and the third circuit area (PCA3), and part B may be positioned between the second circuit area (PCA2) and the third circuit area (PCA3).
  • Each sub-line of the driving voltage line (PL) may include a main line (PLm) extending in the x direction and a protrusion (PLc) protruding in the -y direction from the main line (PLm).
  • the protrusions (PLc) can be arranged in each circuit area.
  • the plurality of sub-lines can correspond to the plurality of conductive electrodes (DCE) described above with reference to FIGS. 5a and 5b.
  • the first electrode layer (220) can be provided in an island shape.
  • a third insulating layer (113) may be arranged on a second insulating layer (112) to cover a second conductive layer, and a third conductive layer may be arranged on the third insulating layer (113).
  • the third conductive layer may include a second electrode layer (230), a reference voltage line (VRL), and a first initialization voltage line (VL1).
  • the third conductive layer may further include a repair line (RL).
  • a fourth insulating layer (114) is arranged over a third conductive layer on a third insulating layer (113), and a semiconductor layer (OACT) including an oxide semiconductor may be arranged on the fourth insulating layer (114) as illustrated in Fig. 33.
  • the semiconductor layer (OACT) may include a first semiconductor layer (OACT1), a second semiconductor layer (OACT2), a third semiconductor layer (OACT3), and a fourth semiconductor layer (OACT4).
  • a fifth insulating layer (115) may be arranged on a fourth insulating layer (114) to cover a semiconductor layer (OACT), and a fourth conductive layer may be arranged on the fifth insulating layer (115).
  • the fourth conductive layer may include a third electrode layer (240), a fourth electrode layer (250), a first gate line (GWL), a second gate line (GIL), a third gate line (GRL), a fourth gate line (EML), a fifth gate line (EMBL), and a 2-1 initialization voltage line (VL21).
  • Some of the third electrode layer (240), the fourth electrode layer (250), the first gate line (GWL), the second gate line (GIL), the third gate line (GRL), the fourth gate line (EML), and the fifth gate line (EMBL) may include gate electrodes (G1 to G7) of the first to seventh transistors (T1 to T7).
  • a sixth insulating layer (116) may be arranged over a fourth conductive layer on a fifth insulating layer (115), and a fifth conductive layer may be arranged over the sixth insulating layer (116).
  • the fifth conductive layer may include a data line (DL) and connection electrodes (260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268).
  • a seventh insulating layer (117) may be arranged on the sixth insulating layer (116) to cover a fifth conductive layer, and a sixth conductive layer may be arranged on the seventh insulating layer (117).
  • the sixth conductive layer may include a plurality of vertical conductive lines and a connection electrode (270).
  • the plurality of vertical conductive lines may include a vertical driving voltage line (PLv), vertical initialization voltage lines, a common voltage line (EOL), and a vertical reference voltage line (VRLv), as illustrated in FIGS. 18a to 18d.
  • the vertical initialization voltage lines may include a first vertical initialization voltage line (VL1v), a second-first vertical initialization voltage line (VL21v), and a second-second vertical initialization voltage line (VL22v).
  • FIG. 36 illustrates the vertical driving voltage line (PLv), the second-first vertical initialization voltage line (VL21v), and the common voltage line (EOL).
  • the 6th conductive layer is covered on top of the 7th insulating layer (117), and the 8th insulating layer (118) is arranged, and an organic light-emitting diode (OLED) can be arranged as a display element on the 8th insulating layer (118).
  • OLED organic light-emitting diode
  • connection electrode (264) can be electrically connected to a protrusion (CPp) of the semiconductor pattern (CP) through a contact hole (52) passing through (e.g., penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connection electrode (264) can be electrically connected to a drain region (D5) of the fifth transistor (T5), which is a part of the first semiconductor layer (OACT1), through a contact hole (53) passing through (e.g., penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (264) can be electrically connected to the protrusion (PLc) of the driving voltage line (PL) through a contact hole (54) passing through (for example, penetrating) the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the protrusion (PLvp) of the vertical driving voltage line (PLv) can be electrically connected to the connecting electrode (264) of the third circuit area (PCA3) through a contact hole (62) passing through (for example, penetrating) the seventh insulating layer (117). As illustrated in FIG.
  • the end of the semiconductor pattern (CP) and the protrusion (PLvp) of the vertical driving voltage line (PLv) can be electrically connected around the pixels of the first row and the pixels of the last row arranged at the edge of the display area (DA). Accordingly, multiple sub-lines of the semiconductor pattern (CP) and the driving voltage line (PL) can be supplied with the driving voltage (ELVDD).
  • the sub-lines of the semiconductor pattern (CP) and the driving voltage line (PL) may correspond to the semiconductor layer (e.g., the semiconductor pattern (CP)) and the gate electrode (e.g., the conductive electrode (DCE)) of each of the plurality of series-connected silicon thin film transistors (TRs) provided for each row as described above with reference to FIGS. 5A to 5C, respectively.
  • the vertical driving voltage line (PLv) may correspond to the signal line (SCL) supplied with the driving voltage (ELVDD) as described above with reference to FIGS. 5A to 5C.
  • the B portions between the sub-lines of the driving voltage line (PL) of FIG. 37 may correspond to the node (N) as described above with reference to FIGS. 5B and 5C.
  • Fig. 39 is a schematic diagram showing transistors and capacitors, etc. of the pixel illustrated in Fig. 9a according to one embodiment.
  • Fig. 40 is a cross-sectional view taken along line XII-XII' of Fig. 39.
  • FIG. 39 the same reference numerals are used for components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25, and thus, a duplicate description thereof may not be repeated.
  • reference numerals for some components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25 may be omitted.
  • the display device illustrated in FIG. 39 may be identical or substantially identical (or similar) to the components of the display device described above with reference to FIG. 20, except that the first conductive layer (210) is omitted from the display device described above with reference to FIG. 20 and the components in the region C are added.
  • the first conductive layer (210) is omitted from the display device described above with reference to FIG. 20 and the components in the region C are added.
  • a second semiconductor pattern (CP2) which is an additional semiconductor pattern, may be further provided between adjacent rows of the display area (DA).
  • the second semiconductor pattern (CP2) may be arranged in a C region between a 2-1 initialization voltage line (VL21) of an arbitrary row and a first gate line (GWL) of the next row.
  • a plurality of second semiconductor patterns (CP2), a pair of first signal lines (SCL1) and second signal lines (SLC2), and a conductive layer (DCL) can be arranged.
  • a plurality of second semiconductor patterns (CP2) may be spaced apart from each other in the x direction on a substrate (100).
  • a conductive layer (DCL) may be disposed on a second insulating layer (112) so as to extend in the x direction across the plurality of second semiconductor patterns (CP2).
  • the conductive layer (DCL) may be disposed on the plurality of second semiconductor patterns (CP2) to overlap the second semiconductor patterns (CP2).
  • a pair of first signal lines (SCL1) and second signal lines (SCL2) may be disposed on a third insulating layer (113) so as to extend in the x direction.
  • the first signal line (SCL1) may overlap one end of the plurality of second semiconductor patterns (CP2).
  • the second signal line (SCL2) may overlap the other end of the plurality of second semiconductor patterns (CP2).
  • Connection electrodes (281, 282) can be placed on the sixth insulating layer (116).
  • connection electrode (281) can be electrically connected to one end of the second semiconductor pattern (CP2) through a contact hole (61) passing through (e.g., penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connection electrode (281) can be electrically connected to the first signal line (SCL1) through a contact hole (62) passing through (e.g., penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (282) can be electrically connected to the other end of the second semiconductor pattern (CP2) through a contact hole (64) passing through (for example, penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (282) can be electrically connected to the second signal line (SCL2) through a contact hole (63) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the second semiconductor pattern (CP2) can be formed at the same time or substantially simultaneously with the semiconductor pattern (CP) when the semiconductor pattern (CP) is formed in the circuit area.
  • the conductive layer (DCL) can be formed at the same time or substantially simultaneously with the second conductive layer when the second conductive layer is formed in the circuit area.
  • the first signal line (SCL1) and the second signal line (SCL2) can be formed at the same time or substantially simultaneously with the third conductive layer when the third conductive layer is formed in the circuit area.
  • the connection electrodes (281, 282) can be formed at the same time or substantially simultaneously with the fifth conductive layer when the fifth conductive layer is formed in the circuit area.
  • the two ends (e.g., opposite ends) of the conductive layer (DCL) are connected to a first gate driving circuit (DRV1) and a second gate driving circuit (DRV2), and can receive a gate signal (GS) from the first gate driving circuit (DRV1) and the second gate driving circuit (DRV2).
  • the gate signal (GS) can be the same as, or substantially the same as, or different from, the gate signals supplied to the pixel circuit.
  • the first signal line (SCL1) and the second signal line (SCL2) can be electrically connected to the vertical driving voltage line (PLv) at the edge of the display area (DA) or electrically connected to the driving voltage supply line (11) of the peripheral area (PA). Accordingly, the second semiconductor patterns (CP2) can be supplied with the driving voltage (ELVDD).
  • the second semiconductor pattern (CP2) and the conductive layer (DCL) may correspond to the semiconductor layer (e.g., the semiconductor pattern (CP)) and the gate electrode (e.g., the conductive layer (DCL)) of each of the plurality of parallel-connected silicon thin film transistors (TRds) provided for each row described with reference to FIGS. 7a to 7c.
  • the vertical driving voltage line (PLv) may correspond to the signal line (SCL) supplied with the driving voltage (ELVDD) described with reference to FIGS. 7a to 7c.
  • a display device (1) may be provided with a semiconductor pattern (CP) as a component of non-operating silicon thin film transistors (TRs) arranged in a circuit area and a second semiconductor pattern (CP2) as a component of operating silicon thin film transistors (TRds) arranged around the circuit area in a display area (DA).
  • CP semiconductor pattern
  • CP2 second semiconductor pattern
  • TRds operating silicon thin film transistors
  • the display device (1) illustrated in FIG. 39 has a structure in which a C region is added to the pixel circuit illustrated in FIG. 25, but the present disclosure is not limited thereto.
  • the display device (1) may have a C region added to the pixel circuit illustrated in FIG. 20 or FIG. 29, or the semiconductor pattern (CP) may be omitted in the circuit region so that a non-operating silicon thin film transistor (TRs) is not formed, and an operating silicon thin film transistor (TRds) including a second semiconductor pattern (CP2) as a component only in the C region may be formed.
  • FIG. 41 is a schematic diagram showing transistors and capacitors, etc. of the pixel shown in FIG. 9a according to one embodiment.
  • FIGS. 42 and 43 are schematic diagrams showing some elements of the pixel circuit shown in FIG. 41.
  • FIG. 44 is a layout diagram showing an excerpt of some of the configuration of FIG. 41.
  • FIG. 45 is a cross-sectional view taken along line XIII-XIII' of FIG. 41.
  • FIG. 45 is a cross-sectional view of some elements arranged in the third circuit area (PCA3).
  • PCA3 third circuit area
  • FIG. 41 the same reference numerals are used for components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25, and thus, a duplicate description thereof may not be repeated.
  • reference numerals for some components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25 may be omitted.
  • the display device illustrated in FIG. 41 may be identical or substantially identical (or similar) to the components of the display device described above with reference to FIG. 20, except that the first conductive layer (210) is omitted and some components are changed in the display device described above with reference to FIG. 20.
  • the first conductive layer (210) is omitted and some components are changed in the display device described above with reference to FIG. 20.
  • a first insulating layer (111) is disposed on a substrate (100), and a semiconductor pattern (CP) including a silicon semiconductor may be disposed on the first insulating layer (111), as illustrated in FIG. 42.
  • the semiconductor pattern (CP) may extend in the x direction and may be disposed across a first circuit area (PCA1), a second circuit area (PCA2), and a third circuit area (PCA3).
  • the semiconductor pattern (CP) may include a protrusion (CPpa) protruding in the +y direction and a protrusion (CPpb) protruding in the -y direction for each circuit area.
  • a semiconductor pattern (CP) may be covered on a first insulating layer (111), a second insulating layer (112) may be arranged, and a second conductive layer may be arranged on the second insulating layer (112).
  • the second conductive layer may include a first electrode layer (220), a fifth electrode layer (225), and a second-second initialization voltage line (VL22).
  • the first electrode layer (220) and the fifth electrode layer (225) may each be provided in an island shape.
  • the second-second initialization voltage line (VL22) may extend in the x direction and may be arranged to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the fifth electrode layer (225) may include a protrusion (225p) protruding from the main body in the -y direction.
  • the protrusion (225p) may be arranged in each circuit area.
  • a third insulating layer (113) may be arranged on a second insulating layer (112) to cover a second conductive layer, and a third conductive layer may be arranged on the third insulating layer (113).
  • the third conductive layer may include a second electrode layer (230), a reference voltage line (VRL), and a first initialization voltage line (VL1).
  • the third conductive layer may further include a repair line (RL).
  • a fourth insulating layer (114) is arranged over a third conductive layer on a third insulating layer (113), and a semiconductor layer (OACT) including an oxide semiconductor may be arranged on the fourth insulating layer (114) as illustrated in Fig. 14.
  • the semiconductor layer (OACT) may include a first semiconductor layer (OACT1), a second semiconductor layer (OACT2), a third semiconductor layer (OACT3), and a fourth semiconductor layer (OACT4).
  • a fifth insulating layer (115) may be arranged on a fourth insulating layer (114) to cover a semiconductor layer (OACT), and a fourth conductive layer may be arranged on the fifth insulating layer (115).
  • the fourth conductive layer may include a third electrode layer (240), a fourth electrode layer (250), a first gate line (GWL), a second gate line (GIL), a third gate line (GRL), a fourth gate line (EML), a fifth gate line (EMBL), and a 2-1 initialization voltage line (VL21).
  • Some of the third electrode layer (240), the fourth electrode layer (250), the first gate line (GWL), the second gate line (GIL), the third gate line (GRL), the fourth gate line (EML), and the fifth gate line (EMBL) may include gate electrodes (G1 to G7) of the first to seventh transistors (T1 to T7).
  • a sixth insulating layer (116) may be arranged on a fifth insulating layer (115) to cover a fourth conductive layer, and a fifth conductive layer may be arranged on the sixth insulating layer (116).
  • the fifth conductive layer may include a data line (DL) and connection electrodes (260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268).
  • a seventh insulating layer (117) may be arranged over a fifth conductive layer on top of a sixth insulating layer (116), and a sixth conductive layer may be arranged over the seventh insulating layer (117).
  • the sixth conductive layer may include a plurality of vertical conductive lines and a connection electrode (270).
  • a sixth conductive layer is covered on the seventh insulating layer (117), and an eighth insulating layer (118) is disposed, and an organic light-emitting diode (OLED) as a display element may be disposed on the eighth insulating layer (118).
  • the plurality of vertical conductive lines may include a vertical driving voltage line (PLv), vertical initialization voltage lines, a common voltage line (EOL), and a vertical reference voltage line (VRLv), as illustrated in FIGS. 18a to 18d.
  • the vertical initialization voltage lines may include a first vertical initialization voltage line (VL1v), a second-first vertical initialization voltage line (VL21v), and a second-second vertical initialization voltage line (VL22v).
  • connection electrode (264) can be electrically connected to the protrusion (CPpb) of the semiconductor pattern (CP) through a contact hole (52) passing through (e.g., penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connection electrode (264) can be electrically connected to the drain region (D5) of the fifth transistor (T5), which is a part of the first semiconductor layer (OACT1), through a contact hole (53) passing through (e.g., penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (264) can be electrically connected to the protrusion (225p) of the fifth electrode layer (225) through a contact hole (54) passing through (for example, penetrating) the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the protrusion (PLvp) of the vertical driving voltage line (PLv) can be electrically connected to the connecting electrode (264) of the third circuit area (PCA3) through a contact hole (62) passing through (for example, penetrating) the seventh insulating layer (117).
  • an end of a semiconductor pattern (CP) and a protrusion (PLvp) of a vertical driving voltage line (PLv) can be electrically connected around pixels of a first row and pixels of a last row arranged at the edge of a display area (DA).
  • the semiconductor pattern (CP) can function as a horizontal wiring of a mesh structure that supplies a driving voltage (ELVDD) in the display area (DA) together with the vertical driving voltage line (PLv).
  • An embodiment of the present invention is an example in which a semiconductor pattern (CP) is implemented as a constant voltage line that supplies a driving voltage (ELVDD) to a pixel circuit (PCa) in a display area (DA).
  • CP semiconductor pattern
  • EUVDD driving voltage
  • PCa pixel circuit
  • DA display area
  • FIG. 46 is a schematic diagram illustrating transistors and capacitors, etc. of the pixel illustrated in FIG. 9a according to one embodiment.
  • FIG. 47 and FIG. 48 are schematic diagrams illustrating some elements of the pixel circuit illustrated in FIG. 46.
  • FIG. 46 the same reference numerals are used for components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25, and thus, a duplicate description thereof may not be repeated.
  • reference numerals for some components that are identical or substantially identical to those described above with reference to FIGS. 10 to 25 may be omitted.
  • the display device illustrated in FIG. 46 may be identical or substantially identical (or similar) to those of the display device described above with reference to FIG. 20, except that the first conductive layer (210) is omitted and some components are changed in the display device described above with reference to FIG. 20.
  • differences from the above-described embodiment will be described with reference to FIGS. 10 to 25.
  • a first insulating layer (111) is disposed on a substrate (100), and a semiconductor pattern (CP) including a silicon semiconductor may be disposed on the first insulating layer (111), as illustrated in FIG. 47.
  • the semiconductor pattern (CP) may include a first semiconductor pattern (CP1) and a second semiconductor pattern (CP2).
  • the first semiconductor pattern (CP1) may extend in the x direction and may be disposed to cross the first circuit area (PCA1), the second circuit area (PCA2), and the third circuit area (PCA3).
  • the second semiconductor pattern (CP2) may be provided in an island shape in each circuit area.
  • a semiconductor pattern (CP) may be covered on a first insulating layer (111) and a second insulating layer (112) may be arranged, and a second conductive layer may be arranged on the second insulating layer (112).
  • the second conductive layer may include a first electrode layer (220), a driving voltage line (PL), and a second-second initialization voltage line (VL22).
  • a third insulating layer (113) may be arranged on a second insulating layer (112) to cover a second conductive layer, and a third conductive layer may be arranged on the third insulating layer (113).
  • the third conductive layer may include a second electrode layer (230), a reference voltage line (VRL), and a first initialization voltage line (VL1).
  • the third conductive layer may further include a repair line (RL).
  • a fourth insulating layer (114) is arranged over a third conductive layer on a third insulating layer (113), and a semiconductor layer (OACT) including an oxide semiconductor can be arranged over the fourth insulating layer (114) as illustrated in FIG. 14.
  • a fifth insulating layer (115) may be arranged on a fourth insulating layer (114) to cover a semiconductor layer (OACT), and a fourth conductive layer may be arranged on the fifth insulating layer (115).
  • the fourth conductive layer may include a third electrode layer (240), a fourth electrode layer (250), a first gate line (GWL), a second gate line (GIL), a third gate line (GRL), a fourth gate line (EML), a fifth gate line (EMBL), and a 2-1 initialization voltage line (VL21).
  • Some of the third electrode layer (240), the fourth electrode layer (250), the first gate line (GWL), the second gate line (GIL), the third gate line (GRL), the fourth gate line (EML), and the fifth gate line (EMBL) may include gate electrodes (G1 to G7) of the first to seventh transistors (T1 to T7).
  • a sixth insulating layer (116) may be arranged on a fifth insulating layer (115) to cover a fourth conductive layer, and a fifth conductive layer may be arranged on the sixth insulating layer (116).
  • the fifth conductive layer may include a data line (DL) and connection electrodes (260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268, 290).
  • the first region (260a) of the connecting electrode (260) can be electrically connected to the source region (S1) of the first transistor (T1) through a contact hole (31) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the first region (260a) of the connecting electrode (260) can be electrically connected to the second electrode layer (230) through a contact hole (32) passing through (for example, penetrating) the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the second region (260b) of the connecting electrode (260) can be electrically connected to the drain region (D6) of the sixth transistor (T6) through a contact hole (71) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the second region (260b) of the connecting electrode (260) can be electrically connected to one end of the second semiconductor pattern (CP2) through a contact hole (72) passing through (for example, penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • the connecting electrode (290) can be electrically connected to the drain region (D4) of the fourth transistor (T4) through a contact hole (74) passing through (for example, penetrating) the fifth insulating layer (115) and the sixth insulating layer (116).
  • the connecting electrode (290) can be electrically connected to the other end of the second semiconductor pattern (CP2) through a contact hole (73) passing through (for example, penetrating) the second insulating layer (112), the third insulating layer (113), the fourth insulating layer (114), the fifth insulating layer (115), and the sixth insulating layer (116).
  • a seventh insulating layer (117) may be arranged over a fifth conductive layer on top of a sixth insulating layer (116), and a sixth conductive layer may be arranged over the seventh insulating layer (117).
  • the sixth conductive layer may include a plurality of vertical conductive lines and a connection electrode (270).
  • the 6th conductive layer is covered on top of the 7th insulating layer (117), and the 8th insulating layer (118) is arranged, and an organic light-emitting diode (OLED) can be arranged as a display element on the 8th insulating layer (118).
  • OLED organic light-emitting diode
  • a display device (1) may be provided in a display area (DA) with a first semiconductor pattern (CP1) as a component of non-operating silicon thin film transistors (TRs) arranged in a circuit area and a second semiconductor pattern (CP2) as a connection electrode connecting nodes within a pixel circuit (PCa).
  • a first semiconductor pattern CP1 as a component of non-operating silicon thin film transistors (TRs) arranged in a circuit area
  • CP2 second semiconductor pattern
  • the display device (1) illustrated in FIG. 46 has a structure in which a second semiconductor pattern (CP2) is added to the pixel circuit illustrated in FIG. 26, but the present disclosure is not limited thereto.
  • the display device (1) may include only the second semiconductor pattern (CP2) by adding the second semiconductor pattern (CP2) to the pixel circuit described above with reference to FIG. 20 or FIG. 29, or the first semiconductor pattern (CP1) may be omitted in the circuit area so that non-operating silicon thin film transistors (TRs) are not formed.
  • FIGS. 10 to 48 have been described in response to the example in which the pixel circuit is an N-type oxide transistor as illustrated in FIG. 9a, but even in the case in which the pixel circuit includes an N-type oxide transistor and a P-type silicon transistor as illustrated in FIG. 9b, a semiconductor pattern as illustrated in FIGS. 10 to 48 may be applied to the display area.
  • the semiconductor pattern may be formed in the display area during a process of forming a silicon transistor of the pixel circuit and/or the external circuit.
  • the semiconductor pattern may be implemented to function as a transistor and/or a conductive line.
  • a pattern CD (Critical Dimension) dispersion may occur.
  • Embodiments of the present invention can minimize or reduce the pattern CD dispersion between the peripheral area (PA) and the display area (DA) by forming a semiconductor pattern (CP) including silicon in the display area (DA) when forming a silicon thin film transistor.
  • a display device having improved display quality can be provided.
  • the present disclosure is not limited thereto.

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Abstract

본 발명의 일 실시예는, 표시영역 및 주변영역을 포함하고, 주변영역에 배치되고, 실리콘 반도체층을 포함하는 제1박막트랜지스터; 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제2박막트랜지스터; 및 상기 표시영역에 배치되고, 상기 제1박막트랜지스터의 상기 실리콘 반도체층과 동일층에 배치된 반도체 패턴;을 포함하는 표시장치를 개시한다.

Description

표시장치
본 발명은 화소 및 이를 포함하는 표시장치에 관한 것이다.
근래에 표시장치는 그 용도가 다양해지고 있다. 또한, 표시장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시장치가 다양하게 활용됨에 따라 표시장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
본 배경기술 항목에 개시된 정보는 본 개시의 배경에 대한 이해를 돕기 위한 것이므로, 선행기술을 구성하지 않는 정보를 포함할 수도 있다.
본 발명의 실시예들은 표시 품질을 향상시킨 표시장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 주변영역을 포함하고, 상기 주변영역에 배치되고, 실리콘 반도체층을 포함하는 제1박막트랜지스터; 상기 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제2박막트랜지스터; 및 상기 표시영역에 배치되고, 상기 제1박막트랜지스터의 상기 실리콘 반도체층과 동일층에 배치된 반도체 패턴;을 포함한다.
일 실시예에서, 상기 반도체 패턴은 실리콘 반도체를 포함할 수 있다.
일 실시예에서, 상기 반도체 패턴은 플로팅 상태로 구성될 수 있다.
일 실시예에서, 상기 표시장치는, 상기 반도체 패턴에 중첩하는 도전층; 및 상기 도전층에 중첩하지 않는 상기 반도체 패턴의 대향하는 일단들에 전기적으로 연결된 신호선들;을 더 포함하고, 상기 신호선들은 상기 도전층에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 도전층은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치될 수 있다.
일 실시예에서, 상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩할 수 있다.
일 실시예에서, 상기 표시장치는, 상기 반도체 패턴에 중첩하는 복수의 도전전극들; 및 상기 복수의 도전전극들 중 상기 반도체 패턴의 인접하는 도전전극들 사이의 부분들에 전기적으로 연결된 신호선들;을 더 포함하고, 상기 신호선들은 상기 도전전극들에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 도전전극들은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치될 수 있다.
일 실시예에서, 상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩할 수 있다.
일 실시예에서, 상기 표시장치는, 상기 반도체 패턴에 중첩하는 상부 도전층; 상기 반도체 패턴에 중첩된 하부 도전층; 및 상기 상부 도전층에 중첩하지 않는 상기 반도체 패턴의 대향하는 일단들에 전기적으로 연결된 신호선들;을 더 포함하고, 상기 신호선들은 상기 상부 도전층 및 상기 하부 도전층에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 상부 도전층은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치될 수 있다.
일 실시예에서, 상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩할 수 있다.
일 실시예에서, 상기 반도체 패턴은 행 방향으로 서로 이격된 복수의 반도체 패턴들을 포함하고, 상기 표시장치는 상기 복수의 반도체 패턴들을 가로지르며 상기 복수의 반도체 패턴들에 중첩하는 도전층; 상기 복수의 반도체 패턴들의 일단들에 전기적으로 연결된 제1신호선; 및 상기 복수의 반도체 패턴들의 타단들에 전기적으로 연결된 제2신호선;을 더 포함할 수 있다.
일 실시예에서, 상기 제1신호선과 상기 제2신호선은 정전압 신호를 공급받고, 상기 도전층은 제1전압레벨의 전압과 상기 제1전압레벨보다 낮은 제2전압레벨의 전압을 포함하는 신호를 공급받을 수 있다.
일 실시예에서, 상기 표시장치는, 상기 복수의 반도체 패턴들과 동일층에 배치되고, 상기 행 방향으로 연장된 제2반도체 패턴; 상기 제2반도체 패턴에 중첩하는 제2도전층; 및 상기 제2도전층에 중첩하지 않는 상기 제2반도체 패턴의 대향하는 일단들에 전기적으로 연결된 제3신호선들;을 더 포함하고, 상기 제3신호선들은 상기 제1신호선과 상기 제2신호선으로 공급되는 전압과 동일한 전압을 공급받을 수 있다.
일 실시예에서, 상기 표시장치는, 상기 반도체 패턴에 중첩하는 도전층; 및 상기 도전층에 전기적으로 연결된 신호선;을 더 포함할 수 있다.
일 실시예에서, 상기 반도체 패턴은 정전압을 공급하는 도전선에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 표시장치는, 상기 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제3박막트랜지스터;를 더 포함하고, 상기 반도체 패턴은 상기 제2박막트랜지스터의 산화물 반도체층과 상기 제3박막트랜지스터의 산화물 반도체층을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 표시장치는, 상기 주변영역에 배치되고, 상기 산화물 반도체층을 포함하는 제3박막트랜지스터;를 더 포함할 수 있다.
일 실시예에서, 상기 표시장치는, 상기 표시영역에 배치되고, 상기 실리콘 반도체층을 포함하는 제4박막트랜지스터;를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 주변영역을 포함하고, 상기 표시영역에 배치된 반도체 패턴; 상기 반도체 패턴 상에 배치되고, 상기 반도체 패턴에 중첩하는 도전층; 상기 도전층 상에 배치되고, 상기 도전층에 중첩하는 제1전극층; 상기 제1전극층 상에 배치된 산화물 반도체층; 상기 산화물 반도체층 상에 배치된 제2전극층; 및 상기 제2전극층 상에 배치되고, 상기 제2전극층에 중첩하는 제3전극층;을 포함한다.
일 실시예에서, 상기 반도체 패턴은 실리콘 반도체를 포함할 수 있다.
일 실시예에서, 상기 표시장치는 상기 표시영역에 배치되고, 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함하고, 상기 반도체 패턴은 상기 하부 도전층에 중첩할 수 있다.
일 실시예에서, 상기 표시장치는 상기 주변영역에 배치된 실리콘 반도체층; 및 상기 실리콘 반도체층 상에 배치되고, 상기 실리콘 반도체층에 중첩하는 제4전극층;을 더 포함하고, 상기 실리콘 반도체층은 상기 반도체 패턴과 동일층에 배치되고, 상기 제4전극층은 상기 도전층과 동일층에 배치될 수 있다.
본 발명의 실시예들에 따르면, 표시 품질을 향상시킨 표시장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 상기 및 기타 관점(aspect)들과 특징들은 첨부 도면들을 참조한 예시적이고 비제한적인 실시예에 대한 다음의 상세한 설명으로부터 더욱 명확하게 이해될 것이다.
도 1a 및 도 1b는 하나 이상의 실시예들에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 2는 일 시예에 따른 표시패널을 개략적으로 나타내는 평면도이다.
도 3a 내지 도 3d는 도 2의 I-I'를 따라 절취한 표시패널의 개략적인 단면도들이다.
도 4a 내지 도 8b는 하나 이상의 실시예들에 따른 표시영역의 반도체 패턴을 개략적으로 나타낸 도면들이다.
도 9a 및 도 9b는 일 실시예에 따른 화소의 등가회로도들이다.
도 10 내지 도 23은 도 9a에 도시된 화소의 소자들을 층별로 개략적으로 도시하는 도면들이다.
도 24는 일 실시예에 따른 복수의 화소들의 발광영역의 배열을 개략적으로 나타낸 도면이다.
도 25는 도 20 및 도 23의 VIII-VIII'를 따라 절취한 단면도이다.
도 26은 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다.
도 27은 표시영역의 가장자리에서의 도전층들을 개략적으로 나타낸 도면이다.
도 28은 도 27의 X-X'를 따라 절취한 단면도이다.
도 29는 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다.
도 30 내지 도 36은 도 29에 도시된 화소회로의 소자들을 층별로 개략적으로 도시하는 도면들이다.
도 37은 도 29의 일부 구성만 발췌하여 도시한 배치도이다.
도 38은 도 29의 XI-XI'를 따라 절취한 단면도이다.
도 39는 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다.
도 40은 도 39의 XII-XII'를 따라 절취한 단면도이다.
도 41은 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다.
도 42 및 도 43은 도 41에 도시된 화소회로의 일부 소자들을 개략적으로 도시하는 도면들이다.
도 44는 도 41의 일부 구성을 발췌하여 도시한 배치도이다.
도 45는 도 41의 XIII-XIII'를 따라 절취한 단면도이다.
도 46은 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다.
도 47 및 도 48은 도 46에 도시된 화소회로의 일부 소자들을 개략적으로 도시하는 도면들이다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 주변영역을 포함하고, 상기 주변영역에 배치되고, 실리콘 반도체층을 포함하는 제1박막트랜지스터; 상기 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제2박막트랜지스터; 및 상기 표시영역에 배치되고, 상기 제1박막트랜지스터의 상기 실리콘 반도체층과 동일층에 배치된 반도체 패턴;을 포함한다.
이하, 첨부된 도면을 참조하여 실시예를 더욱 상세하게 설명하며, 도면 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 지칭한다. 그러나 본 발명은 여러 가지 다른 형태로 구현될 수 있으며 여기에서 설명되는 실시예에만 한정되지 않는다. 오히려, 이들 실시예들은 본 개시가 철저하고 완전하게 당업자에게 전달될 수 있도록, 그리고 전적으로 본 개시의 관점들 및 특징들이 당업자에게 전달될 수 있도록 예로서 제공되는 것이다. 따라서, 본 개시의 관점들 및 특징들의 완전한 이해를 위해 당업자에게 필요하지 않은 과정, 구성요소 및 기술은 설명되지 않을 수 있다. 별도의 언급이 없는 한, 첨부된 도면들 및 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 지칭하므로 중복되는 설명은 생략한다.
어떤 실시예가 다르게 구현될 수 있는 경우, 구체적인 처리 순서는 설명된 순서와 다를 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 동시에 또는 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대되는 순서로 수행될 수도 있다.
도면에서, 구성요소, 층 및 영역의 상대적인 크기, 두께 및 비율은 명확성을 위해 과장 및/또는 단순화될 수 있다. 본 명세서에서 "아래(beneath, below, lower, under)", "아래(above, upper)" 등과 같은 공간적으로 상대적인 용어는 하나의 구성요소 또는 특징과 다른 구성요소 또는 특징과의 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 상기 공간적으로 상대적인 용어는 도면에 도시된 배향(orientation) 외에 사용 중 또는 동작 중인 장치의 다양한 배향들을 포함하도록 의도된 것으로 이해될 수 있다. 예를 들어, 도면의 장치가 뒤집힌 경우, 다른 구성요소 또는 특징의 "아래"로 설명된 구성요소는 또는 특징은 다른 구성요소 또는 특징의 "위"에 배향될 수 있다. 따라서, 예시 용어 "아래"는 위 및 아래 방향을 모두 포함할 수 있다. 장치는 다르게 배향(예를 들어, 90도 회전 또는 다른 배향)될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 용어와 설명은 이에 따라 해석되어야 한다.
도면에서 x축, y축, z축은 직교좌표계의 세 축에 한정되지 않고, 보다 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 수직 또는 실질적으로 수직일 수도 있고, 서로 직교하지 않는 서로 다른 방향을 나타낼 수도 있다.
본 명세서에서는 "제1", "제2", "제3" 등의 용어가 다양한 요소, 구성요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있으나, 이러한 요소, 구성요소, 영역, 레이어 및/또는 섹션은 그러한 용어로 제한되어서는 안 된다. 이러한 용어는 하나의 요소, 구성요소, 영역, 레이어 또는 섹션을 다른 요소, 구성요소, 영역, 레이어 또는 섹션과 구별하는 데 사용될 수 있다. 따라서, 이하 설명되는 제1 요소, 구성요소, 영역, 층 또는 섹션은 본 개시의 사상 및 범위를 벗어나지 않으면서 제2 요소, 구성요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성요소나 층이 다른 구성요소나 층에 "상에", "연결된", 또는 "결합된" 것으로 언급될 때, 그것은 직접적으로 위에 있거나, 연결되거나, 결합된 것으로 이해될 수 있고, 또는 하나 또는 하나 이상의 중간 구성요소들이나 층들이 존재할 수도 있다. 마찬가지로, 어떤 층, 영역, 구성요소가 다른 층, 영역, 구성요소와 "전기적으로 연결"되어 있다고 할 때, 이는 다른 층, 영역, 구성요소와 직접 전기적으로 연결될 수 있고, 및/또는 하나 이상의 개재 층, 영역 또는 구성요소를 사이에 두고 간접적으로 전기적으로 연결될 수도 있다. 또한, 구성요소 또는 층이 두 개의 구성요소들 또는 층들 "사이에" 있다고 언급되는 경우, 이는 두 개의 구성요소들 또는 층들 사이의 유일한 구성요소 또는 층일 수도 있고, 개재하는 하나 이상의 구성요소들 또는 층들이 있을 수 있음으로 이해될 수도 있다.
본 명세서에서, 소자 상태와 관련하여 사용된 용어 "온(on)"은 소자가 활성화된 상태를 의미할 수 있고, "오프(off)"라는 용어는 소자가 비활성화된 상태를 의미할 수 있다. 장치가 수신하는 신호와 관련하여 사용되는 "온(on)"은 소자를 활성화시키는 신호를 의미할 수 있고, "오프(off)"는 소자를 비활성화시키는 신호를 의미할 수 있다. 소자는 하이레벨 전압 또는 로우레벨 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터(P형 트랜지스터)는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터(N형 트랜지스터)는 하이레벨 전압에 의해 활성화된다. 따라서, P형 트랜지스터와 N형 트랜지스터의 "온" 전압은 반대(예를 들어, 하이 및 로우) 전압 레벨을 갖는다는 것을 이해해야 한다. 마찬가지로, 임의의 신호가 인가된다는 것은 온 전압(예를 들어, 하이레벨 전압)이 인가된다는 의미일 수 있고, 임의 신호가 인가되지 않는다는 것은 오프 전압(예를 들어, 로우레벨 전압)이 인가된다는 의미일 수 있다.
본 명세서에서 사용된 용어는 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 명세서에서 사용된 단수형 "a" 및 "an"은 문맥상 명백하게 달리 나타내지 않는 한 복수형도 포함하도록 의도된다. 또한, 본 명세서에서 사용된 용어 "포함하다(comprises, comprising, includes, including)" "갖는다(has, have, having)"는 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 지정하나, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 이해될 것이다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 연관된 하나 이상의 나열된 항목들 중 임의의 조합 및 모든 조합을 포함한다. 예를 들어, "A 및/또는 B"라는 표현은 A, B 또는 A와 B를 나타낸다. 구성요소 목록 앞에 "적어도 하나"와 같은 표현은 구성요소 목록 전체를 수정하지만 목록의 개별 구성요소를 수정하지는 않는다. 예를 들어, "a, b 또는 c 중 적어도 하나", "a, b 및 c 중 적어도 하나" 및 "a, b 및 c로 이루어진 군에서 선택되는 적어도 하나"라는 표현은 a만, b만, c만, a와 b 모두, a와 c 모두, b와 c 모두, a, b, c 모두 또는 이들의 변형을 나타낸다.
본 명세서에 사용된 용어 "실질적으로", "약" 및 이와 유사한 용어는 정도의 용어가 아닌 근사치의 용어로 사용되며, 당업자에 의해 인식된 측정되거나 계산된 값의 고유한 변형을 설명하기 위해 의도된다. 또한, 본 개시의 실시예를 설명할 때 "할 수 있다(may)"의 사용은 "본 개시의 하나 이상의 실시예"를 지칭한다. 본 명세서에 사용된 바와 같이, "사용하다(use)", "사용하는(using)" 및 "사용되는(used )"이라는 용어는 각각 "이용하다(utilize)", "이용하는(utilizing)" 및 "이용되는(utilized)"이라는 용어와 동의어로 간주될 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술적, 과학적 용어를 포함)는 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상화되거나 지나치게 형식적인 의미로 해석되어서는 안 된다는 것이 추가로 이해될 것이다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1a 및 도 1b는 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다. 도 2는 일 시예에 따른 표시패널을 개략적으로 나타내는 평면도이다.
도 1a 및 도 1b를 참조하면, 표시장치(1)는 이미지를 표시하는 표시영역(DA) 및 표시영역(DA) 외측의 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 주변영역(PA)에 의해 전체적으로 둘러싸일 수 있다(예를 들어, 표시영역의 주변일 수 있다).
표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다. 표시영역(DA)은 가장자리의 코너가 라운드 형상을 가질 수 있다. 일 실시예에서, 표시장치(1)는 도 1a에 도시된 바와 같이 y 방향으로의 길이보다 x 방향으로의 길이가 더 긴 형상의 표시영역(DA)을 가질 수 있다. 다른 실시예에서, 표시장치(1)는 도 1b에 도시된 바와 같이 x 방향으로의 길이보다 y 방향으로의 길이가 더 긴 형상의 표시영역(DA)을 가질 수 있다.
표시장치(1)는 표시패널(10)을 포함하고, 표시패널(10) 상부에는 표시패널(10)을 보호하는 커버 윈도우(미도시)가 배치될 수 있다.
표시패널(10)을 이루는 각종 구성요소들은 기판(100) 상에 배치될 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는(예를 들어, 표시영역 주변의) 주변영역(PA)을 포함할 수 있다.
표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 표시영역(DA)에는 복수의 게이트선(GL)들, 복수의 데이터선(DL)들 및 이들에 연결된 복수의 화소(PX)들이 배치될 수 있다. 복수의 화소(PX)들은 스트라이프 배열, RGBG 배열(예를 들어, 펜타일(PENTILE®) 배열, PENTILE®은 삼성 디스플레이 주식회사의 상표), 다이아몬드 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 각 화소(PX)는 표시요소(예를 들어, 발광소자)로서 유기발광다이오드(organic light-emitting diode, OLED)를 포함하고, 유기발광다이오드(OLED)는 화소회로에 연결될 수 있다. 화소회로는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 화소(PX)는 대응하는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색 등의 빛을 방출할 수 있다. 각 화소(PX)는 복수의 게이트선(GL)들 중 대응하는 게이트선 및 복수의 데이터선(DL)들 중 대응하는 데이터선에 연결될 수 있다.
게이트선(GL)들은 각각 x 방향(예를 들어, 행 방향)으로 연장되어 상호 동일 행에 위치한 화소(PX)들에 연결될 수 있다. 게이트선(GL)들은 각각 상호 동일 행의 화소(PX)들에 게이트신호를 전달할 수 있다. 데이터선(DL)들은 각각 y 방향(예를 들어, 열 방향)으로 연장되어 상호 동일 열에 위치한 화소(PX)들에 연결될 수 있다. 데이터선(DL)들은 각각 게이트신호에 동기하여 상호 동일 열의 화소(PX)들 각각에 데이터신호를 전달할 수 있다. 각 화소(PX)는 복수의 구동전압선(PL)들 중 적어도 하나에 연결되어 구동전압(ELVDD)을 공급받을 수 있다. 구동전압선(PL)들은 각각 y 방향(예를 들어, 열 방향)으로 연장되어 상호 동일 열에 위치한 화소(PX)들에 연결될 수 있다.
도 2에서는 화소(PX)가 하나의 게이트선(GL)에 연결된 예를 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 화소(PX)는 하나 이상의 복수의 게이트선(GL)들에 연결될 수 있다.
화소(PX)들을 구동하는 화소회로들 각각은 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1게이트구동회로(DRV1), 제2게이트구동회로(DRV2), 단자부(PAD)(예를 들어, 단자 영역), 구동전압 공급선(11) 및 공통전압 공급선(13) 등이 배치될 수 있다.
일 실시예에서, 주변영역(PA)은 화소(PX)들이 배치되지 않은 일종의 비표시영역일 수 있다. 다른 실시예에서, 주변영역(PA)의 일부가 표시영역(DA)으로 구현될 수 있다. 예를 들어, 주변영역(PA)의 적어도 하나의 코너에 복수의 화소(PX)들이 외곽회로에 중첩하여 배치될 수 있다. 이에 따라 데드영역을 줄이고 표시영역(DA)을 확장할 수 있다.
제1게이트구동회로(DRV1)는 복수의 게이트선(GL)들에 연결되고, 게이트선(GL)들을 통해 화소(PX)들을 구동하는 화소회로들 각각에 게이트신호를 인가할 수 있다. 게이트신호는 게이트선(GL)에 게이트가 연결된 트랜지스터의 턴온 및 턴오프를 제어하는 게이트 제어신호일 수 있다. 게이트신호는 트랜지스터가 턴온될 수 있는 게이트 온 전압과 트랜지스터가 턴오프될 수 있는 게이트 오프 전압을 포함하는 구형파 신호일 수 있다. 제2게이트구동회로(DRV2)는 표시영역(DA)을 기준으로 제1게이트구동회로(DRV1)의 반대편에 위치할 수 있으며, 제1게이트구동회로(DRV1)와 평행 또는 대략 평행할 수 있다. 일 실시예에서, 표시영역(DA)의 화소(PX)들의 화소회로들 중 일부는 제1게이트구동회로(DRV1)와 전기적으로 연결될 수 있고, 나머지는 제2게이트구동회로(DRV2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 표시영역(DA)의 화소(PX)들의 화소회로들은 제1게이트구동회로(DRV1)와 제2게이트구동회로(DRV2)에 전기적으로 연결될 수 있다. 제2게이트구동회로(DRV2)는 필요에 또는 경우에 따라 생략될 수 있다.
단자부(PAD)는 기판(100)의 일측(예를 들어, 일단)에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시회로보드(30)와 연결될 수 있다. 표시회로보드(30)에는 표시구동부(32)가 배치될 수 있다.
표시구동부(32)는 제1게이트구동회로(DRV1)와 제2게이트구동회로(DRV2)에 전달하는 제어신호를 생성할 수 있다. 표시구동부(32)는 데이터구동회로를 포함할 수 있다. 데이터구동회로는 복수의 데이터선(DL)들에 연결되고, 데이터신호를 생성하며, 생성된 데이터신호는 팬아웃선(FW) 및 팬아웃선(FW)과 연결된 데이터선(DL)을 통해 화소(PX)들의 화소회로들에 전달될 수 있다.
표시구동부(32)는 전원공급회로를 포함하고, 전원공급회로는 구동전압 공급선(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급선(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급선(11)과 연결된 구동전압선(PL)을 통해 화소(PX)의 화소회로들에 인가되고, 공통전압(ELVSS)은 공통전압 공급선(13)을 통해 표시요소의 대향전극에 인가될 수 있다.
구동전압 공급선(11)은 단자부(PAD)와 연결되며, 표시영역(DA)의 하측에서 x 방향으로 연장되어 구비될 수 있다. 공통전압 공급선(13)은 단자부(PAD)와 연결되며, 루프 형상에서 일측이 개방된 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다(예를 들어, 표시영역의 주변일 수 있다).
제1게이트구동회로(DRV1)와 제2게이트구동회로(DRV2)의 일부 또는 전부는 기판(100)의 표시영역(DA)에 화소회로를 구성하는 공정 중에 기판(100)의 주변영역(PA)에 형성(예를 들어, 직접 형성)될 수 있다. 표시구동부(32)는 집적 회로 칩의 형태로 형성되어 기판(100)의 일 측에 배치된 단자부(PAD)와 전기적으로 접속된 표시회로보드(30) 상에 배치될 수 있다. 표시회로보드(30)는 FPCB(flexible Printed circuit board)일 수 있다. 다른 실시예에서, 표시구동부(32)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판 상에 직접 배치될 수 있다.
일 실시예에서, 표시영역(DA)의 화소회로들에 포함된 복수의 트랜지스터들은 N형의 산화물 박막트랜지스터이고, 주변영역(PA)의 외곽회로, 예를 들어, 제1게이트구동회로(DRV1) 및 제2게이트구동회로(DRV2) 등에 포함된 복수의 트랜지스터들은 P형의 실리콘 박막트랜지스터일 수 있다.
일 실시예에서, 표시영역(DA)의 화소회로들에 포함된 복수의 트랜지스터들은 일부가 N형의 산화물 박막트랜지스터이고, 나머지 일부가 P형의 실리콘 박막트랜지스터이고, 주변영역(PA)의 외곽회로에 포함된 복수의 트랜지스터들은 P형의 실리콘 박막트랜지스터일 수 있다.
일 실시예에서, 표시영역(DA)의 화소회로들에 포함된 복수의 트랜지스터들은 N형의 산화물 박막트랜지스터이고, 주변영역(PA)의 외곽회로에 포함된 복수의 트랜지스터들은 일부가 N형의 산화물 박막트랜지스터이고 나머지 일부가 P형의 실리콘 박막트랜지스터일 수 있다.
일 실시예에서, 표시영역(DA)의 화소회로들에 포함된 복수의 트랜지스터들 및 주변영역(PA)의 외곽회로에 포함된 복수의 트랜지스터들은 일부가 N형의 산화물 박막트랜지스터이고 나머지 일부가 P형의 실리콘 박막트랜지스터일 수 있다.
산화물 박막트랜지스터는 반도체층이 산화물을 포함할 수 있다. 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다. 일 실시예에서, 산화물 박막트랜지스터는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막트랜지스터일 수 있다. 실리콘 박막트랜지스터는 반도체층이 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 등을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막트랜지스터일 수 있다.
도 3a 내지 도 3d는 일 실시예에서 도 2의 I-I'를 따라 절취한 표시패널의 개략적인 단면도들이다.
도 3a 내지 도 3d를 참조하면, 기판(100)의 표시영역(DA)에 화소(PX)가 배치되고, 주변영역(PA)에 구동회로(PCb)가 배치될 수 있다. 구동회로(PCb)는 도 2에 도시된 제1게이트구동회로(DRV1)와 제2게이트구동회로(DRV2) 중 하나일 수 있다.
화소(PX)는 화소회로(PCa) 및 화소회로(PCa)에 연결된 표시요소로서 발광소자(DE)를 포함할 수 있다. 기판(100)과 발광소자(DE) 사이에 절연층(IL)이 포함될 수 있다. 절연층(IL)은 하나 이상의 무기절연층 및/또는 하나 이상의 유기절연층을 포함할 수 있다.
일 실시예에서, 도 3a에 도시된 바와 같이, 화소회로(PCa)는 적어도 하나의 산화물 박막트랜지스터(TFTo)를 포함하고, 구동회로(PCb)는 적어도 하나의 실리콘 박막트랜지스터(TFTs)를 포함할 수 있다.
일 실시예에서, 도 3b에 도시된 바와 같이, 화소회로(PCa)는 적어도 하나의 산화물 박막트랜지스터(TFTo) 및 적어도 하나의 실리콘 박막트랜지스터(TFTs)를 포함하고, 구동회로(PCb)는 적어도 하나의 실리콘 박막트랜지스터(TFTs)를 포함할 수 있다.
일 실시예에서, 도 3c에 도시된 바와 같이, 화소회로(PCa)는 적어도 하나의 산화물 박막트랜지스터(TFTo)를 포함하고, 구동회로(PCb)는 적어도 하나의 실리콘 박막트랜지스터(TFTs) 및 적어도 하나의 산화물 박막트랜지스터(TFTo)를 포함할 수 있다.
일 실시예에서, 도 3d에 도시된 바와 같이, 화소회로(PCa)와 구동회로(PCb)는 적어도 하나의 산화물 박막트랜지스터(TFTo) 및 적어도 하나의 실리콘 박막트랜지스터(TFTs)를 포함할 수 있다.
산화물 박막트랜지스터(TFTo)는 산화물을 포함하는 반도체층(이하, 산화물 반도체층)(OACT), 게이트전극(GE1), 소스전극(SE1) 및 드레인전극(DE1)을 포함할 수 있다. 소스전극(SE1) 및 드레인전극(DE1)은 산화물 반도체층(OACT)의 소스영역 및 드레인영역에 각각 전기적으로 연결될 수 있다. 게이트전극(GE1)은 산화물 반도체층(OACT)의 채널영역에 중첩할 수 있다. 소스전극(SE1) 및 드레인전극(DE1) 중 하나, 예를 들어 소스전극(SE1)은 발광소자(DE)의 화소전극(PE)에 전기적으로 연결될 수 있다. 발광소자(DE)는 화소전극(PE), 발광층(EL) 및 대향전극(CE)을 포함할 수 있다.
실리콘 박막트랜지스터(TFTs)는 실리콘을 포함하는 반도체층(이하, 실리콘 반도체층)(SACT), 게이트전극(GE2), 소스전극(SE2) 및 드레인전극(DE2)을 포함할 수 있다. 소스전극(SE2) 및 드레인전극(DE2)은 실리콘 반도체층(SACT)의 소스영역 및 드레인영역에 각각 전기적으로 연결될 수 있다. 게이트전극(GE2)은 실리콘 반도체층(SACT)의 채널영역에 중첩할 수 있다.
산화물 박막트랜지스터(TFTo)를 구성하는 산화물 반도체층(OACT)은 실리콘 박막트랜지스터(TFTs)를 구성하는 실리콘 반도체층(SACT)의 형성 후에 이루어짐으로써, 도 3a 내지 도 3d에 도시된 바와 같이, 산화물 반도체층(OACT)은 실리콘 반도체층(SACT)의 상부(예를 들어, 상부층)에 형성될 수 있다.
일 실시예에서, 화소회로(PCa) 주변에(예를 들어, 인접하게) 반도체 패턴(CP)이 배치될 수 있다. 반도체 패턴(CP)은 실리콘 반도체층(SACT)과 동일한 물질을 포함할 수 있다. 예를 들어, 반도체 패턴(CP)은 실리콘 반도체를 포함할 수 있다. 반도체 패턴(CP)은 LTPS(Low Temperature Poly-Silicon) 패턴일 수 있다. 실리콘 박막트랜지스터(TFTs)의 실리콘 반도체층(SACT)의 형성과 일시에 또는 동시에 표시영역(DA)에 반도체 패턴(CP)이 형성될 수 있다. 반도체 패턴(CP)은 표시영역(DA)에서 화소회로(PCa)와 별개의 독립적인 트랜지스터 또는 도전선의 일부로서 역할을 할 수 있다.
도 4a 내지 도 8b는 일 실시예에 따른 표시영역의 반도체 패턴을 개략적으로 나타낸 도면들이다.
도 4a 내지 도 4d를 참조하면, 일 실시예에서, 반도체 패턴(CP)은 표시영역(DA)에서 트랜지스터의 일부 구성요소일 수 있다. 예를 들어, 반도체 패턴(CP)은 실리콘 박막트랜지스터(TRs)의 반도체층일 수 있다. 실리콘 박막트랜지스터(TRs)는 LTPS 박막트랜지스터일 수 있다.
반도체 패턴(CP)은 x 방향으로 연장되며 행마다 배치될 수 있다. 반도체 패턴(CP) 상부에 도전층(DCL)이 x 방향으로 연장되며 행마다 배치될 수 있다. 각 행에서 도전층(DCL)은 반도체 패턴(CP) 상부에 반도체 패턴(CP)에 중첩하게 배치될 수 있다. 표시영역(DA)의 가장자리에서 반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 도전층(DCL)에 중첩하지 않을 수 있다. 도전층(DCL)은 박막트랜지스터(TFT2)의 게이트전극(GE2)과 동일 물질을 포함할 수 있다. 주변영역(PA)에서 박막트랜지스터(TFT2)의 게이트전극(GE2)의 형성과 일시에 또는 동시에 표시영역(DA)에 도전층(DCL)이 형성될 수 있다.
각 행에서, 반도체 패턴(CP) 및 도전층(DCL) 각각은 실리콘 박막트랜지스터(TRs)의 실리콘 반도체층 및 게이트전극에 대응할 수 있다. 도전층(DCL)에 중첩하지 않는 반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 대응할 수 있다. 도전층(DCL)에 중첩하는 반도체 패턴(CP)의 영역은 소스영역과 드레인영역 사이의 채널영역에 대응할 수 있다. 실리콘 박막트랜지스터(TRs)의 채널영역의 길이 및 반도체 패턴(CP)의 채널영역에 대응하는 영역의 길이는 표시영역(DA)의 행(화소라인)의 길이 또는 대략 표시영역(DA)의 행(예를 들어, 화소라인)의 길이일 수 있다.
반도체 패턴(CP) 및 도전층(DCL)은 신호선(SCL)에 전기적으로 연결될 수 있다. 신호선(SCL)은 y 방향으로 연장될 수 있다. 신호선(SCL)은 구동전압(ELVDD), 제1초기화전압(Vint), 제2초기화전압(Vaint), 기준전압(Vref) 등 DC 전압을 공급받을 수 있다. 이에 따라 실리콘 박막트랜지스터(TRs)의 게이트전극, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 구동전압(ELVDD), 제1초기화전압(Vint), 제2초기화전압(Vaint), 또는 기준전압(Vref)을 공급받을 수 있다.
일 실시예에서 도 4c에 도시된 바와 같이 실리콘 박막트랜지스터(TRs)는 P형의 LTPS 박막트랜지스터일 수도 있고, 도 4d에 도시된 바와 같이 N형의 LTPS 박막트랜지스터일 수도 있다. 도 4a 내지 도 4d는 실리콘 박막트랜지스터(TRs)의 게이트전극, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 동일한 전압이 인가되는 예이다.
다른 실시예에서, 실리콘 박막트랜지스터(TRs)의 게이트전극에 인가되는 전압과 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 인가되는 전압이 상이할 수 있다. 예를 들어, 도 4e 및 도 4f에 도시된 바와 같이, 도전층(DCL)은 제1신호선(SCL1)에 전기적으로 연결되고, 반도체 패턴(CP)은 제2신호선(SCL2)에 전기적으로 연결될 수 있다. 제1신호선(SCL1)과 제2신호선(SCL2)은 도 4f에 도시된 바와 같이 서로 동일층에(예를 들어, 동일층 내에 또는 동일층 상에) 배치될 수도 있고, 서로 다른 층에(예를 들어, 다른 층 내에 또는 다른 층 상에) 각각 배치될 수도 있다. 제1신호선(SCL1)은 구동전압(ELVDD)을 공급받고, 제2신호선(SCL2)은 제1초기화전압(Vint), 제2초기화전압(Vaint), 기준전압(Vref) 등 구동전압(ELVDD)과 다른 DC 전압을 공급받을 수 있다. 이에 따라 도 4g에 도시된 바와 같이, 실리콘 박막트랜지스터(TRs)의 게이트전극은 구동전압(ELVDD)을 공급받고, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 제1초기화전압(Vint), 제2초기화전압(Vaint), 또는 기준전압(Vref)을 공급받을 수 있다.
도 4a 내지 도 4g에 도시된 실리콘 박막트랜지스터(TRs)는 화소(PX)의 동작 또는 화소(PX)의 발광에 관여하지 않고, 항상 오프 상태로서 작동하지 않는 미작동 트랜지스터일 수 있다.
다른 실시예에서, 실리콘 박막트랜지스터(TRs)는 화소(PX)의 동작 또는 화소(PX)의 발광에 관여하지 않으나, 항상 온 상태로서 작동하는(예를 들어, 항상 온 상태인) 작동 트랜지스터일 수 있다.
P형의 LTPS 박막트랜지스터의 소스영역(소스전극) 및 드레인영역(드레인전극)에 게이트전극으로 인가되는 전압보다 높은 전압을 인가하고, 및/또는 N형의 LTPS 박막트랜지스터의 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 게이트전극으로 인가되는 전압보다 낮은 전압을 인가함으로써 항상 온 상태의 실리콘 박막트랜지스터(TRs)를 구현할 수 있다. 예를 들어, 도 4e 및 도 4f에 도시된 바와 같이, 도전층(DCL)은 제1신호선(SCL1)에 전기적으로 연결되고, 반도체 패턴(CP)은 제2신호선(SCL2)에 전기적으로 연결될 수 있다. 그리고, 도 4h에 도시된 바와 같이, P형의 LTPS 박막트랜지스터로 구현되는 실리콘 박막트랜지스터(TRs)의 게이트전극은 제1초기화전압(Vint), 제2초기화전압(Vaint), 또는 기준전압(Vref)을 공급받고, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 구동전압(ELVDD)을 공급받을 수 있다. 다른 실시예로서, 도 4i에 도시된 바와 같이, N형의 LTPS 박막트랜지스터로 구현되는 실리콘 박막트랜지스터(TRs)의 게이트전극은 구동전압(ELVDD)을 공급받고, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 제1초기화전압(Vint), 제2초기화전압(Vaint), 또는 기준전압(Vref)을 공급받을 수 있다.
도 4a 내지 도 4i는 행마다 하나의 실리콘 박막트랜지스터(TRs)가 형성된 예이다. 다른 실시예에서, 도 5a 내지 도 5c에 도시된 바와 같이, 행마다 직렬연결된 복수의 실리콘 박막트랜지스터(TRs)들이 형성될 수 있다.
반도체 패턴(CP)은 x 방향으로 연장되며 행마다 배치될 수 있다. 반도체 패턴(CP) 상부에 아일랜드 타입의 도전전극(DCE)들이 행마다 복수개 배치될 수 있다. 각 행에서 도전전극(DCE)들은 반도체 패턴(CP) 상부에 반도체 패턴(CP)에 중첩하게 x 방향으로 이격 배치될 수 있다. 도전전극(DCE)들은 박막트랜지스터(TFT2)의 게이트전극(GE2)과 동일 물질을 포함할 수 있다. 주변영역(PA)에서 박막트랜지스터(TFT2)의 게이트전극(GE2)의 형성과 일시에 또는 동시에 표시영역(DA)에 도전전극(DCE)들이 형성될 수 있다.
각 행에서, 반도체 패턴(CP) 및 도전전극(DCE) 각각은 실리콘 박막트랜지스터(TRs)의 실리콘 반도체층 및 게이트전극에 대응할 수 있다. 도전전극(DCE)에 중첩하지 않는 반도체 패턴(CP)의 영역들은 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 대응하고, 도전전극(DCE)에 중첩하는 반도체 패턴(CP)의 영역들 각각은 소스영역과 드레인영역 사이의 채널영역에 대응할 수 있다. 실리콘 박막트랜지스터(TRs)의 채널영역의 길이 및 반도체 패턴(CP)의 채널영역에 대응하는 영역의 길이는 도전전극(DCE))의 x 방향의 길이 또는 대략 도전전극(DCE))의 x 방향의 길이일 수 있다.
반도체 패턴(CP) 및 도전전극(DCE)들은 신호선(SCL)에 전기적으로 연결될 수 있다. 신호선(SCL)은 y 방향으로 연장되며, 구동전압(ELVDD)을 공급받을 수 있다. 이에 따라 실리콘 박막트랜지스터(TRs)의 게이트전극, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 구동전압(ELVDD)을 공급받을 수 있다. 인접한 실리콘 박막트랜지스터(TRs)들 사이의 중간노드(N)는 인접한 도전전극(DCE)들 사이의 도전전극(DCE)에 중첩하지 않는 반도체 패턴(CP)의 영역일 수 있다. 중간노드(N)에서 신호선(SCL)이 반도체 패턴(CP)과 컨택하여 신호선(SCL)과 반도체 패턴(CP)이 전기적으로 연결될 수 있다. 도 5b에 도시된 바와 같이 각 신호선(SCL)은 게이트전극과 전기적으로 연결된 소스전극 또는 드레인전극일 수 있다.
도 4c 및 도 4d에 유사하게, 실리콘 박막트랜지스터(TRs)들 각각의 게이트전극, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 구동전압(ELVDD) 외에, 제1초기화전압(Vint), 제2초기화전압(Vaint), 또는 기준전압(Vref)을 공급받을 수 있다. 실리콘 박막트랜지스터(TRs)들은 P형의 LTPS 박막트랜지스터일 수도 있고, N형의 LTPS 박막트랜지스터일 수도 있다.
일 실시예에서, 도 6a 내지 도 6c에 도시된 바와 같이, 반도체 패턴(CP)은 표시영역(DA)에서 4단자 실리콘 박막트랜지스터(TRs)의 일부 구성요소일 수 있다. 예를 들어, 반도체 패턴(CP)은 실리콘 박막트랜지스터(TRs)의 반도체층일 수 있다.
반도체 패턴(CP)은 x 방향으로 연장되며 행마다 배치될 수 있다. 반도체 패턴(CP) 상부에 상부 도전층(DCLt)이 배치될 수 있다. 상부 도전층(DCLt)은 x 방향으로 연장되며 행마다 배치될 수 있다. 상부 도전층(DCLt)은 반도체 패턴(CP)에 중첩하게 배치될 수 있다. 반도체 패턴(CP) 하부에 하부 도전층(DCLb)이 배치될 수 있다. 하부 도전층(DCLb)은 x 방향으로 연장되며 행마다 배치될 수 있다. 반도체 패턴(CP)은 하부 도전층(DCLb) 상부에 하부 도전층(DCLb)에 중첩하게 배치될 수 있다. 표시영역(DA)의 가장자리에서 반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 상부 도전층(DCLt)에 중첩하지 않을 수 있다. 상부 도전층(DCLt)은 박막트랜지스터(TFT2)의 게이트전극(GE2)과 동일 물질을 포함할 수 있다. 주변영역(PA)에서 박막트랜지스터(TFT2)의 게이트전극(GE2)이 형성될 때 일시에 또는 동시에 표시영역(DA)에 상부 도전층(DCLt)이 형성될 수 있다.
각 행에서, 반도체 패턴(CP), 상부 도전층(DCLt) 및 하부 도전층(DCLb) 각각은 4단자 실리콘 박막트랜지스터(TRs)의 실리콘 반도체층, 탑 게이트전극 및 바텀 게이트전극에 대응할 수 있다. 상부 도전층(DCLt)에 중첩하지 않는 반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 대응하고, 상부 도전층(DCLt)에 중첩하는 반도체 패턴(CP)의 영역은 소스영역과 드레인영역 사이의 채널영역에 대응할 수 있다. 4단자 실리콘 박막트랜지스터(TRs)의 채널영역의 길이 및 반도체 패턴(CP)의 채널영역에 대응하는 영역의 길이는 표시영역(DA)의 행의 길이 또는 대략 표시영역(DA)의 행의 길이일 수 있다.
반도체 패턴(CP), 상부 도전층(DCLt) 및 하부 도전층(DCLb)은 신호선(SCL)에 전기적으로 연결될 수 있다. 신호선(SCL)은 y 방향으로 연장되며, 구동전압(ELVDD)을 공급받을 수 있다. 이에 따라 실리콘 박막트랜지스터(TRs)의 게이트전극, 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)은 각각 구동전압(ELVDD)을 공급받을 수 있다.
도 6a 내지 도 6c는 행마다 하나의 4단자 실리콘 박막트랜지스터(TRs)가 형성된 예이다. 다른 실시예에서, 도 5a에 유사하게, 복수의 아일랜드 타입의 상부 도전층(DCLt)들을 반도체 패턴(CP)에 중첩하게 x 방향으로 이격 배치함으로써 행마다 직렬연결된 복수의 4단자 실리콘 박막트랜지스터(TRs)들을 형성할 수도 있다.
도 7a 내지 도 7c를 참조하면, 일 실시예에서, 반도체 패턴(CP)은 표시영역(DA)에서 실리콘 박막트랜지스터(TRds)의 일부 구성요소일 수 있다. 예를 들어, 반도체 패턴(CP)은 실리콘 박막트랜지스터(TRds)의 반도체층일 수 있다. 실리콘 박막트랜지스터(TRds)는 화소(PX)의 동작 또는 화소(PX)의 발광에 관여하지 않으나, 게이트전극으로 공급되는 신호에 의해 작동하는 작동 트랜지스터일 수 있다. 실리콘 박막트랜지스터(TRds)는 LTPS 박막트랜지스터일 수 있다.
반도체 패턴(CP)은 행마다 복수개 배치될 수 있다. 각 행에서 복수의 반도체 패턴(CP)들은 x 방향으로 이격 배치될 수 있다. 도전층(DCL)은 x 방향으로 연장되며 행마다 배치될 수 있다. 각 행에서 도전층(DCL)은 복수의 반도체 패턴(CP)들 상부에 반도체 패턴(CP)들을 가로지르며 반도체 패턴(CP)들에 일부 중첩하게 배치될 수 있다. 도전층(DCL)은 박막트랜지스터(TFT2)의 게이트전극(GE2)과 동일 물질을 포함할 수 있다. 주변영역(PA)에서 박막트랜지스터(TFT2)의 게이트전극(GE2)가 형성될 때 일시에 또는 동시에 표시영역(DA)에 도전층(DCL)이 형성될 수 있다.
반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 신호선(SCL)에 전기적으로 연결되어 구동전압(ELVDD)을 공급받을 수 있다. 도전층(DCL)의 양단들(예를 들어, 대향하는 일단들)은 제1게이트구동회로(DRV1) 및/또는 제2게이트구동회로(DRV2)에 연결될 수 있다. 도전층(DCL)은 제1게이트구동회로(DRV1) 및/또는 제2게이트구동회로(DRV2)로부터 게이트신호(GS)를 공급받을 수 있다.
반도체 패턴(CP) 및 반도체 패턴(CP)에 중첩하는 도전층(DCL)의 부분은 각각은 실리콘 박막트랜지스터(TRds)의 실리콘 반도체층 및 게이트전극에 대응하고, 행마다 병렬 연결된 복수의 실리콘 박막트랜지스터(TRds)들이 구비될 수 있다. 도전층(DCL)에 중첩하지 않는 반도체 패턴(CP)의 양단들(예를 들어, 대향하는 일단들)은 소스영역(예를 들어, 소스전극) 및 드레인영역(예를 들어, 드레인전극)에 대응하고, 도전층(DCL)에 중첩하는 반도체 패턴(CP)의 영역은 소스영역과 드레인영역 사이의 채널영역에 대응할 수 있다. 실리콘 박막트랜지스터(TRs)의 채널영역의 길이 및 반도체 패턴(CP)의 채널영역에 대응하는 영역의 길이는 도전층(DCL)의 y 방향 폭 또는 대략 도전층(DCL)의 y 방향 폭일 수 있다.
반도체 패턴(CP)은 신호선(SCL)으로부터 구동전압(ELVDD)을 공급받고, 도전층(DCL)은 제1게이트구동회로(DRV1) 및/또는 제2게이트구동회로(DRV2)로부터 게이트신호(GS)를 공급받음로써, 실리콘 박막트랜지스터(TRds)는 게이트신호(GS)에 응답하여 작동할 수 있다.
도 8a 및 도 8b를 참조하면, 일 실시예에서, 표시영역(DA)에 플로팅 상태의 반도체 패턴(CP)이 배치되고, 정전압(예를 들어, 소정의 또는 기설정된 정전압)이 공급되는 도전층(DCL)이 반도체 패턴(CP) 상부에 반도체 패턴(CP)에 중첩하게 배치될 수 있다. 반도체 패턴(CP)은 x 방향으로 연장되며 행마다 배치될 수 있다. 도전층(DCL)은 x 방향으로 연장되며 행마다 배치될 수 있다. 도전층(DCL)은 신호선(SCL)에 전기적으로 연결될 수 있다. 신호선(SCL)은 y 방향으로 연장되며, 구동전압(ELVDD)을 공급받을 수 있다. 다른 실시예에서, 도 8a 및 도 8b에 도시된 도전층(DCL)이 생략되고, 플로팅 상태의 반도체 패턴(CP)만이 x 방향으로 연장되며 행마다 배치될 수 있다.
다른 실시예에서, 반도체 패턴(CP)은 표시영역(DA)에서 화소회로(PCa)를 구성하는 소자들을 서로 연결하는 연결선 또는 화소회로(PCa)에 전압(예를 들어, 소정 또는 기설정된 전압)을 공급하는 정전압선으로 기능하도록 표시영역(DA)에 설계될 수 있다.
도 9a 및 도 9b는 일 실시예에 따른 화소의 등가회로도들이다.
도 9a 및 도 9b를 참조하면, 화소(PX)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PCa)를 포함할 수 있다.
화소(PX)는 제1게이트신호(GW)를 전달하는 제1게이트선(GWL), 제2게이트신호(GI)를 전달하는 제2게이트선(GIL), 제3게이트신호(GR)를 전달하는 제3게이트선(GRL), 제4게이트신호(EM)를 전달하는 제4게이트선(EML), 제5게이트신호(EMB)를 전달하는 제5게이트선(EMBL) 및 데이터신호(Vdata)를 전달하는 데이터선(DL)에 연결될 수 있다. 제4게이트신호(EM)와 제5게이트신호(EMB)에 의해 화소(PX)의 발광이 제어되므로, 제4게이트신호(EM)와 제5게이트신호(EMB)는 발광제어신호로 칭하고, 제4게이트선(EML)과 제5게이트선(EMBL)은 발광제어선으로 칭할 수 있다.
화소(PX)는 구동전압(ELVDD)을 전달하는 구동전압선(PL), 기준전압(Vref)을 전달하는 기준전압선(VRL), 제1초기화전압(Vint)을 전달하는 제1초기화전압선(VL1), 제2초기화전압(Vaint)을 전달하는 제2초기화전압선(VL2)에 연결될 수 있다.
구동전압(ELVDD)의 전압레벨은 공통전압(ELVSS)의 전압레벨보다 높을 수 있다. 기준전압(Vref)의 전압레벨은 구동전압(ELVDD)의 전압레벨보다 낮을 수 있다. 제1초기화전압(Vint)의 전압레벨은 공통전압(ELVSS)의 전압레벨보다 낮을 수 있다. 제2초기화전압(Vaint)의 전압레벨은 제1초기화전압(Vint)의 전압레벨보다 높을 수 있다. 제2초기화전압(Vaint)의 전압레벨은 공통전압(ELVSS)의 전압레벨과 같거나 공통전압(ELVSS)의 전압레벨보다 높을 수 있다.
화소회로(PCa)는 제1 내지 제7트랜지스터들(T1 내지 T7), 제1 및 제2커패시터들(C1 및 C2)을 포함할 수 있다. 일 실시예에서, 도 9a에 도시된 바와 같이, 제1 내지 제7트랜지스터들(T1 내지 T7)은 N형의 산화물 박막트랜지스터일 수 있다. 일 실시예에서, 도 9b에 도시된 바와 같이, 제1 내지 제7트랜지스터들(T1 내지 T7)들 중 제1 내지 제4트랜지스터들(T1 내지 T4) 및 제7트랜지스터(T7)가 N형의 산화물 박막트랜지스터이고, 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 P형의 산화물 박막트랜지스터일 수 있다.
제1트랜지스터(T1)는 데이터신호에 대응하는 구동전류를 출력하는 구동 트랜지스터일 수 있다. 제2 내지 제7트랜지스터(T2 내지 T7)는 신호를 전달하는 스위칭 트랜지스터들일 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7) 각각의 제1단자(예를 들어, 제1전극)와 제2단자(예를 들어, 제2전극)는 제1단자와 제2단자의 전압에 따라 소스 또는 드레인일 수 있다. 예컨대, 제1단자와 제2단자의 전압에 따라, 제1단자가 드레인이고 제2단자가 소스이거나, 제1단자가 소스이고 제2단자가 드레인일 수 있다.
제1트랜지스터(T1)의 제1게이트가 연결된 노드는 제1노드(N1)로 정의될 수 있다. 제1트랜지스터(T1)의 제2단자가 연결된 노드는 제2노드(N2)로 정의될 수 있다.
제1트랜지스터(T1)는 구동전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 게이트, 제1단자 및 제2노드(N2)에 연결된 제2단자를 포함할 수 있다. 제1트랜지스터(T1)의 게이트는 제1노드(N1)에 연결된 제1게이트와 제2노드(N2)에 연결된 제2게이트를 포함할 수 있다. 제1게이트와 제2게이트는 서로 다른 층에(예를 들어, 서로 다른 층 내에 또는 상에) 마주하게 배치될 수 있다. 예컨대, 제1트랜지스터(T1)의 제1게이트와 제2게이트는 반도체층을 사이에 두고 서로 대향되게 위치할 수 있다.
제1트랜지스터(T1)의 제1게이트는 제2트랜지스터(T2)의 제2단자, 제3트랜지스터(T3)의 제1단자 및 제1커패시터(C1)에 연결될 수 있다. 제1트랜지스터(T1)의 제2게이트는 제6트랜지스터(T6)의 제1단자, 제1커패시터(C1) 및 제2커패시터(C2)에 연결될 수 있다. 제1트랜지스터(T1)의 제1단자는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되고, 제2단자는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 제1트랜지스터(T1)의 제2단자는 제4트랜지스터(T4)의 제1단자, 제6트랜지스터(T6)의 제1단자, 제1커패시터(C1) 및 제2커패시터(C2)에 연결될 수 있다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Vdata)를 전달받아 유기발광다이오드(OLED)로 흐르는 구동전류의 전류량을 제어할 수 있다.
제2트랜지스터(T2)(예를 들어, 기입 트랜지스터)는 데이터선(DL)과 제1트랜지스터(T1)의 제1게이트에 연결될 수 있다. 제2트랜지스터(T2)는 제1게이트선(GWL)에 연결된 게이트, 데이터선(DL)에 연결된 제1단자 및 제1노드(N1)에 연결된 제2단자를 포함할 수 있다. 제2트랜지스터(T2)의 제2단자는 제1트랜지스터(T1)의 제1게이트, 제3트랜지스터(T3)의 제1단자, 및 제1커패시터(C1)에 연결될 수 있다. 제2트랜지스터(T2)는 제1게이트선(GWL)으로 전달된 제1게이트신호(GW)에 의해 턴온되어 데이터선(DL)과 제1노드(N1)를 전기적으로 연결하고, 데이터선(DL)으로 전달된 데이터신호(Vdata)를 제1노드(N1)로 전달할 수 있다.
제3트랜지스터(T3)(예를 들어, 제1초기화 트랜지스터)는 제1트랜지스터(T1)의 제1게이트와 기준전압선(VRL)에 연결될 수 있다. 제3트랜지스터(T3)는 제3게이트선(GRL)에 연결된 게이트, 제1노드(N1)에 연결된 제1단자 및 기준전압선(VRL)에 연결된 제2단자를 포함할 수 있다. 제3트랜지스터(T3)의 제1단자는 제1트랜지스터(T1)의 제1게이트, 제2트랜지스터(T2)의 제2단자, 및 제1커패시터(C1)에 연결될 수 있다. 제3트랜지스터(T3)는 제3게이트선(GRL)으로 전달된 제3게이트신호(GR)에 의해 턴온되어 기준전압선(VRL)으로 전달된 기준전압(Vref)을 제1노드(N1)로 전달할 수 있다.
제4트랜지스터(T4)(예를 들어, 제2초기화 트랜지스터)는 제1트랜지스터(T1)와 제1초기화전압선(VL1)에 연결될 수 있다. 제4트랜지스터(T4)는 제2게이트선(GIL)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자 및 제1초기화전압선(VL1)에 연결된 제2단자를 포함할 수 있다. 제4트랜지스터(T4)의 제1단자는 제1트랜지스터(T1)의 제2단자, 제6트랜지스터(T1)의 제1단자, 제1커패시터(C1) 및 제2커패시터(C2)에 연결될 수 있다. 제4트랜지스터(T4)는 제2게이트선(GIL)으로 전달된 제2게이트신호(GI)에 의해 턴온되어 제1초기화전압선(VL1)으로 전달된 제1초기화전압(Vint)을 제2노드(N)로 전달할 수 있다.
제5트랜지스터(T5)(예를 들어, 제1발광제어 트랜지스터)는 구동전압선(PL)과 제1트랜지스터(T1)에 연결될 수 있다. 제5트랜지스터(T5)는 제4게이트선(EML)에 연결된 게이트, 구동전압선(PL)에 연결된 제1단자 및 제1트랜지스터(T1)의 제1단자에 연결된 제2단자를 포함할 수 있다. 제5트랜지스터(T5)는 제4게이트선(EML)으로 전달된 제4게이트신호(EM)에 따라 턴온 또는 턴오프될 수 있다.
제6트랜지스터(T6)(예를 들어, 제2발광제어 트랜지스터)는 제1트랜지스터(T1)와 유기발광다이오드(OLED)에 연결될 수 있다. 제6트랜지스터(T6)는 제2노드(N2)와 제3노드(N3) 사이에 연결될 수 있다. 제6트랜지스터(T6)는 제5게이트선(EMBL)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자 및 제3노드(N3)에 연결된 제2단자를 포함할 수 있다. 제6트랜지스터(T6)의 제1단자는 제1트랜지스터(T1)의 제2단자, 제4트랜지스터(T4)의 제1단자, 제1커패시터(C1) 및 제2커패시터(C2)에 연결될 수 있다. 제6트랜지스터(T6)의 제2단자는 제7트랜지스터(T7)의 제1단자와 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 제6트랜지스터(T6)는 제5게이트선(EMBL)으로 전달된 제5게이트신호(EMB)에 따라 턴온 또는 턴오프될 수 있다.
제7트랜지스터(T7)(예를 들어, 제3초기화 트랜지스터 또는 리셋 트랜지스터)는 유기발광다이오드(OLED)와 제2초기화전압선(VL2)에 연결될 수 있다. 제7트랜지스터(T7)는 제6트랜지스터(T6)와 제2초기화전압선(VL2)에 연결될 수 있다. 제7트랜지스터(T7)는 제2게이트선(GIL)에 연결된 게이트, 제3노드(N3)에 연결된 제1단자 및 제2초기화전압선(VL2)에 연결된 제2단자를 포함할 수 있다. 제7트랜지스터(T7)의 제1단자는 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 제7트랜지스터(T7)는 제2게이트선(GIL)으로 전달된 제2게이트신호(GI)에 의해 턴온되어 제2초기화전압선(VL2)으로 전달된 제2초기화전압(Vaint)을 제3노드(N3)로 전달할 수 있다.
제1커패시터(C1)는 제1트랜지스터(T1)의 제1게이트와 제1트랜지스터(T1)의 제2단자 사이에 연결될 수 있다. 제1커패시터(C1)의 제1전극은 제1노드(N1)에 연결되고, 제2전극은 제2노드(N2)에 연결될 수 있다. 제1커패시터(C1)의 제1전극은 제1트랜지스터(T1)의 제1게이트, 제2트랜지스터(T2)의 제2단자 및 제3트랜지스터(T3)의 제1단자에 연결될 수 있다. 제1커패시터(C1)의 제2전극은 제1트랜지스터(T1)의 제2단자와 제2게이트, 제2커패시터(C2)의 제2전극, 제4트랜지스터(T4)의 제1단자 및 제6트랜지스터(T6)의 제1단자에 연결될 수 있다. 제1커패시터(C1)는 제1트랜지스터(T1)의 문턱전압 및 데이터신호(Vdata)에 대응하는 전압을 저장하는 스토리지 커패시터일 수 있다.
제2커패시터(C2)는 구동전압선(PL)과 제2노드(N2) 사이에 연결될 수 있다. 제2커패시터(C2)의 제1전극은 구동전압선(PL)에 연결될 수 있다. 제2커패시터(C2)의 제2전극은 제1트랜지스터(T1)의 제2단자와 제2게이트, 제1커패시터(C1)의 제2전극, 제4트랜지스터(T4)의 제1단자 및 제6트랜지스터(T6)의 제1단자에 연결될 수 있다. 제1커패시터(C1)의 커패시턴스가 제2커패시터(C2)의 커패시턴스보다 클 수 있다.
유기발광다이오드(OLED)는 제6트랜지스터(T6)를 통해 제1트랜지스터(T1)에 연결될 수 있다. 유기발광다이오드(OLED)는 제3노드(N3)에 연결된 화소전극(예를 들어, 애노드) 및 화소전극을 마주하는 대향전극(예를 들어, 캐소드)을 포함하고, 대향전극은 공통전압(ELVSS)을 공급받을 수 있다. 대향전극은 복수의 화소(PX)들에 공통인 공통전극일 수 있다.
도 10 내지 도 23은 도 9a에 도시된 화소의 소자들을 층별로 개략적으로 도시하는 도면들이다. 도 16은 제1회로영역(PCA1)의 소자들을 도시한 도면이다. 도 21은 일 실시예에 따른 표시영역의 가장자리에서의 도전층들을 개략적으로 나타낸 도면이다. 도 22는 도 20의 VII-VII' 및 도 21의 IX-IX'를 따라 절취한 단면도이다. 도 24는 일 실시예에 따른 복수의 화소들의 발광영역의 배열을 개략적으로 나타낸 도면이다. 도 25는 도 20 및 도 23의 VIII-VIII'를 따라 절취한 단면도이다.
표시영역(DA)에 배치된 복수의 화소(PX)들은 제1색으로 발광하는 제1화소(PX1), 제2색으로 발광하는 제2화소(PX2) 및 제3색으로 발광하는 제3화소(PX3)를 포함할 수 있다. 예를 들어, 제1화소(PX1)는 적색화소, 제2화소(PX2)는 녹색화소, 제3화소(PX3)는 청색화소일 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 x 방향 및 y 방향을 따라 적절한 패턴(예를 들어, 소정 또는 기설정된 패턴)에 따라 반복 배치될 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 각각 대응하는 화소회로(PCa) 및 화소회로(PCa)에 전기적으로 연결된 표시요소로서 대응하는 유기발광다이오드(OLED)를 포함할 수 있다.
기판(100)에 정의된 표시영역(DA)은 화소회로가 배치되고, 행과 열이 교차하는 영역인 복수의 회로영역들을 포함할 수 있다. 일 실시예에서, x 방향으로 인접한 둘 이상의 회로영역들을 포함하는 단위 회로영역이 정의될 수 있다. 예를 들어, 단위 회로영역(PCAu)은 x 방향으로 인접한 세 개의 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3) 등을 포함할 수 있다. 제1회로영역(PCA1)은 제1화소(PX1)의 화소회로(PCa)가 배치되는 영역일 수 있다. 제2회로영역(PCA2)은 제2화소(PX2)의 화소회로(PCa)가 배치되는 영역일 수 있다. 제3회로영역(PCA3)은 제3화소(PX3)의 화소회로(PCa)가 배치되는 영역일 수 있다.
제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)에 배치된 화소회로(PCa)들은 각각 서로 다른 색으로 발광하는 표시요소들에 전기적으로 연결될 수 있다. 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)에 배치된 화소회로(PCa)들은 각각 전기적으로 연결된 표시요소들을 구동할 수 있다. 예를 들어, 제1회로영역(PCA1)에 배치된 화소회로(PCa)에 전기적으로 연결된 표시요소는 적색의 광을 방출할 수 있다. 제2회로영역(PCA2)에 배치된 화소회로(PCa)에 전기적으로 연결된 표시요소는 녹색의 광을 방출할 수 있다. 제3회로영역(PCA3)에 배치된 화소회로(PCa)에 전기적으로 연결된 표시요소는 청색의 광을 방출할 수 있다.
일 실시예에서, 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)의 발광 특성을 고려하여, 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)에 서로 다른 제2초기화전압(Vaint)이 공급될 수 있다. 예를 들어, 제1화소(PX1)의 화소회로(PCa)는 제2-1초기화전압선(VL21)에 연결될 수 있다. 제2화소(PX2)의 화소회로(PCa)와 제3화소(PX3)의 화소회로(PCa)는 제2-2초기화전압선(VL22)에 연결될 수 있다. 제2-1초기화전압선(VL21)으로 공급되는 제2초기화전압과 제2-2초기화전압선(VL22)으로 공급되는 제2초기화전압은 상이할 수 있다.
제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)의 각 층에 동일한 소자들이 배치될 수 있다. 이하, 편의상 제1회로영역(PCA1)에 배치된 화소회로(PCa)의 소자들에 참조번호를 부여하고, 이하 제1회로영역(PCA1)을 중심으로 보다 상세히 설명될 수 있다. 또한 이하 제1회로영역(PCA1)에 대해 상세히 설명된 것과 동일 또는 실질적으로 동일한 제2회로영역(PCA2) 및 제3회로영역(PCA3)의 구성요소에 대한 중복하는 설명은 반복하여 설명되지 않을 수 있다. 도 22 및 도 25의 단면도들은 제1회로영역(PCA1)의 단면도들이다.
도 10 내지 도 26을 함께 참조하면, 기판(100) 상에, 도 10에 도시된 바와 같이, 제1도전층(210)이 배치될 수 있다. 기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)은 유기층의 단층구조 또는 유기층 및 무기층의 다층구조를 가질 수 있다. 예를 들어, 기판(100)은 제1베이스층/배리어층/제2베이스층의 적층 구조일 수 있다. 제1베이스층 및 제2베이스층은 각각 고분자 수지를 포함하는 유기층일 수 있다. 제1베이스층 및 제2베이스층은 투명한 고분자 수지를 포함할 수 있다. 배리어층은 외부 이물질의 침투를 방지 또는 실질적으로 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다. 다른 실시예에서, 기판(100)과 제1도전층(210) 사이에 배리어층이 더 배치될 수 있다.
제1도전층(210)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 제1도전층(210)은 도 6a 및 도 6b에 도시된 하부 도전층(DCLb)에 대응할 수 있다.
기판(100) 상에 제1도전층(210)을 덮으며 제1절연층(111)이 배치될 수 있다. 제1절연층(111) 상에, 도 11에 도시된 바와 같이 실리콘 반도체를 포함하는 반도체 패턴(CP)이 배치될 수 있다. 반도체 패턴(CP)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 반도체 패턴(CP)은 도 6a 및 도 6b에 도시된 반도체 패턴(CP)에 대응할 수 있다.
제1절연층(111) 상에 반도체 패턴(CP)을 덮으며 제2절연층(112)이 배치되고, 제2절연층(112) 상에 제2도전층이 배치될 수 있다. 도 12에 도시된 바와 같이, 제2도전층은 제1전극층(220), 구동전압선(PL) 및 제2-2초기화전압선(VL22)을 포함할 수 있다.
구동전압선(PL) 및 제2-2초기화전압선(VL22)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 구동전압선(PL)은 x 방향으로 연장된 메인선(PLm)으로부터 +y 방향으로 돌출된 돌출부(PLa)와 -y 방향으로 돌출된 돌출부(PLb)를 포함할 수 있다. 돌출부(PLa)와 돌출부(PLb)는 각 회로영역에 위치될 수 있다. 구동전압선(PL)의 일부는 제2커패시터(C2)의 제1전극(C21)을 포함할 수 있다. 제1전극층(220)은 아일랜드 형상으로 구비될 수 있다. 제1전극층(220)은 제1트랜지스터(T1)의 제1게이트전극(G11)의 하부전극(G11b) 및 제1커패시터(C1)의 제1전극(C11)을 포함할 수 있다.
제2절연층(112) 상에 제2도전층을 덮으며 제3절연층(113)이 배치되고, 제3절연층(113) 상에 제3도전층이 배치될 수 있다. 도 13에 도시된 바와 같이, 제3도전층은 제2전극층(230), 기준전압선(VRL) 및 제1초기화전압선(VL1)을 포함할 수 있다.
제2전극층(230)은 아일랜드 타입으로 구비될 수 있다. 제2전극층(230)은 제1전극층(220) 및 구동전압선(PL)의 메인선(PLm)에 중첩할 수 있다. 제2전극층(230)에서 제1전극층(220)에 중첩하는 부분은 제1커패시터(C1)의 제2전극(C12)을 포함할 수 있다. 제2전극층(230)에서 구동전압선(PL)의 메인선(PLm)에 중첩하는 부분은 제1트랜지스터(T1)의 제2게이트전극(G12) 및 제2커패시터(C2)의 제2전극(C22)을 포함할 수 있다.
기준전압선(VRL) 및 제1초기화전압선(VL1)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다.
일 실시예에서, 제3도전층은 리페어선(RL)을 더 포함할 수 있다. 리페어선(RL)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다.
제3절연층(113) 상에 제3도전층을 덮으며 제4절연층(114)이 배치되고, 제4절연층(114) 상에, 도 14에 도시된 바와 같이 산화물 반도체를 포함하는 반도체층(OACT)이 배치될 수 있다. 반도체층(OACT)은 제1반도체층(OACT1), 제2반도체층(OACT2), 제3반도체층(OACT3) 및 제4반도체층(OACT4)을 포함할 수 있다. 반도체층(OACT)은 제1 내지 제7트랜지스터들(T1 내지 T7) 각각의 채널영역, 채널영역 양측(예를 들어, 대향하는 측들)의 소스영역 및 드레인영역을 포함할 수 있다. 소스영역이나 드레인영역은 필요 또는 경우에 따라 트랜지스터의 소스전극이나 드레인전극으로 해석될 수도 있다.
도 16을 참조하면, 제1반도체층(OACT1)은 제1트랜지스터(T1)의 소스영역(S1)과 드레인영역(D1) 및 제5트랜지스터(T5)의 소스영역(S5)과 드레인영역(D5)을 포함할 수 있다. 제2반도체층(OACT2)은 제2트랜지스터(T2)의 소스영역(S2)과 드레인영역(D2) 및 제3트랜지스터(T3)의 소스영역(S3)과 드레인영역(D3)을 포함할 수 있다. 제3반도체층(OACT3)은 제6트랜지스터(T6)의 소스영역(S6)과 드레인영역(D6) 및 제7트랜지스터(T7)의 소스영역(S7)과 드레인영역(D7)을 포함할 수 있다. 제4반도체층(OACT4)은 제4트랜지스터(T4)의 소스영역(S4)과 드레인영역(D4)을 포함할 수 있다.
제4절연층(114) 상에 반도체층(OACT)을 덮으며 제5절연층(115)이 배치되고, 제5절연층(115) 상에 제4도전층이 배치될 수 있다. 도 15 및 도 16에 도시된 바와 같이, 제4도전층은 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들(G1 내지 G7)을 포함할 수 있다. 또한, 제4도전층은 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL) 및 제2-1초기화전압선(VL21)을 포함할 수 있다.
제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들(G1 내지 G7)은 반도체층(OACT)의 채널영역들에 중첩할 수 있다.
도 16을 참조하면, 제3전극층(240)은 제1트랜지스터(T1)의 제1게이트전극(G11)의 상부전극(G11t)을 포함할 수 있다. 제1게이트전극(G11)의 상부전극(G11t)은 제1반도체층(OACT1)에 중첩할 수 있다. 제4전극층(250)은 제2트랜지스터(T2)의 게이트전극(G2)일 수 있다. 제4전극층(250)은 제2반도체층(OACT2)에 중첩할 수 있다. 제3전극층(240)과 제4전극층(250)은 아일랜드 형상으로 구비될 수 있다. 제3트랜지스터(T3)의 게이트전극(G3)은 제2반도체층(OACT2)과 중첩하는 제3게이트선(GRL)의 부분일 수 있다. 제4트랜지스터(T4)의 게이트전극(G4)은 제4반도체층(OACT4)에 중첩하는 제2게이트선(GIL)의 부분일 수 있다. 제5트랜지스터(T5)의 게이트전극(G5)은 제1반도체층(OACT1)에 중첩하는 제4게이트선(EML)의 부분일 수 있다. 제6트랜지스터(T6)의 게이트전극(G6)은 제3반도체층(OACT3)에 중첩하는 제5게이트선(EMBL)의 부분일 수 있다. 제7트랜지스터(T7)의 게이트전극(G7)은 제3반도체층(OACT3)에 중첩하는 제2게이트선(GIL)의 부분일 수 있다.
제5절연층(115) 상에 제4도전층을 덮으며 제6절연층(116)이 배치되고, 제6절연층(116) 상에 제5도전층이 배치될 수 있다. 도 17에 도시된 바와 같이, 제5도전층은 데이터선(DL) 및 연결전극들(260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268)을 포함할 수 있다.
데이터선(DL)은 회로영역마다 y 방향으로 연장되며 배치될 수 있다. 데이터선(DL)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(37)을 통해 제2트랜지스터(T2)의 드레인영역(D2)에 전기적으로 연결될 수 있다.
연결전극(260)은 제2전극층(230) 및 제3전극층(240)에 중첩하는 제1영역(260a)과 제1영역(260a)으로부터 -y 방향으로 돌출된 제2영역(260b)을 포함할 수 있다. 연결전극(260)은 제1트랜지스터(T1)의 소스영역(S1)을 제4트랜지스터(T4)와 제6트랜지스터(T6)에 전기적으로 연결할 수 있다.
연결전극(260)의 제1영역(260a)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(31)을 통해 제1트랜지스터(T1)의 소스영역(S1)에 전기적으로 연결될 수 있다. 연결전극(260)의 제1영역(260a)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(32)을 통해 제2전극층(230)에 전기적으로 연결될 수 있다. 이에 따라 제2전극층(230)은 제1트랜지스터(T1)의 소스영역(S1)에 전기적으로 연결된 소스전극일 수 있다. 연결전극(260)의 제2영역(260b)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(33)을 통해 제6트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다. 연결전극(260)의 제2영역(260b)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(34)을 통해 제4트랜지스터(T4)의 드레인영역(D4)에 전기적으로 연결될 수 있다.
연결전극(261)은 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(38)을 통해 제2트랜지스터(T2)의 게이트전극(G2)에 전기적으로 연결될 수 있다. 연결전극(261)은 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(39)을 통해 제1게이트선(GWL)에 전기적으로 연결될 수 있다.
연결전극(262)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(43)을 통해 제3트랜지스터(T3)의 소스영역(S3)에 전기적으로 연결될 수 있다. 연결전극(262)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(44)을 통해 기준전압선(VRL)에 전기적으로 연결될 수 있다.
연결전극(263)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(40)을 통해 제2트랜지스터(T2)의 소스영역(S2) 및 제3트랜지스터(T3)의 드레인영역(D3)에 전기적으로 연결될 수 있다. 연결전극(263)은 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(41)을 통해 제1전극층(220)에 전기적으로 연결되어, 제1트랜지스터(T1)의 제1게이트전극(G11)의 하부전극(G11b)에 전기적으로 연결될 수 있다. 연결전극(263)은 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(42)을 통해 제3전극층(240)에 전기적으로 연결되어, 제1트랜지스터(T1)의 제1게이트전극(G11)의 상부전극(G11t)에 전기적으로 연결될 수 있다.
연결전극(264)은 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(35)을 통해 구동전압선(PL)의 돌출부(PLb)에 전기적으로 연결될 수 있다. 연결전극(264)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(36)을 통해 제5트랜지스터(T5)의 드레인영역(D5)에 전기적으로 연결될 수 있다. 이에 따라 제5트랜지스터(T5)의 드레인영역(D5)은 구동전압선(PL)에 전기적으로 연결될 수 있다.
연결전극(265)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(45)을 통해 제6트랜지스터(T6)의 소스영역(S6) 및 제7트랜지스터(T7)의 드레인영역(D7)에 전기적으로 연결될 수 있다. 연결전극(265)은 리페어선(RL)의 일부에 중첩할 수 있다. 연결전극(265)은 리페어선(RL)과 절연되고, 추후 해당 회로영역에 배치된 화소회로에 결함이 발생하면 그 후에 리페어선(RL)에 전기적으로 연결될 수 있다.
연결전극(266)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(47)을 통해 제4트랜지스터(T4)의 소스영역(S4)에 전기적으로 연결될 수 있다. 연결전극(266)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(46)을 통해 제1초기화전압선(VL1)에 연결될 수 있다.
제1회로영역(PCA1)에 배치된 연결전극(267a)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(48)을 통해 제7트랜지스터(T7)의 소스영역(S7)에 전기적으로 연결될 수 있다. 연결전극(267a)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(49)을 통해 제2-1초기화전압선(VL21)에 연결될 수 있다. 제2회로영역(PCA2) 및 제3회로영역(PCA3) 각각에 배치된 연결전극(267b)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 대응하는 컨택홀(48')을 통해 대응하는 제7트랜지스터(T7)의 소스영역(S7)에 전기적으로 연결될 수 있다. 연결전극(267b)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(49')을 통해 제2-2초기화전압선(VL22)에 전기적으로 연결될 수 있다.
연결전극(268)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(50)을 통해 제2-1초기화전압선(VL21)에 전기적으로 연결될 수 있다. 연결전극(268)은 제2회로영역(PCA2)들 중 일부 제2회로영역(PCA2)들에 배치될 수 있다.
제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL) 및 제2-1초기화전압선(VL21)은 x 방향으로 연장되며 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)에 배치될 수 있다. 제2-1초기화전압선(VL21)은 리페어선(RL)에 중첩할 수 있다.
도 25에 도시된 바와 같이, 구동전압선(PL)의 메인선(PLm)과 이에 중첩하는 제2전극층(230)은 제2커패시터(C2)를 형성할 수 있다. 제3전극층(240)과 이에 중첩하는 연결전극(260)의 제1영역(260a)은 제1-1커패시터(C1a)를 형성할 수 있다. 제1전극층(220)과 이에 중첩하는 제2전극층(230)은 제1-2커패시터(C1b)를 형성할 수 있다. 제1-1커패시터(C1a)와 제1-2커패시터(C1b)의 병렬연결에 의해 제1커패시터(C1)의 커패시턴스는 제1-1커패시터(C1a)의 커패시턴스와 제1-2커패시터(C1b)의 커패시턴스의 합일 수 있다. 제1-1커패시터(C1a)와 제1-2커패시터(C1b)를 수직으로 중첩시킴으로써 제1커패시터(C1)의 x 방향 면적 증가 없이 커패시턴스가 증가(확보)될 수 있다.
제6절연층(116) 상부에 제5도전층을 덮으며 제7절연층(117)이 배치되고, 제7절연층(117) 상부에 제6도전층이 배치될 수 있다. 도 18a 내지 도 18d에 도시된 바와 같이, 제6도전층은 복수의 수직 도전선들 및 연결전극(270)을 포함할 수 있다. 도 18a 내지 도 18d에는 도시의 편의상 제5도전층 및 하부 도전층들 중 일부만을 도시하였다.
연결전극(270)은 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(61)을 통해 연결전극(265)에 전기적으로 연결되어, 제6트랜지스터(T6)의 소스영역(S6)에 전기적으로 연결될 수 있다.
수직 도전선들은 수직 구동전압선(PLv), 수직 초기화전압선들, 공통전압선(EOL) 및 수직 기준전압선(VRLv)을 포함할 수 있다. 수직 초기화전압선들은 제1수직 초기화전압선(VL1v), 제2-1수직 초기화전압선(VL21v), 제2-2수직 초기화전압선(VL22v)을 포함할 수 있다. 수직 구동전압선(PLv), 수직 초기화전압선들, 공통전압선(EOL) 및 수직 기준전압선(VRLv)은 각각 y 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)에 x 방향을 따라 상호 이격 배치될 수 있다.
도 19에 도시된 바와 같이, 단위 회로영역(PCAu)마다 수직 구동전압선(PLv)과, 제1수직 초기화전압선(VL1v), 제2-1수직 초기화전압선(VL21v), 제2-2수직 초기화전압선(VL22v) 및 수직 기준전압선(VRLv) 중 하나와, 공통전압선(EOL)이 순서대로 x 방향을 따라 반복 배치될 수 있다. 예를 들어, x 방향으로 수직 구동전압선(PLv), 제1수직 초기화전압선(VL1v), 공통전압선(EOL), 수직 구동전압선(PLv), 제2-1수직 초기화전압선(VL21v), 공통전압선(EOL), 수직 구동전압선(PLv), 수직 기준전압선(VRLv), 공통전압선(EOL), 수직 구동전압선(PLv), 제2-2수직 초기화전압선(VL22v), 공통전압선(EOL) 순으로 수직 도전선들이 배치될 수 있다. 수직 도전선들은 x 방향으로 연장되는 수평 도전선들에 전기적으로 연결될 수 있다. 수평 도전선들은 구동전압선(PL), 제1초기화전압선(VL1), 제2-1초기화전압선(VL21), 제2-2초기화전압선(VL22) 및 기준전압선(VRL)을 포함할 수 있다.
도 18a는 단위 회로영역(PCAu)에 수직 구동전압선(PLv), 제2-1수직 초기화전압선(VL21v), 공통전압선(EOL)이 x 방향을 따라 차례로 배치된 예를 도시한다.
제3회로영역(PCA3)과 제1회로영역(PCA1)의 경계에 수직 구동전압선(PLv)이 배치되고, 제1회로영역(PCA1)과 제2회로영역(PCA2)의 경계에 제2-1수직 초기화전압선(VL21v)이 배치될 수 있다. 제2회로영역(PCA2)과 제3회로영역(PCA3)의 경계에 공통전압선(EOL)이 배치될 수 있다.
수직 구동전압선(PLv)은 제1회로영역(PCA1)에 배치된 데이터선(DL)에 중첩할 수 있다. 수직 구동전압선(PLv)은 -x 방향으로 돌출되어 제3회로영역(PCA3)에 중첩하는 돌출부(PLvp)를 포함할 수 있다. 돌출부(PLvp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(62)을 통해 제3회로영역(PCA3)에 배치된 연결전극(264)에 전기적으로 연결될 수 있다. 연결전극(264)이 구동전압선(PL)에 전기적으로 연결되므로 수직 구동전압선(PLv)은 구동전압선(PL)에 전기적으로 연결되고, 구동전압선(PL)은 표시영역(DA)에서 메쉬 구조를 가질 수 있다.
제2-1수직 초기화전압선(VL21v)은 제2회로영역(PCA2)에 배치된 데이터선(DL)에 중첩할 수 있다. 제2-1수직 초기화전압선(VL21v)은 +x 방향으로 돌출되어 제2회로영역(PCA2)에 중첩하는 돌출부(VL21vp)를 포함할 수 있다. 돌출부(VL21vp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(63)을 통해 제2회로영역(PCA2)에 배치된 연결전극(268)에 전기적으로 연결될 수 있다. 연결전극(268)이 제2-1초기화전압선(VL21)에 전기적으로 연결되므로 제2-1수직 초기화전압선(VL21v)은 제2-1초기화전압선(VL21)에 전기적으로 연결되고, 제2-1초기화전압선(VL21)은 표시영역(DA)에서 메쉬 구조를 가질 수 있다.
공통전압선(EOL)은 제3회로영역(PCA3)에 배치된 데이터선(DL)에 중첩할 수 있다. 공통전압선(EOL)들은 주변영역(PA)에 배치된 공통전압 공급선(13)에 전기적으로 연결될 수 있다. 일 실시예에서, 대향전극은 표시영역(DA)에서 일정 간격으로 공통전압선(EOL)들과 전기적으로 연결될 수 있다.
도 18b는 단위 회로영역(PCAu)에 수직 구동전압선(PLv), 제1수직 초기화전압선(VL1v), 공통전압선(EOL)이 x 방향으로 차례로 배치된 예를 도시한다.
제1수직 초기화전압선(VL1v)은 제2회로영역(PCA2)에 배치된 데이터선(DL)에 중첩할 수 있다. 제1수직 초기화전압선(VL1v)은 -x 방향으로 돌출되어 제1회로영역(PCA1)에 중첩하는 돌출부(VL1vp)를 포함할 수 있다. 돌출부(VL1vp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(64)을 통해 제1회로영역(PCA1)에 배치된 연결전극(266)에 전기적으로 연결될 수 있다. 연결전극(266)은 제1초기화전압선(VL1)에 전기적으로 연결되므로 제1수직 초기화전압선(VL1v)은 제1초기화전압선(VL1)에 전기적으로 연결되고, 제1초기화전압선(VL1)은 표시영역(DA)에서 메쉬 구조를 가질 수 있다.
도 18c는 단위 회로영역(PCAu)에 수직 구동전압선(PLv), 수직 기준전압선(VRLv), 공통전압선(EOL)이 x 방향을 따라 차례로 배치된 예를 도시한다.
수직 기준전압선(VRLv)은 제2회로영역(PCA2)에 배치된 데이터선(DL)에 중첩할 수 있다. 수직 기준전압선(VRLv)은 +x 방향으로 돌출되어 제2회로영역(PCA2)에 중첩하는 돌출부(VRLvp)를 포함할 수 있다. 돌출부(VRLvp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(65)을 통해 제2회로영역(PCA2)에 배치된 연결전극(262)에 전기적으로 연결될 수 있다. 연결전극(262)은 기준전압선(VRL)에 전기적으로 연결되므로 수직 기준전압선(VRLv)은 기준전압선(VRL)에 전기적으로 연결되고, 기준전압선(VRL)은 표시영역(DA)에서 메쉬 구조를 가질 수 있다.
도 18d는 단위 회로영역(PCAu)에 수직 구동전압선(PLv), 제2-2수직 초기화전압선(VL22v), 공통전압선(EOL)이 x 방향을 따라 차례로 배치된 예를 도시한다.
제2-2수직 초기화전압선(VL22v)은 제2회로영역(PCA2)에 배치된 데이터선(DL)에 중첩할 수 있다. 제2-2수직 초기화전압선(VL22v)은 +x 방향으로 돌출되어 제2회로영역(PCA2)에 중첩하는 돌출부(VL22vp)를 포함할 수 있다. 돌출부(VL22vp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(66)을 통해 제2회로영역(PCA2)에 배치된 연결전극(267b)에 전기적으로 연결될 수 있다. 연결전극(267b)은 제2-2초기화전압선(VL22)에 전기적으로 연결되므로 제2-2수직 초기화전압선(VL22v)은 제2-2초기화전압선(VL22)에 전기적으로 연결되고, 제2-2초기화전압선(VL22)은 표시영역(DA)에서 메쉬 구조를 가질 수 있다.
일 실시예에서, 주변영역(PA)에 수평 도전선들 및/또는 수직 도전선들에 전기적으로 연결되는 전압공급선들이 더 배치될 수 있다. 전압공급선들은 표시영역(PA)의 상측, 하측, 좌측 및 우측 중 적어도 일측에 배치될 수 있다.
제1회로영역(PCA1), 제2회로영역(PCA2), 제3회로영역(PCA3)의 대응하는 연결전극들은 회로영역에 배치되는 도전선들의 위치에 따라 형상 및 위치가 다양하게 변형될 수 있다.
도 20은 도 18a에 도시된 제1회로영역(PCA1), 제2회로영역(PCA2), 제3회로영역(PCA3)에 배치된 화소회로들을 도시한다. 도 21은 도 6a의 A 부분의 확대도로서, 표시영역(DA)의 가장자리에 배치된 화소(예를 들어, 첫번째 열에 배치된 화소)와 그 주변에 배치된 도전층들을 나타낸다.
전술한 바와 같이 표시영역(DA)에 반도체 패턴(CP)이 x 방향으로 연장되며 행마다 배치되고, 구동전압선(PL)의 메인선(PLm)이 x 방향으로 연장되며 반도체 패턴(CP)에 중첩하게 행마다 배치될 수 있다. 도 21 및 도 22에 도시된 바와 같이, 표시영역(DA)의 가장자리에서 제1도전층(210)의 단부, 반도체 패턴(CP)의 단부, 구동전압선(PL)의 메인선(PLm)의 단부 및 수직 구동전압선(PLv)의 돌출부(PLvp)가 z 방향으로 차례로 중첩하게 배치되고, 연결전극(269)을 통해 상호 전기적으로 연결될 수 있다.
연결전극(269)은 구동전압선(PL)의 메인선(PLm)의 단부와 반도체 패턴(CP) 사이의 층에(예를 들어, 층 내 또는 상에) 배치될 수 있다. 예를 들어, 연결전극(269)은 제6절연층(116)과 제7절연층(117) 사이에 배치될 수 있다. 수직 구동전압선(PLv)의 돌출부(PLvp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(81)을 통해 연결전극(269)에 전기적으로 연결될 수 있다. 연결전극(269)은 제3 내지 제6절연층들(113, 114, 115, 116)을 지나는(예를 들어, 관통하는) 컨택홀(82)을 통해 구동전압선(PL)의 메인선(PLm)의 단부에 전기적으로 연결될 수 있다. 연결전극(269)은 제2 내지 제6절연층들(112, 113, 114, 115, 116)을 지나는(예를 들어, 관통하는) 컨택홀(83)을 통해 반도체 패턴(CP)의 단부에 전기적으로 연결될 수 있다. 연결전극(269)은 제1 내지 제6절연층들(111, 112, 113, 114, 115, 116)을 지나는(예를 들어, 관통하는) 컨택홀(84)을 통해 제1도전층(210)의 단부에 전기적으로 연결될 수 있다.
마지막 열에 배치된 화소와 그 주변에 배치된 도전층들에도 도 21에 도시된 실시예에 대한 설명이 동일하게 적용될 수 있고, 따라서 그와 중복하는 설명은 반복도지 않을 수 있다.
반도체 패턴(CP), 구동전압선(PL)의 메인선(PLm) 및 제1도전층(210)은 도 6a 내지 도 6c를 참조하여 전술된 바와 같이 행마다 구비되는 4단자 실리콘 박막트랜지스터(TRs)의 반도체층(예를 들어, 반도체 패턴(CP)), 탑 게이트전극(예를 들어, 상부 도전층(DCLt)) 및 바텀 게이트전극(예를 들어, 하부 도전층(DCLb))에 각각 대응할 수 있다. 수직 구동전압선(PLv)은 도 6a 내지 도 6c를 참조하여 전술된 구동전압(ELVDD)을 공급받는 신호선(SCL)에 대응할 수 있다.
본 발명의 실시예에서 반도체 패턴(CP)은 화소회로(PCa)의 일부와 중첩하며 표시영역(DA)에 배치되고, 반도체 패턴(CP)을 포함하는 4단자 실리콘 박막트랜지스터(TRs)가 화소회로(PCa)의 일부와 중첩하며 행마다 구비될 수 있다. 도 20 및 도 25에 도시된 바와 같이, 4단자 실리콘 박막트랜지스터(TRs)는 화소회로(PCa)의 제1트랜지스터(T1), 제1커패시터(C1) 및 제2커패시터(C2)에 중첩되게 배치될 수 있다.
제7절연층(117) 상부에 제6도전층을 덮으며 제8절연층(118)이 배치되고, 제8절연층(118) 상에 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(311), 대향전극(315), 및 화소전극(311)과 대향전극(315) 사이의 중간층을 포함할 수 있다.
화소전극(311)은 제8절연층(118)의 컨택홀(71)을 통해 하부 도전패턴인 연결전극(270)에 전기적으로 연결됨으로써 제1트랜지스터(T1)에 연결될 수 있다. 도 23에 도시된 바와 같이, 제1화소(PX1)의 화소회로에 연결되는 화소전극(311)은 제1회로영역(PCA1)에 배치된 연결전극(270)에 전기적으로 연결됨으로써 제1트랜지스터(T1)에 연결될 수 있다. 제2화소(PX2)의 화소회로에 연결되는 화소전극(311)은 제2회로영역(PCA2)에 배치된 연결전극(270)에 전기적으로 연결됨으로써 제1트랜지스터(T1)에 연결될 수 있다. 제3화소(PX3)의 화소회로에 연결되는 화소전극(311)은 제3회로영역(PCA3)에 배치된 연결전극(270)에 전기적으로 연결됨으로써 제1트랜지스터(T1)에 연결될 수 있다.
도 25에 도시된 바와 같이, 화소전극(311) 상부에 화소전극(311)의 가장자리를 덮는 화소정의층인 제9절연층(119)이 배치될 수 있다. 제9절연층(119)에는 화소전극(311)의 일부를 노출하고 발광영역을 정의하는 개구(119OP)가 정의될 수 있다. 제9절연층(119)은 단층 또는 다층의 유기 절연층 및/또는 무기 절연층일 수 있다.
중간층은 발광층(313) 및 발광층(313) 상부의 제1기능층 및/또는 발광층(313) 하부의 제2기능층을 포함할 수 있다. 제1기능층은 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 다른 실시예에서, 제1기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층 및 제2기능층은 표시영역(DA)에 포함된 복수의 유기발광다이오드(OLED)들에 대응되도록 일체로 형성될 수 있다. 제1기능층 또는 제2기능층은 필요 또는 경우에 따라 생략될 수 있다. 도 23에는 제1회로영역(PCA1)에 배치된 화소회로에 전기적으로 연결되는 유기발광다이오드(OLED)의 발광층(313a), 제2회로영역(PCA2)에 배치된 화소회로에 전기적으로 연결되는 유기발광다이오드(OLED)의 발광층(313b), 제3회로영역(PCA3)에 배치된 화소회로에 전기적으로 연결되는 유기발광다이오드(OLED)의 발광층(313c)이 도시되어 있다.
도 24는 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 화소전극(311) 및 발광영역(EA)을 나타낸다. 발광영역(EA)은 유기발광다이오드(OLED)의 발광층(313)이 배치되는 영역이다. 발광영역(EA)은 제9절연층(119)의 개구(119OP)에 의해서 정의될 수 있다. 발광층(313)이 화소전극(311) 상에 배치되므로, 도 24에 도시된 발광영역(EA)의 배열은 화소전극의 배열 또는 화소의 배열을 나타낼 수 있다.
발광영역(EA)은 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있다. 다각형은 코너(꼭지점)가 라운드된 형태도 포함할 수 있다.
도 24에 도시된 바와 같이, 제1화소(PX1)의 발광영역(EA)과 제2화소(PX2)의 발광영역(EA)은 y 방향으로 인접하게 배치될 수 있다. 제3화소(PX3)의 발광영역(EA)은 제1화소(PX1)의 발광영역(EA)과 제2화소(PX2)의 발광영역(EA)에 x 방향으로 인접하게 배치될 수 있다. 이에 따라 제1화소(PX2)의 발광영역(EA)과 제2화소(PX2)의 발광영역(EA)은 가상의 직선(ISL1)을 따라 y 방향으로 서로 교대로 배치되고, 제3화소(PX3)의 발광영역(EA)이 가상의 직선(ISL2)을 따라 y 방향을 따라 반복 배치될 수 있다.
제1화소(PX1)의 발광영역(EA), 제2화소(PX2)의 발광영역(EA), 제3화소(PX3)의 발광영역(EA)의 x 방향의 길이와 y 방향의 길이는 서로 동일 또는 실질적으로 동일하거나 서로 상이할 수 있다. 예를 들어, 제1화소(PX1)의 발광영역(EA)은 정사각 형상이고, 제2화소(PX2)의 발광영역(EA)과 제3화소(PX3)의 발광영역(EA)은 y 방향으로 연장되는 장변을 갖는 직사각 형상일 수 있다. 제3화소(PX3)의 발광영역(EA)의 y 방향의 길이는 제1화소(PX1)의 발광영역(EA)의 y 방향의 길이와 제2화소(PX2)의 발광영역(EA)의 y 방향의 길이를 합한 것과 같거나 클 수 있다.
제1화소(PX1)의 제1발광영역(EA), 제2화소(PX2)의 제2발광영역(EA), 제3화소(PX3)의 제3발광영역(EA)은 서로 다른 면적(예를 들어, 크기)을 가질 수 있다. 일 실시예에서, 제3화소(PX3)의 발광영역(EA)은 제1화소(PX1)의 발광영역(EA)보다 큰 면적을 가질 수 있다. 제3화소(PX3)의 발광영역(EA)은 제2화소(PX2)의 발광영역(EA)보다 큰 면적을 가질 수 있다. 제2화소(PX2)의 발광영역(EA)은 제1화소(PX1)의 발광영역(EA)보다 큰 면적을 가질 수 있다.
대향전극(315)은 표시영역(DA)에 포함된 복수의 유기발광다이오드(OLED)들에 대응되도록 일체로 형성될 수 있다.
도 26은 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다. 도 27은 표시영역의 가장자리에서의 도전층들을 개략적으로 나타낸 도면이다. 도 28은 도 27의 X-X'를 따라 절취한 단면도이다. 도 27은 도 6a의 A 부분의 확대도이다.
도 26 내지 도 28에서 도 10 내지 도 25를 참조하여 전술한 구성요소들과 동일한 또는 실질적으로 동일한 구성요소들에 대해 동일한 참조 부호들을 사용하며, 이에 대해 중복되는 설명은 반복되지 않을 수 있다. 도 26에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 일부 구성요소들에 대한 참조 부호들은 생략될 수 있다. 도 26 및 도 27에 도시된 표시장치는 도 10 내지 도 25를 참조하여 전술한 표시장치에서 제1도전층(210)이 생략된 점을 제외하면, 도 20 및 도 21을 참조하여 전술한 표시장치와 동일 또는 실질적으로 동일(또는 유사)할 수 있다. 이하, 도 10 내지 도 25를 참조하여 전술한 실시예와의 차이점을 중심으로 설명한다.
도 26 및 도 28에 도시된 바와 같이, 표시영역(DA)에 반도체 패턴(CP)이 x 방향으로 연장되며 행마다 배치될 수 있다. 구동전압선(PL)의 메인선(PLm)이 x 방향으로 연장되며 반도체 패턴(CP)에 중첩하게 행마다 배치될 수 있다. 도 27 및 도 28에 도시된 바와 같이, 표시영역(DA)의 가장자리에 배치된 첫번째 열의 화소 및 마지막 열의 화소 주변에서, 반도체 패턴(CP)의 단부, 구동전압선(PL)의 메인선(PLm)의 단부 및 수직 구동전압선(PLv)의 돌출부(PLvp)가 z 방향으로 차례로 중첩하게 배치되고, 연결전극(269)을 통해 상호 전기적으로 연결될 수 있다.
수직 구동전압선(PLv)의 돌출부(PLvp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(81)을 통해 연결전극(269)에 전기적으로 연결될 수 있다. 연결전극(269)은 제3 내지 제6절연층들(113, 114, 115, 116)을 지나는(예를 들어, 관통하는) 컨택홀(82)을 통해 구동전압선(PL)의 메인선(PLm)의 단부에 전기적으로 연결될 수 있다. 연결전극(269)은 제2 내지 제6절연층들(112, 113, 114, 115, 116)을 지나는(예를 들어, 관통하는) 컨택홀(83)을 통해 반도체 패턴(CP)의 단부에 전기적으로 연결될 수 있다.
반도체 패턴(CP) 및 구동전압선(PL)의 메인선(PLm)은 각각 도 4a 내지 도 4c에 도시된 행마다 구비되는 3단자 실리콘 박막트랜지스터(TRs)의 반도체층(예를 들어, 반도체 패턴(CP)) 및 게이트전극(예를 들어, 도전층(DCL))에 대응할 수 있다. 수직 구동전압선(PLv)은 도 4a 내지 도 4c를 참조하여 전술된 구동전압(ELVDD)을 공급받는 신호선(SCL)에 대응할 수 있다.
본 발명의 실시예에서 반도체 패턴(CP) 및 반도체 패턴(CP)을 포함하는 3단자 실리콘 박막트랜지스터(TRs)는 화소회로(PCa)의 일부와 중첩하며 행마다 구비될 수 있다. 도 26에 도시된 바와 같이, 3단자 실리콘 박막트랜지스터(TRs)는 화소회로(PCa)의 제1트랜지스터(T1), 제1커패시터(C1) 및 제2커패시터(C2)에 중첩되게 배치될 수 있다.
도 29는 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다. 도 30 내지 도 36은 도 29a에 도시된 화소회로의 소자들을 층별로 개략적으로 도시하는 도면들이다. 도 37은 도 29의 일부 구성만 발췌하여 도시한 배치도이다. 도 38은 도 29의 XI-XI'를 따라 절취한 단면도이다. 도 38은 제2회로영역(PCA2)에 배치된 소자들의 일부에 대한 단면도이다.
도 29 내지 도 38에서 도 10 내지 도 25를 참조하여 전술한 구성요소들과 동일한 또는 실질적으로 동일한 구성요소들에 대해 동일한 참조 부호들을 사용하며, 따라서 이에 대해 중복되는 설명은 반복되지 않을 수 있다. 도 29에서 도 10 내지 도 25를 참조하여 전술한 구성요소들과 동일한 또는 실질적으로 동일한 일부 구성요소들에 대한 참조 부호들은 생략될 수 있다. 도 29에 도시된 표시장치는 도 20을 참조하여 전술한 표시장치에서 제1도전층(210)이 생략되고, 반도체 패턴(CP) 및 구동전압선(PL)이 변경된 점을 제외하면, 나머지 구성요소들은 도 20을 참조하여 설명된 표시장치의 구성요소들과 동일 또는 실질적으로 동일(또는 유사)할 수 있다. 이하, 도 10 내지 도 25를 참조하여 전술한 실시예와의 차이점을 중심으로 설명한다.
기판(100) 상에 제1절연층(111)이 배치되고, 제1절연층(111) 상에, 도 30에 도시된 바와 같이 실리콘 반도체를 포함하는 반도체 패턴(CP)이 배치될 수 있다. 반도체 패턴(CP)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 반도체 패턴(CP)은 도 5a 및 도 5b를 참조하여 전술된 반도체 패턴(CP)에 대응할 수 있다. 반도체 패턴(CP)은 회로영역마다 -y 방향으로 돌출된 돌출부(CPp)를 포함할 수 있다.
제1절연층(111) 상에 반도체 패턴(CP)을 덮으며 제2절연층(112)이 배치되고, 제2절연층(112) 상에 제2도전층이 배치될 수 있다. 도 31에 도시된 바와 같이, 제2도전층은 제1전극층(220), 구동전압선(PL) 및 제2-2초기화전압선(VL22)을 포함할 수 있다.
구동전압선(PL) 및 제2-2초기화전압선(VL22)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 구동전압선(PL)은 도 31의 B 부분에 도시된 바와 같이 x 방향으로 적절한 간격(예를 들어, 소정 또는 기설정된 간격)으로 서로 이격된(예를 들어, 분리된) 복수의 서브선들을 포함할 수 있다. 일 실시예에서, 구동전압선(PL)은 제2회로영역(PCA2)과 제3회로영역(PCA3) 사이에서 분리되고, 제2회로영역(PCA2)과 제3회로영역(PCA3) 사이에 B 부분이 위치할 수 있다. 구동전압선(PL)의 각 서브선은 x 방향으로 연장된 메인선(PLm)과 메인선(PLm)으로부터 -y 방향으로 돌출된 돌출부(PLc)를 포함할 수 있다. 돌출부(PLc)는 각 회로영역에 배치될 수 있다. 복수의 서브선들은 도 5a 및 도 5b를 참조하여 전술된 복수의 도전전극(DCE)들에 대응할 수 있다. 제1전극층(220)은 아일랜드 형상으로 구비될 수 있다.
제2절연층(112) 상에 제2도전층을 덮으며 제3절연층(113)이 배치되고, 제3절연층(113) 상에 제3도전층이 배치될 수 있다. 도 32에 도시된 바와 같이, 제3도전층은 제2전극층(230), 기준전압선(VRL) 및 제1초기화전압선(VL1)을 포함할 수 있다. 제3도전층은 리페어선(RL)을 더 포함할 수 있다.
제3절연층(113) 상에 제3도전층을 덮으며 제4절연층(114)이 배치되고, 제4절연층(114) 상에, 도 33에 도시된 바와 같이 산화물 반도체를 포함하는 반도체층(OACT)이 배치될 수 있다. 반도체층(OACT)은 제1반도체층(OACT1), 제2반도체층(OACT2), 제3반도체층(OACT3) 및 제4반도체층(OACT4)을 포함할 수 있다.
제4절연층(114) 상에 반도체층(OACT)을 덮으며 제5절연층(115)이 배치되고, 제5절연층(115) 상에 제4도전층이 배치될 수 있다. 도 34 및 도 16에 도시된 바와 같이, 제4도전층은 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL) 및 제2-1초기화전압선(VL21)을 포함할 수 있다. 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL)의 일부는 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들(G1 내지 G7)을 포함할 수 있다.
제5절연층(115) 상에 제4도전층을 덮으며 제6절연층(116)이 배치되고, 제6절연층(116) 상에 제5도전층이 배치될 수 있다. 도 35에 도시된 바와 같이, 제5도전층은 데이터선(DL) 및 연결전극들(260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268)을 포함할 수 있다.
제6절연층(116) 상부에 제5도전층을 덮으며 제7절연층(117)이 배치되고, 제7절연층(117) 상부에 제6도전층이 배치될 수 있다. 도 36에 도시된 바와 같이, 제6도전층은 복수의 수직 도전선들 및 연결전극(270)을 포함할 수 있다. 복수의 수직 도전선들은 도 18a 내지 도 18d에 도시된 바와 같이, 수직 구동전압선(PLv), 수직 초기화전압선들, 공통전압선(EOL) 및 수직 기준전압선(VRLv)을 포함할 수 있다. 수직 초기화전압선들은 제1수직 초기화전압선(VL1v), 제2-1수직 초기화전압선(VL21v), 제2-2수직 초기화전압선(VL22v)을 포함할 수 있다. 도 36은 수직 구동전압선(PLv), 제2-1수직 초기화전압선(VL21v) 및 공통전압선(EOL)을 도시하고 있다.
제7절연층(117) 상부에 제6도전층을 덮으며 제8절연층(118)이 배치되고, 제8절연층(118) 상에 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다.
도 37 및 도 38에 도시된 바와 같이, 연결전극(264)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(52)을 통해 반도체 패턴(CP)의 돌출부(CPp)에 전기적으로 연결될 수 있다. 연결전극(264)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(53)을 통해 제1반도체층(OACT1)의 일부인 제5트랜지스터(T5)의 드레인영역(D5)에 전기적으로 연결될 수 있다. 연결전극(264)은 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(54)을 통해 구동전압선(PL)의 돌출부(PLc)에 전기적으로 연결될 수 있다. 수직 구동전압선(PLv)의 돌출부(PLvp)가 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(62)을 통해 제3회로영역(PCA3)의 연결전극(264)에 전기적으로 연결될 수 있다. 도 27에 도시된 바와 같이, 표시영역(DA)의 가장자리에 배치된 첫번째 열의 화소 및 마지막 열의 화소의 주변에서, 반도체 패턴(CP)의 단부와 수직 구동전압선(PLv)의 돌출부(PLvp)가 전기적으로 연결될 수 있다. 이에 따라 반도체 패턴(CP) 및 구동전압선(PL)의 복수의 서브선들이 구동전압(ELVDD)을 공급받을 수 있다.
본 발명의 실시예에서, 반도체 패턴(CP) 및 구동전압선(PL)의 서브선은 각각 도 5a 내지 도 5c를 참조하여 전술된 바와 같이 행마다 구비되는 복수의 직렬 연결된 실리콘 박막트랜지스터(TRs)들 각각의 반도체층(예를 들어, 반도체 패턴(CP)) 및 게이트전극(예를 들어, 도전전극(DCE))에 대응할 수 있다. 수직 구동전압선(PLv)은 도 5a 내지 도 5c를 참조하여 전술된 바와 같이 구동전압(ELVDD)을 공급받는 신호선(SCL)에 대응할 수 있다. 도 37의 구동전압선(PL)의 서브선들 사이의 B 부분들이 도 5b 및 도 5c를 참조하여 전술된 바와 같이 노드(N)에 대응할 수 있다.
도 39는 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다. 도 40은 도 39의 XII-XII'를 따라 절취한 단면도이다.
도 39에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 구성요소들에 대해 동일한 참조 부호들을 사용하며, 따라서 이에 대해 중복되는 설명은 반복되지 않을 수 있다. 도 39에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 일부 구성요소들에 대한 참조 부호들은 생략될 수 있다. 도 39에 도시된 표시장치는 도 20을 참조하여 전술된 표시장치에서 제1도전층(210)이 생략되고, 영역 C 내의 구성요소들이 추가된 점을 제외하면, 나머지 구성요소들은 도 20을 참조하여 전술된 표시장치의 구성요소들과 동일 또는 실질적으로 동일(또는 유사)할 수 있다. 이하, 도 10 내지 도 25를 참조하여 전술된 실시예와의 차이점을 중심으로 설명한다.
일 실시예에서, 표시영역(DA)의 인접하는 행들 사이에 추가 반도체 패턴인 제2반도체 패턴(CP2)이 더 구비될 수 있다. 예를 들어, 도 39에 도시된 바와 같이, 임의의 행의 제2-1초기화전압선(VL21)과 다음 행의 제1게이트선(GWL) 사이의 C 영역에 제2반도체 패턴(CP2)이 배치될 수 있다.
C 영역에는 복수의 제2반도체 패턴(CP2)들, 한 쌍의 제1신호선(SCL1)과 제2신호선(SLC2) 및 도전층(DCL)이 배치될 수 있다.
복수의 제2반도체 패턴(CP2)들은 기판(100) 상에 x 방향으로 이격 배치될 수 있다. 제2절연층(112) 상에 복수의 제2반도체 패턴(CP2)들을 가로지르며 x 방향으로 연장된 도전층(DCL)이 배치될 수 있다. 도전층(DCL)은 복수의 제2반도체 패턴(CP2)들 상부에 제2반도체 패턴(CP2)들에 중첩하게 배치될 수 있다. 제3절연층(113) 상에 한 쌍의 제1신호선(SCL1)과 제2신호선(SCL2)이 x 방향으로 연장되며 배치될 수 있다. 제1신호선(SCL1)은 복수의 제2반도체 패턴(CP2)들의 일단들에 중첩할 수 있다. 제2신호선(SCL2)은 복수의 제2반도체 패턴(CP2)들의 타단들에 중첩할 수 있다. 제6절연층(116) 상에 연결전극들(281, 282)이 배치될 수 있다.
도 40에 도시된 바와 같이, 연결전극(281)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(61)을 통해 제2반도체 패턴(CP2)의 일단에 전기적으로 연결될 수 있다. 연결전극(281)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(62)을 통해 제1신호선(SCL1)에 전기적으로 연결될 수 있다.
연결전극(282)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(64)을 통해 제2반도체 패턴(CP2)의 타단에 전기적으로 연결될 수 있다. 연결전극(282)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(63)을 통해 제2신호선(SCL2)에 전기적으로 연결될 수 있다.
제2반도체 패턴(CP2)은 회로영역에 반도체 패턴(CP)이 형성될 때 반도체 패턴(CP)과 동일 물질로 일시에 또는 실질적으로 동시에 형성될 수 있다. 도전층(DCL)은 회로영역에 제2도전층이 형성될 때 제2도전층과 동일 물질로 일시에 또는 실질적으로 동시에 형성될 수 있다. 제1신호선(SCL1)과 제2신호선(SCL2)은 회로영역에 제3도전층이 형성될 때 제3도전층과 동일 물질로 일시에 또는 실질적으로 동시에 형성될 수 있다. 연결전극들(281, 282)은 회로영역에 제5도전층이 형성될 때 제5도전층과 동일 물질로 일시에 또는 실질적으로 동시에 형성될 수 있다.
도전층(DCL)의 양단들(예를 들어, 대향하는 일단들)은 제1게이트구동회로(DRV1) 및 제2게이트구동회로(DRV2)에 연결되어, 제1게이트구동회로(DRV1) 및 제2게이트구동회로(DRV2)로부터 게이트신호(GS)를 공급받을 수 있다. 게이트신호(GS)는 화소회로에 공급되는 게이트신호들과 동일 또는 실질적으로 똥일 또는 상이한 신호일 수 있다.
제1신호선(SCL1)과 제2신호선(SCL2)은 표시영역(DA)의 가장자리에서 수직 구동전압선(PLv)과 전기적으로 연결되거나, 주변영역(PA)의 구동전압 공급선(11)에 전기적으로 연결될 수 있다. 이에 따라 제2반도체 패턴(CP2)들은 구동전압(ELVDD)을 공급받을 수 있다.
제2반도체 패턴(CP2) 및 도전층(DCL)은 도 7a 내지 도 7c를 참조하여 설명된 행마다 구비되는 복수의 병렬연결된 실리콘 박막트랜지스터(TRds)들 각각의 반도체층(예를 들어, 반도체 패턴(CP)) 및 게이트전극(예를 들어, 도전층(DCL))에 대응할 수 있다. 수직 구동전압선(PLv)은 도 7a 내지 도 7c를 참조하여 설명된 구동전압(ELVDD)을 공급받는 신호선(SCL)에 대응할 수 있다.
본 발명의 실시예에서 표시장치(1)는 회로영역에 배치된 미작동 실리콘 박막트랜지스터(TRs)의 일 구성요소로서 반도체 패턴(CP) 및 회로영역의 주변에 배치된 작동 실리콘 박막트랜지스터(TRds)의 일 구성요소로서 제2반도체 패턴(CP2)을 표시영역(DA)에 구비할 수 있다.
도 39에 도시된 표시장치(1)는 도 25에 도시된 화소회로에 C 영역이 추가된 구조이나, 본 개시는 이에 한정되지 않는다. 예를 들어, 표시장치(1)는 도 20 또는 도 29에 도시된 화소회로에 C 영역이 추가되거나, 회로영역에서 반도체 패턴(CP)이 생략되어 미작동 실리콘 박막트랜지스터(TRs)가 형성되지 않고, C 영역에만 제2반도체 패턴(CP2)을 일 구성요소로 포함하는 작동 실리콘 박막트랜지스터(TRds)가 형성될 수도 있다.
도 41은 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다. 도 42 및 도 43은 도 41에 도시된 화소회로의 일부 소자들을 개략적으로 도시하는 도면들이다. 도 44는 도 41의 일부 구성을 발췌하여 도시한 배치도이다. 도 45는 도 41의 XIII-XIII'를 따라 절취한 단면도이다. 도 45는 제3회로영역(PCA3)에 배치된 소자들의 일부에 대한 단면도이다.
도 41에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 구성요소들에 대해 동일한 참조 부호들을 사용하며, 따라서, 이에 대해 중복되는 설명은 반복되지 않을 수 있다. 도 41에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 일부 구성요소들에 대한 참조 부호들은 생략될 수 있다. 도 41에 도시된 표시장치는 도 20을 참조하여 전술된 표시장치에서 제1도전층(210)이 생략되고, 일부 구성요소들이 변경된 점을 제외하면, 나머지 구성요소들은 도 20을 참조하여 전술된 표시장치의 구성요소들과 동일 또는 실질적으로 동일(또는 유사)할 수 있다. 이하, 도 10 내지 도 25를 참조하여 전술된 실시예와의 차이점을 중심으로 설명한다.
기판(100) 상에 제1절연층(111)이 배치되고, 제1절연층(111) 상에, 도 42에 도시된 바와 같이 실리콘 반도체를 포함하는 반도체 패턴(CP)이 배치될 수 있다. 반도체 패턴(CP)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 반도체 패턴(CP)은 회로영역마다 +y 방향으로 돌출된 돌출부(CPpa)와 -y 방향으로 돌출된 돌출부(CPpb)를 포함할 수 있다.
제1절연층(111) 상에 반도체 패턴(CP)을 덮으며 제2절연층(112)이 배치되고, 제2절연층(112) 상에 제2도전층이 배치될 수 있다. 도 43에 도시된 바와 같이, 제2도전층은 제1전극층(220), 제5전극층(225) 및 제2-2초기화전압선(VL22)을 포함할 수 있다.
제1전극층(220)과 제5전극층(225)은 각각 아일랜드 형상으로 구비될 수 있다. 제2-2초기화전압선(VL22)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 제5전극층(225)은 본체로부터 -y 방향으로 돌출된 돌출부(225p)를 포함할 수 있다. 돌출부(225p)는 각 회로영역에 배치될 수 있다.
제2절연층(112) 상에 제2도전층을 덮으며 제3절연층(113)이 배치되고, 제3절연층(113) 상에 제3도전층이 배치될 수 있다. 도 13에 도시된 바와 같이, 제3도전층은 제2전극층(230), 기준전압선(VRL) 및 제1초기화전압선(VL1)을 포함할 수 있다. 제3도전층은 리페어선(RL)을 더 포함할 수 있다.
제3절연층(113) 상에 제3도전층을 덮으며 제4절연층(114)이 배치되고, 제4절연층(114) 상에, 도 14에 도시된 바와 같이 산화물 반도체를 포함하는 반도체층(OACT)이 배치될 수 있다. 반도체층(OACT)은 제1반도체층(OACT1), 제2반도체층(OACT2), 제3반도체층(OACT3) 및 제4반도체층(OACT4)을 포함할 수 있다.
제4절연층(114) 상에 반도체층(OACT)을 덮으며 제5절연층(115)이 배치되고, 제5절연층(115) 상에 제4도전층이 배치될 수 있다. 도 15 및 도 16에 도시된 바와 같이, 제4도전층은 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL) 및 제2-1초기화전압선(VL21)을 포함할 수 있다. 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL)의 일부는 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들(G1 내지 G7)을 포함할 수 있다.
제5절연층(115) 상에 제4도전층을 덮으며 제6절연층(116)이 배치되고, 제6절연층(116) 상에 제5도전층이 배치될 수 있다. 도 17에 도시된 바와 같이, 제5도전층은 데이터선(DL) 및 연결전극들(260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268)을 포함할 수 있다.
제6절연층(116) 상부에 제5도전층을 덮으며 제7절연층(117)이 배치되고, 제7절연층(117) 상부에 제6도전층이 배치될 수 있다. 도 18a 내지 도 18d에 도시된 바와 같이, 제6도전층은 복수의 수직 도전선들 및 연결전극(270)을 포함할 수 있다.
제7절연층(117) 상부에 제6도전층을 덮으며 제8절연층(118)이 배치되고, 제8절연층(118) 상에 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다. 복수의 수직 도전선들은 도 18a 내지 도 18d에 도시된 바와 같이, 수직 구동전압선(PLv), 수직 초기화전압선들, 공통전압선(EOL) 및 수직 기준전압선(VRLv)을 포함할 수 있다. 수직 초기화전압선들은 제1수직 초기화전압선(VL1v), 제2-1수직 초기화전압선(VL21v), 제2-2수직 초기화전압선(VL22v)을 포함할 수 있다.
도 44 및 도 45에 도시된 바와 같이, 연결전극(264)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(52)을 통해 반도체 패턴(CP)의 돌출부(CPpb)에 전기적으로 연결될 수 있다. 연결전극(264)은 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(53)을 통해 제1반도체층(OACT1)의 일부인 제5트랜지스터(T5)의 드레인영역(D5)에 전기적으로 연결될 수 있다. 연결전극(264)은 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(54)을 통해 제5전극층(225)의 돌출부(225p)에 전기적으로 연결될 수 있다. 수직 구동전압선(PLv)의 돌출부(PLvp)는 제7절연층(117)을 지나는(예를 들어, 관통하는) 컨택홀(62)을 통해 제3회로영역(PCA3)의 연결전극(264)에 전기적으로 연결될 수 있다.
도 21 및 도 27에 도시된 바와 같이, 표시영역(DA)의 가장자리에 배치된 첫번째 열의 화소 및 마지막 열의 화소의 주변에서, 반도체 패턴(CP)의 단부와 수직 구동전압선(PLv)의 돌출부(PLvp)가 전기적으로 연결될 수 있다. 이에 따라 반도체 패턴(CP)은 수직 구동전압선(PLv)과 함께 표시영역(DA)에서 구동전압(ELVDD)을 공급하는 메쉬 구조의 수평배선으로 기능할 수 있다.
본 발명의 실시예는 반도체 패턴(CP)이 표시영역(DA)에서 화소회로(PCa)에 구동전압(ELVDD)을 공급하는 정전압선으로 구현된 예이다.
도 46은 일 실시예에 따른 도 9a에 도시된 화소의 트랜지스터들 및 커패시터들 등을 개략적으로 나타낸 도면이다. 도 47 및 도 48은 도 46에 도시된 화소회로의 일부 소자들을 개략적으로 도시하는 도면들이다.
도 46에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 구성요소들에 대해 동일한 참조 부호들을 사용하며, 따라서 이에 대해 중복되는 설명은 반복되지 않을 수 있다. 도 46에서 도 10 내지 도 25를 참조하여 전술된 구성요소들과 동일한 또는 실질적으로 동일한 일부 구성요소들에 대한 참조 부호들은 생략될 수 있다. 도 46에 도시된 표시장치는 도 20을 참조하여 전술된 표시장치에서 제1도전층(210)이 생략되고, 일부 구성요소들이 변경된 점을 제외하면, 나머지 구성요소들은 도 20을 참조하여 전술된 표시장치의 구성요소들과 동일 또는 실질적으로 동일(또는 유사)할 수 있다. 이하, 도 10 내지 도 25를 참조하여 전술된 실시예와의 차이점을 중심으로 설명한다.
기판(100) 상에 제1절연층(111)이 배치되고, 제1절연층(111) 상에, 도 47에 도시된 바와 같이 실리콘 반도체를 포함하는 반도체 패턴(CP)이 배치될 수 있다. 반도체 패턴(CP)은 제1반도체 패턴(CP1) 및 제2반도체 패턴(CP2)을 포함할 수 있다. 제1반도체 패턴(CP1)은 x 방향으로 연장되고, 제1회로영역(PCA1), 제2회로영역(PCA2) 및 제3회로영역(PCA3)을 가로지르며 배치될 수 있다. 제2반도체 패턴(CP2)은 회로영역마다 아일랜드 형상으로 구비될 수 있다.
제1절연층(111) 상에 반도체 패턴(CP)을 덮으며 제2절연층(112)이 배치되고, 제2절연층(112) 상에 제2도전층이 배치될 수 있다. 도 12에 도시된 바와 같이, 제2도전층은 제1전극층(220), 구동전압선(PL) 및 제2-2초기화전압선(VL22)을 포함할 수 있다.
제2절연층(112) 상에 제2도전층을 덮으며 제3절연층(113)이 배치되고, 제3절연층(113) 상에 제3도전층이 배치될 수 있다. 도 13에 도시된 바와 같이, 제3도전층은 제2전극층(230), 기준전압선(VRL) 및 제1초기화전압선(VL1)을 포함할 수 있다. 제3도전층은 리페어선(RL)을 더 포함할 수 있다.
제3절연층(113) 상에 제3도전층을 덮으며 제4절연층(114)이 배치되고, 제4절연층(114) 상에, 도 14에 도시된 바와 같이 산화물 반도체를 포함하는 반도체층(OACT)이 배치될 수 있다.
제4절연층(114) 상에 반도체층(OACT)을 덮으며 제5절연층(115)이 배치되고, 제5절연층(115) 상에 제4도전층이 배치될 수 있다. 도 15 및 도 16에 도시된 바와 같이, 제4도전층은 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL) 및 제2-1초기화전압선(VL21)을 포함할 수 있다. 제3전극층(240), 제4전극층(250), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GRL), 제4게이트선(EML), 제5게이트선(EMBL)의 일부는 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들(G1 내지 G7)을 포함할 수 있다.
제5절연층(115) 상에 제4도전층을 덮으며 제6절연층(116)이 배치되고, 제6절연층(116) 상에 제5도전층이 배치될 수 있다. 도 48에 도시된 바와 같이, 제5도전층은 데이터선(DL) 및 연결전극들(260, 261, 262, 263, 264, 265, 266, 267a, 267b, 268, 290)을 포함할 수 있다.
연결전극(260)의 제1영역(260a)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(31)을 통해 제1트랜지스터(T1)의 소스영역(S1)에 전기적으로 연결될 수 있다. 연결전극(260)의 제1영역(260a)은 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(32)을 통해 제2전극층(230)에 전기적으로 연결될 수 있다. 연결전극(260)의 제2영역(260b)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(71)을 통해 제6트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다. 연결전극(260)의 제2영역(260b)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(72)을 통해 제2반도체 패턴(CP2)의 일단에 전기적으로 연결될 수 있다.
연결전극(290)은 제5절연층(115)과 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(74)을 통해 제4트랜지스터(T4)의 드레인영역(D4)에 전기적으로 연결될 수 있다. 연결전극(290)은 제2절연층(112), 제3절연층(113), 제4절연층(114), 제5절연층(115) 및 제6절연층(116)을 지나는(예를 들어, 관통하는) 컨택홀(73)을 통해 제2반도체 패턴(CP2)의 타단에 전기적으로 연결될 수 있다.
제6절연층(116) 상부에 제5도전층을 덮으며 제7절연층(117)이 배치되고, 제7절연층(117) 상부에 제6도전층이 배치될 수 있다. 도 18a 내지 도 18d에 도시된 바와 같이, 제6도전층은 복수의 수직 도전선들 및 연결전극(270)을 포함할 수 있다.
제7절연층(117) 상부에 제6도전층을 덮으며 제8절연층(118)이 배치되고, 제8절연층(118) 상에 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다.
본 발명의 실시예에서 표시장치(1)는 회로영역에 배치된 미작동 실리콘 박막트랜지스터(TRs)의 일 구성요소로서 제1반도체 패턴(CP1) 및 화소회로(PCa) 내에서 노드들을 연결하는 연결전극으로서 제2반도체 패턴(CP2)을 표시영역(DA)에 구비할 수 있다.
도 46에 도시된 표시장치(1)는 도 26에 도시된 화소회로에 제2반도체 패턴(CP2)이 추가된 구조이나, 본 개시는 이에 한정되지 않는다. 예를 들어, 표시장치(1)는 도 20 또는 도 29를 참조하여 전술된 화소회로에 제2반도체 패턴(CP2)이 추가되거나, 회로영역에서 제1반도체 패턴(CP1)이 생략되어 미작동 실리콘 박막트랜지스터(TRs)가 형성되지 않고, 제2반도체 패턴(CP2)만을 포함할 수도 있다.
도 10 내지 도 48은 도 9a에 도시된 바와 같이 화소회로가 N형의 산화물 트랜지스터인 예에 대응하여 설명하였으나, 도 9b에 도시된 바와 같이 화소회로가 N형의 산화물 트랜지스터와 P형의 실리콘 트랜지스터를 포함하는 경우에도 도 10 내지 도 48에 도시된 바와 같은 반도체 패턴이 표시영역에 적용될 수 있다. 예를 들어, 반도체 패턴은 화소회로 및/또는 외곽회로의 실리콘 트랜지스터를 형성하는 공정 시에 표시영역에 형성될 수 있다. 반도체 패턴은 트랜지스터 및/또는 도전선으로 기능하도록 구현될 수 있다.
주변영역(PA)과 표시영역(DA) 간의 LTPS(Low Temperature Poly-Silicon) 밀도차가 나타나게 되면 패턴 CD(Critical Dimension) 산포가 발생할 수 있다. 본 발명의 실시예들은 실리콘 박막트랜지스터를 형성할 때 표시영역(DA)에 실리콘을 포함하는 반도체 패턴(CP)을 형성함으로써 주변영역(PA)과 표시영역(DA) 간의 패턴 CD 산포를 최소화 또는 감소시킬 수 있다.
전술된 본 발명의 실시예들에 따르면, 표시 품질을 향상시킨 표시장치가 제공될 수 있다. 그러나 본 개시는 이에 한정되는 것은 아니다.
전술한 내용은 본 개시 내용의 일부 실시예를 예시한 것이며, 이를 제한하는 것으로 해석되어서는 안 된다. 일부 실시예가 설명되었지만, 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 실시예에서 다양한 변형이 가능하다는 것을 쉽게 이해할 것이다. 달리 설명되지 않는 한, 각각의 실시예 내의 특징 또는 관점에 대한 설명은 일반적으로 다른 실시예의 다른 유사한 특징 또는 관점에 대해 이용 가능한 것으로 간주되어야 한다는 것이 이해될 것이다. 따라서, 당업자에게 명백한 바와 같이, 달리 구체적으로 명시하지 않는 한 특정 실시예와 관련하여 설명된 특징, 특성 및/또는 구성요소는 단독으로 또는 이와 관련하여 설명된 특징, 특성 및/또는 요소와 조합하여 사용될 수 있다. 그러므로, 전술한 내용은 다양한 예시적인 실시예를 예시한 것이며 본 명세서에 개시된 특정 실시예에 제한되는 것으로 해석되어서는 안 되며, 개시된 실시예뿐만 아니라 다른 예시적인 실시예에 대한 다양한 수정이 의도된 것으로 이해되어야 한다. 첨부된 청구범위 및 그 등가물에 정의된 바와 같이 본 개시의 사상 및 범위 내에 포함된다.

Claims (24)

  1. 표시영역 및 주변영역을 포함하는 표시장치에 있어서,
    상기 주변영역에 배치되고, 실리콘 반도체층을 포함하는 제1박막트랜지스터;
    상기 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제2박막트랜지스터; 및
    상기 표시영역에 배치되고, 상기 제1박막트랜지스터의 상기 실리콘 반도체층과 동일층에 배치된 반도체 패턴;을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 반도체 패턴은 실리콘 반도체를 포함하는, 표시장치.
  3. 제2항에 있어서,
    상기 반도체 패턴은 플로팅 상태로 구성된, 표시장치.
  4. 제1항에 있어서,
    상기 반도체 패턴에 중첩하는 도전층; 및
    상기 도전층에 중첩하지 않는 상기 반도체 패턴의 대향하는 일단들에 전기적으로 연결된 신호선들;을 더 포함하고,
    상기 신호선들은 상기 도전층에 전기적으로 연결된, 표시장치.
  5. 제4항에 있어서,
    상기 도전층은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치된, 표시장치.
  6. 제4항에 있어서,
    상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩한, 표시장치.
  7. 제1항에 있어서,
    상기 반도체 패턴에 중첩하는 복수의 도전전극들; 및
    상기 복수의 도전전극들 중 상기 반도체 패턴의 인접하는 도전전극들 사이의 부분들에 전기적으로 연결된 신호선들;을 더 포함하고,
    상기 신호선들은 상기 도전전극들에 전기적으로 연결된, 표시장치.
  8. 제7항에 있어서,
    상기 도전전극들은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치된, 표시장치.
  9. 제7항에 있어서,
    상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩한, 표시장치.
  10. 제1항에 있어서,
    상기 반도체 패턴에 중첩하는 상부 도전층;
    상기 반도체 패턴에 중첩된 하부 도전층; 및
    상기 상부 도전층에 중첩하지 않는 상기 반도체 패턴의 대향하는 일단들에 전기적으로 연결된 신호선들;을 더 포함하고,
    상기 신호선들은 상기 상부 도전층 및 상기 하부 도전층에 전기적으로 연결된, 표시장치.
  11. 제10항에 있어서,
    상기 상부 도전층은 상기 제1박막트랜지스터의 게이트전극과 동일층에 배치된, 표시장치.
  12. 제10항에 있어서,
    상기 제2박막트랜지스터의 산화물 반도체층이 상기 반도체 패턴에 중첩한, 표시장치.
  13. 제1항에 있어서,
    상기 반도체 패턴은 행 방향으로 서로 이격된 복수의 반도체 패턴들을 포함하고,
    상기 표시장치는,
    상기 복수의 반도체 패턴들을 가로지르며 상기 복수의 반도체 패턴들에 중첩하는 도전층;
    상기 복수의 반도체 패턴들의 일단들에 전기적으로 연결된 제1신호선; 및
    상기 복수의 반도체 패턴들의 타단들에 전기적으로 연결된 제2신호선;을 더 포함하는, 표시장치.
  14. 제13항에 있어서,
    상기 제1신호선과 상기 제2신호선은 정전압 신호를 공급받고,
    상기 도전층은 제1전압레벨의 전압과 상기 제1전압레벨보다 낮은 제2전압레벨의 전압을 포함하는 신호를 공급받는, 표시장치.
  15. 제13항에 있어서,
    상기 복수의 반도체 패턴들과 동일층에 배치되고, 상기 행 방향으로 연장된 제2반도체 패턴;
    상기 제2반도체 패턴에 중첩하는 제2도전층; 및
    상기 제2도전층에 중첩하지 않는 상기 제2반도체 패턴의 대향하는 일단들에 전기적으로 연결된 제3신호선들;을 더 포함하고,
    상기 제3신호선들은 상기 제1신호선과 상기 제2신호선으로 공급되는 전압과 동일한 전압을 공급받는, 표시장치.
  16. 제1항에 있어서,
    상기 반도체 패턴에 중첩하는 도전층; 및
    상기 도전층에 전기적으로 연결된 신호선;을 더 포함하는, 표시장치.
  17. 제1항에 있어서,
    상기 반도체 패턴은 정전압을 공급하는 도전선에 전기적으로 연결된, 표시장치.
  18. 제1항에 있어서,
    상기 표시영역에 배치되고, 상기 실리콘 반도체층의 상부층에 배치된 산화물 반도체층을 포함하는 제3박막트랜지스터;를 더 포함하고,
    상기 반도체 패턴은 상기 제2박막트랜지스터의 산화물 반도체층과 상기 제3박막트랜지스터의 산화물 반도체층을 전기적으로 연결하는, 표시장치.
  19. 제1항에 있어서,
    상기 주변영역에 배치되고, 상기 산화물 반도체층을 포함하는 제3박막트랜지스터;를 더 포함하는, 표시장치.
  20. 제1항에 있어서,
    상기 표시영역에 배치되고, 상기 실리콘 반도체층을 포함하는 제4박막트랜지스터;를 더 포함하는, 표시장치.
  21. 표시영역 및 주변영역을 포함하는 표시장치에 있어서,
    상기 표시영역에 배치된 반도체 패턴;
    상기 반도체 패턴 상에 배치되고, 상기 반도체 패턴에 중첩하는 도전층;
    상기 도전층 상에 배치되고, 상기 도전층에 중첩하는 제1전극층;
    상기 제1전극층 상에 배치된 산화물 반도체층;
    상기 산화물 반도체층 상에 배치된 제2전극층; 및
    상기 제2전극층 상에 배치되고, 상기 제2전극층에 중첩하는 제3전극층;을 포함하는 표시장치.
  22. 제11항에 있어서,
    상기 반도체 패턴은 실리콘 반도체를 포함하는, 표시장치.
  23. 제21항에 있어서,
    상기 표시영역에 배치되고, 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함하고,
    상기 반도체 패턴은 상기 하부 도전층에 중첩하는, 표시장치.
  24. 제21항에 있어서,
    상기 주변영역에 배치된 실리콘 반도체층; 및
    상기 실리콘 반도체층 상에 배치되고, 상기 실리콘 반도체층에 중첩하는 제4전극층;을 더 포함하고,
    상기 실리콘 반도체층은 상기 반도체 패턴과 동일층에 배치되고,
    상기 제4전극층은 상기 도전층과 동일층에 배치된, 표시장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003150A (ko) * 2017-06-30 2019-01-09 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR101962860B1 (ko) * 2014-02-25 2019-03-27 엘지디스플레이 주식회사 조절가능한 리프레시 레이트로 구동되는 선택적인 부분들을 포함하는 디스플레이 및 이를 구동하는 방법
KR102013488B1 (ko) * 2016-03-23 2019-08-22 가부시키가이샤 재팬 디스프레이 표시 장치 및 그 제조 방법
US20200373336A1 (en) * 2016-09-14 2020-11-26 Tianma Japan, Ltd. Semiconductor device
KR20220115709A (ko) * 2021-02-09 2022-08-18 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101962860B1 (ko) * 2014-02-25 2019-03-27 엘지디스플레이 주식회사 조절가능한 리프레시 레이트로 구동되는 선택적인 부분들을 포함하는 디스플레이 및 이를 구동하는 방법
KR102013488B1 (ko) * 2016-03-23 2019-08-22 가부시키가이샤 재팬 디스프레이 표시 장치 및 그 제조 방법
US20200373336A1 (en) * 2016-09-14 2020-11-26 Tianma Japan, Ltd. Semiconductor device
KR20190003150A (ko) * 2017-06-30 2019-01-09 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220115709A (ko) * 2021-02-09 2022-08-18 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치

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