WO2024203285A1 - 窒化物半導体装置 - Google Patents

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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • This disclosure relates to nitride semiconductor devices.
  • nitride semiconductors such as gallium nitride (GaN)
  • GaN gallium nitride
  • a nitride semiconductor device having such a configuration includes, for example, an electron transit layer, an electron supply layer formed on the electron transit layer and having a larger band gap than the electron transit layer, a gate layer formed on the electron transit layer and containing acceptor-type impurities, a gate electrode formed on the gate layer, and a passivation layer covering the electron supply layer, gate layer, and gate electrode.
  • This nitride semiconductor device also includes a field plate electrode that is integrated with the source electrode and extends from the source electrode across the gate layer and gate electrode toward the drain electrode.
  • parasitic capacitance may occur due to the field plate electrode. This parasitic capacitance may adversely affect switching responsiveness.
  • a nitride semiconductor device includes an electron transport layer made of a nitride semiconductor, an electron supply layer formed on the electron transport layer and made of a nitride semiconductor having a band gap larger than that of the electron transport layer, a gate layer formed on the electron supply layer and made of a nitride semiconductor containing an acceptor-type impurity, a gate electrode formed on the gate layer, and a passivation layer covering the electron supply layer, the gate layer, and the gate electrode, the passivation layer having a first opening and a second opening spaced apart in a first direction, and the gate layer being located between the first opening and the second opening.
  • the semiconductor device includes a source electrode that contacts the electron supply layer through a first opening, a drain electrode that contacts the electron supply layer through the second opening, and a field plate electrode that is formed on the passivation layer and is electrically connected to the source electrode, the field plate electrode including a plate extension that extends in a region between the gate layer and the drain electrode in a plan view and faces the electron supply layer through the passivation layer, and an opening is formed in the field plate electrode, and the opening is formed in at least one of the plate extension and a position that overlaps with the gate layer in a plan view.
  • the nitride semiconductor device can reduce the parasitic capacitance caused by the field plate electrode.
  • FIG. 1 is an illustrative schematic plan view of a nitride semiconductor device according to the first embodiment.
  • FIG. 2 is an enlarged view of the dashed-dotted frame A1 in FIG. 1, and is a schematic plan view in which a passivation layer and a field plate electrode are added to the nitride semiconductor device in FIG.
  • FIG. 3 is a schematic cross-sectional view of the nitride semiconductor device taken along line F3-F3 in FIG.
  • FIG. 4 is a schematic cross-sectional view of the nitride semiconductor device taken along line F4-F4 in FIG.
  • FIG. 5 is a schematic plan view showing an enlargement of the dashed-dotted frame A2 in FIG. FIG.
  • FIG. 6 is a schematic plan view showing an enlargement of the dashed-dotted frame A2 in FIG. 2, which shows the state of the depletion layer when a drain-source voltage is applied.
  • FIG. 7 is a schematic enlarged plan view of a field plate electrode and its periphery in the nitride semiconductor device according to the second embodiment.
  • FIG. 8 is a schematic cross-sectional view of the nitride semiconductor device taken along line F8-F8 in FIG.
  • FIG. 9 is a schematic enlarged plan view of a field plate electrode and its periphery in the nitride semiconductor device according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view of the nitride semiconductor device taken along line F10-F10 in FIG. FIG.
  • FIG. 11 is a schematic plan view showing an opening of a field plate electrode and its periphery in a modified nitride semiconductor device, on an enlarged scale.
  • FIG. 12 is a schematic enlarged plan view of an opening in a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 13 is a schematic plan view showing an enlarged view of an opening in a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 14 is a schematic plan view showing an enlarged view of an opening in a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 12 is a schematic enlarged plan view of an opening in a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 13 is a schematic plan view showing an enlarged view of an opening in a field plate electrode and
  • FIG. 15 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 16 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 17 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 18 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 16 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 17 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 19 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 20 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 21 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 22 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 20 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 21 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 23 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 24 is a schematic enlarged plan view of a field plate electrode and its periphery in a nitride semiconductor device according to a modified example.
  • FIG. 25 is a schematic cross-sectional view of the nitride semiconductor device taken along line F25-F25 in FIG.
  • FIG. 26 is a schematic cross-sectional view of a nitride semiconductor device according to a modified example.
  • FIG. 27 is a schematic cross-sectional view of a nitride semiconductor device according to a modified example.
  • statements such as “the dimensions (width, depth, length, distance) of part A are equal to the dimensions (width, depth, length, distance) of part B" or “the dimensions (width, depth, length, distance) of part A and the dimensions (width, depth, length, distance) of part B are equal to each other” mean that the absolute value of the difference between the dimensions (width, depth, length, distance) of part A and the dimensions (width, depth, length, distance) of part B is within 10% of the dimensions (width, depth, length, distance) of part A, for example.
  • Figure 1 shows a schematic planar structure of the nitride semiconductor device 10.
  • Figure 2 shows a schematic enlarged planar structure of a portion of the nitride semiconductor device 10 in Figure 1.
  • Figure 3 shows a schematic cross-sectional structure of the nitride semiconductor device 10 in Figure 2 taken along line F3-F3.
  • the nitride semiconductor device 10 is configured as a high electron mobility transistor (HEMT) using a nitride semiconductor.
  • HEMT high electron mobility transistor
  • examples of the nitride semiconductor that can be used include gallium nitride (GaN), aluminum nitride (AlN), and indium nitride (InN), and can generally be expressed as Al x In y Ga 1-x-y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • planar view refers to viewing an object (nitride semiconductor device 10 or a component thereof) in the Z direction of the mutually orthogonal XYZ axes shown in each figure, unless otherwise expressly stated.
  • a nitride semiconductor device 10 includes a plurality of unit transistors 10A having a HEMT structure using a nitride semiconductor.
  • a nitride semiconductor device 10 includes a plurality of unit transistors 10A having a HEMT structure using a nitride semiconductor.
  • the unit transistor 10A (nitride semiconductor device 10) includes a semiconductor substrate 12, a buffer layer 14 formed on the semiconductor substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer 18 formed on the electron transit layer 16.
  • the semiconductor substrate 12 may be formed of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate materials.
  • the semiconductor substrate 12 may be a Si substrate.
  • the thickness of the semiconductor substrate 12 may be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the buffer layer 14 may be located between the semiconductor substrate 12 and the electron transport layer 16.
  • the buffer layer 14 may be composed of any material that can facilitate epitaxial growth of the electron transport layer 16.
  • the buffer layer 14 may include one or more nitride semiconductor layers.
  • the buffer layer 14 may include at least one of an AlN layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer having different aluminum (Al) compositions.
  • the buffer layer 14 may be composed of a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure.
  • impurities may be introduced into a portion of the buffer layer 14 to make the buffer layer 14 semi-insulating.
  • the impurity may be, for example, carbon (C) or iron (Fe), and the concentration of the impurity may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron travel layer 16 is made of a nitride semiconductor.
  • the electron travel layer 16 is, for example, a GaN layer.
  • the thickness of the electron travel layer 16 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity may be introduced into a part of the electron travel layer 16 to make the electron travel layer 16 semi-insulating except for the surface layer region.
  • the impurity is, for example, C
  • the peak concentration of the impurity in the electron travel layer 16 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the electron supply layer 18 is made of a nitride semiconductor having a larger band gap than the electron transit layer 16.
  • the electron supply layer 18 is, for example, an AlGaN layer.
  • the electron supply layer 18 is made of Al x Ga 1-x N, where x is 0.1 ⁇ x ⁇ 0.4, and more preferably 0.2 ⁇ x ⁇ 0.3.
  • the thickness of the electron supply layer 18 is, for example, 5 nm or more and 20 nm or less.
  • the electron transit layer 16 and the electron supply layer 18 are composed of nitride semiconductors having different lattice constants. Therefore, the nitride semiconductor (e.g., GaN) constituting the electron transit layer 16 and the nitride semiconductor (e.g., AlGaN) constituting the electron supply layer 18 form a lattice-mismatched heterojunction.
  • the energy level of the conduction band of the electron transit layer 16 near the heterojunction interface is lower than the Fermi level due to spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and piezoelectric polarization caused by stress experienced by the electron supply layer 18 near the heterojunction interface.
  • 2DEG two-dimensional electron gas
  • the unit transistor 10A (nitride semiconductor device 10) further includes a gate layer 22 formed on the electron supply layer 18, a gate electrode 24 formed on the gate layer 22, and a passivation layer 26.
  • the passivation layer 26 is formed on the electron supply layer 18, the gate layer 22, and the gate electrode 24, and includes a first opening 26A and a second opening 26B.
  • the first opening 26A and the second opening 26B are spaced apart in the X direction.
  • the nitride semiconductor device 10 further includes a source electrode 28 that contacts the electron supply layer 18 through the first opening 26A, and a drain electrode 30 that contacts the electron supply layer 18 through the second opening 26B.
  • the X direction corresponds to the "first direction".
  • the gate layer 22 is located between the first opening 26A and the second opening 26B of the passivation layer 26, and is spaced apart from each of the first opening 26A and the second opening 26B. The gate layer 22 is located closer to the first opening 26A than to the second opening 26B.
  • the gate layer 22 has a band gap smaller than that of the electron supply layer 18 and is composed of a nitride semiconductor containing an acceptor-type impurity.
  • the gate layer 22 may be composed of any material having a band gap smaller than that of the electron supply layer 18, which is, for example, an AlGaN layer.
  • the gate layer 22 is a GaN layer doped with an acceptor-type impurity (a p-type GaN layer).
  • the acceptor-type impurity may include at least one of zinc (Zn), magnesium (Mg), and C.
  • the maximum concentration of the acceptor-type impurity in the gate layer 22 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the energy levels of the electron transit layer 16 and the electron supply layer 18 are raised by the inclusion of acceptor-type impurities in the gate layer 22. Therefore, in the region directly below the gate layer 22, the energy level of the conduction band of the electron transit layer 16 near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 is approximately the same as or higher than the Fermi level. Therefore, at zero bias when no voltage is applied to the gate electrode 24, 2DEG 20 is not formed in the electron transit layer 16 in the region directly below the gate layer 22. On the other hand, 2DEG 20 is formed in the electron transit layer 16 in regions other than the region directly below the gate layer 22.
  • the presence of the gate layer 22 doped with acceptor-type impurities causes the 2DEG 20 to disappear in the region directly below the gate layer 22.
  • the transistor operates normally off.
  • an appropriate on-voltage is applied to the gate electrode 24, a channel is formed by the 2DEG 20 in the electron transit layer 16 in the region directly below the gate electrode 24, providing electrical continuity between the source and drain.
  • the gate electrode 24 is composed of one or more metal layers.
  • the gate electrode 24 is a titanium nitride (TiN) layer.
  • the gate electrode 24 may be composed of a first metal layer formed of a material containing Ti and a second metal layer formed of a material containing TiN and stacked on the first metal layer.
  • the gate electrode 24 can form a Schottky junction with the gate layer 22.
  • the gate electrode 24 can be formed in an area smaller than the gate layer 22 in a plan view.
  • the thickness of the gate electrode 24 is, for example, 50 nm or more and 200 nm or less.
  • the passivation layer 26 is formed on the electron supply layer 18.
  • the passivation layer 26 covers the electron supply layer 18, the gate layer 22, and the gate electrode 24.
  • the passivation layer 26 may be made of a material containing any one of silicon nitride (SiN), silicon dioxide (SiO 2 ), silicon oxynitride (SiON), alumina (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON).
  • the thickness of the passivation layer 26 is thicker than the thickness of the electron supply layer 18.
  • the thickness of the passivation layer 26 is, for example, 300 nm or more and 1000 nm or less.
  • the thickness of the passivation layer 26 can be changed arbitrarily.
  • the source electrode 28 and the drain electrode 30 are disposed on the upper surface of the electron supply layer 18 so as to sandwich the gate layer 22.
  • the source electrode 28 and the drain electrode 30 may be formed of one or more metal layers.
  • the source electrode 28 and the drain electrode 30 may be formed of a combination of two or more metal layers selected from a group including a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • At least a portion of the source electrode 28 is filled in the first opening 26A and is in ohmic contact with the 2DEG 20 directly below the electron supply layer 18 through the first opening 26A.
  • at least a portion of the drain electrode 30 is filled in the second opening 26B and is in ohmic contact with the 2DEG 20 directly below the electron supply layer 18 through the second opening 26B.
  • the unit transistor 10A (nitride semiconductor device 10) further includes a field plate electrode 32 electrically connected to the source electrode 28.
  • the field plate electrode 32 is integrated with the source electrode 28.
  • the field plate electrode 32 serves to reduce electric field concentration near the end of the gate electrode 24 and near the end of the gate layer 22 when a drain voltage is applied to the drain electrode 30 in a zero bias state where no gate voltage is applied to the gate electrode 24.
  • the detailed configuration of the field plate electrode 32 will be described later.
  • FIG. 1 shows the planar structures of the contact portions of both the source electrode 28 and the drain electrode 30 that contact the electron supply layer 18.
  • the nitride semiconductor device 10 includes a plurality of source electrodes 28 arranged side by side in the X and Y directions in a plan view on the electron supply layer 18.
  • a total of six source electrodes 28 are arranged at a distance from each other in three rows in the X direction and two rows in the Y direction.
  • Each source electrode 28 is formed in a strip shape extending in the Y direction in a plan view.
  • the nitride semiconductor device 10 also includes a plurality of drain electrodes 30 arranged side by side in the X and Y directions in plan view on the electron supply layer 18.
  • a total of four drain electrodes 30 are arranged at a distance from each other, in two rows in the X direction and two rows in the Y direction.
  • Each drain electrode 30 is formed in a strip shape extending in the Y direction in plan view.
  • the plurality of drain electrodes 30 and the plurality of source electrodes 28 are arranged alternately one by one in the X direction. In this case, for example, a source electrode 28 is located at both ends in the X direction.
  • the nitride semiconductor device 10 also includes a plurality of gate layers 22 and a plurality of gate electrodes 24 arranged side by side in the X and Y directions in a plan view on the electron supply layer 18.
  • a total of six gate layers 22 and gate electrodes 24 are arranged in three rows in the X direction and two rows in the Y direction.
  • Each gate layer 22 and each gate electrode 24 extends in the Y direction and surrounds one of the source electrodes 28 in a plan view. That is, each gate layer 22 and each gate electrode 24 is formed in a ring shape.
  • annular refers not only to any structure that is continuous without ends, i.e., that forms a loop, but also to structures that have a shape with a break (gap), such as a C-shape.
  • Such “annular” shapes include not only ovals, but also any shape that includes multiple corners with a specified angle, such as a right angle, or rounded corners.
  • Figure 2 shows a schematic planar structure of the nitride semiconductor device 10 in a region enclosed by a dashed line frame A1 in Figure 1.
  • Figure 2 shows a schematic planar structure in which a passivation layer 26 and a field plate electrode 32 are added to Figure 1, and a part in the Y direction is omitted in order to enlarge the figure.
  • Figure 4 shows a schematic cross-sectional structure of the nitride semiconductor device 10 cut along line F4-F4 in Figure 2.
  • Figures 5 and 6 show schematic planar structures in which the region enclosed by a dashed line frame A2 in Figure 2 is enlarged.
  • the field plate electrode 32 is disposed between two drain electrodes 30 that are spaced apart in the X direction.
  • the field plate electrode 32 is formed in a rectangular shape in a plan view.
  • the field plate electrode 32 is provided on both sides of the source electrode 28 in the X direction.
  • the field plate electrode 32 extends into the region between the gate layer 22 and the drain electrode 30 in a plan view.
  • the field plate electrode 32 is formed on the passivation layer 26.
  • the field plate electrode 32 includes a plate extension portion 34 that faces the electron supply layer 18 through the passivation layer 26, and a gate opposing portion 36 that faces the gate layer 22 through the passivation layer 26.
  • the field plate electrode 32 also includes a source connection portion 38 that faces the electron supply layer 18 through the passivation layer 26 at a position closer to the source electrode 28 than the gate opposing portion 36.
  • the plate extension portion 34, the gate opposing portion 36, and the source connection portion 38 are integrated.
  • the plate extension portion 34 is provided on the opposite side of the gate opposing portion 36 to the source electrode 28 in the X direction.
  • the plate extension portion 34 is provided closer to the drain electrode 30 than the gate opposing portion 36 in the X direction.
  • the plate extension portion 34 is also separated from the drain electrode 30 in the X direction.
  • the gate facing portion 36 faces the gate electrode 24 via the passivation layer 26.
  • the plate extension 34 has a plate tip surface 34A that faces the drain electrode 30 in a plan view.
  • the plate tip surface 34A extends along the Y direction in a plan view.
  • the plate tip surface 34A is disposed between the gate layer 22 and the drain electrode 30 in the X direction.
  • the X-direction length of the field plate electrode 32 is set according to the X-direction position of the plate tip surface 34A.
  • the length of the field plate electrode 32 is set appropriately according to the switching speed and withstand voltage required of the nitride semiconductor device 10.
  • the X-direction position of the plate tip surface 34A is set appropriately according to the switching speed and withstand voltage required of the nitride semiconductor device 10.
  • the gate opposing portion 36 is formed by a region of the field plate electrode 32 that overlaps with the gate layer 22 in a planar view. Therefore, in a planar view, the length in the X direction of the gate opposing portion 36 is shorter than the length in the X direction of the plate extension portion 34. In a planar view, the length in the X direction of the gate opposing portion 36 is equal to the width (length in the X direction) of the gate layer 22 extending in the Y direction.
  • the source connection portion 38 is formed by the region of the field plate electrode 32 between the source electrode 28 and the gate opposing portion 36 in the X direction.
  • the source electrode 28 is formed by the portion that is in contact with the electron supply layer 18. Therefore, it can be said that the source connection portion 38 is formed by the region of the field plate electrode 32 between the first opening 26A and the gate opposing portion 36 in the X direction in a plan view.
  • an opening 40 is formed in the field plate electrode 32.
  • at least a portion of the opening 40 is formed in the plate extension portion 34.
  • the opening 40 is disposed in the plate extension portion 34.
  • the opening 40 is not formed in the gate facing portion 36.
  • the opening 40 is a recess 42 recessed from the plate tip surface 34A toward the gate layer 22.
  • the recess 42 extends with the Y direction as its width direction and the X direction as its depth direction.
  • the recess 42 is open toward the drain electrode 30.
  • multiple recesses 42 are arranged spaced apart in the Y direction.
  • the multiple recesses 42 are arranged, for example, at an equal pitch.
  • the widths of the multiple recesses 42 are equal to each other.
  • the depths of the multiple recesses 42 are also equal to each other.
  • the recess 42 includes a pair of side surfaces 44 and a bottom surface 46 connecting the pair of side surfaces 44.
  • the pair of side surfaces 44 are spaced apart from each other in the Y direction.
  • Each side surface 44 extends along the X direction in a plan view. Therefore, the pair of side surfaces 44 are parallel to each other.
  • the width of the recess 42 in the Y direction is the same from the opening at the plate tip surface 34A of the plate extension portion 34 to the bottom surface 46.
  • the bottom surface 46 of the recess 42 is disposed closer to the drain electrode 30 than the side surface 22X of the gate layer 22 in the X direction.
  • the position of the bottom surface 46 in the X direction i.e., the depth H of the recess 42, is appropriately set in accordance with the required switching speed of the nitride semiconductor device 10, in a range closer to the drain electrode 30 than the side surface 22X of the gate layer 22 in the X direction.
  • the depth H can be defined as the distance in the X direction from the plate tip surface 34A to the bottom surface 46 of the recess 42 in a plan view.
  • the depth H of the recess 42 in a plan view is deeper than the width W of the recess 42. In one example, the depth H of the recess 42 in a plan view is deeper than 1/2 the length L of the plate extension 34 in the X direction.
  • the length L of the plate extension 34 in the X direction can be defined as the distance in the X direction from the side closest to the plate tip surface 34A of both side surfaces of the gate layer 22 in the X direction to the plate tip surface 34A in a plan view.
  • the width W of the recesses 42 is equal to the distance D between the recesses 42.
  • the distance D between the recesses 42 can be defined as the distance in the Y direction between the side 44 of one recess 42 that is closer to the other recess 42 and the side 44 of the other recess 42 that is closer to the one recess 42.
  • the two-dot chain line in FIG. 6 indicates the depletion layer formed in the field plate electrode 32 when a drain-source voltage is applied.
  • the distance between a pair of side surfaces 44 in the X direction i.e., the width W of the recess 42, is set to a dimension that connects the depletion layers extending from the plate tip surface 34A, the bottom surface 46, and each side surface 44.
  • the manufacturing method of the nitride semiconductor device 10 includes the steps of forming a buffer layer 14 on a semiconductor substrate 12, forming an electron transit layer 16 on the buffer layer 14, and forming an electron supply layer 18 on the electron transit layer 16.
  • a buffer layer 14, an electron transit layer 16, and an electron supply layer 18 are formed in this order on a semiconductor substrate 12.
  • the semiconductor substrate 12 is, for example, a Si substrate.
  • the buffer layer 14, the electron transit layer 16, and the electron supply layer 18 are formed by epitaxial growth using, for example, a metal organic chemical vapor deposition (MOCVD) method.
  • the buffer layer 14 may be, for example, a multi-layer buffer layer.
  • the multi-layer buffer layer may include an AlN layer (first buffer layer) formed on the semiconductor substrate 12 and a graded AlGaN layer (second buffer layer) formed on the AlN layer.
  • the electron transit layer 16 is, for example, a GaN layer
  • the electron supply layer 18 is, for example, an AlGaN layer. Therefore, the electron supply layer 18 is composed of a nitride semiconductor having a larger band gap than the electron transit layer 16.
  • the method for manufacturing the nitride semiconductor device 10 further includes the steps of forming a gate layer 22 on the electron supply layer 18, forming a gate electrode 24 on the gate layer 22, and forming a passivation layer 26 on the electron supply layer 18, the gate layer 22, and the gate electrode 24.
  • a nitride semiconductor layer is formed on the electron supply layer 18.
  • the nitride semiconductor layer can be epitaxially grown by MOCVD.
  • the nitride semiconductor layer may be composed of a nitride semiconductor containing an acceptor-type impurity.
  • An example of the acceptor-type impurity is Mg.
  • the nitride semiconductor layer is, for example, a GaN layer.
  • a gate electrode 24 is formed on the nitride semiconductor layer.
  • a mask is formed to cover the upper and side surfaces of the gate electrode 24 and the nitride semiconductor layer in the region surrounding the gate electrode 24, and the nitride semiconductor layer is etched using the mask. This forms the gate layer 22. Thereafter, the mask is removed.
  • the passivation layer 26 may be, for example, a SiN layer formed by low-pressure chemical vapor deposition (LPCVD) method.
  • LPCVD low-pressure chemical vapor deposition
  • the method for manufacturing the nitride semiconductor device 10 includes the steps of forming a source electrode 28 , a drain electrode 30 , and a field plate electrode 32 . More specifically, a metal layer is formed on the passivation layer 26. The metal layer is formed to fill the first opening 26A and the second opening 26B and to contact the electron supply layer 18 through the first opening 26A and the second opening 26B.
  • the metal layer may include at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • the metal layer is selectively removed by lithography and etching to form the source electrode 28, the drain electrode 30, and the field plate electrode 32. In this process, an opening 40 for the field plate electrode 32 is formed.
  • the nitride semiconductor device 10 is manufactured.
  • the opening 40 is not limited to being formed at the same time as the source electrode 28 and the drain electrode 30.
  • the source electrode 28 and the drain electrode 30 may be formed by lithography and etching a metal layer, and then the opening 40 may be formed by lithography and etching the metal layer.
  • the opening 40 may be formed by lithography and etching a metal layer, and then the source electrode 28 and the drain electrode 30 may be formed by lithography and etching the metal layer.
  • a plurality of recesses 42 (openings 40) recessed in the X direction from the plate tip surface 34A of the field plate electrode 32 are provided. This makes it possible to reduce the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18.
  • the width W of the recesses 42 so that the depletion layers spreading from a pair of side surfaces 44 of the recesses 42 are connected, it is possible to prevent a decrease in the effect of the field plate electrode 32 in mitigating electric field concentration even if the recesses 42 are formed.
  • a nitride semiconductor device 10 includes an electron transit layer 16 made of a nitride semiconductor, an electron supply layer 18 formed on the electron transit layer 16 and made of a nitride semiconductor having a band gap larger than that of the electron transit layer 16, a gate layer 22 formed on the electron supply layer 18 and made of a nitride semiconductor containing acceptor-type impurities, a gate electrode 24 formed on the gate layer 22, a passivation layer 26 covering the electron supply layer 18, the gate layer 22, and the gate electrode 24, the passivation layer 26 having a first opening 26A and a second opening 26B spaced apart in the X-direction, the gate layer 22 being located between the first opening 26A and the second opening 26B, a source electrode 28 in contact with the electron supply layer 18 via the first opening 26A, a drain electrode 30 in contact with the electron supply layer 18 via the second opening 26B, and a field plate electrode 32
  • the field plate electrode 32 includes a plate extension 34 that extends to a region between the gate layer 22 and the drain electrode 30 in a plan view and faces the electron supply layer 18 via the passivation layer 26.
  • An opening 40 is formed in the field plate electrode 32.
  • the opening 40 is formed in the plate extension 34.
  • the opening 40 is formed in the plate extension 34, thereby reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18. This reduces the adverse effect on the switching responsiveness of the nitride semiconductor device 10.
  • the plate extension 34 has a plate tip surface 34A that faces the drain electrode 30.
  • the opening 40 is a recess 42 that is recessed from the plate tip surface 34A toward the gate layer 22.
  • the recess 42 extends with its width direction being the Y direction perpendicular to the X direction in a plan view, and its depth direction being the X direction, and is open toward the drain electrode 30.
  • the plate tip surface 34A can increase the length of the plate extension portion 34, so that the field plate electrode 32 can reduce the electric field concentration between the source electrode 28 and the drain electrode 30.
  • the recess 42 can reduce the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18. In this way, it is possible to achieve both the reduction of the electric field concentration between the source electrode 28 and the drain electrode 30 and the reduction of the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18.
  • the depth of the recess 42 is deeper than half the length L of the plate extension portion 34 in the X direction. According to this configuration, the recess 42 is formed large in the X direction (depth direction), so that the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced.
  • a plurality of recesses 42 are arranged at intervals in the Y direction. According to this configuration, the number of recesses 42 is increased, so that even if the width of each recess 42 is small, the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced. In addition, since the width of the recess 42 can be reduced, a depletion layer is more likely to be formed throughout the recess 42. This makes it possible to suppress a reduction in the effect of mitigating the electric field strength of the field plate electrode 32.
  • nitride semiconductor device 10 according to the second embodiment will be described with reference to Figures 7 and 8.
  • the nitride semiconductor device 10 according to the second embodiment has a different configuration of the field plate electrode 32 compared to the nitride semiconductor device 10 according to the first embodiment.
  • differences from the first embodiment will be described in detail, and components common to the first embodiment will be denoted by the same reference numerals and descriptions thereof will be omitted.
  • FIG. 7 shows a schematic planar structure of the nitride semiconductor device 10 including the passivation layer 26 and the field plate electrode 32.
  • FIG. 8 shows a schematic cross-sectional structure of the nitride semiconductor device 10 taken along line F8-F8 in FIG. 7.
  • an opening 50 is formed in the field plate electrode 32. At least a portion of the opening 50 is formed in the plate extension portion 34. In the second embodiment, the opening 50 is formed in the plate extension portion 34. On the other hand, the opening 50 is not formed in the gate opposing portion 36.
  • the openings 50 are arranged in a plurality of rows spaced apart in the Y direction. The plurality of openings 50 are arranged, for example, at an equal pitch.
  • each opening 50 is a closed opening formed closer to the gate electrode 24 (gate layer 22) than the plate front end surface 34A.
  • each opening 50 has a rectangular shape with the X direction as the longitudinal direction and the Y direction as the transverse direction in a plan view.
  • the X-direction lengths LA of the multiple openings 50 are equal to each other.
  • the X-direction length LA of each opening 50 is longer than 1 ⁇ 2 of the X-direction length L of the plate extension portion 34.
  • the length LB in the Y direction of each opening 50 is set to a dimension such that the depletion layers extending within each opening 50 are connected when a drain-source voltage is applied.
  • the lengths LB in the Y direction of the multiple openings 50 are equal to each other.
  • the length LB in the Y direction of each opening 50 is equal to the distance DA between the multiple openings 50.
  • the distance DA can be defined as the distance in the Y direction between two openings 50 adjacent to each other in the Y direction.
  • the opening 50 is disposed closer to the gate electrode 24 (gate layer 22) than the plate tip surface 34A, so that a plate tip portion 52 is formed between the opening 50 and the plate tip surface 34A in the X direction. As shown in FIG. 7, the plate tip portion 52 extends along the Y direction.
  • the X-direction length LA of each opening 50 can be changed as desired.
  • the X-direction length LA of each opening 50 may be equal to or less than half the X-direction length L of the plate extension portion 34.
  • the X-direction length LA of at least one opening 50 among the multiple openings 50 may be different from the X-direction length LA of the other openings 50.
  • the plate extension 34 has a plate tip surface 34A that faces the drain electrode 30.
  • the opening 50 is a closed opening that is formed on the gate electrode 24 side of the plate tip surface 34A.
  • the plate tip surface 34A is formed over the entire Y direction of the field plate electrode 32, so the length L of the field plate electrode 32 in the X direction is maintained over the entire Y direction of the field plate electrode 32. This enhances the effect of mitigating electric field concentration by the field plate electrode 32.
  • the length LA of the opening 50 in the X direction is longer than half the length L of the plate extension portion 34 in the X direction. According to this configuration, since the opening 50 is formed large in the X direction, the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced.
  • a plurality of openings 50 are arranged at intervals in the Y direction. According to this configuration, the number of openings 50 is increased, so that even if the width (size in the Y direction) of each opening 50 is small, the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced. In addition, since the width of the openings 50 can be reduced, a depletion layer is more likely to be formed throughout the openings 50. This makes it possible to suppress a reduction in the effect of alleviating electric field concentration by the field plate electrode 32.
  • nitride semiconductor device 10 according to the third embodiment will be described.
  • the nitride semiconductor device 10 according to the third embodiment is different from the nitride semiconductor device 10 according to the second embodiment in the configuration of the field plate electrode 32.
  • differences from the second embodiment will be described in detail, and components common to the second embodiment will be denoted by the same reference numerals and description thereof will be omitted.
  • FIG. 9 shows a schematic planar structure of the nitride semiconductor device 10 including the passivation layer 26 and the field plate electrode 32.
  • FIG. 10 shows a schematic cross-sectional structure of the nitride semiconductor device 10 taken along line F10-F10 in FIG. 9.
  • an opening 60 is formed in the field plate electrode 32. At least a portion of the opening 60 is formed in the plate extension portion 34. In the third embodiment, the opening 60 is formed across both the plate extension portion 34 and the gate opposing portion 36. In the example of FIG. 9, the opening 60 is formed across the plate extension portion 34, the gate opposing portion 36, and the source connection portion 38. In other words, the opening 60 is formed so as to cross the gate opposing portion 36.
  • the openings 60 are arranged in a plurality of rows spaced apart in the Y direction. The plurality of openings 60 are arranged, for example, at an equal pitch.
  • Each opening 60 is a closed opening located closer to the gate electrode 24 (gate layer 22) than the plate tip surface 34A, similar to the opening 50 of the second embodiment (see FIG. 7).
  • Each opening 60 is rectangular in shape with the X direction as the longitudinal direction and the Y direction as the transverse direction in a plan view.
  • the X-direction length LC of each opening 60 is longer than the X-direction length L of the plate extension portion 34. In one example, the X-direction length LC of each opening 60 is longer than 1/2 the X-direction length LF of the field plate electrode 32.
  • the length LD in the Y direction of each opening 60 is set to a dimension such that the depletion layers extending within each opening 60 are connected when a drain-source voltage is applied.
  • the lengths LD in the Y direction of the multiple openings 60 are equal to each other.
  • the length LD in the Y direction of each opening 60 is equal to the distance DB between the multiple openings 60.
  • the distance DB can be defined as the distance in the Y direction between two openings 60 adjacent to each other in the Y direction.
  • the opening 60 is disposed closer to the gate electrode 24 (gate layer 22) than the plate tip surface 34A, so that a plate tip portion 64 is formed between the opening 60 and the plate tip surface 34A in the X direction. As shown in FIG. 9, the plate tip portion 64 extends along the Y direction.
  • the field plate electrode 32 includes an inner side surface 62 that constitutes each opening 60.
  • This inner side surface 62 includes a first end surface 62A and a second end surface 62B as both end surfaces in the X direction.
  • the first end surface 62A is a side surface that constitutes the plate tip portion 64, and is formed in the plate extension portion 34.
  • the second end surface 62B is formed in the source connection portion 38. In other words, the second end surface 62B is located closer to the gate layer 22 than the source electrode 28 in a plan view. In other words, the second end surface 62B is located between the source electrode 28 and the gate layer 22 in the X direction in a plan view.
  • the X-direction positions of the first end face 62A and the second end face 62B can be changed arbitrarily.
  • the X-direction position of the first end face 62A of at least one of the multiple openings 60 may be different from the X-direction positions of the first end faces 62A of the other openings 60.
  • the X-direction position of the second end face 62B of at least one of the multiple openings 60 may be different from the X-direction positions of the second end faces 62B of the other openings 60.
  • the X-direction length LC of at least one of the multiple openings 60 may be different from the X-direction length LC of the other openings 60.
  • the field plate electrode 32 has a gate facing portion 36 that faces the gate layer 22 via the passivation layer 26.
  • the opening 60 is formed across both the plate extension portion 34 and the gate facing portion 36.
  • the opening 60 is formed across both the plate extension portion 34 and the gate opposing portion 36, so the opening 60 can be formed large in the X direction. This enhances the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18.
  • the opening 60 is a closed opening formed on the gate electrode 24 side of the plate front end surface 34A.
  • the plate tip surface 34A is formed over the entire Y direction of the field plate electrode 32, so that the length L of the field plate electrode 32 in the X direction is maintained over the entire Y direction of the field plate electrode 32. This can enhance the effect of alleviating electric field concentration by the field plate electrode 32.
  • a plurality of openings 60 are arranged at intervals in the Y direction. According to this configuration, the number of openings 60 is increased, so that even if the width (size in the Y direction) of each opening 60 is small, the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced. In addition, since the width of the openings 60 can be reduced, a depletion layer is more likely to be formed throughout the openings 60. This makes it possible to suppress a reduction in the effect of alleviating electric field concentration by the field plate electrode 32.
  • the opening 60 is formed across the plate extension portion 34 , the gate opposing portion 36 , and the source connecting portion 38 . According to this configuration, the opening 60 is formed across the plate extension portion 34, the gate opposing portion 36, and the source connecting portion 38, so that the opening 60 can be formed large in the X direction. Therefore, the effect of reducing the parasitic capacitance between the field plate electrode 32 and the electron supply layer 18 can be enhanced.
  • the bottom surface 46 of the recess 42 may be curved.
  • the bottom surface 46 may be formed in a curved concave shape that is recessed toward the gate layer 22 in a plan view. In a plan view, the portion of the bottom surface 46 closest to the gate layer 22 is located closer to the drain electrode 30 (see FIG. 2) than the gate layer 22.
  • the side surface 44 and bottom surface 46 of the recess 42 form no corners and are curved, so that the depletion layer spreading from the curved bottom surface 46 is more likely to connect with the depletion layer spreading from the pair of side surfaces 44. Therefore, the field plate electrode 32 makes it easier to alleviate the electric field concentration that occurs between the drain electrode 30 and the source electrode 28.
  • a pair of side surfaces 44 of the recess 42 may be formed in a tapered shape approaching each other from the plate tip surface 34 A toward the bottom surface 46 .
  • the depletion layers of the pair of side surfaces 44 are easily connected near the bottom surface 46 in the recess 42. Therefore, the field plate electrode 32 can easily reduce electric field concentration occurring between the drain electrode 30 and the source electrode 28.
  • the shape of the recess 42 shown in FIG. 11 may be combined with the shape of the recess 42 shown in FIG. 12.
  • the recess 42 may include a pair of side surfaces 44 formed in a tapered shape approaching each other from the plate tip surface 34A toward the bottom surface 46, and a bottom surface 46 that is curved to be recessed toward the gate layer 22.
  • the relationship between the width W of the recess 42 and the distance D between the plurality of recesses 42 can be changed arbitrarily.
  • the width W of the recess 42 may be greater than the distance D between the multiple recesses 42 .
  • This configuration can reduce the parasitic capacitance caused by the field plate electrode 32. Therefore, it is possible to reduce the adverse effect on the switching response of the nitride semiconductor device 10.
  • the relationship between the lengths LB, LD of the openings 50, 60 in the Y direction and the distances DA, DB between the multiple openings 50, 60 can be changed arbitrarily.
  • the length LB of the opening 50 in the Y direction may be greater than the distance DA between the multiple openings 50. In another example, the length LB of the opening 50 in the Y direction may be less than the distance DA between the multiple openings 50.
  • the length LD of the opening 60 in the Y direction may be greater than the distance DB between the multiple openings 60. In another example, the length LD of the opening 60 in the Y direction may be less than the distance DB between the multiple openings 60.
  • the depth H of the recess 42 can be changed as desired.
  • the recess 42 may extend from the plate tip surface 34A in the X direction longer than the plate extension portion 34.
  • the recess 42 may be formed across both the plate extension portion 34 and the gate opposing portion 36.
  • the depth H of the recess 42 is increased, so that the parasitic capacitance caused by the field plate electrode 32 can be reduced. Therefore, the adverse effect on the switching response of the nitride semiconductor device 10 can be reduced.
  • the positions in the X direction of the bottom surfaces 46 of the multiple recesses 42 are the same as each other, but this is not limited to this.
  • the position in the X direction of at least one of the bottom surfaces 46 of the multiple recesses 42 may be different from the positions in the X direction of the other bottom surfaces 46.
  • an opening 70 is formed in the field plate electrode 32.
  • the opening 70 is formed in the plate extension portion 34.
  • the opening 70 is not formed in the gate opposing portion 36.
  • a plurality of openings 70 are arranged at intervals in the X direction.
  • Each opening 70 has a rectangular shape with the X direction as the short side direction and the Y direction as the long side direction in a plan view.
  • Each opening 70 can also be said to have a strip shape extending in the Y direction.
  • three openings 70 are formed in the plate extension portion 34 at intervals in the X direction.
  • each opening 70 is longer than the X-direction length L of the plate extension portion 34.
  • each opening 70 is formed over the entire area in which the gate layer 22 and the drain electrode 30 face each other in the X-direction. Therefore, the Y-direction length LE of each opening 70 may be greater than or equal to the Y-direction length LG of the drain electrode 30.
  • an opening 80 is formed in the field plate electrode 32.
  • the opening 80 is disposed in the plate extension portion 34.
  • the opening 80 is not disposed in the gate opposing portion 36.
  • a plurality of openings 80 are arranged in the X direction and the Y direction, respectively, spaced apart from each other.
  • the plurality of openings 80 are arranged in three rows spaced apart from each other in the X direction, with the rows of the openings 80 arranged in the Y direction.
  • the row of the openings 80 closest to the plate tip surface 34A in the Y direction and the row of the openings 80 closest to the source electrode 28 in the Y direction have the same position in the Y direction.
  • the position of the openings 80 in the Y direction is shifted from the positions of the openings 80 in the Y direction of the row of the openings 80 closest to the plate tip surface 34A in the Y direction and the row of the openings 80 closest to the source electrode 28 in the Y direction.
  • a first opening 90 and a second opening 92 are formed in the field plate electrode 32.
  • the first opening 90 is disposed in the plate extension portion 34. Therefore, it can be said that at least a part of the opening is disposed in the plate extension portion 34.
  • the second opening 92 is disposed in the gate opposing portion 36. In other words, the second opening 92 is disposed at a position overlapping with the gate layer 22 in a planar view. Therefore, in the example shown in FIG. 18, it can be said that at least a part of the opening is disposed at a position overlapping with the gate layer 22 in a planar view. Furthermore, it can be said that the opening is disposed at least in the gate opposing portion 36. Thus, in the example shown in FIG. 18, it can be said that the opening is disposed in both the plate extension portion 34 and a position overlapping with the gate layer 22 in a planar view.
  • the first openings 90 are arranged at intervals in the X direction.
  • Each first opening 90 is rectangular in shape with the X direction as the short side direction and the Y direction as the long side direction in a plan view.
  • Each first opening 90 can also be said to be strip-shaped extending in the Y direction.
  • three first openings 90 are arranged at intervals in the X direction in the plate extension portion 34.
  • the shape and size of the three first openings 90 are the same as the three openings 70 shown in FIG. 16.
  • the second opening 92 is rectangular in shape with its short side in the X direction and its long side in the Y direction in a plan view.
  • the second opening 92 can also be said to be strip-shaped extending in the Y direction.
  • the second opening 92 is formed over the entire area where the gate layer 22 and the drain electrode 30 face each other in the X direction, among the areas that overlap with the gate layer 22 in a plan view.
  • the length LI of the second opening 92 in the Y direction is equal to the length LH of the first opening 90 in the Y direction. Therefore, it can be said that the first opening 90 is formed over the entire range of the plate extension portion 34 where the gate layer 22 and the drain electrode 30 face each other in the X direction. Also, in the example shown in FIG. 18, the length LK of the second opening 92 in the X direction is smaller than the length LJ of the first opening 90 in the X direction. Note that each of the lengths LH, LJ of the first opening 90 and the lengths LI, LK of the second opening 92 can be changed arbitrarily. In one example, the length LK of the second opening 92 in the X direction may be greater than the length LJ of the first opening 90 in the X direction.
  • a first opening 100 and a second opening 102 are formed in the field plate electrode 32.
  • the first opening 100 is disposed in the plate extension portion 34. Therefore, it can be said that at least a part of the opening is disposed in the plate extension portion 34.
  • the second opening 102 is disposed in the gate opposing portion 36. In other words, the second opening 102 is disposed at a position overlapping with the gate layer 22 in a planar view. Therefore, in the example shown in FIG. 19, it can be said that at least a part of the opening is disposed at a position overlapping with the gate layer 22 in a planar view. Furthermore, it can be said that the opening is disposed at least in the gate opposing portion 36. Thus, in the example shown in FIG. 19, it can be said that the opening is disposed in both the plate extension portion 34 and a position overlapping with the gate layer 22 in a planar view.
  • the first openings 100 are arranged at intervals in both the X and Y directions. In the example shown in FIG. 19, the first openings 100 are arranged in three rows spaced apart in the X direction, with the rows of the first openings 100 spaced apart in the Y direction.
  • the arrangement of the first openings 100 is similar to the arrangement of the openings 80 shown in FIG. 17.
  • the shape and size of each first opening 100 are the same as the shape and size of each opening 80.
  • the second openings 102 are arranged at intervals in the Y direction.
  • the shape of each second opening 102 is the same as that of each first opening 100.
  • the size of each second opening 102 is smaller than the size of each first opening 100. More specifically, the dimension in the X direction of each second opening 102 is smaller than the dimension in the X direction of each first opening 100. Also, the dimension in the Y direction of each second opening 102 is smaller than the dimension in the Y direction of each first opening 100.
  • the shape and size of the first opening 100 and the second opening 102 can be changed as desired.
  • the shape and size of the first opening 100 may be the same as the shape and size of the second opening 102.
  • an opening 110 is formed in the field plate electrode 32.
  • the opening 110 is disposed in the gate facing portion 36.
  • the opening 110 is disposed at a position overlapping with the gate layer 22 in a plan view.
  • the opening 110 is not disposed in the plate extension portion 34. Therefore, in the example shown in FIG. 20, it can be said that at least a portion of the opening is disposed at a position overlapping with the gate layer 22 in a plan view. Furthermore, it can be said that the opening is disposed at least in the gate facing portion 36.
  • the opening 110 has a rectangular shape with its short side in the X direction and its long side in the Y direction in a plan view.
  • the opening 110 can also be said to be a strip extending in the Y direction.
  • the opening 110 is formed over the entire area where the gate layer 22 and the drain electrode 30 face each other in the X direction, among the area that overlaps with the gate layer 22 in a plan view.
  • the opening 110 of modification example 5 may be added to the first and second embodiments.
  • an opening 120 is formed in the field plate electrode 32.
  • the opening 120 is disposed in the gate facing portion 36.
  • the opening 120 is disposed at a position overlapping the gate layer 22 in a plan view.
  • the opening 120 is not disposed in the plate extension portion 34. Therefore, in the example shown in FIG. 21, it can be said that at least a part of the opening is disposed at a position overlapping the gate layer 22 in a plan view. Furthermore, it can be said that the opening is disposed at least in the gate facing portion 36.
  • a plurality of openings 120 are arranged at intervals in the Y direction. Each opening 120 is rectangular in shape with the X direction as the short side direction and the Y direction as the long side direction in a plan view.
  • the opening 120 of the sixth modification may be added to the first and second embodiments.
  • an opening 130 is formed in the field plate electrode 32.
  • the opening 130 is disposed in the plate extension portion 34.
  • the opening 130 is not disposed in the gate opposing portion 36.
  • a plurality of openings 130 are arranged at intervals in the X direction and the Y direction.
  • the plurality of openings 130 are arranged in three rows spaced apart from each other in the X direction, the rows being spaced apart from each other in the Y direction.
  • the arrangement of the plurality of openings 130 is similar to the arrangement of the plurality of openings 80 shown in FIG. 17 .
  • Each opening 130 has an elliptical shape in a planar view.
  • each opening 130 has an elliptical shape with the X direction as the minor axis and the Y direction as the major axis in a planar view.
  • the openings 130 are not limited to an elliptical shape in a planar view, and may be circular.
  • the openings 130 may have a polygonal shape in a planar view.
  • a first opening 140 and a second opening 142 are formed in the field plate electrode 32.
  • the first opening 140 is disposed in the plate extension portion 34. Therefore, it can be said that at least a part of the opening is disposed in the plate extension portion 34.
  • the second opening 142 is disposed in the gate opposing portion 36. In other words, the second opening 142 is disposed at a position overlapping with the gate layer 22 in a planar view. Therefore, in the example shown in FIG. 23, it can be said that at least a part of the opening is disposed at a position overlapping with the gate layer 22 in a planar view. Furthermore, it can be said that the opening is disposed at least in the gate opposing portion 36. Thus, in the example shown in FIG. 23, it can be said that the opening is disposed in both the plate extension portion 34 and a position overlapping with the gate layer 22 in a planar view.
  • the first openings 140 are arranged at intervals in both the X and Y directions. In the example shown in FIG. 23, the first openings 140 are arranged in three rows spaced apart in the X direction, with the rows of the first openings 140 spaced apart in the Y direction.
  • the arrangement of the first openings 140 is the same as the arrangement of the openings 80 shown in FIG. 17.
  • the shape and size of each first opening 140 are the same as the shape and size of each opening 80.
  • the second openings 142 are arranged at intervals in the Y direction.
  • the X-direction length LM of each second opening 142 is longer than the X-direction length LL of each first opening 140.
  • the Y-direction length LP of each second opening 142 is longer than the Y-direction length LN of each first opening 140. In this way, the ratio of the opening area of the second openings 142 to the area of the gate opposing portion 36 in a plan view may be increased.
  • the second openings 142 of modified example 8 may be added to the first and second embodiments.
  • the gate opposing portion 36 may be omitted from the field plate electrode 32. That is, as shown in FIG. 24, the field plate electrode 32 includes a plate extension portion 34 and a source connection portion 38. The plate extension portion 34 and the source connection portion 38 are arranged at a distance from each other in the X direction. As shown in FIG. 25, the plate extension portion 34 and the source connection portion 38 are electrically connected. In one example, the plate extension portion 34 and the source connection portion 38 are connected by a wiring layer 150, a first via 152, and a second via 154. This wiring layer 150 is arranged at a distance from the plate extension portion 34 and the source connection portion 38 on the opposite side to the electron supply layer 18 in the Z direction.
  • the nitride semiconductor device 10 further includes an interlayer insulating layer 156 formed on the passivation layer 26 and covering the source electrode 28, the drain electrode 30, and the field plate electrode 32.
  • the wiring layer 150 is formed on the interlayer insulating layer 156.
  • the first via 152 penetrates the interlayer insulating layer 156 in the Z direction to connect the wiring layer 150 and the plate extension portion 34.
  • the second via 154 penetrates the interlayer insulating layer 156 in the Z direction to connect the wiring layer 150 and the source connection portion 38.
  • the configuration of the gate layer 22 can be changed as desired.
  • the gate layer 22 includes a ridge portion 22A and extension portions 22B extending in opposite directions from both sides of the ridge portion 22A.
  • the ridge portion 22A and the extension portions 22B form a step structure of the gate layer 22.
  • the ridge portion 22A corresponds to a relatively thick portion of the gate layer 22.
  • the gate electrode 24 is in contact with the ridge portion 22A.
  • the ridge portion 22A may have a rectangular or trapezoidal shape in a cross section along the XZ plane in FIG. 26.
  • the ridge portion 22A may have a thickness of, for example, 100 nm or more and 200 nm or less.
  • the thickness of the ridge portion 22A refers to the distance from the upper surface to the lower surface of the ridge portion 22A (from the upper surface 22U of the gate layer 22 on which the gate electrode 24 is formed to the lower surface 22L of the gate layer 22 that is in contact with the electron supply layer 18).
  • the thickness of the ridge portion 22A (gate layer 22) may be determined taking into consideration various parameters such as the gate breakdown voltage.
  • the extension portion 22B includes a source side extension portion 22BS and a drain side extension portion 22BD.
  • the source side extension portion 22BS extends from the ridge portion 22A toward the first opening 26A of the passivation layer 26.
  • the drain side extension portion 22BD extends from the ridge portion 22A toward the second opening 26B of the passivation layer 26.
  • the source side extension portion 22BS and the drain side extension portion 22BD may be the same length or may be different lengths.
  • the source side extension portion 22BS may have a thickness of, for example, 5 nm or more and 30 nm or less.
  • the source side extension portion 22BS may have an X-direction length of, for example, 100 nm or more in the direction from the ridge portion 22A toward the first opening 26A.
  • the X-direction length of the source side extension portion 22BS is, for example, 200 nm or more and 300 nm or less.
  • the drain side extension portion 22BD may have a thickness of, for example, 5 nm or more and 30 nm or less.
  • the drain side extension portion 22BD may have an X-direction length of, for example, 200 nm or more and 600 nm or less in the direction from the ridge portion 22A toward the second opening 26B.
  • the thickness of the source side extension portion 22BS and the thickness of the drain side extension portion 22BD are equal to each other.
  • the gate layer 22 has an upper surface 22U and a lower surface 22L.
  • the lower surface 22L is the surface of the gate layer 22 that faces the upper surface 18U of the electron supply layer 18, and the upper surface 22U is the surface of the gate layer 22 that is located opposite the lower surface 22L.
  • the upper surface 22U of the gate layer 22 having a step structure refers to the upper surface of the ridge portion 22A.
  • the lower surface 22L of the gate layer 22 having a step structure refers to the surface that includes the lower surface of the ridge portion 22A, the lower surface of the source side extension portion 22BS, and the lower surface of the drain side extension portion 22BD.
  • FIG. 27 shows a schematic cross-sectional structure of the nitride semiconductor device 10 taken along the XZ plane at a position different in the Y direction from that in FIG. 27, in the field plate electrode 32, the recess 42 as the opening 40 is disposed closer to the plate tip surface 34A (see FIG. 26) than the gate layer 22.
  • the bottom surface 46 of the recess 42 is located closer to the plate tip surface 34A than the drain-side extension 22BD of the gate layer 22.
  • structure A is formed on structure B
  • structure A may be directly disposed on structure B in contact with structure B, while in other embodiments, structure A may be disposed above structure B without contacting structure B.
  • the term “on” does not exclude a structure in which another structure is formed between structure A and structure B.
  • the Z direction used in this disclosure does not necessarily have to be the vertical direction, nor does it have to be perfectly aligned with the vertical direction.
  • the various structures according to this disclosure are not limited to the "up” and “down” of the Z direction described in this specification being “up” and “down” in the vertical direction.
  • the X direction may be the vertical direction
  • the Y direction may be the vertical direction.
  • the plate extension portion (34) has a plate tip surface (34A) facing the drain electrode (30),
  • the opening (40) is a recess (42) recessed from the plate tip surface (34A) toward the gate layer (22), 3.
  • the field plate electrode (32) has a gate facing portion (36) facing the gate layer (22) via the passivation layer (26), 5.
  • the plate extension portion (34) has a plate tip surface (34A) facing the drain electrode (30), 3.
  • opening (50) has a rectangular shape in a plan view with a longitudinal direction in the first direction (X direction) and a lateral direction in a second direction (Y direction) perpendicular to the first direction (X direction).
  • opening (70) has a rectangular shape in a plan view with its short side direction being the first direction (X direction) and its long side direction being a second direction (Y direction) perpendicular to the first direction (X direction).
  • the field plate electrode (32) has a gate facing portion (36) facing the gate layer (22) via the passivation layer (26),
  • the field plate electrode (32) has a gate facing portion (36) facing the gate layer (22) via the passivation layer (26), The nitride semiconductor device according to claim 15, wherein the opening (110) is formed at least in the gate opposing portion (36).
  • the gate layer (22) and the drain electrode (30) extend in a second direction (Y direction) perpendicular to the first direction (X direction) in a plan view, 17.
  • the gate layer (22) a ridge portion (22A) in contact with the electron supply layer (18); a source side extension portion (22BS) that is in contact with the electron supply layer (18) and extends from the ridge portion (22A) toward the source electrode (28) in the first direction (X direction) and is thinner than the ridge portion (22A); a drain side extension portion (22BD) that is in contact with the electron supply layer (18) and extends from the ridge portion (22A) toward the drain electrode (30) in the first direction (X direction) and is thinner than the ridge portion (22A); 10.
  • Nitride semiconductor device 10A Unit transistor 12 Semiconductor substrate 14 Buffer layer 16 Electron transit layer 18 Electron supply layer 18U Upper surface 20 Two-dimensional electron gas (2DEG) 22...Gate layer 22A...Ridge portion 22B...Extending portion 22BD...Drain side extending portion 22BS...Source side extending portion 22U...Upper surface 22L...Lower surface 22X...Side surface 24...Gate electrode 26...Passivation layer 26A...First opening 26B...Second opening 28...Source electrode 30...Drain electrode 32...Field plate electrode 34...Plate extending portion 34A...Plate tip surface 36...Gate opposing portion 38...Source coupling portion 40...Opening 42...Recess 44...Side surface 46...Bottom surface 50...Opening 52...Plate tip portion 60...Opening 62...Inner surface 62A...First end surface 62B...Second end surface 64...Plate tip portion 70...Opening 80...Opening 90...First opening 92...Secon

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置は、電子供給層上に形成されたゲート層と、ゲート層上に形成されたゲート電極と、電子供給層、ゲート層、およびゲート電極を覆い、Ｘ方向に離隔された第１開口および第２開口を有するパッシベーション層と、パッシベーション層上に形成されるとともにソース電極に電気的に接続されているフィールドプレート電極と、を備える。フィールドプレート電極は、平面視でゲート層とドレイン電極との間の領域に延在しかつパッシベーション層を介して電子供給層と対向しているプレート延在部を含む。フィールドプレート電極のプレート延在部には開口部が形成されている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化ガリウム（ＧａＮ）等のＩＩＩ族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる（例えば特許文献１参照）。
　このような構成の窒化物半導体装置は、例えば電子走行層と、電子走行層上に形成され、電子走行層よりもバンドギャップが大きい電子供給層と、電子走行層上に形成され、アクセプタ型不純物を含むゲート層と、ゲート層上に形成されたゲート電極と、電子供給層、ゲート層、およびゲート電極を覆うパッシベーション層と、を備える。また、この窒化物半導体装置は、ソース電極と一体化され、ソース電極からゲート層およびゲート電極を跨いでドレイン電極に向けて延びるフィールドプレート電極を備える。
特開２０１７－７３５０６号公報
　ここで、フィールドプレート電極を設ける構成においては、当該フィールドプレート電極に起因する寄生容量が発生し得る。当該寄生容量は、スイッチングの応答性に悪影響を及ぼし得る。
　本開示の一態様である窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層上に形成されたゲート電極と、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うパッシベーション層であって、第１方向に離隔された第１開口および第２開口を有し、前記ゲート層は前記第１開口と前記第２開口との間に位置している、パッシベーション層と、前記第１開口を介して前記電子供給層に接しているソース電極と、前記第２開口を介して前記電子供給層に接しているドレイン電極と、前記パッシベーション層上に形成されるとともに前記ソース電極に電気的に接続されているフィールドプレート電極と、を備え、前記フィールドプレート電極は、平面視で前記ゲート層と前記ドレイン電極との間の領域に延在しかつ前記パッシベーション層を介して前記電子供給層と対向しているプレート延在部を含み、前記フィールドプレート電極には開口部が形成されており、前記開口部は前記プレート延在部および平面視で前記ゲート層と重なる位置の少なくとも一方に形成されている。
　本開示の一態様である窒化物半導体装置によれば、フィールドプレート電極に起因する寄生容量を低減できる。
図１は、第１実施形態の窒化物半導体装置の例示的な概略平面図である。 図２は、図１の一点鎖線枠Ａ１の拡大図であって、図１の窒化物半導体装置にパッシベーション層およびフィールドプレート電極を追加した概略平面図である。 図３は、図２のＦ３－Ｆ３線で窒化物半導体装置を切断した概略断面図である。 図４は、図２のＦ４－Ｆ４線で窒化物半導体装置を切断した概略断面図である。 図５は、図２の一点鎖線枠Ａ２を拡大した概略平面図である。 図６は、ドレイン・ソース間電圧が印加された状態の空乏層の状態を模式的に示す図２の一点鎖線枠Ａ２を拡大した概略平面図である。 図７は、第２実施形態の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図８は、図７のＦ８－Ｆ８線で窒化物半導体装置を切断した概略断面図である。 図９は、第３実施形態の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図１０は、図９のＦ１０－Ｆ１０線で窒化物半導体装置を切断した概略断面図である。 図１１は、変更例の窒化物半導体装置について、フィールドプレート電極の開口部およびその周辺を拡大した概略平面図である。 図１２は、変更例の窒化物半導体装置について、フィールドプレート電極の開口部およびその周辺を拡大した概略平面図である。 図１３は、変更例の窒化物半導体装置について、フィールドプレート電極の開口部およびその周辺を拡大した概略平面図である。 図１４は、変更例の窒化物半導体装置について、フィールドプレート電極の開口部およびその周辺を拡大した概略平面図である。 図１５は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図１６は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図１７は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図１８は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図１９は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２０は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２１は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２２は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２３は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２４は、変更例の窒化物半導体装置について、フィールドプレート電極およびその周辺を拡大した概略平面図である。 図２５は、図２４のＦ２５－Ｆ２５線で窒化物半導体装置を切断した概略断面図である。 図２６は、変更例の窒化物半導体装置の概略断面図である。 図２７は、変更例の窒化物半導体装置の概略断面図である。
　以下、添付図面を参照して本開示における窒化物半導体装置のいくつかの実施形態を説明する。
　なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　以下の説明において、「Ａ部品の寸法（幅、深さ、長さ、距離）はＢ部品の寸法（幅、深さ、長さ、距離）と等しい」、または「Ａ部品の寸法（幅、深さ、長さ、距離）とＢ部品の寸法（幅、深さ、長さ、距離）とは互いに等しい」との記載は、Ａ部品の寸法（幅、深さ、長さ、距離）とＢ部品の寸法（幅、深さ、長さ、距離）との差の絶対値が例えばＡ部品の寸法（幅、深さ、長さ、距離）の１０％以内であることを意味する。
　＜第１実施形態＞
　図１～図６を参照して、第１実施形態の窒化物半導体装置１０について説明する。図１は、窒化物半導体装置１０の概略平面構造を示している。図２は、図１の窒化物半導体装置１０の一部を拡大した概略平面構造を示している。図３は、図２の窒化物半導体装置１０をＦ３－Ｆ３線で切断した概略断面構造を示している。
　窒化物半導体装置１０は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成されている。窒化物半導体としては、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）を用いることができ、一般的には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
　なお、本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、各図に示される互いに直交するＸＹＺ軸のＺ方向に対称物（窒化物半導体装置１０またはその構成要素）を視ることをいう。
　［窒化物半導体装置の概略断面構造］
　図１に示すように、窒化物半導体装置１０は、窒化物半導体を用いたＨＥＭＴ構造を有する複数の単位トランジスタ１０Ａを含む。以下では、まず、図３を参照して、１つの単位トランジスタ１０ＡのＨＥＭＴ構造の概要について説明する。なお、この説明は、他の単位トランジスタ１０Ａにも同様に適用可能である。
　図３に示すように、単位トランジスタ１０Ａ（窒化物半導体装置１０）は、半導体基板１２と、半導体基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　半導体基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、半導体基板１２は、Ｓｉ基板であってよい。半導体基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。
　バッファ層１４は、半導体基板１２と電子走行層１６との間に位置し得る。一例では、バッファ層１４は、電子走行層１６のエピタキシャル成長を容易にすることができる任意の材料によって構成され得る。バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。
　一例では、バッファ層１４は、ＡｌＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成され得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入してバッファ層１４を半絶縁性にしてもよい。その場合、不純物は例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は例えば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層１６は、窒化物半導体によって構成されている。電子走行層１６は、例えばＧａＮ層である。電子走行層１６の厚さは、例えば、０．５μｍ以上２μｍ以下である。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、電子走行層１６中の不純物のピーク濃度は、例えば１×１０１９ｃｍ－３以上である。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層１８は、例えばＡｌＧａＮ層である。この場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは０．２＜ｘ＜０．３である。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下である。
　電子走行層１６と電子供給層１８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、ヘテロ接合界面付近の電子供給層１８が受ける応力に起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　単位トランジスタ１０Ａ（窒化物半導体装置１０）は、電子供給層１８の上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、パッシベーション層２６とをさらに含む。パッシベーション層２６は、電子供給層１８、ゲート層２２、およびゲート電極２４の上に形成されるとともに、第１開口２６Ａおよび第２開口２６Ｂを含む。第１開口２６Ａおよび第２開口２６Ｂは、Ｘ方向に離隔されている。また、窒化物半導体装置１０は、第１開口２６Ａを介して電子供給層１８に接するソース電極２８と、第２開口２６Ｂを介して電子供給層１８に接するドレイン電極３０とをさらに含む。ここで、Ｘ方向は「第１方向」に対応している。
　ゲート層２２は、パッシベーション層２６の第１開口２６Ａと第２開口２６Ｂとの間に位置しており、第１開口２６Ａおよび第２開口２６Ｂの各々から離間している。ゲート層２２は、第２開口２６Ｂよりも第１開口２６Ａの近くに位置している。
　ゲート層２２は、電子供給層１８よりも小さなバンドギャップを有するとともに、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、例えばＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　上記のように、ゲート層２２にアクセプタ型不純物が含まれることによって、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。このため、ゲート層２２の直下の領域において、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極２４に電圧を印加していないゼロバイアス時において、ゲート層２２の直下の領域における電子走行層１６には、２ＤＥＧ２０が形成されない。一方、ゲート層２２の直下の領域以外の領域における電子走行層１６には、２ＤＥＧ２０が形成されている。
　このように、アクセプタ型不純物がドーピングされたゲート層２２の存在によってゲート層２２の直下の領域で２ＤＥＧ２０が消滅している。その結果、トランジスタのノーマリーオフ動作が実現される。ゲート電極２４に適切なオン電圧が印加されると、ゲート電極２４の直下の領域における電子走行層１６に２ＤＥＧ２０によるチャネルが形成されるため、ソース－ドレイン間が導通する。
　ゲート電極２４は、１つまたは複数の金属層によって構成されている。ゲート電極２４は、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉを含む材料によって形成された第１金属層と、第１金属層上に積層され、ＴｉＮを含む材料によって形成された第２金属層とによって構成されていてもよい。ゲート電極２４は、ゲート層２２とショットキー接合を形成することができる。ゲート電極２４は、平面視でゲート層２２よりも小さい領域に形成され得る。ゲート電極２４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
　パッシベーション層２６は、電子供給層１８上に形成されている。パッシベーション層２６は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆っている。パッシベーション層２６は、例えば窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちいずれか１つを含む材料によって構成され得る。パッシベーション層２６の厚さは、電子供給層１８の厚さよりも厚い。パッシベーション層２６の厚さは、例えば３００ｎｍ以上１０００ｎｍ以下である。なお、パッシベーション層２６の厚さは任意に変更可能である。
　ソース電極２８およびドレイン電極３０は、電子供給層１８の上面において、ゲート層２２を挟むように配置されている。ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層によって構成され得る。例えば、ソース電極２８およびドレイン電極３０は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層等を含む群から選択された２つ以上の金属層の組み合わせによって構成され得る。ソース電極２８の少なくとも一部は、第１開口２６Ａ内に充填されており、第１開口２６Ａを介して電子供給層１８直下の２ＤＥＧ２０とオーミック接触している。同様に、ドレイン電極３０の少なくとも一部は、第２開口２６Ｂ内に充填されており、第２開口２６Ｂを介して電子供給層１８の直下の２ＤＥＧ２０とオーミック接触している。
　単位トランジスタ１０Ａ（窒化物半導体装置１０）は、ソース電極２８と電気的に接続されたフィールドプレート電極３２をさらに含む。第１実施形態では、フィールドプレート電極３２は、ソース電極２８と一体化されている。フィールドプレート電極３２は、ゲート電極２４にゲート電圧が印加されていないゼロバイアス状態でドレイン電極３０にドレイン電圧が印加された場合にゲート電極２４の端部近傍およびゲート層２２の端部近傍の電界集中を緩和する役割を果たす。フィールドプレート電極３２の詳細な構成については後述する。
　［窒化物半導体装置の概略平面構造］
　次に、図１に示す窒化物半導体装置１０の概略平面構造を主に参照して、窒化物半導体装置１０の例示的な概略平面構造について説明する。なお、ゲート層２２、ゲート電極２４、ソース電極２８、およびドレイン電極３０の平面構造および配置構成を分かりやすく示すため、図１では、パッシベーション層２６およびフィールドプレート電極３２を省略している。また、図１では、ソース電極２８およびドレイン電極３０の双方は、電子供給層１８と接するコンタクト部分の平面構造を示している。
　図１に示すように、窒化物半導体装置１０は、電子供給層１８上に、平面視でＸ方向およびＹ方向に並んで配置された複数のソース電極２８を含む。図１の例では、Ｘ方向に３列およびＹ方向に２列の合計６つのソース電極２８が互いに離隔して配置されている。各ソース電極２８は、平面視においてＹ方向に延びる帯状に形成されている。
　また、窒化物半導体装置１０は、電子供給層１８上に、平面視でＸ方向およびＹ方向に並んで配置された複数のドレイン電極３０を含む。図１の例では、Ｘ方向に２列およびＹ方向に２列の合計４つのドレイン電極３０が互いに離隔して配置されている。各ドレイン電極３０は、平面視においてＹ方向に延びる帯状に形成されている。複数のドレイン電極３０および複数のソース電極２８は、Ｘ方向において１つずつ交互に配置されている。この場合、Ｘ方向の両端には、例えばソース電極２８が位置している。
　また、窒化物半導体装置１０は、電子供給層１８上に、平面視でＸ方向およびＹ方向に並んで配置された複数のゲート層２２および複数のゲート電極２４を含む。図１の例では、Ｘ方向に３列およびＹ方向に２列の合計６つのゲート層２２およびゲート電極２４が配置されている。各ゲート層２２および各ゲート電極２４は、Ｙ方向に延びつつ平面視でソース電極２８の１つを囲んでいる。すなわち、各ゲート層２２および各ゲート電極２４は、環状に形成されている。
　なお、本開示において使用される「環状」という用語は、端のない連続的な形状、すなわちループを形成する任意の構造のみならず、例えばＣ字状等のような切れ目（隙間）を有する形状の構造も指す。このような「環状」の形状には、楕円形だけではなく、直角などの所定の角度を有する角部または丸みのある角部を複数含む任意の形状が含まれる。
　［フィールドプレート電極の概略構成］
　次に、図２～図６を参照して、フィールドプレート電極３２の例示的な概略構成について説明する。図２は、図１の一点鎖線の枠Ａ１の領域における窒化物半導体装置１０の概略平面構造を示している。図２は、図１にパッシベーション層２６およびフィールドプレート電極３２を追加したうえで図を拡大するためにＹ方向の一部を省略した概略平面構造を示している。図４は、図２のＦ４－Ｆ４線で窒化物半導体装置１０を切断した概略断面構造を示している。図５および図６は、図２の一点鎖線の枠Ａ２の領域を拡大した概略平面構造を示している。
　図２に示すように、フィールドプレート電極３２は、Ｘ方向に離隔して配置された２つのドレイン電極３０のＸ方向の間に配置されている。フィールドプレート電極３２は、平面視において矩形状に形成されている。フィールドプレート電極３２は、ソース電極２８のＸ方向の両側に設けられている。フィールドプレート電極３２は、平面視でゲート層２２とドレイン電極３０との間の領域に延在している。
　図３に示すように、フィールドプレート電極３２は、パッシベーション層２６の上に形成されている。一例では、フィールドプレート電極３２は、パッシベーション層２６を介して電子供給層１８と対向しているプレート延在部３４と、パッシベーション層２６を介してゲート層２２と対向しているゲート対向部３６と、を含む。また、フィールドプレート電極３２は、ゲート対向部３６よりもソース電極２８寄りの位置においてパッシベーション層２６を介して電子供給層１８と対向しているソース連結部３８を含む。一例では、プレート延在部３４、ゲート対向部３６、およびソース連結部３８は、一体化されている。プレート延在部３４は、Ｘ方向においてゲート対向部３６に対してソース電極２８とは反対側に設けられている。つまり、プレート延在部３４は、Ｘ方向においてゲート対向部３６よりもドレイン電極３０寄りに設けられている。また、プレート延在部３４は、Ｘ方向においてドレイン電極３０と離隔している。ゲート対向部３６は、パッシベーション層２６を介してゲート電極２４と対向している。
　プレート延在部３４は、平面視でドレイン電極３０と対向するプレート先端面３４Ａを有する。プレート先端面３４Ａは、平面視でＹ方向に沿って延びている。プレート先端面３４Ａは、Ｘ方向においてゲート層２２とドレイン電極３０との間に配置されている。プレート先端面３４ＡのＸ方向の位置に応じてフィールドプレート電極３２のＸ方向の長さが設定される。フィールドプレート電極３２の長さは、窒化物半導体装置１０の求められるスイッチング速度および耐圧に応じて適宜設定される。換言すると、プレート先端面３４ＡのＸ方向の位置は、窒化物半導体装置１０の求められるスイッチング速度および耐圧に応じて適宜設定される。
　ゲート対向部３６は、フィールドプレート電極３２のうち平面視においてゲート層２２と重なる領域によって構成されている。このため、平面視において、ゲート対向部３６のＸ方向の長さは、プレート延在部３４のＸ方向の長さよりも短い。平面視において、ゲート対向部３６のＸ方向の長さは、Ｙ方向に延びるゲート層２２の幅（Ｘ方向の長さ）と等しい。
　ソース連結部３８は、フィールドプレート電極３２のうちソース電極２８とゲート対向部３６とのＸ方向の間の領域によって構成されている。ここで、ソース電極２８は、電子供給層１８と接している部分によって構成されている。このため、ソース連結部３８は、平面視において、フィールドプレート電極３２のうち第１開口２６Ａとゲート対向部３６とのＸ方向の間の領域によって構成されているともいえる。
　図２に示すように、フィールドプレート電極３２には、開口部４０が形成されている。一例では、開口部４０の少なくとも一部は、プレート延在部３４に形成されている。第１実施形態では、開口部４０は、プレート延在部３４に配置されている。一方、開口部４０は、ゲート対向部３６には形成されていない。
　第１実施形態では、開口部４０は、プレート先端面３４Ａからゲート層２２に向けて凹んだ凹部４２である。凹部４２は、平面視においてＹ方向を幅方向とし、Ｘ方向を深さ方向として延びている。凹部４２は、ドレイン電極３０に向けて開放されている。図２に示す例では、凹部４２は、Ｙ方向に離隔して複数配列されている。複数の凹部４２は、例えば等ピッチで配列されている。複数の凹部４２の幅は、互いに等しい。また複数の凹部４２の深さは、互いに等しい。
　図５に示すように、凹部４２は、一対の側面４４と、一対の側面４４を繋ぐ底面４６と、を含む。平面視において一対の側面４４は、Ｙ方向において互いに離隔して配置されている。各側面４４は、平面視においてＸ方向に沿って延びている。このため、一対の側面４４は、互いに平行である。つまり、図５の例では、Ｙ方向における凹部４２の幅は、プレート延在部３４のプレート先端面３４Ａにおける開口部分から底面４６にかけて同じである。
　図４および図５に示すように、凹部４２の底面４６は、Ｘ方向においてゲート層２２の側面２２Ｘよりもドレイン電極３０寄りに配置されている。Ｘ方向における底面４６の位置、つまり凹部４２の深さＨは、Ｘ方向においてゲート層２２の側面２２Ｘよりもドレイン電極３０寄りの範囲において、窒化物半導体装置１０の求められるスイッチング速度に応じて適宜設定される。ここで、深さＨは、平面視におけるプレート先端面３４Ａから凹部４２の底面４６までのＸ方向の距離によって定義できる。
　一例では、平面視における凹部４２の深さＨは、凹部４２の幅Ｗよりも深い。一例では、平面視における凹部４２の深さＨは、プレート延在部３４のＸ方向の長さＬの１／２よりも深い。ここで、プレート延在部３４のＸ方向の長さＬは、平面視においてゲート層２２のＸ方向の両側面のうちプレート先端面３４Ａ寄りの側面からプレート先端面３４ＡまでのＸ方向の距離によって定義できる。
　図５に示す例では、凹部４２の幅Ｗは、複数の凹部４２間の距離Ｄと等しい。ここで、複数の凹部４２間の距離Ｄは、Ｙ方向において隣り合う２つの凹部４２のうち一方の凹部４２の一対の側面４４のうち他方の凹部４２に近い方の側面４４と、他方の凹部４２の一対の側面４４のうち一方の凹部４２に近い方の側面４４とのＹ方向の間の距離によって定義できる。
　図６の二点鎖線は、ドレイン・ソース間電圧が印加された状態におけるフィールドプレート電極３２に形成された空乏層を示している。図６に示すように、一対の側面４４のＸ方向の間の距離、つまり凹部４２の幅Ｗは、プレート先端面３４Ａ、底面４６、および各側面４４から広がる空乏層が繋がるような寸法に設定される。
　［窒化物半導体装置の製造方法］
　次に、窒化物半導体装置１０の製造方法の一例について説明する。
　窒化物半導体装置１０の製造方法は、半導体基板１２上にバッファ層１４を形成する工程と、バッファ層１４上に電子走行層１６を形成する工程と、電子走行層１６上に電子供給層１８を形成する工程と、を含む。
　より詳細には、半導体基板１２上に、バッファ層１４、電子走行層１６、および電子供給層１８が順に形成される。半導体基板１２は、例えばＳｉ基板である。バッファ層１４、電子走行層１６、および電子供給層１８は、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いたエピタキシャル成長によって形成される。バッファ層１４は、例えば多層バッファ層であってよい。多層バッファ層は、半導体基板１２上に形成されたＡｌＮ層（第１バッファ層）と、ＡｌＮ層上に形成されたグレーテッドＡｌＧａＮ層（第２バッファ層）とを含み得る。電子走行層１６は例えばＧａＮ層であり、電子供給層１８は例えばＡｌＧａＮ層である。したがって、電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。
　窒化物半導体装置１０の製造方法は、電子供給層１８上にゲート層２２を形成する工程と、ゲート層２２上にゲート電極２４を形成する工程と、電子供給層１８上、ゲート層２２上、およびゲート電極２４上にパッシベーション層２６を形成する工程と、をさらに含む。
　より詳細には、電子供給層１８上に窒化物半導体層が形成される。窒化物半導体層は、ＭＯＣＶＤ法を用いてエピタキシャル成長させることができる。窒化物半導体層は、アクセプタ型不純物を含む窒化物半導体によって構成されていてよい。アクセプタ型不純物の一例は、Ｍｇである。窒化物半導体層は、例えばＧａＮ層である。続いて、窒化物半導体層上にゲート電極２４が形成される。続いて、ゲート電極２４の上面および側面と、ゲート電極２４の周囲の領域の窒化物半導体層を覆うマスクが形成され、そのマスクを用いて窒化物半導体層がエッチングされる。これにより、ゲート層２２が形成される。その後、マスクは除去される。パッシベーション層２６は、例えば減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法によって形成されたＳｉＮ層であってよい。続いて、パッシベーション層２６がエッチングされることによって第１開口２６Ａおよび第２開口２６Ｂが形成される。
　窒化物半導体装置１０の製造方法は、ソース電極２８、ドレイン電極３０、およびフィールドプレート電極３２を形成する工程を含む。
　より詳細には、パッシベーション層２６上に金属層が形成される。金属層は、第１開口２６Ａおよび第２開口２６Ｂを充填し、第１開口２６Ａおよび第２開口２６Ｂを介して電子供給層１８と接するように形成される。一例では、金属層は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうち少なくとも１つを含んでいてよい。
　次に、金属層をリソグラフィおよびエッチングによって選択的に除去することによって、ソース電極２８、ドレイン電極３０、およびフィールドプレート電極３２を形成することができる。この工程において、フィールドプレート電極３２の開口部４０が形成される。以上の工程を経て、窒化物半導体装置１０が製造される。
　なお、開口部４０は、ソース電極２８およびドレイン電極３０と同時に形成することに限定されない。一例では、金属層をリソグラフィおよびエッチングによってソース電極２８およびドレイン電極３０を形成した後、金属層をリソグラフィおよびエッチングによって開口部４０を形成してもよい。また一例では、金属層をリソグラフィおよびエッチングによって開口部４０を形成した後、金属層をリソグラフィおよびエッチングによってソース電極２８およびドレイン電極３０を形成してもよい。
　［作用］
　第１実施形態の窒化物半導体装置１０の作用について説明する。
　フィールドプレート電極のＸ方向の長さを長くすることによってドレイン電極３０とソース電極２８とのＸ方向の間の電界集中の緩和を図ることができる。一方、フィールドプレート電極のＸ方向の長さが長くなると、フィールドプレート電極の面積に応じてフィールドプレート電極と電子供給層１８およびゲート層２２との間の寄生容量が大きくなる。この寄生容量が大きくなると、窒化物半導体装置のスイッチングの応答性に悪影響を及ぼし得る。
　この点、第１実施形態では、フィールドプレート電極３２のプレート先端面３４ＡからＸ方向に凹む複数の凹部４２（開口部４０）が設けられている。これにより、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減することができる。加えて、凹部４２の一対の側面４４から広がる空乏層が繋がるように凹部４２の幅Ｗを設定することによって、凹部４２を形成したとしてもフィールドプレート電極３２による電界集中の緩和の効果が低下することを抑制できる。
　［効果］
　第１実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（１－１）窒化物半導体装置１０は、窒化物半導体によって構成された電子走行層１６と、電子走行層１６上に形成され、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層１８と、電子供給層１８上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うパッシベーション層２６であって、Ｘ方向に離隔された第１開口２６Ａおよび第２開口２６Ｂを有し、ゲート層２２は第１開口２６Ａと第２開口２６Ｂとの間に位置している、パッシベーション層２６と、第１開口２６Ａを介して電子供給層１８に接しているソース電極２８と、第２開口２６Ｂを介して電子供給層１８に接しているドレイン電極３０と、パッシベーション層２６上に形成されるとともにソース電極２８に電気的に接続されているフィールドプレート電極３２と、を備える。フィールドプレート電極３２は、平面視でゲート層２２とドレイン電極３０との間の領域に延在しかつパッシベーション層２６を介して電子供給層１８と対向しているプレート延在部３４を含む。フィールドプレート電極３２には開口部４０が形成されている。開口部４０はプレート延在部３４に形成されている。
　この構成によれば、プレート延在部３４に開口部４０が形成されることによって、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減することができる。したがって、窒化物半導体装置１０のスイッチングの応答性への悪影響を低減することができる。
　（１－２）プレート延在部３４は、ドレイン電極３０と対向するプレート先端面３４Ａを有する。開口部４０は、プレート先端面３４Ａからゲート層２２に向けて凹んだ凹部４２である。凹部４２は、平面視においてＸ方向と直交するＹ方向を幅方向とし、Ｘ方向を深さ方向として延びており、ドレイン電極３０に向けて開放されている。
　この構成によれば、プレート先端面３４Ａによってプレート延在部３４の長さを長くとることができるため、フィールドプレート電極３２によるソース電極２８とドレイン電極３０との間の電界集中の緩和を図ることができる。加えて、凹部４２によってフィールドプレート電極３２と電子供給層１８との間の寄生容量を低減することができる。このように、ソース電極２８とドレイン電極３０との間の電界集中の緩和と、フィールドプレート電極３２と電子供給層１８との間の寄生容量の低減とを両立することができる。
　（１－３）凹部４２の深さは、プレート延在部３４のＸ方向の長さＬの１／２よりも深い。
　この構成によれば、凹部４２がＸ方向（深さ方向）において大きく形成されているため、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。
　（１－４）凹部４２は、Ｙ方向に離隔して複数配列されている。
　この構成によれば、凹部４２の数が多くなるため、各凹部４２の幅が小さくてもフィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。また、凹部４２の幅を小さくすることができるため、凹部４２内の全体に空乏層が形成されやすくなる。これにより、フィールドプレート電極３２の電界強度の緩和の効果が低減することを抑制できる。
　＜第２実施形態＞
　図７および図８を参照して、第２実施形態の窒化物半導体装置１０について説明する。第２実施形態の窒化物半導体装置１０では、第１実施形態の窒化物半導体装置１０と比較して、フィールドプレート電極３２の構成が異なる。以下では、第１実施形態と異なる点を詳細に説明し、第１実施形態の構成要素と共通する構成要素には同一符号を付し、その説明を省略する。
　図７は、パッシベーション層２６およびフィールドプレート電極３２を含む窒化物半導体装置１０の概略平面構造を示している。図８は、図７のＦ８－Ｆ８線で窒化物半導体装置１０を切断した概略断面構造を示している。
　図７に示すように、第２実施形態では、フィールドプレート電極３２には開口部５０が形成されている。開口部５０の少なくとも一部は、プレート延在部３４に形成されている。第２実施形態では、開口部５０は、プレート延在部３４に形成されている。一方、開口部５０は、ゲート対向部３６に形成されていない。開口部５０は、Ｙ方向に離隔して複数配列されている。複数の開口部５０は、例えば等ピッチで配列されている。
　各開口部５０は、第１実施形態の開口部４０（図５参照）とは異なり、プレート先端面３４Ａよりもゲート電極２４側（ゲート層２２側）に形成された閉じた開口である。
　図７に示す例では、各開口部５０は、平面視においてＸ方向を長手方向とし、Ｙ方向を短手方向とする矩形状である。一例では、複数の開口部５０のＸ方向の長さＬＡは、互いに等しい。一例では、各開口部５０のＸ方向の長さＬＡは、プレート延在部３４のＸ方向の長さＬの１／２よりも長い。
　各開口部５０のＹ方向の長さＬＢは、ドレイン・ソース間電圧が印加された状態において各開口部５０内に広がる空乏層が繋がるような寸法に設定される。一例では、複数の開口部５０のＹ方向の長さＬＢは、互いに等しい。各開口部５０のＹ方向の長さＬＢは、複数の開口部５０間の距離ＤＡと等しい。ここで、距離ＤＡは、Ｙ方向において隣り合う２つの開口部５０のＹ方向の間の距離によって定義できる。
　図８に示すように、開口部５０がプレート先端面３４Ａよりもゲート電極２４側（ゲート層２２側）に配置されているため、開口部５０とプレート先端面３４ＡとのＸ方向の間には、プレート先端部５２が形成されている。図７に示すとおり、プレート先端部５２は、Ｙ方向に沿って延びている。
　なお、各開口部５０のＸ方向の長さＬＡは、任意に変更可能である。一例では、各開口部５０のＸ方向の長さＬＡは、プレート延在部３４のＸ方向の長さＬの１／２以下であってもよい。また、複数の開口部５０のうち少なくとも１つの開口部５０のＸ方向の長さＬＡが他の開口部５０のＸ方向の長さＬＡと異なっていてもよい。
　［効果］
　第２実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（２－１）プレート延在部３４は、ドレイン電極３０と対向するプレート先端面３４Ａを有する。開口部５０は、プレート先端面３４Ａよりもゲート電極２４側に形成された閉じた開口である。
　この構成によれば、フィールドプレート電極３２のＹ方向の全体にわたりプレート先端面３４Ａが形成されているため、フィールドプレート電極３２のＹ方向の全体にわたりフィールドプレート電極３２のＸ方向の長さＬが維持される。これにより、フィールドプレート電極３２による電界集中の緩和の効果を高めることができる。
　（２－２）開口部５０のＸ方向の長さＬＡは、プレート延在部３４のＸ方向の長さＬの１／２よりも長い。
　この構成によれば、開口部５０がＸ方向において大きく形成されているため、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。
　（２－３）開口部５０は、Ｙ方向に離隔して複数配列されている。
　この構成によれば、開口部５０の数が多くなるため、各開口部５０の幅（Ｙ方向の大きさ）が小さくてもフィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。また、開口部５０の幅を小さくすることができるため、開口部５０内の全体に空乏層が形成されやすくなる。これにより、フィールドプレート電極３２による電界集中の緩和の効果が低減することを抑制できる。
　＜第３実施形態＞
　図９および図１０を参照して、第３実施形態の窒化物半導体装置１０について説明する。第３実施形態の窒化物半導体装置１０では、第２実施形態の窒化物半導体装置１０と比較して、フィールドプレート電極３２の構成が異なる。以下では、第２実施形態と異なる点を詳細に説明し、第２実施形態の構成要素と共通する構成要素には同一符号を付し、その説明を省略する。
　図９は、パッシベーション層２６およびフィールドプレート電極３２を含む窒化物半導体装置１０の概略平面構造を示している。図１０は、図９のＦ１０－Ｆ１０線で窒化物半導体装置１０を切断した概略断面構造を示している。
　図９に示すように、第３実施形態では、フィールドプレート電極３２には開口部６０が形成されている。開口部６０の少なくとも一部は、プレート延在部３４に形成されている。第３実施形態では、開口部６０は、プレート延在部３４およびゲート対向部３６の双方に跨って形成されている。図９の例では、開口部６０は、プレート延在部３４、ゲート対向部３６、およびソース連結部３８に跨って形成されている。つまり、開口部６０は、ゲート対向部３６を横切るように形成されている。開口部６０は、Ｙ方向に離隔して複数配列されている。複数の開口部６０は、例えば等ピッチで配列されている。
　各開口部６０は、第２実施形態の開口部５０（図７参照）と同様に、プレート先端面３４Ａよりもゲート電極２４側（ゲート層２２側）に配置された閉じた開口である。各開口部６０は、平面視においてＸ方向を長手方向とし、Ｙ方向を短手方向とする矩形状である。各開口部６０のＸ方向の長さＬＣは、プレート延在部３４のＸ方向の長さＬよりも長い。一例では、各開口部６０のＸ方向の長さＬＣは、フィールドプレート電極３２のＸ方向の長さＬＦの１／２よりも長い。
　各開口部６０のＹ方向の長さＬＤは、ドレイン・ソース間電圧が印加された状態において各開口部６０内に広がる空乏層が繋がるような寸法に設定される。一例では、複数の開口部６０のＹ方向の長さＬＤは、互いに等しい。各開口部６０のＹ方向の長さＬＤは、複数の開口部６０間の距離ＤＢと等しい。ここで、距離ＤＢは、Ｙ方向において隣り合う２つの開口部６０のＹ方向の間の距離によって定義できる。
　図１０に示すように、開口部６０がプレート先端面３４Ａよりもゲート電極２４側（ゲート層２２側）に配置されているため、開口部６０とプレート先端面３４ＡとのＸ方向の間には、プレート先端部６４が形成されている。図９に示すとおり、プレート先端部６４は、Ｙ方向に沿って延びている。
　図９および図１０に示すように、フィールドプレート電極３２は、各開口部６０を構成する内側面６２を含む。この内側面６２は、Ｘ方向の両端面としての第１端面６２Ａおよび第２端面６２Ｂを含む。第１端面６２Ａは、プレート先端部６４を構成する側面であり、プレート延在部３４に形成されている。第２端面６２Ｂは、ソース連結部３８に形成されている。つまり、第２端面６２Ｂは、平面視においてソース電極２８よりもゲート層２２寄りに配置されている。換言すると、第２端面６２Ｂは、平面視においてソース電極２８とゲート層２２とのＸ方向の間に配置されている。
　なお、第１端面６２Ａおよび第２端面６２Ｂの各々のＸ方向の位置は、任意に変更可能である。複数の開口部６０のうち少なくとも１つの開口部６０の第１端面６２ＡのＸ方向の位置が他の開口部６０の第１端面６２ＡのＸ方向の位置と異なっていてもよい。複数の開口部６０のうち少なくとも１つの開口部６０の第２端面６２ＢのＸ方向の位置が他の開口部６０の第２端面６２ＢのＸ方向の位置と異なっていてもよい。その結果、複数の開口部６０のうち少なくとも１つの開口部６０のＸ方向の長さＬＣが他の開口部６０のＸ方向の長さＬＣと異なっていてもよい。
　［効果］
　第３実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（３－１）フィールドプレート電極３２は、パッシベーション層２６を介してゲート層２２と対向するゲート対向部３６を有する。開口部６０は、プレート延在部３４およびゲート対向部３６の双方に跨って形成されている。
　この構成によれば、開口部６０がプレート延在部３４およびゲート対向部３６の双方に跨って形成されているため、開口部６０のＸ方向に大きく形成することができる。したがって、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。
　（３－２）開口部６０は、プレート先端面３４Ａよりもゲート電極２４側に形成された閉じた開口である。
　この構成によれば、フィールドプレート電極３２のＹ方向の全体にわたりプレート先端面３４Ａが形成されているため、フィールドプレート電極３２のＹ方向の全体にわたりフィールドプレート電極３２のＸ方向の長さＬが維持される。これにより、フィールドプレート電極３２による電界集中の緩和の効果を高めることができる。
　（３－３）開口部６０は、Ｙ方向に離隔して複数配列されている。
　この構成によれば、開口部６０の数が多くなるため、各開口部６０の幅（Ｙ方向の大きさ）が小さくてもフィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。また、開口部６０の幅を小さくすることができるため、開口部６０内の全体に空乏層が形成されやすくなる。これにより、フィールドプレート電極３２による電界集中の緩和の効果が低減することを抑制できる。
　（３－４）開口部６０は、プレート延在部３４、ゲート対向部３６、およびソース連結部３８にわたって形成されている。
　この構成によれば、開口部６０がプレート延在部３４、ゲート対向部３６、およびソース連結部３８にわたって形成されているため、開口部６０のＸ方向に大きく形成することができる。したがって、フィールドプレート電極３２と電子供給層１８との間の寄生容量を低減する効果を高めることができる。
　＜変更例＞
　上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
　・第１実施形態において、フィールドプレート電極３２の開口部４０としての凹部４２の形状は、任意に変更可能である。凹部４２は、例えば図１１に示す凹部４２、または図１２に示す凹部４２のように変更してもよい。
　図１１に示すように、凹部４２の底面４６は、湾曲していてもよい。図１１に示す例では、底面４６は、平面視においてゲート層２２に向けて凹む湾曲凹状に形成されていてよい。平面視において、底面４６のうちゲート層２２に最も近い部分は、ゲート層２２よりもドレイン電極３０（図２参照）寄りに位置している。
　この構成によれば、凹部４２の側面４４と底面４６とによってコーナ部分が形成されておらず、湾曲状となっているため、その湾曲状の底面４６から広がる空乏層は、一対の側面４４から広がる空乏層と繋がりやすくなる。したがって、フィールドプレート電極３２によってドレイン電極３０とソース電極２８との間に発生する電界集中を緩和しやすくなる。
　図１２に示すように、凹部４２の一対の側面４４は、プレート先端面３４Ａから底面４６に向かうにつれて互いに接近するテーパ状に形成されていてもよい。
　この構成によれば、凹部４２内の底面４６近傍において一対の側面４４の空乏層が繋がりやすくなる。したがって、フィールドプレート電極３２によってドレイン電極３０とソース電極２８との間に発生する電界集中を緩和しやすくなる。
　なお、図１１に示す凹部４２の形状と図１２に示す凹部４２の形状とを組み合わせてもよい。つまり、凹部４２は、プレート先端面３４Ａから底面４６に向かうにつれて互いに接近するテーパ状に形成された一対の側面４４と、ゲート層２２に向けて凹むように湾曲する底面４６と、を含んでいてよい。
　・第１実施形態において、凹部４２の幅Ｗと、複数の凹部４２間の距離Ｄとの関係は任意に変更可能である。
　一例では、図１３に示すように、凹部４２の幅Ｗは、複数の凹部４２間の距離Ｄよりも大きくてもよい。
　この構成によれば、フィールドプレート電極３２に起因する寄生容量を低減することができる。したがって、窒化物半導体装置１０のスイッチングの応答性への悪影響を低減することができる。
　別の例では、図１４に示すように、複数の凹部４２間の距離Ｄは、凹部４２の幅Ｗよりも大きくてもよい。
　この構成によれば、フィールドプレート電極３２による電界集中の緩和の効果を高めることができる。
　なお、第２および第３実施形態においても同様に、開口部５０，６０のＹ方向の長さＬＢ，ＬＤと、複数の開口部５０，６０間の距離ＤＡ，ＤＢとの関係は任意に変更可能である。
　一例では、開口部５０のＹ方向の長さＬＢは、複数の開口部５０間の距離ＤＡよりも大きくてもよい。また一例では、開口部５０のＹ方向の長さＬＢは、複数の開口部５０間の距離ＤＡよりも小さくてもよい。
　一例では、開口部６０のＹ方向の長さＬＤは、複数の開口部６０間の距離ＤＢよりも大きくてもよい。また一例では、開口部６０のＹ方向の長さＬＤは、複数の開口部６０間の距離ＤＢよりも小さくてもよい。
　・第１実施形態において、凹部４２の深さＨは任意に変更可能である。一例では、図１５に示すように、凹部４２は、Ｘ方向においてプレート先端面３４Ａからプレート延在部３４よりも長く延びていてよい。凹部４２は、プレート延在部３４およびゲート対向部３６の双方に跨って形成されていてよい。
　この構成によれば、凹部４２の深さＨが深くなるため、フィールドプレート電極３２に起因する寄生容量を低減することができる。したがって、窒化物半導体装置１０のスイッチングの応答性への悪影響を低減することができる。
　・第１実施形態において、複数の凹部４２の底面４６のＸ方向の位置は互いに同じであったが、これに限られない。例えば、複数の凹部４２の底面４６のうち少なくとも１つのＸ方向の位置は他の底面４６のＸ方向の位置と異なっていてもよい。
　・上記各実施形態において、フィールドプレート電極３２の開口部の配置態様、形状、およびサイズの各々は任意に変更可能である。以下、図面を参照して、いくつかの変更例について説明する。図１６～図２３は、フィールドプレート電極３２の平面構造を示している。
　［変更例１］
　図１６に示すように、フィールドプレート電極３２には、開口部７０が形成されている。開口部７０は、プレート延在部３４に形成されている。一方、開口部７０は、ゲート対向部３６には形成されていない。開口部７０は、Ｘ方向に離隔して複数配列されている。各開口部７０は、平面視においてＸ方向を短手方向とし、Ｙ方向を長手方向とする矩形状である。各開口部７０は、Ｙ方向に延びる帯状であるともいえる。図１６に示す例では、プレート延在部３４には、３つの開口部７０がＸ方向において互いに離隔して形成されている。
　各開口部７０のＹ方向の長さＬＥは、プレート延在部３４のＸ方向の長さＬよりも長い。一例では、各開口部７０は、ゲート層２２およびドレイン電極３０がＸ方向に対向している範囲の全域にわたって形成されている。このため、各開口部７０のＹ方向の長さＬＥは、ドレイン電極３０のＹ方向の長さＬＧ以上であってよい。
　［変更例２］
　図１７に示すように、フィールドプレート電極３２には、開口部８０が形成されている。開口部８０は、プレート延在部３４に配置されている。一方、開口部８０は、ゲート対向部３６には配置されていない。開口部８０は、Ｘ方向およびＹ方向にそれぞれ離隔して複数配列されている。図１７に示す例では、複数の開口部８０は、Ｙ方向において互いに離隔して配列された複数の開口部８０の列がＸ方向に互いに離隔して３列並んで配置されている。また、プレート先端面３４Ａに最も近い開口部８０のＹ方向の列と、ソース電極２８に最も近い開口部８０のＹ方向の列とにおいては、Ｙ方向における開口部８０の位置が同じである。一方、３列のうちＸ方向の中央の開口部８０のＹ方向の列においては、プレート先端面３４Ａに最も近い開口部８０のＹ方向の列と、ソース電極２８に最も近い開口部８０のＹ方向の列とのそれぞれの開口部８０のＹ方向の位置に対して、開口部８０のＹ方向の位置がずれている。
　［変更例３］
　図１８に示すように、フィールドプレート電極３２には、第１開口部９０および第２開口部９２が形成されている。第１開口部９０は、プレート延在部３４に配置されている。このため、開口部の少なくとも一部は、プレート延在部３４に配置されているといえる。第２開口部９２は、ゲート対向部３６に配置されている。換言すると、第２開口部９２は、平面視でゲート層２２と重なる位置に配置されている。このため、図１８に示す例では、開口部の少なくとも一部は、平面視でゲート層２２と重なる位置に配置されているといえる。さらに、開口部は、少なくともゲート対向部３６に配置されているといえる。このように、図１８に示す例では、開口部は、プレート延在部３４および平面視でゲート層２２と重なる位置の双方に配置されているといえる。
　第１開口部９０は、Ｘ方向に離隔して複数配列されている。各第１開口部９０は、平面視においてＸ方向を短手方向とし、Ｙ方向を長手方向とする矩形状である。各第１開口部９０は、Ｙ方向に延びる帯状であるともいえる。図１８に示す例では、プレート延在部３４には、３つの第１開口部９０がＸ方向において互いに離隔して配置されている。また図１８に示す例では、３つの第１開口部９０の形状およびサイズは、図１６に示す３つの開口部７０と同じである。
　第２開口部９２は、平面視においてＸ方向を短手方向とし、Ｙ方向を長手方向とする矩形状である。第２開口部９２は、Ｙ方向に延びる帯状であるともいえる。第２開口部９２は、平面視においてゲート層２２と重なる領域のうちゲート層２２およびドレイン電極３０がＸ方向に対向している範囲の全域にわたって形成されている。
　図１８に示す例では、第２開口部９２のＹ方向の長さＬＩは、第１開口部９０のＹ方向の長さＬＨと等しい。このため、第１開口部９０は、プレート延在部３４のうちゲート層２２およびドレイン電極３０がＸ方向に対向している範囲の全域にわたって形成されているといえる。また、図１８に示す例では、第２開口部９２のＸ方向の長さＬＫは、第１開口部９０のＸ方向の長さＬＪよりも小さい。なお、第１開口部９０の長さＬＨ，ＬＪおよび第２開口部９２の長さＬＩ，ＬＫの各々は任意に変更可能である。一例では、第２開口部９２のＸ方向の長さＬＫは、第１開口部９０のＸ方向の長さＬＪよりも大きくてもよい。
　［変更例４］
　図１９に示すように、フィールドプレート電極３２には、第１開口部１００および第２開口部１０２が形成されている。第１開口部１００は、プレート延在部３４に配置されている。このため、開口部の少なくとも一部は、プレート延在部３４に配置されているといえる。第２開口部１０２は、ゲート対向部３６に配置されている。換言すると、第２開口部１０２は、平面視でゲート層２２と重なる位置に配置されている。このため、図１９に示す例では、開口部の少なくとも一部は、平面視でゲート層２２と重なる位置に配置されているといえる。さらに、開口部は、少なくともゲート対向部３６に配置されているといえる。このように、図１９に示す例では、開口部は、プレート延在部３４および平面視でゲート層２２と重なる位置の双方に配置されているといえる。
　第１開口部１００は、Ｘ方向およびＹ方向にそれぞれ離隔して複数配列されている。図１９に示す例では、複数の第１開口部１００は、Ｙ方向において互いに離隔して配列された複数の第１開口部１００の列がＸ方向に互いに離隔して３列並んで配置されている。複数の第１開口部１００の配置態様は、図１７に示す複数の開口部８０の配置態様と同様である。また各第１開口部１００の形状およびサイズは、各開口部８０の形状およびサイズと同じである。
　第２開口部１０２は、Ｙ方向に離隔して複数配列されている。図１９に示す例では、各第２開口部１０２の形状は、各第１開口部１００と同じである。一方、各第２開口部１０２のサイズは、各第１開口部１００のサイズよりも小さい。より詳細には、各第２開口部１０２のＸ方向の寸法は、各第１開口部１００のＸ方向の寸法よりも小さい。また、各第２開口部１０２のＹ方向の寸法は、各第１開口部１００のＹ方向の寸法よりも小さい。
　なお、第１開口部１００および第２開口部１０２の形状およびサイズは任意に変更可能である。一例では、第１開口部１００の形状およびサイズは、第２開口部１０２の形状およびサイズと同じであってもよい。
　［変更例５］
　図２０に示すように、フィールドプレート電極３２には、開口部１１０が形成されている。開口部１１０は、ゲート対向部３６に配置されている。換言すると、開口部１１０は、平面視でゲート層２２と重なる位置に配置されている。一方、開口部１１０は、プレート延在部３４に配置されていない。このため、図２０に示す例では、開口部の少なくとも一部は、平面視でゲート層２２と重なる位置に配置されているといえる。さらに、開口部は、少なくともゲート対向部３６に配置されているといえる。
　開口部１１０は、平面視においてＸ方向を短手方向とし、Ｙ方向を長手方向とする矩形状である。開口部１１０は、Ｙ方向に延びる帯状であるともいえる。開口部１１０は、平面視においてゲート層２２と重なる領域のうちゲート層２２およびドレイン電極３０がＸ方向に対向している範囲の全域にわたって形成されている。なお、第１および第２実施形態に変更例５の開口部１１０を追加してもよい。
　［変更例６］
　図２１に示すように、フィールドプレート電極３２には、開口部１２０が形成されている。開口部１２０は、ゲート対向部３６に配置されている。換言すると、開口部１２０は、平面視でゲート層２２と重なる位置に配置されている。一方、開口部１２０は、プレート延在部３４に配置されていない。このため、図２１に示す例では、開口部の少なくとも一部は、平面視でゲート層２２と重なる位置に配置されているといえる。さらに、開口部は、少なくともゲート対向部３６に配置されているといえる。開口部１２０は、Ｙ方向に離隔して複数配列されている。各開口部１２０は、平面視においてＸ方向を短手方向とし、Ｙ方向を長手方向とする矩形状である。なお、第１および第２実施形態に変更例６の開口部１２０を追加してもよい。
　［変更例７］
　図２２に示すように、フィールドプレート電極３２には、開口部１３０が形成されている。開口部１３０は、プレート延在部３４に配置されている。一方、開口部１３０は、ゲート対向部３６には配置されていない。開口部１３０は、Ｘ方向およびＹ方向にそれぞれ離隔して複数配列されている。図２２に示す例では、複数の開口部１３０は、Ｙ方向において互いに離隔して配列された複数の開口部１３０の列がＸ方向に互いに離隔して３列並んで配置されている。複数の開口部１３０の配置態様は、図１７に示す複数の開口部８０の配置態様と同様である。
　各開口部１３０は、平面視において楕円形状である。図２２に示す例では、各開口部１３０は、平面視においてＸ方向を短軸とし、Ｙ方向を長軸とする楕円形状である。なお、開口部１３０は、平面視において楕円形状に限られず、円形状であってもよい。また、開口部１３０は、平面視において多角形状であってもよい。
　［変更例８］
　図２３に示すように、フィールドプレート電極３２には、第１開口部１４０および第２開口部１４２が形成されている。第１開口部１４０は、プレート延在部３４に配置されている。このため、開口部の少なくとも一部は、プレート延在部３４に配置されているといえる。第２開口部１４２は、ゲート対向部３６に配置されている。換言すると、第２開口部１４２は、平面視でゲート層２２と重なる位置に配置されている。このため、図２３に示す例では、開口部の少なくとも一部は、平面視でゲート層２２と重なる位置に配置されているといえる。さらに、開口部は、少なくともゲート対向部３６に配置されているといえる。このように、図２３に示す例では、開口部は、プレート延在部３４および平面視でゲート層２２と重なる位置の双方に配置されているといえる。
　第１開口部１４０は、Ｘ方向およびＹ方向にそれぞれ離隔して複数配列されている。図２３に示す例では、複数の第１開口部１４０は、Ｙ方向において互いに離隔して配列された複数の第１開口部１４０の列がＸ方向に互いに離隔して３列並んで配置されている。複数の第１開口部１４０の配置態様は、図１７に示す複数の開口部８０の配置態様と同様である。また各第１開口部１４０の形状およびサイズは、各開口部８０の形状およびサイズと同じである。
　第２開口部１４２は、Ｙ方向に離隔して複数配列されている。図２３に示す例では、各第２開口部１４２のＸ方向の長さＬＭは、各第１開口部１４０のＸ方向の長さＬＬよりも長い。各第２開口部１４２のＹ方向の長さＬＰは、各第１開口部１４０のＹ方向の長さＬＮよりも長い。このように、平面視において、ゲート対向部３６の面積に対する第２開口部１４２の開口面積の割合を大きくしてもよい。なお、第１および第２実施形態に変更例８の第２開口部１４２を追加してもよい。
　・上記各実施形態において、フィールドプレート電極３２からゲート対向部３６を省略してもよい。つまり、図２４に示すように、フィールドプレート電極３２は、プレート延在部３４と、ソース連結部３８と、を含む。プレート延在部３４とソース連結部３８とはＸ方向において互いに離隔して配置されている。図２５に示すように、プレート延在部３４とソース連結部３８とは電気的に接続されている。一例では、配線層１５０、第１ビア１５２、および第２ビア１５４によってプレート延在部３４とソース連結部３８とが接続されている。この配線層１５０は、プレート延在部３４およびソース連結部３８に対してＺ方向において電子供給層１８とは反対側に離隔して配置されている。より詳細には、窒化物半導体装置１０は、パッシベーション層２６上に形成され、ソース電極２８、ドレイン電極３０、およびフィールドプレート電極３２を覆う層間絶縁層１５６をさらに含む。配線層１５０は、層間絶縁層１５６上に形成されている。第１ビア１５２は、配線層１５０とプレート延在部３４とを接続するように層間絶縁層１５６をＺ方向に貫通している。第２ビア１５４は、配線層１５０とソース連結部３８とを接続するように層間絶縁層１５６をＺ方向に貫通している。
　・上記各実施形態において、ゲート層２２の構成は任意に変更可能である。一例では、図２６に示すように、ゲート層２２は、リッジ部２２Ａと、リッジ部２２Ａの両側から互いに反対方向に延在する延在部２２Ｂを含む。リッジ部２２Ａおよび延在部２２Ｂによって、ゲート層２２のステップ構造が形成されている。
　リッジ部２２Ａは、ゲート層２２の相対的に厚い部分に相当する。ゲート電極２４は、リッジ部２２Ａに接している。リッジ部２２Ａは、図２６のＸＺ平面に沿った断面において矩形状または台形状を有し得る。リッジ部２２Ａは、例えば１００ｎｍ以上２００ｎｍ以下の厚さを有し得る。リッジ部２２Ａの厚さとは、リッジ部２２Ａの上面から下面（ゲート電極２４が形成されているゲート層２２の上面２２Ｕから電子供給層１８に接するゲート層２２の下面２２Ｌ）までの距離のことである。リッジ部２２Ａ（ゲート層２２）の厚さは、ゲート耐圧などの種々のパラメータを考慮して決定され得る。
　延在部２２Ｂは、ソース側延在部２２ＢＳおよびドレイン側延在部２２ＢＤを含む。ソース側延在部２２ＢＳは、リッジ部２２Ａからパッシベーション層２６の第１開口２６Ａに向かって延在している。ドレイン側延在部２２ＢＤは、リッジ部２２Ａからパッシベーション層２６の第２開口２６Ｂに向かって延在している。ソース側延在部２２ＢＳとドレイン側延在部２２ＢＤは同じ長さであってもよいし、異なっていてもよい。
　ソース側延在部２２ＢＳは、例えば５ｎｍ以上３０ｎｍ以下の厚さを有し得る。ソース側延在部２２ＢＳは、リッジ部２２Ａから第１開口２６Ａに向かう方向において、例えば１００ｎｍ以上のＸ方向の長さを有し得る。ソース側延在部２２ＢＳのＸ方向の長さは、例えば２００ｎｍ以上３００ｎｍ以下である。ドレイン側延在部２２ＢＤは、例えば５ｎｍ以上３０ｎｍ以下の厚さを有し得る。ドレイン側延在部２２ＢＤは、リッジ部２２Ａから第２開口２６Ｂに向かう方向において、例えば２００ｎｍ以上６００ｎｍ以下のＸ方向の長さを有し得る。一例では、ソース側延在部２２ＢＳの厚さとドレイン側延在部２２ＢＤの厚さは、互いに等しい。
　ゲート層２２は、上面２２Ｕおよび下面２２Ｌを有する。下面２２Ｌは、ゲート層２２における電子供給層１８の上面１８Ｕに対向する面であり、上面２２Ｕは、ゲート層２２における下面２２Ｌの反対側に位置する面である。ステップ構造を有するゲート層２２の上面２２Ｕは、リッジ部２２Ａの上面を意味する。ステップ構造を有するゲート層２２の下面２２Ｌは、リッジ部２２Ａの下面、ソース側延在部２２ＢＳの下面、およびドレイン側延在部２２ＢＤの下面を含む面を意味する。
　図２７は、図２６とはＹ方向における異なる位置においてＸＺ平面に沿って窒化物半導体装置１０を切断した断面構造を模式的に示している。
　図２７に示すように、フィールドプレート電極３２において、開口部４０としての凹部４２は、ゲート層２２よりもプレート先端面３４Ａ（図２６参照）寄りに配置されている。つまり、凹部４２の底面４６は、ゲート層２２のドレイン側延在部２２ＢＤよりもプレート先端面３４Ａ寄りに位置している。
　本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書において、「ＡおよびＢのうち少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「構成Ａが構成Ｂ上に形成される」という表現は、或る実施形態では構成Ａが構成Ｂに接触して構成Ｂ上に直接配置され得るが、他の実施形態では構成Ａが構成Ｂに接触することなく構成Ｂの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、構成Ａと構成Ｂとの間に他の構成が形成される構造を排除しない。
　本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
　＜付記＞
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　［付記１］
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うパッシベーション層（２６）であって、第１方向（Ｘ方向）に離隔された第１開口（２６Ａ）および第２開口（２６Ｂ）を有し、前記ゲート層（２２）は前記第１開口（２６Ａ）と前記第２開口（２６Ｂ）との間に位置している、パッシベーション層（２６）と、
　前記第１開口（２６Ａ）を介して前記電子供給層（１８）に接しているソース電極（２８）と、
　前記第２開口（２６Ｂ）を介して前記電子供給層（１８）に接しているドレイン電極（３０）と、
　前記パッシベーション層（２６）上に形成されるとともに前記ソース電極（２８）に電気的に接続されているフィールドプレート電極（３２）と、
　を備え、
　前記フィールドプレート電極（３２）は、平面視で前記ゲート層（２２）と前記ドレイン電極（３０）との間の領域に延在しかつ前記パッシベーション層（２６）を介して前記電子供給層（１８）と対向しているプレート延在部（３４）を含み、
　前記フィールドプレート電極（３２）には開口部（４０）が形成されており、前記開口部（４０）は前記プレート延在部（３４）および平面視で前記ゲート層（２２）と重なる位置の少なくとも一方に形成されている
　窒化物半導体装置（１０）。
　［付記２］
　前記開口部（４０）の少なくとも一部は、前記プレート延在部（３４）に形成されている
　付記１に記載の窒化物半導体装置。
　［付記３］
　前記プレート延在部（３４）は、前記ドレイン電極（３０）と対向するプレート先端面（３４Ａ）を有し、
　前記開口部（４０）は、前記プレート先端面（３４Ａ）から前記ゲート層（２２）に向けて凹んだ凹部（４２）であり、
　前記凹部（４２）は、平面視において前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）を幅方向とし、前記第１方向（Ｘ方向）を深さ方向として延びており、前記ドレイン電極（３０）に向けて開放されている
　付記２に記載の窒化物半導体装置。
　［付記４］
　前記凹部（４２）の深さ（Ｈ）は、前記プレート延在部（３４）の前記第１方向（Ｘ方向）の長さ（Ｌ）の１／２よりも深い
　付記３に記載の窒化物半導体装置。
　［付記５］
　前記フィールドプレート電極（３２）は、前記パッシベーション層（２６）を介して前記ゲート層（２２）と対向するゲート対向部（３６）を有し、
　前記凹部（４２）は、前記第１方向（Ｘ方向）において前記プレート先端面（３４Ａ）から前記プレート延在部（３４）よりも長く延びており、前記プレート延在部（３４）および前記ゲート対向部（３６）の双方に跨って形成されている
　付記４に記載の窒化物半導体装置。
　［付記６］
　前記凹部（４２）は、前記第２方向（Ｙ方向）に離隔して複数配列されている
　付記３～５のいずれか１つに記載の窒化物半導体装置。
　［付記７］
　前記複数の凹部（４２）間の距離（Ｄ）は、前記凹部（４２）の幅（Ｗ）よりも大きい
　付記６に記載の窒化物半導体装置。
　［付記８］
　前記凹部（４２）の幅（Ｗ）は、前記複数の凹部（４２）間の距離（Ｄ）よりも大きい
　付記６に記載の窒化物半導体装置。
　［付記９］
　前記凹部（４２）の底面（４６）は湾曲している
　付記３に記載の窒化物半導体装置。
　［付記１０］
　前記プレート延在部（３４）は、前記ドレイン電極（３０）と対向するプレート先端面（３４Ａ）を有し、
　前記開口部（５０）は、前記プレート先端面（３４Ａ）よりも前記ゲート電極（２４）側に形成された閉じた開口である
　付記２に記載の窒化物半導体装置。
　［付記１１］
　前記開口部（５０）は、平面視において前記第１方向（Ｘ方向）を長手方向とし、前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）を短手方向とする矩形状である
　付記１０に記載の窒化物半導体装置。
　［付記１２］
　前記開口部（５０）の前記第１方向（Ｘ方向）の長さ（ＬＡ）は、前記プレート延在部（３４）の前記第１方向（Ｘ方向）の長さ（Ｌ）の１／２よりも長い
　付記１１に記載の窒化物半導体装置。
　［付記１３］
　前記開口部（７０）は、平面視において前記第１方向（Ｘ方向）を短手方向とし、前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）を長手方向とする矩形状である
　付記１０に記載の窒化物半導体装置。
　［付記１４］
　前記フィールドプレート電極（３２）は、前記パッシベーション層（２６）を介して前記ゲート層（２２）と対向するゲート対向部（３６）を有し、
　前記開口部（６０）は、前記プレート延在部（３４）および前記ゲート対向部（３６）の双方に跨って形成されている
　付記１０～１２のいずれか１つに記載の窒化物半導体装置。
　［付記１５］
　前記開口部（６０）の少なくとも一部は、平面視で前記ゲート層（２２）と重なる位置に形成されている
　付記１に記載の窒化物半導体装置。
　［付記１６］
　前記フィールドプレート電極（３２）は、前記パッシベーション層（２６）を介して前記ゲート層（２２）と対向するゲート対向部（３６）を有し、
　前記開口部（１１０）は、少なくとも前記ゲート対向部（３６）に形成されている
　付記１５に記載の窒化物半導体装置。
　［付記１７］
　前記ゲート層（２２）および前記ドレイン電極（３０）は、平面視において前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）に延びており、
　前記開口部（１１０）は、平面視において前記ゲート層（２２）と重なる領域のうち前記ゲート層（２２）および前記ドレイン電極（３０）が前記第１方向（Ｘ方向）に対向している範囲の全域にわたり形成されている
　付記１５または１６に記載の窒化物半導体装置。
　［付記１８］
　前記開口部（１３０）は、円形状または楕円形状である
　付記１または２に記載の窒化物半導体装置。
　［付記１９］
　前記ゲート層（２２）は、
　前記電子供給層（１８）に接するリッジ部（２２Ａ）と、
　前記電子供給層（１８）と接するとともに、前記リッジ部（２２Ａ）から前記第１方向（Ｘ方向）における前記ソース電極（２８）側に向かって延びる、前記リッジ部（２２Ａ）よりも薄いソース側延在部（２２ＢＳ）と、
　前記電子供給層（１８）と接するとともに、前記リッジ部（２２Ａ）から前記第１方向（Ｘ方向）における前記ドレイン電極（３０）側に向かって延びる、前記リッジ部（２２Ａ）よりも薄いドレイン側延在部（２２ＢＤ）と、
　を含む、付記３～９のいずれか１つに記載の窒化物半導体装置。
　［付記２０］
　前記凹部（４２）の底面（４６）は、前記第１方向（Ｘ方向）において前記ドレイン側延在部（２２ＢＤ）よりも前記ドレイン電極（３０）寄りに位置している
　付記１９に記載の窒化物半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれる全ての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１０Ａ…単位トランジスタ
　１２…半導体基板
　１４…バッファ層
　１６…電子走行層
　１８…電子供給層
　１８Ｕ…上面
　２０…二次元電子ガス（２ＤＥＧ）
　２２…ゲート層
　２２Ａ…リッジ部
　２２Ｂ…延在部
　２２ＢＤ…ドレイン側延在部
　２２ＢＳ…ソース側延在部
　２２Ｕ…上面
　２２Ｌ…下面
　２２Ｘ…側面
　２４…ゲート電極
　２６…パッシベーション層
　２６Ａ…第１開口
　２６Ｂ…第２開口
　２８…ソース電極
　３０…ドレイン電極
　３２…フィールドプレート電極
　３４…プレート延在部
　３４Ａ…プレート先端面
　３６…ゲート対向部
　３８…ソース連結部
　４０…開口部
　４２…凹部
　４４…側面
　４６…底面
　５０…開口部
　５２…プレート先端部
　６０…開口部
　６２…内側面
　６２Ａ…第１端面
　６２Ｂ…第２端面
　６４…プレート先端部
　７０…開口部
　８０…開口部
　９０…第１開口部
　９２…第２開口部
　１００…第１開口部
　１０２…第２開口部
　１１０…開口部
　１２０…開口部
　１３０…開口部
　１４０…第１開口部
　１４２…第２開口部
　１５０…配線層
　１５２…第１ビア
　１５４…第２ビア
　１５６…層間絶縁層
　Ｌ…プレート延在部のＸ方向の長さ
　Ｈ…凹部の深さ
　Ｗ…凹部の幅
　Ｄ…凹部間の距離
　ＤＡ，ＤＢ…開口部間の距離
　ＬＡ…開口部のＸ方向の長さ
　ＬＢ…開口部のＹ方向の長さ
　ＬＣ…開口部のＸ方向の長さ
　ＬＤ…開口部のＹ方向の長さ
　ＬＦ…フィールドプレート電極のＸ方向の長さ
　ＬＥ…開口部のＹ方向の長さ
　ＬＧ…ドレイン電極のＹ方向の長さ
　ＬＨ…第１開口部のＹ方向の長さ
　ＬＩ…第２開口部のＹ方向の長さ
　ＬＪ…第１開口部のＸ方向の長さ
　ＬＫ…第２開口部のＸ方向の長さ
　ＬＬ…第１開口部のＸ方向の長さ
　ＬＭ…第２開口部のＸ方向の長さ
　ＬＮ…第１開口部のＹ方向の長さ
　ＬＰ…第２開口部のＹ方向の長さ

Claims (18)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うパッシベーション層であって、第１方向に離隔された第１開口および第２開口を有し、前記ゲート層は前記第１開口と前記第２開口との間に位置している、パッシベーション層と、
    　前記第１開口を介して前記電子供給層に接しているソース電極と、
    　前記第２開口を介して前記電子供給層に接しているドレイン電極と、
    　前記パッシベーション層上に形成されるとともに前記ソース電極に電気的に接続されているフィールドプレート電極と、
    　を備え、
    　前記フィールドプレート電極は、平面視で前記ゲート層と前記ドレイン電極との間の領域に延在しかつ前記パッシベーション層を介して前記電子供給層と対向しているプレート延在部を含み、
    　前記フィールドプレート電極には開口部が形成されており、前記開口部は前記プレート延在部および平面視で前記ゲート層と重なる位置の少なくとも一方に形成されている
    　窒化物半導体装置。
  2. 　前記開口部の少なくとも一部は、前記プレート延在部に形成されている
    　請求項１に記載の窒化物半導体装置。
  3. 　前記プレート延在部は、前記ドレイン電極と対向するプレート先端面を有し、
    　前記開口部は、前記プレート先端面から前記ゲート層に向けて凹んだ凹部であり、
    　前記凹部は、平面視において前記第１方向と直交する第２方向を幅方向とし、前記第１方向を深さ方向として延びており、前記ドレイン電極に向けて開放されている
    　請求項２に記載の窒化物半導体装置。
  4. 　前記凹部の深さは、前記プレート延在部の前記第１方向の長さの１／２よりも深い
    　請求項３に記載の窒化物半導体装置。
  5. 　前記フィールドプレート電極は、前記パッシベーション層を介して前記ゲート層と対向するゲート対向部を有し、
    　前記凹部は、前記第１方向において前記プレート先端面から前記プレート延在部よりも長く延びており、前記プレート延在部および前記ゲート対向部の双方に跨って形成されている
    　請求項４に記載の窒化物半導体装置。
  6. 　前記凹部は、前記第２方向に離隔して複数配列されている
    　請求項３～５のいずれか一項に記載の窒化物半導体装置。
  7. 　前記複数の凹部間の距離は、前記凹部の幅よりも大きい
    　請求項６に記載の窒化物半導体装置。
  8. 　前記凹部の幅は、前記複数の凹部間の距離よりも大きい
    　請求項６に記載の窒化物半導体装置。
  9. 　前記凹部の底面は湾曲している
    　請求項３に記載の窒化物半導体装置。
  10. 　前記プレート延在部は、前記ドレイン電極と対向するプレート先端面を有し、
    　前記開口部は、前記プレート先端面よりも前記ゲート電極側に形成された閉じた開口である
    　請求項２に記載の窒化物半導体装置。
  11. 　前記開口部は、平面視において前記第１方向を長手方向とし、前記第１方向と直交する第２方向を短手方向とする矩形状である
    　請求項１０に記載の窒化物半導体装置。
  12. 　前記開口部の前記第１方向の長さは、前記プレート延在部の前記第１方向の長さの１／２よりも長い
    　請求項１１に記載の窒化物半導体装置。
  13. 　前記開口部は、平面視において前記第１方向を短手方向とし、前記第１方向と直交する第２方向を長手方向とする矩形状である
    　請求項１０に記載の窒化物半導体装置。
  14. 　前記フィールドプレート電極は、前記パッシベーション層を介して前記ゲート層と対向するゲート対向部を有し、
    　前記開口部は、前記プレート延在部および前記ゲート対向部の双方に跨って形成されている
    　請求項１０～１２のいずれか一項に記載の窒化物半導体装置。
  15. 　前記開口部の少なくとも一部は、平面視で前記ゲート層と重なる位置に形成されている
    　請求項１に記載の窒化物半導体装置。
  16. 　前記フィールドプレート電極は、前記パッシベーション層を介して前記ゲート層と対向するゲート対向部を有し、
    　前記開口部は、少なくとも前記ゲート対向部に形成されている
    　請求項１５に記載の窒化物半導体装置。
  17. 　前記ゲート層および前記ドレイン電極は、平面視において前記第１方向と直交する第２方向に延びており、
    　前記開口部は、平面視において前記ゲート層と重なる領域のうち前記ゲート層および前記ドレイン電極が前記第１方向に対向している範囲の全域にわたり形成されている
    　請求項１５または１６に記載の窒化物半導体装置。
  18. 　前記開口部は、円形状または楕円形状である
    　請求項１または２に記載の窒化物半導体装置。
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