WO2024201262A1 - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning

Definitions

  • One aspect of the present invention relates to a semiconductor device and a manufacturing method thereof.
  • One aspect of the present invention relates to a transistor and a manufacturing method thereof.
  • One aspect of the present invention relates to a display device having a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, or manufacturing methods thereof.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. Also, it refers to any device that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including an integrated circuit, and an electronic component that houses a chip in a package are examples of semiconductor devices. Also, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.
  • Display devices are used in, for example, mobile information terminals, television devices (also called television receivers), digital signage, and public information displays (PIDs).
  • display devices include display devices having organic electroluminescence (EL) elements or light-emitting diodes (LEDs), display devices having liquid crystal elements, and electronic paper that displays using an electrophoretic method.
  • EL organic electroluminescence
  • LEDs light-emitting diodes
  • the pixel size can be reduced and the resolution can be increased.
  • the aperture ratio can be increased. For these reasons, there is a demand for miniaturized transistors.
  • Devices requiring high-definition display devices such as those for virtual reality (VR), augmented reality (AR), substitute reality (SR), and mixed reality (MR), are being actively developed.
  • VR virtual reality
  • AR augmented reality
  • SR substitute reality
  • MR mixed reality
  • Patent document 1 discloses a high-definition display device that uses organic EL elements.
  • One aspect of the present invention has an object to provide a transistor with a fine size. Another object is to provide a transistor with a long channel length. Another object is to provide a transistor with a long channel length and a transistor with a short channel length. Another object is to provide a transistor with good electrical characteristics. Another object is to provide a semiconductor device with a small occupation area. Another object is to provide a semiconductor device with low wiring resistance. Another object is to provide a semiconductor device or display device with low power consumption. Another object is to provide a highly reliable transistor, semiconductor device, or display device. Another object is to provide a high-definition display device. Another object is to provide a method for manufacturing a semiconductor device or display device with high productivity. Another object is to provide a new transistor, semiconductor device, or display device, or a manufacturing method thereof.
  • One aspect of the present invention is a semiconductor device having a first insulating layer, a second insulating layer on the first insulating layer, and a transistor, the transistor having a semiconductor layer, a third insulating layer, a fourth insulating layer, a gate electrode, a source electrode, and a drain electrode, the source electrode and the drain electrode being provided on the first insulating layer, the second insulating layer having an opening that reaches the first insulating layer and overlaps with a part of the source electrode and a part of the drain electrode, the semiconductor layer and the third insulating layer being provided along the periphery of the opening, the semiconductor layer being provided in contact with the side surface of the opening of the second insulating layer, the upper surface of the opening of the first insulating layer, the upper surface of the source electrode, and the upper surface of the drain electrode, the third insulating layer being located on the semiconductor layer, the fourth insulating layer covering the third insulating layer and the semiconductor layer and in contact with the first insulating layer, the gate electrode
  • the third insulating layer is surrounded by the semiconductor layer and the fourth insulating layer. Also, in the above, it is preferable that the third insulating layer contains oxygen and silicon.
  • the semiconductor layer has an oxide semiconductor containing at least indium.
  • the contour shape of the opening is a circle, an ellipse, a rectangle with rounded corners, a regular polygon, a polygon other than a regular polygon, a concave polygon, a polygon with rounded corners, or a closed curve that combines straight lines and curves.
  • Another aspect of the present invention is a semiconductor device having a first insulating layer, a second insulating layer on the first insulating layer, a first transistor, and a second transistor, the first transistor having a first semiconductor layer, a third insulating layer, a fourth insulating layer, a first gate electrode, a first source electrode, and a first drain electrode, the first source electrode and the first drain electrode being provided on the first insulating layer, the second insulating layer reaching the first insulating layer and a portion of the first source electrode and the first drain electrode being provided on the first insulating layer.
  • the semiconductor device has a first opening overlapping a portion of the electrode, the first semiconductor layer and the third insulating layer are provided along a periphery of the first opening, the first semiconductor layer is provided in contact with a side surface of the second insulating layer in the first opening, an upper surface of the first insulating layer in the first opening, an upper surface of the first source electrode, and an upper surface of the first drain electrode, the third insulating layer is located on the first semiconductor layer, the fourth insulating layer covers the third insulating layer and the first semiconductor layer and is in contact with the first insulating layer, and the first gate electrode is in contact with the first opening.
  • the second transistor overlaps the first semiconductor layer and is located on the fourth insulating layer, and at least a part of the first semiconductor layer faces the first gate electrode via the third insulating layer and the fourth insulating layer.
  • the second transistor has a second semiconductor layer, a fourth insulating layer, a second gate electrode, a second source electrode, and a second drain electrode, and the second source electrode and the second drain electrode are located at different heights.
  • the second insulating layer has a second opening that reaches one of the second source electrode and the second drain electrode.
  • the other of the first electrode and the second drain electrode is provided on the second insulating layer
  • the second semiconductor layer is provided in contact with the side of the second opening of the second insulating layer, one upper surface of the second source electrode and the second drain electrode, and the other side of the second source electrode and the second drain electrode
  • the fourth insulating layer is located on the second semiconductor layer, the second source electrode, and the second drain electrode
  • the second gate electrode overlaps the second opening and is located on the fourth insulating layer.
  • the third insulating layer is surrounded by the first semiconductor layer and the fourth insulating layer. Also, in the above, it is preferable that the third insulating layer contains oxygen and silicon.
  • the first semiconductor layer and the second semiconductor layer have an oxide semiconductor containing at least indium.
  • the contour shape of the first opening is any one of a circle, an ellipse, a rectangle with rounded corners, a regular polygon, a polygon other than a regular polygon, a concave polygon, a polygon with rounded corners, or a closed curve that combines straight lines and curves.
  • Another aspect of the present invention is a method for manufacturing a semiconductor device, which includes forming a source electrode and a drain electrode on a first insulating layer, forming a second insulating layer to cover the source electrode and the drain electrode, processing the second insulating layer to form an opening that reaches the first insulating layer and overlaps with a part of the source electrode and a part of the drain electrode, depositing a semiconductor layer to cover the opening, depositing a third insulating layer on the semiconductor layer, processing the third insulating layer using a dry etching method to form a sidewall-shaped third insulating layer along the side of the opening in the second insulating layer, processing the semiconductor layer using a wet etching method to form a sidewall-shaped semiconductor layer that contacts the side of the opening in the second insulating layer, depositing a fourth insulating layer to cover the opening, and forming a gate electrode on the fourth insulating layer to cover the opening.
  • One embodiment of the present invention can provide a transistor with a fine size.
  • a transistor with a long channel length can be provided.
  • a transistor with a long channel length and a transistor with a short channel length can be provided.
  • a transistor with good electrical characteristics can be provided.
  • a semiconductor device with a small occupation area can be provided.
  • a semiconductor device with low wiring resistance can be provided.
  • a semiconductor device or display device with low power consumption can be provided.
  • a highly reliable transistor, semiconductor device, or display device can be provided.
  • a high-definition display device can be provided.
  • a method for manufacturing a semiconductor device or display device with high productivity can be provided.
  • a new transistor, semiconductor device, or display device, or a manufacturing method thereof can be provided.
  • Figure 1A is a schematic perspective view of a transistor
  • Figure 1B is a schematic cross-sectional view of the transistor
  • Figures 1C and 1D are schematic top views of the transistor.
  • 2A to 2D are schematic top views of a transistor.
  • 3A and 3B are schematic top and cross-sectional views of a transistor.
  • 4A-4C are schematic top views of a transistor.
  • Fig. 5A is a top view showing an example of a semiconductor device
  • Figs. 5B and 5C are cross-sectional views showing the example of the semiconductor device.
  • 6A and 6B are a top view and a cross-sectional view illustrating an example of a semiconductor device.
  • 7A and 7B are a top view and a cross-sectional view illustrating an example of a semiconductor device.
  • 8A to 8C are cross-sectional views showing an example of a semiconductor device.
  • 9A to 9C are cross-sectional views showing an example of a semiconductor device.
  • 10A is a top view illustrating an example of a semiconductor device
  • FIG 10B is a cross-sectional view illustrating the example of the semiconductor device.
  • 11A is a top view illustrating an example of a semiconductor device
  • FIG 11B is a cross-sectional view illustrating the example of the semiconductor device.
  • 12A and 12B are cross-sectional views showing an example of a semiconductor device.
  • 13A to 13E are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 14A to 14D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 15A to 15D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 16A to 16C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 17A to 17C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 18A and 18B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • Fig. 19A is a perspective view showing an example of a display device
  • Fig. 19B is a block diagram showing an example of the display device.
  • Fig. 20A is a circuit diagram of a latch circuit
  • Fig. 20B is a circuit diagram of an inverter circuit.
  • FIG. 21A and 21B are circuit diagrams of a pixel circuit
  • Fig. 21C is a cross-sectional view showing an example of a pixel circuit
  • FIG. 22 is a schematic cross-sectional view showing a configuration example of a display device.
  • 23A and 23B are diagrams illustrating an example of the configuration of an electronic device.
  • 24A and 24B are diagrams illustrating an example of the configuration of an electronic device.
  • 25A and 25B are diagrams illustrating a configuration example of a display device.
  • FIG. 26 is a diagram illustrating an example of the configuration of a display device.
  • 27A to 27C are perspective views of a display module.
  • 28A and 28B are diagrams illustrating a configuration example of a display device.
  • 29A to 29D are diagrams for explaining a configuration example of a display device.
  • 30A to 30D are diagrams illustrating a configuration example of a display device.
  • 31A and 31B are diagrams illustrating a configuration example of a display device.
  • 32A to 32D are diagrams for explaining a configuration example of a display device.
  • 33A to 33C are diagrams illustrating a configuration example of a display device.
  • 34A to 34F are diagrams showing an example of an electronic device.
  • 35A to 35G are diagrams showing an example of an electronic device.
  • Fig. 36A is a diagram for explaining a sub-display section
  • Figs. 36B1 to 36B7 are diagrams for explaining examples of pixel configurations.
  • 37A to 37G are diagrams for explaining examples of pixel configurations.
  • FIGS. 38A to 38D are diagrams for explaining configuration examples of a light-emitting device.
  • Fig. 39A is an optical microscope photograph according to this example
  • Fig. 39B and Fig. 39C are cross-sectional STEM images according to this example.
  • 40A and 40B are cross-sectional STEM images according to this example.
  • FIG. 41 is a diagram showing electrical characteristics according to this embodiment.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” may be added to the reference number.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” is added to a reference number in a drawing, etc., when it is not necessary to distinguish between them in this specification, the identification reference number may not be added.
  • ordinal numbers “first” and “second” are used for convenience and do not limit the number of components or the order of the components (e.g., process order or stacking order). Furthermore, an ordinal number attached to a component in one place in this specification may not match an ordinal number attached to the same component in another place in this specification or in the claims.
  • film and “layer” can be interchanged depending on the circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching operations that control conduction or non-conduction.
  • transistor includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
  • source and drain may be interchanged when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, in this specification and the like, the terms “source” and “drain” may be used interchangeably. Note that the source and drain of a transistor may be appropriately referred to as the source terminal and drain terminal, or the source electrode and drain electrode, depending on the situation.
  • Gate and backgate can be used interchangeably. For this reason, in this specification and the like, the terms “gate” and “backgate” can be used interchangeably. Note that the names of the gate and backgate of a transistor can be appropriately changed depending on the situation, such as gate electrode and backgate electrode.
  • electrically connected includes cases where the connection is made via "something that has some kind of electrical action.”
  • something that has some kind of electrical action is not particularly limited as long as it allows the transmission and reception of electrical signals between the connected objects.
  • something that has some kind of electrical action includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • the off-state current refers to a leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state).
  • the off-state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • top surface shapes roughly match means that at least a portion of the contours of the stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where parts of the mask pattern are the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or outside the lower layer, in which case it may also be said that “top surface shapes roughly match.” Furthermore, when the top surface shapes match or roughly match, it can also be said that the edges are aligned or roughly aligned.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • the side of the structure, the substrate surface, and the surface to be formed do not necessarily need to be completely flat, and may be approximately planar with a slight curvature, or approximately planar with fine irregularities.
  • a device manufactured using a metal mask or an FMM may be referred to as a device with an MM (metal mask) structure.
  • a device manufactured without using a metal mask or an FMM may be referred to as a device with an MML (metal maskless) structure.
  • devices with an MML structure can be manufactured without using a metal mask, they can exceed the upper limit of fineness resulting from the alignment accuracy of the metal mask.
  • devices with an MML structure can eliminate the need for equipment related to the manufacture of metal masks and the process of cleaning the metal masks.
  • devices with an MML structure are suitable for mass production because they make it possible to keep manufacturing costs low.
  • SBS Side By Side
  • the SBS structure allows the materials and configuration to be optimized for each light-emitting device, increasing the freedom of material and configuration selection and making it easier to improve brightness and reliability.
  • holes or electrons may be referred to as "carriers".
  • the hole injection layer or electron injection layer may be referred to as the "carrier injection layer”
  • the hole transport layer or electron transport layer may be referred to as the “carrier transport layer”
  • the hole block layer or electron block layer may be referred to as the "carrier block layer”.
  • the above-mentioned carrier injection layer, carrier transport layer, and carrier block layer may not be clearly distinguishable.
  • one layer may have two or three functions among the carrier injection layer, carrier transport layer, and carrier block layer.
  • a light-emitting device has an EL layer between a pair of electrodes.
  • the EL layer has at least a light-emitting layer.
  • layers also called functional layers
  • a light-receiving element also called a light-receiving device
  • one of the pair of electrodes may be referred to as a pixel electrode, and the other as a common electrode.
  • the sacrificial layer (which may also be referred to as a mask layer) is located at least above the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers that make up the EL layer) and has the function of protecting the light-emitting layer during the manufacturing process.
  • step discontinuity refers to the phenomenon in which a layer, film, or electrode is divided due to the shape of the surface on which it is formed (e.g., a step, etc.).
  • FIG 1A shows a schematic perspective view of a transistor 20.
  • FIG 1B shows a schematic cross-sectional view taken along dashed line A-B in FIG 1A.
  • FIG 1C shows a schematic top view (also referred to as a schematic plan view) of the transistor 20. Note that some components (such as a gate electrode 23, an insulating layer 22, and an insulating layer 25) are omitted in FIG 1A and FIG 1C.
  • FIG 1A also shows the source electrode 24a and the drain electrode 24b through the insulating layer 32.
  • the transistor 20 is provided on an insulating layer 31 and has a semiconductor layer 21, an insulating layer 22, an insulating layer 25, a gate electrode 23, a source electrode 24a, and a drain electrode 24b.
  • the source electrode 24a and the drain electrode 24b are provided on the insulating layer 31. Furthermore, an insulating layer 32 is provided on the insulating layer 31, and the insulating layer 32 has an opening 30 that reaches the insulating layer 31.
  • the opening 30 is provided so as to overlap a part of the source electrode 24a and a part of the drain electrode 24b.
  • a part of the source electrode 24a and a part of the drain electrode 24b are provided so as to protrude from the side wall of the opening 30 (which may refer to the side surface of the opening 30, or the side surface of the insulating layer 32 in the opening 30).
  • the semiconductor layer 21 is provided in contact with the side surface of the insulating layer 32 in the opening 30.
  • the insulating layer 25 is provided on the semiconductor layer 21.
  • the insulating layer 22 is provided on the semiconductor layer 21, the insulating layer 25, the insulating layer 31, the source electrode 24a, the drain electrode 24b, etc.
  • the gate electrode 23 overlaps the opening 30 and is located on the insulating layer 22.
  • the semiconductor layer 21 is provided in contact with each of the source electrode 24a and the drain electrode 24b. At least a portion of the semiconductor layer 21 is provided facing the gate electrode 23 via the insulating layer 22 and the insulating layer 25. In other words, the insulating layer 22 and the insulating layer 25 function as a gate insulating layer.
  • the semiconductor layer 21 and the insulating layer 25 are provided in a sidewall shape along the periphery of the opening 30 (which can also be called the side surface of the opening 30).
  • the stack consisting of the semiconductor layer 21 and the insulating layer 25 provided thereon in contact is provided in a sidewall shape along the periphery of the opening 30.
  • the stack can be formed in a sidewall shape by forming it using an anisotropic etching method.
  • a protrusion is formed in a portion of the semiconductor layer 21 that contacts the upper surface of a part of the source electrode 24a or a part of the drain electrode 24b.
  • the insulating layer 25 is provided on the protrusion of the semiconductor layer 21.
  • the protrusion of the semiconductor layer 21 is shaped to protrude toward the center of the opening 30 more than the other portions.
  • the semiconductor layer 21 can be said to have a so-called L-shape. Therefore, the insulating layer 25 provided on the protruding portion of the semiconductor layer 21 is surrounded by the semiconductor layer 21 and the insulating layer 22, and does not come into contact with the insulating layer 31, the insulating layer 32, the source electrode 24a, and the drain electrode 24b.
  • the insulating layer 25 functions as a hard mask for the semiconductor layer 21.
  • the semiconductor layer 21 is covered with the insulating layer 25 when processed into the sidewall shape, so that it is possible to prevent impurities from adhering to the surface of the semiconductor layer 21 (which can also be called the interface between the semiconductor layer 21 and the insulating layer 25). This makes it possible to improve the electrical characteristics and reliability of the transistor 20.
  • the semiconductor layer 21 When the semiconductor layer 21 is formed in a sidewall shape, the semiconductor layer 21 contacts a part of the upper surface of the source electrode 24a and a part of the upper surface of the drain electrode 24b. Also, as shown in FIG. 1A, the part of the lower surface of the semiconductor layer 21 that is not in contact with the source electrode 24a and the drain electrode 24b contacts the upper surface of the insulating layer 31. Also, as shown in FIG. 1B, the upper surface of the protruding portion of the semiconductor layer 21 contacts the lower surface of the insulating layer 25. Also, the upper end of the semiconductor layer 21, the side of the protruding portion of the semiconductor layer 21, and the side of the insulating layer 25 on the central side of the opening 30 contact the insulating layer 22. Also, since an area where the semiconductor layer 21 is not provided is formed at the bottom of the opening 30, the insulating layer 22 contacts the insulating layer 31 at the bottom of the opening 30.
  • the channel length of the transistor 20 corresponds to the distance between the source electrode 24a and the drain electrode 24b in the circumferential direction of the semiconductor layer 21 provided on the side wall of the opening 30.
  • the ring-shaped semiconductor layer 21 is provided over the entire side wall of the opening 30, there are two paths connecting the source electrode 24a and the drain electrode 24b in the semiconductor layer 21, one of which can be the channel length L1, and the other can be the channel length L2.
  • the opening 30 is made substantially circular (also called a square shape with rounded corners) and the source electrode 24a and the drain electrode 24b are provided at both ends, so that the channel length L1 and the channel length L2 can be made equal relatively easily.
  • the channel width W of the transistor 20 is the sum of the width of the semiconductor layer 21 along the depth direction of the opening 30 and the length of the protruding portion of the semiconductor layer 21.
  • the width of the semiconductor layer 21 along the depth direction of the opening 30 can be approximated as the channel width W.
  • both paths function as channel formation regions, so that the effective channel width of the transistor 20 may be twice the channel width W.
  • the channel width W can be controlled by the thickness of the insulating layer 32 and the depth of the opening 30, a transistor with an extremely short channel width can be realized. For example, it is possible to realize a transistor with an extremely small channel width that could not be realized using exposure equipment for mass production. In addition, it is also possible to realize a transistor with a channel width of less than 10 nm without using the extremely expensive exposure equipment used in cutting-edge LSI technology.
  • the channel width W of the transistor can be precisely controlled by the thickness of the insulating layer 32, so that the variation in the channel width W can be made extremely small. Furthermore, a transistor with an extremely small channel width W can be realized.
  • the ratio of channel width W to channel length L may be used as an index of transistor characteristics.
  • the minimum values of channel length and channel width depend on the exposure limit of an exposure device, so that in order to reduce the W/L ratio, it is necessary to increase L, resulting in a problem of an increase in the area occupied by the transistor.
  • the channel width W can be made smaller than the exposure limit of an exposure device, so that a transistor with an extremely small W/L ratio can be realized without increasing the area occupied by the transistor.
  • the contour shape of the opening 30 (also referred to as the top surface shape or planar shape) is a square shape with rounded corners, but the present invention is not limited to this.
  • the contour shape of the opening 30 may be circular as shown in FIG. 1D, or may be rectangular with rounded corners as shown in FIG. 2A.
  • the channel length L can be extended.
  • the contour shape of the opening 30 circular or approximately circular as shown in FIG. 1C or FIG. 1D, the area occupied by the transistor can be reduced.
  • the shape of the opening 30 is simple, the variation in shape can be reduced, and the variation in the electrical characteristics of the transistor can be suppressed.
  • the contour shape of the opening 30 is not limited to the above and can be various shapes.
  • it can be an ellipse, a rectangle, etc.
  • It can also be a regular polygon such as an equilateral triangle, a square, a regular pentagon, or a polygon other than a regular polygon.
  • the channel length L can be increased by using a concave polygon such as a star-shaped polygon, which is a polygon with at least one interior angle exceeding 180 degrees.
  • it can be a polygon with rounded corners, or a closed curve that combines straight lines and curves.
  • the more complex the contour shape of the opening 30 is the greater the channel length L can be.
  • the semiconductor layer 21 and insulating layer 25 formed along the side wall of the opening 30 may have a shape in which a part is removed.
  • the contour shape of the semiconductor layer 21 and insulating layer 25 shown in FIG. 2A is a closed curve
  • the contour shape of the semiconductor layer 21 and insulating layer 25 shown in FIG. 2B is an open curve.
  • the entire semiconductor layer 21 can be made into one channel formation region. Therefore, the channel length of the channel formation region of the semiconductor layer 21 shown in FIG. 2B can be made longer than the channel formation region of the semiconductor layer 21 shown in FIG. 2A.
  • FIG. 2C also shows an example in which the source electrode 24a and the drain electrode 24b are provided next to each other.
  • the semiconductor layer 21 can be provided on most of the sidewall of the opening 30. This allows the channel length L of the transistor to approach the perimeter of the opening 30, and a transistor with a long channel length L can be realized.
  • the channel length L is 70% or more, preferably 80% or more, and more preferably 90% or more of the perimeter of the opening 30.
  • a configuration in which one transistor is disposed in one opening 30 has been shown, but the present invention is not limited to this.
  • a configuration in which two transistors are disposed in one opening 30 may be used.
  • the semiconductor layer 21a and the insulating layer 25a, and the semiconductor layer 21b and the insulating layer 25b are provided without contacting each other.
  • the transistor 20a having the semiconductor layer 21a and the transistor 20b having the semiconductor layer 21b are provided so as to share one opening 30.
  • the transistors 20a and 20b have the same channel width W.
  • the transistors 20a and 20b may have different channel lengths L.
  • FIG. 3A is a schematic top view of a transistor 20B.
  • Fig. 3B is a schematic cross-sectional view of a cut surface taken along dashed line A-B shown in Fig. 3A. Note that some components (e.g., gate electrode 23, insulating layer 22) are omitted in Fig. 3A.
  • transistor 20B differs from transistor 20 shown in configuration example 1 mainly in that opening 30 has a contour shape that includes an extension portion and a bend portion.
  • the contour shape of opening 30 formed by combining an extension portion and a bend portion can be called a serpentine shape, a roundabout shape, a meandering shape, or a meandering shape.
  • the opening 30 has extension portion 26a, extension portion 26b, extension portion 26c, bend portion 28a, and bend portion 28b.
  • the contour shape of the opening 30 can be considered to be a shape in which extension portion 26a and extension portion 26b are connected via bend portion 28a, and extension portion 26b and extension portion 26c are connected via bend portion 28b.
  • the semiconductor layer 21 and the insulating layer 25 are provided along the side of the insulating layer 32 in the opening 30. Furthermore, the semiconductor layer 21 has a region in contact with the source electrode 24a and a region in contact with the drain electrode 24b. Furthermore, within the opening 30, the semiconductor layer 21 is provided facing the gate electrode 23 via the insulating layer 22 and the insulating layer 25.
  • the semiconductor layer 21 contacts the source electrode 24a at the extension 26a and contacts the drain electrode 24b at the extension 26c.
  • the semiconductor layer 21 may also be configured to contact the source electrode 24a or the drain electrode 24b at the bent portion.
  • the semiconductor layer 21 may be configured to contact the source electrode 24a at the bent portion 28a and contact the drain electrode 24b at the bent portion 28b.
  • a folded structure By connecting two extensions with one bent portion, a folded structure can be formed in the opening 30.
  • the length of the opening 30 can be made significantly longer than the distance between the source electrode 24a and the drain electrode 24b. Therefore, the channel length L can be increased without increasing the area occupied by the transistor.
  • a transistor with high saturation properties can be obtained.
  • a transistor with an extremely small ratio of the channel width W to the channel length L (W/L ratio) can be realized.
  • high saturation may be used to refer to a small change in current in the saturation region in the ID-VD characteristics of a transistor.
  • Figure 4A shows an example of a configuration in which the semiconductor layer 21 is not provided on a portion of the sidewall of the opening 30.
  • Figure 4A is a schematic top view.
  • FIG. 4A shows an example of a configuration in which the source electrode 24a and the drain electrode 24b are provided adjacent to each other, and further, the semiconductor layer 21 and the insulating layer 25 are not provided on the sidewall of the opening 30 between the source electrode 24a and the drain electrode 24b.
  • the channel length L of the transistor can be made closer to the perimeter of the opening 30, and the channel length L can be made longer.
  • the opening 30 has extensions 26a, 26b, 26c, bends 28a, and 28b, but the present invention is not limited to this.
  • the opening 30 may have multiple extensions and at least one bend. Here, it is preferable that the number of bends is one less than the number of extensions.
  • the opening 30 may have two extensions and one bend.
  • the opening 30 may have four or more extensions and three or more bends.
  • the contour shape of the opening 30 may be a roll shape, as shown in FIG. 4C.
  • the semiconductor layer 21 contacts the source electrode 24a and the drain electrode 24b at the extension portion 26a, but this is not a limitation of one aspect of the present invention.
  • the semiconductor layer 21 may be configured to contact the source electrode 24a and the drain electrode 24b at the bent portion.
  • the semiconductor layer 21 may be configured to contact one of the source electrode 24a and the drain electrode 24b at the bent portion and to contact the other at the extension portion.
  • the configuration of the semiconductor layer 21 shown here can also be applied to other configuration examples.
  • the corners of the bent portion of the opening 30 are shown as rounded, but this is not a limitation of one aspect of the present invention, and the corners of the bent portion may be angular.
  • the contour shape of the opening 30 may be called a zigzag shape.
  • the configuration of the opening 30 shown here can also be applied to other configuration examples.
  • FIG. 5A A top view (also called a plan view) of the semiconductor device 10 is shown in Fig. 5A.
  • a cross-sectional view of the cut surface taken along dashed line A1-A2 shown in Fig. 5A is shown in Fig. 5B.
  • a cross-sectional view of the cut surface taken along dashed line B1-B2 shown in Fig. 5A is shown in Fig. 5C.
  • dashed line B1-B2 is perpendicular to dashed line A1-A2.
  • some of the components of the semiconductor device 10 are omitted in Fig. 5A.
  • some of the components are omitted in the top views of the semiconductor device in the following drawings.
  • the semiconductor device 10 has a transistor 100, a transistor 200, and an insulating layer 110.
  • the transistor 100, the transistor 200, and the insulating layer 110 are provided on a substrate 102.
  • an insulating layer serving as a base film may be provided on the upper part of the substrate 102.
  • the transistor 100, the transistor 200, and the insulating layer 110 are formed on the insulating layer serving as a base film. Therefore, hereinafter, the upper surface of the substrate 102 also includes the upper surface of the insulating layer serving as a base film on the upper part of the substrate 102.
  • the insulating layer serving as a base film may be a laminated film of two or more layers.
  • Transistor 100 and transistor 200 have different structures. Transistor 100 and transistor 200 can be formed by sharing some of the steps.
  • transistor 100 When semiconductor device 10 is applied to a display device, it is preferable to use transistor 100 as a pixel selection transistor and transistor 200 as a driving transistor. More specifically, since it is preferable for the driving transistor to have high saturation, transistor 200 with a long channel length can be preferably used. In this way, the semiconductor device of one embodiment of the present invention has an excellent effect that transistors with different channel lengths can be freely designed on the same substrate by changing the thickness of the insulating layer and pattern formation.
  • transistor 200 The configuration of transistor 200 will be explained. Here, an example is shown in which the configuration of transistor 20 described above is applied to transistor 200.
  • the transistor 200 includes a conductive layer 204, a conductive layer 212a, a conductive layer 212b, an insulating layer 106, an insulating layer 209, and a semiconductor layer 208.
  • the conductive layer 204 functions as a gate electrode
  • a part of the insulating layer 106 and a part of the insulating layer 209 function as a gate insulating layer.
  • the conductive layer 212a functions as one of a source electrode and a drain electrode
  • the conductive layer 212b functions as the other.
  • Each layer constituting the transistor 200 may have a single-layer structure or a stacked structure.
  • the above-mentioned descriptions regarding the gate electrode 23, the source electrode 24a, the drain electrode 24b, the insulating layer 22, the insulating layer 25, and the semiconductor layer 21 can be referred to.
  • the insulating layer 110 has an opening 145.
  • a conductive layer 212a and a conductive layer 212b are provided under the insulating layer 110.
  • the opening 145 is formed so as to overlap a part of the conductive layer 212a and a part of the conductive layer 212b. It can also be said that the vicinity of the side end of the conductive layer 212a and the vicinity of the side end of the conductive layer 212b protrude from the side wall of the opening 145 (which may refer to the side of the opening 145 or the side of the insulating layer 110 in the opening 145).
  • the conductive layer 212a and the conductive layer 212b can be made of the same material.
  • the conductive layer 212a and the conductive layer 212b can be formed in the same process.
  • the conductive layer 212a and the conductive layer 212b can be formed by forming a film that will become the conductive layer 212a and the conductive layer 212b and processing the film.
  • the insulating layer 110 and the opening 145 please refer to the description of the insulating layer 32 and the opening 30 described above.
  • the semiconductor layer 208 is provided in contact with a portion of the upper surface of the conductive layer 212a and a portion of the upper surface of the conductive layer 212b. Also, as shown in FIGS. 5A and 5C, the lower surface of the semiconductor layer 208 that is not in contact with the conductive layer 212a and the conductive layer 212b is in contact with the upper surface of the substrate 102. Note that the semiconductor layer 208 is not formed so as to cover the substrate 102 at the bottom of the opening 145. In other words, at least a portion of the bottom of the opening 145 is provided with an area where the semiconductor layer 208 is not formed, and in this area, the upper surface of the substrate 102 and the insulating layer 106 are in contact.
  • the region of the semiconductor layer 208 in contact with the conductive layer 212a functions as one of the source region and the drain region, and the region in contact with the conductive layer 212b functions as the other of the source region and the drain region.
  • a channel formation region is provided between the source region and the drain region.
  • the semiconductor layer 208 and the insulating layer 209 are provided in a sidewall shape along the periphery of the opening 145 (which can also be called the side surface of the opening 145).
  • the stack of the semiconductor layer 208 and the insulating layer 209 provided thereon in contact therewith is provided in a sidewall shape along the periphery of the opening 145.
  • the stack can be formed in a sidewall shape by forming it using an anisotropic etching method.
  • a protrusion is formed on a part of the upper surface of the conductive layer 212a or a part of the semiconductor layer 208 that contacts the upper surface of the conductive layer 212b.
  • the insulating layer 209 is provided on the protrusion of the semiconductor layer 208.
  • the protrusion of the semiconductor layer 208 is shaped to protrude toward the center of the opening 145 more than the other parts. That is, in the cross-sectional view of the opening 145 as shown in FIG. 5B or FIG. 5C, the semiconductor layer 208 can be said to have a so-called L-shape.
  • the insulating layer 209 provided on the protruding portion of the semiconductor layer 208 is surrounded by the semiconductor layer 208 and the insulating layer 106, and does not contact the substrate 102, the insulating layer 110, the conductive layer 212a, and the conductive layer 212b.
  • the semiconductor layer 208 is provided in contact with the side wall of the opening 145.
  • the lower surface of the insulating layer 209 is in contact with the protruding portion of the semiconductor layer 208.
  • the side surface of the insulating layer 209 on the insulating layer 110 side is in contact with the portion of the semiconductor layer 208 along the depth direction of the opening 145.
  • the height of the upper end of the semiconductor layer 208 and the height of the upper end of the insulating layer 209 are preferably the same or approximately the same.
  • the height of the upper end of the semiconductor layer 208, the height of the upper end of the insulating layer 209, and the height of the upper surface of the insulating layer 110 are preferably the same or approximately the same.
  • the lower part of the side surface of the insulating layer 209 on the central side of the opening 145 and the upper part of the side surface of the protruding portion of the semiconductor layer 208 are preferably the same or approximately the same.
  • the lower part of the side surface of the protruding portion of the semiconductor layer 208 may be the same or approximately the same as the upper part of the side surface of the conductive layer 212a or the conductive layer 212b.
  • the insulating layer 209 functions as a hard mask for the semiconductor layer 208.
  • the semiconductor layer 208 is covered with the insulating layer 209 when processed into a sidewall shape, it is possible to prevent impurities from adhering to the surface of the semiconductor layer 208 (which can also be called the interface between the semiconductor layer 208 and the insulating layer 209). This makes it possible to improve the electrical characteristics and reliability of the transistor 200.
  • the insulating layer 106 is provided so as to cover the opening 145.
  • the semiconductor layer 208 and insulating layer 209 provided inside the opening 145 are also covered by the insulating layer 106.
  • the insulating layer 106 is provided on the substrate 102, the semiconductor layer 208, the insulating layer 209, the conductive layer 212a, the conductive layer 212b, and the insulating layer 110.
  • the insulating layer 106 has a region in contact with the upper end and side of the protruding portion of the semiconductor layer 208, the side of the insulating layer 209 on the central side of the opening 145, the side near the side end of the conductive layer 212a, the side near the side end of the conductive layer 212b, the side of the insulating layer 110, and the upper surface of the substrate 102.
  • the insulating layer 106 has a shape that conforms to the shape of the upper end and side of the protruding portion of the semiconductor layer 208, the side of the insulating layer 209 on the central side of the opening 145, the side near the side end of the conductive layer 212a, the side near the side end of the conductive layer 212b, the side of the insulating layer 110, and the upper surface of the substrate 102. At least a part of the insulating layer 106 and the insulating layer 209 is provided between the semiconductor layer 208 and the conductive layer 204. That is, the insulating layer 106 and the insulating layer 209 function as a gate insulating layer.
  • the conductive layer 204 is provided on the insulating layer 106, overlapping the opening 145, and has a region in contact with the upper surface of the insulating layer 106.
  • the conductive layer 204 has a region facing the semiconductor layer 208 via the insulating layer 106 and the insulating layer 209.
  • the conductive layer 204 has a shape that follows the shape of the upper surface and side surface of the insulating layer 106.
  • the transistor 100 has a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode
  • the conductive layer 112b functions as the other.
  • Each layer constituting the transistor 100 may have a single-layer structure or a stacked structure.
  • a conductive layer 112a is provided on the substrate 102, and an insulating layer 110 is provided on the conductive layer 112a.
  • the insulating layer 110 is provided so as to cover the upper surface and side surfaces of the conductive layer 112a.
  • the insulating layer 110 has an opening 141 that reaches the conductive layer 112a in a region overlapping with the conductive layer 112a. It can also be said that the conductive layer 112a is exposed in the opening 141.
  • the conductive layer 112a can be formed using the same material as the conductive layer 212a and the conductive layer 212b. In addition, the conductive layer 112a can be formed in the same process as the conductive layer 212a and the conductive layer 212b.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b can be formed by forming a film that will become the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b, and processing the film.
  • the tapered shapes of the side ends of the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b may be similar.
  • a conductive layer 112b is provided on the insulating layer 110.
  • the conductive layer 112b has an area that overlaps with the conductive layer 112a via the insulating layer 110.
  • the conductive layer 112b has an opening 143 in the area that overlaps with the conductive layer 112a.
  • the opening 143 is provided in the area that overlaps with the opening 141.
  • the semiconductor layer 108 is provided so as to cover the openings 141 and 143.
  • the same material as the semiconductor layer 208 can be used for the semiconductor layer 108.
  • the semiconductor layer 108 can be formed in the same process as the semiconductor layer 208.
  • the semiconductor layer 108 and the semiconductor layer 208 can be formed by forming a film that will become the semiconductor layer 108 and the semiconductor layer 208 and processing the film.
  • the semiconductor layer 108 has a region in contact with the upper surface and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 is electrically connected to the conductive layer 112a through the openings 141 and 143.
  • the semiconductor layer 108 has a shape that conforms to the shapes of the upper surface and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 has a region that overlaps with the conductive layer 112a through the insulating layer 110. It can also be said that the insulating layer 110 has a region that is sandwiched between the conductive layer 112a and the semiconductor layer 108.
  • the region of the semiconductor layer 108 in contact with the conductive layer 112a functions as one of the source region and the drain region, and the region in contact with the conductive layer 112b functions as the other of the source region and the drain region.
  • a channel formation region is provided between the source region and the drain region.
  • the insulating layer 106 is provided so as to cover the openings 141 and 143.
  • the insulating layer 106 is provided on the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110.
  • the insulating layer 106 has an area that contacts the upper surface and side surfaces of the semiconductor layer 108, the upper surface and side surfaces of the conductive layer 112b, and the upper surface of the insulating layer 110.
  • the insulating layer 106 has a shape that follows the shapes of the upper surface and side surfaces of the semiconductor layer 108, the upper surface and side surfaces of the conductive layer 112b, and the upper surface of the insulating layer 110.
  • the conductive layer 104 is provided on the insulating layer 106 and has a region in contact with the upper surface of the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 through the insulating layer 106.
  • the conductive layer 104 has a shape that matches the shapes of the upper surface and side surface of the insulating layer 106.
  • the conductive layer 104 can be formed using the same material as the conductive layer 204.
  • the conductive layer 104 can be formed in the same process as the conductive layer 204.
  • the conductive layer 104 and the conductive layer 204 can be formed by forming a film that will become the conductive layer 104 and the conductive layer 204 and processing the film.
  • the transistor 100 is a so-called top-gate transistor having a gate electrode above the semiconductor layer 108. Furthermore, since the bottom surface of the semiconductor layer 108 is in contact with the conductive layer 112a and the conductive layer 112b that function as a source electrode and a drain electrode, the transistor 100 can be called a TGBC (Top Gate Bottom Contact) type transistor.
  • the source electrode and the drain electrode of the transistor 100 are located at different heights with respect to the surface of the substrate 102, which is the surface on which the transistor 100 is formed, and the drain current flows in a direction perpendicular to or approximately perpendicular to the surface of the substrate 102. It can also be said that the drain current flows vertically or approximately vertically in the transistor 100.
  • the transistor that is one embodiment of the present invention can be called a vertical channel transistor or a VFET (Vertical Field Effect Transistor).
  • transistor 200 is configured to allow current to flow both vertically and horizontally, it can be called a VLFET (Vertical Lateral Field Effect Transistor).
  • the channel length of the transistor 100 can be controlled by the thickness of the insulating layer 110 (specifically, the insulating layer 110b) provided between the conductive layer 112a and the conductive layer 112b. Therefore, a transistor having a channel length shorter than the limit resolution of an exposure device used to manufacture the transistor can be manufactured with high precision.
  • the characteristic variation between multiple transistors 100 is also reduced. This makes it possible to stabilize the operation of a semiconductor device including the transistor 100 and to increase its reliability.
  • the reduced characteristic variation increases the degree of freedom in circuit design and allows the operating voltage of the semiconductor device to be reduced. This allows the power consumption of the semiconductor device to be reduced.
  • the transistor 100 can have a source electrode, a layer having a channel formation region, and a drain electrode stacked on top of each other, so the area it occupies can be significantly reduced compared to a so-called planar type transistor in which the layer having the channel formation region is arranged in a planar shape.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each function as wiring, and the transistor 100 can be provided in a region where these wirings overlap. That is, in a circuit having the transistor 100 and the wiring, the area occupied by the transistor 100 and the wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, and a small-sized semiconductor device can be obtained.
  • the transistor 100 with a short channel length and the transistor 200 with a long channel length can be formed on the same substrate by sharing some of the processes.
  • a high-performance semiconductor device can be obtained by applying the transistor 100 to a transistor that requires a large on-state current and the transistor 200 to a transistor that requires high saturation.
  • the conductive layer 112a and the conductive layer 112b functioning as the source electrode and the drain electrode of the transistor 100 are provided on different surfaces. Specifically, the conductive layer 112a is provided on the substrate 102, the conductive layer 112b is provided on the insulating layer 110, and the insulating layer 110 is sandwiched between the conductive layer 112a and the conductive layer 112b.
  • the conductive layer 212a and the conductive layer 212b functioning as the source electrode and the drain electrode of the transistor 200 are provided on the same surface. Specifically, the conductive layer 212a and the conductive layer 212b are provided on the substrate 102. It can also be said that one of the source electrode and the drain electrode of the transistor 100 is provided on a surface different from the source electrode and the drain electrode of the transistor 200, and the other is provided on the same surface as the source electrode and the drain electrode of the transistor 200.
  • a semiconductor device of one embodiment of the present invention when a semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained.
  • a semiconductor device of one embodiment of the present invention when a semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (e.g., one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced, and a display device with a narrow frame can be obtained.
  • An insulating layer 195 is provided to cover the transistors 100 and 200.
  • the insulating layer 195 functions as a protective layer for the transistors 100 and 200.
  • transistor 100 and transistor 200 Next, the detailed configuration of transistor 100 and transistor 200 will be described.
  • the semiconductor layer 108 and the semiconductor layer 208 each have a metal oxide (also called an oxide semiconductor) that exhibits semiconductor properties.
  • a metal oxide also called an oxide semiconductor
  • the band gap of the metal oxide used in the semiconductor layer 108 and the semiconductor layer 208 is preferably 2.0 eV or more, and more preferably 2.5 eV or more.
  • OS transistors have extremely high field-effect mobility compared to transistors using amorphous silicon.
  • OS transistors have an extremely small off-state current and can hold charge accumulated in a capacitor connected in series with the transistor for a long period of time.
  • the use of OS transistors can reduce the power consumption of a semiconductor device.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a single crystal semiconductor or a semiconductor having crystallinity is preferable because it can suppress deterioration of the transistor characteristics.
  • the semiconductor material used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited.
  • a semiconductor made of a single element or a compound semiconductor can be used.
  • semiconductors made of a single element include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • Other examples of compound semiconductors include organic semiconductors, nitride semiconductors, and oxide semiconductors (OS: oxide semiconductor). Note that these semiconductor materials may contain impurities as dopants.
  • the semiconductor layer 108 and the semiconductor layer 208 can each be made of silicon.
  • silicon examples include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • polycrystalline silicon examples include low temperature polysilicon (LTPS).
  • Transistors using amorphous silicon in the channel formation region can be formed on a large glass substrate and can be manufactured at low cost. Transistors using polycrystalline silicon in the channel formation region have high field effect mobility and can operate at high speed. Furthermore, transistors using microcrystalline silicon in the channel formation region have higher field effect mobility and can operate at high speed than transistors using amorphous silicon.
  • the insulating layer 110 preferably has one or more inorganic insulating films.
  • materials that can be used for the inorganic insulating film include oxides, nitrides, oxynitrides, and nitride oxides.
  • oxides include silicon oxide, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, cerium oxide, gallium zinc oxide, and hafnium aluminate.
  • nitrides include silicon nitride and aluminum nitride.
  • Examples of oxynitrides include silicon oxynitride, aluminum oxynitride, gallium oxynitride, yttrium oxynitride, and hafnium oxynitride.
  • Examples of nitride oxides include silicon nitride oxide and aluminum nitride oxide.
  • an oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • Silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the region of the semiconductor layer 208 in contact with the insulating layer 110 functions as a channel formation region.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110 functions as a channel formation region.
  • the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108 and the region in contact with the channel formation region of the semiconductor layer 208 contain oxygen.
  • One or more of an oxide and an oxynitride can be suitably used for the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108 and the region in contact with the channel formation region of the semiconductor layer 208.
  • the insulating layer 110 preferably has a laminated structure.
  • FIG. 5B and other figures show an example in which the insulating layer 110 has an insulating layer 110a, an insulating layer 110b on the insulating layer 110a, and an insulating layer 110c on the insulating layer 110b.
  • FIGS. 6A and 6B show enlarged views of the transistor 200 shown in FIG. 5A and FIG. 5B.
  • FIGS. 7A and 7B show enlarged views of the transistor 100.
  • the insulating layer 110b preferably contains oxygen, and preferably uses one or more of the oxides and oxynitrides described above. Specifically, one or both of silicon oxide and silicon oxynitride can be preferably used for the insulating layer 110b. Thus, at least the region of the semiconductor layer 208 in contact with the insulating layer 110b and the region of the semiconductor layer 108 in contact with the insulating layer 110b can each function as a channel formation region.
  • a film that releases oxygen when heated for the insulating layer 110b It is more preferable to use a film that releases oxygen when heated for the insulating layer 110b.
  • the insulating layer 110b releases oxygen, so that oxygen can be supplied to the semiconductor layer 108.
  • oxygen vacancies (V O ) are repaired, and the oxygen vacancies (V O ) can be reduced.
  • defects in which hydrogen has entered the oxygen vacancies (V O ) (hereinafter also referred to as V O H) can be reduced by supplying oxygen. Therefore, a transistor that exhibits good electrical characteristics and is highly reliable can be obtained.
  • oxygen can be supplied to the insulating layer 110b by performing heat treatment in an oxygen-containing atmosphere or plasma treatment in an oxygen-containing atmosphere.
  • oxygen may be supplied to the insulating layer 110b by forming an oxide film in an oxygen-containing atmosphere on the upper surface of the insulating layer 110b by a sputtering method. The oxide film may then be removed. Note that in the third embodiment described later, an example of supplying oxygen to the insulating layer 110b by forming a metal oxide layer 137 is shown.
  • the insulating layer 110b is preferably formed by a deposition method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • a deposition method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • PECVD plasma enhanced chemical vapor deposition
  • the insulating layer 110b it is preferable that substances (e.g., atoms, molecules, and ions) diffuse easily. It can also be said that it is preferable that the diffusion coefficient of the substance in the insulating layer 110b is large. In particular, it is preferable that oxygen diffuses easily in the insulating layer 110b. In other words, it is preferable that the diffusion coefficient of oxygen in the insulating layer 110b is large.
  • the oxygen contained in the insulating layer 110b diffuses through the insulating layer 110b and is supplied to the semiconductor layer 108 via the interface between the insulating layer 110b and the semiconductor layer 108, and is also supplied to the semiconductor layer 208 via the interface between the insulating layer 110b and the semiconductor layer 208.
  • V O oxygen vacancies
  • V O H increases due to an increase in oxygen vacancies (V O ) in the channel formation region, which may shift the threshold voltage of the transistor and increase the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage is 0 V.
  • cutoff current may increase due to a shift in the threshold voltage to the negative side.
  • oxygen is supplied to at least the region of the semiconductor layer 108 that is in contact with the insulating layer 110b and the region of the semiconductor layer 208 that is in contact with the insulating layer 110b, that is, the channel formation regions of the transistors 100 and 200, and the oxygen vacancies (V O ) and V O H in the channel formation regions can be reduced.
  • V O oxygen vacancies
  • V O H oxygen vacancies
  • the region of the semiconductor layer 108 in contact with the conductive layer 112a functions as one of the source and drain regions of the transistor 100, and the region in contact with the conductive layer 112b functions as the other.
  • the source and drain regions are regions with lower electrical resistance than the channel formation region.
  • the source and drain regions can also be said to be regions with a higher carrier concentration and a higher oxygen defect density than the channel formation region.
  • the insulating layer 110a is provided between the insulating layer 110b and the conductive layer 112a.
  • the insulating layer 110c is provided between the insulating layer 110b and the conductive layer 112b. It is preferable that the insulating layer 110a and the insulating layer 110c each release a small amount of impurities (e.g., hydrogen and water) and are difficult for the impurities to permeate. This can prevent the impurities contained in the insulating layer 110a and the insulating layer 110c from diffusing into the channel formation region. Therefore, it is possible to obtain a transistor that exhibits good electrical characteristics and is highly reliable.
  • impurities e.g., hydrogen and water
  • the insulating layer 110a and the insulating layer 110c are preferably made of a film that is difficult for oxygen to permeate. This can suppress the oxygen contained in the insulating layer 110b from diffusing to the conductive layer 112a through the insulating layer 110a. Similarly, the oxygen contained in the insulating layer 110b can be suppressed from diffusing to the conductive layer 112b through the insulating layer 110c. This can suppress the conductive layer 112a and the conductive layer 112b from being oxidized and their electrical resistance from increasing. In addition, the amount of oxygen supplied from the insulating layer 110b to the channel formation region is increased, and oxygen vacancies (V O ) and V O H in the channel formation region can be reduced.
  • oxygen can be effectively supplied from the insulating layer 110b to the channel formation region.
  • a configuration in which one or both of the insulating layers 110a and 110c are not provided may also be used.
  • the insulating layer 110a and the insulating layer 110c each preferably contain nitrogen, and preferably use one or more of the above-mentioned nitrides and nitride oxides.
  • silicon nitride or silicon nitride oxide may be preferably used for the insulating layer 110a and the insulating layer 110c.
  • one or both of the insulating layer 110a and the insulating layer 110c may use one or more of an oxide and an oxynitride.
  • aluminum oxide may be preferably used for the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110a may use the same material as the insulating layer 110c, or a different material.
  • different materials refer to materials in which some or all of the constituent elements are different, or materials in which the constituent elements are the same but the composition is different.
  • the thickness T110a of the insulating layer 110a can be, for example, 3 nm or more, 5 nm or more, 10 nm or more, 20 nm or more, 50 nm or more, or 70 nm or more, and can be less than 1 ⁇ m, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, 150 nm or less, or 120 nm or less. As shown in FIG. 7B, the thickness T110a can be the shortest distance between the surface on which the insulating layer 110a is formed (here, the upper surface of the conductive layer 112a) and the lower surface of the insulating layer 110b in a cross-sectional view.
  • the thickness T110a of the insulating layer 110a When the thickness T110a of the insulating layer 110a is large, the amount of impurities released from the insulating layer 110a increases, and the amount of impurities diffusing into the channel formation region may increase. On the other hand, when the thickness T110a is small, oxygen contained in the insulating layer 110b may diffuse to the conductive layer 112a side through the insulating layer 110a, and the amount of oxygen supplied to the channel formation region may decrease. By setting the thickness T110a within the above range, oxygen vacancies (V O ) and V O H in the channel formation region can be reduced. In addition, the conductive layer 112a is oxidized by the oxygen contained in the insulating layer 110b, and the electrical resistance of the conductive layer 112a can be prevented from increasing.
  • the thickness T110c of the insulating layer 110c can be, for example, 3 nm or more, 5 nm or more, 10 nm or more, 15 nm or more, or 20 nm or more, and can be 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 150 nm or less, 120 nm or less, or 100 nm or less. As shown in FIG. 7B, the thickness T110c can be the shortest distance between the surface on which the insulating layer 110c is formed (here, the upper surface of the insulating layer 110b) and the lower surface of the conductive layer 112b in a cross-sectional view.
  • the thickness T110c of the insulating layer 110c When the thickness T110c of the insulating layer 110c is large, the amount of impurities released from the insulating layer 110c increases, and the amount of impurities diffusing into the channel formation region may increase. On the other hand, when the thickness T110c is small, oxygen contained in the insulating layer 110b may diffuse to the conductive layer 112b side through the insulating layer 110c, and the amount of oxygen supplied to the channel formation region may decrease. By setting the thickness T110c within the above range, oxygen vacancies (V O ) and V O H in the channel formation region can be reduced. In addition, the conductive layer 112b is oxidized by the oxygen contained in the insulating layer 110b, and the electrical resistance of the conductive layer 112b can be prevented from increasing.
  • At least one of the region of the semiconductor layer 108 in contact with the insulating layer 110a and the region of the semiconductor layer 108 in contact with the insulating layer 110c may be a region having a lower electrical resistance than the channel formation region (hereinafter, also referred to as a low-resistance region).
  • the region may be a region having a higher carrier concentration or a higher oxygen defect density than the channel formation region.
  • the semiconductor layer 108 can be configured to have a low-resistance region between the region in contact with the conductive layer 112a (one of the source region and the drain region) and the channel formation region. Similarly, by using a material that releases impurities in the insulating layer 110c, the region of the semiconductor layer 108 in contact with the insulating layer 110c can be a low-resistance region.
  • the semiconductor layer 108 can be configured to have a low-resistance region between the region in contact with the conductive layer 112b (the other of the source region and the drain region) and the channel formation region.
  • the low resistance regions can function as buffer regions to reduce the drain electric field. These low resistance regions may also function as source or drain regions.
  • the conductive layer 112a functions as a drain electrode and the conductive layer 112b functions as a source electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110a into a low resistance region, a high electric field is unlikely to occur near the drain region, the generation of hot carriers is suppressed, and deterioration of the transistor can be suppressed.
  • the conductive layer 112a functions as a source electrode and the conductive layer 112b functions as a drain electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110c into a low resistance region, a high electric field is unlikely to occur near the drain region, the generation of hot carriers is suppressed, and deterioration of the transistor can be suppressed.
  • the region of the semiconductor layer 208 in contact with the insulating layer 110a may be a low resistance region compared to the channel formation region.
  • This region can also be said to be a region with a high carrier concentration or a high oxygen defect density compared to the channel formation region.
  • impurities e.g., water or hydrogen
  • the region in contact with the insulating layer 110a can be made into a low resistance region.
  • the semiconductor layer 208 can be configured to have a low resistance region between the region in contact with the conductive layer 212a (one of the source region and the drain region) and the channel formation region.
  • the low resistance region can function as a buffer region for relaxing the drain electric field. Note that the low resistance region may function as a source region or a drain region.
  • the amount of impurities released from the insulating layers 110a and 110c is too large, the impurities may diffuse into the channel formation region. Even if a material that releases impurities is used for the insulating layers 110a and 110c, it is preferable that the amount of released impurities is small.
  • the insulating layer 110 has at least the insulating layer 110b.
  • the insulating layer 110 may not have one or both of the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110 may have a stacked structure of two layers, four or more layers, or a single layer structure.
  • the top surface shapes of the openings 145, 141, and 143 are not limited, and may be, for example, a circle, an ellipse, a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, or other polygonal shape, or a shape with rounded corners of these polygons.
  • the polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees).
  • it is preferable that the top surface shapes of the openings 141 and 143 are each circular. By making the top surface shapes of the openings circular, the processing accuracy when forming the openings can be improved, and openings of a fine size can be formed.
  • a circle is not limited to a perfect circle.
  • the top surface shape of the opening 145 is circular, but the present invention is not limited to this, and various shapes are possible as described above.
  • the top surface shape of opening 145 refers to the shape of the top surface end portion of insulating layer 110 on the opening 145 side.
  • the top surface shape of opening 141 refers to the shape of the top surface end portion of insulating layer 110 on the opening 141 side.
  • the top surface shape of opening 143 refers to the shape of the bottom surface end portion of conductive layer 112b on the opening 143 side.
  • the top surface shapes of openings 141 and 143 can be made to match or roughly match each other.
  • the bottom surface end of conductive layer 112b on the opening 143 side match or roughly match the top surface end of insulating layer 110 on the opening 141 side.
  • the bottom surface of conductive layer 112b refers to the surface on the insulating layer 110 side.
  • the top surface of insulating layer 110 refers to the surface on the conductive layer 112b side.
  • openings 141 and 143 can be viewed together as a single opening.
  • openings 141 and 143 do not have to be the same. Furthermore, when the top surface shapes of openings 141 and 143 are circular, openings 141 and 143 may or may not be concentric.
  • the channel length L100 of the transistor 100 is indicated by a double-headed dashed arrow.
  • the channel length L100 of the transistor 100 corresponds to the length of the side of the insulating layer 110b on the opening 141 side in a cross-sectional view.
  • the channel length L100 is determined by the thickness T110b of the insulating layer 110b and the angle ⁇ 110 between the side of the insulating layer 110b on the opening 141 side and the surface on which the insulating layer 110b is to be formed (here, the upper surface of the insulating layer 110a). Therefore, the channel length L100 can be set to a value smaller than the limit resolution of the exposure device, and a transistor of a fine size can be realized.
  • a transistor with an extremely small channel length that could not be realized with a conventional exposure device for mass production of flat panel displays (for example, a minimum line width of about 2 ⁇ m or 1.5 ⁇ m).
  • a transistor with a channel length of less than 10 nm without using an extremely expensive exposure device used in cutting-edge LSI technology.
  • the channel length L100 can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the channel length L100 can be 100 nm or more and 1 ⁇ m or less.
  • the on-state current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit capable of high-speed operation can be manufactured. Furthermore, the area occupied by the circuit can be reduced. Therefore, a small-sized semiconductor device can be obtained. For example, when the semiconductor device of one embodiment of the present invention is applied to a large display device or a high-definition display device, even if the number of wirings is increased, signal delay in each wiring can be reduced and display unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be narrowed.
  • the channel length L100 can be controlled by adjusting the thickness T110b and angle ⁇ 110 of the insulating layer 110b. Note that in FIG. 7B, the thickness T110b of the insulating layer 110b is indicated by a double-headed arrow of a dashed line.
  • the thickness T110b of the insulating layer 110b can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the side of the insulating layer 110 on the opening 141 side can also be tapered.
  • the angle ⁇ 110 is preferably 90 degrees or less.
  • the coverage of the layer (e.g., semiconductor layer 108) formed on the insulating layer 110 can be improved.
  • the angle ⁇ 110 can be, for example, 30 degrees or more, 35 degrees or more, 40 degrees or more, 45 degrees or more, 50 degrees or more, 55 degrees or more, 60 degrees or more, 65 degrees or more, or 70 degrees or more, and 90 degrees or less, 85 degrees or less, or 80 degrees or less.
  • the angle ⁇ 110 may also be 75 degrees or less, 70 degrees or less, 65 degrees or less, or 60 degrees or less.
  • the shape of the side of the insulating layer 110 on the opening 141 side is shown as straight lines in cross section, but this is not a limitation of one embodiment of the present invention. In cross section, the shape of the side of the insulating layer 110 on the opening 141 side may be curved, or the side may have both straight and curved regions.
  • the conductive layer 112b is not provided inside the opening 141. Specifically, it is preferable that the conductive layer 112b does not have a region that is in contact with the side surface of the insulating layer 110 on the opening 141 side. If the conductive layer 112b is also provided inside the opening 141, the channel length L100 of the transistor 100 becomes shorter than the length of the side surface of the insulating layer 110b, which may make it difficult to control the channel length L100. Therefore, it is preferable that the top shape of the opening 143 matches the top shape of the opening 141, or that the opening 143 encompasses the opening 141 in a top view (also referred to as a plan view).
  • the width D141 of opening 141 is indicated by a double-headed arrow with a dashed two-dot line.
  • Figure 7A shows an example in which the top surface shape of opening 141 is circular.
  • width D141 corresponds to the diameter of the circle
  • channel width W100 of transistor 100 is the circumference of the circle.
  • channel width W100 is ⁇ x D141.
  • the width D141 of the opening 141 may vary in the depth direction.
  • the width D141 of the opening 141 may be the average value of the diameter at the highest point of the insulating layer 110b (or insulating layer 110) in a cross-sectional view, the diameter at the lowest point, and the diameter at the midpoint between these three diameters.
  • the diameter of the opening 141 may be any of the diameters at the highest point of the insulating layer 110b (or insulating layer 110) in a cross-sectional view, the diameter at the lowest point, and the diameter at the midpoint between these three diameters.
  • the width D141 of the opening 141 is equal to or greater than the limit resolution of the exposure device.
  • the width D141 can be, for example, 200 nm or more, 300 nm or more, 400 nm or more, or 500 nm or more, and less than 5 ⁇ m, 4.5 ⁇ m or less, 4 ⁇ m or less, 3.5 ⁇ m or less, 3 ⁇ m or less, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, or 1 ⁇ m or less.
  • the insulating layer 110a and the insulating layer 110c are made of a material that releases less hydrogen.
  • the insulating layer 110a and the insulating layer 110c are made of a material that releases even a small amount of hydrogen, it is preferable that the thicknesses of these layers are thin.
  • the thickness T110a of the insulating layer 110a and the thickness T110c of the insulating layer 110c are 1 nm or more, 3 nm or more, or 5 nm or more, and preferably 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less. This makes it possible to reduce the amount of impurities that diffuse into the channel formation region, and to provide a transistor that exhibits good electrical characteristics and is highly reliable even when the channel length L100 is short.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110b functions as a channel formation region
  • one embodiment of the present invention is not limited to this.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110a may also function as a channel formation region.
  • the region in contact with the insulating layer 110c may also function as a channel formation region.
  • a step may be formed between the insulating layer 110 and the conductive layer 112a, and the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 may be provided along the step.
  • the semiconductor layer 108 and the insulating layer 109 may be provided in a sidewall shape along the sidewalls of the openings 141 and 143 in the transistor 100.
  • the semiconductor layer 108 has the same shape as the semiconductor layer 208
  • the insulating layer 109 has the same shape as the insulating layer 209.
  • the insulating layer 109 can be formed in the same process as the insulating layer 209, so that the insulating layer 109 and the insulating layer 109 have the same insulating material.
  • the upper part of the semiconductor layer 108 contacts the side surface of the conductive layer 112b, which is the sidewall of the opening 143.
  • the lower surface of the semiconductor layer 108 contacts the upper surface of the conductive layer 112a.
  • at least a part of the semiconductor layer 108 faces the conductive layer 104 through the insulating layer 109 and the insulating layer 106. That is, the insulating layer 109 and the insulating layer 106 function as the gate insulating layer of the transistor 100.
  • the transistor 100 may be configured such that an insulating layer 109 is provided further inside the semiconductor layer 108 provided inside the openings 141 and 143. That is, the transistor 100 shown in FIG. 7B may be configured such that an insulating layer 109 is further provided.
  • the transistor 100 at least a part of the semiconductor layer 108 faces the conductive layer 104 via the insulating layer 109 and the insulating layer 106. That is, the insulating layer 109 and the insulating layer 106 function as the gate insulating layer of the transistor 100.
  • the channel length L200a and the channel length L200b of the transistor 200 are indicated by solid double-headed arrows.
  • the channel length L200a and the channel length L200b correspond to the distance between the conductive layer 212a and the conductive layer 212b along the circumferential direction of the semiconductor layer 208 provided on the side wall of the opening 145.
  • the annular semiconductor layer 208 is provided over the entire side wall of the opening 145, so that there are two paths connecting the conductive layer 212a and the conductive layer 212b in the semiconductor layer 208, one of which can be the channel length L200a and the other can be the channel length L200b.
  • the channel length L200a and the channel length L200b are equal or approximately equal.
  • the conductive layer 212a and the conductive layer 212b are arranged symmetrically with respect to the opening 145.
  • the channel length L200a and the channel length L200b can be made equal.
  • the channel length L200a and the channel length L200b of the transistor 200 can be controlled by the top surface shape and size of the opening 145. Therefore, the channel length L200a and the channel length L200b can be made greater than the channel length L100.
  • the channel width W200 of the transistor 200 is indicated by a double-headed dashed arrow.
  • the channel width W200 is the sum of the width of the semiconductor layer 208 along the depth direction of the opening 145 and the length of the protruding portion of the semiconductor layer 208.
  • the protruding portion of the semiconductor layer 208 is sufficiently smaller than the width of the semiconductor layer 208 along the depth direction of the opening 145, the width of the semiconductor layer 208 along the depth direction of the opening 145 can be approximated to the channel width W200.
  • both paths function as channel formation regions, so that the effective channel width of the transistor 200 may be twice the channel width W200.
  • the channel width W200 of the transistor 200 can be controlled by the thickness of the insulating layer 110 (particularly the thickness of the insulating layer 110b).
  • the channel width W200 of the transistor 200 can be made into a very fine structure below the exposure limit of photolithography.
  • the channel width W200 can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the channel length L200a and the channel length L200b can be increased, and the channel width W200 can be decreased. This allows the transistor 200 to be a transistor with high saturation properties.
  • the channel length L100 of the transistor 100 can be set to a value smaller than the limit resolution of the exposure device.
  • the channel length L100 is determined by the film thickness of the insulating layer 110b, when multiple transistors 100 are formed on the same surface in the same process, the channel lengths of all the transistors 100 are the same.
  • the channel length L200a and the channel length L200b of the transistor 200 can be controlled by the upper surface shape and size of the opening 145.
  • the transistor 200 can be formed by sharing some of the processes with the transistor 100. Therefore, the transistor 100 with a short channel length and the transistor 200 with a longer channel length can be formed on the same surface with good productivity.
  • the transistor 100 can be used as a transistor that functions as a switch, and the transistor 200 can be used as a driving transistor for controlling the current flowing through a light-emitting element.
  • the transistors 100 and 200 can be formed in part by sharing some of the steps. Specifically, the semiconductor layer 108 and the semiconductor layer 208 can be formed in the same step. A part of the insulating layer 106 functions as a gate insulating layer for the transistor 100, and another part of the insulating layer 106 functions as a gate insulating layer for the transistor 200.
  • the conductive layer 104 and the conductive layer 204 can be formed in the same step.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b can be formed in the same step. Therefore, the productivity of the semiconductor device 10 can be increased, and the manufacturing cost can be reduced.
  • the angle between the side of insulating layer 110b on the opening 145 side and the surface on which insulating layer 110b is to be formed may also match or approximately match angle ⁇ 110, as in transistor 100.
  • Figure 6B and other figures show an example in which the side of insulating layer 110 on the opening 145 side is vertical, as shown in Figure 8A, the side of insulating layer 110 on the opening 145 side may also be tapered.
  • the upper end of the semiconductor layer 208 and the upper end of the insulating layer 209 may be configured to be lower than the upper surface of the insulating layer 110.
  • the insulating layer 106 contacts a part of the side surface of the insulating layer 110.
  • the lower part of the side surface of the protruding part of the semiconductor layer 208 may be recessed from the upper part of the side surface of the conductive layer 212a (or conductive layer 212b).
  • the insulating layer 106 contacts the upper surface of the conductive layer 212a (or conductive layer 212b).
  • the 6B and other figures show a configuration in which the height of the upper end of the semiconductor layer 208 and the height of the upper end of the insulating layer 209 are the same or approximately the same, and the lower part of the side surface of the central part of the opening 145 of the insulating layer 209 and the upper part of the side surface of the protruding part of the semiconductor layer 208 are the same or approximately the same, but the present invention is not limited to this.
  • the upper end of the semiconductor layer 208 may be lower than the upper end of the insulating layer 209.
  • a cavity 217 surrounded by the semiconductor layer 208, the insulating layer 209, the insulating layer 110, and the insulating layer 106 may be formed above the upper end of the semiconductor layer 208.
  • the side surface of the protruding part of the semiconductor layer 208 may be recessed from the side surface of the central part of the opening 145 of the insulating layer 209.
  • a cavity 218 surrounded by the semiconductor layer 208, the insulating layer 209, the conductive layer 212a (or the conductive layer 212b), and the insulating layer 106 may be formed at the center of the opening 145 on the side of the protruding portion of the semiconductor layer 208.
  • the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M of the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably one or more of gallium and tin.
  • metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.
  • the semiconductor layer 108 and the semiconductor layer 208 may each be, for example, indium oxide (In oxide), indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide, also written as ITO), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium tungsten oxide (In-W oxide, also written as IWO), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also written as GZO), aluminum zinc oxide (Al-Z oxide), or the like.
  • In oxide indium oxide
  • In-Zn oxide indium zinc oxide
  • In-Sn oxide indium tin oxide
  • ITO indium titanium oxide
  • In-Ga oxide indium gallium oxide
  • In-W oxide also written as IWO
  • IWO indium gallium aluminum oxide
  • In-Ga-Sn oxide indium gallium tin oxide
  • indium tin oxide containing silicon also written as ITSO
  • gallium tin oxide Ga-Sn oxide
  • aluminum tin oxide Al-Sn oxide
  • materials not containing Zn such as indium oxide, are suitable because they have high affinity with Si processes.
  • materials containing Zn are suitable because they can improve crystallinity.
  • the field effect mobility of the transistor can be increased.
  • a transistor with a large on-current can be realized.
  • the metal oxide may contain one or more nonmetallic elements.
  • the carrier concentration increases or the band gap decreases, which may increase the field effect mobility of the transistor.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline and the diffusion of impurities in the metal oxide can be suppressed. This suppresses fluctuations in the electrical characteristics of the transistor and increases its reliability.
  • the electrical characteristics and reliability of the transistors vary depending on the composition of the metal oxide applied to the semiconductor layer 108 and the semiconductor layer 208. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that combines excellent electrical characteristics and high reliability can be obtained.
  • the metal oxide is an In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is equal to or greater than the atomic ratio of element M.
  • element M contains multiple metal elements
  • the total proportion of the atomic numbers of the metal elements can be regarded as the proportion of the atomic number of element M.
  • the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained may be referred to as the indium content. The same applies to other metal elements.
  • the element M is preferably one or more of the above elements, and more preferably one or more selected from aluminum, gallium, tin, and yttrium.
  • In:Al:Zn 40:1:10 and metal oxides in the vicinity thereof can be preferably used.
  • a metal oxide having a polycrystalline structure is used for the semiconductor layer 108 and the semiconductor layer 208, the grain boundaries become the recombination centers, and carriers are captured, which may reduce the on-current of the transistor.
  • a metal oxide having a composition that is likely to form a polycrystalline structure it is preferable to include an element that inhibits crystallization.
  • ITSO is less likely to form a polycrystalline structure, so it can be suitably used for the semiconductor layer 108 and the semiconductor layer 208.
  • the composition of the semiconductor layer 108 and the semiconductor layer 208 can be analyzed using, for example, energy dispersive X-ray spectrometry (EDX), X-ray photoelectron spectrometry (XPS), inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma-atomic emission spectrometry (ICP-AES).
  • EDX energy dispersive X-ray spectrometry
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • a combination of these techniques may be used for the analysis.
  • the actual content may differ from the content obtained by analysis due to the influence of analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • the metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
  • the two or more metal oxide layers in each of the semiconductor layer 108 and the semiconductor layer 208 may have different compositions.
  • gallium, aluminum, or tin as the element M.
  • the element M in the first metal oxide layer and the second metal oxide layer may be the same or different from each other.
  • the first metal oxide layer and the second metal oxide layer may be IGZO layers having different compositions from each other.
  • a laminated structure of any one selected from indium oxide, indium gallium oxide, and IGZO and any one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used.
  • the boundary (interface) between the first metal oxide layer and the second metal oxide layer may not be clearly identified.
  • the semiconductor layer 108 and the semiconductor layer 208 are preferably made of a crystalline metal oxide.
  • a crystalline metal oxide examples include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a nanocrystalline (nc: nano-crystal) structure.
  • the semiconductor layer 108 and the semiconductor layer 208 each use CAAC-OS or nc-OS.
  • CAAC-OS has multiple layered crystals.
  • the c-axes of the crystals are oriented in the normal direction of the surface on which they are formed.
  • Each of the semiconductor layer 108 and the semiconductor layer 208 preferably has layered crystals parallel or approximately parallel to the surface on which they are formed.
  • the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the top surface in a region in contact with the top surface of the conductive layer 112b, and has layered crystals parallel or approximately parallel to the side surface in a region in contact with the side surface of the conductive layer 112b.
  • the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the side surface of the insulating layer 110, which is the surface on which they are formed, in the opening 141.
  • the layered crystals of the semiconductor layer 108 are formed approximately parallel to the channel length direction of the transistor 100, and therefore the transistor can have a large on-current.
  • the semiconductor layer 208 preferably has layered crystals that are parallel or approximately parallel to the surface on which it is formed (here, the side of the insulating layer 110, the side of the conductive layer 212a, and the side of the conductive layer 212b).
  • the semiconductor layer 208 preferably has layered crystals that are parallel or approximately parallel to the side of the insulating layer 110, which is the surface on which it is formed, in the region that overlaps with the conductive layer 204.
  • the density of defect states in the channel formation region can be reduced.
  • a metal oxide with low crystallinity a transistor capable of passing a large current can be realized.
  • the higher the substrate temperature during formation the more crystalline the metal oxide can be formed.
  • the substrate temperature during formation can be adjusted, for example, by the temperature of the stage on which the substrate is placed during formation.
  • the higher the ratio of the flow rate of oxygen gas to the total deposition gas used in formation (hereinafter also referred to as the oxygen flow rate ratio) or the higher the oxygen partial pressure in the processing chamber the more crystalline the metal oxide can be formed.
  • the crystallinity of the semiconductor layer 108 and the semiconductor layer 208 can be analyzed, for example, by X-ray diffraction (XRD), a transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, the analysis may be performed by combining a plurality of these techniques.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • V O H When a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208, it is preferable to reduce V O H in the channel formation region as much as possible to make it highly pure or substantially highly pure.
  • it is important to remove impurities such as water and hydrogen in the metal oxide (sometimes referred to as dehydration or dehydrogenation treatment) and to supply oxygen to the metal oxide to repair oxygen vacancies (V O ).
  • impurities such as water and hydrogen in the metal oxide
  • V O repair oxygen vacancies
  • supplying oxygen to a metal oxide to repair oxygen vacancies (V O ) may be referred to as oxygen addition treatment.
  • the carrier concentration of the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , further preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the carrier concentration of the channel formation region can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • OS transistors have small variations in electrical characteristics due to radiation exposure, i.e., they have high resistance to radiation, and therefore can be suitably used in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation.
  • OS transistors can be suitably used in pixel circuits of X-ray flat panel detectors.
  • OS transistors can also be suitably used in semiconductor devices used in outer space.
  • radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).
  • the semiconductor layer 108 and the semiconductor layer 208 may each have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds weaker than covalent bonds or ionic bonds, such as van der Waals bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 molybdenum
  • Conductive layer 112a, conductive layer 112b, conductive layer 104, conductive layer 204, conductive layer 212a, conductive layer 212b The conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can each have a single-layer structure or a stacked structure of two or more layers. Examples of materials that can be used for the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b include chromium, copper, aluminum, gold, silver, zinc, tantalum, titanium, tungsten, manganese, nickel, and iron.
  • the layers 212b may be made of a low-resistance conductive material, such as one or more of copper, silver, gold, and aluminum. Copper and aluminum are particularly preferred because of their excellent mass productivity.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can each be made of a metal oxide (oxide conductor) having electrical conductivity.
  • oxide conductors include indium oxide, zinc oxide, In-Sn oxide (ITO), In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide (also called ITO containing silicon, ITSO), zinc oxide with added gallium, and In-Ga-Zn oxide.
  • oxide conductors containing indium are preferred because of their high electrical conductivity.
  • a metal oxide that has become a conductor can be called an oxide conductor.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b may each have a stacked structure of a conductive film containing the oxide conductor (metal oxide) described above and a conductive film containing a metal or an alloy.
  • a conductive film containing a metal or an alloy By using a conductive film containing a metal or an alloy, the wiring resistance can be reduced.
  • the conductive layers 112a, 112b, 104, 204, 212a, and 212b may each be a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti).
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b may be made of the same material or different materials.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b, which can be formed in the same process, are preferably made of the same material.
  • the conductive layer 104 and the conductive layer 204 which can be formed in the same process, are preferably made of the same material.
  • the conductive layer 112a and the conductive layer 112b have a region in contact with the semiconductor layer 108.
  • the conductive layer 212a and the conductive layer 212b have a region in contact with the semiconductor layer 208.
  • a metal oxide is used as the semiconductor layer 108
  • an insulating oxide e.g., aluminum oxide
  • a metal oxide is used as the semiconductor layer 208
  • a metal that is easily oxidized is used for the conductive layer 212a and the conductive layer 212b
  • an insulating oxide may be formed between the conductive layer 212a and the semiconductor layer 208, and between the conductive layer 212b and the semiconductor layer 208, which may hinder the conduction between them. Therefore, it is preferable to use a conductive material that is not easily oxidized, a conductive material that maintains low electrical resistance even when oxidized, or an oxide conductive material for the conductive layers 112a, 112b, 212a, and 212b.
  • conductive layer 112a, conductive layer 112b, conductive layer 112a, and conductive layer 112b it is preferable to use, for example, titanium, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel, respectively. These are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain low electrical resistance even when oxidized.
  • oxide conductors can be used for the conductive layers 112a, 112b, 212a, and 212b.
  • oxide conductors such as indium oxide, zinc oxide, ITO, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide containing silicon, and zinc oxide doped with gallium can be used.
  • the conductive layers 112a, 112b, 212a, and 212b may each be made of a nitride conductor.
  • nitride conductors include tantalum nitride and titanium nitride.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204 may each have a stacked structure.
  • ITSO can be suitably used in a region in contact with the semiconductor layer 108 or the semiconductor layer 208
  • copper or tungsten can be suitably used in a region that is not in contact with the semiconductor layer 108 or the semiconductor layer 208.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b that are in contact with the semiconductor layer 108 or the semiconductor layer 208 and are formed in a flat portion on the substrate 102 have a stacked structure in which an ITSO layer is provided on a copper layer.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b are formed on the flat portion of the substrate 102, and therefore can be routed relatively easily.
  • the oxidation of the low-resistance copper layer can be reduced, and the layer can function as a good wiring with low electrical resistance.
  • the insulating layer 106 and the insulating layer 209 can have a single-layer structure or a stacked structure of two or more layers.
  • the insulating layer 106 and the insulating layer 209 preferably have one or more inorganic insulating films. Examples of materials that can be used for the inorganic insulating film include oxides, nitrides, oxynitrides, and nitride oxides.
  • the insulating layer 106 and the insulating layer 209 can be made of the same material as the insulating layer 110.
  • the insulating layer 106 and the insulating layer 209 have regions in contact with the semiconductor layer 108 and the semiconductor layer 208.
  • a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208
  • the insulating layer 106 and the insulating layer 209 each have a single-layer structure, it is preferable to use an oxide or an oxynitride for the insulating layer 106 and the insulating layer 209. Specifically, it is preferable to use silicon oxide or silicon oxynitride for the insulating layer 106 and the insulating layer 209.
  • the insulating film in contact with the semiconductor layer 108 and the semiconductor layer 208 has an oxide or an oxynitride
  • the insulating film in contact with the conductive layer 104 and the conductive layer 204 has a nitride or a nitride oxide
  • the insulating layer 209 in contact with the semiconductor layer 108 and the semiconductor layer 208 has an oxide or an oxynitride.
  • silicon oxide or silicon oxynitride can be preferably used as the oxide or oxynitride.
  • silicon nitride or silicon nitride oxide can be preferably used as the nitride or nitride oxide.
  • Silicon nitride and silicon nitride oxide are suitable for use as the insulating layer 106 and the insulating layer 209 because they release a small amount of impurities (e.g., water and hydrogen) and are difficult for oxygen and hydrogen to permeate.
  • impurities e.g., water and hydrogen
  • the insulating layer 106 and the insulating layer 209 preferably function as a barrier film against at least one of oxygen, water, and hydrogen.
  • a barrier film refers to a film that has barrier properties.
  • an insulating layer that has barrier properties can be called a barrier insulating layer.
  • barrier properties refer to one or both of the function of suppressing the diffusion of the corresponding substance (also called low permeability) and the function of capturing or fixing the corresponding substance (also called gettering).
  • the thickness of the gate insulating layer becomes thin, the leakage current may become large.
  • a material with a high relative dielectric constant also called a high-k material
  • high-k materials that can be used for the insulating layer 106 and the insulating layer 209 include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • the insulating layer 195 can be an insulating layer having an inorganic material or an insulating layer having an organic material.
  • an inorganic material such as oxide, oxynitride, nitride oxide, or nitride can be suitably used for the insulating layer 195.
  • silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used.
  • one or more of acrylic resin and polyimide resin can be used as the organic material.
  • a photosensitive material may be used as the organic material. Two or more of the above insulating films may be stacked.
  • the insulating layer 195 may have a stacked structure of an insulating layer having an inorganic material and an insulating layer having an organic material.
  • Substrate 102 There is no particular limitation on the material of the substrate 102, but the substrate 102 must have at least sufficient heat resistance to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate may be used as the substrate 102.
  • a semiconductor element may be provided on the substrate 102.
  • the semiconductor substrate and the insulating substrate may have a circular or rectangular shape.
  • a flexible substrate may be used as the substrate 102, and the transistors 100 and the like may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistors 100 and the like. By providing a peeling layer, after a semiconductor device is partially or entirely completed on the substrate, it can be separated from the substrate 102 and transferred to another substrate. In this case, the transistors 100 and the like can also be transferred to a substrate with poor heat resistance or a flexible substrate.
  • an insulating layer may be laminated on the aforementioned substrate as a base film.
  • FIG 10A is a top view of a transistor 200B according to one embodiment of the present invention, and FIG 10B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG 10A.
  • the opening 145 is different from the transistor 200 shown in FIG. 5A etc. mainly in that it has an extension and a bend.
  • the top surface shape of the opening 145 formed by combining the extension and the bend can be called a serpentine shape, a roundabout shape, a bent shape, or a meandering shape.
  • the opening 145 has an extension 146a, an extension 146b, an extension 146c, a bend 148a, and a bend 148b.
  • the top surface shape of the opening 145 can be considered as a shape in which the extension 146a and the extension 146b are connected via the bend 148a, and the extension 146b and the extension 146c are connected via the bend 148b.
  • a semiconductor layer 208 and an insulating layer 209 are provided along the sidewall of the opening 145. In the opening 145, the semiconductor layer 208 is provided opposite the conductive layer 204 via the insulating layer 106 and the insulating layer 209. Here, the semiconductor layer 208 contacts the conductive layer 212a at the extension 146a, and contacts the conductive layer 212b at the extension 146b.
  • Extending portion 146a, extending portion 146b, and extending portion 146c have a shape that extends in one direction (in FIG. 10A, a direction perpendicular to dashed line A1-A2) when viewed from above.
  • bending portion 148a and bending portion 148b are provided such that one end is bent relative to the other end when viewed from above.
  • a folded structure can be formed in the opening 145.
  • the length of the opening 145 can be significantly longer than the distance between the conductive layers 212a and 212b. This significantly increases the channel length of the transistor 200B, and increases the saturation of the transistor 200B.
  • the conductive layer functioning as a source electrode or drain electrode is in contact with the semiconductor layer at the extension portion, but the present invention is not limited to this.
  • the conductive layer functioning as a source electrode or drain electrode may be in contact with the semiconductor layer at the bent portion.
  • the semiconductor layer 208 may be in contact with the conductive layer 212a at the bent portion 148a, and in contact with the conductive layer 212b at the bent portion 148b.
  • the opening 145 has extensions 146a, 146b, 146c, bends 148a, and 148b, but the present invention is not limited to this.
  • the opening 145 only needs to have multiple extensions and at least one bend.
  • it is preferable that the number of bends is one less than the number of extensions.
  • the opening 145 may have two extensions and one bend.
  • the opening 145 may have four or more extensions and three or more bends.
  • the top surface shape of the opening 145 is shown with rounded corners, but the present invention is not limited to this, and the corners of the extension and bent parts may be angular. In this case, the top surface shape of the opening 145 may be called a zigzag shape.
  • FIG. 10A shows a structure in which the conductive layer 204 covers the entire opening 145
  • the present invention is not limited to this.
  • the conductive layer 204 may overlap a portion of the opening 145.
  • the semiconductor layer 208 connecting the conductive layer 212a and the conductive layer 212b has two types of paths: a path represented by dashed dotted line C1-C2 and a path represented by dashed dotted line D1-D2.
  • the path represented by dashed dotted line C1-C2 is covered with the conductive layer 204, but the path represented by dashed dotted line D1-D2 is exposed from the conductive layer 204.
  • the insulating layer 195 contacts the upper surface of the insulating layer 106. With this configuration, the layout area of the conductive layer 204 can be reduced, and the transistor 200B can be arranged at a high density.
  • the transistor 200B shown in FIG. 11A only the semiconductor layer 208 in the path represented by the dashed line C1-C2 functions as a channel formation region. Therefore, compared to the transistor 200B shown in FIG. 10A, the effective channel width can be considered to be about half. Therefore, the transistor 200B shown in FIG. 11A has a smaller channel width, and therefore can have higher saturation.
  • FIG 12A is a cross-sectional view of a transistor 200C according to one embodiment of the present invention
  • FIG 12B is a cross-sectional view of a transistor 100C according to one embodiment of the present invention.
  • Transistor 200C differs from transistor 200 mainly in that it has conductive layer 216 on conductive layer 212a and conductive layer 212b, and in that insulating layer 110 has a six-layer structure.
  • the insulating layer 110 includes an insulating layer 110a on the conductive layer 212a and the conductive layer 212b, an insulating layer 110b1 on the insulating layer 110a, an insulating layer 110d1 on the insulating layer 110b1, an insulating layer 110d2 on the insulating layer 110d1 and the conductive layer 216, an insulating layer 110b2 on the insulating layer 110d2, and an insulating layer 110c on the insulating layer 110b2.
  • the conductive layer 216 functions as a back gate electrode (which can also be called a second gate electrode) of the transistor 200C.
  • the conductive layer 216 is preferably located on the insulating layer 110d1.
  • the conductive layers 212a and 212b and the conductive layer 216 are electrically insulated from each other by the insulating layers 110a, 110b1, and 110d1.
  • the conductive layer 216 preferably has an opening, and an opening 145 is preferably provided inside the opening.
  • the conductive layer 216 may be electrically connected to the conductive layer 212a or the conductive layer 212b.
  • the conductive layer 212a and the conductive layer 216 may be in contact with each other through an opening provided in the insulating layers 110a, 110b1, and 110d1.
  • the conductive layer 216 can have a single layer structure or a stacked structure of two or more layers.
  • the conductive layer 216 can be made of the materials that can be used for the conductive layer 212a, the conductive layer 212b, and the conductive layer 204.
  • FIG. 12A illustrates an example in which the cross-sectional shape of the conductive layer 216 has a tapered shape
  • the conductive layer 216 may be arranged so that the side surface thereof is vertical in cross-sectional view. With this arrangement, the side surface of the conductive layer 216 and the surface of the semiconductor layer 208 in contact with the insulating layer 110 become parallel. With this arrangement, the potential given to the conductive layer 216 can be efficiently applied to the semiconductor layer 208, which is preferable.
  • the insulating layer 110d2 covers the upper and side surfaces of the conductive layer 216.
  • the insulating layer 110d2 is provided so as to cover a portion of the opening of the conductive layer 216. It is preferable that the insulating layer 110d2 contacts the insulating layer 110d1 through the opening.
  • the insulating layer 110d1 and the insulating layer 110d2 preferably have the same configuration as the insulating layers 110a and 110c. Specifically, the insulating layer 110d1 and the insulating layer 110d2 preferably use a film into which oxygen does not easily diffuse. Also, the insulating layer 110d1 and the insulating layer 110d2 preferably use a film into which hydrogen does not easily diffuse. By providing such insulating layer 110d1 and insulating layer 110d2, it is possible to prevent the conductive layer 216 from being oxidized. Also, it is possible to prevent the hydrogen contained in the conductive layer 216 from diffusing into the semiconductor layer 208.
  • FIG. 12A shows an example in which the thickness of insulating layer 110d1 is uniform regardless of location, the present invention is not limited to this.
  • insulating layer 110d1 may have different thicknesses in areas that overlap with conductive layer 216 and areas that do not overlap. For example, when processing the film that will become conductive layer 216, parts of insulating layer 110d1 that do not overlap with conductive layer 216 may be removed, resulting in a thinner thickness.
  • the insulating layer 110b2 preferably covers the upper and side surfaces of the conductive layer 216 via the insulating layer 110d2.
  • the insulating layer 110b2 is preferably provided so as to cover a portion of the opening of the conductive layer 216 via the insulating layer 110d2.
  • the insulating layer 110b1 and the insulating layer 110b2 can each have a configuration similar to that applicable to the insulating layer 110b. Specifically, it is preferable to use a layer containing oxygen for each of the insulating layers 110b1 and 110b2, and it is preferable to have a region with a higher oxygen content than at least one of the insulating layers 110a, 110c, 110d1, and 110d2.
  • the structure of the insulating layer 110 can be made symmetrical above and below the conductive layer 216.
  • oxygen can be supplied to the semiconductor layer 208 from both the insulating layers 110b1 and 110b2, improving the characteristics of the transistor.
  • the present invention is not limited to the above, and for example, it is also possible to configure the device without providing insulating layer 110b1. It is also possible to configure the device without providing insulating layer 110d1 and insulating layer 110d2.
  • the semiconductor layer 208 has a region that faces the conductive layer 204 through the insulating layer 106 and the insulating layer 209, and faces the conductive layer 216 through a part of the insulating layer 110 (particularly, the insulating layer 110b2 and the insulating layer 110d2).
  • a part of the semiconductor layer 208 is sandwiched between the side of the conductive layer 204 and the side of the conductive layer 216, a part of the insulating layer 110 (particularly, the insulating layer 110b2 and the insulating layer 110d2) is provided between at least a part of the semiconductor layer 208 and the side of the conductive layer 216, and the insulating layer 106 and the insulating layer 209 are provided between at least a part of the semiconductor layer 208 and the side of the conductive layer 204.
  • a part of the insulating layer 110 functions as a backgate insulating layer (which can also be called a second gate insulating layer) of the transistor 200C.
  • the transistor 200C has a backgate electrode, the potential of the backgate side (also called the backchannel) of the semiconductor layer 208 can be fixed. Therefore, the saturation of the ID-VD characteristics of the transistor 200C can be further improved.
  • the transistor 200C has a back gate electrode, the potential of the back channel of the semiconductor layer 208 can be fixed, and a negative shift in the threshold voltage can be suppressed. This makes it possible to realize a transistor with normally-off characteristics (i.e., a threshold voltage of a positive value).
  • Transistor 200C has a region in which conductive layer 216, insulating layer 110, semiconductor layer 208, insulating layer 209, insulating layer 106, and conductive layer 204 overlap in this order in one direction without any other layers in between. By widening this region, the electric field of the back channel of semiconductor layer 208 can be more reliably controlled.
  • the shortest distance between the conductive layer 216 and the semiconductor layer 208 may differ on the left and right sides of the opening in the insulating layer 110.
  • transistor 100 can be configured to have a back gate.
  • Transistor 100C shown in FIG. 12B differs from transistor 100 mainly in that it has conductive layer 116 on conductive layer 112a and that insulating layer 110 has a six-layer structure.
  • the conductive layer 116 corresponds to the conductive layer 216 described above, and the description of the conductive layer 216 can be referred to. That is, the conductive layer 116 functions as a backgate electrode of the transistor 100C.
  • the insulating layer 110 has the same structure as the insulating layer 110 shown in FIG. 12A. That is, a part of the insulating layer 110 functions as a backgate insulating layer of the transistor 100C.
  • the transistor 100C there is also a region in the semiconductor layer 108 that faces the conductive layer 104 via the insulating layer 106 and faces the conductive layer 116 via a portion of the insulating layer 110 (particularly, insulating layer 110b2 and insulating layer 110d2).
  • the semiconductor layer 108 is sandwiched between the side of the conductive layer 104 and the side of the conductive layer 116, a portion of the insulating layer 110 (particularly, insulating layer 110b2 and insulating layer 110d2) is provided between at least a portion of the semiconductor layer 108 and the side of the conductive layer 116, and the insulating layer 106 is provided between at least a portion of the semiconductor layer 108 and the side of the conductive layer 104.
  • the transistor 100C has a backgate electrode, the potential of the backgate side (also called the backchannel) of the semiconductor layer 108 can be fixed. Therefore, the saturation of the ID-VD characteristics of the transistor 200C can be further improved.
  • the transistor 100C has a back gate electrode, the potential of the back channel of the semiconductor layer 108 can be fixed, and a negative shift in the threshold voltage can be suppressed. This makes it possible to realize a transistor with normally-off characteristics (i.e., a threshold voltage of a positive value).
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum deposition, pulsed laser deposition (PLD), ALD, and molecular beam epitaxy (MBE).
  • CVD methods include PECVD and thermal CVD.
  • thermal CVD method is metal organic chemical vapor deposition (MOCVD).
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed by wet film formation methods such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the thin film When processing the thin film that constitutes the semiconductor device, a photolithography method or the like can be used.
  • the thin film may be processed using a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • island-shaped thin films may be directly formed using a film formation method that uses a shielding mask such as a metal mask.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light, etc. can also be used.
  • Exposure can also be performed by immersion exposure technology.
  • Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure.
  • Electron beams can also be used instead of the light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • etching the thin film one or more of the following methods can be used: dry etching, wet etching, and sandblasting.
  • a film that will become the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b is formed on the substrate 102, and the film is processed to form the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b.
  • the film can be preferably formed by a sputtering method.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b can be preferably formed by, for example, a wet etching method. Note that an insulating layer that will become a base film may be stacked on the substrate 102 before the film is formed.
  • a conductive film having high conductivity such as copper can be used for the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b.
  • a laminated film having a copper layer and an ITSO layer on the copper layer can be used for the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b.
  • the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b are disposed on a flat portion on the substrate 102, so that even if a conductive film having high conductivity such as copper is used, the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b can be relatively easily routed. Therefore, the conductive layer 112a, the conductive layer 212a, and the conductive layer 212b can function as wiring with low electrical resistance.
  • insulating film 110af which will become insulating layer 110a
  • insulating film 110bf which will become insulating layer 110b
  • the channel length L100 of transistor 100 and the channel width W200 of transistor 200 depend on the film thickness of insulating film 110bf. Therefore, it is preferable to set the film thickness of insulating film 110bf according to the electrical characteristics desired for transistor 100 and transistor 200.
  • the insulating films 110af and 110bf can be preferably formed by sputtering or PECVD. After forming the insulating film 110af, it is preferable to continuously form the insulating film 110bf in a vacuum without exposing the surface of the insulating film 110af to the atmosphere. By continuously forming the insulating films 110af and 110bf, it is possible to prevent impurities derived from the atmosphere from adhering to the surface of the insulating film 110af. Examples of such impurities include water and organic matter.
  • the substrate temperature during the formation of the insulating film 110af and the insulating film 110bf is preferably 180°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, even more preferably 350°C or higher and 400°C or lower.
  • the substrate temperature during the formation of the insulating film 110af and the insulating film 110bf within the above-mentioned range, it is possible to reduce the release of impurities (e.g., water and hydrogen) from the insulating film 110af and the insulating film 110bf, and to suppress the diffusion of impurities into the semiconductor layer 108. Therefore, it is possible to obtain a transistor that exhibits good electrical characteristics and is highly reliable.
  • impurities e.g., water and hydrogen
  • the insulating films 110af and 110bf are formed before the semiconductor layers 108 and 208, there is no need to worry about oxygen being desorbed from the semiconductor layers 108 and 208 due to the heat applied during the formation of the insulating films 110af and 110bf.
  • oxygen may be supplied to the insulating film 110bf.
  • an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used as a method for supplying oxygen.
  • an apparatus that converts oxygen gas into plasma by high-frequency power can be suitably used.
  • a PECVD apparatus, a plasma etching apparatus, and a plasma ashing apparatus can be used as an apparatus that converts gas into plasma by high-frequency power.
  • the plasma treatment is preferably performed in an atmosphere containing oxygen.
  • the plasma treatment is preferably performed in an atmosphere containing one or more of oxygen, nitrous oxide (N 2 O), nitrogen dioxide (NO 2 ), carbon monoxide, and carbon dioxide.
  • the plasma treatment may be performed continuously in a vacuum without exposing the surface of the insulating film 110bf to the atmosphere.
  • a PECVD apparatus is used to form the insulating film 110bf, it is preferable to perform the plasma treatment in the PECVD apparatus. This can increase productivity.
  • an N 2 O plasma treatment can be performed continuously in a vacuum.
  • the conductivity of the metal oxide layer 137 does not matter.
  • At least one of an insulating film, a semiconductor film, and a conductive film can be used as the metal oxide layer 137.
  • aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide, or indium tin oxide containing silicon can be used as the metal oxide layer 137.
  • the metal oxide layer 137 it is preferable to use an oxide material that contains one or more of the same elements as the semiconductor layer 108 and the semiconductor layer 208. In particular, it is preferable to use a metal oxide material that can be applied to the semiconductor layer 108 and the semiconductor layer 208.
  • the oxygen flow ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and even more preferably 90% or more and 100% or less. In particular, it is preferable to set the oxygen flow ratio to 100% and the oxygen partial pressure as close to 100% as possible.
  • oxygen can be supplied to the insulating film 110bf during the formation of the metal oxide layer 137, and oxygen can be prevented from being released from the insulating film 110bf.
  • a large amount of oxygen can be trapped in the insulating film 110bf.
  • a large amount of oxygen can be supplied to the semiconductor layer 108 by subsequent heat treatment.
  • oxygen vacancies and VOH in the semiconductor layer 108 can be reduced, and a transistor with good electrical characteristics and high reliability can be obtained.
  • a heat treatment may be performed. By performing a heat treatment after forming the metal oxide layer 137, oxygen can be effectively supplied from the metal oxide layer 137 to the insulating film 110bf.
  • the temperature of the heat treatment is preferably 150°C or more, 200°C or more, 230°C or more, or 250°C or more, and is less than the distortion point of the substrate, 450°C or less, 400°C or less, 350°C or less, or 300°C or less.
  • the heat treatment can be performed in an atmosphere containing one or more of a noble gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. It is preferable that the content of hydrogen, water, and the like in the atmosphere is as small as possible. It is preferable to use a high-purity gas with a dew point of -60°C or less, preferably -100°C or less, as the atmosphere.
  • an atmosphere containing as little hydrogen, water, and the like it is possible to prevent hydrogen, water, and the like from being taken into the insulating film 110af and the insulating film 110bf as much as possible.
  • an oven a rapid heating (RTA: Rapid Thermal Annealing) device, and the like can be used. Using an RTA device can shorten the heating process time.
  • RTA Rapid Thermal Annealing
  • oxygen may be further supplied to the insulating film 110bf through the metal oxide layer 137.
  • a method for supplying oxygen for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used.
  • the plasma treatment the above description can be referred to, and therefore a detailed description will be omitted.
  • the metal oxide layer 137 is removed.
  • a wet etching method can be preferably used. By using the wet etching method, etching of the insulating film 110bf can be suppressed when removing the metal oxide layer 137. This can suppress the thickness of the insulating film 110bf from becoming thin, and the thickness of the insulating layer 110b can be made uniform.
  • oxygen may be further supplied to the insulating film 110bf.
  • the above description can be referred to for the method of supplying oxygen.
  • a film 139 may be formed on the insulating film 110bf, and oxygen may be supplied to the insulating film 110bf through the film 139.
  • a plasma treatment in an atmosphere containing oxygen can be used.
  • FIG. 13C shows a schematic diagram with arrows showing the state in which oxygen is supplied to the insulating film 110bf.
  • the film 139 is preferably a conductive film or a semiconductor film.
  • the film 139 can be a metal oxide film, a metal film, or an alloy film. It is preferable to use a metal oxide as the film 139 and form it by a sputtering method or the like in an atmosphere containing oxygen, because oxygen can be supplied to the insulating film 110bf even during the formation of the film 139.
  • the thickness of film 139 is preferably thin. Specifically, the thickness of film 139 is preferably 1 nm or more, 2 nm or more, or 3 nm or more, and 20 nm or less, 15 nm or less, or 10 nm or less. Typically, the thickness can be about 5 nm.
  • the substrate temperature during the formation of film 139 is preferably 350°C or less, more preferably 340°C or less, even more preferably 330°C or less, and even more preferably 300°C or less. This allows a large amount of oxygen to be supplied to insulating film 110bf.
  • a dry etching apparatus As the processing apparatus for supplying oxygen, a dry etching apparatus, an ashing apparatus, or a PECVD apparatus can be suitably used. In particular, it is preferable to use an ashing apparatus.
  • the bias voltage When a bias voltage is applied between a pair of electrodes of the processing apparatus, it is preferable that the bias voltage is, for example, 10 V or more and 1 kV or less. Alternatively, it is preferable that the power density of the bias is, for example, 1 W/cm 2 or more and 5 W/cm 2 or less.
  • a wet etching method can be suitably used to remove the film 139.
  • the process of supplying oxygen to the insulating film 110bf is not limited to the above-mentioned method.
  • oxygen radicals, oxygen atoms, oxygen atomic ions, or oxygen molecular ions may be supplied to the insulating film 110bf by ion doping, ion implantation, or plasma treatment.
  • oxygen may be supplied to the insulating film 110bf through the film. It is preferable to remove the film after supplying oxygen.
  • a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, and tungsten can be used.
  • insulating film 110cf which will become insulating layer 110c, is formed on insulating film 110bf (FIG. 13D).
  • the description of the formation of insulating film 110af and insulating film 110bf can be referenced for the formation of insulating film 110cf, so a detailed description will be omitted.
  • a conductive film 112bf that will become the conductive layer 112b is formed on the insulating film 110cf (FIG. 13E).
  • the conductive film 112bf can be formed preferably by, for example, a sputtering method.
  • the conductive film 112bf is processed to form the conductive layer 112b (FIG. 14A).
  • an opening 143 in the conductive layer 112b can also be formed at the same time.
  • the conductive layer 112b is formed so that the opening 143 overlaps at least a portion of the conductive layer 112a.
  • a wet etching method can be suitably used to form the conductive layer 112b.
  • insulating films 110af, 110bf, and 110cf are partially removed to form insulating layer 110 having openings 141 and 145 (FIG. 14B).
  • Opening 141 is provided in an area overlapping opening 143.
  • Opening 145 is provided in an area overlapping at least a portion of conductive layer 212a and at least a portion of conductive layer 212b.
  • the formation of opening 145 exposes conductive layer 212a, conductive layer 212b, and substrate 102 (or an insulating layer formed on the surface of substrate 102).
  • dry etching can be suitably used to form insulating layer 110.
  • the channel width W100 of the transistor 100 depends on the shape and size of the opening 141. Therefore, it is preferable to set the shape and size of the opening 141 according to the electrical characteristics desired for the transistor 100.
  • the channel length L200a and channel length L200b of the transistor 200 depend on the shape and size of the opening 145. Therefore, it is preferable to set the shape and size of the opening 145 according to the electrical characteristics desired for the transistor 200.
  • the opening 141 when forming the opening 141 or after forming the opening 141, a part of the conductive layer 112a in the region overlapping the opening 141 may be removed.
  • the electric field of the gate electrode applied to the channel formation region near the conductive layer 112a can be strengthened, and the on-current of the transistor can be increased.
  • the opening 143 may not be formed in the process related to FIG. 14A, and the opening 143 and the opening 141 may be formed at the same time in the process related to FIG. 14B.
  • a part of the conductive layer 212a and a part of the conductive layer 212b may be removed in the area overlapping the opening 145.
  • the thickness of the area of the conductive layer 212a and the conductive layer 212b that overlaps the opening 145 may be thinner than the thickness of the area that does not overlap the opening 145.
  • metal oxide film 108f which will become semiconductor layer 108 and semiconductor layer 208, is formed so as to cover openings 141, 143, and 145 (FIG. 14C).
  • Metal oxide film 108f is provided in contact with the upper and side surfaces of conductive layer 112b, the upper and side surfaces of insulating layer 110, the upper surface of conductive layer 112a, the upper and side surfaces of a portion of conductive layer 212a, the upper and side surfaces of a portion of conductive layer 212b, and the upper surface of substrate 102.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 108f is preferably formed by an ALD method.
  • the ALD method has high coverage and can be suitably used to form the metal oxide film 108f that covers the openings 141, 143, and 145.
  • a metal oxide film can be formed with high coverage on the side surfaces of the insulating layer 110.
  • the ALD method makes it easy to control the film formation speed, so a thin film can be formed with good yield.
  • the metal oxide film 108f is preferably a dense film with as few defects as possible.
  • the metal oxide film 108f is preferably a high-purity film with as few impurities, including hydrogen, as possible reduced.
  • oxygen gas oxygen can be suitably supplied to the insulating layer 110.
  • oxygen gas oxygen can be suitably supplied to the insulating layer 110b.
  • oxygen is supplied to the channel formation regions of the semiconductor layer 108 and the semiconductor layer 208 in a later step, and oxygen vacancies and VOH in these channel formation regions can be reduced.
  • oxygen gas may be mixed with an inert gas (e.g., helium gas, argon gas, xenon gas, etc.).
  • an inert gas e.g., helium gas, argon gas, xenon gas, etc.
  • the metal oxide film may become polycrystalline.
  • the grain boundaries become the recombination center, and carriers may be captured, resulting in a small on-current of the transistor. Therefore, it is preferable to adjust the oxygen flow ratio or oxygen partial pressure so that the metal oxide film 108f does not become polycrystalline. Since the ease with which the metal oxide film becomes polycrystalline differs depending on the composition of the metal oxide film, it is preferable to adjust the oxygen flow ratio or oxygen partial pressure according to the composition of the metal oxide film 108f.
  • the higher the substrate temperature when forming the metal oxide film the higher the crystallinity and the denser the metal oxide film will be.
  • the lower the substrate temperature the lower the crystallinity and the higher the electrical conductivity of the metal oxide film will be.
  • the substrate temperature during the formation of the metal oxide film 108f is preferably from room temperature to 250°C, more preferably from room temperature to 200°C, and even more preferably from room temperature to 140°C.
  • a substrate temperature of from room temperature to 140°C is preferable because it increases productivity.
  • the crystallinity can be reduced.
  • the metal oxide film may become polycrystalline. It is preferable to adjust the substrate temperature so that the metal oxide film 108f does not become polycrystalline. It is preferable to adjust the substrate temperature according to the composition applied to the metal oxide film 108f.
  • the ALD method it is preferable to use a film formation method such as thermal ALD or PEALD (Plasma Enhanced ALD).
  • a film formation method such as thermal ALD or PEALD (Plasma Enhanced ALD).
  • the thermal ALD method is preferable because it shows extremely high coating properties.
  • the PEALD method is preferable because it shows high coating properties and allows low-temperature film formation.
  • the metal oxide film can be formed, for example, by the ALD method using a precursor containing the constituent metal elements and an oxidizing agent.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • two precursors can be used: a precursor containing indium, and a precursor containing gallium and zinc.
  • precursors containing indium include triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) chloride, and (3-(dimethylamino)propyl)dimethylindium.
  • precursors containing gallium include trimethylgallium, triethylgallium, gallium(III) chloride, tris(dimethylamido)gallium(III), gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, and diethylchlorogallium.
  • Examples of zinc-containing precursors include dimethylzinc, diethylzinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), and zinc chloride.
  • Oxidizing agents include, for example, ozone, oxygen, and water.
  • Methods for controlling the composition of the resulting film include adjusting one or more of the type of raw material gas, the flow rate ratio of the raw material gas, the time for which the raw material gas is flowed, and the order in which the raw material gas is flowed. By adjusting these, the composition of the metal oxide film 108f can be controlled. In addition, by adjusting these, a film whose composition changes continuously can be formed. The composition of the metal oxide film 108f may be configured to change continuously.
  • a treatment for removing water, hydrogen, organic substances, and the like adsorbed on the surface of the insulating layer 110 it is preferable to perform at least one of a treatment for removing water, hydrogen, organic substances, and the like adsorbed on the surface of the insulating layer 110 and a treatment for supplying oxygen into the insulating layer 110.
  • a heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere.
  • a plasma treatment in an atmosphere containing oxygen may be performed.
  • oxygen may be supplied to the insulating layer 110 by a plasma treatment in an atmosphere containing an oxidizing gas such as nitrous oxide ( N 2 O).
  • the semiconductor layer 108 and the semiconductor layer 208 have a laminated structure, it is preferable to deposit the next metal oxide film in succession after depositing the first metal oxide film without exposing the surface to the air.
  • all layers constituting the semiconductor layer 108 and the semiconductor layer 208 may be formed by the same film formation method (e.g., sputtering or ALD), or different film formation methods may be used for each layer.
  • the first metal oxide layer may be formed by sputtering
  • the second metal oxide layer may be formed by ALD.
  • filler 155 is filled into openings 141 and 143 (FIG. 14D). Filling openings 141 and 143 with filler 155 can prevent a sidewall-shaped insulating layer from being formed inside openings 141 and 143 in a later process.
  • Photosensitive organic resin or the like may be used as filler 155.
  • acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins may be used as filler 155.
  • organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, and alcohol-soluble polyamide resin may be used as insulating layer 127.
  • PVA polyvinyl alcohol
  • polyvinyl butyral polyvinylpyrrolidone
  • polyethylene glycol polyglycerin
  • pullulan polyethylene glycol
  • pullulan polyglycerin
  • pullulan polyglycerin
  • water-soluble cellulose water-soluble cellulose
  • alcohol-soluble polyamide resin may be used as insulating layer 127.
  • a positive or negative photoresist may be used as the photosensitive organic resin.
  • an insulating film 209f that will become the insulating layer 209 is formed to cover the metal oxide film 108f and the filler 155 (FIG. 15A).
  • the PECVD method or the ALD method can be suitably used for forming the insulating film 209f. Since the insulating film 209f will become the insulating layer 209 in a later process, it is preferable to form the insulating film 209f by a method that has good coverage so that the insulating film 209f can be formed near the sidewall of the opening 145.
  • a silicon oxynitride film formed by the PECVD method can be used as the insulating film 209f.
  • the substrate temperature during the formation of the insulating film 209f is preferably 180° C. to 450° C., more preferably 200° C. to 450° C., more preferably 250° C. to 450° C., even more preferably 300° C. to 450° C., and even more preferably 300° C. to 400° C.
  • the substrate temperature during the formation of the insulating film 209f within the above range, defects in the insulating film 209f can be reduced and oxygen can be suppressed from being released from the metal oxide film 108f. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • the insulating film 209f is processed to form a sidewall-shaped insulating layer 209 along the side surface of the opening 145 of the insulating layer 110 ( FIG. 16A ).
  • the insulating layer 209 is preferably formed by anisotropic etching, for example, by dry etching. This etching process is preferably performed under conditions that provide a high etching selectivity with respect to the metal oxide film 108f. For example, when silicon oxynitride is used for the insulating film 209f and In—Ga—Zn oxide is used for the metal oxide film 108f, dry etching may be performed using C 4 F 8 gas as the etching gas.
  • a resist mask 159 is formed on the metal oxide film 108f (FIG. 15D).
  • the resist mask 159 is provided in the region where the semiconductor layer 108 is to be formed, and is provided so as to cover at least the openings 141 and 143.
  • the metal oxide film 108f is processed to form an island-shaped semiconductor layer 108 and a semiconductor layer 208 that contacts the sidewall of the opening 145 (FIG. 16A).
  • the semiconductor layer 108 and the semiconductor layer 208 can be preferably formed by wet etching.
  • a wet etching process can be performed using an aqueous solution containing nitric acid, acetic acid, and phosphoric acid.
  • the insulating layer 209 functions as a hard mask for forming the semiconductor layer 208.
  • the metal oxide film 108f is to be formed in a sidewall shape without using the insulating layer 209, it is necessary to directly process the metal oxide film 108f by dry etching. In this case, the surface of the metal oxide film 108f is exposed to the etching gas used in the dry etching, and there is a risk that impurities contained in the etching gas will adhere to the surface of the semiconductor layer 208.
  • the sidewall-shaped semiconductor layer 208 can be formed by wet etching.
  • the surface of the metal oxide film 108f is protected by the insulating layer 209, and it is possible to prevent impurities from adhering to the surface of the semiconductor layer 208.
  • wet etching instead of dry etching, it is possible to suppress the occurrence of shape defects.
  • the upper end of semiconductor layer 208 may also be lower than the upper surface of insulating layer 110, as shown in FIG. 8B. If the side of the central portion of opening 145 of insulating layer 209 is recessed from the side of conductive layer 212a (or conductive layer 212b) in the process shown in FIG. 15C, the side of the protruding portion of semiconductor layer 208 may also be recessed from the side of conductive layer 212a (or conductive layer 212b), as shown in FIG. 8B.
  • the upper end of the semiconductor layer 208 may be lower than the upper end of the insulating layer 209, as shown in FIG. 8C.
  • the side of the protruding portion of the semiconductor layer 208 may be recessed from the side of the central portion of the opening 145 of the insulating layer 209.
  • a configuration in which parts of the semiconductor layer 208 and the insulating layer 209 are removed inside the opening 145 can also be used.
  • a resist mask to remove the semiconductor layer 208 and the insulating layer 209 in the relevant locations by etching.
  • the etching process can be performed by using either or both of a wet etching method and a dry etching method.
  • the heat treatment can remove hydrogen and water contained in the metal oxide film 108f or the semiconductor layer 108 and the semiconductor layer 208 or adsorbed on the surface.
  • the heat treatment may also improve the film quality of the metal oxide film 108f or the semiconductor layer 108 and the semiconductor layer 208 (e.g., defects are reduced or crystallinity is improved).
  • oxygen can also be supplied from the insulating layer 110b to the metal oxide film 108f or the semiconductor layer 108. This can reduce oxygen vacancies ( VO ) and VOH in the channel formation region. At this time, it is more preferable to perform the heat treatment before processing the metal oxide film 108f into the semiconductor layer 108 and the semiconductor layer 208.
  • the above description can be referred to for the heat treatment, and detailed description thereof will be omitted. Note that the heat treatment is not limited to this, and oxygen may also be supplied to the channel formation region in a step in which heat is applied after the formation of the metal oxide film 108f (for example, a step of forming the insulating layer 106).
  • this heat treatment does not have to be performed if it is not necessary. Also, instead of performing the heat treatment here, it may be combined with a heat treatment performed in a later process. Also, a high-temperature process in a later process (e.g., a film formation process) may also serve as the heat treatment.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 208, the insulating layer 209, the conductive layer 112b, the conductive layer 212a, the conductive layer 212b, the insulating layer 110, and the substrate 102 (FIG. 16B).
  • the insulating layer 106 can be formed preferably by, for example, the PECVD method or the ALD method.
  • the insulating layer 106 When a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208, the insulating layer 106 preferably functions as a barrier film that suppresses oxygen diffusion.
  • the insulating layer 106 has a function of suppressing oxygen diffusion, which suppresses oxygen contained in the semiconductor layer 108 and the semiconductor layer 208 from diffusing above the insulating layer 106, and can suppress an increase in oxygen vacancies ( VO ) in the semiconductor layer 108 and the semiconductor layer 208. As a result, a transistor having good electrical characteristics and high reliability can be obtained.
  • the substrate temperature during the formation of the insulating layer 106 is preferably 180° C. to 450° C., more preferably 200° C. to 450° C., more preferably 250° C. to 450° C., even more preferably 300° C. to 450° C., and even more preferably 300° C. to 400° C.
  • the substrate temperature during the formation of the insulating layer 106 By setting the substrate temperature during the formation of the insulating layer 106 within the above range, defects in the insulating layer 106 can be reduced and oxygen can be prevented from being released from the semiconductor layer 108 and the semiconductor layer 208. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • a plasma treatment may be performed on the surfaces of the semiconductor layer 108 and the semiconductor layer 208.
  • the plasma treatment can reduce impurities such as water adsorbed on the surfaces of the semiconductor layer 108 and the semiconductor layer 208. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating layer 106 and the interface between the semiconductor layer 208 and the insulating layer 106 can be reduced, and a highly reliable transistor can be realized. This is particularly suitable for the case where the surfaces of the semiconductor layer 108 and the semiconductor layer 208 are exposed to the air between the formation of the semiconductor layer 108 and the semiconductor layer 208 and the formation of the insulating layer 106.
  • the plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, nitrous oxide, argon, or the like. In addition, it is preferable that the plasma treatment and the formation of the insulating layer 106 are performed successively without exposure to the air.
  • a film that will become the conductive layer 104 and the conductive layer 204 is formed on the insulating layer 106, and the film is processed to form the conductive layer 104 and the conductive layer 204 (Fig. 16C).
  • the conductive layer 104 is formed so as to face the semiconductor layer 108 through the insulating layer 106 in the openings 141 and 143.
  • at least a part of the conductive layer 204 is formed so as to face the semiconductor layer 208 through the insulating layer 106 and the insulating layer 209 in the opening 145.
  • the film can be formed by, for example, a sputtering method, a thermal CVD method (including an MOCVD method), or an ALD method.
  • insulating layer 195 is formed to cover conductive layer 104, conductive layer 204, and insulating layer 106 (FIG. 5B).
  • the insulating layer 195 can be preferably formed using the PECVD method.
  • a heat treatment may be performed. Note that this heat treatment does not have to be performed. Also, the heat treatment may not be performed here, and may serve as a heat treatment performed in a later step. Also, if there is a high-temperature process (such as a film formation process) in a later step, this may serve as the heat treatment.
  • a transistor 100 having a short channel length and a transistor 200 having a longer channel length can be formed on the same surface with good productivity.
  • a high-performance semiconductor device 10 can be obtained by utilizing the advantages of each transistor.
  • filler 155 is provided to prevent the formation of a sidewall-like insulating layer inside openings 141 and 143, but the present invention is not limited to this.
  • insulating film 209f is formed to cover openings 141, 143, and 145 (FIG. 17A).
  • the method for forming insulating film 209f may be the same as the process shown in FIG. 15A.
  • the insulating film 209f is processed to form a sidewall-shaped insulating layer 109 along the sidewalls of the openings 141 and 143, and a sidewall-shaped insulating layer 209 along the sidewall of the opening 145 (FIG. 17B).
  • the insulating film 209f may be processed in the same manner as in the process shown in FIG. 15B.
  • insulating layer 109 having a similar structure to insulating layer 209 can be formed. Therefore, insulating layer 109 is formed in a sidewall shape in contact with metal oxide film 108f covering the sidewalls of opening 141 and opening 143.
  • insulating layer 109 is preferably formed on conductive layer 112a and in contact with the portion of metal oxide film 108f along the depth direction of opening 141 and opening 143. By forming insulating layer 109 in this manner, semiconductor layer 108 can be formed along the sidewalls of opening 141 and opening 143 in a later process.
  • the metal oxide film 108f is processed to form the semiconductor layer 108 in contact with the sidewalls of the openings 141 and 143, and the semiconductor layer 208 in contact with the sidewall of the opening 145 (FIG. 17C).
  • the metal oxide film 108f can be processed using a method similar to that of the process shown in FIG. 16A.
  • a semiconductor layer 108 having a similar configuration to semiconductor layer 208 can be formed.
  • a sidewall-shaped semiconductor layer 108 is formed in contact with the side surface of insulating layer 110 at opening 141 and the side surface of conductive layer 112b at opening 143.
  • semiconductor layer 108 has an L-shape with a protruding portion in a cross-sectional view, and insulating layer 109 is formed on the protruding portion of semiconductor layer 108.
  • a laminate of semiconductor layer 108 and insulating layer 109 is provided in a sidewall shape along the side walls of openings 141 and 143.
  • the transistor 200 shown in Figure 6B and the transistor 100 shown in Figure 9A can be formed on the same surface.
  • the present invention is not limited to the method shown in Figures 17A to 17C.
  • the method shown in Figures 18A and 18B may be used.
  • steps different from those shown in Figures 13A to 17C will be described.
  • steps that are the same as those shown in Figures 13A to 17C the description of the manufacturing method above can be referred to.
  • a resist mask 159 is formed on the metal oxide film 108f and the insulating layer 109 (FIG. 18A).
  • the resist mask 159 is provided in the region where the semiconductor layer 108 is to be formed, and is provided so as to cover at least the insulating layer 109, the opening 141, and the opening 143.
  • the metal oxide film 108f is processed to form the island-shaped semiconductor layer 108 and the semiconductor layer 208 that contacts the sidewall of the opening 145 (FIG. 18B).
  • the metal oxide film 108f can be processed using a method similar to the process shown in FIG. 16A.
  • an island-shaped semiconductor layer 108 is formed at the same time as a sidewall-shaped semiconductor layer 208 that contacts the side surface of the opening 145 of the insulating layer 110.
  • a sidewall-shaped insulating layer 109 is formed inside the semiconductor layer 108. Note that it is preferable to remove the resist mask 159 after the above process.
  • the transistor 200 shown in Figure 6B and the transistor 100 shown in Figure 9B can be formed on the same surface.
  • the display device of this embodiment can be a high-resolution display device or a large display device. Therefore, the display device of this embodiment can be used in electronic devices with relatively large screens, such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as in the display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • electronic devices with relatively large screens such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as in the display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in the display section of a wristwatch-type or bracelet-type information terminal (wearable device), as well as in the display section of a wearable device that can be worn on the head, such as a head-mounted display (HMD) or other VR device, or a glasses-type AR device.
  • a wearable device such as a head-mounted display (HMD) or other VR device, or a glasses-type AR device.
  • HMD head-mounted display
  • AR device glasses-type AR device
  • the semiconductor device of one embodiment of the present invention can be used for a display device or a module having the display device.
  • the module having the display device include a module in which a connector such as a flexible printed circuit (hereinafter, referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method or a COF (Chip On Film) method, etc.
  • FPC flexible printed circuit
  • TCP Tape Carrier Package
  • the display device of this embodiment may have a function as a touch panel.
  • various detection elements also called sensor elements
  • various detection elements that can detect the proximity or contact of a detectable object such as a finger can be applied to the display device.
  • Sensor types include, for example, capacitive type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure sensitive type.
  • Examples of the capacitance type include the surface capacitance type and the projected capacitance type.
  • Examples of the projected capacitance type include the self-capacitance type and the mutual capacitance type.
  • the mutual capacitance type is preferable because it allows simultaneous multi-point detection.
  • touch panels examples include out-cell, on-cell, and in-cell types.
  • an in-cell touch panel is one in which electrodes constituting a sensing element are provided on one or both of a substrate supporting a display element (also called a display device) and an opposing substrate.
  • FIG. 19A shows a perspective view of a display device 50A.
  • Display device 50A has a configuration in which substrate 152 and substrate 151 are bonded together.
  • substrate 152 is indicated by a dashed line.
  • the display device 50A has a display section 162, a connection section 140, a circuit section 164, a conductive layer 165, etc.
  • FIG. 19A shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50A. Therefore, the configuration shown in FIG. 19A can also be said to be a display module having the display device 50A, an IC, and an FPC.
  • connection portion 140 is provided on the outside of the display portion 162.
  • the connection portion 140 can be provided along one side or multiple sides of the display portion 162. There may be one or multiple connection portions 140.
  • FIG. 19A shows an example in which the connection portion 140 is provided so as to surround the four sides of the display portion.
  • the connection portion 140 electrically connects the common electrode of the display element and the conductive layer, and can supply a potential to the common electrode.
  • the circuit portion 164 has, for example, a scanning line driver circuit (also called a gate driver).
  • the circuit portion 164 may also have both a scanning line driver circuit and a signal line driver circuit (also called a source driver).
  • the conductive layer 165 has a function of supplying signals and power to the display portion 162 and the circuit portion 164.
  • the signals and power are input to the conductive layer 165 from the outside via the FPC 172, or are input to the conductive layer 165 from the IC 173.
  • FIG. 19A shows an example in which an IC 173 is provided on a substrate 151 by a COG method, a COF method, or the like.
  • an IC having one or both of a scanning line driver circuit and a signal line driver circuit can be used as the IC 173.
  • the display device 50A and the display module may be configured without an IC.
  • the IC may be mounted on an FPC by a COF method, or the like.
  • the semiconductor device of one embodiment of the present invention can be used, for example, as one or both of the display portion 162 and the circuit portion 164 of the display device 50A.
  • the semiconductor device of one embodiment of the present invention when the semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained. Furthermore, when the semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (e.g., one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced, and a display device with a narrow frame can be obtained. Furthermore, since the semiconductor device of one embodiment of the present invention has good electrical characteristics, the reliability of the display device can be improved by using it in a display device.
  • a driver circuit of a display device e.g., one or both of a gate line driver circuit and a source line driver circuit
  • the display unit 162 is an area in the display device 50A that displays an image, and has a number of periodically arranged pixels 210.
  • Figure 19A shows an enlarged view of one pixel 210.
  • pixel arrangements there are no particular limitations on the pixel arrangement in the display device of this embodiment, and various methods can be applied. Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a Pentile arrangement.
  • the pixel 210 shown in FIG. 19A has a pixel 230R that emits red light, a pixel 230G that emits green light, and a pixel 230B that emits blue light.
  • a full-color display can be realized by configuring one pixel 210 with pixels 230R, 230G, and 230B.
  • Each of pixels 230R, 230G, and 230B functions as a subpixel.
  • the display device 50A shown in FIG. 19A shows an example in which pixels 230 that function as subpixels are arranged in a stripe array.
  • the number of subpixels that configure one pixel 210 is not limited to three, and may be four or more.
  • the pixel 210 may have four subpixels that emit R, G, B, and white (W) light.
  • the pixel 210 may have four subpixels that emit R, G, B, and Y light.
  • Pixel 230R, pixel 230G, and pixel 230B each have a display element and a circuit that controls the driving of the display element.
  • Modes that can be used in displays using liquid crystal elements include, for example, vertical alignment (VA) mode, FFS (Fringe Field Switching) mode, IPS (In-Plane Switching) mode, TN (Twisted Nematic) mode, and ASM (Axially Symmetrically aligned Micro-cell) mode.
  • VA mode include the MVA (Multi-Domain Vertical Alignment) mode, the PVA (Patterned Vertical Alignment) mode, and the ASV (Advanced Super View) mode.
  • Liquid crystal materials that can be used in liquid crystal elements include, for example, thermotropic liquid crystal, low molecular weight liquid crystal, polymer liquid crystal, polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), polymer network liquid crystal (PNLC: Polymer Network Liquid Crystal), ferroelectric liquid crystal, and antiferroelectric liquid crystal.
  • thermotropic liquid crystal low molecular weight liquid crystal
  • polymer liquid crystal polymer dispersed liquid crystal
  • PNLC Polymer Network liquid crystal
  • ferroelectric liquid crystal and antiferroelectric liquid crystal.
  • these liquid crystal materials can exhibit cholesteric phase, smectic phase, cubic phase, chiral nematic phase, isotropic phase, blue phase, etc.
  • either positive type liquid crystal or negative type liquid crystal can be used as the liquid crystal material, and can be selected according to the mode or design to be applied.
  • Light-emitting devices include, for example, self-emitting light-emitting devices such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers. LEDs can include, for example, mini LEDs and micro LEDs.
  • Light-emitting materials that light-emitting devices have include, for example, materials that emit fluorescence (fluorescent materials), materials that emit phosphorescence (phosphorescent materials), materials that exhibit thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) materials), and inorganic compounds (quantum dot materials, etc.).
  • fluorescent materials materials that emit fluorescence
  • phosphorescent materials materials that emit phosphorescence
  • TADF thermally activated delayed fluorescence
  • inorganic compounds quantum dot materials, etc.
  • the light emitting device can emit light of infrared, red, green, blue, cyan, magenta, yellow, or white.
  • the color purity can be increased by providing the light emitting device with a microcavity structure.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • the display device of one embodiment of the present invention may be a top emission type that emits light in the direction opposite to the substrate on which the light emitting device is formed, a bottom emission type that emits light toward the substrate on which the light emitting device is formed, or a dual emission type that emits light on both sides.
  • FIG. 19B is a block diagram illustrating the display device 50A.
  • the display device 50A has a display unit 162 and a circuit unit 164.
  • the display unit 162 has a plurality of periodically arranged pixels 230 (pixels 230[1,1] to 230[m,n], where m and n are each independently an integer of 2 or more).
  • the circuit unit 164 has a first drive circuit unit 231 and a second drive circuit unit 232.
  • the circuit included in the first drive circuit unit 231 functions, for example, as a scanning line drive circuit.
  • the circuit included in the second drive circuit unit 232 functions, for example, as a signal line drive circuit. Note that some kind of circuit may be provided at a position facing the first drive circuit unit 231 across the display unit 162. Some kind of circuit may be provided at a position facing the second drive circuit unit 232 across the display unit 162.
  • the circuit portion 164 may include various circuits such as a shift register circuit, a level shifter circuit, an inverter circuit, a latch circuit, an analog switch circuit, a demultiplexer circuit, and a logic circuit.
  • the circuit portion 164 may include transistors and capacitors. The transistors in the circuit portion 164 may be formed in the same process as the transistors included in the pixel 230.
  • Display device 50A has wiring 236 that are arranged substantially parallel to each other and whose potential is controlled by a circuit included in first drive circuit section 231, and wiring 238 that are arranged substantially parallel to each other and whose potential is controlled by a circuit included in second drive circuit section 232.
  • FIG. 19B shows an example in which wiring 236 and wiring 238 are connected to pixel 230.
  • wiring 236 and wiring 238 are just an example, and wirings connected to pixel 230 are not limited to wiring 236 and wiring 238.
  • a VFET having a channel length of submicron size and a large on-state current and a VLFET having a long channel length and high saturation can be formed by using some common steps.
  • An oxide semiconductor (OS) can be preferably used for the channel formation region of these transistors, and the transistors can have a small off-state current.
  • the semiconductor device according to one embodiment of the present invention can be preferably used for one or both of the display portion 162 and the circuit portion 164.
  • the semiconductor device according to one embodiment of the present invention can be used for both the display portion 162 and the circuit portion 164, that is, all the transistors included in the display device can be OS transistors. By using OS transistors for all the transistors included in the display device in this way, it is possible to achieve an effect of keeping the manufacturing cost low.
  • a latch circuit As a circuit that can be used for the circuit portion 164, a latch circuit will be taken as an example to describe a configuration example.
  • FIG. 20A is a circuit diagram showing an example of the configuration of a latch circuit LAT.
  • the latch circuit LAT shown in FIG. 20A has transistors Tr31, Tr33, Tr35, Tr36, a capacitance element C31, and an inverter circuit INV.
  • a node to which one of the source and drain of transistor Tr33, the gate of transistor Tr35, and one electrode of capacitance element C31 are electrically connected is referred to as node N.
  • VSS is supplied to the other electrode of capacitance element C31.
  • the transistor Tr33 when a high potential signal is input to the terminal SMP, the transistor Tr33 is turned on. As a result, the potential of the node N becomes a potential corresponding to the potential of the terminal ROUT, and data corresponding to the signal input from the terminal ROUT to the latch circuit LAT is written to the latch circuit LAT. After the data is written to the latch circuit LAT, if the potential of the terminal SMP is set to a low potential, the transistor Tr33 is turned off. As a result, the potential of the node N is held, and the data written to the latch circuit LAT is held.
  • transistor Tr33 It is preferable to use a transistor with a small off-state current as the transistor Tr33.
  • An OS transistor can be suitably used as the transistor Tr33. This allows the latch circuit LAT to hold data for a long period of time. This reduces the frequency with which data is rewritten to the latch circuit LAT.
  • the inverter circuit INV has transistors Tr41, Tr43, Tr45, Tr47, and a capacitance element C41.
  • VDD is supplied to one of the source and drain of transistor Tr43 and one of the source and drain of transistor Tr47.
  • VSS is supplied to one of the source and drain of transistor Tr41 and one of the source and drain of transistor Tr45.
  • all the transistors in the latch circuit LAT can be transistors of the same polarity, for example, n-channel transistors. This allows, for example, transistor Tr33 as well as transistors Tr31, Tr35, Tr36, Tr41, Tr43, Tr45, and Tr47 to be OS transistors. Therefore, all the transistors in the latch circuit LAT can be manufactured in the same process.
  • a semiconductor device can be preferably used for the inverter circuit INV.
  • the transistor 100 or the transistor 200 shown in FIG. 5B or the like can be used for one or more of the transistors Tr41, Tr43, Tr45, and Tr47.
  • One or more of the transistors 20 and 200 can be preferably used as transistors that require high saturation. Furthermore, by using the transistor 100, the occupied area can be reduced, and a display device with a narrow frame can be obtained. Furthermore, the transistor 100 can be preferably used as a transistor that requires a large on-current. This allows a display device with high performance to be obtained.
  • ⁇ Configuration Example 3> 21A shows an example of the configuration of a pixel 230.
  • the pixel 230 includes a pixel circuit 51 and a light-emitting device 61.
  • the anode of the light-emitting device 61 is electrically connected to one of the source and drain of the transistor 52B and one electrode of the capacitance element 53.
  • the other of the source and drain of the transistor 52B is electrically connected to the wiring ANO.
  • the gate of the transistor 52B is electrically connected to one of the source and drain of the transistor 52A and the other electrode of the capacitance element 53.
  • the other of the source and drain of the transistor 52A is electrically connected to the wiring GL.
  • the gate of the transistor 52A is electrically connected to the wiring GL.
  • the cathode of the light-emitting device 61 is electrically connected to the wiring VCOM.
  • the wiring GL corresponds to the wiring 236, and the wiring SL corresponds to the wiring 238.
  • the wiring VCOM is a wiring that provides a potential for supplying a current to the light-emitting device 61.
  • the transistor 52A has a function of controlling the conductive state or non-conductive state between the wiring SL and the gate of the transistor 52B based on the potential of the wiring GL. For example, VDD is supplied to the wiring ANO, and VSS is supplied to the wiring VCOM.
  • a backgate may be provided for some or all of the transistors included in the pixel circuit 51.
  • the pixel circuit 51 shown in FIG. 21A shows a configuration in which the transistor 52B has a backgate, and the backgate is electrically connected to one of the source and drain of the transistor 52B. Note that the backgate of the transistor 52B may be electrically connected to the gate of the transistor 52B.
  • the above-mentioned semiconductor device can be suitably used in the pixel circuit 51.
  • the transistor 52B that functions as a drive transistor for controlling the current flowing through the light-emitting device 61 preferably has high saturation.
  • the transistor 52B By using one of the transistors 20 and 200, which have a long channel length, as the transistor 52B, a highly reliable display device can be obtained.
  • the transistor 100 as the transistor 52A, the area occupied by the pixel circuit 51A can be reduced, resulting in a high-definition display device.
  • the transistor 100 may also be used as the transistor 52B.
  • a transistor with a short channel length as the transistor 52B, a display device with high brightness can be obtained.
  • the area occupied by the pixel circuit 51 can be reduced, and a high-definition display device can be obtained.
  • FIG. 21B shows an example of a configuration different from that of pixel 230 shown in FIG. 21A.
  • Pixel 230 has a pixel circuit 51A and a light-emitting device 61.
  • the pixel circuit 51A shown in FIG. 21B differs from the pixel circuit 51 shown in FIG. 21A mainly in that it has a transistor 52C.
  • the pixel circuit 51A is a 3Tr1C type pixel circuit having a transistor 52A, a transistor 52B, a transistor 52C, and a capacitance element 53.
  • One of the source and drain of transistor 52C is electrically connected to one of the source and drain of transistor 52B.
  • the other of the source and drain of transistor 52C is electrically connected to wiring V0.
  • a reference potential is supplied to wiring V0.
  • the gate of transistor 52C is electrically connected to wiring GL.
  • Transistor 52C has a function of controlling the conductive or non-conductive state between one of the source and drain electrodes of transistor 52B and wiring V0 based on the potential of wiring GL.
  • the reference potential of wiring V0 provided via transistor 52C can suppress variations in the gate-source potential of transistor 52B.
  • the wiring V0 can be used to obtain a current value that can be used to set pixel parameters.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 52B or the current flowing through the light-emitting device 61 to the outside.
  • the current output to the wiring V0 can be converted to a voltage by a source follower circuit and output to the outside. Alternatively, it can be converted to a digital signal by an AD converter and output to the outside.
  • the above-mentioned semiconductor device can be suitably used in the pixel circuit 51A.
  • the transistor 52B By using one of the transistors 20 and 200, which have a long channel length, in the transistor 52B, a highly reliable display device can be obtained.
  • the transistor 100 in the transistors 52A and 52C the area occupied by the pixel circuit 51A can be reduced, and a high-definition display device can be obtained.
  • the transistor 100 may also be used in the transistor 52B.
  • FIG. 21C is a cross-sectional view of pixel circuit 51.
  • FIG. 21C shows an excerpt of pixel electrodes of transistor 52A, transistor 52B, and light-emitting device 61. Note that the electrical connection between transistor 52A and transistor 52B is omitted.
  • Transistor 52A has a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • Transistor 52B has an insulating layer 106, an insulating layer 209, a semiconductor layer 208, a conductive layer 204, a conductive layer 212a, and a conductive layer 212b.
  • the above description can be referred to for transistors 52A and 52B, so detailed description is omitted.
  • Transistor 52A and transistor 52B are provided on substrate 102.
  • Figure 21C shows a configuration in which insulating layers 121 and 123 are provided between transistor 52A and transistor 52B and substrate 102.
  • the insulating layer 121 preferably has barrier properties against hydrogen, and in particular has a high ability to capture or fix (getter) hydrogen.
  • hafnium oxide can be suitably used for the insulating layer 121.
  • the insulating layer 123 provided on the insulating layer 121 can be suitably used for the material that can be used for the insulating layer 110.
  • silicon oxide can be suitably used for the insulating layer 123.
  • An insulating layer 195 is provided to cover the transistor 52A, the transistor 52B, and the capacitor 53, an insulating layer 233 is provided to cover the insulating layer 195, and an insulating layer 235 is provided to cover the insulating layer 233.
  • a light-emitting device 61 can be provided on the insulating layer 235.
  • FIG. 21C shows a pixel electrode 111 that functions as one electrode of the light-emitting device 61.
  • the insulating layer 195, the insulating layer 233, the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c have a first opening that reaches the conductive layer 212b, and a conductive layer 234 is provided to cover the first opening.
  • the conductive layer 234 is electrically connected to the conductive layer 212b through the first opening.
  • the insulating layer 235 has a second opening that reaches the conductive layer 234, and a pixel electrode 111 is provided to cover the second opening.
  • the pixel electrode 111 is electrically connected to the conductive layer 234 through the second opening.
  • the insulating layer 195 can be described in the above, and detailed description thereof will be omitted.
  • the insulating layer 233 and the insulating layer 235 have the function of reducing unevenness caused by the transistors 52A, 52B, and 52C, and making the surface on which the light-emitting device 61 is formed flatter. Note that in this specification and the like, the insulating layer 233 and the insulating layer 235 may each be referred to as a flattening layer.
  • the insulating layer 233 and the insulating layer 235 are preferably organic insulating films.
  • Examples of materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • the insulating layer 235 may have a laminated structure of an organic insulating film and an inorganic insulating film. It is preferable that the insulating layer 235 has a laminated structure of an organic insulating film and an inorganic insulating film on the organic insulating film. This allows the inorganic insulating film to function as an etching protection layer when forming the light-emitting device 61.
  • the insulating layer 233 may have a laminated structure of an organic insulating film and an inorganic insulating film.
  • the display device 50B has a configuration in which a pixel circuit, a driver circuit, and the like are provided on a substrate 310.
  • the display device 50B has an element layer 71, an element layer 73, an element layer 75, and a wiring layer 77.
  • the wiring layer 77 is a layer in which wirings are provided.
  • Transistor 300 can be a transistor included in element layer 71.
  • Transistor MTCK can be a transistor included in element layer 73.
  • Light-emitting device 130 can be a light-emitting device included in element layer 75.
  • the transistor 300 has an element isolation layer 312, a conductive layer 316, an insulating layer 315, an insulating layer 317, a semiconductor region 313 formed of a part of the substrate 310, and a low-resistance region 314a and a low-resistance region 314b that function as a source region or a drain region. Therefore, the transistor 300 is a Si transistor. Note that FIG.
  • the display device of one embodiment of the present invention may have a configuration in which, for example, the gate of the transistor 300 is electrically connected to the conductive layer 514 via the conductive layer 328.
  • the transistor 300 can be made into a Fin type by, for example, configuring the upper surface and the side surface in the channel width direction of the semiconductor region 313 to be covered by the conductive layer 316 via the insulating layer 315 that functions as a gate insulating layer.
  • the effective channel width can be increased, and the on characteristics of the transistor 300 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, and therefore the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be a planar type instead of a Fin type.
  • the transistor 300 may be either a p-channel type or an n-channel type. Alternatively, multiple transistors 300 may be provided, and both p-channel and n-channel types may be used.
  • the region in which the channel of the semiconductor region 313 is formed, the region nearby, and the low resistance region 314a and low resistance region 314b that become the source region or drain region preferably contain a silicon-based semiconductor, specifically, single crystal silicon.
  • each of the above-mentioned regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may also be used.
  • the transistor 300 may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
  • HEMT High Electron Mobility Transistor
  • the conductive layer 316 which functions as a gate electrode, can be made of a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron or aluminum.
  • the conductive layer 316 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • the work function is determined by the material of the conductor, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride as the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum as a laminated material for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • the element isolation layer 312 is provided to isolate multiple transistors formed on the substrate 310 from each other.
  • the element isolation layer can be formed, for example, by using a LOCOS (Local Oxidation of Silicon) method, a STI (Shallow Trench Isolation) method, or a mesa isolation method.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • an insulating layer 320 and an insulating layer 322 are stacked in this order from the substrate 310 side.
  • Insulating layer 320 and insulating layer 322 may be made of, for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride.
  • the insulating layer 322 may function as a planarizing film that planarizes steps caused by the insulating layer 320 and the transistor 300 covered by the insulating layer 322.
  • the top surface of the insulating layer 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method to improve the planarity.
  • CMP chemical mechanical polishing
  • a conductive layer 328 is embedded in the insulating layer 320 and the insulating layer 322, and connects to the transistor MTCK and the like that are provided above the insulating layer 322.
  • the conductive layer 328 functions as a plug or wiring.
  • the conductive layer 328 can be made of a material that can be used for the conductive layer MPG.
  • a wiring layer 77 is provided on the transistor 300.
  • the wiring layer 77 includes, for example, an insulating layer 324, an insulating layer 326, a conductive layer 330, an insulating layer 350, an insulating layer 352, an insulating layer 354, and a conductive layer 356.
  • Insulating layer 324 and insulating layer 326 are laminated in this order on insulating layer 322 and conductive layer 328.
  • an opening is formed in insulating layer 324 and insulating layer 326 in the area overlapping conductive layer 328.
  • conductive layer 330 is embedded in the opening.
  • Insulating layer 350, insulating layer 352, and insulating layer 354 are stacked in this order on insulating layer 326 and conductive layer 330.
  • openings are formed in insulating layer 350, insulating layer 352, and insulating layer 354.
  • Conductive layer 356 is embedded in the openings.
  • the insulating layers 324 and 350 use an insulator having a barrier property against one or more selected from hydrogen, oxygen, and water, similar to the insulating layer 592. It is also preferable that the insulating layers 326, 352, and 354 use an insulator having a relatively low dielectric constant, similar to the insulating layer 594, in order to reduce the parasitic capacitance generated between wirings.
  • the insulating layers 326, 352, and 354 function as an interlayer insulating film and a planarizing film. It is also preferable that the conductive layers 330 and 356 include a conductor having a barrier property against one or more selected from hydrogen, oxygen, and water.
  • tantalum nitride As a conductor having a barrier property against hydrogen, for example, tantalum nitride may be used.
  • tantalum nitride and highly conductive tungsten it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity of the wiring.
  • the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulating layer 350 having a barrier property against hydrogen.
  • An insulating layer 512 is provided above the insulating layer 354 and the conductive layer 356.
  • An insulating layer IS1 is provided on the insulating layer 512.
  • a conductive layer 514 that functions as a plug or wiring is embedded in the insulating layer IS1 and the insulating layer 512. This electrically connects one of the source and drain of the transistor MTCK to one of the source and drain of the transistor 300.
  • a material that can be used for the conductive layer MPG can be used for the conductive layer 514.
  • the transistor MTCK is provided on the insulating layer IS1 and the conductive layer 514.
  • An insulating layer IS3 is formed above the transistor MTCK.
  • An insulating layer IS2 is formed below the insulating layer IS3.
  • An insulating layer 574 and an insulating layer 581 are stacked in this order on the insulating layer IS3.
  • a conductive layer MPG that functions as a plug or wiring is embedded in the insulating layer GI1, the insulating layer IS2, the insulating layer IS3, the insulating layer 574, and the insulating layer 581. Note that the insulating layers, conductive layers, and semiconductor layers around the transistor MTCK refer to the second embodiment.
  • the insulating layer 574 preferably has a function of suppressing the diffusion of impurities such as water and hydrogen (e.g., hydrogen atoms and/or hydrogen molecules).
  • the insulating layer 574 preferably functions as a barrier insulating film that suppresses the impurities from being mixed into the transistor MTCK.
  • the insulating layer 574 also preferably has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules).
  • the insulating layer 574 preferably has lower oxygen permeability than the insulating layer IS2 and the insulating layer IS3.
  • the insulating layer 574 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen. Therefore, the insulating layer 574 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, and NO2 ), and copper atoms (through which the above impurities are unlikely to permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (through which the above oxygen is unlikely to permeate).
  • oxygen e.g., oxygen atoms and/or oxygen molecules
  • an insulator having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen for example, an insulator containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum may be used in a single layer or in a laminated form.
  • an insulator having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen for example, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide can be mentioned.
  • an oxide containing aluminum and hafnium (hafnium aluminate) can be mentioned as an oxide containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxynitride, and silicon nitride.
  • the insulating layer 574 it is preferable to use aluminum oxide or silicon nitride for the insulating layer 574. This can prevent impurities such as water and hydrogen from diffusing from above the insulating layer 574 to the transistor MTCK. Alternatively, it can prevent oxygen contained in the insulating layer IS3, etc. from diffusing above the insulating layer 574.
  • the insulating layer 581 is a film that functions as an interlayer film, and preferably has a lower dielectric constant than the insulating layer 574.
  • the relative dielectric constant of the insulating layer 581 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulating layer 581 is preferably 0.7 times or less the relative dielectric constant of the insulating layer 574, and more preferably 0.6 times or less.
  • the insulating layer 581 preferably has a reduced concentration of impurities such as water and hydrogen in the film.
  • the insulating layer 581 can be made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride.
  • the insulating layer 581 can be made of, for example, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies.
  • silicon oxide and silicon oxynitride are preferred because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferred because they can easily form a region containing oxygen that is released by heating.
  • the insulating layer 581 can be made of resin.
  • the material that can be used for the insulating layer 581 may be an appropriate combination of the above-mentioned materials.
  • Insulating layer 592 and insulating layer 594 are laminated in this order on insulating layer 574 and insulating layer 581.
  • an insulating film (referred to as a barrier insulating film) having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 310 and the transistor MTCK to a region above the insulating layer 592 (for example, a region where the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B are provided). Therefore, it is preferable to use an insulating material for the insulating layer 592 that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (the impurities are unlikely to permeate through the insulating material).
  • an insulating material for the insulating layer 592 that has a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, and NO 2 ), and copper atoms (the oxygen is unlikely to permeate through the insulating material).
  • impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, and NO 2 ), and copper atoms (the oxygen is unlikely to permeate through the insulating material).
  • it is preferable to have a function of suppressing the diffusion of oxygen for example, one or both of oxygen atoms and oxygen molecules).
  • silicon nitride formed by the CVD method can be used as a film with barrier properties against hydrogen.
  • the amount of desorption of hydrogen can be analyzed, for example, by using thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of desorption of hydrogen from the insulating layer 324 is preferably 10 ⁇ 10 15 atoms/cm 2 or less, and more preferably 5 ⁇ 10 15 atoms/cm 2 or less, calculated per area of the insulating layer 324, in TDS with a film surface temperature in the range of 50° C. to 500° C.
  • the amount of desorption of hydrogen is calculated in terms of hydrogen atoms.
  • insulating layer 594 is preferably an interlayer film with a low dielectric constant. For this reason, materials that can be used for insulating layer 581 can be used for insulating layer 594.
  • the insulating layer 594 has a lower dielectric constant than the insulating layer 592.
  • the relative dielectric constant of the insulating layer 594 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulating layer 594 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of the insulating layer 592.
  • a conductive layer MPG that functions as a plug or wiring is embedded in insulating layers GI1, IS2, IS3, 574, and 581, and a conductive layer 596 that functions as a plug or wiring is embedded in insulating layers 592 and 594.
  • conductive layer MPG and conductive layer 596 are electrically connected to a light-emitting device or the like that is provided above insulating layer 594.
  • a conductive layer that functions as a plug or wiring may be given the same reference symbol as a group of multiple structures.
  • the wiring and the plug that connects to the wiring may be an integrated unit. That is, there are cases where a part of the conductive layer functions as the wiring, and cases where a part of the conductive layer functions as the plug.
  • each plug and wiring e.g., conductive layer MPG and conductive layer 596
  • one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials can be used in a single layer or a laminated layer. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and tungsten is preferably used. Alternatively, it is preferable to form the wiring from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material, the wiring resistance can be reduced.
  • Insulating layer 598 and insulating layer 599 are formed in sequence on insulating layer 594 and conductive layer 596.
  • insulating layer 598 is preferably made of an insulator having barrier properties against one or more of hydrogen, oxygen, and water.
  • insulating layer 599 is preferably made of an insulator having a relatively low dielectric constant in order to reduce parasitic capacitance between wirings. Insulating layer 599 also functions as an interlayer insulating film and a planarizing film.
  • the light-emitting device 130 and the connection portion 140 are formed on the insulating layer 599.
  • connection portion 140 may be called a cathode contact portion, and is electrically connected to the cathode electrodes of the light-emitting devices 130R, 130G, and 130B.
  • the connection portion 140 has one or more conductive layers selected from conductive layers 182a to 182c described below, at least one conductive layer from conductive layers 126a to 126c described below, one or more conductive layers selected from conductive layers 129a to 129c described below, a common layer 114 described below, and a common electrode 115 described below.
  • connection portion 140 may be provided so as to surround the four sides of the display portion in a plan view, or may be provided within the display portion (e.g., between adjacent light-emitting devices 130) (not shown).
  • Light-emitting device 130R has conductive layer 182a, conductive layer 126a on conductive layer 182a, and conductive layer 129a on conductive layer 126a. All of conductive layer 182a, conductive layer 126a, and conductive layer 129a can be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130G has conductive layer 182b, conductive layer 126b on conductive layer 182b, and conductive layer 129b on conductive layer 126b. As with light-emitting device 130R, all of conductive layer 182b, conductive layer 126b, and conductive layer 129b can be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130B has conductive layer 182c, conductive layer 126c on conductive layer 182c, and conductive layer 129c on conductive layer 126c.
  • conductive layer 182c, conductive layer 126c, and conductive layer 129c can all be referred to as pixel electrodes, or only some of them can be referred to as pixel electrodes.
  • the conductive layers 182a to 182c and the conductive layers 126a to 126c may be, for example, conductive layers that function as reflective electrodes.
  • conductive layers that function as reflective electrodes for example, silver, aluminum, or an alloy film of silver (Ag), palladium (Pd), and copper (Cu) (Ag-Pd-Cu (APC) film) may be used as a conductive layer with high reflectivity to visible light.
  • the conductive layers 182a to 182c and the conductive layers 126a to 126c may be, for example, a laminated film of aluminum sandwiched between a pair of titanium layers (a laminated film in the order of Ti, Al, and Ti), or a laminated film of silver sandwiched between a pair of indium tin oxide layers (a laminated film in the order of ITO, Ag, and ITO).
  • a conductive layer that functions as a reflective electrode may be used for the conductive layers 182a to 182c, and a material with high light-transmitting properties may be used for the conductive layers 126a to 126c.
  • materials with high light-transmitting properties include an alloy of silver and magnesium and indium tin oxide (sometimes referred to as ITO).
  • the conductive layers 129a to 129c can be, for example, a conductive layer that functions as a transparent electrode.
  • the conductive layer that functions as a transparent electrode can be, for example, the conductive layer with high light transmittance described above.
  • a microcavity structure (a microresonator structure) may be provided in the light-emitting device 130, which will be described in detail later.
  • the microcavity structure refers to a structure in which the distance between the bottom surface of the light-emitting layer and the top surface of the lower electrode is set to a thickness that corresponds to the wavelength of the color of light emitted by the light-emitting layer.
  • a conductive material that is light-transmitting and light-reflective for the conductive layers 129a to 129c which are the upper electrodes (common electrodes)
  • a conductive material that is light-reflective for the conductive layers 182a to 182c which are the lower electrodes (pixel electrodes)
  • the conductive layers 126a to 126c it is preferable to use a conductive material that is light-transmitting and light-reflective for the conductive layers 129a to 129c, which are the upper electrodes (common electrodes), and to use a conductive material that is light-reflective for the conductive layers 182a to 182c, which are the lower electrodes (pixel electrodes), and the conductive layers 126a to 126c.
  • the microcavity structure refers to a structure in which the optical distance between the lower electrode and the light-emitting layer is adjusted to (2n-1) ⁇ /4 (where n is an integer equal to or greater than 1, and ⁇ is the wavelength of the light emission to be amplified).
  • n an integer equal to or greater than 1
  • ⁇ the wavelength of the light emission to be amplified.
  • the conductive layer 182a is connected to the conductive layer 596 embedded in the insulating layer 594 through an opening provided in the insulating layer 599.
  • the end of the conductive layer 126a is located outside the end of the conductive layer 182a.
  • the end of the conductive layer 126a and the end of the conductive layer 129a are aligned or approximately aligned.
  • the conductive layer 182b, conductive layer 126b, and conductive layer 129b in the light-emitting device 130G, and the conductive layer 182c, conductive layer 126c, and conductive layer 129c in the light-emitting device 130B are similar to the conductive layer 182a, conductive layer 126a, and conductive layer 129a in the light-emitting device 130R, so detailed description will be omitted.
  • Conductive layers 182a, 182b, and 182c have recesses formed therein so as to cover the openings provided in insulating layer 599.
  • Layer 128 is embedded in the recesses.
  • the layer 128 has a function of planarizing the recesses of the conductive layers 182a to 182c.
  • the conductive layers 126a to 126c are provided on the conductive layers 182a to 182c and on the layer 128, and are electrically connected to the conductive layers 182a to 182c. Therefore, the regions overlapping with the recesses of the conductive layers 182a to 182c can also be used as light-emitting regions, and the aperture ratio of the pixel can be increased.
  • Layer 128 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate for layer 128.
  • layer 128 is preferably formed using an insulating material.
  • an insulating layer containing an organic material can be suitably used.
  • acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins can be applied to layer 128.
  • a photosensitive resin can be used for layer 128. Examples of photosensitive resins include positive-type materials and negative-type materials.
  • layer 128 By using a photosensitive resin, layer 128 can be manufactured only through the steps of exposure and development, and the influence of dry etching or wet etching on the surfaces of conductive layers 182a, 182b, and 182c can be reduced. In addition, by forming layer 128 using a negative photosensitive resin, layer 128 can sometimes be formed using the same photomask (exposure mask) as that used to form the opening in insulating layer 599.
  • Light-emitting device 130R has a first layer 113a, a common layer 114 on the first layer 113a, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130G has a second layer 113b, a common layer 114 on the second layer 113b, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130B has a third layer 113c, a common layer 114 on the third layer 113c, and a common electrode 115 on the common layer 114.
  • the first layer 113a is formed so as to cover the upper and side surfaces of the conductive layer 126a and the conductive layer 129a.
  • the second layer 113b is formed so as to cover the upper and side surfaces of the conductive layer 126b and the conductive layer 129b.
  • the third layer 113c is formed so as to cover the upper and side surfaces of the conductive layer 126c and the conductive layer 129c. Therefore, the entire area in which the conductive layers 126a, 126b, and 126c are provided can be used as the light-emitting area of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B, thereby increasing the aperture ratio of the pixel.
  • first layer 113a and common layer 114 can be collectively referred to as the EL layer.
  • second layer 113b and common layer 114 can be collectively referred to as the EL layer.
  • third layer 113c and common layer 114 can be collectively referred to as the EL layer.
  • the configuration of the light-emitting device of this embodiment may be a single structure or a tandem structure.
  • the first layer 113a, the second layer 113b, and the third layer 113c are processed into an island shape by photolithography. Therefore, the angle between the top surface and the side surface of each of the first layer 113a, the second layer 113b, and the third layer 113c at their ends is close to 90 degrees.
  • an organic film formed using FMM Fine Metal Mask
  • the top surface is formed in a slope shape over a range of 1 ⁇ m to 10 ⁇ m, for example, resulting in a shape in which it is difficult to distinguish between the top surface and the side surface.
  • the first layer 113a, the second layer 113b, and the third layer 113c have a clear distinction between the top and side surfaces.
  • one side surface of the first layer 113a and one side surface of the second layer 113b are arranged opposite each other. This is the same for any combination of the first layer 113a, the second layer 113b, and the third layer 113c.
  • the first layer 113a, the second layer 113b, and the third layer 113c each have at least a light-emitting layer.
  • the first layer 113a has a light-emitting layer that emits red light
  • the second layer 113b has a light-emitting layer that emits green light
  • the third layer 113c has a light-emitting layer that emits blue light.
  • each light-emitting layer can be of a color other than the above, such as cyan, magenta, yellow, or white.
  • the first layer 113a, the second layer 113b, and the third layer 113c preferably have a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer.
  • the surfaces of the first layer 113a, the second layer 113b, and the third layer 113c may be exposed during the manufacturing process of the display device, so by providing the carrier transport layer on the light-emitting layer, it is possible to prevent the light-emitting layer from being exposed to the outermost surface and reduce damage to the light-emitting layer. This can improve the reliability of the light-emitting device.
  • the common layer 114 has, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together.
  • the common layer 114 is shared by the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B.
  • the common electrode 115 is shared by the light-emitting devices 130R, 130G, and 130B. As shown in FIG. 22, the common electrode 115 shared by the multiple light-emitting devices is electrically connected to a conductive layer included in the connection portion 140.
  • the insulating layer 125 preferably has a function as a barrier insulating layer against water and/or oxygen.
  • the insulating layer 125 preferably has a function of suppressing the diffusion of water and/or oxygen.
  • the insulating layer 125 preferably has a function of capturing or fixing (also called gettering) water and/or oxygen.
  • the insulating layer 125 has a function as a barrier insulating layer or a gettering function, so that the insulating layer 125 can suppress the intrusion of impurities (typically, water and/or oxygen) that can diffuse from the outside into each light-emitting device. This configuration makes it possible to provide a highly reliable light-emitting device and further a highly reliable display panel.
  • the insulating layer 125 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 125 and causing deterioration of the EL layer. In addition, by lowering the impurity concentration in the insulating layer 125, the barrier properties against water and/or oxygen can be improved. For example, it is desirable that the insulating layer 125 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, or preferably both.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • the viscosity of the material of the insulating layer 127 can be 1 cP or more and 1500 cP or less, and preferably 1 cP or more and 12 cP or less. By setting the viscosity of the material of the insulating layer 127 in the above range, the insulating layer 127 having a tapered shape described later can be formed relatively easily.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to all acrylic polymers in a broad sense.
  • the organic material that can be used for the insulating layer 127 is not limited to the above.
  • the insulating layer 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins.
  • the insulating layer 127 may be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • the insulating layer 127 may be made of, for example, a photoresist as a photosensitive resin.
  • the photosensitive resin may be a positive material or a negative material.
  • the insulating layer 127 may be made of a material that absorbs visible light. By having the insulating layer 127 absorb the light emitted from the light-emitting device, it is possible to suppress leakage of light from the light-emitting device to an adjacent light-emitting device through the insulating layer 127 (stray light). This makes it possible to improve the display quality of the display panel. In addition, since the display quality can be improved without using a polarizing plate in the display panel, it is possible to make the display panel lighter and thinner.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, resin materials with light absorbing properties (e.g., polyimide), and resin materials that can be used in color filters (color filter materials).
  • resin materials with light absorbing properties e.g., polyimide
  • color filter materials resin materials that can be used in color filters
  • by mixing three or more colors of color filter materials it is possible to create a resin layer that is black or close to black.
  • the insulating layer 127 can be formed using a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the insulating layer 127 is formed at a temperature lower than the heat resistance temperature of the EL layer.
  • the substrate temperature when forming the insulating layer 127 is typically 200°C or less, preferably 180°C or less, more preferably 160°C or less, more preferably 150°C or less, and more preferably 140°C or less.
  • the structure of the insulating layer 127 and the like will be explained using the structure of the insulating layer 127 between the light-emitting device 130R and the light-emitting device 130G as an example. The same can be said about the insulating layer 127 between the light-emitting device 130G and the light-emitting device 130B, and the insulating layer 127 between the light-emitting device 130B and the light-emitting device 130R.
  • the following may be explained using the end of the insulating layer 127 on the second layer 113b as an example, but the same can be said about the end of the insulating layer 127 on the first layer 113a, and the end of the insulating layer 127 on the third layer 113c.
  • Insulating layer 127 preferably has a tapered shape with a taper angle ⁇ 1 on the side in a cross-sectional view of the display device.
  • Taper angle ⁇ 1 is the angle between the side of insulating layer 127 and the substrate surface.
  • it is not limited to the substrate surface, and may be the angle between the top surface of the flat portion of insulating layer 125 or the top surface of the flat portion of second layer 113b and the side of insulating layer 127.
  • the side of insulating layer 127 and the side of mask layer 118a may also be tapered.
  • the taper angle ⁇ 1 of the insulating layer 127 is less than 90°, preferably 60° or less, and more preferably 45° or less.
  • the upper surface of the insulating layer 127 preferably has a convex curved shape.
  • the convex curved shape of the upper surface of the insulating layer 127 is preferably a shape that bulges gently toward the center.
  • the convex curved portion at the center of the upper surface of the insulating layer 127 is preferably a shape that is continuously connected to the tapered portion at the side end.
  • the insulating layer 127 is formed in the region between the two EL layers (e.g., the region between the first layer 113a and the second layer 113b). At this time, a part of the insulating layer 127 is disposed in a position sandwiched between a side edge of one EL layer (e.g., the first layer 113a) and a side edge of the other EL layer (e.g., the second layer 113b).
  • one end of the insulating layer 127 overlaps with the conductive layer 126a that functions as a pixel electrode, and the other end of the insulating layer 127 overlaps with the conductive layer 126b that functions as a pixel electrode.
  • the end of the insulating layer 127 can be formed on a roughly flat region of the first layer 113a (second layer 113b). Therefore, it is relatively easy to process the tapered shape of the insulating layer 127 as described above.
  • the insulating layer 127 As described above, by providing the insulating layer 127, etc., it is possible to prevent the formation of discontinuities and locally thin areas in the common layer 114 and common electrode 115 from the roughly flat area of the first layer 113a to the roughly flat area of the second layer 113b. This makes it possible to prevent connection failures caused by discontinuities and increases in electrical resistance caused by locally thin areas in the common layer 114 and common electrode 115 between the light-emitting devices.
  • the display device of this embodiment can narrow the distance between light-emitting devices.
  • the distance between light-emitting devices, between EL layers, or between pixel electrodes can be less than 10 ⁇ m, 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less.
  • the display device of this embodiment has an area where the distance between two adjacent island-shaped EL layers is 1 ⁇ m or less, preferably an area where the distance is 0.5 ⁇ m (500 nm) or less, and more preferably an area where the distance is 100 nm or less. In this way, by narrowing the distance between each light-emitting device, a display device with high definition and large aperture ratio can be provided.
  • a protective layer 131 is provided on the light-emitting device 130.
  • the protective layer 131 is a film that functions as a passivation film that protects the light-emitting device 130.
  • impurities such as water and oxygen
  • aluminum oxide, silicon nitride, or silicon oxynitride can be used for the protective layer 131.
  • the protective layer 131 and the substrate 119 are bonded via an adhesive layer 107.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting device.
  • the space between the substrate 310 and the substrate 119 is filled with an adhesive layer 107, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied.
  • the adhesive layer 107 may be provided so as not to overlap with the light-emitting device.
  • the space may also be filled with a resin different from the adhesive layer 107 provided in a frame shape.
  • various types of curing adhesives can be used, such as ultraviolet-curing photocuring adhesives, reaction-curing adhesives, heat-curing adhesives, and anaerobic adhesives.
  • these adhesives include epoxy resins, acrylic resins, silicone resins, phenolic resins, polyimide resins, imide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, and EVA (ethylene vinyl acetate) resins.
  • epoxy resins with low moisture permeability are preferred.
  • Two-part mixed resins may also be used.
  • An adhesive sheet may also be used.
  • Display device 50B is a top emission type. Light emitted by the light emitting device is emitted towards substrate 119. For this reason, it is preferable to use a material that is highly transparent to visible light for substrate 119. For example, it is preferable to select for substrate 119 a substrate that is highly transparent to visible light from among the substrates that can be used for substrate 310.
  • the pixel electrode contains a material that reflects visible light
  • the opposing electrode (common electrode 115) contains a material that transmits visible light.
  • the display device of one embodiment of the present invention may be a bottom emission type in which light emitted from the light-emitting device is emitted toward the substrate 310, rather than a top emission type. In this case, it is preferable to select a substrate that has high transparency to visible light as the substrate 310.
  • a display device By applying one of the configuration examples described above to a display device, it may be possible to realize a display device with high resolution and high definition. Specifically, it may be possible to realize a display device with a resolution of, for example, HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • HD 1280 x 720 pixels
  • FHD (1920 x 1080 pixels
  • WQHD 2560 x 1440 pixels
  • WQXGA 2560 x 1600 pixels
  • 4K 3840 x 2160 pixels
  • 8K 8K
  • a display device with a resolution of, for example, 100 ppi or more, 300 ppi or more, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, 5000 ppi or more, or 6000 ppi or more.
  • Embodiment 5 an electronic device and a display device according to an embodiment of the present invention will be described.
  • the embodiment of the present invention can be suitably used for a wearable electronic device for VR or AR use, for example.
  • Fig. 23A shows a perspective view of a glasses-type electronic device 150 as an example of a wearable electronic device.
  • a pair of display devices 90 display device 90_L and display device 90_R
  • a motion detection unit 101 motion detection unit 101
  • a gaze detection unit 84 motion detection unit 84
  • a calculation unit 103 calculation unit 103
  • a communication unit 85 communication unit 85
  • FIG. 23B is a block diagram of the electronic device 150 of FIG. 23A.
  • the electronic device 150 has a display device 90_L, a display device 90_R, a motion detection unit 101, a gaze detection unit 84, a calculation unit 103, and a communication unit 85, and transmits and receives various signals between them via bus wiring BW.
  • the display device 90_L and the display device 90_R each have a plurality of pixels 230, a drive circuit 65, and a function circuit 40.
  • One pixel 230 includes one light-emitting device 61 and one pixel circuit 51.
  • the display device 90_L and the display device 90_R each include a plurality of light-emitting devices 61 and a plurality of pixel circuits 51.
  • the motion detection unit 101 has a function of detecting the movement of the housing 105, that is, the movement of the head of the user wearing the electronic device 150.
  • the motion detection unit 101 may use, for example, a motion sensor using MEMS technology.
  • a motion sensor using MEMS technology.
  • a three-axis motion sensor or a six-axis motion sensor may be used.
  • Information regarding the movement of the housing 105 detected by the motion detection unit 101 may be referred to as first information or motion information.
  • the gaze detection unit 84 has a function of acquiring information about the user's gaze. Specifically, it has a function of detecting the user's gaze.
  • the user's gaze can be acquired, for example, by an eye tracking method such as the Pupil Center Corneal Reflection method or the Bright/Dark Pupil Effect method. Alternatively, it can be acquired by an eye tracking method using a laser or ultrasound.
  • the calculation unit 103 has a function of calculating the user's gaze point using the gaze detection result in the gaze detection unit 84. In other words, it is possible to know which object the user is gazing at in the images displayed on the display devices 90_L and 90_R. It is also possible to know whether the user is gazing at a part other than the screen. Note that the information regarding the user's gaze obtained by the gaze detection unit 84 (gaze detection result) may be referred to as second information, gaze information, etc.
  • the calculation unit 103 has a function of performing drawing processing (calculation processing of image data) according to the movement of the housing 105.
  • drawing processing according to the movement of the housing 105 is performed using the first information and image data input from the outside via the communication unit 85.
  • 360-degree omnidirectional image data can be used as the image data.
  • the 360-degree omnidirectional image data may be, for example, image data captured by an omnidirectional camera (omnidirectional camera, 360° camera), or may be image data generated by computer graphics or the like.
  • the calculation unit 103 has a function of converting the 360-degree omnidirectional image data according to the first information into image data that can be displayed on the display device 90_L and the display device 90_R.
  • the calculation unit 103 has a function of using the second information to determine the size and shape of multiple areas to be set on the display unit of each of the display devices 90_L and 90_R. Specifically, the calculation unit 103 calculates a gaze point on the display unit according to the second information, and sets a first area S1 to a third area S3, etc. (described later) on the display unit based on the gaze point.
  • calculation unit 103 in addition to a central processing unit (CPU: Central Processing Unit), other microprocessors such as a DSP (Digital Signal Processor) and a GPU (Graphics Processing Unit) can be used alone or in combination. These microprocessors may also be realized by a PLD (Programmable Logic Device) such as an FPGA (Field Programmable Gate Array) or an FPAA (Field Programmable Analog Array).
  • CPU Central Processing Unit
  • DSP Digital Signal Processor
  • GPU Graphics Processing Unit
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • FPAA Field Programmable Analog Array
  • the calculation unit 103 performs various data processing and program control by interpreting and executing commands from various programs using the processor.
  • the programs that can be executed by the processor may be stored in a memory area of the processor, or may be stored in a separately provided storage unit.
  • the storage unit for example, a storage device using non-volatile storage elements such as flash memory, MRAM (Magnetoresistive Random Access Memory), PRAM (Phase change RAM), ReRAM (Resistive RAM), and FeRAM (Ferroelectric RAM), or a storage device using volatile storage elements such as DRAM (Dynamic RAM) and SRAM (Static RAM) may be used.
  • the communication unit 85 has the function of communicating with external devices wirelessly or via wires to obtain various data such as image data.
  • the communication unit 85 may be provided with, for example, a high-frequency circuit (RF circuit) and transmit and receive RF signals.
  • the high-frequency circuit is a circuit that converts between electromagnetic signals and electrical signals in a frequency band determined by the legislation of each country, and uses the electromagnetic signals to communicate wirelessly with other communication devices.
  • communication standards such as LTE (Long Term Evolution), GSM (Global System for Mobile Communication: registered trademark), EDGE (Enhanced Data Rates for GSM Evolution), CDMA2000 (Code Division Multiple Access 2000), WCDMA (Wideband Code Division Multiple Access: registered trademark), or IEEE communication standard specifications such as Wi-Fi (registered trademark), Bluetooth (registered trademark), and ZigBee (registered trademark) can be used as communication protocols or communication technologies.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolution
  • CDMA2000 Code Division Multiple Access 2000
  • WCDMA Wideband Code Division Multiple Access: registered trademark
  • IEEE communication standard specifications such as Wi-Fi (registered trademark), Bluetooth (registered trademark), and ZigBee (registered trademark)
  • 3G third generation mobile communication system
  • 4G fourth generation mobile communication system
  • 5G fifth generation mobile communication system defined by the International Telecommunications Union (ITU)
  • ITU International Telecommunications Union
  • the communication unit 85 may have external ports such as a terminal for connecting to a LAN (Local Area Network), a terminal for receiving digital broadcasts, and a terminal for connecting an AC adapter.
  • a terminal for connecting to a LAN Local Area Network
  • a terminal for receiving digital broadcasts and a terminal for connecting an AC adapter.
  • Each of the display devices 90_L and 90_R has a plurality of light-emitting devices 61, a plurality of pixel circuits 51, a drive circuit 65, and a function circuit 40.
  • the pixel circuit 51 has a function of controlling the light emission of the light-emitting devices 61.
  • the drive circuit 65 has a function of controlling the pixel circuit 51.
  • the information on the multiple areas in the display unit of the display device determined by the calculation unit 103 is used for driving the display unit to have different resolutions for each area.
  • the functional circuit 40 has a function of controlling the drive circuit 65 to perform a high-resolution display in areas close to the gaze point, and to control the drive circuit 65 to perform a low-resolution display in areas far from the gaze point.
  • a lower resolution display can be achieved by rewriting image data every other pixel or every few pixels. Reducing the number of pixels for which image data is rewritten can reduce the power consumption of the display device.
  • the electronic device 150 may be provided with a sensor 97.
  • the sensor 97 preferably has a function of acquiring information on one or more of the user's vision, hearing, touch, taste, and smell. More specifically, the sensor 97 preferably has a function of detecting or measuring information on one or more of the following: force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, magnetism, temperature, sound, time, electric field, current, voltage, power, radiation, humidity, gradient, vibration, odor, and infrared.
  • the electronic device 150 may be provided with one or more sensors 97.
  • the sensor 97 may be used to measure the surrounding temperature, humidity, illuminance, odor, etc.
  • the sensor 97 may also be used to obtain information for personal authentication using, for example, a fingerprint, palm print, iris, retina, pulse shape (including vein shape and artery shape), or face.
  • the sensor 97 may also be used to measure the number of times the user blinks, eyelid behavior, pupil size, body temperature, pulse rate, or oxygen saturation in the blood, and detect the user's fatigue level and health condition, etc.
  • the electronic device 150 may detect the user's fatigue level and health condition, etc., and display a warning, etc. on the display device 90.
  • the operation of electronic device 150 may be controlled by detecting the movement of the user's eyes and eyelids. Since the user does not need to touch electronic device 150 to operate it, input operations can be performed without holding anything in both hands (both hands are free).
  • FIG. 24A is a perspective view showing electronic device 150.
  • housing 105 of electronic device 150 has a pair of display devices 90_L, display device 90_R, and calculation unit 103, as well as, for example, a mounting portion 86, a cushioning member 87, and a pair of lenses 88.
  • the pair of display devices 90_L and 90_R are each provided in a position inside housing 105 that can be viewed through lens 88.
  • the housing 105 shown in FIG. 24A is provided with an input terminal 98 and an output terminal 89.
  • the input terminal 98 can be connected to a cable that supplies an image signal (image data) from a video output device or the like, or power for charging a battery (not shown) provided within the housing 105.
  • the output terminal 89 functions as, for example, an audio output terminal, and can be connected to earphones, headphones, etc.
  • the housing 105 preferably has a mechanism that allows the left-right positions of the lens 88 and the display devices 90_L and 90_R to be adjusted so that they are optimally positioned according to the position of the user's eyes. It is also preferable that the housing 105 has a mechanism that allows the focus to be adjusted by changing the distance between the lens 88 and the display devices 90_L and 90_R.
  • the cushioning member 87 is the part that comes into contact with the user's face (forehead, cheeks, etc.).
  • the cushioning member 87 comes into close contact with the user's face, preventing external light from entering (light leakage), and enhancing the sense of immersion.
  • the cushioning member 87 is made of a soft material so that it comes into close contact with the user's face when the user wears the electronic device 150. Using such a material is preferable because it feels good on the skin and does not make the user feel cold when worn in cold seasons, etc.
  • the members that come into contact with the user's skin, such as the cushioning member 87 or the attachment part 86 are removable, as this makes cleaning or replacement easier.
  • the electronic device of one embodiment of the present invention may further include an earphone 99A.
  • the earphone 99A has a communication unit (not shown) and has a wireless communication function.
  • the earphone 99A can output audio data using the wireless communication function.
  • the earphone 99A may also have a vibration mechanism that functions as a bone conduction earphone.
  • the earphone 99A can be configured to be connected directly to the mounting portion 86 or connected via a wire, like the earphone 99B shown in FIG. 24B.
  • the earphone 99B and the mounting portion 86 may also have a magnet. This allows the earphone 99B to be fixed to the mounting portion 86 by magnetic force, which is preferable as it makes storage easier.
  • FIG. 23A ⁇ Example of the configuration of the display device>
  • the configuration of a display device 90A that can be applied to the display device 90_L and the display device 90_R shown in FIGS. 23A and 23B will be described with reference to FIGS. 25A, 25B, and 26.
  • FIG. 25A, 25B, and 26 The configuration of a display device 90A that can be applied to the display device 90_L and the display device 90_R shown in FIGS. 23A and 23B will be described with reference to FIGS. 25A, 25B, and 26.
  • FIG. 25A is a perspective view of a display device 90A that can be used with the display devices 90_L and 90_R shown in FIGS. 23A and 23B.
  • Display device 90A has substrate 91 and substrate 92.
  • Display device 90A has a display section 93 provided between substrate 91 and substrate 92.
  • Display section 93 has a plurality of pixels 230.
  • Pixel 230 has pixel circuit 51 and light-emitting device 61.
  • Display section 93 is an area in display device 90A that displays an image.
  • a display unit 93 capable of displaying at a resolution of so-called full high vision (also called “2K resolution”, “2K1K”, or “2K”).
  • a display unit 93 capable of displaying at a resolution of so-called ultra high vision (also called “4K resolution”, “4K2K”, or “4K”).
  • a display unit 93 capable of displaying at a resolution of so-called super high vision (also called “8K resolution”, “8K4K”, or “8K”).
  • the pixel density (resolution) of the display unit 93 is preferably 1000 ppi or more and 10000 ppi or less. For example, it may be 2000 ppi or more and 6000 ppi or less, or 3000 ppi or more and 5000 ppi or less.
  • the display unit 93 can support various screen ratios, such as 1:1 (square), 4:3, 16:9, and 16:10.
  • a display element may sometimes be replaced with “device.”
  • a display element, a light-emitting device, and a liquid crystal element may be replaced with, for example, a display device, a light-emitting device, and a liquid crystal device.
  • Display device 90A receives various signals and power supply potentials from the outside via terminal section 94, and can display images using display elements provided in display section 93.
  • Various elements can be used as the display elements.
  • Representative examples include light-emitting devices that have the function of emitting light, such as organic EL elements and LED elements, liquid crystal elements, and MEMS elements.
  • a number of layers are provided between substrate 91 and substrate 92, and each layer is provided with transistors for performing circuit operations or display elements for emitting light.
  • pixel circuits having the function of controlling the operation of the display elements
  • drive circuits having the function of controlling the pixel circuits
  • functional circuits having the function of controlling the drive circuits, etc. are provided.
  • a layer 62 is provided on the substrate 91.
  • the layer 62 has a driver circuit 65, a functional circuit 40, and an input/output circuit 80.
  • the layer 62 has a transistor 63 (also called a Si transistor) having silicon in a channel formation region 64.
  • a silicon substrate can be used for the substrate 91.
  • a silicon substrate is preferable because it has higher thermal conductivity than a glass substrate.
  • the transistor 63 can be, for example, a transistor having single crystal silicon in the channel formation region (also referred to as a c-Si transistor).
  • a transistor having single crystal silicon in the channel formation region also referred to as a c-Si transistor.
  • the on-state current of the transistor can be increased. This is preferable because the circuit in the layer 62 can be driven at high speed.
  • a Si transistor can be formed by microfabrication so that the channel length is 3 nm or more and 10 nm or less, it can be used as the display device 90A in which an accelerator such as a CPU or GPU, an application processor, etc. are provided integrally with the display unit.
  • a transistor having polycrystalline silicon in a channel formation region may be provided in layer 62.
  • Low temperature polysilicon LTPS: Low Temperature Poly Silicon
  • LTPS transistor a transistor having LTPS in a channel formation region
  • an OS transistor may be provided in layer 62 as necessary.
  • the width of the non-display area (also called the frame) present on the periphery of the display unit 93 of the display device 90A can be made extremely narrow compared to the case where these circuits and the display unit 93 are arranged side by side, and the display device 90A can be made smaller.
  • the functional circuit 40 has, for example, the function of an application processor for controlling each circuit in the display device 90A and generating signals for controlling each circuit.
  • the functional circuit 40 may also have a circuit for correcting image data such as an accelerator such as a CPU or GPU.
  • the functional circuit 40 may also have an LVDS (Low Voltage Differential Signaling) circuit that functions as an interface for receiving image data from outside the display device 90A, a MIPI (Mobile Industry Processor Interface) circuit, and a D/A (Digital to Analog) conversion circuit.
  • the functional circuit 40 may also have a circuit for compressing and expanding image data, a power supply circuit, etc.
  • a layer 83 is provided on the layer 62.
  • the layer 83 has a pixel circuit group 55 including a plurality of pixel circuits 51.
  • the layer 83 may include an OS transistor.
  • the pixel circuit 51 may include an OS transistor.
  • the layer 83 may be stacked on the layer 62.
  • the pixel circuit 51 may be composed of multiple types of transistors using different semiconductor materials.
  • the transistors may be provided in different layers for each type of transistor.
  • the Si transistors and the OS transistors may be provided in a stacked state. By providing the transistors in a stacked state, the area occupied by the pixel circuit 51 is reduced. This makes it possible to improve the resolution of the display device 90A.
  • LTPO a configuration in which LTPS transistors and OS transistors are combined may be referred to as LTPO.
  • the transistor 52 which is an OS transistor
  • Such an OS transistor has a characteristic of having a very low off-state current. Therefore, it is preferable to use an OS transistor as a transistor provided in a pixel circuit, in particular, because analog data written to the pixel circuit can be retained for a long period of time.
  • Layer 81 is provided on layer 83.
  • Substrate 92 is provided on layer 81.
  • Substrate 92 is preferably a light-transmitting substrate or a layer made of a light-transmitting material.
  • Layer 81 is provided with a plurality of light-emitting devices 61.
  • layer 81 can be configured to be stacked on layer 83.
  • organic electroluminescence elements also called organic EL elements
  • light-emitting devices 61 are not limited to this, and for example, inorganic EL elements made of inorganic materials can be used.
  • “organic EL elements” and “inorganic EL elements” may be collectively referred to as "EL elements”.
  • Light-emitting devices 61 may have inorganic compounds such as quantum dots.
  • quantum dots can be used in the light-emitting layer to function as light-emitting materials.
  • the display device 90A can have a stacked structure of the light-emitting device 61, the pixel circuit 51, the driver circuit 65, and the functional circuit 40, and therefore the aperture ratio (effective display area ratio) of the pixel can be extremely high.
  • the aperture ratio of the pixel can be 40% or more and less than 100%, preferably 50% or more and 95% or less, and more preferably 60% or more and 95% or less.
  • the pixel circuits 51 can be arranged at an extremely high density, and the resolution of the pixel can be extremely high.
  • the display portion 93 (the region where the pixel circuits 51 and the light-emitting device 61 are stacked) of the display device 90A
  • pixels with a resolution of 2000 ppi or more, preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 6000 ppi or more, and 20000 ppi or less, or 30000 ppi or less.
  • Such a display device 90A has extremely high resolution, it can be suitably used in VR devices such as head-mounted displays, or in glasses-type AR devices. For example, even in a configuration in which the display unit of the display device 90A is viewed through an optical component such as a lens, the display device 90A has an extremely high-resolution display unit, so that even if the display unit is enlarged with a lens, the pixels are not visible, allowing for a highly immersive display.
  • the diagonal size of the display unit 93 can be 0.1 inches or more and 5.0 inches or less, preferably 0.5 inches or more and 2.0 inches or less, and more preferably 1 inch or more and 1.7 inches or less.
  • the diagonal size of the display unit 93 may be 1.5 inches or close to 1.5 inches.
  • the display device 90A can be applied to devices other than wearable electronic devices.
  • the diagonal size of the display unit 93 may exceed 2.0 inches.
  • the configuration of the transistors used in the pixel circuit 51 may be appropriately selected according to the diagonal size of the display unit 93.
  • the diagonal size of the display unit 93 is preferably 0.1 inches or more and 3 inches or less.
  • the diagonal size of the display unit 93 is preferably 0.1 inches or more and 30 inches or less, and more preferably 1 inch or more and 30 inches or less.
  • the diagonal size of the display unit 93 is preferably 0.1 inches or more and 50 inches or less, and more preferably 1 inch or more and 50 inches or less.
  • the diagonal size of the display section 93 is preferably 0.1 inches or more and 200 inches or less, and more preferably 50 inches or more and 100 inches or less.
  • LTPS transistors are not restricted by the use of a laser crystallization device in the manufacturing process, and can be manufactured at a relatively low process temperature (typically 450°C or lower), so they can accommodate display devices with a relatively large area (typically 50 inches or more and 100 inches or less in diagonal size).
  • LTPO can be applied to the diagonal size of the display area in the area between when LTPS transistors are used and when OS transistors are used (typically 1 inch or more and 50 inches or less).
  • FIG. 26 is a block diagram showing the configuration of the display device 90A, and shows the pixel circuits 51, the multiple wirings that connect the drive circuit 65 and the functional circuit 40, and the bus wiring within the display device 90A.
  • the layer 83 has a plurality of pixel circuits 51 arranged in a matrix.
  • the layer 62 includes a drive circuit 65, a function circuit 40, and an input/output circuit 80.
  • the drive circuit 65 includes, as an example, a source driver circuit 66, a digital-to-analog converter (DAC) 67, a gate driver circuit 33, a level shifter 34, an amplifier circuit 35, an inspection circuit 36, an image generation circuit 37, and an image distribution circuit 38.
  • the function circuit 40 includes, as an example, a storage device 41, a GPU 42, an EL correction circuit 43, a timing controller 44, a CPU 45, a sensor controller 46, a power supply circuit 47, a temperature sensor 48, and a brightness correction circuit 49.
  • the function circuit 40 has the function of an application processor.
  • the GPU that performs the calculations of artificial intelligence is sometimes called an AI accelerator.
  • the input/output circuit 80 supports transmission methods such as LVDS (Low Voltage Differential Signaling), and has a function of distributing control signals and image data input via a terminal unit 94 to the drive circuit 65 and the function circuit 40.
  • the input/output circuit 80 also has a function of outputting information from the display device 90A to the outside via the terminal unit 94.
  • the display device 90A in FIG. 26 illustrates a configuration in which the circuits included in the drive circuit 65, the circuits included in the functional circuit 40, and the input/output circuit 80 are each electrically connected to the bus wiring BSL.
  • the source driver circuit 66 has a function of transmitting image data to the pixel circuit 51 of the pixel 230. Therefore, the source driver circuit 66 is electrically connected to the pixel circuit 51 via the wiring SL. Note that multiple source driver circuits 66 may be provided.
  • the digital-to-analog conversion circuit 67 has a function of converting image data that has been digitally processed by a GPU, a correction circuit, etc., described below, into analog data.
  • the image data converted into analog data is amplified by an amplifier circuit 35 such as an operational amplifier, and transmitted to the pixel circuit 51 via the source driver circuit 66. Note that the image data may be transmitted in the order of the source driver circuit 66, the digital-to-analog conversion circuit 67, and the pixel circuit 51.
  • the digital-to-analog conversion circuit 67 and the amplifier circuit 35 may also be included in the source driver circuit 66.
  • the gate driver circuit 33 has a function of selecting a pixel circuit in the pixel circuit 51 to which image data is to be sent. Therefore, the gate driver circuit 33 is electrically connected to the pixel circuit 51 via the wiring GL. Note that multiple gate driver circuits 33 may be provided in correspondence with the source driver circuits 66.
  • the level shifter 34 has the function of converting signals input to the source driver circuit 66, the digital-to-analog conversion circuit 67, the gate driver circuit 33, etc., to an appropriate level, for example.
  • the storage device 41 has a function of storing image data to be displayed in the pixel circuit 51.
  • the storage device 41 can be configured to store image data as digital data or analog data.
  • the storage device 41 When storing image data in the storage device 41, it is preferable that the storage device 41 is a non-volatile memory. In this case, for example, a NAND type memory can be used for the storage device 41.
  • the storage device 41 When storing temporary data generated by the GPU 42, EL correction circuit 43, CPU 45, etc. in the storage device 41, it is preferable that the storage device 41 is a volatile memory. In this case, for example, SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), etc. can be used for the storage device 41.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • the GPU 42 has a function of performing processing to output image data read from the storage device 41 to the pixel circuit 51.
  • the GPU 42 is configured to perform pipeline processing in parallel, so that the image data to be output to the pixel circuit 51 can be processed at high speed.
  • the GPU 42 can also function as a decoder for restoring an encoded image.
  • the functional circuit 40 may include a plurality of circuits capable of improving the display quality of the display device 90A.
  • such circuits may include a correction circuit (color adjustment, dimming) that detects color unevenness in the displayed image and corrects the color unevenness to create an optimal image.
  • the functional circuit 40 may include an EL correction circuit that corrects image data according to the characteristics of the light-emitting device.
  • the functional circuit 40 includes an EL correction circuit 43.
  • Artificial intelligence may be used for the image correction described above.
  • the current flowing through the pixel circuit (or the voltage applied to the pixel circuit) may be monitored and acquired, and the displayed image may be acquired by an image sensor or the like, and the current (or voltage) and the image may be treated as input data for an artificial intelligence calculation (e.g., an artificial neural network), and the output result may be used to determine whether or not the image needs to be corrected.
  • an artificial intelligence calculation e.g., an artificial neural network
  • Video intelligence calculations can be applied not only to image correction, but also to up-conversion processing that increases the resolution of image data.
  • the GPU 42 in FIG. 26 illustrates blocks for performing various correction calculations (color unevenness correction 42a, up-conversion 42b, etc.).
  • Algorithms for upconverting image data can be selected from the Nearest Neighbor method, Bilinear method, Bicubic method, RAISR (Rapid and Accurate Image Super-Resolution) method, ANR (Anchored Neighborhood Regression) method, A+ method, SRCNN (Super-Resolution Convolutional Neural Network) method, etc.
  • the upconversion process may be configured to use a different algorithm for each area determined according to the gaze point. For example, upconversion process for the gaze point and areas near the gaze point may be performed using an algorithm with a slow processing speed but high accuracy, and upconversion process for areas other than the gaze point may be performed using an algorithm with a fast processing speed but low accuracy. With this configuration, the time required for upconversion process can be shortened. Also, the power consumption required for upconversion process can be reduced.
  • down-conversion processing may be performed to reduce the resolution of image data. If the resolution of the image data is greater than the resolution of the display unit 93, a portion of the image data may not be displayed on the display unit 93. In such a case, down-conversion processing can be performed to display the entire image data on the display unit 93.
  • the timing controller 44 has a function of controlling the drive frequency (frame frequency, frame rate, refresh rate, etc.) for displaying an image. For example, when display device 90A displays a still image, the power consumption of display device 90A can be reduced by lowering the drive frequency using the timing controller 44.
  • the CPU 45 has a function for performing general-purpose processing, such as, for example, running an operating system, controlling data, performing various calculations, and running programs.
  • the CPU 45 has a role for issuing commands such as writing or reading image data in the storage device 41, correcting image data, and performing operations on the sensor described below.
  • the CPU 45 may have a function for transmitting control signals to at least one of the circuits included in the functional circuit 40.
  • the sensor controller 46 has, as an example, a function for controlling the sensor. Also, in FIG. 26, wiring SNCL is illustrated as wiring for electrically connecting to the sensor.
  • the sensor can be, for example, a touch sensor that can be provided in the display unit.
  • the sensor can be, for example, an illuminance sensor.
  • the power supply circuit 47 has a function of generating a voltage to be supplied to the pixel circuits 51, the drive circuit 65, and the circuits included in the functional circuit 40, for example.
  • the power supply circuit 47 may also have a function of selecting the circuit to which the voltage is to be supplied. For example, the power supply circuit 47 can reduce the power consumption of the entire display device 90A by stopping the supply of voltage to the CPU 45, GPU 42, etc. during the period when a still image is being displayed.
  • the display device can have a stacked structure of a display element, a pixel circuit, a driver circuit, and a functional circuit 40.
  • the driver circuit and the functional circuit which are peripheral circuits, can be arranged to overlap with the pixel circuit, and the width of the frame can be made extremely narrow, so that a display device with a small size can be obtained.
  • the display device according to one embodiment of the present invention can have a stacked structure, so that wiring connecting the circuits can be shortened, and therefore a display device with a reduced weight can be obtained.
  • the display device according to one embodiment of the present invention can have a display portion with improved pixel resolution, so that a display device with excellent display quality can be obtained.
  • FIGS. 27A to 27C are perspective views of a display module 500.
  • the display module 500 has a structure in which an FPC 504 (Flexible Printed Circuits) is provided on the terminal portion 94 of the display device 90A.
  • the FPC 504 has a structure in which wiring is provided on a film made of an insulating material.
  • the FPC 504 is flexible.
  • the FPC 504 functions as wiring for supplying video signals, control signals, power supply potential, and the like from the outside to the display device 90A.
  • An IC may also be mounted on the FPC 504.
  • the display module 500 shown in FIG. 27B has a configuration in which a display device 90A is provided on a printed wiring board 501.
  • the printed wiring board 501 has a structure in which wiring is provided inside or on the surface, or both inside and on the surface, of a substrate made of an insulating material.
  • the terminal portion 94 of the display device 90A and the terminal portion 502 of the printed wiring board 501 are electrically connected via a wire 503.
  • the wire 503 can be formed by wire bonding. Also, ball bonding or wedge bonding can be used as the wire bonding.
  • the electrical connection between the display device 90A and the printed wiring board 501 may be achieved by a method other than wire bonding.
  • the electrical connection between the display device 90A and the printed wiring board 501 may be achieved by an anisotropic conductive adhesive or bumps.
  • the terminal portion 502 of the printed wiring board 501 is electrically connected to the FPC 504.
  • the terminal portion 94 and the FPC 504 may be electrically connected via the printed wiring board 501.
  • the spacing (pitch) of the multiple electrodes in the terminal portion 94 can be converted to the spacing of the multiple electrodes in the terminal portion 502 using wiring formed on the printed wiring board 501. In other words, even if the pitch of the electrodes in the terminal portion 94 is different from the pitch of the electrodes in the FPC 504, electrical connection between the two electrodes can be achieved.
  • the printed wiring board 501 can be provided with various elements such as resistor elements, capacitor elements, and semiconductor elements.
  • the terminal portion 502 may be electrically connected to a connection portion 505 provided on the underside of the printed wiring board 501 (the side on which the display device 90A is not provided).
  • a connection portion 505 provided on the underside of the printed wiring board 501 (the side on which the display device 90A is not provided).
  • the connection portion 505 a socket-type connection portion, the display module 500 can be easily attached to and detached from other devices.
  • ⁇ Example of pixel circuit configuration> 28A and 28B show a configuration example of a pixel circuit 51 and a light-emitting device 61 connected to the pixel circuit 51.
  • Fig. 28A is a diagram showing the connections of the various elements
  • Fig. 28B is a diagram showing a schematic hierarchical relationship between a layer 62 including a driving circuit, a layer 83 including a plurality of transistors included in the pixel circuit, and a layer 81 including a light-emitting device.
  • the pixel circuit 51 shown as an example in Figures 28A and 28B includes a transistor 52A, a transistor 52B, a transistor 52C, and a capacitor 53.
  • the transistors 52A, 52B, and 52C can be OS transistors.
  • Each of the OS transistors 52A, 52B, and 52C preferably includes a backgate electrode.
  • the backgate electrode can be configured to receive the same signal as the gate electrode, or the backgate electrode can be configured to receive a signal different from the gate electrode.
  • Transistor 52B has a gate electrode electrically connected to transistor 52A, a first electrode electrically connected to light-emitting device 61, and a second electrode electrically connected to wiring ANO.
  • Wiring ANO is a wiring for providing a potential for supplying a current to light-emitting device 61.
  • Transistor 52A has a first electrode electrically connected to the gate electrode of transistor 52B, a second electrode electrically connected to the wiring SL that functions as a source line, and a gate electrode that has the function of controlling the conductive state or non-conductive state based on the potential of the wiring GL1 that functions as a gate line.
  • Transistor 52C has a first electrode electrically connected to wiring V0, a second electrode electrically connected to light-emitting device 61, and a gate electrode that has a function of controlling the conductive state or non-conductive state based on the potential of wiring GL2 that functions as a gate line.
  • Wiring V0 is a wiring for providing a reference potential and a wiring for outputting the current flowing through pixel circuit 51 to drive circuit 65 or function circuit 40.
  • the capacitive element 53 includes a conductive film electrically connected to the gate electrode of the transistor 52B and a conductive film electrically connected to the second electrode of the transistor 52C.
  • the light-emitting device 61 has a first electrode electrically connected to the first electrode of the transistor 52B, and a second electrode electrically connected to the wiring VCOM.
  • the wiring VCOM is a wiring for providing a potential for supplying a current to the light-emitting device 61.
  • the intensity of the light emitted by the light-emitting device 61 to be controlled according to the image signal applied to the gate electrode of transistor 52B.
  • the reference potential of the wiring V0 applied via transistor 52C can suppress variations in the gate-source voltage of transistor 52B.
  • a current value that can be used to set pixel parameters can be output from the wiring V0. More specifically, the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 52B or the current flowing through the light-emitting device 61 to the outside.
  • the current output to the wiring V0 is converted to a voltage by a source follower circuit or the like and output to the outside. Alternatively, it can be converted to a digital signal by an A-D converter or the like and output to the functional circuit 40, etc.
  • the light-emitting device described in one embodiment of the present invention is a self-emitting display element such as an organic EL element (also called an OLED (Organic Light Emitting Diode)).
  • the light-emitting device electrically connected to the pixel circuit can be a self-emitting light-emitting device such as an LED (Light Emitting Diode), a micro LED, a QLED (Quantum-dot Light Emitting Diode), a semiconductor laser, etc.
  • the wiring electrically connecting the pixel circuits 51 and the drive circuit 65 can be shortened, and the wiring resistance of the wiring can be reduced. Therefore, data can be written at high speed, and the display device 90A can be driven at high speed. As a result, even if the display device 90A has a large number of pixel circuits 51, a sufficient frame period can be secured, and the pixel density of the display device 90A can be increased. In addition, by increasing the pixel density of the display device 90A, the resolution of the image displayed by the display device 90A can be increased. For example, the pixel density of the display device 90A can be 1000 ppi or more, or 5000 ppi or more, or 7000 ppi or more. Therefore, the display device 90A can be used as a display device for AR or VR, for example, and can be suitably applied to electronic devices such as HMDs in which the display unit is close to the user.
  • FIG. 28A and FIG. 28B show an example of pixel circuit 51 having a total of three transistors, one embodiment of the present invention is not limited to this. Below, an example of the configuration of a pixel circuit that can be applied to pixel circuit 51 and an example of a driving method are described.
  • the pixel circuit 51A shown in FIG. 29A includes a transistor 52A, a transistor 52B, and a capacitance element 53.
  • FIG. 29A also shows a light-emitting device 61 connected to the pixel circuit 51A.
  • the pixel circuit 51A is electrically connected to a wiring SL, a wiring GL, a wiring ANO, and a wiring VCOM.
  • the pixel circuit 51A has a configuration in which the transistor 52C is removed from the pixel circuit 51 shown in FIG. 28A, and the wiring GL1 and the wiring GL2 are replaced with a wiring GL.
  • the gate of transistor 52A is electrically connected to wiring GL, one of the source and drain is electrically connected to wiring SL, and the other is electrically connected to the gate of transistor 52B and one electrode of capacitor 53.
  • One of the source and drain of transistor 52B is electrically connected to wiring ANO, and the other is electrically connected to the anode of light-emitting device 61.
  • the other electrode of capacitor 53 is electrically connected to the anode of light-emitting device 61.
  • the cathode of light-emitting device 61 is electrically connected to wiring VCOM.
  • the pixel circuit 51B shown in FIG. 29B has a configuration in which a transistor 52C is added to the pixel circuit 51A. In addition, the pixel circuit 51B is electrically connected to the wiring V0.
  • Pixel circuit 51C shown in FIG. 29C is an example in which transistors having a pair of gates electrically connected are used as transistors 52A and 52B of pixel circuit 51A.
  • Pixel circuit 51D shown in FIG. 29D is an example in which the same transistor is used in pixel circuit 51B. This can increase the current that the transistor can pass. Note that, although transistors having a pair of gates electrically connected are used for all transistors here, this is not limited to this. Furthermore, transistors having a pair of gates that are electrically connected to different wirings may also be used. For example, reliability can be improved by using a transistor in which one of the gates is electrically connected to the source.
  • the pixel circuit 51E shown in FIG. 30A has a configuration in which a transistor 52D is added to the pixel circuit 51B described above.
  • the pixel circuit 51E is also electrically connected to wirings GL1, GL2, and GL3 that function as gate lines. Note that in this embodiment and the like, the wirings GL1, GL2, and GL3 may be collectively referred to as wirings GL. Therefore, the number of wirings GL is not limited to one, and may be multiple.
  • the gate of transistor 52D is electrically connected to wiring GL3, one of the source and drain is electrically connected to the gate of transistor 52B, and the other is electrically connected to wiring V0.
  • the gate of transistor 52A is electrically connected to wiring GL1, and the gate of transistor 52C is electrically connected to wiring GL2.
  • transistor 52B By simultaneously turning on transistors 52C and 52D, the source and gate of transistor 52B are at the same potential, and transistor 52B can be turned off. This makes it possible to forcibly cut off the current flowing through light-emitting device 61.
  • This type of pixel circuit is suitable for use in a display method that alternates between display periods and off periods.
  • the pixel circuit 51F shown in FIG. 30B is an example in which a capacitive element 53A is added to the pixel circuit 51E.
  • the capacitive element 53A functions as a storage capacitor.
  • Pixel circuit 51G shown in FIG. 30C and pixel circuit 51H shown in FIG. 30D are examples in which a transistor having a pair of gates is applied to pixel circuit 51E or pixel circuit 51F, respectively.
  • Transistors 52A, 52C, and 52D are transistors in which a pair of gates are electrically connected, and transistor 52B is a transistor in which one gate is electrically connected to its source.
  • 31A and 31B are perspective views of a display device 90B, which is a modification of the display device 90A.
  • Fig. 31B is a perspective view for explaining the configuration of each layer of the display device 90B. In order to reduce repetition of explanation, differences from the display device 90A will be mainly explained.
  • the display device 90B has a pixel circuit group 55 including a plurality of pixel circuits 51 and a drive circuit 65 stacked on top of each other.
  • the pixel circuit group 55 is divided into a plurality of sections 59
  • the drive circuit 65 is divided into a plurality of sections 39.
  • Each of the plurality of sections 39 has a source driver circuit 66 and a gate driver circuit 33.
  • FIGS. 32A and 32B show a case where m is 4 and n is 8. That is, the pixel circuit group 55 and the drive circuit 65 are each divided into 32.
  • Each of the multiple sections 59 has multiple pixel circuits 51, multiple wirings SL, and multiple wirings GL.
  • one of the multiple pixel circuits 51 is electrically connected to at least one of the multiple wirings SL and at least one of the multiple wirings GL.
  • partition 59[i,j] (i is an integer between 1 and m, and j is an integer between 1 and n) and partition 39[i,j] are provided to overlap.
  • the source driver circuit 66[i,j] of partition 39[i,j] is electrically connected to the wiring SL of partition 59[i,j].
  • the gate driver circuit 33[i,j] of partition 39[i,j] is electrically connected to the wiring GL of partition 59[i,j].
  • the source driver circuit 66[i,j] and the gate driver circuit 33[i,j] have the function of controlling the multiple pixel circuits 51 of partition 59[i,j].
  • connection distance (wiring length) between the pixel circuit 51 in section 59[i,j] and the source driver circuit 66 and gate driver circuit 33 in section 39[i,j] can be made extremely short.
  • wiring resistance and parasitic capacitance are reduced, so the time required for charging and discharging is shortened, enabling high-speed driving to be achieved. Also, power consumption can be reduced. Also, a smaller and lighter device can be achieved.
  • the display device 90B has a configuration in which each section 39 has a source driver circuit 66 and a gate driver circuit 33. Therefore, the display unit 93 can be divided into sections 59 corresponding to the sections 39, and images can be rewritten. For example, it is possible to rewrite image data only in sections of the display unit 93 where changes have occurred in the image, and to retain image data in sections where no changes have occurred, thereby reducing power consumption.
  • one of the display units 93 divided into sections 59 is called a sub-display unit 95. Therefore, the sub-display unit 95 is also one of the display units 93 divided into sections 39.
  • the display unit 93 has multiple sub-display units 95. It can also be said that the display unit 93 is composed of multiple sub-display units 95.
  • the display unit 93 is divided into 32 sub-display units 95 (see Figure 31A).
  • the sub-display unit 95 includes multiple pixels 230 shown in Figure 28 and the like.
  • one sub-display unit 95 includes one of the sections 59 including multiple pixel circuits 51 and multiple light-emitting devices 61.
  • one section 39 has the function of controlling the multiple pixels 230 included in one sub-display unit 95.
  • the display device 90B can arbitrarily set the drive frequency for image display for each sub-display unit 95 by using the timing controller 44 of the functional circuit 40.
  • the functional circuit 40 has a function of controlling the operation of each of the multiple sections 39 and the multiple sections 59. In other words, the functional circuit 40 has a function of controlling the drive frequency and operation timing of each of the multiple sub-display units 95 arranged in a matrix.
  • the functional circuit 40 also has a function of adjusting synchronization between the sub-display units.
  • a timing controller 441 and an input/output circuit 442 may be provided for each partition 39 (see FIG. 32D).
  • an I2C (Inter-Integrated Circuit) interface may be used as the input/output circuit 442.
  • the timing controller 441 in partition 39[i,j] is shown as timing controller 441[i,j].
  • the input/output circuit 442 in partition 39[i,j] is shown as input/output circuit 442[i,j].
  • the functional circuit 40 supplies to the input/output circuit 442[i,j] operation parameters such as setting signals for the scanning direction and drive frequency of the gate driver circuit 33[i,j], and the number of pixels to be thinned out of the image data when reducing the resolution (the number of pixels that are not rewritten when the image data is rewritten).
  • the source driver circuit 66[i,j] and the gate driver circuit 33[i,j] operate according to the operation parameters.
  • the input/output circuit 442 outputs information photoelectrically converted by the light receiving element to the functional circuit 40.
  • the display device 90B in the electronic device according to one embodiment of the present invention has pixel circuits 51 and drive circuits 65 stacked together, and can achieve low power consumption by varying the drive frequency of each sub-display section 95 in response to the movement of the user's line of sight.
  • FIG. 33A shows a display unit 93 having sub-display units 95 arranged in 4 rows and 8 columns.
  • FIG. 33A also shows a first region S1 to a third region S3 centered on a gaze point G.
  • the calculation unit 103 assigns each of the sub-display units 95 to either a first region 29A overlapping with the first region S1 or the second region S2, or a second region 29B overlapping with the third region S3. That is, the calculation unit 103 assigns each of the multiple sections 39 to either the first region 29A or the second region 29B.
  • the first region 29A overlapping with the first region S1 and the second region S2 includes a region overlapping with the gaze point G.
  • the second region 29B includes a sub-display unit 95 located outside the first region 29A. (See FIG. 33B)
  • the second area 29B is an area that overlaps with the third area S3, which includes the stable fixation field, the induced field, and the auxiliary field, and is an area where the user's ability to distinguish is low. Therefore, even if the number of times image data is rewritten per unit time (hereinafter also referred to as the "number of times image is rewritten") is less in the second area 29B than in the first area 29A during image display, the actual display quality (hereinafter also referred to as the "actual display quality”) perceived by the user is less degraded.
  • the driving frequency (also referred to as the "second driving frequency”) of the sub-display unit 95 included in the second area 29B is lower than the driving frequency (also referred to as the "first driving frequency") of the sub-display unit 95 included in the first area 29A, the actual display quality is less degraded.
  • Lowering the drive frequency can reduce the power consumption of the display device.
  • lowering the drive frequency also reduces the display quality.
  • the display quality when displaying moving images is reduced.
  • by making the second drive frequency lower than the first drive frequency it is possible to reduce the power consumption in areas where the user's visibility is low, while suppressing the substantial degradation of the display quality.
  • the first drive frequency can be 30 Hz or more and 500 Hz or less, preferably 60 Hz or more and 500 Hz or less.
  • the second drive frequency is preferably equal to or less than the first drive frequency, more preferably equal to or less than 1/2 the first drive frequency, and even more preferably equal to or less than 1/5 the first drive frequency.
  • the portion outside the second region 29B may be set as a third region 29C (see FIG. 33C), and the drive frequency (also referred to as the "third drive frequency") of the sub-display portion 95 included in the third region 29C may be set lower than that of the second region 29B.
  • the third drive frequency is preferably equal to or lower than the second drive frequency, more preferably equal to or lower than 1/2 the second drive frequency, and even more preferably equal to or lower than 1/5 the second drive frequency.
  • a transistor with an extremely low off-state current As the transistor that constitutes pixel circuit 51.
  • an OS transistor As the transistor that constitutes pixel circuit 51. Since OS transistors have an extremely low off-state current, they can hold image data supplied to pixel circuit 51 for a long period of time. In particular, it is preferable to use an OS transistor as transistor 52A.
  • the image in areas other than the first area 29A may be rewritten at the same drive frequency as the first area 29A, and if it is determined that the amount of change is within the certain amount, the drive frequency in areas other than the first area 29A may be reduced. Also, if it is determined that the amount of change in the gaze point G is small, the drive frequency in areas other than the first area 29A may be further reduced.
  • the second drive frequency and the third drive frequency must both be an integer fraction of the first drive frequency.
  • the second drive frequency and the third drive frequency can be set to any value, not limited to an integer division of the first drive frequency.
  • the degree of freedom in setting the drive frequency can be increased. Therefore, the actual deterioration of the display quality can be reduced.
  • the areas set on the display unit 93 are not limited to the three areas of the first area 29A, the second area 29B, and the third area 29C. Four or more areas may be set on the display unit 93. By setting multiple areas on the display unit 93 and gradually lowering the drive frequency, it is possible to further reduce the actual degradation of the display quality.
  • the above-mentioned upconversion process may be performed on the image to be displayed in the first area 29A. By displaying an upconverted image in the first area 29A, the display quality can be improved.
  • the above-mentioned upconversion process may also be performed on the image to be displayed in areas other than the first area 29A. By displaying an upconverted image in areas other than the first area 29A, the actual decrease in display quality when the drive frequency in areas other than the first area 29A is reduced can be reduced.
  • down-conversion processing may be performed on the image displayed in the area other than the first area 29A depending on the purpose. For example, by rewriting the image displayed in the area other than the first area 29A every few rows, every few columns, or every few pixels, high-speed rewriting and reduced power consumption can be achieved.
  • the load during video signal generation is reduced.
  • This type of processing is also called “Foveated Rendering.”
  • High-speed rewriting can be achieved by simultaneously rewriting image data for each sub-display section 95 on all sub-display sections 95.
  • high-speed rewriting can be achieved by simultaneously rewriting image data for each section 39 on all sections 39.
  • the source driver circuit writes image data to all pixels in one row simultaneously while the gate driver circuit selects the pixels in one row.
  • the source driver circuit needs to write image data to 4000 pixels while the gate driver circuit selects the pixels in one row.
  • the frame frequency is 120 Hz
  • the time for one frame is approximately 8.3 msec. Therefore, the gate driver needs to select 2000 rows in approximately 8.3 msec, and the time for selecting one gate line, that is, the time for writing image data per pixel, is approximately 4.17 ⁇ sec.
  • the higher the resolution of the display section and the higher the frame frequency the more difficult it becomes to ensure sufficient time for rewriting image data.
  • the display section 93 is divided into four in the row direction. Therefore, in one sub-display section 95, the time required to write image data per pixel can be four times longer than when the display section 93 is not divided. According to one aspect of the present invention, even when the frame frequency is set to 240 Hz or even 360 Hz, it is easy to ensure the time required to rewrite image data, thereby realizing a display device with high display quality.
  • the display unit 93 is divided into four in the row direction, so the length of the wiring SL that electrically connects the source driver circuit and the pixel circuit is reduced to one-fourth. As a result, the resistance value and parasitic capacitance of the wiring SL are each reduced to one-fourth, and the time required to write (rewrite) image data can be shortened.
  • the display unit 93 is divided into eight in the column direction, so the length of the wiring GL that electrically connects the gate driver circuit and the pixel circuit is reduced to one-eighth.
  • the resistance value and parasitic capacitance of the wiring GL are each reduced to one-eighth, improving signal degradation and delay and making it easier to ensure the time required for rewriting image data.
  • the application of the display device 90 according to one embodiment of the present invention to a thin client will be described.
  • thin clients that perform the main arithmetic processing on the server side and only limited processing on the client side have been attracting attention.
  • execution methods for thin clients the network boot method, server-based method, blade PC method, and virtual desktop interface (VDI) method have been proposed.
  • a thin client transmits a large amount of data from the server to the client, resulting in a large amount of power consumption during data transmission.
  • the display unit 93 is divided into 32 sub-display units 95.
  • the display device 90B according to one embodiment of the present invention is not limited to 32 divisions, and may be divided into 16, 64, or 128 divisions, for example. Increasing the number of divisions of the display unit 93 can reduce the actual decrease in display quality felt by the user.
  • the electronic device of this embodiment has a display device of one embodiment of the present invention in a display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, it can be used in the display portion of various electronic devices.
  • the display device of one embodiment of the present invention can be used favorably in electronic devices having a relatively small display area because it is possible to increase the resolution.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.
  • the display device of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • HD 1280 x 720 pixels
  • FHD (1920 x 1080 pixels
  • WQHD 2560 x 1440 pixels
  • WQXGA 2560 x 1600 pixels
  • 4K 3840 x 2160 pixels
  • 8K 8K
  • the pixel density (resolution) of the display device of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, more preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • a sensor including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of this embodiment can have various functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read out programs or data recorded on a recording medium, etc.
  • a function to display various information still images, videos, text images, etc.
  • a touch panel function a function to display a calendar, date or time, etc.
  • a function to execute various software (programs) a wireless communication function
  • a function to read out programs or data recorded on a recording medium etc.
  • the electronic device 6500 shown in FIG. 34A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • FIG. 34B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display unit 6502, and the FPC 6515 is connected to the folded back part.
  • An IC 6516 is mounted on the FPC 6515.
  • the FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
  • the flexible display of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized.
  • the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted thereon while keeping the thickness of the electronic device small.
  • a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
  • Figure 34C shows an example of a television device.
  • a display unit 7000 is built into a housing 7101.
  • the housing 7101 is supported by a stand 7103.
  • a display device can be applied to the display portion 7000.
  • the television set 7100 shown in FIG. 34C can be operated using operation switches provided on the housing 7101 and a separate remote control 7111.
  • the display unit 7000 may be provided with a touch sensor, and the television set 7100 may be operated by touching the display unit 7000 with a finger or the like.
  • the remote control 7111 may have a display unit that displays information output from the remote control 7111.
  • the channel and volume can be operated using operation keys or a touch panel provided on the remote control 7111, and the image displayed on the display unit 7000 can be operated.
  • the television device 7100 is configured to include a receiver and a modem.
  • the receiver can receive general television broadcasts.
  • by connecting to a wired or wireless communication network via the modem it is also possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.
  • FIG. 34D shows an example of a notebook personal computer.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, etc.
  • the display unit 7000 is incorporated in the housing 7211.
  • a display device can be applied to the display portion 7000.
  • Figures 34E and 34F show an example of digital signage.
  • the digital signage 7300 shown in FIG. 34E has a housing 7301, a display unit 7000, and a speaker 7303. It can also have LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, etc.
  • FIG. 34F shows digital signage 7400 attached to a cylindrical pole 7401.
  • Digital signage 7400 has a display unit 7000 that is provided along the curved surface of pole 7401.
  • a display device according to one embodiment of the present invention can be applied to the display portion 7000.
  • the larger the display unit 7000 the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of an advertisement, for example.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.
  • the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user.
  • advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can also be made to run a game using the screen of the information terminal 7311 or the information terminal 7411 as an operating means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the electronic device shown in Figures 35A to 35G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.
  • a display device of one embodiment of the present invention can be applied to the display portion 9001.
  • the electronic devices shown in Figures 35A to 35G have various functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc.
  • the functions of the electronic devices are not limited to these, and they can have various functions.
  • the electronic devices may have multiple display units.
  • the electronic devices may have a function to provide a camera or the like, capture still images or videos, and store them on a recording medium (external or built into the camera), a function to display the captured images on the display unit, etc.
  • FIG. 35A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as a smartphone, for example.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces.
  • FIG. 35A shows an example in which three icons 9050 are displayed.
  • Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notifications of incoming e-mail, SNS, telephone calls, etc., the title of e-mail or SNS, the sender's name, the date and time, the remaining battery level, and radio wave strength.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG 35B is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001.
  • information 9052, information 9053, and information 9054 are each displayed on different sides.
  • a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of the pocket and decide, for example, whether or not to answer a call.
  • FIG. 35C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text browsing and creation, music playback, internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the side of the housing 9000, and a connection terminal 9006 on the bottom.
  • FIG. 35D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make hands-free calls by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also transmit data to and from other information terminals and charge itself via a connection terminal 9006. Charging may be performed by wireless power supply.
  • FIG. 35E to 35G are perspective views showing a foldable mobile information terminal 9201.
  • FIG. 35E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • FIG. 35G is a perspective view of the mobile information terminal 9201 in a folded state
  • FIG. 35F is a perspective view of a state in the process of changing from one of FIG. 35E and FIG. 35G to the other.
  • the mobile information terminal 9201 has excellent portability when folded, and excellent display visibility due to a seamless wide display area when unfolded.
  • the display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.
  • a configuration example of a sub-display section 95 having a plurality of pixels 230 arranged in a matrix of p rows and q columns (p and q are each an integer of 2 or more) will be described.
  • Fig. 36A is a block diagram illustrating the sub-display section 95.
  • the sub-display section 95 is electrically connected to a source driver circuit 66 and a gate driver circuit 33 provided in a section 39.
  • pixel 230 in row p, column 1 is indicated as pixel 230[p,1]
  • pixel 230 in row 1 is indicated as pixel 230[p,1]
  • column q is indicated as pixel 230[1,q]
  • pixel 230 in row p, column q is indicated as pixel 230[p,q].
  • the circuit included in the gate driver circuit 33 functions, for example, as a scanning line driving circuit.
  • the circuit included in the source driver circuit 66 functions, for example, as a signal line driving circuit.
  • an OS transistor may be used as the transistor constituting the pixel 230, and a Si transistor may be used as the transistor constituting the driver circuit.
  • OS transistors have a small off-state current, and therefore power consumption can be reduced.
  • Si transistors have a higher operating speed than OS transistors, and therefore are suitable for use in the driver circuit.
  • OS transistors may be used as both the transistor constituting the pixel 230 and the transistor constituting the driver circuit.
  • Si transistors may be used as both the transistor constituting the pixel 230 and the transistor constituting the driver circuit.
  • Si transistors may be used as the transistor constituting the pixel 230, and OS transistors may be used as the transistor constituting the driver circuit.
  • Both Si transistors and OS transistors may be used for the transistors that make up the pixel 230.
  • both Si transistors and OS transistors may be used for the transistors that make up the driver circuit.
  • the pixel 230 arranged in the rth row (r is an arbitrary number, and in this embodiment, etc., is an integer between 1 and p) is electrically connected to the gate driver circuit 33 via the wiring GL in the rth row.
  • the pixel 230 arranged in the sth column (s is an arbitrary number, and in this embodiment, etc., is an integer between 1 and q) is electrically connected to the source driver circuit 66 via the wiring SL in the sth column.
  • the pixel 230 in the rth row and sth column is shown as pixel 230[r, s].
  • the number of wirings GL electrically connected to the pixels 230 included in one row is not limited to one.
  • the number of wirings SL electrically connected to the pixels 230 included in one column is not limited to one.
  • the wirings GL and SL are just examples, and the wirings connected to the pixels 230 are not limited to the wirings GL and SL.
  • a full-color display can be achieved by arranging a pixel 230 that controls red light, a pixel 230 that controls green light, and a pixel 230 that controls blue light in a striped pattern, collectively functioning as one pixel 240, and controlling the amount of light emitted by each pixel 230 (light emission brightness).
  • each of the three pixels 230 functions as a sub-pixel. That is, each of the three sub-pixels controls the amount of light emitted, etc., of red light, green light, or blue light (see FIG. 36B1).
  • the color of light controlled by each of the three sub-pixels is not limited to a combination of red (R), green (G), and blue (B), but may also be cyan (C), magenta (M), and yellow (Y) (see FIG. 36B2).
  • a display unit 93 capable of full-color display at so-called 2K resolution can be realized.
  • a display unit 93 capable of full-color display at so-called 4K resolution can be realized.
  • a display unit 93 capable of full-color display at so-called 8K resolution can be realized.
  • the three pixels 230 constituting one pixel 240 may be arranged in a delta arrangement (see FIG. 36B3). Specifically, the three pixels 230 constituting one pixel 240 may be arranged so that a line connecting the center points of each of them forms a triangle. Note that the arrangement of the pixels 230 is not limited to a stripe arrangement or a delta arrangement. The arrangement of the pixels 230 may be a zigzag arrangement, an S-stripe arrangement, a Bayer arrangement, or a Pentile arrangement.
  • the areas of the three sub-pixels do not have to be the same. If the luminous efficiency and reliability differ depending on the luminous color, the area of the sub-pixels may be changed for each luminous color (see Figure 36B4).
  • a subpixel that controls white light may be added to three subpixels that control red, green, and blue light respectively (see FIG. 36B5).
  • a subpixel that controls white light By adding a subpixel that controls white light, the brightness of the display area can be increased.
  • a subpixel that controls yellow light may be added to three subpixels that control red, green, and blue light respectively (see FIG. 36B6).
  • a subpixel that controls white light may be added to three subpixels that control cyan, magenta, and yellow light respectively (see FIG. 36B7).
  • a display device can reproduce color gamuts of various standards.
  • the PAL Phase Alternating Line
  • NTSC National Television System Committee
  • sRGB standard RGB
  • Adobe RGB Adobe RGB standard widely used in display devices for electronic devices such as personal computers, digital cameras, and printers
  • ITU-R BT the color gamut of the International Telecommunication Union Radiocommunication Sector Broadcasting Service (Television) 709 (International Telecommunication Union Radiocommunication Sector Broadcasting Service (Television) 709) standard, the Digital Cinema Initiatives P3 (DCI-P3) standard used in digital cinema projection, and the ITU-R BT. 2020 (REC. 2020 (Recommendation 2020)) standard used in UHDTV (Ultra High Definition Television, also known as Super Hi-Vision).
  • a pixel 237 including a light receiving element may be provided in one pixel 240.
  • a pixel 230 (G) that emits green light, a pixel 230 (B) that emits blue light, a pixel 230 (R) that emits red light, and a pixel 237 (S) that has a light receiving element are arranged in a stripe pattern. Note that in this specification and elsewhere, the pixel 237 is also referred to as an "imaging pixel.”
  • the light receiving element of pixel 237 is preferably an element that detects visible light, and is preferably an element that detects one or more of light such as blue, purple, blue-purple, green, yellow-green, yellow, orange, and red.
  • the light receiving element of pixel 237 may also be an element that detects infrared light.
  • the pixel 240 shown in FIG. 37A has a stripe arrangement.
  • the pixel 240 shown in FIG. 37B has three pixels 230 and one pixel 237 arranged in a matrix.
  • FIG. 37B shows an example in which a pixel 230 that emits red light is adjacent to a pixel 237 having a light receiving element in the row direction, and a pixel 230 that emits blue light and a pixel 230 that emits green light are adjacent to each other in the row direction, but is not limited to this.
  • the pixel 240 shown in FIG. 37C has a configuration in which pixel 237 is added to the S-stripe arrangement.
  • the pixel 240 in FIG. 37C has one vertically elongated pixel 230, two horizontally elongated pixels 230, and one horizontally elongated pixel 237.
  • the vertically elongated pixel 230 may be any of R, G, and S, and there is no limitation on the order in which the horizontally elongated sub-pixels are arranged.
  • FIG. 37D shows an example in which pixels 240a and pixels 240b are arranged alternately.
  • Pixel 240a has pixel 230 that exhibits blue light, pixel 230 that exhibits green light, and pixel 237 that has a light receiving element.
  • Pixel 240b has pixel 230 that exhibits red light, pixel 230 that exhibits green light, and pixel 237 that has a light receiving element.
  • Pixels 240a and 240b function together as one pixel 240.
  • both pixels 240a and 240b have pixel 230 that exhibits green light and pixel 237, but this is not limited thereto.
  • the definition of the imaging pixel can be increased.
  • FIG. 37E The layout shown in FIG. 37E is preferable because it increases the aperture ratio of each subpixel. Also, FIG. 37F shows an example in which the top surface shape of pixel 230 and pixel 237 is hexagonal.
  • the pixel 240 shown in FIG. 37F is an example in which pixels 230 are arranged in a single horizontal row, with pixel 237 arranged below them.
  • the pixel 240 shown in FIG. 37G is an example in which pixel 230 and pixel 230X are arranged in a single horizontal row, with pixel 237 arranged below them.
  • pixel 230 that emits infrared light can be applied to pixel 230X. That is, pixel 230X has a light-emitting device 61 that emits infrared light (IR).
  • pixel 237 preferably has a light-receiving element that detects infrared light. For example, while an image is displayed by pixel 230 that emits visible light, reflected infrared light emitted by sub-pixel X can be detected by pixel 237.
  • a single pixel 240 may have multiple pixels 237.
  • the wavelength range of light detected by the multiple pixels 237 may be the same or different.
  • some of the multiple pixels 237 may detect visible light, and other parts may detect infrared light.
  • Pixel 237 does not have to be provided in all pixels 240. Pixels 240 including pixel 237 may be provided for every certain number of pixels.
  • the pixel 237 By using the pixel 237, or by using the pixel 237 and the sensor 97 described above, it is possible to detect information for personal authentication using, for example, a fingerprint, palm print, iris, retina, pulse shape (including vein shape and artery shape), or face.
  • a fingerprint a fingerprint, palm print, iris, retina, pulse shape (including vein shape and artery shape), or face.
  • the pixel 237, or the pixel 237 and the sensor 97 it is possible to measure the number of times the user blinks, eyelid behavior, pupil size, body temperature, pulse rate, oxygen saturation in the blood, etc., and detect the user's level of fatigue and health condition, etc.
  • the movement of the user's eyes, the number of blinks, the blinking rhythm, and the like can be used to operate an electronic device.
  • pixels 237, or pixels 237 and sensors 97 can be used to detect information such as the movement of the user's eyes, the number of blinks, and the blinking rhythm, and one or more combinations of this information can be used as an operation signal for the electronic device.
  • blinking can be replaced with a mouse click action.
  • the plurality of imaging pixels can be used as the gaze detection unit 84. This allows the number of components of the electronic device to be reduced. This allows the electronic device to be made lighter, more productive, and less expensive.
  • the light-emitting device 61 includes an EL layer 175 between a pair of electrodes (conductive layer 171, conductive layer 177).
  • the EL layer 175 can be composed of multiple layers, such as a layer 4420, a light-emitting layer 4411, and a layer 4430.
  • the layer 4420 can include, for example, a layer including a substance with high electron injection properties (electron injection layer) and a layer including a substance with high electron transport properties (electron transport layer).
  • the light-emitting layer 4411 includes, for example, a light-emitting compound.
  • the layer 4430 can include, for example, a layer including a substance with high hole injection properties (hole injection layer) and a layer including a substance with high hole transport properties (hole transport layer).
  • a structure including layer 4420, light-emitting layer 4411, and layer 4430 disposed between a pair of electrodes can function as a single light-emitting unit, and in this specification and elsewhere, the structure in FIG. 38A is referred to as a single structure.
  • the light-emitting device 61 shown in FIG. 38B includes a layer 4430-1 on the conductive layer 171, a layer 4430-2 on the layer 4430-1, a light-emitting layer 4411 on the layer 4430-2, a layer 4420-1 on the light-emitting layer 4411, a layer 4420-2 on the layer 4420-1, and a conductive layer 177 on the layer 4420-2.
  • the layer 4430-1 functions as a hole injection layer
  • the layer 4430-2 functions as a hole transport layer
  • the layer 4420-1 functions as an electron transport layer
  • the layer 4420-2 functions as an electron injection layer
  • the conductive layer 171 is a cathode and the conductive layer 177 is an anode
  • the layer 4430-1 functions as an electron injection layer
  • the layer 4430-2 functions as an electron transport layer
  • the layer 4420-1 functions as a hole transport layer
  • the layer 4420-2 functions as a hole injection layer.
  • tandem structure As shown in FIG. 38D, a configuration in which multiple light-emitting units (EL layer 175a, EL layer 175b) are connected in series via an intermediate layer (charge generating layer) 4440 is referred to as a tandem structure or stack structure in this specification. Note that a tandem structure can be used to realize a light-emitting device capable of emitting light with high brightness.
  • the luminescent color of the EL layer 175a and the EL layer 175b may be the same.
  • the luminescent color of the EL layer 175a and the EL layer 175b may both be green.
  • a full-color display can be realized by using a light-emitting device 61 that emits red light (R), a light-emitting device 61 that emits green light (G), and a light-emitting device 61 that emits blue light (B) as sub-pixels and configuring one pixel with these three sub-pixels.
  • the display unit 93 includes three types of sub-pixels, R, G, and B, the light-emitting devices may be in a tandem structure.
  • the EL layer 175a and the EL layer 175b of the R sub-pixel each have a material capable of emitting red light
  • the EL layer 175a and the EL layer 175b of the G sub-pixel each have a material capable of emitting green light
  • the EL layer 175a and the EL layer 175b of the B sub-pixel each have a material capable of emitting blue light.
  • the light-emitting layer 4411 and the light-emitting layer 4412 may be made of the same material.
  • the light emission color of the light emitting device can be red, green, blue, cyan, magenta, yellow, or white, depending on the material that constitutes the EL layer 175.
  • the color purity can be further improved by providing the light emitting device with a microcavity structure.
  • the light-emitting layer may contain two or more types of luminescent materials that emit light of R (red), G (green), B (blue), Y (yellow), O (orange), etc. It is preferable that a light-emitting device that emits white light has a configuration in which the light-emitting layer contains two or more types of luminescent materials. To obtain white light emission, it is preferable to select luminescent materials that produce white light when the respective emissions of the two or more luminescent materials are mixed. For example, by making the luminescent color of the first luminescent layer and the luminescent color of the second luminescent layer complementary to each other, it is possible to obtain a light-emitting device that emits white light as a whole. The same applies to light-emitting devices that have three or more luminescent layers.
  • the light-emitting layer preferably contains two or more types of luminescent materials that emit light of R (red), G (green), B (blue), Y (yellow), O (orange), etc.
  • the light-emitting layer contains two or more types of luminescent materials, and the light emitted by each luminescent material contains spectral components of two or more colors of R, G, and B.
  • a material that emits near-infrared light can also be used as the luminescent material.
  • Light-emitting substances include substances that emit fluorescence (fluorescent materials), substances that emit phosphorescence (phosphorescent materials), and substances that exhibit thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) materials). Not only organic compounds but also inorganic compounds (such as quantum dot materials) can be used as light-emitting substances.
  • a transistor was fabricated using a fabrication method according to one aspect of the present invention, and cross-sectional STEM images were observed and electrical characteristics were measured.
  • a sample having the transistor 200 shown in FIGS. 5A to 5C was fabricated using the method shown in FIGS. 13A to 16C. Note that in this example, since only the transistor 200 was fabricated, some of the steps related to FIGS. 13A to 16C were omitted.
  • a glass substrate was prepared as the substrate 102, and a silicon nitride film with a thickness of 30 nm and a silicon oxynitride film with a thickness of 200 nm were formed on the glass substrate as an insulating base film.
  • the silicon nitride film and the silicon oxynitride film were formed by the PECVD method.
  • conductive layers 212a and 212b were formed on the base insulating film.
  • an ITSO film with a thickness of 100 nm formed by sputtering was used for the conductive layers 212a and 212b.
  • the insulating film 110af and the insulating film 110bf were formed to cover the conductive layer 212a and the conductive layer 212b.
  • the insulating film 110af was formed using a silicon nitride film having a thickness of 30 nm formed by the PECVD method.
  • the insulating film 110af was formed using SiH4 gas 200 sccm, N2 gas 2000 sccm, and NH3 gas 100 sccm as the film forming gas, with a pressure of 100 Pa, a power of 2000 W, and a substrate temperature of 350°C.
  • the insulating film 110bf was formed using a silicon oxynitride film having a thickness of 500 nm formed by the PECVD method.
  • the insulating film 110bf was formed using SiH4 gas 290 sccm and N2O gas 8700 sccm as the film forming gas, with a pressure of 200 Pa, a power of 1160 W, and a substrate temperature of 350°C.
  • a plasma treatment was performed without exposing it to the atmosphere.
  • the plasma treatment was performed using 3000 sccm of N2O gas, with a pressure of 133 Pa, a power of 500 W, a substrate temperature of 350°C, and a treatment time of 240 seconds.
  • a metal oxide layer 137 with a thickness of 20 nm was formed on the insulating film 110bf, and then a heat treatment was performed.
  • the heat treatment was performed in a dry air atmosphere at a treatment temperature of 250 degrees for a treatment time of 1 hour. After the heat treatment, the metal oxide layer 137 was removed by a wet etching method.
  • the insulating film 110cf was formed on the insulating film 110bf.
  • the insulating film 110cf was a silicon nitride film having a thickness of 30 nm formed by the PECVD method.
  • the insulating film 110cf was formed using 200 sccm SiH4 gas, 2000 sccm N2 gas, and 100 sccm NH3 gas as the deposition gas, with a pressure of 100 Pa, a power of 2000 W, and a substrate temperature of 350°C.
  • a portion of the insulating films 110af to 110cf was removed to form the insulating layers 110a to 110c having an opening 145 with a diameter of 3 ⁇ m.
  • a dry etching method was used to form the opening 145.
  • the opening 145 was formed so as to overlap the region between the conductive layers 212a and 212b.
  • a metal oxide film 108f with a thickness of 20 nm was formed to cover the opening 145.
  • the film formation conditions were a pressure of 0.6 Pa, a source power of 2.5 kW, and a substrate temperature of room temperature.
  • a mixture of oxygen gas and argon gas was used as the film formation gas, and the oxygen flow rate ratio was set to 10%.
  • insulating film 209f was formed on the metal oxide film 108f by PECVD.
  • the insulating film 209f was formed using 200 sccm SiH4 gas and 6000 sccm N2O gas as deposition gases, with a pressure of 200 Pa, a power of 1200 W, and a substrate temperature of 350°C.
  • the insulating film 209f was anisotropically etched to form the insulating layer 209 in the opening 145.
  • a dry etching method was used to form the insulating layer 209. In the dry etching method, 100 sccm of C4F8 gas was used as an etching gas, the pressure was set to 0.67 Pa, the power of the upper electrode was set to 6000 W, the power of the lower electrode was set to 3000 W, and the processing time was set to 70 seconds.
  • the metal oxide film 108f was processed using the insulating layer 209 as a mask to form the semiconductor layer 208 in the opening 145.
  • the semiconductor layer 208 was formed by wet etching. In the wet etching, a mixed aluminum acid solution was used for 10 seconds.
  • the mixed aluminum acid solution is an aqueous solution containing less than 5% nitric acid, less than 10% acetic acid, and less than 80% phosphoric acid.
  • a plasma treatment was carried out using 18,000 sccm of N 2 O gas, with a pressure of 200 Pa, a power of 150 W, a substrate temperature of 350° C., and a treatment time of 20 seconds.
  • the insulating layer 106 was continuously formed without exposure to the atmosphere.
  • the insulating layer 106 was a silicon oxynitride film with a thickness of about 50 nm formed by the PECVD method.
  • the insulating layer 106 was formed using SiH4 gas 50 sccm and N2O gas 18000 sccm as the film formation gas, with a pressure of 200 Pa, a power of 250 W, and a substrate temperature of 350°C.
  • the conductive layer 204 had a layered structure of a titanium film with a thickness of 50 nm, an aluminum film with a thickness of 200 nm, and a titanium film with a thickness of 50 nm.
  • the titanium film and the aluminum film were formed by sputtering.
  • an insulating layer 195 was formed to cover the formed transistor 200.
  • the insulating layer 195 was a silicon oxynitride film with a thickness of 300 nm formed by PECVD.
  • the insulating layer 195 was formed using deposition gases of SiH4 gas 150 sccm, N2 gas 5000 sccm, N2O gas 500 sccm, and NH3 gas 100 sccm, with a pressure of 100 Pa, a power of 2500 W, and a substrate temperature of 350° C. Then, a heat treatment was performed in a dry air atmosphere at 300° C. for 1 hour.
  • a polyimide resin film with a thickness of 1.5 ⁇ m was formed to cover the insulating layer 195. Then, a heat treatment was performed at 250°C for 1 hour in a nitrogen atmosphere.
  • Figure 39A is an optical microscope photograph of the above sample
  • Figure 39B is a cross-sectional STEM image corresponding to dashed line A-A' in Figure 39A
  • Figure 39C is a cross-sectional STEM image corresponding to dashed line B-B' in Figure 39A
  • Figure 40A is an enlarged photograph of Figure 39B
  • Figure 40B is an enlarged photograph of Figure 39C.
  • STEM Hitachi High-Technologies Corporation scanning transmission electron microscope
  • a semiconductor layer 208 was formed in contact with the sidewall of the opening 145, and a sidewall-shaped insulating layer 209 was formed in contact with the semiconductor layer 208. Because the diameter of the opening 145 was about 3 ⁇ m, the channel length of the transistor 200 was about 4.7 ⁇ m. Also, because the height of the semiconductor layer was about 0.25 ⁇ m, the channel width was about 0.5 ⁇ m. Also, the thickness of the gate insulating film of the transistor 200 was about 150 nm, which was calculated by adding the thicknesses of the insulating layer 209 and the insulating layer 106. In this way, in this embodiment, a transistor 200 whose channel length is greater than its channel width could be fabricated.
  • the upper ends of the semiconductor layer 208 and the insulating layer 209 are lower than the upper surface of the insulating layer 110c, similar to the transistor 200 shown in FIG. 8B.
  • the upper end of the semiconductor layer 208 is lower than the upper end of the insulating layer 209, so a cavity is formed above the upper end of the semiconductor layer 208.
  • the side of the protruding portion of the semiconductor layer 208 is recessed from the side of the central side of the opening 145 of the insulating layer 209, so a cavity is formed beyond the protruding portion of the semiconductor layer 208.
  • Figure 41 shows the ID-VG characteristics of ten transistors 200.
  • the measurement conditions for the ID-VG characteristics of the transistor were as follows: the voltage applied to the gate electrode (hereinafter also referred to as gate voltage (VG)) was -10 V to +10 V in increments of 0.1 V.
  • the voltage applied to the source electrode (hereinafter also referred to as source voltage (VS)) was 0 V, and the voltage applied to the drain electrode (hereinafter also referred to as drain voltage (VD)) was 0.1 V and 5.1 V.
  • VD drain voltage
  • the current flowing through the drain electrode hereinafter also referred to as drain current (ID) was measured under the above conditions.
  • a semiconductor layer was formed in contact with the sidewall of the opening, and a transistor was fabricated in which the channel length was greater than the channel width. This transistor exhibited relatively good electrical characteristics.

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Abstract

占有面積の小さい半導体装置を提供する。 第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、トランジスタと、を有し、トランジスタは、半導体層、第３の絶縁層、第４の絶縁層、ゲート電極、ソース電極、及びドレイン電極を有し、ソース電極及びドレイン電極は、第１の絶縁層上に設けられ、第２の絶縁層は、第１の絶縁層に達し、且つソース電極及びドレイン電極の一部と重なる開口を有し、半導体層及び第３の絶縁層は、開口の周に沿って設けられ、半導体層は、第２の絶縁層の開口における側面、第１の絶縁層の開口における上面、ソース電極の上面、及びドレイン電極の上面に接して設けられ、第３の絶縁層は、半導体層上に位置し、第４の絶縁層は、第３の絶縁層、及び半導体層上を覆い、第１の絶縁層に接し、ゲート電極は、開口と重畳し、且つ第４の絶縁層上に位置し、半導体層の少なくとも一部は、第３の絶縁層及び第４の絶縁層を介して、ゲート電極と対抗する。

Description

半導体装置及び半導体装置の作製方法
　本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、トランジスタ、及びその作製方法に関する。本発明の一態様は、半導体装置を有する表示装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
　トランジスタを有する半導体装置は、電子機器に広く適用されている。また、近年、表示装置の用途が多様化しており、例えば、携帯情報端末、テレビジョン装置（テレビジョン受信機ともいう）、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、及びＰＩＤ（Ｐｕｂｌｉｃ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｄｉｓｐｌａｙ）などに表示装置が用いられている。表示装置として、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、または発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を有する表示装置、液晶素子を有する表示装置、電気泳動方式により表示を行う電子ペーパーが挙げられる。
　表示装置において、トランジスタの占有面積を小さくすることで、画素サイズを縮小でき、精細度を高めることができる。また、トランジスタの占有面積を小さくすることで、開口率を高めることができる。そのため、微細なトランジスタが求められている。
　高精細な表示装置が要求される機器として、例えば、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、及び、複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）向けの機器が、盛んに開発されている。
　特許文献１には、有機ＥＬ素子を用いた、高精細な表示装置が開示されている。
国際公開第２０１６／０３８５０８号
　本発明の一態様は、微細なサイズのトランジスタを提供することを課題の一とする。または、チャネル長が長いトランジスタを提供することを課題の一とする。または、チャネル長が長いトランジスタ及びチャネル長が短いトランジスタを提供することを課題の一とする。または、電気特性が良好なトランジスタを提供することを課題の一とする。または、占有面積が小さい半導体装置を提供することを課題の一とする。または、配線抵抗が低い半導体装置を提供することを課題の一とする。または、消費電力が低い半導体装置または表示装置を提供することを課題の一とする。または、信頼性が高いトランジスタ、半導体装置、または表示装置を提供することを課題の一とする。または、高精細の表示装置を提供することを課題の一とする。または、生産性が高い半導体装置または表示装置の作製方法を提供することを課題の一とする。または、新規なトランジスタ、半導体装置、表示装置、またはこれらの作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、トランジスタと、を有し、トランジスタは、半導体層、第３の絶縁層、第４の絶縁層、ゲート電極、ソース電極、及びドレイン電極を有し、ソース電極及びドレイン電極は、第１の絶縁層上に設けられ、第２の絶縁層は、第１の絶縁層に達し、且つソース電極の一部、及びドレイン電極の一部と重なる開口を有し、半導体層及び第３の絶縁層は、開口の周に沿って設けられ、半導体層は、第２の絶縁層の開口における側面、第１の絶縁層の開口における上面、ソース電極の上面、及びドレイン電極の上面に接して設けられ、第３の絶縁層は、半導体層上に位置し、第４の絶縁層は、第３の絶縁層、及び半導体層を覆い、第１の絶縁層に接し、ゲート電極は、開口と重畳し、且つ第４の絶縁層上に位置し、半導体層の少なくとも一部は、第３の絶縁層及び第４の絶縁層を介して、ゲート電極と対向する、半導体装置である。
　上記において、第３の絶縁層は、半導体層と、第４の絶縁層と、によって囲まれる、ことが好ましい。また、上記において、第３の絶縁層は、酸素とシリコンを含む、ことが好ましい。
　上記において、半導体層は、少なくともインジウムを含む酸化物半導体を有する、ことが好ましい。
　上記において、開口の輪郭形状が、円形、楕円形、角の丸い四角形、正多角形、正多角形以外の多角形、凹多角形、角の丸い多角形、または直線と曲線とを組み合わせた閉曲線のいずれかである、ことが好ましい。
　また、本発明の他の一態様は、第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１の半導体層、第３の絶縁層、第４の絶縁層、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有し、第１のソース電極及び第１のドレイン電極は、第１の絶縁層上に設けられ、第２の絶縁層は、第１の絶縁層に達し、且つ第１のソース電極の一部、及び第１のドレイン電極の一部と重なる第１の開口を有し、第１の半導体層及び第３の絶縁層は、第１の開口の周に沿って設けられ、第１の半導体層は、第２の絶縁層の第１の開口における側面、第１の絶縁層の第１の開口における上面、第１のソース電極の上面、及び第１のドレイン電極の上面に接して設けられ、第３の絶縁層は、第１の半導体層上に位置し、第４の絶縁層は、第３の絶縁層、及び第１の半導体層を覆い、第１の絶縁層に接し、第１のゲート電極は、第１の開口と重畳し、且つ第４の絶縁層上に位置し、第１の半導体層の少なくとも一部は、第３の絶縁層及び第４の絶縁層を介して、第１のゲート電極と対向し、第２のトランジスタは、第２の半導体層、第４の絶縁層、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有し、第２のソース電極と、第２のドレイン電極と、は異なる高さに位置し、第２の絶縁層は、第２のソース電極及び第２のドレイン電極の一方に達する第２の開口を有し、第２のソース電極及び第２のドレイン電極の他方は、第２の絶縁層上に設けられ、第２の半導体層は、第２の絶縁層の第２の開口における側面、第２のソース電極及び第２のドレイン電極の一方の上面、並びに第２のソース電極及び第２のドレイン電極の他方の側面に接して設けられ、第４の絶縁層は、第２の半導体層、第２のソース電極、及び第２のドレイン電極上に位置し、第２のゲート電極は、第２の開口と重畳し、且つ第４の絶縁層上に位置する、半導体装置である。
　上記において、第３の絶縁層は、第１の半導体層と、第４の絶縁層と、によって囲まれる、ことが好ましい。また、上記において、第３の絶縁層は、酸素とシリコンを含む、ことが好ましい。
　上記において、第１の半導体層及び第２の半導体層は、少なくともインジウムを含む酸化物半導体を有する、ことが好ましい。
　上記において、第１の開口の輪郭形状が、円形、楕円形、角の丸い四角形、正多角形、正多角形以外の多角形、凹多角形、角の丸い多角形、または直線と曲線とを組み合わせた閉曲線のいずれかである、ことが好ましい。
　また、本発明の他の一態様は、第１の絶縁層上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極を覆って、第２の絶縁層を形成し、第２の絶縁層を加工して、第１の絶縁層に達し、且つソース電極の一部、及びドレイン電極の一部と重なる開口を形成し、開口を覆って、半導体層を成膜し、半導体層上に、第３の絶縁層を成膜し、ドライエッチング法を用いて第３の絶縁層を加工して、第２の絶縁層の開口における側面に沿ってサイドウォール状の第３の絶縁層を形成し、ウェットエッチング法を用いて半導体層を加工して、第２の絶縁層の開口における側面に接するサイドウォール状の半導体層を形成し、開口を覆って、第４の絶縁層を成膜し、開口を覆って、第４の絶縁層上にゲート電極を形成する、半導体装置の作製方法である。
　本発明の一態様により、微細なサイズのトランジスタを提供できる。または、チャネル長が長いトランジスタを提供できる。または、チャネル長が長いトランジスタ及びチャネル長が短いトランジスタを提供できる。または、電気特性が良好なトランジスタを提供できる。または、占有面積が小さい半導体装置を提供できる。または、配線抵抗が低い半導体装置を提供できる。または、消費電力が低い半導体装置または表示装置を提供できる。または、信頼性が高いトランジスタ、半導体装置、または表示装置を提供できる。または、高精細の表示装置を提供できる。または、生産性の高い半導体装置または表示装置の作製方法を提供できる。または、新規なトランジスタ、半導体装置、表示装置、またはこれらの作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、トランジスタの斜視概略図である。図１Ｂは、トランジスタの断面概略図である。図１Ｃ及び図１Ｄは、トランジスタの上面概略図である。
図２Ａ乃至図２Ｄは、トランジスタの上面概略図である。
図３Ａは、トランジスタの上面概略図である。図３Ｂは、トランジスタの断面概略図である。
図４Ａ乃至図４Ｃは、トランジスタの上面概略図である。
図５Ａは、半導体装置の一例を示す上面図である。図５Ｂ及び図５Ｃは、半導体装置の一例を示す断面図である。
図６Ａは、半導体装置の一例を示す上面図である。図６Ｂは、半導体装置の一例を示す断面図である。
図７Ａは、半導体装置の一例を示す上面図である。図７Ｂは、半導体装置の一例を示す断面図である。
図８Ａ乃至図８Ｃは、半導体装置の一例を示す断面図である。
図９Ａ乃至図９Ｃは、半導体装置の一例を示す断面図である。
図１０Ａは、半導体装置の一例を示す上面図である。図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａは、半導体装置の一例を示す上面図である。図１１Ｂは、半導体装置の一例を示す断面図である。
図１２Ａ及び図１２Ｂは、半導体装置の一例を示す断面図である。
図１３Ａ乃至図１３Ｅは、半導体装置の作製方法の一例を示す断面図である。
図１４Ａ乃至図１４Ｄは、半導体装置の作製方法の一例を示す断面図である。
図１５Ａ乃至図１５Ｄは、半導体装置の作製方法の一例を示す断面図である。
図１６Ａ乃至図１６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１７Ａ乃至図１７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１８Ａ及び図１８Ｂは、半導体装置の作製方法の一例を示す断面図である。
図１９Ａは、表示装置の一例を示す斜視図である。図１９Ｂは、表示装置の一例を示すブロック図である。
図２０Ａは、ラッチ回路の回路図である。図２０Ｂは、インバータ回路の回路図である。
図２１Ａ及び図２１Ｂは、画素回路の回路図である。図２１Ｃは、画素回路の一例を示す断面図である。
図２２は、表示装置の構成例を示す断面模式図である。
図２３Ａおよび図２３Ｂは、電子装置の構成例を説明する図である。
図２４Ａおよび図２４Ｂは、電子装置の構成例を説明する図である。
図２５Ａおよび図２５Ｂは、表示装置の構成例を説明する図である。
図２６は、表示装置の構成例を説明する図である。
図２７Ａ乃至図２７Ｃは、表示モジュールの斜視図である。
図２８Ａおよび図２８Ｂは、表示装置の構成例を説明する図である。
図２９Ａ乃至図２９Ｄは、表示装置の構成例を説明する図である。
図３０Ａ乃至図３０Ｄは、表示装置の構成例を説明する図である。
図３１Ａおよび図３１Ｂは、表示装置の構成例を説明する図である。
図３２Ａ乃至図３２Ｄは、表示装置の構成例を説明する図である。
図３３Ａ乃至図３３Ｃは、表示装置の構成例を説明する図である。
図３４Ａ乃至図３４Ｆは、電子機器の一例を示す図である。
図３５Ａ乃至図３５Ｇは、電子機器の一例を示す図である。
図３６Ａは、副表示部を説明する図である。図３６Ｂ１乃至図３６Ｂ７は、画素の構成例を説明する図である。
図３７Ａ乃至図３７Ｇは、画素の構成例を説明する図である。
図３８Ａ乃至図３８Ｄは、発光デバイスの構成例を説明する図である。
図３９Ａは本実施例に係る光学顕微鏡写真である。図３９Ｂ及び図３９Ｃは、本実施例に係る断面ＳＴＥＭ像である。
図４０Ａ及び図４０Ｂは、本実施例に係る断面ＳＴＥＭ像である。
図４１は本実施例に係る電気特性を示す図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
　本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書等におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。なお、トランジスタのソース及びドレインの呼称については、ソース端子及びドレイン端子、またはソース電極及びドレイン電極等、状況に応じて適切に言い換えることができる。
「ゲート」と「バックゲート」は入れ替えることができる。このため、本明細書等においては、「ゲート」と「バックゲート」の用語は、入れ替えて用いることができるものとする。なお、トランジスタのゲート及びバックゲートの呼称については、ゲート電極及びバックゲート電極等、状況に応じて適切に言い換えることができる。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。また、上面形状が一致または概略一致している場合、端部が揃っている、または概略揃っているということもできる。
　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）が９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。なお、ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、ＭＭＬ構造のデバイスは、メタルマスクの製造に係る設備およびメタルマスクの洗浄工程を不要にすることができる。また、ＭＭＬ構造のデバイスは、製造コストを低く抑えることが可能となるため、大量生産に適している。
　本明細書等では、発光波長が異なる発光デバイス（発光素子ともいう）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光デバイスごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
　本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。
　本明細書等において、発光デバイスは、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）などが挙げられる。本明細書等において、受光素子（受光デバイスともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。本明細書等では、一対の電極の一方を画素電極と記し、他方を共通電極と記すことがある。
　本明細書等において、犠牲層（マスク層と呼称してもよい）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。
　本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断される現象を示す。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置の構成例について説明する。ここでは特に、トランジスタを有する構成について説明する。
＜構成例１＞
　図１Ａはトランジスタ２０の斜視概略図を示す。図１Ａ中に示す一点鎖線Ａ−Ｂにおける切断面の断面概略図を、図１Ｂに示す。トランジスタ２０の上面概略図（平面概略図ともいう）を、図１Ｃに示す。なお、図１Ａ及び図１Ｃでは、一部の構成要素（ゲート電極２３、絶縁層２２、絶縁層２５など）を省略している。また、図１Ａでは、絶縁層３２を透過させて、ソース電極２４ａ及びドレイン電極２４ｂを表示している。
　トランジスタ２０は、絶縁層３１上に設けられ、半導体層２１、絶縁層２２、絶縁層２５、ゲート電極２３、ソース電極２４ａ、及びドレイン電極２４ｂを有する。
　絶縁層３１上には、ソース電極２４ａ及びドレイン電極２４ｂがそれぞれ設けられる。さらに、絶縁層３１上に絶縁層３２が設けられ、絶縁層３２は絶縁層３１に達する開口３０を有する。ここで、開口３０は、ソース電極２４ａの一部、及びドレイン電極２４ｂの一部と重なるように設けられる。言い換えると、ソース電極２４ａの一部、及びドレイン電極２４ｂの一部が、開口３０の側壁（開口３０の側面、または開口３０における絶縁層３２の側面を指す場合もある）から突出するように設けられている。また、半導体層２１は、絶縁層３２の開口３０における側面に接して設けられている。絶縁層２５は、半導体層２１上に設けられている。絶縁層２２は、半導体層２１、絶縁層２５、絶縁層３１、ソース電極２４ａ、ドレイン電極２４ｂ等の上に設けられる。ゲート電極２３は、開口３０と重畳し、絶縁層２２上に位置する。半導体層２１は、ソース電極２４ａとドレイン電極２４ｂのそれぞれに接して設けられる。また、半導体層２１の少なくとも一部は、絶縁層２２及び絶縁層２５を介して、ゲート電極２３と対向して設けられている。つまり、絶縁層２２及び絶縁層２５はゲート絶縁層として機能する。
　図１Ａ、図１Ｂ、及び図１Ｃに示すように、半導体層２１及び絶縁層２５は開口３０の周（開口３０の側面ということもできる。）に沿って、サイドウォール状に設けられている。言い換えると、半導体層２１と、その上に接して設けられる絶縁層２５からなる積層体は、開口３０の周に沿って、サイドウォール状に設けられている。例えば、上記積層体を加工する際、異方性のエッチング法を用いて形成することで、上記積層体をサイドウォール状に形成することができる。ここで、図１Ｂ及び図１Ｃに示すように、半導体層２１の、ソース電極２４ａの一部、またはドレイン電極２４ｂの一部の上面に接する部分に、突出部が形成される。半導体層２１の突出部の上に絶縁層２５が設けられる。半導体層２１の突出部は、他の部分よりも、開口３０の中央部に向かって突出した形状になる。つまり、図１Ｂに示すような開口３０の断面視において、半導体層２１は、所謂Ｌ字状の形状を有するともいえる。このため、半導体層２１の突出部の上に設けられる絶縁層２５は、半導体層２１と絶縁層２２に囲まれており、絶縁層３１、絶縁層３２、ソース電極２４ａ、及びドレイン電極２４ｂに接することがない。
　サイドウォール状の半導体層２１を形成する際、絶縁層２５は半導体層２１のハードマスクとして機能する。これにより、サイドウォール状に加工する際に半導体層２１は絶縁層２５に覆われているため、半導体層２１の表面（半導体層２１と絶縁層２５の界面ということもできる。）に不純物が付着することを防ぐことができる。これにより、トランジスタ２０の電気特性及び信頼性を良好にすることができる。
　半導体層２１をサイドウォール状に形成する場合、半導体層２１がソース電極２４ａの上面の一部、及びドレイン電極２４ｂの上面の一部に接する。また、図１Ａに示すように、半導体層２１の下面で、ソース電極２４ａ及びドレイン電極２４ｂと接していない部分は、絶縁層３１の上面に接している。また、図１Ｂに示すように、半導体層２１の突出部の上面が絶縁層２５の下面に接する。また、半導体層２１の上端部、半導体層２１の突出部の側面、及び絶縁層２５の開口３０の中央部側の側面が、絶縁層２２に接する。また、開口３０の底部に半導体層２１が設けられていない領域が形成されているため、絶縁層２２は、開口３０の底部において、絶縁層３１と接する。
　ここで、トランジスタ２０におけるチャネル長は、開口３０の側壁に設けられた半導体層２１の周長方向における、ソース電極２４ａとドレイン電極２４ｂとの距離に相当する。ここで、図１Ｃに示すように、開口３０の側壁全体にわたって、環状の半導体層２１が設けられているため、半導体層２１におけるソース電極２４ａとドレイン電極２４ｂとをつなぐ経路が２つ存在し、そのうち一方の長さをチャネル長Ｌ１、他方の長さをチャネル長Ｌ２とすることができる。チャネル長Ｌ１とチャネル長Ｌ２とが等しくなるように、ソース電極２４ａとドレイン電極２４ｂを開口３０に対して対称に配置することが好ましい。図１Ｃに示すように、開口３０を略円形状（角の丸い正方形状ということもできる。）とし、その両端にソース電極２４ａ及びドレイン電極２４ｂを設けることで、チャネル長Ｌ１とチャネル長Ｌ２を比較的容易に等しくすることができる。
　一方、トランジスタ２０におけるチャネル幅Ｗは、開口３０の深さ方向に沿った半導体層２１の幅と、半導体層２１の突出部の長さの和となる。ただし、半導体層２１の突出部が、開口３０の深さ方向に沿った半導体層２１の幅に対して十分小さい場合、開口３０の深さ方向に沿った半導体層２１の幅をチャネル幅Ｗと近似することができる。また、図１Ｃに示すように、チャネル長Ｌ１とチャネル長Ｌ２が等しいまたは概略等しい場合、両方の経路がチャネル形成領域として機能するため、トランジスタ２０の実質的なチャネル幅が、チャネル幅Ｗの２倍になる場合がある。
　チャネル幅Ｗは、絶縁層３２の厚さ及び開口３０の深さによって制御できるため、極めてチャネル幅の短いトランジスタを実現することができる。例えば、量産用の露光装置では実現できなかった、極めて小さいチャネル幅のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル幅が１０ｎｍ未満のトランジスタを実現することもできる。
　このような構成とすることで、トランジスタのチャネル幅Ｗを、絶縁層３２の厚さによって精密に制御することができるため、チャネル幅Ｗのばらつきを極めて小さくすることができる。さらに、チャネル幅Ｗが極めて小さいトランジスタを実現することができる。
　ここで、トランジスタの特性を示す指標として、チャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ比）を用いる場合がある。プレーナ型のトランジスタでは、チャネル長及びチャネル幅の最小値は露光装置の露光限界に依存するため、Ｗ／Ｌ比を小さくしたい場合には、Ｌを大きくする必要があり、トランジスタの占有面積が増大する問題があった。しかしながら本発明の一態様のトランジスタは、チャネル幅Ｗを露光装置の露光限界よりも小さくできるため、トランジスタの占有面積を増大させることなく、Ｗ／Ｌ比の極めて小さいトランジスタを実現することができる。
　ここでは開口３０の輪郭形状（上面形状、平面形状ともいう）を角の丸い正方形形状としたが、本発明はこれに限られるものではない。例えば、図１Ｄに示すように、開口３０の輪郭形状を円形状にしてもよいし、図２Ａに示すように、開口３０の輪郭形状を角の丸い長方形形状にしてもよい。図２Ａに示すように、長方形状にすることで、チャネル長Ｌを伸長することができる。このとき、ソース電極２４ａとドレイン電極２４ｂを開口３０に対して対称に配置することが好ましい。これに対して、図１Ｃまたは図１Ｄに示すように、開口３０の輪郭形状を円形または略円形とすることで、トランジスタの占有面積を小さくすることができる。また、開口３０の形状が単純であることから、その形状ばらつきを小さくできるため、トランジスタの電気特性のばらつきを抑制できる。
　開口３０の輪郭形状は、上記に限られず様々な形状とすることができる。例えば、楕円形、四角形などとすることができる。また、正三角形、正方形、正五角形をはじめとした正多角形、正多角形以外の多角形としてもよい。また、星形多角形などの、少なくとも一つの内角が１８０度を超える多角形である、凹多角形とすると、チャネル長Ｌを大きくできる。そのほか、角の丸い多角形、直線と曲線とを組み合わせた閉曲線などとすることができる。例えば、開口３０の輪郭形状が複雑であるほど、チャネル長Ｌを大きくできる。
　また、上記においては、開口３０の側壁全体にわたって、環状の半導体層２１及び絶縁層２５を設ける構成について示したが、本発明はこれに限られるものではない。例えば、図２Ｂに示すように、開口３０の側壁に沿って形成された半導体層２１及び絶縁層２５において、一部が除去された形状にしてもよい。ここで、図２Ａに示す半導体層２１及び絶縁層２５の輪郭形状が閉じた曲線状であることに対して、図２Ｂに示す半導体層２１及び絶縁層２５の輪郭形状は、開いた曲線状になっている。図２Ｂに示すように、半導体層２１及び絶縁層２５の端部近傍に、ソース電極２４ａとドレイン電極２４ｂをそれぞれ設ける構造にすることで、半導体層２１全体を一つのチャネル形成領域にすることができる。よって、図２Ｂに示す半導体層２１のチャネル形成領域のチャネル長を、図２Ａに示す半導体層２１のチャネル形成領域より長くすることができる。
　また、図２Ｃは、ソース電極２４ａとドレイン電極２４ｂとが隣り合って設けられる例を示している。このような構成とすることで、開口３０の側壁の大部分に半導体層２１を設けることができる。よって、トランジスタのチャネル長Ｌを開口３０の周長に近づけることができ、チャネル長Ｌの長いトランジスタを実現できる。例えば、開口３０の周長のうち、７０％以上、好ましくは８０％以上、より好ましくは９０％以上をチャネル長Ｌとすることが好ましい。
　また、上記においては、一つの開口３０に、１つのトランジスタを配置する構成について示したが、本発明はこれに限られるものではない。例えば、図２Ｄに示すように、一つの開口３０に、２つのトランジスタを配置する構成にしてもよい。ここでは、開口３０の側壁に沿って、半導体層２１ａ及び絶縁層２５ａと、半導体層２１ｂ及び絶縁層２５ｂとが接することなく設けられている。これにより、半導体層２１ａを有するトランジスタ２０ａと、半導体層２１ｂを有するトランジスタ２０ｂとが、一つの開口３０を共有するように設けられている。トランジスタ２０ａとトランジスタ２０ｂとは、チャネル幅Ｗが等しいトランジスタとなる。なお、トランジスタ２０ａとトランジスタ２０ｂとは、チャネル長Ｌは異なっていてもよい。なお、ここでは一つの開口３０に２つのトランジスタを設けた例を示したが、３つ以上のトランジスタを設けてもよい。
＜構成例２＞
　構成例１とは異なる構成例を、図３Ａ及び図３Ｂに示す。図３Ａはトランジスタ２０Ｂの上面概略図である。図３Ｂは、図３Ａに示す一点鎖線Ａ−Ｂにおける切断面の断面概略図である。なお、図３Ａでは、一部の構成要素（ゲート電極２３、絶縁層２２など）を省略している。
　図３Ａに示すように、トランジスタ２０Ｂは、開口３０が延伸部と屈曲部を有する輪郭形状である点で、構成例１に示すトランジスタ２０と主に相違している。ここで、延伸部と屈曲部を組み合わせて形成された開口３０の輪郭形状を、蛇行形状、迂曲形状、曲折形状、またはミアンダ形状と呼ぶことができる。
　図３Ａに示すように、開口３０は、延伸部２６ａ、延伸部２６ｂ、延伸部２６ｃ、屈曲部２８ａ、及び屈曲部２８ｂを有する。開口３０の輪郭形状は、延伸部２６ａと延伸部２６ｂは、屈曲部２８ａを介して接続され、延伸部２６ｂと延伸部２６ｃは、屈曲部２８ｂを介して接続された形状とみなすことができる。
　図３Ａ及び図３Ｂに示すように、半導体層２１及び絶縁層２５は、開口３０における絶縁層３２の側面に沿って設けられている。さらに、半導体層２１は、ソース電極２４ａと接する領域、及びドレイン電極２４ｂと接する領域を有する。また、開口３０内で半導体層２１は、絶縁層２２及び絶縁層２５を介してゲート電極２３と対向して設けられている。
　図３Ａ等では、半導体層２１が延伸部２６ａにおいてソース電極２４ａに接し、延伸部２６ｃにおいてドレイン電極２４ｂに接する例を示している。なお、半導体層２１が屈曲部においてソース電極２４ａまたはドレイン電極２４ｂと接する構成としてもよい。例えば、半導体層２１が屈曲部２８ａにおいてソース電極２４ａに接し、屈曲部２８ｂにおいてドレイン電極２４ｂに接する構成としてもよい。
　２個の延伸部を１個の屈曲部で接続することで、開口３０に折り返し構造を形成することができる。このような折り返し形状を１個または複数個形成することにより、開口３０の長さを、ソース電極２４ａとドレイン電極２４ｂの距離より、顕著に大きくすることができる。よって、トランジスタの占有面積を増大させることなく、チャネル長Ｌが大きくすることができる。チャネル長Ｌを大きくすることにより、飽和性の高いトランジスタとすることができる。また、チャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ比）の極めて小さいトランジスタを実現することができる。
　なお、本明細書等において、トランジスタのＩＤ−ＶＤ特性における、飽和領域の電流の変化が小さいことを、「飽和性が高い」と表現する場合がある。
　開口３０の側壁の一部に半導体層２１が設けられない構成例を、図４Ａに示す。図４Ａは上面概略図である。
　図４Ａは、ソース電極２４ａとドレイン電極２４ｂが隣り合って設けられ、さらに、ソース電極２４ａとドレイン電極２４ｂの間において、開口３０の側壁に半導体層２１及び絶縁層２５が設けられない構成例を示している。このような構成とすることで、トランジスタのチャネル長Ｌを開口３０の周長に近づけることができ、チャネル長Ｌを長くすることができる。
　図４Ａ等では、開口３０が、延伸部２６ａ、延伸部２６ｂ、延伸部２６ｃ、屈曲部２８ａ、及び屈曲部２８ｂを有する構成について示したが、本発明はこれに限られるものではない。開口３０は、複数の延伸部と、少なくとも一以上の屈曲部を有していればよい。ここで、屈曲部の個数は、延伸部より１個少ないことが好ましい。例えば、図４Ｂに示すように、開口３０が、２個の延伸部と、１個の屈曲部を有する構成にしてもよい。また、例えば、開口３０が、４個以上の延伸部と、３個以上の屈曲部を有する構成にしてもよい。なお、図４Ｃに示すように、開口３０の輪郭形状をロール状としてもよい。
　図４Ａ等では、半導体層２１が延伸部２６ａにおいてソース電極２４ａ及びドレイン電極２４ｂに接する例を示しているが、本発明の一態様はこれに限られない。半導体層２１が屈曲部においてソース電極２４ａ及びドレイン電極２４ｂと接する構成としてもよい。または、半導体層２１が屈曲部においてソース電極２４ａ及びドレイン電極２４ｂの一方と接し、延伸部において他方に接する構成としてもよい。
　なお、ここで示した半導体層２１の構成は、他の構成例にも適用できる。
　なお、図３Ａ等では、開口３０の屈曲部の角が丸まった形状で示したが、本発明の一態様はこれに限られるものではなく、屈曲部の角が角張った形状にしてもよい。この場合、開口３０の輪郭形状をジグザグ形状と呼ぶこともできる。
　なお、ここで示した開口３０の構成は、他の構成例にも適用できる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置について、図５Ａ乃至図１２Ｂを用いて説明する。
＜構成例１＞
　半導体装置１０の上面図（平面図ともいう）を、図５Ａに示す。図５Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図５Ｂに示す。また、図５Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図を図５Ｃに示す。ここで、一点鎖線Ｂ１−Ｂ２は、一点鎖線Ａ１−Ａ２に対して直交している。なお、図５Ａにおいて、半導体装置１０の構成要素の一部（絶縁層等）を省略している。半導体装置の上面図については、以降の図面においても図５Ａと同様に、構成要素の一部を省略する。
　半導体装置１０は、トランジスタ１００と、トランジスタ２００と、絶縁層１１０と、を有する。トランジスタ１００、トランジスタ２００、及び絶縁層１１０は、基板１０２上に設けられる。なお、基板１０２の上部に下地膜となる絶縁層を設けてもよい。その場合、トランジスタ１００、トランジスタ２００、及び絶縁層１１０は、下地膜となる絶縁層の上に形成される。よって、以下において、基板１０２の上面という場合には、基板１０２の上部の下地膜となる絶縁層の上面も含む。なお、下地膜となる絶縁層は、２層以上の積層膜にしてもよい。
　トランジスタ１００とトランジスタ２００は異なる構造を有する。また、トランジスタ１００及びトランジスタ２００は、一部の工程を共通にして形成することができる。なお、半導体装置１０を表示装置に適用する場合、画素の選択トランジスタにトランジスタ１００を用い、駆動トランジスタにトランジスタ２００を用いると好適である。より具体的には、駆動トランジスタは飽和性が高いことが好ましいため、チャネル長が長いトランジスタ２００を好適に用いることができる。このように、本発明の一態様の半導体装置においては、同一基板上で、チャネル長の異なるトランジスタを、絶縁層の厚さ、及びパターン形成により、自由に設計できるといった優れた効果を奏する。
　トランジスタ２００の構成について、説明する。ここでは、トランジスタ２００に、前述のトランジスタ２０の構成を適用した例を示している。
　トランジスタ２００は、導電層２０４と、導電層２１２ａと、導電層２１２ｂと、絶縁層１０６と、絶縁層２０９と、半導体層２０８と、を有する。トランジスタ２００において、導電層２０４はゲート電極として機能し、絶縁層１０６の一部及び絶縁層２０９の一部はゲート絶縁層として機能する。導電層２１２ａはソース電極及びドレイン電極の一方として機能し、導電層２１２ｂは他方として機能する。トランジスタ２００を構成する各層は、単層構造であってもよく、積層構造であってもよい。導電層２０４、導電層２１２ａ、導電層２１２ｂ、絶縁層１０６、絶縁層２０９及び半導体層２０８は、前述のゲート電極２３、ソース電極２４ａ、ドレイン電極２４ｂ、絶縁層２２、絶縁層２５及び半導体層２１に係る記載を参照できる。
　絶縁層１１０は、開口１４５を有する。絶縁層１１０の下に、導電層２１２ａ及び導電層２１２ｂが設けられる。開口１４５は、導電層２１２ａの一部、及び導電層２１２ｂの一部と重なるように形成される。導電層２１２ａの側端部近傍、及び導電層２１２ｂの側端部近傍が、開口１４５の側壁（開口１４５の側面、または開口１４５における絶縁層１１０の側面を指す場合もある。）から突出している、ということもできる。導電層２１２ａと導電層２１２ｂは、同じ材料を用いることができる。また、導電層２１２ａと導電層２１２ｂは同じ工程で形成することができる。例えば、導電層２１２ａ及び導電層２１２ｂとなる膜を形成し、当該膜を加工することにより、導電層２１２ａ及び導電層２１２ｂを形成できる。なお、絶縁層１１０及び開口１４５は、前述の絶縁層３２及び開口３０に係る記載を参照できる。
　図５Ａ及び図５Ｂに示すように、半導体層２０８は、導電層２１２ａの上面の一部、及び導電層２１２ｂの上面の一部に接して設けられる。また、図５Ａ及び図５Ｃに示すように、半導体層２０８の下面で、導電層２１２ａ及び導電層２１２ｂに接していない部分は、基板１０２の上面に接する。なお、半導体層２０８は、開口１４５の底部において、基板１０２を覆うようには形成されない。つまり、開口１４５の底部において、少なくとも一部は、半導体層２０８が形成されない領域が設けられており、当該領域において、基板１０２の上面と絶縁層１０６が接する。
　半導体層２０８の導電層２１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層２１２ｂと接する領域はソース領域及びドレイン領域の他方として機能する。半導体層２０８において、ソース領域とドレイン領域の間にチャネル形成領域が設けられる。
　半導体層２０８及び絶縁層２０９は開口１４５の周（開口１４５の側面ということもできる。）に沿って、サイドウォール状に設けられる。言い換えると、半導体層２０８と、その上に接して設けられる絶縁層２０９からなる積層体は、開口１４５の周に沿って、サイドウォール状に設けられる。例えば、半導体層２０８と絶縁層２０９の積層体を加工する際、異方性のエッチング法を用いて形成することで、当該積層体をサイドウォール状に形成することができる。ここで、図５Ｂ及び図５Ｃに示すように、半導体層２０８の、導電層２１２ａの上面の一部、または導電層２１２ｂの上面に接する部分に、突出部が形成される。半導体層２０８の突出部の上に絶縁層２０９が設けられる。半導体層２０８の突出部は、他の部分よりも、開口１４５の中央部に向かって突出した形状になる。つまり、図５Ｂまたは図５Ｃに示すような開口１４５の断面視において、半導体層２０８は、所謂Ｌ字状の形状を有するともいえる。このため、半導体層２０８の突出部の上に設けられる絶縁層２０９は、半導体層２０８と絶縁層１０６に囲まれており、基板１０２、絶縁層１１０、導電層２１２ａ、及び導電層２１２ｂに接することがない。
　半導体層２０８は、開口１４５の側壁に接して設けられる。また、絶縁層２０９の下面が半導体層２０８の突出部に接する。また、絶縁層２０９の絶縁層１１０側の側面が、半導体層２０８の開口１４５の深さ方向に沿った部分に接する。また、図５Ｂ及び図５Ｃに示すように、半導体層２０８の上端部の高さと絶縁層２０９の上端部の高さは、一致または概略一致することが好ましい。また、半導体層２０８の上端部の高さ、絶縁層２０９の上端部の高さ、及び絶縁層１１０の上面の高さは、一致または概略一致することが好ましい。また、絶縁層２０９の開口１４５の中央部側の側面の下部と、半導体層２０８の突出部の側面の上部が、一致または概略一致することが好ましい。また、半導体層２０８の突出部の側面の下部が、導電層２１２ａまたは導電層２１２ｂの側面の上部と一致または概略一致する場合がある。
　サイドウォール状の半導体層２０８を形成する際、絶縁層２０９は半導体層２０８のハードマスクとして機能する。これにより、サイドウォール状に加工する際に半導体層２０８は絶縁層２０９に覆われているため、半導体層２０８の表面（半導体層２０８と絶縁層２０９の界面ということもできる。）に不純物が付着することを防ぐことができる。これにより、トランジスタ２００の電気特性及び信頼性を良好にすることができる。
　絶縁層１０６は、開口１４５を覆うように設けられる。ここで、開口１４５内部に設けられる半導体層２０８及び絶縁層２０９も絶縁層１０６に覆われる。絶縁層１０６は、基板１０２、半導体層２０８、絶縁層２０９、導電層２１２ａ、導電層２１２ｂ及び絶縁層１１０上に設けられる。絶縁層１０６は、半導体層２０８の上端部及び突出部の側面、絶縁層２０９の開口１４５の中央部側の側面、導電層２１２ａの側端部近傍の側面、導電層２１２ｂの側端部近傍の側面、絶縁層１１０の側面、並びに基板１０２の上面と接する領域を有する。絶縁層１０６は、半導体層２０８の上端部及び突出部の側面、絶縁層２０９の開口１４５の中央部側の側面、導電層２１２ａの側端部近傍の側面、導電層２１２ｂの側端部近傍の側面、絶縁層１１０の側面、並びに基板１０２の上面の形状に沿った形状を有する。また、絶縁層１０６及び絶縁層２０９の少なくとも一部は、半導体層２０８と導電層２０４の間に設けられる。つまり、絶縁層１０６及び絶縁層２０９はゲート絶縁層として機能する。
　導電層２０４は、開口１４５に重畳して絶縁層１０６上に設けられ、絶縁層１０６の上面と接する領域を有する。導電層２０４は、絶縁層１０６及び絶縁層２０９を介して、半導体層２０８と対向する領域を有する。導電層２０４は、絶縁層１０６の上面及び側面の形状に沿った形状を有する。
　次に、トランジスタ１００の構成について、説明する。
　トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。トランジスタ１００において、導電層１０４はゲート電極として機能し、絶縁層１０６の一部はゲート絶縁層として機能する。導電層１１２ａはソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。トランジスタ１００を構成する各層は、単層構造であってもよく、積層構造であってもよい。
　基板１０２上に導電層１１２ａが設けられ、導電層１１２ａ上に絶縁層１１０が設けられる。絶縁層１１０は、導電層１１２ａの上面及び側面を覆うように設けられる。絶縁層１１０は、導電層１１２ａと重なる領域に、導電層１１２ａに達する開口１４１を有する。開口１４１において、導電層１１２ａが露出するともいえる。導電層１１２ａは、導電層２１２ａ及び導電層２１２ｂと同じ材料を用いることができる。また、導電層１１２ａは、導電層２１２ａ及び導電層２１２ｂと同じ工程で形成することができる。例えば、導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂとなる膜を形成し、当該膜を加工することにより、導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂを形成できる。この場合、導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂ、それぞれの側端部のテーパ形状が類似する場合がある。
　絶縁層１１０上に、導電層１１２ｂが設けられる。導電層１１２ｂは、絶縁層１１０を介して導電層１１２ａと重なる領域を有する。導電層１１２ｂは、導電層１１２ａと重なる領域に開口１４３を有する。開口１４３は、開口１４１と重なる領域に設けられる。
　半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。半導体層１０８は、半導体層２０８と同じ材料を用いることができる。また、半導体層１０８は、半導体層２０８と同じ工程で形成することができる。例えば、半導体層１０８及び半導体層２０８となる膜を形成し、当該膜を加工することにより、半導体層１０８及び半導体層２０８を形成できる。
　半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面と接する領域を有する。半導体層１０８は、開口１４１及び開口１４３を介して、導電層１１２ａと電気的に接続される。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面の形状に沿った形状を有する。半導体層１０８は、絶縁層１１０を介して導電層１１２ａと重なる領域を有する。絶縁層１１０は、導電層１１２ａと半導体層１０８に挟持される領域を有するともいえる。
　半導体層１０８の導電層１１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域はソース領域及びドレイン領域の他方として機能する。半導体層１０８において、ソース領域とドレイン領域の間にチャネル形成領域が設けられる。
　絶縁層１０６は、開口１４１及び開口１４３を覆うように設けられる。絶縁層１０６は、半導体層１０８、導電層１１２ｂ及び絶縁層１１０上に設けられる。絶縁層１０６は、半導体層１０８の上面及び側面、導電層１１２ｂの上面及び側面、並びに絶縁層１１０の上面と接する領域を有する。絶縁層１０６は、半導体層１０８の上面及び側面、導電層１１２ｂの上面及び側面、並びに絶縁層１１０の上面の形状に沿った形状を有する。
　導電層１０４は、絶縁層１０６上に設けられ、絶縁層１０６の上面と接する領域を有する。導電層１０４は、絶縁層１０６を介して、半導体層１０８と重なる領域を有する。導電層１０４は、絶縁層１０６の上面及び側面の形状に沿った形状を有する。導電層１０４は、導電層２０４と同じ材料を用いることができる。また、導電層１０４は、導電層２０４と同じ工程で形成することができる。例えば、導電層１０４及び導電層２０４となる膜を形成し、当該膜を加工することにより、導電層１０４及び導電層２０４を形成できる。
　トランジスタ１００は、半導体層１０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８の下面がソース電極及びドレイン電極として機能する導電層１１２ａ及び導電層１１２ｂと接することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。また、トランジスタ１００は、被形成面である基板１０２の表面に対してソース電極とドレイン電極とが異なる高さに位置し、基板１０２の表面に対して垂直方向、または概略垂直方向にドレイン電流が流れる。トランジスタ１００において、縦方向、または概略縦方向にドレイン電流が流れるということもできる。そのため、本発明の一態様であるトランジスタは、縦チャネル型トランジスタ、またはＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）ということができる。また、トランジスタ２００は、縦方向と、横方向との双方に電流が流れる構成であるため、ＶＬＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｌａｔｅｒａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）ということができる。
　トランジスタ１００は、導電層１１２ａと導電層１１２ｂの間に設けられる絶縁層１１０（具体的には、絶縁層１１０ｂ）の厚さでチャネル長を制御することができる。したがって、トランジスタの作製に用いる露光装置の限界解像度よりも短いチャネル長を有するトランジスタを精度高く作製できる。また、複数のトランジスタ１００間の特性ばらつきも低減される。よって、トランジスタ１００を含む半導体装置の動作が安定し、信頼性を高めることができる。また、特性ばらつきが減ると、回路設計の自由度が高くなり、半導体装置の動作電圧を低くすることができる。よって、半導体装置の消費電力を低くすることができる。
　トランジスタ１００は、ソース電極、チャネル形成領域を有する層、及びドレイン電極を、重ねて設けることができるため、チャネル形成領域を有する層を平面状に配置した、いわゆるプレーナ型トランジスタと比較して、占有面積を大幅に縮小できる。
　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、配線として機能することができ、トランジスタ１００はこれらの配線が重なる領域に設けることができる。つまり、トランジスタ１００及び配線を有する回路において、トランジスタ１００及び配線の占有面積を縮小することができる。したがって、回路の占有面積を縮小することができ、小型の半導体装置とすることができる。
　チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ２００を、一部の工程を共通にして同じ基板上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性を求められるトランジスタにトランジスタ２００を適用することにより、高い性能の半導体装置とすることができる。
　トランジスタ１００のソース電極及びドレイン電極として機能する導電層１１２ａ及び導電層１１２ｂは異なる面上に設けられる。具体的には、導電層１１２ａは基板１０２上に設けられ、導電層１１２ｂは絶縁層１１０上に設けられ、絶縁層１１０は導電層１１２ａと導電層１１２ｂに挟持される。一方、トランジスタ２００のソース電極及びドレイン電極として機能する導電層２１２ａ及び導電層２１２ｂは同じ面上に設けられる。具体的には、導電層２１２ａ及び導電層２１２ｂは基板１０２上に設けられる。トランジスタ１００のソース電極及びドレイン電極の一方は、トランジスタ２００のソース電極及びドレイン電極と異なる面上に設けられ、他方は、トランジスタ２００のソース電極及びドレイン電極と同じ面上に設けられるともいえる。
　例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。
　トランジスタ１００及びトランジスタ２００を覆うように、絶縁層１９５が設けられる。絶縁層１９５は、トランジスタ１００及びトランジスタ２００の保護層として機能する。
　次に、トランジスタ１００及びトランジスタ２００の詳細な構成について、説明する。
　半導体層１０８及び半導体層２０８はそれぞれ、半導体特性を示す金属酸化物（酸化物半導体ともいう）を有することが好ましい。
　半導体層１０８及び半導体層２０８に用いる金属酸化物のバンドギャップはそれぞれ、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。
　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ電流が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
　なお、半導体層１０８及び半導体層２０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体または結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
　また、半導体層１０８及び半導体層２０８に用いる半導体材料は、特に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、窒化物半導体、及び、酸化物半導体（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
　例えば、半導体層１０８及び半導体層２０８はそれぞれ、シリコンを用いることもできる。シリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。チャネル形成領域に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製することができる。チャネル形成領域に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、チャネル形成領域に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
　絶縁層１１０は、１層以上の無機絶縁膜を有することが好ましい。無機絶縁膜に用いることができる材料として、例えば、酸化物、窒化物、酸化窒化物、及び窒化酸化物が挙げられる。酸化物として、例えば、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、酸化セリウム、ガリウム亜鉛酸化物、及び、ハフニウムアルミネートが挙げられる。窒化物として、例えば、窒化シリコン、及び窒化アルミニウムが挙げられる。酸化窒化物として、例えば、酸化窒化シリコン、酸化窒化アルミニウム、酸化窒化ガリウム、酸化窒化イットリウム、及び、酸化窒化ハフニウムが挙げられる。窒化酸化物として、例えば、窒化酸化シリコン、及び窒化酸化アルミニウムが挙げられる。
　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　トランジスタ２００において、半導体層２０８の絶縁層１１０と接する領域は、チャネル形成領域として機能する。トランジスタ１００において、半導体層１０８の絶縁層１１０と接する領域は、チャネル形成領域として機能する。半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、半導体層１０８と絶縁層１１０、及び半導体層２０８と絶縁層１１０との界面特性を向上させるため、絶縁層１１０の半導体層１０８と接する領域の少なくとも一部、及び半導体層２０８と接する領域の少なくとも一部は酸素を有することが好ましい。具体的には、絶縁層１１０における半導体層１０８のチャネル形成領域と接する領域、及び半導体層２０８のチャネル形成領域と接する領域は、酸素を有することが好ましい。絶縁層１１０における半導体層１０８のチャネル形成領域と接する領域、及び半導体層２０８のチャネル形成領域と接する領域に、酸化物及び酸化窒化物の一以上を好適に用いることができる。
　絶縁層１１０は、積層構造を有することが好ましい。図５Ｂ等では、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、を有する例を示している。
　図５Ａ及び図５Ｂに示すトランジスタ２００の拡大図を、図６Ａ及び図６Ｂに示す。トランジスタ１００の拡大図を、図７Ａ及び図７Ｂに示す。
　絶縁層１１０ｂは酸素を有することが好ましく、前述の酸化物及び酸化窒化物のいずれか一つまたは複数を用いることが好ましい。具体的には、絶縁層１１０ｂには、酸化シリコン及び酸化窒化シリコンの一方または双方を好適に用いることができる。これより、少なくとも半導体層２０８の絶縁層１１０ｂと接する領域、及び半導体層１０８の絶縁層１１０ｂと接する領域はそれぞれ、チャネル形成領域として機能することができる。
　絶縁層１１０ｂには、加熱により酸素を放出する膜を用いるとより好ましい。トランジスタ１００の作製工程中に加わる熱により、絶縁層１１０ｂが酸素を放出することで、半導体層１０８に酸素を供給することができる。絶縁層１１０ｂから半導体層１０８、特にチャネル形成領域に酸素を供給することで、酸素欠損（ＶＯ）が修復され、酸素欠損（ＶＯ）を低減することができる。さらに、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨとも記す）を、酸素の供給により、低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　例えば、酸素を含む雰囲気における加熱処理、または、酸素を含む雰囲気におけるプラズマ処理を行うことで、絶縁層１１０ｂに酸素を供給することができる。また、絶縁層１１０ｂの上面に、スパッタリング法により、酸素を含む雰囲気で酸化物膜を形成することで酸素を供給してもよい。その後、当該酸化物膜を除去してもよい。なお、後述する実施の形態３では、金属酸化物層１３７を形成することで、絶縁層１１０ｂに酸素を供給する例を示す。
　絶縁層１１０ｂは、スパッタリング法、またはプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用い、成膜ガスに水素を含むガスを用いない方法で形成することで、水素の含有量の極めて少ない膜とすることができる。そのため、チャネル形成領域に水素が供給されることを抑制し、トランジスタ１００の電気特性の安定化を図ることができる。
　絶縁層１１０ｂにおいて、物質（例えば、原子、分子及びイオン）が拡散しやすいことが好ましい。絶縁層１１０ｂにおける物質の拡散係数が大きいことが好ましいともいえる。特に、絶縁層１１０ｂは、酸素が拡散しやすいことが好ましい。つまり、絶縁層１１０ｂにおける酸素の拡散係数が大きいことが好ましい。絶縁層１１０ｂに含まれる酸素は、絶縁層１１０ｂ中を拡散し、絶縁層１１０ｂと半導体層１０８の界面を介して半導体層１０８に供給されるとともに、絶縁層１１０ｂと半導体層２０８の界面を介して半導体層２０８に供給される。
　ここで、半導体層１０８及び半導体層２０８に導電率の高い材料を用いることで、オン電流の大きいトランジスタとすることができる。しかしながら、導電率の高い材料を用いると酸素欠損（ＶＯ）が形成されやすく、チャネル形成領域の酸素欠損（ＶＯ）の増加によってＶＯＨが増加することにより、トランジスタのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。例えば、ｎチャネル型トランジスタでは、しきい値電圧がマイナス側にシフトすることで、カットオフ電流が大きくなってしまう場合がある。絶縁層１１０ｂを設けることにより、少なくとも半導体層１０８の絶縁層１１０ｂと接する領域及び半導体層２０８の絶縁層１１０ｂと接する領域、つまりトランジスタ１００及びトランジスタ２００のチャネル形成領域に酸素が供給され、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。これにより、しきい値電圧がシフトすることが抑制され、小さいカットオフ電流と、大きいオン電流が両立したトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した半導体装置とすることができる。
　半導体層１０８の導電層１１２ａと接する領域は、トランジスタ１００のソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域は他方として機能する。ソース領域及びドレイン領域は、チャネル形成領域と比較して電気抵抗が低い領域である。ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い領域、酸素欠陥密度が高い領域ともいえる。
　絶縁層１１０ａは、絶縁層１１０ｂと導電層１１２ａとの間に設けられる。絶縁層１１０ｃは、絶縁層１１０ｂと導電層１１２ｂの間に設けられる。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、自身から放出される不純物（例えば、水素及び水）の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、絶縁層１１０ａ及び絶縁層１１０ｃに含まれる不純物が、チャネル形成領域に拡散することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、酸素が透過しにくい膜を用いることが好ましい。これにより、絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ａを介して導電層１１２ａに拡散することを抑制できる。同様に、絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ｃを介して導電層１１２ｂに拡散することを抑制できる。これにより、導電層１１２ａ及び導電層１１２ｂが酸化され、これらの電気抵抗が高くなることを抑制できる。それとともに、絶縁層１１０ｂに含まれる酸素が絶縁層１１０ａ側、及び絶縁層１１０ｃ側に拡散することが抑制されるため、絶縁層１１０ｂからチャネル形成領域へ供給される酸素の量が増え、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれに酸素が拡散しにくい膜を用いることより、絶縁層１１０ｂから、チャネル形成領域に効果的に酸素を供給することができる。なお、絶縁層１１０ａ及び絶縁層１１０ｃの一方または双方を設けない構成としてもよい。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ窒素を有することが好ましく、前述の窒化物及び窒化酸化物のいずれか一つまたは複数を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、窒化シリコンまたは窒化酸化シリコンを好適に用いることができる。または、絶縁層１１０ａ及び絶縁層１１０ｃの一方また双方に酸化物及び酸化窒化物のいずれか一つまたは複数を用いてもよい。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、酸化アルミニウムを好適に用いることができる。なお、絶縁層１１０ａは絶縁層１１０ｃと同じ材料を用いてもよく、異なる材料を用いてもよい。
　なお、本明細書等において、異なる材料とは、構成元素の一部または全てが異なる材料、または構成元素が同じで組成が異なる材料をいう。
　絶縁層１１０ａの厚さＴ１１０ａは、例えば、３ｎｍ以上、５ｎｍ以上、１０ｎｍ以上、２０ｎｍ以上、５０ｎｍ以上、または７０ｎｍ以上であって、１μｍ未満、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１５０ｎｍ以下、または１２０ｎｍ以下とすることができる。厚さＴ１１０ａは、図７Ｂに示すように、断面視における絶縁層１１０ａの被形成面（ここでは、導電層１１２ａの上面）と絶縁層１１０ｂの下面の最短距離とすることができる。
　絶縁層１１０ａの厚さＴ１１０ａが厚いと、絶縁層１１０ａから放出される不純物の量が多くなり、チャネル形成領域に拡散する不純物の量が多くなってしまう場合がある。一方、厚さＴ１１０ａが薄いと、絶縁層１１０ｂに含まれる酸素が絶縁層１１０ａを介して、導電層１１２ａ側に拡散し、チャネル形成領域に供給される酸素の量が減ってしまう場合がある。厚さＴ１１０ａを前述の範囲とすることにより、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減できる。また、絶縁層１１０ｂに含まれる酸素によって導電層１１２ａが酸化され、導電層１１２ａの電気抵抗が高くなることを抑制できる。
　絶縁層１１０ｃの厚さＴ１１０ｃは、例えば、３ｎｍ以上、５ｎｍ以上、１０ｎｍ以上、１５ｎｍ以上、または２０ｎｍ以上であって、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１５０ｎｍ以下、１２０ｎｍ以下、または１００ｎｍ以下とすることができる。厚さＴ１１０ｃは、図７Ｂに示すように、断面視における絶縁層１１０ｃの被形成面（ここでは、絶縁層１１０ｂの上面）と導電層１１２ｂの下面の最短距離とすることができる。
　絶縁層１１０ｃの厚さＴ１１０ｃが厚いと、絶縁層１１０ｃから放出される不純物の量が多くなり、チャネル形成領域に拡散する不純物の量が多くなってしまう場合がある。一方、厚さＴ１１０ｃが薄いと、絶縁層１１０ｂに含まれる酸素が絶縁層１１０ｃを介して、導電層１１２ｂ側に拡散し、チャネル形成領域に供給される酸素の量が減ってしまう場合がある。厚さＴ１１０ｃを前述の範囲とすることにより、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減できる。また、絶縁層１１０ｂに含まれる酸素によって導電層１１２ｂが酸化され、導電層１１２ｂの電気抵抗が高くなることを抑制できる。
　半導体層１０８の絶縁層１１０ａと接する領域、及び、絶縁層１１０ｃと接する領域の少なくとも一つは、チャネル形成領域と比較して電気抵抗が低い領域（以下、低抵抗領域とも記す）であってもよい。当該領域は、チャネル形成領域と比較してキャリア濃度が高い領域、酸素欠陥密度が高い領域ともいえる。絶縁層１１０ａに不純物（例えば、水及び水素）を放出する材料を用いることで、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ａと接する領域（ソース領域及びドレイン領域の一方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。同様に、絶縁層１１０ｃに不純物を放出する材料を用いることで、半導体層１０８の絶縁層１１０ｃと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ｂと接する領域（ソース領域及びドレイン領域の他方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。低抵抗領域は、ドレイン電界を緩和するためのバッファ領域として機能することができる。なお、これらの低抵抗領域が、ソース領域またはドレイン領域として機能してもよい。
　ドレイン領域とチャネル形成領域との間に低抵抗領域を設けることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。例えば、導電層１１２ａがドレイン電極として機能し、導電層１１２ｂがソース電極として機能する場合、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。導電層１１２ａがソース電極として機能し、導電層１１２ｂがドレイン電極として機能する場合、半導体層１０８の絶縁層１１０ｃと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。
　また半導体層１０８と同様に、半導体層２０８の絶縁層１１０ａと接する領域は、チャネル形成領域と比較して低抵抗領域であってもよい。当該領域は、チャネル形成領域と比較してキャリア濃度が高い領域、酸素欠陥密度が高い領域ともいえる。絶縁層１１０ａに不純物（例えば、水または水素）を放出する材料を用いることで、絶縁層１１０ａと接する領域を低抵抗領域とすることができる。半導体層２０８は、導電層２１２ａと接する領域（ソース領域及びドレイン領域の一方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。低抵抗領域は、ドレイン電界を緩和するためのバッファ領域として機能することができる。なお、低抵抗領域が、ソース領域またはドレイン領域として機能してもよい。
　前述したように、絶縁層１１０ａ及び絶縁層１１０ｃから放出される不純物の量が多すぎると、チャネル形成領域に不純物が拡散してしまう恐れがある。絶縁層１１０ａ及び絶縁層１１０ｃに不純物を放出する材料を用いる場合であっても、放出される不純物の量は少ないことが好ましい。
　なお、絶縁層１１０は、少なくとも絶縁層１１０ｂを有することが好ましい。例えば、絶縁層１１０ａ及び絶縁層１１０ｃの一方または双方を有さない構成としてもよい。また、絶縁層１１０を２層、または４層以上の積層構造としてもよく、単層構造としてもよい。
　開口１４５、開口１４１及び開口１４３の上面形状に限定はなく、例えば、円形、楕円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形は、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図５Ａ等に示すように、開口１４１及び開口１４３の上面形状はそれぞれ、円形であることが好ましい。開口の上面形状を円形とすることにより、開口を形成する際の加工精度を高めることができ、微細なサイズの開口を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
　また、図５Ａ等では、開口１４５の上面形状を、円形状としているが、本発明はこれに限られるものではなく、上述の通り様々な形状をとることができる。
　本明細書等において、開口１４５の上面形状とは、絶縁層１１０の開口１４５側の上面端部の形状を指す。開口１４１の上面形状とは、絶縁層１１０の開口１４１側の上面端部の形状を指す。また、開口１４３の上面形状とは、導電層１１２ｂの開口１４３側の下面端部の形状を指す。
　図５Ａ等に示すように、開口１４１の上面形状と開口１４３の上面形状とは互いに一致、または概略一致させることができる。このとき、図５Ｂ等に示すように、導電層１１２ｂの開口１４３側の下面端部は、絶縁層１１０の開口１４１側の上面端部と一致、または概略一致することが好ましい。導電層１１２ｂの下面とは、絶縁層１１０側の面を指す。絶縁層１１０の上面とは、導電層１１２ｂ側の面を指す。この場合、開口１４１と開口１４３を合わせて一つの開口とみることもできる。
　なお、開口１４１の上面形状と開口１４３の上面形状とは互いに一致しなくてもよい。また、開口１４１と開口１４３の上面形状が円形であるとき、開口１４１と開口１４３は同心円状であってもよく、同心円状でなくてもよい。
　トランジスタ１００のチャネル長及びチャネル幅について、図７Ａ及び図７Ｂを用いて説明する。
　図７Ｂでは、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。トランジスタ１００のチャネル長Ｌ１００は、断面視における絶縁層１１０ｂの開口１４１側の側面の長さに相当する。つまり、チャネル長Ｌ１００は、絶縁層１１０ｂの厚さＴ１１０ｂ、及び絶縁層１１０ｂの開口１４１側の側面と絶縁層１１０ｂの被形成面（ここでは、絶縁層１１０ａの上面）とのなす角の角度θ１１０で決まる。したがって、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。具体的には、従来のフラットパネルディスプレイの量産用の露光装置（例えば、最小線幅２μｍまたは１．５μｍ程度）では実現できなかった、極めて小さいチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
　チャネル長Ｌ１００は、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。例えば、チャネル長Ｌ１００を、１００ｎｍ以上１μｍ以下とすることもできる。
　チャネル長Ｌ１００を小さくすることにより、トランジスタ１００のオン電流を大きくすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、小型の半導体装置とすることができる。例えば、本発明の一態様の半導体装置を大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小できるため、表示装置の額縁を狭くすることができる。
　絶縁層１１０ｂの厚さＴ１１０ｂ及び角度θ１１０を調整することにより、チャネル長Ｌ１００を制御することができる。なお、図７Ｂでは、絶縁層１１０ｂの厚さＴ１１０ｂを一点鎖線の両矢印で示している。
　絶縁層１１０ｂの厚さＴ１１０ｂは、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。
　なお、図７Ｂなどでは、絶縁層１１０の開口１４１側の側面が垂直形状である例を示しているが、図９Ｃに示すように、絶縁層１１０の開口１４１側の側面をテーパ形状にすることもできる。絶縁層１１０の開口１４１側の側面をテーパ形状にする場合、角度θ１１０は、９０度以下であることが好ましい。角度θ１１０を小さくすることにより、絶縁層１１０上に形成される層（例えば、半導体層１０８）の被覆性を高めることができる。また、角度θ１１０が小さいほど、チャネル長Ｌ１００を大きくすることができ、角度θ１１０が大きいほど、チャネル長Ｌ１００を小さくすることができる。
　角度θ１１０は、例えば、３０度以上、３５度以上、４０度以上、４５度以上、５０度以上、５５度以上、６０度以上、６５度以上、または７０度以上であって、９０度以下、８５度以下、または８０度以下とすることができる。角度θ１１０は、７５度以下、７０度以下、６５度以下、または６０度以下としてもよい。
　なお、図７Ｂ等では、断面視において、絶縁層１１０の開口１４１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１１０の開口１４１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　ここで、導電層１１２ｂは、開口１４１の内部に設けないことが好ましい。具体的には、導電層１１２ｂは、絶縁層１１０の開口１４１側の側面と接する領域を有さないことが好ましい。導電層１１２ｂを開口１４１の内側にも設ける場合、トランジスタ１００のチャネル長Ｌ１００が絶縁層１１０ｂの側面の長さより短くなり、チャネル長Ｌ１００の制御が困難になってしまう場合がある。したがって、開口１４３の上面形状が開口１４１の上面形状と一致、または、上面視（平面視ともいう）において開口１４３が開口１４１を包含することが好ましい。
　図７Ａ及び図７Ｂでは、開口１４１の幅Ｄ１４１を二点鎖線の両矢印で示している。図７Ａでは、開口１４１の上面形状が円形である例を示す。このとき、幅Ｄ１４１は当該円の直径に相当し、トランジスタ１００のチャネル幅Ｗ１００は当該円の円周の長さとなる。すなわち、チャネル幅Ｗ１００は、π×Ｄ１４１となる。このように、開口１４１の上面形状が円形であると、他の形状に比べて、チャネル幅Ｗ１００の小さいトランジスタを実現できる。
　開口１４１の幅Ｄ１４１は、深さ方向で変化する場合がある。開口１４１の幅Ｄ１４１として、例えば、断面視における絶縁層１１０ｂ（または絶縁層１１０）の最も高い位置の径、最も低い位置の径、及びこれらの中間点の位置の径の３つの平均値を用いることができる。または、開口１４１の径として、例えば、断面視における絶縁層１１０ｂ（または絶縁層１１０）の最も高い位置の径、最も低い位置の径、またはこれらの中間点の位置の径の、いずれかの径を用いてもよい。
　フォトリソグラフィ法を用いて開口１４１を形成する場合、開口１４１の幅Ｄ１４１は露光装置の限界解像度以上となる。幅Ｄ１４１は、例えば、２００ｎｍ以上、３００ｎｍ以上、４００ｎｍ以上、または、５００ｎｍ以上であって、５μｍ未満、４．５μｍ以下、４μｍ以下、３．５μｍ以下、３μｍ以下、２．５μｍ以下、２μｍ以下、１．５μｍ以下、または１μｍ以下とすることができる。
　なお、トランジスタ１００のチャネル長Ｌ１００を小さくする場合、絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、自身から放出される水素の量がより少ない材料を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃに少量でも水素を放出する材料を用いる場合は、これらの厚さが薄いことが好ましい。例えば、チャネル長Ｌ１００を１００ｎｍ以下とする場合、絶縁層１１０ａの厚さＴ１１０ａ及び絶縁層１１０ｃの厚さＴ１１０ｃはそれぞれ、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下が好ましい。これにより、チャネル形成領域に拡散する不純物の量を少なくすることができ、チャネル長Ｌ１００が短い場合においても良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　なお、ここでは半導体層１０８の絶縁層１１０ｂと接する領域がチャネル形成領域として機能する構成を例に挙げて説明したが、本発明の一態様はこれに限られない。半導体層１０８の絶縁層１１０ａと接する領域もチャネル形成領域として機能してもよい。同様に、絶縁層１１０ｃと接する領域もチャネル形成領域として機能してもよい。
　図５Ｂ等では、トランジスタ１００において、半導体層１０８、絶縁層１０６及び導電層１０４が開口１４１及び開口１４３を覆う例を示しているが、本発明の一態様はこれに限られない。絶縁層１１０と、導電層１１２ａとによって段差が形成され、当該段差に沿って半導体層１０８、絶縁層１０６及び導電層１０４が設けられる構成としてもよい。
　なお、図９Ａに示すように、トランジスタ１００において、開口１４１及び開口１４３の側壁に沿って、サイドウォール状に半導体層１０８及び絶縁層１０９を設ける構成にしてもよい。ここで、半導体層１０８は半導体層２０８と同様の形状となり、絶縁層１０９は絶縁層２０９と同様の形状になる。また、絶縁層１０９は、絶縁層２０９と同様の工程で形成することができるため、絶縁層１０９と絶縁層１０９は同様の絶縁性材料を有する。図９Ａに示すように、半導体層１０８の上部は、開口１４３の側壁である導電層１１２ｂの側面に接する。また、半導体層１０８の下面は、導電層１１２ａの上面に接する。この場合、トランジスタ１００において、半導体層１０８の少なくとも一部が、絶縁層１０９及び絶縁層１０６を介して、導電層１０４と対向する。つまり、絶縁層１０９及び絶縁層１０６がトランジスタ１００のゲート絶縁層として機能する。
　また、図９Ｂに示すように、トランジスタ１００において、開口１４１及び開口１４３の内側に設けられた半導体層１０８のさらに内側に絶縁層１０９を設ける構成にしてもよい。つまり、図７Ｂに示すトランジスタ１００の構成にさらに絶縁層１０９を設ける構成にしてもよい。この場合、トランジスタ１００において、半導体層１０８の少なくとも一部が、絶縁層１０９及び絶縁層１０６を介して、導電層１０４と対向する。つまり、絶縁層１０９及び絶縁層１０６がトランジスタ１００のゲート絶縁層として機能する。
　次に、トランジスタ２００のチャネル長及びチャネル幅について、図６Ａ及び図６Ｂを用いて説明する。
　図６Ａでは、トランジスタ２００のチャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂを実線の両矢印で示している。チャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂは、開口１４５の側壁に設けられた半導体層２０８の周長方向に沿った、導電層２１２ａと導電層２１２ｂの距離に相当する。図６Ａに示すように、開口１４５の側壁全体にわたって、環状の半導体層２０８が設けられているため、半導体層２０８における導電層２１２ａと導電層２１２ｂとをつなぐ経路が２つ存在し、そのうち一方の長さをチャネル長Ｌ２００ａ、他方の長さをチャネル長Ｌ２００ｂとすることができる。チャネル長Ｌ２００ａとチャネル長Ｌ２００ｂが等しいまたは概略等しいことが好ましい。この場合、導電層２１２ａと導電層２１２ｂを開口１４５に対して対称に配置することが好ましい。例えば、図６Ａに示すように、円形の開口１４５の両端に導電層２１２ａと導電層２１２ｂを設けることで、チャネル長Ｌ２００ａとチャネル長Ｌ２００ｂを等しくすることができる。このように、トランジスタ２００のチャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂは、開口１４５の上面形状、及び大きさによって制御することができる。よって、チャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂは、チャネル長Ｌ１００より大きくすることができる。
　また、図６Ｂでは、トランジスタ２００のチャネル幅Ｗ２００を破線の両矢印で示している。チャネル幅Ｗ２００は、開口１４５の深さ方向に沿った半導体層２０８の幅と、半導体層２０８の突出部の長さの和となる。ただし、半導体層２０８の突出部が、開口１４５の深さ方向に沿った半導体層２０８の幅に対して十分小さい場合、開口１４５の深さ方向に沿った半導体層２０８の幅をチャネル幅Ｗ２００と近似することができる。また、図６Ａに示すように、チャネル長Ｌ２００ａとチャネル長Ｌ２００ｂが等しいまたは概略等しい場合、両方の経路がチャネル形成領域として機能するため、トランジスタ２００の実質的なチャネル幅が、チャネル幅Ｗ２００の２倍になる場合がある。
　トランジスタ２００のチャネル幅Ｗ２００は、絶縁層１１０の厚さ（特に絶縁層１１０ｂの厚さ）によって制御することができる。ここで、トランジスタ２００とトランジスタ１００で、絶縁層１１０は共通であるため、トランジスタ２００のチャネル幅Ｗ２００をフォトリソグラフィの露光限界以下の非常に微細な構造にすることができる。チャネル幅Ｗ２００は、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。
　以上のように、トランジスタ２００では、チャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂを大きくし、チャネル幅Ｗ２００を小さくすることができる。これにより、トランジスタ２００を、飽和性の高いトランジスタにすることができる。
　前述したように、トランジスタ１００のチャネル長Ｌ１００は露光装置の限界解像度よりも小さな値とすることができる。一方、絶縁層１１０ｂの膜厚によって、チャネル長Ｌ１００が規定されるため、同一面上に同一工程で複数のトランジスタ１００を形成する場合、全てのトランジスタ１００のチャネル長が同じになる。これに対して、トランジスタ２００は、チャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂを開口１４５の上面形状、及び大きさによって制御することができる。さらに、トランジスタ２００は、トランジスタ１００と一部の工程を共通にして形成することができる。よって、チャネル長が短いトランジスタ１００と、よりチャネル長が長いトランジスタ２００を、生産性良く、同一面上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性が求められるトランジスタにトランジスタ２００を適用することにより、それぞれのトランジスタの利点を活かした高い性能の半導体装置１０とすることができる。例えば、表示装置に半導体装置１０を用いる場合、トランジスタ１００を、スイッチとして機能するトランジスタに適用し、トランジスタ２００を、発光素子に流れる電流を制御するための駆動トランジスタに適用することができる。
　トランジスタ１００とトランジスタ２００を一部の工程を共通にして形成することができる。具体的には、半導体層１０８及び半導体層２０８は、同じ工程で形成することができる。絶縁層１０６の一部はトランジスタ１００のゲート絶縁層として機能し、絶縁層１０６の他の一部はトランジスタ２００のゲート絶縁層として機能する。導電層１０４及び導電層２０４は、同じ工程で形成することができる。導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂは、同じ工程で形成することができる。したがって、半導体装置１０の生産性を高め、製造コストを低くすることができる。
　また、トランジスタ２００をトランジスタ１００と並行して形成する場合、絶縁層１１０ｂの開口１４５側の側面と絶縁層１１０ｂの被形成面（ここでは、絶縁層１１０ａの上面）とのなす角も、トランジスタ１００と同様に角度θ１１０に一致、または概略一致する場合がある。なお、図６Ｂなどでは、絶縁層１１０の開口１４５側の側面が垂直形状である例を示しているが、図８Ａに示すように、絶縁層１１０の開口１４５側の側面をテーパ形状にすることもできる。
　図６Ｂ等において、半導体層２０８の上端部の高さ、絶縁層２０９の上端部の高さ、及び絶縁層１１０の上面の高さは、一致または概略一致する構成について示したが、本発明はこれに限られるものではない。例えば、図８Ｂに示すように、半導体層２０８の上端部及び絶縁層２０９の上端部が、絶縁層１１０の上面より低くなる構成にしてもよい。この場合、絶縁層１０６が絶縁層１１０の側面の一部に接する。また、半導体層２０８の突出部の側面の下部が、導電層２１２ａ（または導電層２１２ｂ）の側面の上部より後退した形状になってもよい。この場合、絶縁層１０６が導電層２１２ａ（または導電層２１２ｂ）の上面に接する。
　また、図６Ｂ等において、半導体層２０８の上端部の高さと絶縁層２０９の上端部の高さが一致または概略一致し、絶縁層２０９の開口１４５の中央部側の側面の下部と、半導体層２０８の突出部の側面の上部が一致または概略一致する構成について示したが、本発明はこれに限られるものではない。例えば、図８Ｃに示すように、半導体層２０８の上端部が、絶縁層２０９の上端部より低くなる構成にしてもよい。この場合、半導体層２０８の上端部の上に、半導体層２０８、絶縁層２０９、絶縁層１１０、及び絶縁層１０６で囲まれる空洞２１７が形成される場合がある。また、例えば、図８Ｃに示すように、半導体層２０８の突出部の側面が、絶縁層２０９の開口１４５の中央部側の側面より後退した形状になってもよい。この場合、半導体層２０８の突出部の側面の開口１４５の中央側に、半導体層２０８、絶縁層２０９、導電層２１２ａ（または導電層２１２ｂ）、及び絶縁層１０６で囲まれる空洞２１８が形成される場合がある。
［半導体層１０８、半導体層２０８］
　半導体層１０８及び半導体層２０８に用いることができる金属酸化物について、具体的に説明する。金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウム及びスズの一種または複数種がさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　半導体層１０８及び半導体層２０８はそれぞれ、例えば、インジウム酸化物（Ｉｎ酸化物）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯとも記す）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムタングステン酸化物（Ｉｎ−Ｗ酸化物、ＩＷＯとも記す）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、またはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物（ＩＴＳＯとも記す）、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。なお、インジウム酸化物などに代表されるＺｎを含まない材料は、Ｓｉプロセスとの親和性が高いため好適である。一方で、Ｚｎを含む材料は、結晶性を高めることができるため好適である。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流が大きいトランジスタを実現できる。
　なお、金属酸化物は、インジウムに代えて、または、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、キャリア濃度の増加、または、バンドギャップの縮小などが生じ、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損（ＶＯ）が形成されることを抑制できる。したがって、酸素欠損（ＶＯ）に起因するキャリア生成が抑制され、オフ電流が小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　半導体層１０８及び半導体層２０８に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：４、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比未満であってもよい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損（ＶＯ）の生成を抑制することができる。
　なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数の割合の合計を、元素Ｍの原子数の割合とすることができる。
　本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
　半導体層１０８及び半導体層２０８にインジウムの含有率が高い材料を用いることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。さらに、元素Ｍを有することで、酸素欠損（ＶＯ）の生成を抑制することができる。元素Ｍの含有率（含有される全ての金属元素の原子数の和に対する元素Ｍの原子数の割合）は、０．１％以上３％以下が好ましく、さらには０．１％以上２％以下が好ましい。これにより、電気特性が良好なトランジスタとすることができる。例えば、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を用いることが好ましい。元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましい。具体的には、Ｉｎ：Ｓｎ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を好適に用いることができる。または、Ｉｎ：Ａｌ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を好適に用いることができる。
　ここで、半導体層１０８及び半導体層２０８に多結晶構造の金属酸化物を用いると、結晶粒界が再結合中心となり、キャリアが捕獲されることにより、トランジスタのオン電流が小さくなってしまう場合がある。多結晶構造になりやすい組成の金属酸化物を用いる場合、結晶化を阻害する元素を含むことが好ましい。例えば、ＩＴＯと比較して、ＩＴＳＯは多結晶構造になりづらいため、半導体層１０８及び半導体層２０８に好適に用いることができる。ＩＴＳＯを用いる場合、シリコンの含有率（含有される全ての金属元素の原子数の和に対するシリコンの原子数の割合）は、１％以上２０％以下が好ましく、さらには３％以上２０％以下が好ましく、さらには３％以上１５％以下が好ましく、さらには５％以上１５％以下が好ましい。具体的には、Ｉｎ：Ｓｎ：Ｓｉ＝４５：５：４、Ｉｎ：Ｓｎ：Ｓｉ＝９５：５：８、及びこれらの近傍の金属酸化物を好適に用いることができる。
　半導体層１０８及び半導体層２０８の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
　半導体層１０８及び半導体層２０８はそれぞれ、２以上の金属酸化物層を有する積層構造としてもよい。半導体層１０８及び半導体層２０８のそれぞれが有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
　半導体層１０８及び半導体層２０８のそれぞれが有する２以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム、アルミニウム、またはスズを用いることが特に好ましい。第１の金属酸化物層と第２の金属酸化物層における元素Ｍは、同じであってもよく、互いに異なっていてもよい。例えば、第１の金属酸化物層と第２の金属酸化物層は、互いに組成が異なるＩＧＺＯ層であってもよい。
　例えば、Ｉｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
　なお、第１の金属酸化物を有する第１の金属酸化物層と、第２の金属酸化物を有する第２の金属酸化物層の積層構造とし、第１の金属酸化物の組成と第２の金属酸化物の組成が同じ、または概略同じである場合、第１の金属酸化物層と第２の金属酸化物層の境界（界面）を明確に確認できない場合がある。
　半導体層１０８及び半導体層２０８は、結晶性を有する金属酸化物を用いることが好ましい。結晶性を有する金属酸化物の構造として、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物を用いることにより、半導体層１０８中及び半導体層２０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層１０８及び半導体層２０８はそれぞれ、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いることが好ましい。
　ＣＡＡＣ−ＯＳは、複数の層状結晶を有する。当該結晶のｃ軸は、被形成面の法線方向に配向している。半導体層１０８及び半導体層２０８はそれぞれ、被形成面に対して平行または概略平行な層状結晶を有することが好ましい。例えば、半導体層１０８は、導電層１１２ｂの上面と接する領域においては当該上面に対して平行または概略平行な層状結晶を有し、導電層１１２ｂの側面と接する領域においては当該側面に対して平行または概略平行な層状結晶を有することが好ましい。特に、半導体層１０８は、開口１４１において、被形成面である絶縁層１１０の側面に対して平行または概略平行な層状結晶を有することが好ましい。このような構成とすることにより、トランジスタ１００のチャネル長方向に対して、半導体層１０８の層状結晶が概略平行に形成されるため、オン電流の大きいトランジスタとすることができる。同様に、半導体層２０８は、被形成面（ここでは、絶縁層１１０の側面、導電層２１２ａの側面、及び導電層２１２ｂの側面）に対して平行または概略平行な層状結晶を有することが好ましい。特に、半導体層２０８は、導電層２０４と重なる領域において、被形成面である絶縁層１１０の側面に対して平行または概略平行な層状結晶を有することが好ましい。
　チャネル形成領域に結晶性が高い金属酸化物を用いることで、チャネル形成領域中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
　金属酸化物をスパッタリング法により形成する場合、形成時の基板温度が高いほど、結晶性の高い金属酸化物を形成することができる。形成時の基板温度は、例えば、形成時に基板が置かれるステージの温度により調整できる。また、形成に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）、または処理室内の酸素分圧が高いほど、結晶性の高い金属酸化物を形成することができる。
　半導体層１０８及び半導体層２０８の結晶性は、例えば、Ｘ線回折（ＸＲＤ：ＸＲａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
　半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、チャネル形成領域のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、金属酸化物に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。
　半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域のキャリア濃度の下限値について限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
　半導体層１０８及び半導体層２０８はそれぞれ、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流が大きいトランジスタを提供することができる。
　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタのチャネル形成領域として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
［導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂ］
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂはそれぞれ、単層構造または２層以上の積層構造にすることができる。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂに用いることができる材料として、それぞれ、例えば、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一または複数、並びに前述した金属の一または複数を成分とする合金が挙げられる。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂにはそれぞれ、銅、銀、金、及びアルミニウムのうち一または複数を含む、低抵抗な導電材料を好適に用いることができる。特に、銅またはアルミニウムは量産性に優れるため好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂにはそれぞれ、導電性を有する金属酸化物（酸化物導電体）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として、例えば、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（シリコンを含むＩＴＯ、ＩＴＳＯともいう）、ガリウムを添加した酸化亜鉛、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。特にインジウムを含む酸化物導電体は、導電性が高いため好ましい。
　半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂはそれぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜と、の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂはそれぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウェットエッチング法により加工できるため、製造コストを削減できる。
　なお、導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂは互いに同じ材料を用いてもよく、異なる材料を用いてもよい。例えば、同一の工程で形成することができる、導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂは、互いに同じ材料を用いることが好ましい。また、同一の工程で形成することができる、導電層１０４及び導電層２０４は、互いに同じ材料を用いることが好ましい。
　導電層１１２ａ及び導電層１１２ｂは、半導体層１０８と接する領域を有する。導電層２１２ａ及び導電層２１２ｂは、半導体層２０８と接する領域を有する。半導体層１０８として金属酸化物を用いる場合、導電層１１２ａ及び導電層１１２ｂに酸化されやすい金属（例えば、アルミニウム）を用いると、導電層１１２ａと半導体層１０８との間、及び導電層１１２ｂと半導体層１０８との間に絶縁性の酸化物（例えば、酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。同様に、半導体層２０８として金属酸化物を用いる場合、導電層２１２ａ及び導電層２１２ｂに酸化されやすい金属を用いると、導電層２１２ａと半導体層２０８との間、及び導電層２１２ｂと半導体層２０８との間に絶縁性の酸化物が形成され、これらの導通を妨げる恐れがある。そのため、導電層１１２ａ、導電層１１２ｂ、導電層２１２ａ及び導電層２１２ｂには、酸化されにくい導電材料、酸化されても電気抵抗が低く保たれる導電材料、または酸化物導電材料を用いることが好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層１１２ａ及び導電層１１２ｂにはそれぞれ、例えば、チタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物を用いることが好ましい。これらは、酸化されにくい導電材料、または、酸化されても電気抵抗が低く保たれる材料であるため、好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層２１２ａ及び導電層２１２ｂにはそれぞれ、前述の酸化物導電体を用いることができる。具体的には、酸化インジウム、酸化亜鉛、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、シリコンを含むＩｎ−Ｓｎ酸化物、ガリウムを添加した酸化亜鉛などの酸化物導電体を用いることができる。
　導電層１１２ａ、導電層１１２ｂ、導電層２１２ａ及び導電層２１２ｂにはそれぞれ、窒化物導電体を用いてもよい。窒化物導電体として、例えば、窒化タンタル、及び窒化チタンが挙げられる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ及び導電層２０４はそれぞれ、積層構造を有してもよい。このとき、少なくとも半導体層１０８または半導体層２０８と接する領域には、酸化されにくい導電材料、酸化されても電気抵抗が低く保たれる導電材料、または酸化物導電材料を用いることが好ましい。また、半導体層１０８または半導体層２０８と接しない領域には、電気抵抗率の低い材料を用いることが好ましい。これにより、導電層の電気抵抗を低くすることができる。例えば、半導体層１０８または半導体層２０８と接する領域にＩＴＳＯを、半導体層１０８または半導体層２０８と接しない領域に銅またはタングステンを好適に用いることができる。特に、半導体層１０８または半導体層２０８と接し、且つ基板１０２上の平坦部に形成される、導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂは、銅の層の上にＩＴＳＯ層を設けた積層構造にすることが好ましい。導電層１１２ａ、導電層２１２ａ及び導電層２１２ｂは、基板１０２上の平坦部に形成されるため、比較的容易に引き回すことができる。また、上記の積層構造にすることで、低抵抗な銅の層が酸化されることを低減し、電気抵抗の低い良好な配線として機能させることができる。
［絶縁層１０６、絶縁層２０９］
　絶縁層１０６及び絶縁層２０９は、単層構造または２層以上の積層構造にすることができる。絶縁層１０６及び絶縁層２０９は、１層以上の無機絶縁膜を有することが好ましい。無機絶縁膜に用いることができる材料として、例えば、酸化物、窒化物、酸化窒化物、及び窒化酸化物が挙げられる。絶縁層１０６及び絶縁層２０９は、絶縁層１１０に用いることができる材料を用いることができる。
　絶縁層１０６及び絶縁層２０９は、半導体層１０８及び半導体層２０８と接する領域を有する。半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、絶縁層１０６及び絶縁層２０９を構成する膜のうち、少なくとも半導体層１０８及び半導体層２０８と接する膜には、前述の酸化物及び酸化窒化物のいずれかを用いることが好ましい。また、絶縁層１０６には、加熱により酸素を放出する膜を用いるとより好ましい。
　具体的には、絶縁層１０６及び絶縁層２０９がそれぞれ単層構造の場合、絶縁層１０６及び絶縁層２０９には、酸化物または酸化窒化物を用いることが好ましい。具体的には、絶縁層１０６及び絶縁層２０９は、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
　絶縁層１０６を積層構造とする場合、半導体層１０８及び半導体層２０８と接する側の絶縁膜は酸化物または酸化窒化物を有し、導電層１０４及び導電層２０４と接する側の絶縁膜は窒化物または窒化酸化物を有することが好ましい。この場合、半導体層１０８及び半導体層２０８と接する絶縁層２０９は、酸化物または酸化窒化物を有する事が好ましい。当該酸化物または酸化窒化物として、例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。当該窒化物または窒化酸化物として、窒化シリコンまたは窒化酸化シリコンを好適に用いることができる。
　窒化シリコン、及び、窒化酸化シリコンは自身から放出される不純物（例えば、水及び水素）の量が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層１０６及び絶縁層２０９として好適に用いることができる。不純物が絶縁層１０６及び絶縁層２０９から半導体層１０８及び半導体層２０８に拡散することが抑制されることで、トランジスタの電気特性を良好とし、かつ信頼性を高めることができる。このように、絶縁層１０６及び絶縁層２０９は、酸素、水、及び水素の少なくとも一に対するバリア膜として機能することが好ましい。
　なお、本明細書等において、バリア膜とは、バリア性を有する膜のことを示す。例えば、バリア性を有する絶縁層を、バリア絶縁層ということができる。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）、及び、対応する物質を、捕獲、または固着する（ゲッタリングともいう）機能の一方または双方を指すものとする。
　なお、微細なトランジスタにおいて、ゲート絶縁層の厚さが薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。絶縁層１０６及び絶縁層２０９に用いることができるｈｉｇｈ−ｋ材料として、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。
［絶縁層１９５］
　トランジスタ１００及びトランジスタ２００の保護層として機能する絶縁層１９５は、不純物が拡散しにくい材料を用いることが好ましい。絶縁層１９５を設けることにより、トランジスタに外部から不純物が拡散することを効果的に抑制でき、半導体装置の信頼性を高めることができる。不純物として、例えば、水及び水素が挙げられる。
　絶縁層１９５は、無機材料を有する絶縁層、または有機材料を有する絶縁層とすることができる。絶縁層１９５は、例えば、酸化物、酸化窒化物、窒化酸化物または窒化物の無機材料を好適に用いることができる。より具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。有機材料として、例えば、アクリル樹脂、及びポリイミド樹脂の一または複数を用いることができる。有機材料は感光性の材料を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。絶縁層１９５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。
［基板１０２］
　基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、または炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、または有機樹脂基板を、基板１０２として用いてもよい。また、基板１０２には、半導体素子が設けられていてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層を設けることにより、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載することができる。その際、トランジスタ１００等を耐熱性の劣る基板、または可撓性基板にも転載できる。
　基板１０２において、前述の基板上に下地膜として絶縁層を積層させて用いてもよい。
　以下では、前述の構成例１と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
　本発明の一態様であるトランジスタ２００Ｂの上面図を、図１０Ａに示す。図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１０Ｂに示す。
　開口１４５が、延伸部と屈曲部を有する形状である点において、図５Ａ等に示すトランジスタ２００と主に異なる。ここで、延伸部と屈曲部を組み合わせて形成された開口１４５の上面形状を、蛇行形状、迂曲形状、曲折形状、またはミアンダ形状と呼ぶことができる。
　図１０Ａに示すように、開口１４５は、延伸部１４６ａ、延伸部１４６ｂ、延伸部１４６ｃ、屈曲部１４８ａ、及び屈曲部１４８ｂを有する。開口１４５の上面形状は、延伸部１４６ａと延伸部１４６ｂは、屈曲部１４８ａを介して接続され、延伸部１４６ｂと延伸部１４６ｃは、屈曲部１４８ｂを介して接続された形状とみなすことができる。開口１４５の側壁に沿って半導体層２０８及び絶縁層２０９が設けられている。開口１４５内で半導体層２０８は、絶縁層１０６及び絶縁層２０９を介して導電層２０４と対向して設けられている。ここで、半導体層２０８は、延伸部１４６ａにおいて導電層２１２ａに接し、延伸部１４６ｂにおいて導電層２１２ｂに接する。
　延伸部１４６ａ、延伸部１４６ｂ、及び延伸部１４６ｃは、上面視において一方向（図１０Ａでは、一点鎖線Ａ１−Ａ２に垂直な方向）に延伸された形状を有する。これに対して、屈曲部１４８ａ及び屈曲部１４８ｂは、上面視において、一方の端部が他方の端部に対して曲がって設けられる。
　２個の延伸部を１個の屈曲部で接続することで、開口１４５に折り返し構造を形成することができる。このような折り返し形状を１個または複数個形成することにより、開口１４５の長さを、導電層２１２ａと導電層２１２ｂの距離より、顕著に大きくすることができる。よって、トランジスタ２００Ｂのチャネル長を顕著に大きくし、トランジスタ２００Ｂの飽和性をより高くすることができる。
　なお、上記においては、ソース電極またはドレイン電極として機能する導電層が、延伸部において、半導体層に接する例について示したが、本発明はこれに限られるものではない。ソース電極またはドレイン電極として機能する導電層が、屈曲部において半導体層と接する構成としてもよい。例えば、半導体層２０８が屈曲部１４８ａにおいて導電層２１２ａに接し、屈曲部１４８ｂにおいて導電層２１２ｂに接する構成としてもよい。
　図１０Ａでは、開口１４５が、延伸部１４６ａ、延伸部１４６ｂ、延伸部１４６ｃ、屈曲部１４８ａ、及び屈曲部１４８ｂを有する構成について示したが、本発明はこれに限られるものではない。開口１４５は、複数の延伸部と、少なくとも一以上の屈曲部を有していればよい。ここで、屈曲部の個数は、延伸部より１個少ないことが好ましい。例えば、開口１４５が、２個の延伸部と、１個の屈曲部を有する構成にしてもよい。また、例えば、開口１４５が、４個以上の延伸部と、３個以上の屈曲部を有する構成にしてもよい。
　また、図１０Ａでは、開口１４５の上面形状を角が丸まった形状で示したが、本発明はこれに限られるものではなく、延伸部及び屈曲部の角が角張った形状にしてもよい。この場合、開口１４５の上面形状をジグザグ形状と呼ぶこともできる。
　なお、図１０Ａでは、導電層２０４が開口１４５全体を覆う構造について示したが、本発明はこれに限られるものではない。例えば、図１１Ａ及び図１１Ｂに示すように、導電層２０４が開口１４５の一部と重なる構造にしてもよい。
　ここで、図１１Ａに示すように、導電層２１２ａと導電層２１２ｂを接続する半導体層２０８は、一点鎖線Ｃ１−Ｃ２で表す経路と、一点鎖線Ｄ１−Ｄ２で表す経路の２種類がある。図１１Ａのトランジスタでは、一点鎖線Ｃ１−Ｃ２で表す経路は導電層２０４で覆われているが、一点鎖線Ｄ１−Ｄ２で表す経路は導電層２０４から露出している。導電層２０４が形成されない領域では、絶縁層１０６の上面に絶縁層１９５が接する。このような構成にすることで、導電層２０４のレイアウト面積を低減し、トランジスタ２００Ｂを高密度に配置することができる。
　また、図１１Ａに示すトランジスタ２００Ｂは、一点鎖線Ｃ１−Ｃ２で表す経路の半導体層２０８だけがチャネル形成領域として機能する。このため、図１０Ａに示すトランジスタ２００Ｂと比較して、実質的なチャネル幅が約半分になっているとみなすことができる。よって、図１１Ａに示すトランジスタ２００Ｂは、チャネル幅がより小さくなるため、飽和性をより高くすることができる。
＜構成例３＞
　本発明の一態様であるトランジスタ２００Ｃの断面図を、図１２Ａに示す。また、本発明の一態様であるトランジスタ１００Ｃの断面図を、図１２Ｂに示す。
　トランジスタ２００Ｃは、導電層２１２ａ及び導電層２１２ｂ上に導電層２１６を有する点、及び、絶縁層１１０が６層構造である点で、トランジスタ２００と主に異なる。
　絶縁層１１０は、導電層２１２ａ及び導電層２１２ｂ上の絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂ１と、絶縁層１１０ｂ１上の絶縁層１１０ｄ１と、絶縁層１１０ｄ１及び導電層２１６上の絶縁層１１０ｄ２と、絶縁層１１０ｄ２上の絶縁層１１０ｂ２と、絶縁層１１０ｂ２上の絶縁層１１０ｃと、を有する。
　導電層２１６は、トランジスタ２００Ｃのバックゲート電極（第２のゲート電極ということもできる。）として機能する。導電層２１６は、絶縁層１１０ｄ１上に位置することが好ましい。導電層２１２ａ、２１２ｂと導電層２１６とは、絶縁層１１０ａ、１１０ｂ１、１１０ｄ１によって互いに電気的に絶縁されている。導電層２１６は開口が設けられていることが好ましく、当該開口の内側に、開口１４５が設けられることが好ましい。
　なお、導電層２１６は、導電層２１２ａまたは導電層２１２ｂと電気的に接続されていてもよい。例えば、絶縁層１１０ａ、１１０ｂ１、１１０ｄ１に設けられた開口を介して、導電層２１２ａと導電層２１６とが接していてもよい。
　導電層２１６は、単層構造または２層以上の積層構造にすることができる。導電層２１６には、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４に用いることができる材料を適用することができる。
　なお、図１２Ａにおいて、導電層２１６の断面形状はテーパ形状を有する構成を例示したが、これに限定されない。例えば、断面視において導電層２１６の側面が垂直となるように配置してもよい。当該配置とすることで、導電層２１６の側面と、絶縁層１１０と接する半導体層２０８の面と、が平行になる。このような配置とすることで、導電層２１６に与えられる電位を、効率的に半導体層２０８に付与することができるため、好適である。
　絶縁層１１０ｄ２は、導電層２１６の上面及び側面を覆う。絶縁層１１０ｄ２は、導電層２１６の開口の一部を覆うように設けられる。絶縁層１１０ｄ２は、当該開口を介して、絶縁層１１０ｄ１と接することが好ましい。
　絶縁層１１０ｄ１及び絶縁層１１０ｄ２には、絶縁層１１０ａ、１１０ｃと同様の構成を適用することが好ましい。具体的には、絶縁層１１０ｄ１及び絶縁層１１０ｄ２には、酸素が拡散しにくい膜を用いることが好ましい。また、絶縁層１１０ｄ１及び絶縁層１１０ｄ２には、水素が拡散しにくい膜を用いることが好ましい。このような絶縁層１１０ｄ１及び絶縁層１１０ｄ２を設けることで、導電層２１６が酸化するのを抑制することができる。また、導電層２１６中に含まれる水素が、半導体層２０８に拡散することを抑制できる。
　なお、図１２Ａでは、絶縁層１１０ｄ１の厚さが場所によらず均一である例を示したが、本発明はこれに限られるものではない。例えば、絶縁層１１０ｄ１は、導電層２１６と重なる領域と、重ならない領域とで、厚さが異なる場合がある。例えば、導電層２１６となる膜の加工時に、絶縁層１１０ｄ１の導電層２１６と重ならない領域は、一部が除去され、厚さが薄くなることがある。
　絶縁層１１０ｂ２は、絶縁層１１０ｄ２を介して、導電層２１６の上面及び側面を覆うことが好ましい。絶縁層１１０ｂ２は、絶縁層１１０ｄ２を介して、導電層２１６の開口の一部を覆うように設けられることが好ましい。
　絶縁層１１０ｂ１及び絶縁層１１０ｂ２には、それぞれ、絶縁層１１０ｂに適用可能な構成と同様の構成を適用できる。具体的には、絶縁層１１０ｂ１及び絶縁層１１０ｂ２には、それぞれ、酸素を含む層を用いることが好ましく、絶縁層１１０ａ、１１０ｃ、１１０ｄ１、１１０ｄ２の少なくとも一つと比べて酸素の含有量が多い領域を有することが好ましい。
　このような構成とすることで、絶縁層１１０の構成を、導電層２１６の上下で対称にすることができる。また、半導体層２０８に対して、絶縁層１１０ｂ１、１１０ｂ２の２つから酸素を供給することができるため、トランジスタの特性向上を図ることができる。
　ただし、本発明は上記に限られるものではなく、例えば絶縁層１１０ｂ１を設けない構成にすることもできる。また、絶縁層１１０ｄ１及び絶縁層１１０ｄ２を設けない構成にすることもできる。
　トランジスタ２００Ｃにおいて、半導体層２０８には、絶縁層１０６及び絶縁層２０９を介して導電層２０４と対向し、かつ、絶縁層１１０の一部（特に、絶縁層１１０ｂ２、及び絶縁層１１０ｄ２）を介して導電層２１６と対向する領域が存在する。言い換えると、半導体層２０８の少なくとも一部は、導電層２０４の側面と導電層２１６の側面に挟まれており、半導体層２０８の少なくとも一部と導電層２１６の側面の間には絶縁層１１０の一部（特に、絶縁層１１０ｂ２、及び絶縁層１１０ｄ２）が設けられ、半導体層２０８の少なくとも一部と導電層２０４の側面の間には絶縁層１０６及び絶縁層２０９が設けられている。ここで、絶縁層１１０の一部は、トランジスタ２００Ｃのバックゲート絶縁層（第２のゲート絶縁層ということもできる。）として機能する。
　トランジスタ２００Ｃはバックゲート電極を有するため、半導体層２０８のバックゲート側（バックチャネルともいう）の電位を固定することができる。したがって、トランジスタ２００ＣのＩＤ−ＶＤ特性における飽和性をより高めることができる。
　また、トランジスタ２００Ｃは、バックゲート電極を有するため、半導体層２０８のバックチャネルの電位を固定でき、しきい値電圧がマイナスシフトすることを抑制できる。これにより、ノーマリーオフ特性（つまり、しきい値電圧がプラスの値）のトランジスタを実現できる。
　トランジスタ２００Ｃは、導電層２１６、絶縁層１１０、半導体層２０８、絶縁層２０９、絶縁層１０６、及び導電層２０４が、間に他の層を含まず、一方向にこの順で重なっている領域を有する。当該領域を広くすることで、半導体層２０８のバックチャネルの電界をより確実に制御することができる。
　なお、断面視において、絶縁層１１０の開口の左右で、導電層２１６と半導体層２０８との最短距離が異なる場合がある。
　またトランジスタ２００Ｃと同様に、トランジスタ１００にバックゲートを設ける構成にすることもできる。図１２Ｂに示すトランジスタ１００Ｃは、導電層１１２ａ上に導電層１１６を有する点、及び、絶縁層１１０が６層構造である点で、トランジスタ１００と主に異なる。
　ここで、導電層１１６は、上記導電層２１６と対応しており、導電層２１６の記載を参照することができる。つまり、導電層１１６は、トランジスタ１００Ｃのバックゲート電極として機能する。また、絶縁層１１０は、図１２Ａに示す絶縁層１１０と同様の構成である。つまり、絶縁層１１０の一部は、トランジスタ１００Ｃのバックゲート絶縁層として機能する。
　よって、トランジスタ１００Ｃにおいても、半導体層１０８には、絶縁層１０６を介して導電層１０４と対向し、かつ、絶縁層１１０の一部（特に、絶縁層１１０ｂ２、及び絶縁層１１０ｄ２）を介して導電層１１６と対向する領域が存在する。言い換えると、半導体層１０８の少なくとも一部は、導電層１０４の側面と導電層１１６の側面に挟まれており、半導体層１０８の少なくとも一部と導電層１１６の側面の間には絶縁層１１０の一部（特に、絶縁層１１０ｂ２、及び絶縁層１１０ｄ２）が設けられ、半導体層１０８の少なくとも一部と導電層１０４の側面の間には絶縁層１０６が設けられている。
　トランジスタ１００Ｃはバックゲート電極を有するため、半導体層１０８のバックゲート側（バックチャネルともいう）の電位を固定することができる。したがって、トランジスタ２００ＣのＩＤ−ＶＤ特性における飽和性をより高めることができる。
　また、トランジスタ１００Ｃは、バックゲート電極を有するため、半導体層１０８のバックチャネルの電位を固定でき、しきい値電圧がマイナスシフトすることを抑制できる。これにより、ノーマリーオフ特性（つまり、しきい値電圧がプラスの値）のトランジスタを実現できる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置の作製方法について、図１３Ａ乃至図１８Ｂを用いて説明する。なお、各要素の材料及び形成方法について、先に実施の形態２で説明した部分と同様の部分については説明を省略することがある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法等を用いて形成することができる。ＣＶＤ法には、ＰＥＣＶＤ法、及び、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法として、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、及びサンドブラスト法の一または複数を用いることができる。
＜作製方法例＞
　ここでは、図５Ａ及び図５Ｂに示す半導体装置１０の作製方法の一例を、図１３Ａ乃至図１６Ｃを用いて説明する。図１３Ａ乃至図１６Ｃには、図５Ａに示す一点鎖線Ａ１−Ａ２間の断面図を示す。
　まず、基板１０２上に、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂとなる膜を形成し、当該膜を加工して導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂを形成する。当該膜の形成は、スパッタリング法を好適に用いることができる。また、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂの形成は、例えば、ウェットエッチング法を好適に用いることができる。なお、当該膜の成膜前に、基板１０２上に下地膜となる絶縁層を積層させてもよい。
　例えば、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂに、銅などの導電性の高い導電膜を用いることができる。好ましくは、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂに、銅の層と、銅の層上のＩＴＳＯの層を有する積層膜を用いることができる。本実施の形態に示す半導体装置では、基板１０２上の平坦部に導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂが配置されるため、銅などの導電性の高い導電膜を用いても、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂを比較的容易に引き回すことができる。よって、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂを電気抵抗の低い配線として機能させることができる。
　続いて、基板１０２、導電層１１２ａ、導電層２１２ａ、及び導電層２１２ｂ上に、絶縁層１１０ａとなる絶縁膜１１０ａｆ、及び絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する（図１３Ａ）。トランジスタ１００のチャネル長Ｌ１００及びトランジスタ２００のチャネル幅Ｗ２００は、絶縁膜１１０ｂｆの膜厚に依存する。よって、トランジスタ１００及びトランジスタ２００に求める電気特性に合わせて、絶縁膜１１０ｂｆの膜厚を設定することが好ましい。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成は、スパッタリング法またはＰＥＣＶＤ法を好適に用いることができる。絶縁膜１１０ａｆを形成した後、絶縁膜１１０ａｆの表面を大気に曝すことなく、真空中で連続して絶縁膜１１０ｂｆを形成することが好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆを連続して形成することで、絶縁膜１１０ａｆの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水、及び有機物が挙げられる。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度を前述の範囲とすることで、自身からの不純物（例えば、水及び水素）の放出を少なくすることができ、不純物が半導体層１０８に拡散することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　なお、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆは、半導体層１０８及び半導体層２０８より先に形成されるため、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時に加わる熱によって半導体層１０８及び半導体層２０８から酸素が脱離することを懸念する必要はない。
　絶縁膜１１０ｂｆを形成した後、絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、ＰＥＣＶＤ装置、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。プラズマ処理は、酸素を含む雰囲気で行うことが好ましい。例えば、酸素、一酸化二窒素（Ｎ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化炭素、及び二酸化炭素の一以上を含む雰囲気で、プラズマ処理を行うことが好ましい。
　なお、絶縁膜１１０ｂｆの表面を大気に曝すことなく、真空中で連続して当該プラズマ処理を行ってもよい。例えば、絶縁膜１１０ｂｆの形成にＰＥＣＶＤ装置を用いる場合、当該ＰＥＣＶＤ装置で当該プラズマ処理を行うことが好ましい。これにより、生産性を高めることができる。具体的には、ＰＥＣＶＤ装置で絶縁膜１１０ｂｆを形成した後に、真空中で連続してＮ２Ｏプラズマ処理を行うことができる。
　また、絶縁膜１１０ｂｆ上に、金属酸化物層１３７を形成することが好ましい（図１３Ｂ）。金属酸化物層１３７を形成することで、絶縁膜１１０ｂｆに酸素を供給することができる。
　金属酸化物層１３７の導電性は問わない。金属酸化物層１３７として、絶縁膜、半導体膜、及び導電膜の少なくとも一種を用いることができる。金属酸化物層１３７として、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物、またはシリコンを含有したインジウムスズ酸化物を用いることができる。
　金属酸化物層１３７として、半導体層１０８及び半導体層２０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８及び半導体層２０８に適用可能な金属酸化物材料を用いることが好ましい。
　金属酸化物層１３７の形成時に、成膜装置の処理室内に導入する成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、絶縁膜１１０ｂｆ中に供給される酸素の量を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比を１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気でスパッタリング法により金属酸化物層１３７を形成することにより、金属酸化物層１３７の形成時に、絶縁膜１１０ｂｆへ酸素を供給するとともに、絶縁膜１１０ｂｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｂｆに多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　金属酸化物層１３７を形成した後、加熱処理を行ってもよい。金属酸化物層１３７を形成した後に加熱処理を行うことで、金属酸化物層１３７から絶縁膜１１０ｂｆに効果的に酸素を供給することができる。
　加熱処理の温度は、１５０℃以上、２００℃以上、２３０℃以上、または２５０℃以上であって、基板の歪み点未満、４５０℃以下、４００℃以下、３５０℃以下、または３００℃以下が好ましい。加熱処理は、貴ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、または酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気における水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　金属酸化物層１３７を形成した後、または前述の加熱処理の後に、さらに、金属酸化物層１３７を介して絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理については、前述の記載を参照できるため、詳細な説明は省略する。
　続いて、金属酸化物層１３７を除去する。金属酸化物層１３７の除去方法に特に限定は無いが、ウェットエッチング法を好適に用いることができる。ウェットエッチング法を用いることで、金属酸化物層１３７の除去の際に、絶縁膜１１０ｂｆがエッチングされることを抑制できる。これにより、絶縁膜１１０ｂｆの厚さが薄くなることを抑制でき、絶縁層１１０ｂの厚さを均一にすることができる。
　金属酸化物層１３７を除去した後に、さらに絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法については、前述の記載を参照できる。例えば、図１３Ｃに示すように、絶縁膜１１０ｂｆ上に膜１３９を形成し、膜１３９を介して絶縁膜１１０ｂｆに酸素を供給してもよい。当該処理として、酸素を含む雰囲気におけるプラズマ処理を用いることができる。図１３Ｃは、絶縁膜１１０ｂｆへ酸素が供給される様子を矢印で模式的に示している。
　膜１３９は、導電膜または半導体膜を用いることが好ましい。膜１３９は、金属酸化物膜、金属膜または合金膜を用いることができる。膜１３９として金属酸化物を用い、酸素を含む雰囲気下でスパッタリング法等により形成すると、膜１３９の形成時においても絶縁膜１１０ｂｆに酸素を供給できるため好ましい。
　膜１３９の厚さは薄いことが好ましい。具体的には、膜１３９の厚さは、１ｎｍ以上、２ｎｍ以上、または３ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下が好ましい。代表的には５ｎｍ程度とすることができる。
　膜１３９の形成時の基板温度は、３５０℃以下が好ましく、さらには３４０℃以下が好ましく、さらには３３０℃以下が好ましく、さらには３００℃以下が好ましい。これにより、絶縁膜１１０ｂｆに供給される酸素の量を多くすることができる。
　膜１３９を設けることにより、酸素を供給する際に一対の電極間にバイアス電圧が印加されると、イオン化した酸素をひきつけやすくなる。したがって、絶縁膜１１０ｂｆに供給される酸素の量を多くすることができる。
　酸素を供給する処理装置として、ドライエッチング装置、アッシング装置、またはＰＥＣＶＤ装置を好適に用いることができる。特に、アッシング装置を用いることが好ましい。処理装置が有する一対の電極間にバイアス電圧を印加する場合、そのバイアス電圧を例えば１０Ｖ以上１ｋＶ以下とすることが好ましい。または、バイアスの電力密度を例えば１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすることが好ましい。
　続いて、膜１３９を除去する。膜１３９の除去は、ウェットエッチング法を好適に用いることができる。
　絶縁膜１１０ｂｆに対して酸素を供給する処理は、前述の方法に限定されない。例えば、絶縁膜１１０ｂｆに対してイオンドーピング法、イオン注入法、またはプラズマ処理により、酸素ラジカル、酸素原子、酸素原子イオン、または酸素分子イオンを供給する。また、絶縁膜１１０ｂｆ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１０ｂｆに酸素を供給してもよい。該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、及びタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆを形成する（図１３Ｄ）。絶縁膜１１０ｃｆの形成は、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成に係る記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１１０ｃｆ上に、導電層１１２ｂとなる導電膜１１２ｂｆを形成する（図１３Ｅ）。導電膜１１２ｂｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１１２ｂｆを加工し、導電層１１２ｂを形成する（図１４Ａ）。このとき、導電層１１２ｂの開口１４３も同時に形成することができる。開口１４３が、導電層１１２ａの少なくとも一部と重畳するように、導電層１１２ｂを形成する。導電層１１２ｂの形成は、例えば、ウェットエッチング法を好適に用いることができる。
　続いて、絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去し、開口１４１及び開口１４５を有する絶縁層１１０を形成する（図１４Ｂ）。開口１４１は、開口１４３と重なる領域に設けられる。よって、開口１４１の形成により導電層１１２ａが露出する。また、開口１４５は、導電層２１２ａの少なくとも一部、及び導電層２１２ｂの少なくとも一部と重なる領域に設けられる。よって、開口１４５の形成により、導電層２１２ａ、導電層２１２ｂ、及び基板１０２（または基板１０２の表面に形成された絶縁層）が露出する。絶縁層１１０の形成は、例えば、ドライエッチング法を好適に用いることができる。
　トランジスタ１００のチャネル幅Ｗ１００は、開口１４１の形状及び大きさに依存する。よって、トランジスタ１００に求める電気特性に合わせて、開口１４１の形状及び大きさを設定することが好ましい。トランジスタ２００のチャネル長Ｌ２００ａ及びチャネル長Ｌ２００ｂは、開口１４５の形状及び大きさに依存する。よって、トランジスタ２００に求める電気特性に合わせて、開口１４５の形状及び大きさを設定することが好ましい。
　なお、開口１４１を形成する際、または開口１４１を形成した後に、開口１４１と重なる領域の導電層１１２ａの一部を除去してもよい。導電層１１２ａの半導体層１０８の下面と接する領域の厚さが、半導体層１０８と接しない領域の厚さより薄くなることにより、導電層１１２ａ近傍のチャネル形成領域にかかるゲート電極の電界を強くすることができ、トランジスタのオン電流を大きくすることができる。なお、上記においては、開口１４３と重なるように、開口１４１を形成する例について説明したが、本発明はこれに限られるものではない。例えば、図１４Ａに係る工程で、開口１４３を形成せずに、図１４Ｂに係る工程で、開口１４３と開口１４１を一括で形成してもよい。
　また、開口１４５を形成する際、または開口１４５を形成した後に、開口１４５と重なる領域の導電層２１２ａの一部、導電層２１２ｂの一部が除去される場合がある。つまり、導電層２１２ａ及び導電層２１２ｂの開口１４５と重なる領域の厚さが、開口１４５と重ならない領域の厚さより薄くなる場合がある。
　続いて、開口１４１、開口１４３及び開口１４５を覆うように、半導体層１０８及び半導体層２０８となる金属酸化物膜１０８ｆを形成する（図１４Ｃ）。金属酸化物膜１０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、導電層１１２ａの上面、導電層２１２ａの一部の上面及び側面、導電層２１２ｂの一部の上面及び側面、並びに基板１０２の上面に接して設けられる。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。または、金属酸化物膜１０８ｆは、ＡＬＤ法により形成することが好ましい。ＡＬＤ法は被覆性が高いため、開口１４１、開口１４３及び開口１４５を覆って設けられる金属酸化物膜１０８ｆの形成に、好適に用いることができる。ＡＬＤ法を用いることにより、絶縁層１１０の側面にも被覆性高く金属酸化物膜を形成することができる。また、ＡＬＤ法は成膜速度を制御しやすいため、厚さが薄い膜を歩留り良く形成できる。
　金属酸化物膜１０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜１０８ｆは、可能な限り水素元素を含む不純物が低減され、高純度の膜であることが好ましい。特に、金属酸化物膜１０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　金属酸化物膜１０８ｆを形成する際に、酸素ガスを用いることが好ましい。酸素ガスを用いることで、絶縁層１１０中に好適に酸素を供給することができる。例えば、絶縁層１１０ｂに酸化物または酸化窒化物を用いる場合、絶縁層１１０ｂ中に好適に酸素を供給することができる。
　絶縁層１１０ｂに酸素を供給することにより、後の工程で半導体層１０８及び半導体層２０８のチャネル形成領域に酸素が供給され、これらのチャネル形成領域中の酸素欠損及びＶＯＨを低減できる。
　金属酸化物膜１０８ｆを形成する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）と、を混合させてもよい。なお、金属酸化物膜を形成する際の成膜ガス全体に占める酸素ガスの割合（酸素流量比）、または処理室内の酸素分圧が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比または酸素分圧が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができ、オン電流が大きいトランジスタとすることができる。
　ここで、酸素流量比または酸素分圧が高いと金属酸化物膜が多結晶構造となる場合がある。多結晶構造の金属酸化物膜の場合、結晶粒界が再結合中心となり、キャリアが捕獲されることにより、トランジスタのオン電流が小さくなってしまう場合がある。したがって、金属酸化物膜１０８ｆが多結晶構造とならないよう、酸素流量比または酸素分圧を調整することが好ましい。金属酸化物膜の組成によって多結晶構造へのなりやすさが異なるため、金属酸化物膜１０８ｆの組成に応じて酸素流量比または酸素分圧を調整することが好ましい。
　金属酸化物膜を形成する際の基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
　金属酸化物膜１０８ｆの形成時の基板温度は、室温以上２５０℃以下が好ましく、室温以上２００℃以下がより好ましく、室温以上１４０℃以下がさらに好ましい。例えば、基板温度を、室温以上１４０℃以下とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または基板を加熱しない状態で、金属酸化物膜１０８ｆを形成することにより、結晶性を低くすることができる。
　基板温度が高いと金属酸化物膜が多結晶構造となる場合がある。金属酸化物膜１０８ｆが多結晶構造とならないよう、基板温度を調整することが好ましい。金属酸化物膜１０８ｆに適用する組成に応じて基板温度を調整することが好ましい。
　ＡＬＤ法を用いる場合、熱ＡＬＤ法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は、極めて高い被覆性を示すため好ましい。ＰＥＡＬＤ法は、高い被覆性を示すことに加え、低温成膜が可能であるため好ましい。
　金属酸化物膜は、例えば、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により形成することができる。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、及び亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。
　インジウムを含むプリカーサとして、例えば、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、及び、（３−（ジメチルアミノ）プロピル）ジメチルインジウムが挙げられる。
　ガリウムを含むプリカーサとして、例えば、トリメチルガリウム、トリエチルガリウム、塩化ガリウム（ＩＩＩ）、トリス（ジメチルアミド）ガリウム（ＩＩＩ）、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、及びジエチルクロロガリウムが挙げられる。
　亜鉛を含むプリカーサとして、例えば、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、及び、塩化亜鉛が挙げられる。
　酸化剤として、例えば、オゾン、酸素、及び、水が挙げられる。
　得られる膜の組成を制御する方法として、原料ガスの種類、原料ガスの流量比、原料ガスを流す時間、及び原料ガスを流す順番の一または複数を調整することが挙げられる。これらを調整することにより、金属酸化物膜１０８ｆの組成を制御することができる。また、これらを調整することで、組成が連続して変化する膜を形成することもできる。金属酸化物膜１０８ｆの組成が連続して変化する構成としてもよい。
　金属酸化物膜１０８ｆを成膜する前に、絶縁層１１０の表面に吸着した水、水素、及び有機物等を脱離させるための処理、及び絶縁層１１０中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。または、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１１０に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１１０の表面の有機物を好適に除去しつつ、酸素を供給することができる。このような処理の後、絶縁層１１０の表面を大気に暴露することなく、連続して金属酸化物膜１０８ｆを成膜することが好ましい。
　なお、半導体層１０８及び半導体層２０８を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　半導体層１０８及び半導体層２０８を積層構造とする場合には、半導体層１０８及び半導体層２０８を構成する全ての層を同じ成膜方法（例えば、スパッタリング法またはＡＬＤ法）で形成してもよく、層によって異なる成膜方法を用いてもよい。例えば、第１の金属酸化物層をスパッタリング法で成膜し、第２の金属酸化物層をＡＬＤ法で成膜してもよい。
　続いて、開口１４１及び開口１４３に、充填剤１５５を埋め込む（図１４Ｄ）。充填剤１５５を開口１４１及び開口１４３に埋め込んでおくことで、後の工程で、開口１４１及び開口１４３の内部にサイドウォール状の絶縁層が形成されるのを防ぐことができる。充填剤１５５としては、感光性の有機樹脂などを用いればよい。例えば充填剤１５５として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の有機樹脂としては、ポジ型またはネガ型のフォトレジストを用いてもよい。
　続いて、金属酸化物膜１０８ｆ及び充填剤１５５を覆って、絶縁層２０９となる絶縁膜２０９ｆを成膜する（図１５Ａ）。絶縁膜２０９ｆの成膜は、例えば、ＰＥＣＶＤ法またはＡＬＤ法を好適に用いることができる。絶縁膜２０９ｆは後の工程で絶縁層２０９になるため、開口１４５の側壁近傍に成膜できるように被覆性の良好な方法で成膜することが好ましい。例えば、絶縁膜２０９ｆとして、ＰＥＣＶＤ法で成膜した酸化窒化シリコン膜を用いればよい。
　ゲート絶縁層の一部として機能する絶縁膜２０９ｆの形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁膜２０９ｆの形成時の温度が高いと金属酸化物膜１０８ｆから酸素が脱離し、金属酸化物膜１０８ｆ中の酸素欠損（ＶＯ）及びＶＯＨが増加してしまう場合がある。絶縁膜２０９ｆの形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁膜２０９ｆの形成時の基板温度を前述の範囲とすることで、絶縁膜２０９ｆの欠陥を少なくするとともに、金属酸化物膜１０８ｆから酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　続いて、絶縁膜２０９ｆを加工し、絶縁層１１０の開口１４５における側面に沿ってサイドウォール状の絶縁層２０９を形成する（図１６Ａ）。絶縁層２０９の形成は、異方性のエッチング法を用いることが好ましく、例えば、ドライエッチング法を用いることが好ましい。本エッチング処理は、金属酸化物膜１０８ｆに対して高いエッチング選択比を有する条件で行うことが好ましい。例えば、絶縁膜２０９ｆに酸化窒化シリコンを用い、金属酸化物膜１０８ｆにＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、エッチングガスにＣ４Ｆ８ガスを用いてドライエッチング処理を行えばよい。
　このようにして、開口１４５の側壁を覆う金属酸化物膜１０８ｆに接して、サイドウォール状の絶縁層２０９が形成される。ここで絶縁層２０９は、導電層２１２ａ及び導電層２１２ｂより上に形成され、金属酸化物膜１０８ｆの開口１４５の深さ方向に沿った部分に接することが好ましい。このように絶縁層２０９を形成することで、後の工程で半導体層２０８を開口１４５の側壁に沿って形成することができる。また、図１５Ｂに示すように、開口１４１及び開口１４３は、充填剤１５５で埋め込まれているため、開口１４１及び開口１４３の側壁に沿ってサイドウォール状の絶縁層が形成されることを防ぐことができる。
　続いて、開口１４１及び開口１４３に埋め込まれた充填剤１５５を除去する（図１５Ｃ）。充填剤１５５の除去は、酸素プラズマを用いたアッシング、またはウェットエッチングなどを用いればよい。
　続いて、金属酸化物膜１０８ｆ上にレジストマスク１５９を形成する（図１５Ｄ）。レジストマスク１５９は、半導体層１０８が形成される領域に設けられ、少なくとも開口１４１及び開口１４３を覆うように設けられる。
　続いて、金属酸化物膜１０８ｆを加工し、島状の半導体層１０８と、開口１４５の側壁に接する半導体層２０８を形成する（図１６Ａ）。半導体層１０８及び半導体層２０８の形成は、ウェットエッチング法を好適に用いることができる。例えば、絶縁層２０９に酸化窒化シリコンを用い、金属酸化物膜１０８ｆにＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、硝酸、酢酸、及びリン酸を含む水溶液を用いて、ウェットエッチング処理を行えばよい。
　本工程において、絶縁層２０９は半導体層２０８を形成するためのハードマスクとして機能する。例えば、絶縁層２０９を用いずに、金属酸化物膜１０８ｆをサイドウォール状に形成しようとすると、金属酸化物膜１０８ｆにドライエッチングを用いて直接加工する必要がある。この場合、金属酸化物膜１０８ｆの表面がドライエッチングに用いるエッチングガスに曝されるため、半導体層２０８の表面にエッチングガスに含まれる不純物が付着する恐れがある。また、金属酸化物膜１０８ｆ上にレジストマスク１５９を形成してドライエッチング処理を行うことで、レジストマスク１５９の側面に反応副生成物が堆積され、形状不良（所謂ラビットイヤー）が発生する恐れがある。
　これに対して本実施の形態では、ハードマスクとして機能する絶縁層２０９を用いることで、ウェットエッチング法を用いてサイドウォール状の半導体層２０８を形成することができる。これにより、金属酸化物膜１０８ｆの表面が絶縁層２０９で保護されるため、半導体層２０８の表面に不純物が付着することを防ぐことができる。また、金属酸化物膜１０８ｆをドライエッチング法ではなくウェットエッチング法で加工することで、形状不良が発生することを抑制することができる。
　このようにして、絶縁層１１０の開口１４５における側面に接するサイドウォール状の半導体層２０８が形成される。図１６Ａに示すように、半導体層２０８は断面視において、突出部が形成されたＬ字状になっており、絶縁層２０９が半導体層２０８の突出部の上に形成される。つまり、半導体層２０８と絶縁層２０９の積層体が開口１４５の側壁に沿ってサイドウォール状に設けられることになる。なお、上記工程の後で、レジストマスク１５９を除去することが好ましい。
　なお、図１５Ｃに示す工程で、絶縁層２０９の上端部が絶縁層１１０の上面より低くなっていた場合、図８Ｂに示すように、半導体層２０８の上端部も絶縁層１１０の上面より低くなる場合がある。また、図１５Ｃに示す工程で、絶縁層２０９の開口１４５の中央部側の側面が導電層２１２ａ（または導電層２１２ｂ）の側面より後退していた場合、図８Ｂに示すように、半導体層２０８の突出部の側面も導電層２１２ａ（または導電層２１２ｂ）の側面より後退する場合がある。
　また、上記工程において、ウェットエッチングのエッチングレートが大きい場合、図８Ｃに示すように、半導体層２０８の上端部が絶縁層２０９の上端部より低くなる場合がある。また、図８Ｃに示すように、半導体層２０８の突出部の側面が、絶縁層２０９の開口１４５の中央部側の側面より後退する場合がある。
　なお、図２Ｂ乃至図２Ｄに示すトランジスタのように、開口１４５内部において、半導体層２０８及び絶縁層２０９の一部を除去する構成にすることもできる。この場合、レジストマスクを用いて、当該箇所の半導体層２０８及び絶縁層２０９をエッチング処理で除去することが好ましい。当該エッチング処理は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。
　なお、金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８及び半導体層２０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８及び半導体層２０８中に含まれる、または表面に吸着した水素及び水を除去することができる。また、加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８及び半導体層２０８の膜質が向上する（例えば、欠陥が低減する、または結晶性が向上する）場合がある。
　加熱処理により、絶縁層１１０ｂから金属酸化物膜１０８ｆ、または半導体層１０８に酸素を供給することもできる。これにより、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減できる。このとき、金属酸化物膜１０８ｆを半導体層１０８及び半導体層２０８に加工する前に、加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。なお、当該加熱処理に限定されず、金属酸化物膜１０８ｆの形成以降の熱が加わる工程（例えば、絶縁層１０６の形成工程）においても、チャネル形成領域への酸素の供給が行われてもよい。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程）が、当該加熱処理を兼ねられる場合もある。
　続いて、半導体層１０８、半導体層２０８、絶縁層２０９、導電層１１２ｂ、導電層２１２ａ、導電層２１２ｂ、絶縁層１１０及び基板１０２を覆って、絶縁層１０６を形成する（図１６Ｂ）。絶縁層１０６の形成は、例えば、ＰＥＣＶＤ法またはＡＬＤ法を好適に用いることができる。
　半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、半導体層１０８及び半導体層２０８に含まれる酸素が絶縁層１０６より上側に拡散することが抑制され、半導体層１０８及び半導体層２０８に酸素欠損（ＶＯ）が増加することを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　ゲート絶縁層として機能する絶縁層１０６の形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁層１０６の形成時の温度が高いと半導体層１０８及び半導体層２０８から酸素が脱離し、半導体層１０８及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨが増加してしまう場合がある。絶縁層１０６の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０６の形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８及び半導体層２０８から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６を形成する前に、半導体層１０８及び半導体層２０８の表面に対してプラズマ処理を行ってもよい。当該プラズマ処理により、半導体層１０８及び半導体層２０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁層１０６との界面、及び半導体層２０８と絶縁層１０６との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１０８及び半導体層２０８の形成から、絶縁層１０６の形成までの間に半導体層１０８及び半導体層２０８の表面が大気に曝される場合に好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気で行うことができる。また、プラズマ処理と絶縁層１０６の成膜とは、大気に曝すことなく連続して行われることが好ましい。
　続いて、絶縁層１０６上に、導電層１０４及び導電層２０４となる膜を形成し、当該膜を加工することにより導電層１０４及び導電層２０４を形成する（図１６Ｃ）。ここで、導電層１０４の少なくとも一部は、開口１４１及び開口１４３において、絶縁層１０６を介して半導体層１０８と対向するように形成される。また、導電層２０４の少なくとも一部は、開口１４５において、絶縁層１０６及び絶縁層２０９を介して半導体層２０８と対向するように形成される。当該膜の形成は、例えば、スパッタリング法、熱ＣＶＤ法（ＭＯＣＶＤ法を含む）、またはＡＬＤ法を好適に用いることができる。
　続いて、導電層１０４、導電層２０４及び絶縁層１０６を覆って、絶縁層１９５を形成する（図５Ｂ）。絶縁層１９５の形成は、ＰＥＣＶＤ法を好適に用いることができる。
　絶縁層１９５の形成後、加熱処理を行ってもよい。なお、当該加熱処理は行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）がある場合には、当該加熱処理と兼ねることができる場合もある。
　以上の工程により、本発明の一態様の半導体装置を作製することができる。上記の方法を用いることで、チャネル長が短いトランジスタ１００と、よりチャネル長が長いトランジスタ２００を、生産性良く、同一面上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性が求められるトランジスタにトランジスタ２００を適用することにより、それぞれのトランジスタの利点を活かした高い性能の半導体装置１０とすることができる。
　なお、上記の作製方法においては、充填剤１５５を設けて開口１４１及び開口１４３の内部にサイドウォール状の絶縁層が形成されることを防いだが、本発明はこれに限られるものではない。
　例えば、図１７Ａ乃至図１７Ｃに示す方法を用いてもよい。なお、以下においては、図１３Ａ乃至図１６Ｃに示す工程と異なる工程について説明する。図１３Ａ乃至図１６Ｃに示す工程と同じ工程については、上記の作製方法の説明を参照することができる。
　まず、上記作製方法と同様に、図１４Ｃに示す工程まで行い、金属酸化物膜１０８ｆを形成する。
　続いて、開口１４１、開口１４３、及び開口１４５を覆って絶縁膜２０９ｆを成膜する（図１７Ａ）。絶縁膜２０９ｆの成膜方法は、図１５Ａに係る工程と同様の方法を用いればよい。
　続いて、絶縁膜２０９ｆを加工し、開口１４１及び開口１４３の側壁に沿ってサイドウォール状の絶縁層１０９を形成し、開口１４５の側壁に沿ってサイドウォール状の絶縁層２０９を形成する（図１７Ｂ）。絶縁膜２０９ｆの加工方法は、図１５Ｂに係る工程と同様の方法を用いればよい。
　これにより、絶縁層２０９と同様の構成を有する絶縁層１０９を形成することができる。よって、絶縁層１０９は、開口１４１及び開口１４３の側壁を覆う金属酸化物膜１０８ｆに接して、サイドウォール状に形成される。ここで絶縁層１０９は、導電層１１２ａ上に形成され、金属酸化物膜１０８ｆの開口１４１及び開口１４３の深さ方向に沿った部分に接することが好ましい。このように絶縁層１０９を形成することで、後の工程で半導体層１０８を開口１４１及び開口１４３の側壁に沿って形成することができる。
　続いて、金属酸化物膜１０８ｆを加工し、開口１４１及び開口１４３の側壁に接する半導体層１０８と、開口１４５の側壁に接する半導体層２０８を形成する（図１７Ｃ）。金属酸化物膜１０８ｆの加工方法は、図１６Ａに係る工程と同様の方法を用いればよい。
　これにより、半導体層２０８と同様の構成を有する半導体層１０８を形成することができる。半導体層２０８と同様に、絶縁層１１０の開口１４１における側面、及び導電層１１２ｂの開口１４３における側面に接するサイドウォール状の半導体層１０８が形成される。図１７Ｃに示すように、半導体層１０８は断面視において、突出部が形成されたＬ字状になっており、絶縁層１０９が半導体層１０８の突出部の上に形成される。つまり、半導体層１０８と絶縁層１０９の積層体が開口１４１及び開口１４３の側壁に沿ってサイドウォール状に設けられることになる。
　以下、図１６Ｂ及び図１６Ｃに示す工程を行うことで、図６Ｂに示すトランジスタ２００と、図９Ａに示すトランジスタ１００を同一面上に形成することができる。
　また、本発明は図１７Ａ乃至図１７Ｃに示す方法に限られるものではない。例えば、図１８Ａ及び図１８Ｂに示す方法を用いてもよい。なお、以下においては、図１３Ａ乃至図１７Ｃに示す工程と異なる工程について説明する。図１３Ａ乃至図１７Ｃに示す工程と同じ工程については、上記の作製方法の説明を参照することができる。
　まず、上記作製方法と同様に、図１７Ｂに示す工程まで行い、絶縁層１０９及び絶縁層２０９を形成する。
　続いて、金属酸化物膜１０８ｆ及び絶縁層１０９上にレジストマスク１５９を形成する（図１８Ａ）。レジストマスク１５９は、半導体層１０８が形成される領域に設けられ、少なくとも、絶縁層１０９、開口１４１及び開口１４３を覆うように設けられる。
　続いて、金属酸化物膜１０８ｆを加工し、島状の半導体層１０８と、開口１４５の側壁に接する半導体層２０８を形成する（図１８Ｂ）。金属酸化物膜１０８ｆの加工方法は、図１６Ａに係る工程と同様の方法を用いればよい。
　このようにして、絶縁層１１０の開口１４５における側面に接するサイドウォール状の半導体層２０８と同時に、島状の半導体層１０８が形成される。ただし、半導体層１０８の内側には、サイドウォール状の絶縁層１０９が形成される。なお、上記工程の後で、レジストマスク１５９を除去することが好ましい。
　以下、図１６Ｂ及び図１６Ｃに示す工程を行うことで、図６Ｂに示すトランジスタ２００と、図９Ｂに示すトランジスタ１００を同一面上に形成することができる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態４）
　本実施の形態では、本発明の一態様の表示装置について、図１９乃至図２２を用いて説明する。
　本実施の形態の表示装置は、解像度の高い表示装置または大型の表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、及び、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、及び、音響再生装置の表示部に用いることができる。
　本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）などのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能なウェアラブル機器の表示部に用いることができる。
　本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとして、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
　本実施の形態の表示装置はタッチパネルとしての機能を有していてもよい。例えば、表示装置には、指などの被検知体の近接または接触を検知できる様々な検知素子（センサ素子ともいえる）を適用することができる。
　センサの方式として、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、及び、感圧方式が挙げられる。
　静電容量方式として、例えば、表面型静電容量方式、投影型静電容量方式がある。また、投影型静電容量方式として、例えば、自己容量方式、相互容量方式がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。
　タッチパネルとして、例えば、アウトセル型、オンセル型、及び、インセル型が挙げられる。なお、インセル型のタッチパネルは、表示素子（表示デバイスともいう）を支持する基板と対向基板のうち一方または双方に、検知素子を構成する電極が設けられた構成をいう。
＜構成例１＞
　図１９Ａに、表示装置５０Ａの斜視図を示す。
　表示装置５０Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。図１９Ａでは、基板１５２を破線で示している。
　表示装置５０Ａは、表示部１６２、接続部１４０、回路部１６４、導電層１６５等を有する。図１９Ａでは、表示装置５０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図１９Ａに示す構成は、表示装置５０Ａと、ＩＣと、ＦＰＣと、を有する表示モジュールということもできる。
　接続部１４０は、表示部１６２の外側に設けられる。接続部１４０は、表示部１６２の一辺または複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図１９Ａでは、表示部の四辺を囲むように接続部１４０が設けられている例を示す。接続部１４０では、表示素子の共通電極と、導電層とが電気的に接続されており、共通電極に電位を供給することができる。
　回路部１６４は、例えば走査線駆動回路（ゲートドライバともいう）を有する。また、回路部１６４は、走査線駆動回路及び信号線駆動回路（ソースドライバともいう）の双方を有していてもよい。
　導電層１６５は、表示部１６２及び回路部１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から導電層１６５に入力される、またはＩＣ１７３から導電層１６５に入力される。
　図１９Ａでは、ＣＯＧ方式またはＣＯＦ方式等により、基板１５１にＩＣ１７３が設けられている例を示す。ＩＣ１７３には、例えば、走査線駆動回路及び信号線駆動回路のうち一方または双方を有するＩＣを適用できる。なお、表示装置５０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
　本発明の一態様の半導体装置は、例えば、表示装置５０Ａの表示部１６２及び回路部１６４の一方または双方に適用することができる。
　例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、本発明の一態様の半導体装置は、電気特性が良好であるため、表示装置に用いることで表示装置の信頼性を高めることができる。
　表示部１６２は、表示装置５０Ａにおける画像を表示する領域であり、周期的に配列された複数の画素２１０を有する。図１９Ａには、１つの画素２１０の拡大図を示している。
　本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
　図１９Ａに示す画素２１０は、赤色の光を呈する画素２３０Ｒ、緑色の光を呈する画素２３０Ｇ、及び、青色の光を呈する画素２３０Ｂを有する。画素２３０Ｒ、画素２３０Ｇ、および画素２３０Ｂで１つの画素２１０を構成することで、フルカラー表示を実現できる。画素２３０Ｒ、画素２３０Ｇ、及び画素２３０Ｂはそれぞれ副画素として機能する。また、図１９Ａに示す表示装置５０Ａでは、副画素として機能する画素２３０をストライプ配列で配置する例を示している。１つの画素２１０を構成する副画素の数は３つに限られず、４つ以上としてもよい。例えば、Ｒ、Ｇ、Ｂ、白色（Ｗ）の光を呈する４つの副画素を有してもよい。または、Ｒ、Ｇ、Ｂ、Ｙの４色の光を呈する４つの副画素を有してもよい。
　画素２３０Ｒ、画素２３０Ｇ、及び画素２３０Ｂはそれぞれ、表示素子と、当該表示素子の駆動を制御する回路と、を有する。
　表示素子として、様々な素子を用いることができ、例えば、液晶素子（液晶デバイスともいう）及び発光デバイスが挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。
　液晶素子を用いた表示装置として、例えば、透過型の液晶表示装置、反射型の液晶表示装置、及び、半透過型の液晶表示装置が挙げられる。
　液晶素子を用いた表示装置に用いることができるモードとして、例えば、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、及び、ゲストホストモードが挙げられる。ＶＡモードとして、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、及び、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モードが挙げられる。
　液晶素子に用いることができる液晶材料として、例えば、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、及び、反強誘電性液晶が挙げられる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相、ブルー相などを示す。また、液晶材料として、ポジ型の液晶及びネガ型の液晶のどちらを用いてもよく、適用するモードまたは設計に応じて選択できる。
　発光デバイスとして、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、半導体レーザなどの、自発光型の発光デバイスが挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、マイクロＬＥＤなどを用いることができる。
　発光デバイスが有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。
　発光デバイスの発光色は、赤外、赤、緑、青、シアン、マゼンタ、黄、または白などとすることができる。また、発光デバイスにマイクロキャビティ構造を付与することにより色純度を高めることができる。
　発光デバイスが有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。
　なお、本発明の一態様の表示装置は、発光デバイスが形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光デバイスが形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。
　本実施の形態では、主に、表示素子として発光デバイスを用いる場合を例に挙げて説明する。
　図１９Ｂは、表示装置５０Ａを説明するブロック図である。表示装置５０Ａは、表示部１６２、及び回路部１６４を有する。表示部１６２は、周期的に配列された複数の画素２３０（画素２３０［１，１］乃至画素２３０［ｍ，ｎ］、ｍ及びｎはそれぞれ独立に２以上の整数）を有する。回路部１６４は、第１駆動回路部２３１、および第２駆動回路部２３２を有する。
　第１駆動回路部２３１に含まれる回路は、例えば、走査線駆動回路として機能する。第２駆動回路部２３２に含まれる回路は、例えば信号線駆動回路として機能する。なお、表示部１６２を挟んで第１駆動回路部２３１と向き合う位置に、何らかの回路を設けてもよい。表示部１６２を挟んで第２駆動回路部２３２と向き合う位置に、何らかの回路を設けてもよい。
　回路部１６４には、シフトレジスタ回路、レベルシフタ回路、インバータ回路、ラッチ回路、アナログスイッチ回路、デマルチプレクサ回路、及び論理回路等の様々な回路を用いることができる。回路部１６４には、トランジスタおよび容量素子等を用いることができる。回路部１６４が有するトランジスタを、画素２３０に含まれるトランジスタと同じ工程で形成してもよい。
　表示装置５０Ａは、各々が略平行に配設され、且つ、第１駆動回路部２３１に含まれる回路によって電位が制御される配線２３６と、各々が略平行に配設され、且つ、第２駆動回路部２３２に含まれる回路によって電位が制御される配線２３８と、を有する。なお、図１９Ｂでは、画素２３０に配線２３６と配線２３８が接続している例を示している。ただし、配線２３６と配線２３８は一例であり、画素２３０と接続する配線は、配線２３６と配線２３８に限らない。
　本発明の一態様である半導体装置は、サブミクロンサイズのチャネル長を有し、オン電流が大きいＶＦＥＴと、チャネル長が長く、飽和性が高いＶＬＦＥＴと、を一部の工程を共通にして形成することができる。これらのトランジスタのチャネル形成領域には酸化物半導体（ＯＳ）を好適に用いることができ、オフ電流が小さいトランジスタとすることができる。本発明の一態様である半導体装置は、表示部１６２及び回路部１６４の一方または双方に好適に用いることができる。また、本発明の一態様である半導体装置を表示部１６２及び回路部１６４の双方に用いる、つまり表示装置が有するトランジスタの全てをＯＳトランジスタとすることもできる。このように表示装置が有するトランジスタの全てをＯＳトランジスタとすることで、製造コストを低く抑えることができるといった効果を奏する。
＜構成例２＞
　回路部１６４に用いることができる回路として、ラッチ回路を例に挙げて構成例を説明する。
　図２０Ａは、ラッチ回路ＬＡＴの構成例を示す回路図である。図２０Ａに示すラッチ回路ＬＡＴは、トランジスタＴｒ３１と、トランジスタＴｒ３３と、トランジスタＴｒ３５と、トランジスタＴｒ３６と、容量素子Ｃ３１と、インバータ回路ＩＮＶと、を有する。図２０Ａにおいて、トランジスタＴｒ３３のソース及びドレインの一方と、トランジスタＴｒ３５のゲートと、容量素子Ｃ３１の一方の電極と、が電気的に接続されるノードをノードＮとする。なお、容量素子Ｃ３１の他方の電極には、ＶＳＳが供給される。
　図２０Ａに示すラッチ回路ＬＡＴにおいて、端子ＳＭＰに高電位の信号を入力すると、トランジスタＴｒ３３がオン状態となる。これにより、ノードＮの電位が、端子ＲＯＵＴの電位に対応する電位となり、端子ＲＯＵＴからラッチ回路ＬＡＴに入力される信号に対応するデータが、ラッチ回路ＬＡＴに書き込まれる。ラッチ回路ＬＡＴにデータを書き込んだ後、端子ＳＭＰの電位を低電位とすると、トランジスタＴｒ３３がオフ状態となる。これにより、ノードＮの電位が保持され、ラッチ回路ＬＡＴに書き込まれたデータが保持される。具体的には、例えばノードＮの電位が低電位である場合は、ラッチ回路ＬＡＴに値が“０”のデータが保持されているとし、ノードＮの電位が高電位である場合は、ラッチ回路ＬＡＴに値が“１”のデータが保持されているとすることができる。
　トランジスタＴｒ３３は、オフ電流が小さいトランジスタを用いることが好ましい。トランジスタＴｒ３３は、ＯＳトランジスタを好適に用いることができる。これにより、ラッチ回路ＬＡＴはデータを長期間保持することができる。よって、ラッチ回路ＬＡＴへのデータの再書き込みの頻度を低くすることができる。
　本明細書等において、端子ＳＰ２から入力される信号が端子ＬＩＮに出力されるようなデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。つまり、例えば値が“１”のデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。
　ラッチ回路ＬＡＴに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ３１、トランジスタＴｒ３３、トランジスタＴｒ３５及びトランジスタＴｒ３６の一または複数に、図５Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
　インバータ回路ＩＮＶの構成例を、図２０Ｂに示す。インバータ回路ＩＮＶは、トランジスタＴｒ４１と、トランジスタＴｒ４３と、トランジスタＴｒ４５と、トランジスタＴｒ４７と、容量素子Ｃ４１と、を有する。また、トランジスタＴｒ４３のソース及びドレインの一方、ならびにトランジスタＴｒ４７のソース及びドレインの一方にはＶＤＤが供給される。また、トランジスタＴｒ４１のソース及びドレインの一方、ならびにトランジスタＴｒ４５のソース及びドレインの一方にはＶＳＳが供給される。
　ラッチ回路ＬＡＴを図２０Ａに示す構成とし、インバータ回路ＩＮＶを図２０Ｂに示す構成とすることにより、ラッチ回路ＬＡＴが有するトランジスタを、全て同一の極性のトランジスタとすることができ、例えば、ｎチャネル型トランジスタとすることができる。これにより、例えばトランジスタＴｒ３３の他、トランジスタＴｒ３１、トランジスタＴｒ３５、トランジスタＴｒ３６、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７を、ＯＳトランジスタとすることができる。よって、ラッチ回路ＬＡＴが有するトランジスタを全て同じ工程で作製することができる。
　インバータ回路ＩＮＶに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７の一または複数に、図５Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
　高い飽和性を求められるトランジスタにトランジスタ２０及びトランジスタ２００の一種または複数種を好適に用いることができる。さらに、トランジスタ１００を用いることにより、占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、大きいオン電流が求められるトランジスタにトランジスタ１００を好適に用いることができる。これにより、高い性能の表示装置とすることができる。
＜構成例３＞
　画素２３０の構成例を、図２１Ａに示す。画素２３０は、画素回路５１および発光デバイス６１を有する。
　図２１Ａに示す画素回路５１は、トランジスタ５２Ａ、トランジスタ５２Ｂ、および容量素子５３を有する２Ｔｒ１Ｃ型の画素回路である。なお、本発明の一態様の表示装置に適用できる画素回路は、特に限定されない。
　発光デバイス６１のアノードは、トランジスタ５２Ｂのソース及びドレインの一方、及び容量素子５３の一方の電極と電気的に接続される。トランジスタ５２Ｂのソース及びドレインの他方は、配線ＡＮＯと電気的に接続される。トランジスタ５２Ｂのゲートは、トランジスタ５２Ａのソース及びドレインの一方、及び容量素子５３の他方の電極と電気的に接続される。トランジスタ５２Ａのソース及びドレインの他方は、配線ＧＬと電気的に接続される。トランジスタ５２Ａのゲートは、配線ＧＬと電気的に接続される。発光デバイス６１のカソードは、配線ＶＣＯＭと電気的に接続される。
　配線ＧＬは配線２３６に相当し、配線ＳＬは配線２３８に相当する。配線ＶＣＯＭは、発光デバイス６１に電流を供給するための電位を与える配線である。トランジスタ５２Ａは、配線ＧＬの電位に基づいて、配線ＳＬとトランジスタ５２Ｂのゲート間の導通状態または非導通状態を制御する機能を有する。例えば、配線ＡＮＯにはＶＤＤが供給され、配線ＶＣＯＭにはＶＳＳが供給される。
　トランジスタ５２Ｂは発光デバイス６１に流れる電流量を制御する機能を有する。容量素子５３は、トランジスタ５２Ｂのゲート電位を保持する機能を有する。発光デバイス６１が射出する光の強度は、トランジスタ５２Ｂのゲートに供給される画像信号に応じて制御される。
　画素回路５１に含まれるトランジスタの一部または全部にバックゲートを設けてもよい。図２１Ａに示す画素回路５１は、トランジスタ５２Ｂがバックゲートを有し、当該バックゲートがトランジスタ５２Ｂのソース及びドレインの一方と電気的に接続される構成を示している。なお、トランジスタ５２Ｂのバックゲートが、トランジスタ５２Ｂのゲートと電気的に接続される構成としてもよい。
　画素回路５１に、前述の半導体装置を好適に用いることができる。画素２３０の選択状態を制御するための選択トランジスタとして機能するトランジスタ５２Ａと比較して、発光デバイス６１に流れる電流を制御する駆動トランジスタとして機能するトランジスタ５２Ｂは、飽和性が高いことが好ましい。トランジスタ５２Ｂにチャネル長の長いトランジスタ２０及びトランジスタ２００の一種を適用することで、信頼性の高い表示装置とすることができる。また、トランジスタ５２Ａにトランジスタ１００を適用することで、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。
　なお、トランジスタ５２Ｂにもトランジスタ１００を適用してもよい。トランジスタ５２Ｂにチャネル長の短いトランジスタを適用することにより、輝度の高い表示装置とすることができる。また、画素回路５１の占有面積を縮小することができ、高精細の表示装置とすることができる。
　図２１Ａに示す画素２３０と異なる構成例を、図２１Ｂに示す。画素２３０は、画素回路５１Ａ及び発光デバイス６１を有する。
　図２１Ｂに示す画素回路５１Ａは、トランジスタ５２Ｃを有する点で、図２１Ａに示す画素回路５１と主に異なる。画素回路５１Ａは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、及び容量素子５３を有する３Ｔｒ１Ｃ型の画素回路である。
　トランジスタ５２Ｃのソース及びドレインの一方は、トランジスタ５２Ｂのソース及びドレインの一方と電気的に接続される。トランジスタ５２Ｃのソース及びドレインの他方は、配線Ｖ０と電気的に接続される。例えば、配線Ｖ０には基準電位が供給される。トランジスタ５２Ｃのゲートは、配線ＧＬと電気的に接続される。
　トランジスタ５２Ｃは、配線ＧＬの電位に基づいて、トランジスタ５２Ｂのソース電極及びドレイン電極の一方と配線Ｖ０間の導通状態または非導通状態を制御する機能を有する。トランジスタ５２Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５２Ｂのゲート−ソース間電位のばらつきを抑制できる。
　配線Ｖ０を用いて、画素パラメータの設定に用いることのできる電流値を取得できる。具体的には、配線Ｖ０は、トランジスタ５２Ｂに流れる電流、または発光デバイス６１に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路により電圧に変換され、外部に出力することができる。または、ＡＤコンバータによりデジタル信号に変換され、外部に出力することができる。
　画素回路５１Ａに、前述の半導体装置を好適に用いることができる。トランジスタ５２Ｂにチャネル長の長いトランジスタ２０及びトランジスタ２００の一種を適用することで、信頼性の高い表示装置とすることができる。また、トランジスタ５２Ａ及びトランジスタ５２Ｃにトランジスタ１００を適用することで、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。なお、トランジスタ５２Ｂにもトランジスタ１００を適用してもよい。
　画素回路５１の構成例を、図２１Ｃに示す。図２１Ｃは、画素回路５１の断面図である。図２１Ｃは、トランジスタ５２Ａ、トランジスタ５２Ｂ及び発光デバイス６１が有する画素電極を抜粋して示している。なお、トランジスタ５２Ａとトランジスタ５２Ｂの電気的な接続を省略している。
　トランジスタ５２Ａは、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。トランジスタ５２Ｂは、絶縁層１０６と、絶縁層２０９と、半導体層２０８と、導電層２０４と、導電層２１２ａと、導電層２１２ｂと、を有する。トランジスタ５２Ａ及びトランジスタ５２Ｂについては、前述の記載を参照できるため、詳細な説明は省略する。
　トランジスタ５２Ａ及びトランジスタ５２Ｂは、基板１０２上に設けられる。図２１Ｃでは、トランジスタ５２Ａ及びトランジスタ５２Ｂと、基板１０２の間に絶縁層１２１及び絶縁層１２３が設けられる構成を示している。
　絶縁層１２１は、水素に対するバリア性を有することが好ましく、特に水素を捕獲、または固着する（ゲッタリング）能力が高いことが好ましい。絶縁層１２１は、例えば、酸化ハフニウムを好適に用いることができる。絶縁層１２１上に設けられる絶縁層１２３は、例えば、絶縁層１１０に用いることができる材料を好適に用いることができる。絶縁層１２３は、例えば、酸化シリコンを好適に用いることができる。
　トランジスタ５２Ａ、トランジスタ５２Ｂ、及び容量素子５３を覆うように絶縁層１９５が設けられ、絶縁層１９５を覆うように絶縁層２３３が設けられ、絶縁層２３３を覆うように絶縁層２３５が設けられる。絶縁層２３５上に発光デバイス６１を設けることができる。図２１Ｃは、発光デバイス６１の一方の電極として機能する画素電極１１１を示している。絶縁層１９５、絶縁層２３３、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは、導電層２１２ｂに達する第１の開口を有し、第１の開口を覆うように導電層２３４が設けられる。導電層２３４は、第１の開口を介して導電層２１２ｂと電気的に接続される。絶縁層２３５は、導電層２３４に達する第２の開口を有し、第２の開口を覆うように画素電極１１１が設けられる。画素電極１１１は、第２の開口を介して導電層２３４と電気的に接続される。絶縁層１９５は、前述の記載を参照できるため、詳細な説明は省略する。絶縁層２３３及び絶縁層２３５は、トランジスタ５２Ａ、トランジスタ５２Ｂ、及びトランジスタ５２Ｃに起因する凹凸を小さくし、発光デバイス６１の被形成面をより平坦にする機能を有する。なお、本明細書等において、絶縁層２３３及び絶縁層２３５をそれぞれ、平坦化層と記す場合がある。
　絶縁層２３３及び絶縁層２３５はそれぞれ、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。絶縁層２３５を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。絶縁層２３５を、有機絶縁膜と、当該有機絶縁膜上の無機絶縁膜との積層構造にすることが好ましい。これにより、無機絶縁膜は、発光デバイス６１を形成する際のエッチング保護層として機能することができる。具体的には、画素電極１１１の形成時に絶縁層２３５の一部がエッチングされ、絶縁層２３５に凹部が形成されることを抑制することができる。または、絶縁層２３５には、画素電極１１１の形成時に、凹部が設けられてもよい。同様に、絶縁層２３３を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。
＜構成例４＞
　前述と異なる構成例を、図２２に示す。表示装置５０Ｂは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。表示装置５０Ｂは、素子層７１、素子層７３、素子層７５及び配線層７７を有する。配線層７７は、配線が設けられる層である。
　素子層７１は、基板３１０を有し、基板３１０上には、トランジスタ３００が形成されている。また、トランジスタ３００の上方には、配線層７７が設けられており、配線層７７には、トランジスタ３００、トランジスタＭＴＣＫ、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂを電気的に接続する配線が設けられている。また、配線層７７の上方には、素子層７３、および素子層７５が設けられており、素子層７３は、トランジスタＭＴＣＫなどを有する。素子層７５は、発光デバイス１３０（図２２では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂ）などを有する。
　トランジスタ３００は、素子層７１に含まれているトランジスタとすることができる。また、トランジスタＭＴＣＫは、素子層７３に含まれるトランジスタとすることができる。また、発光デバイス１３０は、素子層７５に含まれる発光デバイスとすることができる。
　基板３１０には、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板３１０には、半導体基板以外として、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。なお、本実施の形態では、基板３１０は、シリコンを材料として有する半導体基板として説明する。そのため、素子層７１に含まれるトランジスタは、シリコンを有するトランジスタ（Ｓｉトランジスタ）とすることができる。
　トランジスタ３００は、素子分離層３１２と、導電層３１６と、絶縁層３１５と、絶縁層３１７と、基板３１０の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。このため、トランジスタ３００は、Ｓｉトランジスタとなっている。なお、図２２では、トランジスタ３００のソース及びドレインの一方が、後述する導電層３２８を介して、後述する導電層３３０、導電層３５６、及び導電層５１４に電気的に接続されている構成を示しているが、本発明の一態様の表示装置の電気的な接続構成は、これに限定されない。本発明の一態様の表示装置は、例えば、トランジスタ３００のゲートが、導電層３２８を介して、導電層５１４に電気的に接続されている構成としてもよい。
　トランジスタ３００は、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁層として機能する絶縁層３１５を介して導電層３１６に覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。また、トランジスタ３００は、Ｆｉｎ型でなくプレーナ型としてもよい。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれを用いてもよい。またはトランジスタ３００を複数設け、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
　半導体領域３１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。又は、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、又は窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は、トランジスタ３００は、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ゲート電極として機能する導電層３１６には、ヒ素、又はリンといったｎ型の導電性を付与する元素、もしくはホウ素又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。又は、導電層３１６には、例えば、金属材料、合金材料、又は金属酸化物材料といった導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、又はメサ分離法を用いて形成することができる。
　図２２に示すトランジスタ３００上には、絶縁層３２０及び絶縁層３２２が、基板３１０側から順に積層して設けられている。
　絶縁層３２０及び絶縁層３２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いればよい。
　絶縁層３２２は、絶縁層３２０及び絶縁層３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁層３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理により平坦化されていてもよい。
　絶縁層３２０及び絶縁層３２２には、絶縁層３２２より上方に設けられているトランジスタＭＴＣＫなどと接続する導電層３２８が埋め込まれている。なお、導電層３２８は、プラグ又は配線としての機能を有する。このため、導電層３２８には、導電層ＭＰＧに適用できる材料を用いることができる。
　表示装置５０Ｂでは、トランジスタ３００上に配線層７７が設けられている。配線層７７は、例えば、絶縁層３２４と、絶縁層３２６と、導電層３３０と、絶縁層３５０と、絶縁層３５２と、絶縁層３５４と、導電層３５６と、を有する。
　絶縁層３２２上及び導電層３２８上には、絶縁層３２４と絶縁層３２６とが順に積層して設けられている。また、導電層３２８に重なる領域において、絶縁層３２４と絶縁層３２６とには、開口が形成されている。また、当該開口には導電層３３０が埋め込まれている。
　絶縁層３２６上、及び導電層３３０上には、絶縁層３５０と絶縁層３５２と絶縁層３５４とが順に積層して設けられている。また、導電層３３０に重なる領域において、絶縁層３５０と絶縁層３５２と絶縁層３５４とには、開口が形成されている。また、当該開口には導電層３５６が埋め込まれている。
　導電層３３０及び導電層３５６は、トランジスタ３００と接続するプラグ又は配線としての機能を有する。なお、導電層３３０及び導電層３５６は、前述した導電層３２８又は導電層５９６と同様の材料を用いて設けることができる。
　なお、例えば、絶縁層３２４及び絶縁層３５０は、絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁物を用いることが好ましい。また、絶縁層３２６、絶縁層３５２、及び絶縁層３５４には、絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁物を用いることが好ましい。また、絶縁層３２６、絶縁層３５２、及び絶縁層３５４は、層間絶縁膜及び平坦化膜としての機能を有する。また、導電層３３０及び導電層３５６は、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する導電体を含むことが好ましい。
　なお、水素に対するバリア性を有する導電体として、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁層３５０と接する構造であることが好ましい。
　絶縁層３５４及び導電層３５６の上方には、絶縁層５１２が設けられている。また、絶縁層５１２上には、絶縁層ＩＳ１が設けられている。また、絶縁層ＩＳ１及び絶縁層５１２には、プラグ又は配線として機能する導電層５１４が埋め込まれている。これにより、トランジスタＭＴＣＫのソース及びドレインの一方とトランジスタ３００のソース及びドレインの一方とが電気的に接続される。なお、導電層５１４には、例えば、導電層ＭＰＧに適用できる材料を用いることができる。
　絶縁層ＩＳ１上及び導電層５１４上には、トランジスタＭＴＣＫが設けられている。トランジスタＭＴＣＫの上方には、絶縁層ＩＳ３が形成されている。また、絶縁層ＩＳ３の下に絶縁層ＩＳ２が形成されている。また、絶縁層ＩＳ３上には、絶縁層５７４及び絶縁層５８１がこの順に積層して設けられている。また、絶縁層ＧＩ１、絶縁層ＩＳ２、絶縁層ＩＳ３、絶縁層５７４、及び絶縁層５８１には、プラグ又は配線として機能する導電層ＭＰＧが埋め込まれている。なお、トランジスタＭＴＣＫの周辺の絶縁層、導電層、及び半導体層については、実施の形態２を参照する。
　絶縁層５７４は、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁層５７４は、当該不純物がトランジスタＭＴＣＫに混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁層５７４は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層５７４は、絶縁層ＩＳ２及び絶縁層ＩＳ３より酸素透過性が低いことが好ましい。
　そのため、絶縁層５７４は、水及び水素といった不純物の拡散を抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁層５７４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁物として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルから選ばれた一以上を含む絶縁物を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁物として、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁物として、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁物として、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁層５７４には、酸化アルミニウム、又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁層５７４の上方からトランジスタＭＴＣＫに拡散することを抑制できる。または、絶縁層ＩＳ３等に含まれる酸素が、絶縁層５７４の上方に、拡散することを抑制できる。
　絶縁層５８１は、層間膜として機能する膜であって、絶縁層５７４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５８１の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５８１の比誘電率は、絶縁層５７４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。層間膜として機能する絶縁層５８１を誘電率が低い材料とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁層５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。この場合、絶縁層５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。また、絶縁層５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁層５８１には、樹脂を用いることができる。また、絶縁層５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
　絶縁層５７４上及び絶縁層５８１上には、絶縁層５９２、及び絶縁層５９４がこの順に積層して設けられている。
　絶縁層５９２には、基板３１０、トランジスタＭＴＣＫから、絶縁層５９２より上方の領域（例えば、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁層５９２は、水素原子、水素分子、及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁層５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。
　水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁層３２４の水素の脱離量は、膜の表面温度が５０℃から５００℃の範囲のＴＤＳにおいて、絶縁層３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましく、は５×１０１５ａｔｏｍｓ／ｃｍ２以下であることがより好ましい。なお、上記の水素の脱離量は、水素原子に換算したものである。
　絶縁層５９４は、絶縁層５８１と同様に、誘電率が低い層間膜とすることが好ましい。このため、絶縁層５９４には、絶縁層５８１に適用できる材料を用いることができる。
　なお、絶縁層５９４は、絶縁層５９２よりも誘電率が低いことが好ましい。例えば、絶縁層５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５９４の比誘電率は、絶縁層５９２の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁層５９４を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁層ＧＩ１、絶縁層ＩＳ２、絶縁層ＩＳ３、絶縁層５７４、及び絶縁層５８１には、プラグ又は配線として機能する導電層ＭＰＧが埋め込まれ、絶縁層５９２及び絶縁層５９４には、プラグ又は配線として機能する導電層５９６が埋め込まれている。特に、導電層ＭＰＧ及び導電層５９６は、絶縁層５９４より上方に設けられている発光デバイスなどと電気的に接続されている。また、プラグ又は配線としての機能を有する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（例えば、導電層ＭＰＧ及び導電層５９６）の材料として、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、又は銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁層５９４上及び導電層５９６上には、絶縁層５９８及び絶縁層５９９が順に形成されている。
　絶縁層５９８は、絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁物を用いることが好ましい。また、絶縁層５９９には、絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁物を用いることが好ましい。また、絶縁層５９９は、層間絶縁膜及び平坦化膜としての機能を有する。
　絶縁層５９９上には、発光デバイス１３０及び接続部１４０が形成されている。
　接続部１４０は、カソードコンタクト部と呼ばれる場合があり、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂのそれぞれのカソード電極に電気的に接続されている。図２２では、接続部１４０は、後述する導電層１８２ａ乃至導電層１８２ｃから選ばれた一以上の導電層と、後述する導電層１２６ａ乃至導電層１２６ｃの少なくとも一の導電層と、後述する導電層１２９ａ乃至導電層１２９ｃから選ばれた一以上の導電層と、後述する共通層１１４と、後述する共通電極１１５と、を有する。
　なお、接続部１４０は、平面視において表示部の四辺を囲むように設けられてもよく、又は、表示部内（例えば、隣り合う発光デバイス１３０同士の間）に設けられてもよい（図示しない）。
　発光デバイス１３０Ｒは、導電層１８２ａと、導電層１８２ａ上の導電層１２６ａと、導電層１２６ａ上の導電層１２９ａと、を有する。導電層１８２ａ、導電層１２６ａ、及び導電層１２９ａの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｇは、導電層１８２ｂと、導電層１８２ｂ上の導電層１２６ｂと、導電層１２６ｂ上の導電層１２９ｂと、を有する。発光デバイス１３０Ｒと同様に、導電層１８２ｂ、導電層１２６ｂ、及び導電層１２９ｂの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｂは、導電層１８２ｃと、導電層１８２ｃ上の導電層１２６ｃと、導電層１２６ｃ上の導電層１２９ｃと、を有する。発光デバイス１３０Ｒ、及び発光デバイス１３０Ｇと同様に、導電層１８２ｃ、導電層１２６ｃ、及び導電層１２９ｃの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。
　導電層１８２ａ乃至導電層１８２ｃ、及び導電層１２６ａ乃至導電層１２６ｃには、例えば、反射電極として機能する導電層を用いることができる。反射電極として機能する導電層には、可視光に対して反射率の高い導電層として、例えば、銀、アルミニウム、銀（Ａｇ）とパラジウム（Ｐｄ）と銅（Ｃｕ）の合金膜（Ａｇ−Ｐｄ−Ｃｕ（ＡＰＣ）膜）を適用することができる。また、導電層１８２ａ乃至導電層１８２ｃ、及び導電層１２６ａ乃至導電層１２６ｃには、一対のチタンで挟まれたアルミニウムの積層膜（Ｔｉ、Ａｌ、Ｔｉの順の積層膜）、又は一対のインジウム錫酸化物で挟まれた銀の積層膜（ＩＴＯ、Ａｇ、ＩＴＯの順の積層膜）を用いることができる。
　例えば、導電層１８２ａ乃至導電層１８２ｃに反射電極として機能する導電層を用いて、導電層１２６ａ乃至導電層１２６ｃに、透光性が高い材料を用いてもよい。透光性が高い材料として、例えば、銀とマグネシウムの合金、及びインジウム錫酸化物（ＩＴＯと呼ばれる場合がある）、が挙げられる。
　導電層１２９ａ乃至導電層１２９ｃには、例えば、透明電極として機能する導電層を用いることができる。透明電極として機能する導電層は、例えば、上述した透光性が高い導電層とすることができる。
　後に詳述する発光デバイス１３０に、マイクロキャビティ構造（微小共振器構造）を設けてもよい。マイクロキャビティ構造とは、発光層の下面と下部電極の上面との距離を、当該発光層が発光する光の色の波長に応じた厚さにする構造を指す。この場合、上部電極（共通電極）である導電層１２９ａ乃至導電層１２９ｃに透光性及び光反射性を有する導電材料を用い、下部電極（画素電極）である導電層１８２ａ乃至導電層１８２ｃ、及び導電層１２６ａ乃至導電層１２６ｃとして光反射性を有する導電材料を用いること好ましい。
　マイクロキャビティ構造とは、下部電極と発光層の光学的距離を（２ｎ−１）λ／４（ただし、ｎは１以上の整数、λは増幅したい発光の波長）に調節した構造を指す。これにより、下部電極によって反射されて戻ってきた光（反射光）は、発光層から上部電極に直接入射する光（入射光）と大きな干渉を起こす。そのため、波長λのそれぞれの反射光と入射光との位相を合わせ発光層からの発光をより増幅させることができる。一方で、反射光と入射光とが波長λ以外である場合、位相が合わなくなるため、共振せずに減衰する。
　導電層１８２ａは、絶縁層５９９に設けられた開口を介して、絶縁層５９４に埋め込まれている導電層５９６と接続されている。また、導電層１８２ａの端部よりも外側に導電層１２６ａの端部が位置している。導電層１２６ａの端部と導電層１２９ａの端部は、揃っている、または概略揃っている。
　発光デバイス１３０Ｇにおける導電層１８２ｂ、導電層１２６ｂ、導電層１２９ｂ、及び、発光デバイス１３０Ｂにおける導電層１８２ｃ、導電層１２６ｃ、導電層１２９ｃについては、発光デバイス１３０Ｒにおける導電層１８２ａ、導電層１２６ａ、導電層１２９ａと同様であるため詳細な説明は省略する。
　導電層１８２ａ、導電層１８２ｂ、及び導電層１８２ｃには、絶縁層５９９に設けられた開口を覆うように凹部が形成される。また、当該凹部には、層１２８が埋め込まれている。
　層１２８は、導電層１８２ａ乃至導電層１８２ｃの凹部を平坦化する機能を有する。導電層１８２ａ上乃至導電層１８２ｃ上、及び層１２８上には、導電層１８２ａ乃至導電層１８２ｃと電気的に接続される導電層１２６ａ乃至導電層１２６ｃが設けられている。したがって、導電層１８２ａ乃至導電層１８２ｃの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。
　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましい。
　層１２８には、有機材料を有する絶縁層を好適に用いることができる。例えば、層１２８には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる。また、層１２８として、感光性の樹脂を用いることができる。感光性の樹脂として、ポジ型の材料、またはネガ型の材料が挙げられる。
　感光性の樹脂を用いることにより、露光及び現像の工程のみで層１２８を作製することができ、ドライエッチング、あるいはウェットエッチングによる導電層１８２ａ、導電層１８２ｂ、導電層１８２ｃの表面への影響を低減することができる。また、ネガ型の感光性樹脂を用いて層１２８を形成することにより、絶縁層５９９の開口の形成に用いるフォトマスク（露光マスク）と同一のフォトマスクを用いて、層１２８を形成できる場合がある。
　発光デバイス１３０Ｒは、第１の層１１３ａと、第１の層１１３ａ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｇは、第２の層１１３ｂと、第２の層１１３ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｂは、第３の層１１３ｃと、第３の層１１３ｃ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。
　なお、第１の層１１３ａは、導電層１２６ａの上面及び側面と導電層１２９ａの上面及び側面を覆うように形成されている。同様に、第２の層１１３ｂは、導電層１２６ｂの上面及び側面と導電層１２９ｂの上面及び側面を覆うように形成されている。また、同様に、第３の層１１３ｃは、導電層１２６ｃの上面及び側面と導電層１２９ｃの上面及び側面を覆うように形成されている。したがって、導電層１２６ａ、導電層１２６ｂ、及び導電層１２６ｃが設けられている領域全体を、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
　発光デバイス１３０Ｒにおいて、第１の層１１３ａと共通層１１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光デバイス１３０Ｇにおいて、第２の層１１３ｂと共通層１１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光デバイス１３０Ｂにおいて、第３の層１１３ｃと共通層１１４をまとめてＥＬ層と呼ぶことができる。
　本実施の形態の発光デバイスの構成に、特に限定はなく、シングル構造であってもタンデム構造であってもよい。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する第１の層１１３ａと第２の層１１３ｂにおいて、第１の層１１３ａの側面の一と、第２の層１１３ｂの側面の一は、互いに対向して配置される。これは、第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃのうちいずれの組み合わせにおいても同様である。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、少なくとも発光層を有する。例えば、第１の層１１３ａが、赤色の光を発する発光層を有し、第２の層１１３ｂが緑色の光を発する発光層を有し、第３の層１１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色として、シアン、マゼンタ、黄、又は白を適用することができる。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光デバイスの信頼性を高めることができる。
　共通層１１４は、例えば電子注入層、または正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。
　共通電極１１５は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。また、図２２に示すように、複数の発光デバイスが共通して有する共通電極１１５は、接続部１４０に含まれている導電層に電気的に接続される。
　絶縁層１２５は、水及び酸素の一方又は双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の一方又は双方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁層１２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光デバイスに拡散しうる不純物（代表的には、水及び酸素の一方又は双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光デバイス、さらには、信頼性の高い表示パネルを提供することができる。
　絶縁層１２５は、不純物濃度が低いことが好ましい。これにより、絶縁層１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１２５において、不純物濃度を低くすることで、水及び酸素の一方又は双方に対するバリア性を高めることができる。例えば、絶縁層１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁層１２７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。また、絶縁層１２７の材料の粘度は、１ｃＰ以上１５００ｃＰ以下にすることができ、１ｃＰ以上１２ｃＰ以下とすることが好ましい。絶縁層１２７の材料の粘度を上記の範囲にすることで、後述するテーパ形状を有する絶縁層１２７を、比較的容易に形成することができる。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　なお、絶縁層１２７は、後述するように側面にテーパ形状を有していればよく、絶縁層１２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁層１２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる場合がある。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁層１２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂として、ポジ型の材料、またはネガ型の材料が挙げられる。
　絶縁層１２７には可視光を吸収する材料を用いてもよい。絶縁層１２７が発光デバイスからの発光を吸収することで、発光デバイスから絶縁層１２７を介して隣接する発光デバイスに光が漏れること（迷光）を抑制することができる。これにより、表示パネルの表示品位を高めることができる。また、表示パネルに偏光板を用いなくても、表示品位を高めることができるため、表示パネルの軽量化及び薄型化を図ることができる。
　可視光を吸収する材料として、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
　絶縁層１２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、又はナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁層１２７となる有機絶縁膜を形成することが好ましい。
　絶縁層１２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁層１２７を形成する際の基板温度は、代表的には、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。
　以下では、発光デバイス１３０Ｒと発光デバイス１３０Ｇの間の絶縁層１２７の構造を例に挙げて、絶縁層１２７などの構造について説明を行う。なお、発光デバイス１３０Ｇと発光デバイス１３０Ｂの間の絶縁層１２７、及び発光デバイス１３０Ｂと発光デバイス１３０Ｒの間の絶縁層１２７などについても同様のことが言える。また、以下では、第２の層１１３ｂ上の絶縁層１２７の端部を例に挙げて説明する場合があるが、第１の層１１３ａ上の絶縁層１２７の端部、及び第３の層１１３ｃ上の絶縁層１２７の端部についても同様のことが言える。
　絶縁層１２７は、表示装置の断面視において、側面にテーパ角θ１のテーパ形状を有することが好ましい。テーパ角θ１は、絶縁層１２７の側面と基板面のなす角である。ただし、基板面に限らず、絶縁層１２５の平坦部の上面、又は第２の層１１３ｂの平坦部の上面と、絶縁層１２７の側面がなす角としてもよい。また、絶縁層１２７の側面をテーパ形状にすることにより、絶縁層１２５の側面、及びマスク層１１８ａの側面もテーパ形状となる場合がある。
　絶縁層１２７のテーパ角θ１は、９０°未満であり、６０°以下が好ましく、４５°以下がより好ましい。絶縁層１２７の側面端部をこのような順テーパ形状にすることで、絶縁層１２７の側面端部上に設けられる、共通層１１４及び共通電極１１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層１１４及び共通電極１１５の面内均一性を向上させることができるため、表示装置の表示品位を向上させることができる。
　表示装置の断面視において、絶縁層１２７の上面は凸曲面形状を有することが好ましい。絶縁層１２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。また、絶縁層１２７上面の中心部の突曲面部が、側面端部のテーパ部に連続的に接続される形状であることが好ましい。絶縁層１２７をこのような形状にすることで、絶縁層１２７上全体で、共通層１１４及び共通電極１１５を被覆性良く成膜することができる。
　絶縁層１２７は、二つのＥＬ層の間の領域（例えば、第１の層１１３ａと第２の層１１３ｂとの間の領域）に形成される。このとき、絶縁層１２７の一部が、一方のＥＬ層（例えば、第１の層１１３ａ）の側面端部と、もう一方のＥＬ層（例えば、第２の層１１３ｂ）の側面端部に挟まれる位置に配置されることになる。
　絶縁層１２７の一方の端部が画素電極として機能する導電層１２６ａと重なり、絶縁層１２７の他方の端部が画素電極として機能する導電層１２６ｂと重なることが好ましい。このような構造にすることで、絶縁層１２７の端部を第１の層１１３ａ（第２の層１１３ｂ）の概略平坦な領域の上に形成することができる。よって、絶縁層１２７のテーパ形状を、上記の通り加工することが比較的容易になる。
　以上のように、絶縁層１２７などを設けることにより、第１の層１１３ａの概略平坦な領域から第２の層１１３ｂの概略平坦な領域まで、共通層１１４及び共通電極１１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されるのを防ぐことができる。よって、各発光デバイス間において、共通層１１４及び共通電極１１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生するのを抑制することができる。
　本実施の形態の表示装置は、発光デバイス間の距離を狭くすることができる。具体的には、発光デバイス間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光デバイス間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　発光デバイス１３０上には、保護層１３１が設けられている。保護層１３１は、発光デバイス１３０を保護するパッシベーション膜として機能する膜である。発光デバイスを覆う保護層１３１を設けることで、発光デバイスに水及び酸素といった不純物が入り込むことを抑制し、発光デバイス１３０の信頼性を高めることができる。保護層１３１には、例えば、酸化アルミニウム、窒化シリコン、又は窒化酸化シリコンを用いることができる。
　保護層１３１と、基板１１９と、は接着層１０７を介して接着されている。発光デバイスの封止には、固体封止構造または中空封止構造などが適用できる。図２２では、基板３１０と基板１１９との間の空間が、接着層１０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１０７は、発光デバイスと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１０７とは異なる樹脂で充填してもよい。
　接着層１０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤、又は熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤として、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。
　表示装置５０Ｂは、トップエミッション型である。発光デバイスが発する光は、基板１１９側に射出される。そのため、基板１１９には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板１１９には、基板３１０に適用できる基板のうち、可視光に対する透過性が高い基板を選択することが好ましい。画素電極は可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
　なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光デバイスが発する光が基板３１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板３１０には、可視光に対する透過性が高い基板を選択することが好ましい。
　上記で説明した各々の構成例の一を表示装置に適用することによって、高い解像度、かつ高い精細度を有する表示装置を実現することができる場合がある。具体的には、例えば、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）の解像度の表示装置を実現できる場合がある。また、具体的には、例えば、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、又は６０００ｐｐｉ以上の精細度の表示装置を実現することができる場合がある。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る電子装置および表示装置などについて説明する。本発明の一態様は、例えば、ＶＲまたはＡＲ用途の装着型の電子装置に好適に用いることができる。
＜電子装置の構成例＞
　図２３Ａに、装着型の電子装置の一例としてメガネ型の電子装置１５０の斜視図を示す。図２３Ａに示す電子装置１５０では、一対の表示装置９０（表示装置９０＿Ｌおよび表示装置９０＿Ｒ）、動き検出部１０１、視線検出部８４、演算部１０３、および通信部８５を筐体１０５内に備える様子を示している。
　図２３Ｂは、図２３Ａの電子装置１５０のブロック図である。電子装置１５０は、図２３Ａと同様に表示装置９０＿Ｌ、表示装置９０＿Ｒ、動き検出部１０１、視線検出部８４、演算部１０３、および通信部８５を有し、バス配線ＢＷを介して相互に各種信号を送受信する。表示装置９０＿Ｌ、表示装置９０＿Ｒはそれぞれ、複数の画素２３０、駆動回路６５および機能回路４０を有する。１つの画素２３０は、１つの発光デバイス６１と１つの画素回路５１を含む。よって、表示装置９０＿Ｌ、表示装置９０＿Ｒはそれぞれ、複数の発光デバイス６１および複数の画素回路５１を含む。
　動き検出部１０１は、筐体１０５の動き、すなわち電子装置１５０を装着したユーザの頭部の動きを検出する機能を有する。動き検出部１０１は、例えばＭＥＭＳ技術を用いたモーションセンサを用いることができる。モーションセンサとして、３軸モーションセンサ、あるいは６軸モーションセンサなど用いることができる。動き検出部１０１で検出される筐体１０５の動きに関する情報は、第１情報、あるいは動き情報などという場合がある。
　視線検出部８４は、ユーザの視線に関する情報を取得する機能を有する。具体的には、ユーザの視線を検出する機能を有する。ユーザの視線は、例えば、瞳孔角膜反射（Ｐｕｐｉｌ　Ｃｅｎｔｅｒ　Ｃｏｒｎｅａｌ　Ｒｅｆｌｅｃｔｉｏｎ）法、または明／暗瞳孔（Ｂｒｉｇｈｔ／Ｄａｒｋ　Ｐｕｐｉｌ　Ｅｆｆｅｃｔ）法などの視線計測（アイトラッキング）法で取得することができる。または、レーザまたは超音波などを用いた視線計測方法で取得することもできる。
　演算部１０３は、視線検出部８４における視線の検出結果を用いて、ユーザの注視点を算出する機能を有する。すなわち、ユーザが表示装置９０＿Ｌおよび表示装置９０＿Ｒに表示される画像のどのオブジェクトを注視しているかを知ることがきる。また、ユーザが画面以外の部位を注視しているか否かを知ることができる。なお、視線検出部８４が得たユーザの視線に関する情報（視線の検出結果）を、第２情報、あるいは視線情報などという場合がある。
　演算部１０３は、筐体１０５の動きに応じた描画処理（画像データの演算処理）を行う機能を有する。演算部１０３において筐体１０５の動きに応じた描画処理は、第１情報、および通信部８５を介して外部より入力される画像データを用いて行われる。該画像データとして、例えば、３６０度全方位の画像データを用いることができる。３６０度全方位の画像データは、例えば全天球カメラ（全方位カメラ、３６０°カメラ）で撮影した画像データであってもよく、あるいはコンピュータグラフィックスなどによって生成される画像データであってもよい。演算部１０３は、第１情報に応じて３６０度全方位の画像データを、表示装置９０＿Ｌおよび表示装置９０＿Ｒに表示可能な画像データに変換する機能を有する。
　演算部１０３は、第２情報を用いて、表示装置９０＿Ｌおよび表示装置９０＿Ｒそれぞれの表示部に設定する複数の領域の大きさおよび形状を決定する機能を有する。具体的には、演算部１０３は、第２情報に応じて表示部上の注視点を算出し、当該注視点を基準にして、表示部に後述する第１領域Ｓ１乃至第３領域Ｓ３等を設定する。
　演算部１０３として、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）のほか、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの他のマイクロプロセッサを単独で、または組み合わせて用いることができる。またこれらマイクロプロセッサをＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）またはＦＰＡＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｎａｌｏｇ　Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）によって実現した構成としてもよい。
　演算部１０３は、プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理およびプログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶部に格納されていてもよい。記憶部として、例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）などの不揮発性の記憶素子が適用された記憶装置、またはＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）およびＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などの揮発性の記憶素子が適用された記憶装置等を用いてもよい。
　通信部８５は、画像データ等の各種データを取得するために無線または有線によって外部機器と通信を行う機能を有する。通信部８５は、例えば高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。無線通信を行う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ２０００）、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ　Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ：登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。また、国際電気通信連合（ＩＴＵ）が定める第３世代移動通信システム（３Ｇ）、第４世代移動通信システム（４Ｇ）、または第５世代移動通信システム（５Ｇ）などを用いることもできる。
　通信部８５において、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）接続用端子、デジタル放送の受信用端子、ＡＣアダプタを接続する端子等の外部ポートを有していてもよい。
　表示装置９０＿Ｌ、表示装置９０＿Ｒはそれぞれ、複数の発光デバイス６１、複数の画素回路５１、駆動回路６５、および機能回路４０を有する。画素回路５１は、発光デバイス６１の発光を制御する機能を有する。駆動回路６５は、画素回路５１を制御する機能を有する。
　演算部１０３で決定された表示装置の表示部における複数の領域の情報は、領域ごとに解像度を異ならせる駆動などに用いられる。機能回路４０は、注視点に近い領域で、解像度の高い表示を行うよう駆動回路６５の制御を行い、注視点より遠い領域で解像度の低い表示を行うように駆動回路６５の制御を行う機能を有する。
　例えば、画像データの書き換えを１画素おき、または複数画素おきに行うことで、解像度の低い表示を実現できる。画像データの書き換えを行なう画素を減らすことで、表示装置の消費電力を低減できる。
　電子装置１５０にセンサ９７を設けてもよい。センサ９７は、ユーザの視覚、聴覚、触覚、味覚、および嗅覚、のいずれか一または複数の情報を取得する機能を有することが好ましい。より具体的には、センサ９７は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、磁気、温度、音声、時間、電場、電流、電圧、電力、放射線、湿度、傾度、振動、におい、および赤外線、のいずれか一または複数の情報を検知する機能、または測定する機能を有することが好ましい。電子装置１５０は、１または複数のセンサ９７を備えることができる。
　センサ９７を用いて、周囲の温度、湿度、照度、臭気などを計測してもよい。また、センサ９７を用いて、例えば、指紋、掌紋、虹彩、網膜、脈形状（静脈形状、動脈形状を含む）、または顔などを用いた個人認証のための情報を取得してもよい。また、センサ９７を用いて、ユーザの瞬き回数、瞼の挙動、瞳孔の大きさ、体温、脈拍、または血液中の酸素飽和度などを計測し、ユーザの疲労度および健康状態などを検出してもよい。電子装置１５０は、ユーザの疲労度および健康状態などを検知して、表示装置９０に警告などを表示してもよい。
　ユーザの視線および瞼の動きを検出して、電子装置１５０の動作を制御してもよい。ユーザは、電子装置１５０に触れて操作する必要がないため、両手に何も持たない状態（両手がフリーの状態）で、入力操作などを実現できる。
　図２４Ａは、電子装置１５０を示す斜視図である。図２４Ａにおいて電子装置１５０の筐体１０５は、一対の表示装置９０＿Ｌ、表示装置９０＿Ｒおよび演算部１０３の他、一例として、装着部８６、緩衝部材８７、一対のレンズ８８等を有する。一対の表示装置９０＿Ｌ、表示装置９０＿Ｒは、筐体１０５の内部の、レンズ８８を通して視認できる位置にそれぞれ設けられている。
　図２４Ａに示す筐体１０５には、入力端子９８と、出力端子８９とが設けられている。入力端子９８には映像出力機器等からの画像信号（画像データ）、または筐体１０５内に設けられるバッテリ（図示せず）を充電するための電力等を供給するケーブルを接続することができる。出力端子８９は、例えば音声出力端子として機能し、イヤフォン、ヘッドフォン等を接続することができる。
　筐体１０５は、レンズ８８および表示装置９０＿Ｌ、表示装置９０＿Ｒが、ユーザの目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８８と表示装置９０＿Ｌ、表示装置９０＿Ｒとの距離を変えることで、ピントを調整する機構を有していることが好ましい。
　緩衝部材８７は、ユーザの顔（額、頬など）に接触する部分である。緩衝部材８７がユーザの顔と密着することにより、外光の侵入（光漏れ）を防ぐことができ、より没入感を高めることができる。緩衝部材８７は、ユーザが電子装置１５０を装着した際にユーザの顔に密着するよう、緩衝部材８７には柔らかい素材を用いることが好ましい。このような素材を用いると、肌触りが良いことに加え、寒い季節などに装着した際に、ユーザに冷たさを感じさせないため好ましい。緩衝部材８７または装着部８６などの、ユーザの肌に触れる部材は、取り外し可能な構成とすると、クリーニングまたは交換が容易となるため好ましい。
　本発明の一態様の電子装置は、さらに、イヤフォン９９Ａを有していてもよい。イヤフォン９９Ａは、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン９９Ａは、無線通信機能により、音声データを出力することができる。なおイヤフォン９９Ａは、骨伝導イヤフォンとして機能する振動機構を有していてもよい。
　イヤフォン９９Ａは、図２４Ｂに示すイヤフォン９９Ｂのように、装着部８６に直接接続、または有線接続されている構成とすることができる。また、イヤフォン９９Ｂおよび装着部８６はマグネットを有していてもよい。これにより、イヤフォン９９Ｂを装着部８６に磁力によって固定することができ、収納が容易となり好ましい。
＜表示装置の構成例＞
　図２３Ａ、図２３Ｂに示す表示装置９０＿Ｌ、表示装置９０＿Ｒに適用可能な表示装置９０Ａの構成について図２５Ａ、図２５Ｂおよび図２６を参照して説明する。
　図２５Ａは、図２３Ａ、図２３Ｂに示す表示装置９０＿Ｌ、表示装置９０＿Ｒに適用可能な表示装置９０Ａの斜視図である。
　表示装置９０Ａは、基板９１、基板９２を有する。表示装置９０Ａは、基板９１と基板９２との間に設けられる表示部９３を有する。表示部９３は、複数の画素２３０を有する。画素２３０は、画素回路５１および発光デバイス６１を有する。表示部９３は、表示装置９０Ａにおける画像を表示する領域である。
　画素２３０を１９２０×１０８０画素のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、または「２Ｋ」などとも言われる。）の解像度で表示可能な表示部９３を実現できる。また、例えば、画素２３０を３８４０×２１６０画素のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、または「４Ｋ」などとも言われる。）の解像度で表示可能な表示部９３を実現できる。また、例えば、画素２３０を７６８０×４３２０画素のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、または「８Ｋ」などとも言われる。）の解像度で表示可能な表示部９３を実現できる。画素２３０を増やすことで、１６Ｋさらには３２Ｋの解像度で表示可能な表示部９３を実現することも可能である。
　表示部９３の画素密度（精細度）は、１０００ｐｐｉ以上１００００ｐｐｉ以下が好ましい。例えば、２０００ｐｐｉ以上６０００ｐｐｉ以下であってもよいし、３０００ｐｐｉ以上５０００ｐｐｉ以下であってもよい。
　なお、表示部９３の画面比率（アスペクト比）については、特に限定はない。表示部９３は、例えば、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
　なお、本明細書等において、素子という用語を「デバイス」と言い換えることができる場合がある。例えば、表示素子、発光デバイス、および液晶素子は、例えば表示デバイス、発光デバイス、および液晶デバイスと言い換えることができる。
　表示装置９０Ａは、端子部９４を介して外部より各種信号および電源電位が入力され、表示部９３に設けられた表示素子を用いて画像表示を行うことができる。表示素子として様々な素子を用いることができる。代表的には、有機ＥＬ素子およびＬＥＤ素子などの光を射出する機能を有する発光デバイス、液晶素子、またはＭＥＭＳ素子などを適用できる。
　基板９１と基板９２との間には、複数の層が設けられ、各層には回路動作を行うためのトランジスタ、または光を射出する表示素子が設けられる。複数の層においては、表示素子の動作を制御する機能を有する画素回路、画素回路を制御する機能を有する駆動回路、駆動回路を制御する機能を有する機能回路等が設けられる。
　図２５Ｂに、基板９１と基板９２との間に設けられる各層の構成を模式的に示した斜視図を示している。
　基板９１上には、層６２が設けられる。層６２は、駆動回路６５、機能回路４０、および入出力回路８０を有する。層６２は、チャネル形成領域６４にシリコンを有するトランジスタ６３（Ｓｉトランジスタともいう）を有する。基板９１は、例えば、シリコン基板を用いることができる。シリコン基板は、ガラス基板と比較して熱伝導性が高いため好ましい。駆動回路６５、機能回路４０、および入出力回路８０を同じ層に設けることで、駆動回路６５、機能回路４０、および入出力回路８０を電気的に接続する配線を短くすることができる。よって、機能回路４０が駆動回路６５を制御するための制御信号の充放電時間が短くなり、消費電力を低減できる。また、入出力回路８０が、機能回路４０および駆動回路６５に信号を供給する時のための充放電時間が短くなり、消費電力を低減できる。
　トランジスタ６３は、例えばチャネル形成領域に単結晶シリコンを有するトランジスタ（「ｃ−Ｓｉトランジスタ」ともいう。）とすることができる。特に、層６２に設けられるトランジスタとして、チャネル形成領域に単結晶シリコンを有するトランジスタを用いると、当該トランジスタのオン電流を大きくすることができる。よって、層６２が有する回路を高速に駆動させることができるため、好ましい。またＳｉトランジスタは、チャネル長が３ｎｍ以上１０ｎｍ以下といった微細加工で形成することができるため、ＣＰＵ、ＧＰＵなどのアクセラレータ、アプリケーションプロセッサなどが表示部と一体に設けられた表示装置９０Ａとすることができる。
　層６２に、チャネル形成領域に多結晶シリコンを有するトランジスタ（「Ｐｏｌｙ−Ｓｉトランジスタ」ともいう。）を設けてもよい。多結晶シリコンとして、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を用いてもよい。なお、チャネル形成領域にＬＴＰＳを有するトランジスタを「ＬＴＰＳトランジスタ」ともいう。また、必要に応じて層６２にＯＳトランジスタを設けてもよい。
　駆動回路６５として、シフトレジスタ、レベルシフタ、インバータ、ラッチ、アナログスイッチ、および論理回路等の様々な回路を用いることができる。駆動回路６５は、例えば、ゲートドライバ回路、ソースドライバ回路等を有する。この他に、演算回路、メモリ回路、および電源回路等を有していてもよい。ゲートドライバ回路、ソースドライバ回路、およびその他の回路を、表示部９３に重ねて配置することが可能となるため、これら回路と、表示部９３とを並べて配置する場合と比較して、表示装置９０Ａの表示部９３の外周に存在する非表示領域（額縁ともいう）の幅を極めて狭くすることができ、表示装置９０Ａの小型化が実現できる。
　機能回路４０は、例えば、表示装置９０Ａにおける各回路の制御、および各回路を制御するための信号を生成するためのアプリケーションプロセッサの機能を有する。また機能回路４０は、ＣＰＵ、ＧＰＵなどのアクセラレータなどの画像データを補正するための回路を有していてもよい。また機能回路４０は、画像データ等を表示装置９０Ａの外部から受信するためのインターフェースとしての機能を有するＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）回路、ＭＩＰＩ（Ｍｏｂｉｌｅ　Ｉｎｄｕｓｔｒｙ　Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ）回路、およびＤ／Ａ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ）変換回路等を有していてもよい。また機能回路４０は、画像データを圧縮・伸長するための回路、および電源回路等を有していてもよい。
　層６２上には、層８３が設けられる。層８３は、複数の画素回路５１を含む画素回路群５５を有する。層８３にＯＳトランジスタを設けてもよい。画素回路５１はＯＳトランジスタを含んで構成してもよい。なお層８３は、層６２上に積層して設けることができる。
　層８３にＳｉトランジスタを設けてもよい。例えば、画素回路５１をチャネル形成領域に単結晶シリコンまたは多結晶シリコンを有するトランジスタを含んで構成してもよい。多結晶シリコンとして、ＬＴＰＳを用いてもよい。例えば、別の基板に層８３を形成し、層６２と貼り合わせることも可能である。
　例えば、画素回路５１を異なる半導体材料を用いた複数種類のトランジスタで構成してもよい。画素回路５１が、異なる半導体材料を用いた複数種類のトランジスタで構成される場合、トランジスタの種類毎に異なる層にトランジスタを設けてもよい。例えば、画素回路５１が、Ｓｉトランジスタと、ＯＳトランジスタで構成される場合、ＳｉトランジスタとＯＳトランジスタを重ねて設けてもよい。トランジスタを重ねて設けることで、画素回路５１の占有面積が低減される。よって、表示装置９０Ａの精細度を高めることができる。なお、ＬＴＰＳトランジスタとＯＳトランジスタを、組み合わせる構成をＬＴＰＯと呼称する場合がある。
　ＯＳトランジスタであるトランジスタ５２として、チャネル形成領域５４にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有するトランジスタを用いることが好ましい。このようなＯＳトランジスタは、オフ電流が非常に低いという特性を有する。よって、特に画素回路に設けられるトランジスタとしてＯＳトランジスタを用いると、画素回路に書き込まれたアナログデータを長期間保持することができるため好ましい。
　層８３上には、層８１が設けられる。層８１上には、基板９２が設けられる。基板９２は、透光性を有する基板あるいは透光性を有する材料でなる層であることが好ましい。層８１は、複数の発光デバイス６１が設けられる。なお層８１は、層８３上に積層して設ける構成とすることができる。発光デバイス６１として、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光デバイス６１は、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。なお、「有機ＥＬ素子」と「無機ＥＬ素子」をまとめて「ＥＬ素子」と呼ぶ場合がある。発光デバイス６１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
　図２５Ｂに示すように本発明の一態様の表示装置９０Ａは、発光デバイス６１と、画素回路５１と、駆動回路６５および機能回路４０と、を積層した構成とすることができるため、画素の開口率（有効表示面積比）を極めて高くすることができる。例えば画素の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素回路５１を極めて高密度に配置することが可能で、画素の精細度を極めて高くすることができる。例えば、表示装置９０Ａの表示部９３（画素回路５１および発光デバイス６１が積層されて設けられる領域）では、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素を配置することが可能となる。
　このような表示装置９０Ａは、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズ等の光学部材を通して表示装置９０Ａの表示部を視認する構成の場合であっても、表示装置９０Ａは極めて高精細な表示部を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。
　なお、表示装置９０Ａを装着型のＶＲまたはＡＲ用の表示装置として用いる場合、表示部９３の対角サイズは、０．１インチ以上５．０インチ以下、好ましくは０．５インチ以上２．０インチ以下、さらに好ましくは、１インチ以上１．７インチ以下とすることができる。例えば、表示部９３の対角サイズを１．５インチ、または１．５インチ近傍にしてもよい。表示部９３の対角サイズを２．０インチ以下とすることで、露光装置（代表的にはスキャナー装置）の１回の露光処理で処理することが可能となるため、製造プロセスの生産性を向上させることができる。
　本発明の一態様に係る表示装置９０Ａは、装着型の電子装置以外にも適用できる。この場合、表示部９３の対角サイズは２．０インチを越えてもかまわない。表示部９３の対角サイズに応じて、画素回路５１に用いるトランジスタの構成を適宜選択してもよい。例えば、画素回路５１に単結晶Ｓｉトランジスタを用いる場合、表示部９３の対角のサイズは０．１インチ以上３インチ以下が好ましい。また、画素回路５１にＬＴＰＳトランジスタを用いる場合、表示部９３の対角のサイズは０．１インチ以上３０インチ以下が好ましく、１インチ以上３０インチ以下がより好ましい。また、画素回路５１にＬＴＰＯ（ＬＴＰＳトランジスタと、ＯＳトランジスタとを、組み合わせる構成）を用いる場合、表示部９３の対角のサイズは０．１インチ以上５０インチ以下が好ましく１インチ以上５０インチ以下がより好ましい。また、画素回路５１にＯＳトランジスタを用いる場合、表示部９３の対角のサイズは０．１インチ以上２００インチ以下が好ましく、５０インチ以上１００インチ以下がより好ましい。
　画素回路５１などに単結晶Ｓｉトランジスタを用いた表示装置は、単結晶Ｓｉ基板の大きさより、大型化が非常に困難である。また、画素回路５１などにＬＴＰＳトランジスタを用いた表示装置は、製造工程にてレーザ結晶化装置を用いるため、大型化（代表的には、対角のサイズにて３０インチを超える画面サイズ）への対応が難しい。一方でＯＳトランジスタは、製造工程にてレーザ結晶化装置などを用いる制約がない、または比較的低温のプロセス温度（代表的には４５０℃以下）で製造することが可能なため、比較的大面積（代表的には、対角のサイズにて５０インチ以上１００インチ以下）の表示装置まで対応することが可能である。また、ＬＴＰＯについては、ＬＴＰＳトランジスタを用いる場合と、ＯＳトランジスタを用いる場合との間の領域の表示部の対角サイズ（代表的には、１インチ以上５０インチ以下）に適用することが可能となる。
　駆動回路６５および機能回路４０の具体的な構成例について、図２６を参照して説明する。図２６は表示装置９０Ａの構成を示すブロック図であり、画素回路５１、駆動回路６５および機能回路４０を接続する複数の配線、および表示装置９０Ａ内のバス配線等を示している。
　図２６に示す表示装置９０Ａにおいて、層８３は、複数の画素回路５１がマトリクス状に配置されている。
　図２６に示す表示装置９０Ａにおいて、層６２は、駆動回路６５、機能回路４０、および入出力回路８０が配置されている。駆動回路６５は、一例として、ソースドライバ回路６６、デジタルアナログ変換回路（ＤＡＣ：Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）６７、ゲートドライバ回路３３、レベルシフタ３４、増幅回路３５、検査回路３６、映像生成回路３７、および映像分配回路３８を有する。機能回路４０は、一例として、記憶装置４１、ＧＰＵ４２、ＥＬ補正回路４３、タイミングコントローラ４４、ＣＰＵ４５、センサコントローラ４６、電源回路４７、温度センサ４８、および輝度補正回路４９を有する。機能回路４０は、アプリケーションプロセッサの機能を有する。なお、人工知能の演算を行うＧＰＵを、ＡＩアクセラレータという場合がある。
　入出力回路８０は、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）などの伝送方式に対応し、入出力回路８０は端子部９４を介して入力される制御信号および画像データなどを、駆動回路６５および機能回路４０に振り分ける機能を有する。また、入出力回路８０は、表示装置９０Ａの情報を、端子部９４を介して外部に出力する機能を有する。
　図２６の表示装置９０Ａでは、駆動回路６５に含まれる回路、機能回路４０に含まれる回路、および入出力回路８０のそれぞれが、バス配線ＢＳＬと電気的に接続する構成を例示している。
　ソースドライバ回路６６は、一例として、画素２３０が有する画素回路５１に対して、画像データを送信する機能を有する。そのため、ソースドライバ回路６６は、配線ＳＬを介して、画素回路５１に電気的に接続されている。なおソースドライバ回路６６は、複数設けてもよい。
　デジタルアナログ変換回路６７は、一例として、後述するＧＰＵ、補正回路などによってデジタル処理された画像データをアナログデータに変換する機能を有する。アナログデータに変換された画像データはオペアンプなどの増幅回路３５により増幅され、ソースドライバ回路６６を介して、画素回路５１に送信される。なお、ソースドライバ回路６６、デジタルアナログ変換回路６７、画素回路５１の順に画像データが送信される構成としてもよい。また、デジタルアナログ変換回路６７および増幅回路３５は、ソースドライバ回路６６に含まれていてもよい。
　ゲートドライバ回路３３は、一例として、画素回路５１において、画像データの送信先となる画素回路を選択する機能を有する。そのため、ゲートドライバ回路３３は、配線ＧＬを介して、画素回路５１に電気的に接続されている。なおゲートドライバ回路３３は、ソースドライバ回路６６と対応して、複数設けてもよい。
　レベルシフタ３４は、一例として、ソースドライバ回路６６、デジタルアナログ変換回路６７、ゲートドライバ回路３３などに対して入力される信号を適切なレベルに変換する機能を有する。
　記憶装置４１は、一例として、画素回路５１に表示させる画像データを保存する機能を有する。なお、記憶装置４１は、画像データをデジタルデータまたはアナログデータとして保存する構成とすることができる。
　記憶装置４１に画像データを保存する場合、記憶装置４１は不揮発性メモリとすることが好ましい。この場合、記憶装置４１には、例えば、ＮＡＮＤ型メモリなどを適用することができる。
　記憶装置４１にＧＰＵ４２、ＥＬ補正回路４３、ＣＰＵ４５などで生じる一時データを保存する場合、記憶装置４１は揮発性メモリとすることが好ましい。この場合、記憶装置４１には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを適用することができる。
　ＧＰＵ４２は、一例として、記憶装置４１から読み出された画像データを、画素回路５１に出力するための処理を行う機能を有する。特に、ＧＰＵ４２は、並列にパイプライン処理を行う構成となっているため、画素回路５１に出力する画像データを高速に処理することができる。また、ＧＰＵ４２は、エンコードされた画像を復元するためのデコーダとしての機能も有することができる。
　機能回路４０には、表示装置９０Ａの表示品位を高めることができる回路が複数含まれていてもよい。当該回路として、例えば、表示される画像の色ムラを検出して、当該色ムラを補正して最適な画像にする補正回路（調色、調光）を設けてもよい。例えば、表示素子に有機ＥＬが用いられた発光デバイスが適用されている場合、機能回路４０に、該発光デバイスの特性に応じて画像データを補正するＥＬ補正回路を設けてもよい。機能回路４０には、一例として、ＥＬ補正回路４３を含めている。
　上記で説明した画像補正には、人工知能を用いてもよい。例えば、画素回路に流れる電流（または画素回路に印加される電圧）をモニタリングして取得し、表示された画像をイメージセンサなどで取得し、電流（または電圧）と画像を人工知能の演算（例えば、人工ニューラルネットワークなど）の入力データとして扱い、その出力結果で当該画像の補正の有無を判断させてもよい。
　人工知能の演算は、画像補正だけでなく、画像データの解像度を高めるアップコンバート処理にも適用できる。一例として、図２６のＧＰＵ４２は、各種補正の演算（色ムラ補正４２ａ、アップコンバート４２ｂなど）を行うためのブロックを図示している。
　画像データのアップコンバート処理を行なうためのアルゴリズムとして、Ｎｅａｒｅｓｔ　ｎｅｉｇｈｂｏｒ法、Ｂｉｌｉｎｅａｒ法、Ｂｉｃｕｂｉｃ法、ＲＡＩＳＲ（Ｒａｐｉｄ　ａｎｄ　Ａｃｃｕｒａｔｅ　Ｉｍａｇｅ　Ｓｕｐｅｒ−Ｒｅｓｏｌｕｔｉｏｎ）法、ＡＮＲ（Ａｎｃｈｏｒｅｄ　Ｎｅｉｇｈｂｏｒｈｏｏｄ　Ｒｅｇｒｅｓｓｉｏｎ）法、Ａ＋法、ＳＲＣＮＮ（Ｓｕｐｅｒ−Ｒｅｓｏｌｕｔｉｏｎ　Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）法などから選択して行うことができる。
　アップコンバート処理は、注視点に応じて決定される領域ごとに、アップコンバート処理に用いるアルゴリズムを変える構成としてもよい。例えば、注視点および注視点近傍の領域のアップコンバート処理を、処理速度が遅いが高精度なアルゴリズムで行ない、当該領域以外の領域のアップコンバート処理を、処理速度は速いが低精度なアルゴリズムで行なえばよい。当該構成とすることで、アップコンバート処理に必要な時間を短縮できる。また、アップコンバート処理に必要な消費電力を低減できる。
　アップコンバート処理に限らず、画像データの解像度を下げるダウンコンバート処理を行なってもよい。画像データの解像度が表示部９３の解像度よりも大きい場合、画像データの一部が表示部９３に表示されない場合がある。このような場合、ダウンコンバート処理を行なうことで、当該画像データ全体を表示部９３に表示できる。
　タイミングコントローラ４４は、一例として、画像を表示させる駆動周波数（フレーム周波数、フレームレート、またはリフレッシュレートなど）を制御する機能を有する。例えば、表示装置９０Ａで静止画を表示させる場合、タイミングコントローラ４４によって駆動周波数を下げることで、表示装置９０Ａの消費電力を低減できる。
　ＣＰＵ４５は、一例として、オペレーティングシステムの実行、データの制御、各種演算、およびプログラムの実行など、汎用の処理を行う機能を有する。ＣＰＵ４５は、例えば、記憶装置４１における画像データの書き込み動作または読み出し動作、画像データの補正動作、後述するセンサへの動作、などの命令を行う役割を有する。また、例えば、ＣＰＵ４５は、機能回路４０に含まれる回路の少なくとも一に制御信号を送信する機能を有してもよい。
　センサコントローラ４６は、一例として、センサを制御する機能を有する。また、図２６では、当該センサに電気的に接続するための配線として、配線ＳＮＣＬを図示している。
　当該センサは、例えば、表示部に備えることができるタッチセンサとすることができる。または、当該センサは、例えば、照度センサとすることができる。
　電源回路４７は、一例として、画素回路５１、駆動回路６５および機能回路４０に含まれている回路などに対して供給する電圧を生成する機能を有する。なお、電源回路４７は、電圧を供給する回路を選択する機能を有してもよい。例えば、電源回路４７は、静止画を表示させている期間では、ＣＰＵ４５、ＧＰＵ４２などに対しての電圧供給を停止することによって、表示装置９０Ａ全体の消費電力を低減することができる。
　以上説明したように本発明の一態様に係る表示装置は、表示素子と、画素回路と、駆動回路および機能回路４０と、を積層した構成とすることができる。周辺回路である駆動回路および機能回路を画素回路と重ねて配置することができ、額縁の幅を極めて狭くすることができるため、小型化が図られた表示装置とすることができる。また本発明の一態様の表示装置は、各回路を積層した構成とすることにより、各回路間を接続する配線を短くすることができるため、軽量化が図られた表示装置とすることができる。また本発明の一態様に係る表示装置は、画素の精細度が高められた表示部とすることができるため、表示品位に優れた表示装置とすることができる。
＜表示モジュールの構成例＞
　続いて、表示装置９０Ａを含む表示モジュールの構成例について説明する。
　図２７Ａ乃至図２７Ｃは、表示モジュール５００の斜視図である。表示モジュール５００は、表示装置９０Ａの端子部９４にＦＰＣ５０４（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔｓ）を備えた構造を有する。ＦＰＣ５０４は絶縁物でできたフィルムに配線を備えた構造を有する。また、ＦＰＣ５０４は、可撓性を有する。ＦＰＣ５０４は、外部から表示装置９０Ａにビデオ信号、制御信号、および電源電位などを供給するための配線として機能する。また、ＦＰＣ５０４上にＩＣが実装されていてもよい。
　図２７Ｂに示す表示モジュール５００は、プリント配線板５０１上に表示装置９０Ａを備える構成を有する。プリント配線板５０１は、絶縁物でできた基板の内部または表面、もしくは、内部と表面に配線を備えた構造を有する。
　図２７Ｂに示す表示モジュール５００では、表示装置９０Ａの端子部９４と、プリント配線板５０１の端子部５０２がワイヤ５０３を介して電気的に接続している。ワイヤ５０３はワイヤボンディングで形成できる。また、ワイヤボンディングとして、ボールボンディングまたはウェッジボンディングを用いることができる。
　ワイヤ５０３の形成後、樹脂材料などでワイヤ５０３を覆ってもよい。なお、表示装置９０Ａとプリント配線板５０１の電気的な接続は、ワイヤボンディング以外の方法で行なってもよい。例えば、表示装置９０Ａとプリント配線板５０１の電気的な接続を、異方性導電接着剤またはバンプなどで実現してもよい。
　図２７Ｂに示す表示モジュール５００は、プリント配線板５０１の端子部５０２がＦＰＣ５０４と電気的に接続している。例えば、表示装置９０Ａの端子部９４が備える電極のピッチと、ＦＰＣ５０４が備える電極のピッチが異なる場合は、プリント配線板５０１を介して、端子部９４とＦＰＣ５０４を電気的に接続してもよい。具体的には、プリント配線板５０１に形成された配線を用いて、端子部９４が備える複数の電極の間隔（ピッチ）を、端子部５０２が備える複数の電極の間隔に変換できる。すなわち、端子部９４が備える電極のピッチとＦＰＣ５０４が備える電極のピッチが異なる場合においても、両者の電極の電気的な接続を実現できる。
　プリント配線板５０１には、抵抗素子、容量素子、半導体素子などの様々な素子を設けることができる。
　図２７Ｃに示す表示モジュール５００のように、端子部５０２をプリント配線板５０１の下面（表示装置９０Ａが設けられていない側の面）に設けられた接続部５０５と電気的に接続してもよい。例えば、接続部５０５をソケット形式の接続部にすることで、表示モジュール５００と他の機器との脱着を容易に行える。
＜画素回路の構成例＞
　図２８Ａおよび図２８Ｂでは、画素回路５１の構成例、および画素回路５１に接続される発光デバイス６１について示す。図２８Ａは各素子の接続を示す図、図２８Ｂは、駆動回路を備える層６２、画素回路が有する複数のトランジスタを備える層８３、発光デバイスを備える層８１の上下関係を模式的に示す図である。
　図２８Ａおよび図２８Ｂに一例として示す画素回路５１は、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、および容量素子５３を備える。トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃは、ＯＳトランジスタで構成することができる。トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃの各ＯＳトランジスタは、バックゲート電極を備えていることが好ましく、この場合、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成とすることができる。
　トランジスタ５２Ｂは、トランジスタ５２Ａと電気的に接続されるゲート電極と、発光デバイス６１と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光デバイス６１に電流を供給するための電位を与えるための配線である。
　トランジスタ５２Ａは、トランジスタ５２Ｂのゲート電極と電気的に接続される第１の電極と、ソース線として機能する配線ＳＬと電気的に接続される第２の電極と、ゲート線として機能する配線ＧＬ１の電位に基づいて、導通状態または非導通状態を制御する機能を有するゲート電極と、備える。
　トランジスタ５２Ｃは、配線Ｖ０と電気的に接続される第１の電極と、発光デバイス６１と電気的に接続される第２の電極と、ゲート線として機能する配線ＧＬ２の電位に基づいて、導通状態または非導通状態を制御する機能を有するゲート電極と、を備える。配線Ｖ０は、基準電位を与えるための配線、および画素回路５１を流れる電流を駆動回路６５または機能回路４０に出力するための配線である。
　容量素子５３は、トランジスタ５２Ｂのゲート電極と電気的に接続される導電膜と、トランジスタ５２Ｃの第２の電極と電気的に接続される導電膜を備える。
　発光デバイス６１は、トランジスタ５２Ｂの第１の電極に電気的に接続される第１の電極と、配線ＶＣＯＭに電気的に接続される第２の電極と、を備える。配線ＶＣＯＭは、発光デバイス６１に電流を供給するための電位を与えるための配線である。
　これにより、トランジスタ５２Ｂのゲート電極に与えられる画像信号に応じて発光デバイス６１が射出する光の強度を制御することができる。またトランジスタ５２Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５２Ｂのゲート−ソース間電圧のばらつきを抑制することができる。
　配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタ５２Ｂに流れる電流、または発光デバイス６１に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路などにより電圧に変換され、外部に出力される。または、Ａ−Ｄコンバータなどによりデジタル信号に変換され、機能回路４０等に出力することができる。
　本発明の一態様で説明する発光デバイスは、有機ＥＬ素子（ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）ともいう）などの自発光型の表示素子をいう。なお画素回路に電気的に接続される発光デバイスは、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、マイクロＬＥＤ、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、半導体レーザ等の、自発光型の発光デバイスとすることが可能である。
　図２８Ｂに一例として示す構成では、画素回路５１と、駆動回路６５と、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を低くすることができる。よって、データの書き込みを高速に行うことができるため、表示装置９０Ａを高速に駆動させることができる。これにより、表示装置９０Ａが有する画素回路５１を多くしても十分なフレーム期間を確保することができるため、表示装置９０Ａの画素密度を高めることができる。また、表示装置９０Ａの画素密度を高めることにより、表示装置９０Ａにより表示される画像の精細度を高めることができる。例えば、表示装置９０Ａの画素密度を、１０００ｐｐｉ以上とすることができ、または５０００ｐｐｉ以上とすることができ、または７０００ｐｐｉ以上とすることができる。よって、表示装置９０Ａは、例えばＡＲ、またはＶＲ用の表示装置とすることができ、ＨＭＤ等、表示部とユーザの距離が近い電子装置に好適に適用することができる。
　なお、図２８Ａおよび図２８Ｂでは、計３つのトランジスタを有する画素回路５１を一例として示したが本発明の一態様はこれに限らない。以下では、画素回路５１に適用可能な画素回路の構成例、および駆動方法例について説明する。
　図２９Ａに示す画素回路５１Ａは、トランジスタ５２Ａ、トランジスタ５２Ｂ、および容量素子５３を図示している。また図２９Ａでは、画素回路５１Ａに接続される発光デバイス６１を図示している。また、画素回路５１Ａには、配線ＳＬ、配線ＧＬ、配線ＡＮＯ、および配線ＶＣＯＭが電気的に接続されている。画素回路５１Ａは、図２８Ａに示す画素回路５１からトランジスタ５２Ｃを除き、かつ、配線ＧＬ１および配線ＧＬ２を配線ＧＬに置き換えた構成を有している。
　トランジスタ５２Ａは、ゲートが配線ＧＬと、ソースおよびドレインの一方が配線ＳＬと、他方がトランジスタ５２Ｂのゲート、および容量素子５３の一方の電極と、それぞれ電気的に接続されている。トランジスタ５２Ｂは、ソースおよびドレインの一方が配線ＡＮＯと、他方が発光デバイス６１のアノードと、それぞれ電気的に接続されている。容量素子５３は、他方の電極が発光デバイス６１のアノードと電気的に接続されている。発光デバイス６１は、カソードが配線ＶＣＯＭと電気的に接続されている。
　図２９Ｂに示す画素回路５１Ｂは、画素回路５１Ａに、トランジスタ５２Ｃを追加した構成である。また画素回路５１Ｂには、配線Ｖ０が電気的に接続されている。
　図２９Ｃに示す画素回路５１Ｃは、上記画素回路５１Ａのトランジスタ５２Ａおよびトランジスタ５２Ｂに、一対のゲートが電気的に接続されたトランジスタを適用した場合の例である。また、図２９Ｄに示す画素回路５１Ｄは、画素回路５１Ｂに当該トランジスタを適用した場合の例である。これにより、トランジスタが流すことのできる電流を増大させることができる。なお、ここでは全てのトランジスタに、一対のゲートが電気的に接続されたトランジスタを適用したが、これに限られない。また、一対のゲートを有し、且つこれらが異なる配線と電気的に接続されるトランジスタを適用してもよい。例えば、ゲートの一方とソースとが電気的に接続されたトランジスタを用いることで、信頼性を高めることができる。
　図３０Ａに示す画素回路５１Ｅは、上記の画素回路５１Ｂに、トランジスタ５２Ｄを追加した構成である。また、画素回路５１Ｅには、ゲート線として機能する配線ＧＬ１、配線ＧＬ２、および配線ＧＬ３が電気的に接続されている。なお、本実施の形態などにおいて、配線ＧＬ１、配線ＧＬ２、および配線ＧＬ３をまとめて配線ＧＬと呼ぶ場合がある。よって、配線ＧＬは１本に限らず、複数本の場合がある。
　トランジスタ５２Ｄは、ゲートが配線ＧＬ３と、ソースおよびドレインの一方がトランジスタ５２Ｂのゲートと、他方が配線Ｖ０と、それぞれ電気的に接続されている。また、トランジスタ５２Ａのゲートが配線ＧＬ１と、トランジスタ５２Ｃのゲートが配線ＧＬ２と、それぞれ電気的に接続されている。
　トランジスタ５２Ｃとトランジスタ５２Ｄを同時に導通状態とさせることで、トランジスタ５２Ｂのソースとゲートが同電位となり、トランジスタ５２Ｂを非導通状態とすることができる。これにより、発光デバイス６１に流れる電流を強制的に遮断することができる。このような画素回路は、表示期間と消灯期間を交互に設ける表示方法を用いる場合に適している。
　図３０Ｂに示す画素回路５１Ｆは、上記画素回路５１Ｅに容量素子５３Ａを追加した場合の例である。容量素子５３Ａは保持容量として機能する。
　図３０Ｃに示す画素回路５１Ｇ、および図３０Ｄに示す画素回路５１Ｈは、それぞれ上記画素回路５１Ｅまたは画素回路５１Ｆに、一対のゲートを有するトランジスタを適用した場合の例である。トランジスタ５２Ａ、トランジスタ５２Ｃ、トランジスタ５２Ｄには、一対のゲートが電気的に接続されたトランジスタが適用され、トランジスタ５２Ｂには、一方のゲートがソースと電気的に接続されたトランジスタが適用されている。
＜変形例１＞
　図３１Ａおよび図３１Ｂに表示装置９０Ａの変形例である表示装置９０Ｂの斜視図を示す。図３１Ｂは表示装置９０Ｂが有する各層の構成を説明するための斜視図である。説明の繰り返しを減らすため、主に表示装置９０Ａと異なる点について説明する。
　表示装置９０Ｂは、複数の画素回路５１を含む画素回路群５５と駆動回路６５が重ねて設けられている。表示装置９０Ｂにおいて、画素回路群５５は複数の区画５９に分けられ、駆動回路６５は複数の区画３９に分けられる。複数の区画３９はそれぞれがソースドライバ回路６６とゲートドライバ回路３３を有する。
　図３２Ａに、表示装置９０Ｂが有する画素回路群５５の構成例を示す。図３２Ｂに、表示装置９０Ｂが有する駆動回路６５の構成例を示す。区画５９および区画３９は、それぞれｍ行ｎ列（ｍおよびｎは、それぞれ１以上の整数。）のマトリクス状に配置されている。本明細書等において、１行１列目の区画５９を区画５９［１，１］と示し、ｍ行ｎ列目の区画５９を区画５９［ｍ，ｎ］と示す。同様に、１行１列目の区画３９を区画３９［１，１］と示し、ｍ行ｎ列目の区画３９を区画３９［ｍ，ｎ］と示す。図３２Ａおよび図３２Ｂは、ｍが４で、ｎが８の場合を示している。すなわち、画素回路群５５と駆動回路６５が、それぞれ３２分割されている。
　複数の区画５９のそれぞれは、複数の画素回路５１、複数の配線ＳＬ、および複数の配線ＧＬを有する。複数の区画５９のそれぞれにおいて、複数の画素回路５１の一は、複数の配線ＳＬの少なくとも一、および複数の配線ＧＬの少なくとも一と、電気的に接続される。
　区画５９の一と区画３９の一は重ねて設けられる（図３２Ｃ参照。）。例えば、区画５９［ｉ，ｊ］（ｉは１以上ｍ以下の整数。ｊは１以上ｎ以下の整数。）と区画３９［ｉ，ｊ］は重ねて設けられる。区画３９［ｉ，ｊ］が有するソースドライバ回路６６［ｉ，ｊ］は、区画５９［ｉ，ｊ］が有する配線ＳＬと電気的に接続する。区画３９［ｉ，ｊ］が有するゲートドライバ回路３３［ｉ，ｊ］は、区画５９［ｉ，ｊ］が有する配線ＧＬと電気的に接続する。ソースドライバ回路６６［ｉ，ｊ］およびゲートドライバ回路３３［ｉ，ｊ］は、区画５９［ｉ，ｊ］が有する複数の画素回路５１を制御する機能を有する。
　区画５９［ｉ，ｊ］と区画３９［ｉ，ｊ］を重ねて設けることで、区画５９［ｉ，ｊ］が有する画素回路５１と、区画３９［ｉ，ｊ］が有するソースドライバ回路６６およびゲートドライバ回路３３との接続距離（配線長）を極めて短くできる。その結果、配線抵抗および寄生容量が減るため、充放電にかかる時間が少なくなり、高速駆動が実現できる。また、消費電力を低減できる。また、小型化および軽量化が実現できる。
　表示装置９０Ｂは、区画３９毎にソースドライバ回路６６およびゲートドライバ回路３３を有する構成である。よって、区画３９に対応する区画５９毎に表示部９３を分割し、画像の書き換えを行うことができる。例えば、表示部９３のうち、画像に変化が生じた区画のみ画像データを書き換え、変化のない区画は画像データを保持することが可能となり、消費電力の低減が実現できる。
　本実施の形態などでは、区画５９毎に分割された表示部９３の１つを副表示部９５と呼ぶ。よって、副表示部９５は区画３９毎に分割された表示部９３の１つでもある。表示部９３は複数の副表示部９５を有する。また、表示部９３は複数の副表示部９５で構成されているとも言える。図３１および図３２を用いて説明した表示装置９０Ｂでは、表示部９３が３２個の副表示部９５に分割される場合を示している（図３１Ａ参照）。副表示部９５は図２８等に示した画素２３０を複数含む。具体的には、１つの副表示部９５は、複数の画素回路５１を含む区画５９の１つと、複数の発光デバイス６１と、を含む。また、１つの区画３９は、１つの副表示部９５に含まれる複数の画素２３０を制御する機能を有する。
　表示装置９０Ｂは、機能回路４０が有するタイミングコントローラ４４によって、画像表示時の駆動周波数を副表示部９５毎に任意に設定できる。機能回路４０は、複数の区画３９および複数の区画５９それぞれの動作を制御する機能を有する。すなわち、機能回路４０は、マトリクス状に配置された複数の副表示部９５それぞれの駆動周波数および動作タイミングを制御する機能を有する。また、機能回路４０は、副表示部間の同期調整を行なう機能を有する。
　区画３９毎にタイミングコントローラ４４１および入出力回路４４２を設けてもよい（図３２Ｄ参照）。入出力回路４４２として、例えば、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）インターフェースなどを用いることができる。図３２Ｃおよび図３２Ｄでは、区画３９［ｉ，ｊ］が有するタイミングコントローラ４４１を、タイミングコントローラ４４１［ｉ，ｊ］と示している。また、区画３９［ｉ，ｊ］が有する入出力回路４４２を入出力回路４４２［ｉ，ｊ］と示している。
　例えば、機能回路４０は、入出力回路４４２［ｉ，ｊ］に、ゲートドライバ回路３３［ｉ，ｊ］の走査方向および駆動周波数の設定信号、ならびに、解像度を低くする際の画像データ間引き画素数（画像データの書き換え時に、書き換えを行なわない画素の数）などの動作パラメータを供給する。ソースドライバ回路６６［ｉ，ｊ］およびゲートドライバ回路３３［ｉ，ｊ］は、当該動作パラメータに従って動作する。
　副表示部９５が後述する受光素子を有する場合、入出力回路４４２は、受光素子で光電変換された情報を機能回路４０に出力する。
　本発明の一態様に係る電子装置における表示装置９０Ｂは、画素回路５１と駆動回路６５を積層し、ユーザの視線の動きに応じて副表示部９５毎の駆動周波数を異ならせることで、低消費電力化を図ることができる。
　図３３Ａに、４行８列の副表示部９５を有する表示部９３を示す。また図３３Ａでは、注視点Ｇを中心にする第１領域Ｓ１乃至第３領域Ｓ３を示している。演算部１０３は、複数の副表示部９５のそれぞれを、第１領域Ｓ１または第２領域Ｓ２と重なる第１区域２９Ａと、第３領域Ｓ３と重なる第２区域２９Ｂのいずれかに振り分ける。すなわち、演算部１０３は、複数の区画３９のそれぞれを、第１区域２９Ａまたは第２区域２９Ｂに振り分ける。この場合、第１領域Ｓ１および第２領域Ｓ２と重なる第１区域２９Ａは、注視点Ｇと重なる領域を含む。また、第２区域２９Ｂは第１区域２９Ａの外側に位置する副表示部９５を含む。（図３３Ｂ参照）。
　複数の区画３９それぞれが有する駆動回路（ソースドライバ回路６６およびゲートドライバ回路３３）の動作は機能回路４０により制御される。例えば、第２区域２９Ｂは、前述した安定注視野、誘導視野、および補助視野が含まれる第３領域Ｓ３と重なる区域であり、ユーザの識別力が低い区域である。よって、画像表示時において、単位時間当たりの画像データの書き換え回数（以下、「画像書き換え回数」ともいう。）を、第１区域２９Ａより第２区域２９Ｂを少なくしても、ユーザが感じる実質的な表示品位（以下、「実質的な表示品位」ともいう。）の低下は少ない。すなわち、第２区域２９Ｂに含まれる副表示部９５の駆動周波数（「第２駆動周波数」ともいう。）を第１区域２９Ａに含まれる副表示部９５の駆動周波数（「第１駆動周波数」ともいう。）よりも低くしても、実質的な表示品位の低下は少ない。
　駆動周波数を低くすると、表示装置の消費電力を低減できる。その一方で、駆動周波数を低くすると、表示品位も低下する。特に、動画表示時の表示品位が低下する。本発明の一態様によれば、第２駆動周波数を第１駆動周波数よりも低くすることで、ユーザの視認性が低い区域の消費電力を低減しつつ、実質的な表示品位の低下を抑制できる。本発明の一態様によれば、表示品位の維持と消費電力の低減を両立できる。
　第１駆動周波数は、３０Ｈｚ以上５００Ｈｚ以下、好ましくは６０Ｈｚ以上５００Ｈｚ以下とすることができる。第２駆動周波数は第１駆動周波数以下が好ましく、第１駆動周波数の１／２以下がより好ましく、第１駆動周波数の１／５以下がより好ましい。
　第３領域Ｓ３に重なる副表示部９５のうち、第２区域２９Ｂの外側を第３区域２９Ｃと設定し（図３３Ｃ参照）、第３区域２９Ｃに含まれる副表示部９５の駆動周波数（「第３駆動周波数」ともいう。）を第２区域２９Ｂよりも低くしてもよい。第３駆動周波数は第２駆動周波数以下が好ましく、第２駆動周波数の１／２以下がより好ましく、第２駆動周波数の１／５以下がより好ましい。画像書き換え回数を著しく少なくすることで、消費電力をさらに低減できる。また、必要に応じて、画像データの書き換えを停止してもよい。画像データの書き換えを停止することで、消費電力をさらに低減できる。
　このような駆動方法を行なう場合、画素回路５１を構成するトランジスタにオフ電流が極めて少ないトランジスタを用いると好適である。例えば、画素回路５１を構成するトランジスタにＯＳトランジスタを用いると好適である。ＯＳトランジスタはオフ電流が著しく低いため、画素回路５１に供給された画像データを長期間保持できる。特にトランジスタ５２ＡにＯＳトランジスタを用いると好適である。
　表示部９３に表示する映像シーンが変わる場合など、直前の画像よりも明るさ、コントラスト、または色調などが大きく異なる画像が表示される場合がある。このような場合、第１区域２９Ａと、第１区域２９Ａよりも駆動周波数が低い区域の間で、画像が切り換わるタイミングにずれが生じるため、両区間の間で明るさ、コントラスト、または色調などが大きく異なり、実質的な表示品位が損なわれる恐れがある。このように映像シーンが変わる場合などでは、一旦、第１区域２９Ａ以外の区域も第１区域２９Ａと同じ駆動周波数で画像の書き換えを行ない、その後に第１区域２９Ａ以外の区域の駆動周波数を低下させればよい。
　注視点Ｇの変動量が一定量を越えたと判断した場合、第１区域２９Ａ以外の区域も第１区域２９Ａと同じ駆動周波数で画像の書き換えを行ない、変動量が一定量以内であると判断した場合に、第１区域２９Ａ以外の区域の駆動周波数を低下させてもよい。また、注視点Ｇの変動量が少ないと判断した場合、第１区域２９Ａ以外の区域の駆動周波数をさらに低下させてもよい。
　表示装置９０Ｂが、画像データを一時的に保持する記憶装置であるフレームメモリを有さない場合、もしくは、表示部９３全体に対して１つのフレームメモリを有する場合、第２駆動周波数および第３駆動周波数は、どちらも第１駆動周波数の整数分の１にする必要がある。
　複数の副表示部９５それぞれに対応するフレームメモリを設けることで、第２駆動周波数および第３駆動周波数を第１駆動周波数の整数分の１に限らず、任意の値に設定できる。第２駆動周波数および第３駆動周波数を任意の値に設定することによって、駆動周波数の設定自由度を高めることができる。よって、実質的な表示品位の低下を低減できる。
　なお、表示部９３に設定する区域は、第１区域２９Ａ、第２区域２９Ｂ、および第３区域２９Ｃの３つに限定されない。表示部９３に４以上の区域を設定してもよい。表示部９３に複数の区域を設定し、段階的に駆動周波数を低くすることで、実質的な表示品位の低下をより少なくすることができる。
　第１区域２９Ａに表示する画像に対して、前述したアップコンバート処理を行なってもよい。第１区域２９Ａにアップコンバート処理された画像を表示することで、表示品位を高めることができる。また、第１区域２９Ａ以外の区域に表示する画像に対して、前述したアップコンバート処理を行なってもよい。第１区域２９Ａ以外の区域にアップコンバート処理された画像を表示することで、第１区域２９Ａ以外の区域の駆動周波数を低下させた場合の実質的な表示品位の低下をより少なくすることができる。
　なお、第１区域２９Ａに表示する画像のアップコンバート処理を高精度なアルゴリズムで行ない、第１区域２９Ａ以外の区域に表示する画像のアップコンバート処理を低精度なアルゴリズムで行なってもよい。このような場合においても、第１区域２９Ａ以外の区域の駆動周波数を低下させた場合の実質的な表示品位の低下をより少なくすることができる。
　画像データの解像度が表示部９３の解像度よりも大きい場合、もしくは、高速書き換えと消費電力の低減を優先させたい場合など、目的などに応じて第１区域２９Ａ以外の区域に表示する画像に、ダウンコンバート処理を行なってもよい。例えば、第１区域２９Ａ以外の区域に表示する画像の書き換えを数行おき、数列おき、または数画素おきに行うことにより、高速書き換えと消費電力の低減が実現できる。
　注視点を含む第１区域２９Ａに表示する画像の解像度よりも、第１区域２９Ａ以外の区域に表示する画像の解像度を小さくすることで、映像信号生成（レンダリング）時の負荷が軽減される。このような処理を、「フォービエイテッド・レンダリング（Ｆｏｖｅａｔｅｄ　Ｒｅｎｄｅｒｉｎｇ）」ともいう。第１区域２９Ａ以外の区域の駆動周波数の低減とフォービエイテッド・レンダリングを組み合わせて行うことで、表示品位の低下を抑えながら、さらなる消費電力の低減が実現できる。
　副表示部９５毎に行う画像データの書き換えを、全ての副表示部９５で同時に行うことで、高速書き換えが実現できる。すなわち、区画３９毎に行う画像データの書き換えを、全ての区画３９で同時に行うことで、高速書き換えが実現できる。
　一般に、ソースドライバ回路は、線順次駆動の場合、ゲートドライバ回路が１行分の画素を選択している間に、１行分の全ての画素に、同時に画像データを書き込む。例えば、表示部９３が副表示部９５に分割されておらず、解像度が４０００×２０００画素である場合、ゲートドライバ回路が１行分の画素を選択している間に、ソースドライバ回路は４０００個の画素に画像データを書き込む必要がある。フレーム周波数が１２０Ｈｚの場合、１フレームの時間は約８．３ｍｓｅｃである。よって、ゲートドライバは２０００行を約８．３ｍｓｅｃで選択する必要があり、ゲート線１行が選択される時間、つまり、１画素当たりの画像データの書き込み時間は約４．１７μｓｅｃとなる。すなわち、表示部の解像度が高くなるほど、また、フレーム周波数が高くなるほど、十分な画像データの書き換え時間の確保が難しくなる。
　本実施の形態で例示した表示装置９０Ｂは、表示部９３が行方向に４分割されている。よって、１つの副表示部９５において、１画素当たりの画像データの書き込み時間を、表示部９３が分割されていない場合より４倍長くできる。本発明の一態様によれば、フレーム周波数を２４０Ｈｚ、さらには３６０Ｈｚにした場合でも画像データの書き換え時間の確保が容易になるため、表示品位の高い表示装置が実現できる。
　本実施の形態で例示した表示装置９０Ｂは、表示部９３が行方向に４分割されているため、ソースドライバ回路と画素回路を電気的に接続する配線ＳＬの長さが４分の１になる。このため、配線ＳＬの抵抗値および寄生容量がそれぞれ４分の１になり、画像データの書き込み（書き換え）に必要な時間を短くすることができる。
　加えて、本実施の形態で例示した表示装置９０Ｂは、表示部９３が列方向に８分割されているため、ゲートドライバ回路と画素回路を電気的に接続する配線ＧＬの長さが８分の１になる。このため、配線ＧＬの抵抗値および寄生容量がそれぞれ８分の１になり、信号の劣化および遅延が改善し、画像データの書き換え時間の確保が容易になる。
　本発明の一態様に係る表示装置９０Ｂによれば、十分な画像データの書き込み時間の確保が容易であるため、表示画像の高速書き換えが実現できる。よって、表示品位の高い表示装置が実現できる。特に、動画表示に優れた表示装置が実現できる。
　ここで、本発明の一態様に係る表示装置９０のシンクライアント（ｔｈｉｎ　ｃｌｉｅｎｔ）への適用について説明しておく。近年、サーバ側で主要な演算処理を実行し、クライアント側では限られた処理のみを行うシンクライアントが注目されている。シンクライアントの実行方式として、ネットワークブート方式、サーバベース方式、ブレードＰＣ方式、およびデスクトップ仮想化（ＶＤＩ）方式などが提唱されている。
　いずれの方式においても、シンクライアントでは、サーバからクライアントへ大量のデータが送信されるため、データ送信時の消費電力が大きくなる。クライアントとして本発明の一態様に係る表示装置９０を含む電子装置を用いることで、データ送信時の省電力化が実現できる。
　なお、本発明の一態様に係る表示装置９０Ｂでは、表示部９３を３２の副表示部９５に分割する場合を例示した。ただし、本発明の一態様に係る表示装置９０Ｂは、３２分割に限らず、１６分割、６４分割、または１２８分割などにしてもよい。表示部９３の分割数を増やすと、ユーザが感じる実質的な表示品位の低下をより少なくすることができる。
　本実施の形態で例示した構成例、およびそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせることができる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態６）
　本実施の形態では、本発明の一態様の電子機器について、図３４及び図３５を用いて説明する。
　本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。
　本発明の一態様の半導体装置は、電子機器の表示部以外に適用することもできる。例えば、電子機器の制御部等に、本発明の一態様の半導体装置を用いることで、低消費電力化が可能となり好ましい。
　電子機器として、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器として、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
　本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有してもよい。
　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　図３４Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図３４Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　図３４Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図３４Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
　なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
　図３４Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図３４Ｅ及び図３４Ｆに、デジタルサイネージの一例を示す。
　図３４Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図３４Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
　図３４Ｅ及び図３４Ｆにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。
　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
　図３４Ｅ及び図３４Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
　図３５Ａ乃至図３５Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図３５Ａ乃至図３５Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。
　図３５Ａ乃至図３５Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有してもよい。
　図３５Ａ乃至図３５Ｇに示す電子機器の詳細について、以下説明を行う。
　図３５Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図３５Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図３５Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図３５Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
　図３５Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図３５Ｅ乃至図３５Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３５Ｅは携帯情報端末９２０１を展開した状態、図３５Ｇは折り畳んだ状態、図３５Ｆは図３５Ｅと図３５Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
（実施の形態７）
　本実施の形態では、ｐ行ｑ列（ｐおよびｑは、それぞれ２以上の整数）のマトリクス状に配置された複数の画素２３０を有する副表示部９５の構成例について説明する。図３６Ａは、副表示部９５を説明するブロック図である。副表示部９５は、区画３９に設けられているソースドライバ回路６６およびゲートドライバ回路３３と、電気的に接続される。
　図３６Ａでは、ｐ行１列目の画素２３０を画素２３０［ｐ，１］と示し、１行ｑ列目の画素２３０を画素２３０［１，ｑ］と示し、ｐ行ｑ列目の画素２３０を画素２３０［ｐ，ｑ］と示している。
　ゲートドライバ回路３３に含まれる回路は、例えば走査線駆動回路として機能する。ソースドライバ回路６６に含まれる回路は、例えば信号線駆動回路として機能する。
　例えば、画素２３０を構成するトランジスタにＯＳトランジスタを用い、駆動回路を構成するトランジスタにＳｉトランジスタを用いてもよい。ＯＳトランジスタはオフ電流が小さいため、消費電力を低減できる。また、ＳｉトランジスタはＯＳトランジスタよりも動作速度が速いため、駆動回路に用いると好適である。また、表示装置によっては、画素２３０を構成するトランジスタと駆動回路を構成するトランジスタの双方にＯＳトランジスタを用いてもよい。また、表示装置によっては、画素２３０を構成するトランジスタと駆動回路を構成するトランジスタの双方にＳｉトランジスタを用いてもよい。または、表示装置によっては、画素２３０を構成するトランジスタにＳｉトランジスタを用い、駆動回路を構成するトランジスタにＯＳトランジスタを用いてもよい。
　画素２３０を構成するトランジスタに、ＳｉトランジスタとＯＳトランジスタの双方を用いてもよい。また、駆動回路を構成するトランジスタに、ＳｉトランジスタとＯＳトランジスタの双方を用いてもよい。
　図３６Ａでは、各々が略平行に配設され、かつ、ゲートドライバ回路３３によって電位が制御されるｐ本の配線ＧＬと、各々が略平行に配設され、かつ、ソースドライバ回路６６によって電位が制御されるｑ本の配線ＳＬと、を示している。例えば、ｒ行目（ｒは任意の数を示し、本実施の形態などでは１以上ｐ以下の整数である。）に配置されている画素２３０は、ｒ行目の配線ＧＬを介してゲートドライバ回路３３と電気的に接続される。また、ｓ列目（ｓは任意の数を示し、本実施の形態などでは１以上ｑ以下の整数である。）に配置されている画素２３０は、ｓ列目の配線ＳＬを介してソースドライバ回路６６と電気的に接続される。図３６Ａでは、ｒ行ｓ列目の画素２３０を画素２３０［ｒ，ｓ］と示している。
　なお、１つの行に含まれる画素２３０と電気的に接続する配線ＧＬは１本とは限らない。また、１つの列に含まれる画素２３０と電気的に接続する配線ＳＬは１本とは限らない。また、配線ＧＬと配線ＳＬは一例であり、画素２３０と接続する配線は、配線ＧＬと配線ＳＬに限らない。
　赤色光を制御する画素２３０、緑色光を制御する画素２３０、および青色光を制御する画素２３０をストライプ状に配置し、これらをまとめて１つの画素２４０として機能させ、それぞれの画素２３０の発光量（発光輝度）を制御することで、フルカラー表示が実現できる。言い換えると、当該３つの画素２３０はそれぞれが副画素として機能する。すなわち、３つの副画素は、それぞれが赤色光、緑色光、または青色光の、発光量などを制御する（図３６Ｂ１参照。）。なお、３つの副画素それぞれが制御する光の色は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の組み合わせに限らず、シアン（Ｃ）、マゼンタ（Ｍ）、黄（Ｙ）であってもよい（図３６Ｂ２参照。）。
　画素２４０を１９２０×１０８０のマトリクス状に配置すると、いわゆる２Ｋ解像度でフルカラー表示可能な表示部９３を実現できる。また、例えば、画素２４０を３８４０×２１６０のマトリクス状に配置すると、いわゆる４Ｋ解像度でフルカラー表示可能な表示部９３を実現できる。また、例えば、画素２４０を７６８０×４３２０のマトリクス状に配置すると、いわゆる８Ｋ解像度でフルカラー表示可能な表示部９３を実現できる。画素２４０を増やすことで、１６Ｋさらには３２Ｋの解像度でフルカラー表示可能な表示部９３を実現することも可能である。
　１つの画素２４０を構成する３つの画素２３０の配置は、デルタ配置にしてもよい（図３６Ｂ３参照。）。具体的には、１つの画素２４０を構成する３つの画素２３０それぞれの中心点を結ぶ線が、三角形になるように配置してもよい。なお、画素２３０の配置は、ストライプ配置およびデルタ配置に限らない。画素２３０の配置を、ジグザグ配置、Ｓストライプ配置、ベイヤー配置、またはペンタイル配置にしてもよい。
　３つの副画素（画素２３０）それぞれの面積は同じでなくてもよい。発光色によって発光効率および信頼性などが異なる場合、発光色毎に副画素の面積を変えてもよい（図３６Ｂ４参照。）。
　４つの副画素をまとめて１つの画素として機能させてもよい。例えば、赤色光、緑色光、青色光をそれぞれ制御する３つの副画素に、白色光を制御する副画素を加えてもよい（図３６Ｂ５参照。）。白色光を制御する副画素を加えることで、表示領域の輝度を高めることができる。また、赤色光、緑色光、青色光をそれぞれ制御する３つの副画素に、黄色光を制御する副画素を加えてもよい（図３６Ｂ６参照。）。また、シアン色光、マゼンタ色光、黄色光をそれぞれ制御する３つの副画素に、白色光を制御する副画素を加えてもよい（図３６Ｂ７参照。）。
　１つの画素として機能させる副画素の数を増やし、赤、緑、青、シアン、マゼンタ、および黄などの光を制御する副画素を適宜組み合わせて用いることにより、中間調の再現性を高めることができる。よって、表示品位を高めることができる。
　本発明の一態様の表示装置は、さまざまな規格の色域を再現できる。例えば、テレビ放送で使われるＰＡＬ（Ｐｈａｓｅ　Ａｌｔｅｒｎａｔｉｎｇ　Ｌｉｎｅ）規格およびＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ）規格、パーソナルコンピュータ、デジタルカメラ、プリンタなどの電子装置に用いる表示装置で広く使われているｓＲＧＢ（ｓｔａｎｄａｒｄ　ＲＧＢ）規格およびＡｄｏｂｅ　ＲＧＢ規格、ＨＤＴＶ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅｌｅｖｉｓｉｏｎ、ハイビジョンともいう）で使われるＩＴＵ−Ｒ　ＢＴ．７０９（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｕｎｉｏｎ　Ｒａｄｉｏｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｓｅｃｔｏｒ　Ｂｒｏａｄｃａｓｔｉｎｇ　Ｓｅｒｖｉｃｅ（Ｔｅｌｅｖｉｓｉｏｎ）　７０９）規格、デジタルシネマ映写で使われるＤＣＩ−Ｐ３（Ｄｉｇｉｔａｌ　Ｃｉｎｅｍａ　Ｉｎｉｔｉａｔｉｖｅｓ　Ｐ３）規格、ＵＨＤＴＶ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅｌｅｖｉｓｉｏｎ、スーパーハイビジョンともいう）で使われるＩＴＵ−Ｒ　ＢＴ．２０２０（ＲＥＣ．２０２０（Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　２０２０））規格などの色域を再現することができる。
　１つの画素２４０に受光素子を含む画素２３７を設けてもよい。図３７Ａに示す画素２４０は、緑色の光を呈する画素２３０（Ｇ）、青色の光を呈する画素２３０（Ｂ）、赤色の光を呈する画素２３０（Ｒ）、および、受光素子を有する画素２３７（Ｓ）がストライプ状に配置されている。なお、本明細書などでは、画素２３７を「撮像画素」ともいう。
　画素２３７が有する受光素子は、可視光を検出する素子であることが好ましく、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、赤色などの光のうち一つまたは複数を検出する素子が好ましい。また、画素２３７が有する受光素子は、赤外光を検出する素子であってもよい。
　図３７Ａに示す画素２４０には、ストライプ配置が適用されている。なお、受光素子を有する画素２３７で特定の色の光を検出する場合は、当該色の光を呈する画素２３０を画素２３７の隣に配置することで検出精度を高めることができ、好ましい。
　図３７Ｂに示す画素２４０には、３つの画素２３０と１つの画素２３７がマトリクス配置されている。図３７Ｂでは、赤の光を呈する画素２３０が受光素子を有する画素２３７と行方向に隣接し、青の光を呈する画素２３０と緑の光を呈する画素２３０が行方向に隣接する例を示すが、これに限定されない。
　図３７Ｃに示す画素２４０には、Ｓストライプ配置に画素２３７を追加した構成を有する。図３７Ｃの画素２４０は、１つの縦長の画素２３０と、２つの横長の画素２３０と、１つの横長の画素２３７と、を有する。なお、縦長の画素２３０は、Ｒ、Ｇ、Ｓのいずれかであってもよく、横長の副画素の並び順にも限定はない。
　図３７Ｄでは、画素２４０ａと画素２４０ｂが交互に配置されている例を示す。画素２４０ａは、青の光を呈する画素２３０、緑の光を呈する画素２３０、および受光素子を有する画素２３７を有する。また、画素２４０ｂは、赤の光を呈する画素２３０、緑の光を呈する画素２３０、および受光素子を有する画素２３７を有する。画素２４０ａと画素２４０ｂを併せて１つの画素２４０として機能する。図３７Ｄでは、画素２４０ａと画素２４０ｂの双方が、緑の光を呈する画素２３０と画素２３７を有しているが、これに限定されない。画素２３７を、画素２４０ａと画素２４０ｂの双方が有することで、撮像画素の精細度を高めることができる。
　図３７Ｅに示すレイアウトとすることで、各副画素の開口率を高めることができ好ましい。また、図３７Ｆでは、画素２３０および画素２３７の上面形状が、六角形である例を示している。
　図３７Ｆに示す画素２４０は、横１列に画素２３０が配置され、その下に画素２３７が配置されている例である。
　図３７Ｇに示す画素２４０は、横１列に画素２３０、および、画素２３０Ｘが配置され、その下に画素２３７が配置されている例である。
　画素２３０Ｘには、例えば、赤外光（ＩＲ）を呈する画素２３０を適用できる。すなわち、画素２３０Ｘは、赤外光（ＩＲ）を発する発光デバイス６１を有する。この場合、画素２３７は、赤外光を検出する受光素子を有することが好ましい。例えば、可視光を発する画素２３０で画像を表示しながら、副画素Ｘが発する赤外光の反射光を画素２３７で検出できる。
　１つの画素２４０に複数の画素２３７を設けてもよい。この場合、複数の画素２３７で検出する光の波長域は同じであってもよく、異なっていてもよい。例えば、複数の画素２３７の一部が可視光を検出し、他の一部が赤外光を検出してもよい。
　画素２３７は全ての画素２４０に設けなくてもよい。一定の画素数毎に、画素２３７を含む画素２４０を設けてもよい。
　画素２３７を用いて、もしくは、画素２３７と前述したセンサ９７を用いて、例えば、指紋、掌紋、虹彩、網膜、脈形状（静脈形状、動脈形状を含む）、または顔などを用いた個人認証のための情報を検出できる。また、画素２３７を用いて、もしくは、画素２３７とセンサ９７を用いて、ユーザの瞬き回数、瞼の挙動、瞳孔の大きさ、体温、脈拍、血液中の酸素飽和度などを計測し、ユーザの疲労度および健康状態などを検出できる。
　ユーザの視線の動き、まばたきの回数、および、まばたきのリズムなどを用いて、電子装置の操作を実現できる。具体的には、画素２３７を用いて、もしくは、画素２３７とセンサ９７を用いて、ユーザの視線の動き、まばたきの回数、および、まばたきのリズムなどの情報を検出し、これらの情報の一もしくは複数の組み合わせを電子装置の操作信号として用いればよい。例えば、まばたきをマウスのクリック動作に置き換えることも可能である。視線の動き、および、まばたきを検出することにより、ユーザは手に何も持たない状態で電子装置の入力操作を行なえる。よって、電子装置の操作性を高めることができる。
　例えば、実施の形態５に記載のメガネ型の電子装置１５０の表示装置９０に複数の撮像画素（画素２３７）を設けることで、当該複数の撮像画素を視線検出部８４として用いることができる。よって、電子装置の構成部品の数を減らすことができる。よって、電子装置の軽量化、生産性向上、およびコストダウンなどが実現できる。
＜発光デバイスの構成例＞
　本発明の一態様に係る表示装置に用いることができる発光デバイス６１について説明する。
　図３８Ａに示すように、発光デバイス６１は、一対の電極（導電層１７１、導電層１７７）の間に、ＥＬ層１７５を備える。ＥＬ層１７５は、層４４２０、発光層４４１１、層４４３０などの複数の層で構成することができる。層４４２０は、例えば電子注入性の高い物質を含む層（電子注入層）および電子輸送性の高い物質を含む層（電子輸送層）などを備えることができる。発光層４４１１は、例えば発光性の化合物を備える。層４４３０は、例えば正孔注入性の高い物質を含む層（正孔注入層）および正孔輸送性の高い物質を含む層（正孔輸送層）を備えることができる。
　一対の電極間に設けられた層４４２０、発光層４４１１および層４４３０を備える構成は単一の発光ユニットとして機能することができ、本明細書などでは図３８Ａの構成をシングル構造と呼ぶ。
　図３８Ｂは、図３８Ａに示す発光デバイス６１が備えるＥＬ層１７５の変形例である。具体的には、図３８Ｂに示す発光デバイス６１は、導電層１７１上の層４４３０−１と、層４４３０−１上の層４４３０−２と、層４４３０−２上の発光層４４１１と、発光層４４１１上の層４４２０−１と、層４４２０−１上の層４４２０−２と、層４４２０−２上の導電層１７７と、を備える。例えば、導電層１７１を陽極とし、導電層１７７を陰極とした場合、層４４３０−１が正孔注入層として機能し、層４４３０−２が正孔輸送層として機能し、層４４２０−１が電子輸送層として機能し、層４４２０−２が電子注入層として機能する。または、導電層１７１を陰極とし、導電層１７７を陽極とした場合、層４４３０−１が電子注入層として機能し、層４４３０−２が電子輸送層として機能し、層４４２０−１が正孔輸送層として機能し、層４４２０−２が正孔注入層として機能する。このような層構造とすることで、発光層４４１１に効率よくキャリアを注入し、発光層４４１１内におけるキャリアの再結合の効率を高めることが可能となる。
　なお、図３８Ｃに示すように層４４２０と層４４３０との間に複数の発光層（発光層４４１１、発光層４４１２、発光層４４１３）が設けられる構成も、シングル構造の一例である。
　図３８Ｄに示すように、複数の発光ユニット（ＥＬ層１７５ａ、ＥＬ層１７５ｂ）が中間層（電荷発生層）４４４０を介して直列に接続された構成を、本明細書などではタンデム構造またはスタック構造と呼ぶ。なお、タンデム構造とすることで、高輝度発光が可能な発光デバイスが実現できる。
　発光デバイス６１を図３８Ｄに示すタンデム構造にする場合、ＥＬ層１７５ａとＥＬ層１７５ｂそれぞれの発光色を同じにしてもよい。例えば、ＥＬ層１７５ａおよびＥＬ層１７５ｂの発光色を、どちらも緑色にしてもよい。
　なお、赤色光（Ｒ）を発する発光デバイス６１、緑色光（Ｇ）を発する発光デバイス６１、および青色光（Ｂ）を発する発光デバイス６１をそれぞれ副画素として用いて、これら３つの副画素で１つの画素を構成することで、フルカラー表示が実現できる。表示部９３がＲ、Ｇ、Ｂの３種類の副画素を含む場合、それぞれの発光デバイスをタンデム構造としてもよい。具体的には、Ｒの副画素のＥＬ層１７５ａ、およびＥＬ層１７５ｂは、それぞれ、赤色発光が可能な材料を有し、Ｇの副画素のＥＬ層１７５ａ、およびＥＬ層１７５ｂは、それぞれ、緑色発光が可能な材料を有し、Ｂの副画素のＥＬ層１７５ａ、およびＥＬ層１７５ｂは、それぞれ、青色発光が可能な材料を備える。言い換えると、発光層４４１１と発光層４４１２の材料を同じにしてもよい。ＥＬ層１７５ａとＥＬ層１７５ｂの発光色を同じにすることで、単位発光輝度あたりの電流密度を低減できる。よって、発光デバイス６１の信頼性を高めることができる。
　発光デバイスの発光色は、ＥＬ層１７５を構成する材料によって、赤、緑、青、シアン、マゼンタ、黄または白などとすることができる。また、発光デバイスにマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
　発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）などの発光を示す発光物質を２種類以上含んでもよい。白色の光を発する発光デバイスは、発光層に２種類以上の発光物質を含む構成とすることが好ましい。白色発光を得るには、２種類以上の発光物質の各々の発光が混合することにより白色となるような発光物質を選択することが好ましい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する発光デバイスを得ることができる。また、発光層を３つ以上備える発光デバイスの場合も同様である。
　発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質を２種類以上含むことが好ましい。または、発光物質を２種類以上有し、それぞれの発光物質の発光は、Ｒ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含むことが好ましい。また、発光物質として、近赤外光を発する物質を用いることもできる。
　発光物質として、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　Ａｃｔｉｖａｔｅｄ　Ｄｅｌａｙｅｄ　Ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）などが挙げられる。発光物質として、有機化合物だけでなく、無機化合物（量子ドット材料など）を用いることができる。
　本実施の形態及び対応する図面等は、少なくともその一部を本明細書中に記載する他の実施の形態、または実施例と適宜組み合わせて実施することができる。また、本実施の形態に示す複数の構成及び対応する図面等は、互いに適宜組み合わせることが可能である。
　本実施例では、本発明の一態様に係る作製方法を用いてトランジスタを作製し、断面ＳＴＥＭ像の観察、及び電気特性の測定を行った。
　本実施例では、図１３Ａ乃至図１６Ｃに示す方法を用いて、図５Ａ乃至図５Ｃに示すトランジスタ２００を有する試料を作製した。なお、本実施例では、トランジスタ２００だけを作製したため、図１３Ａ乃至図１６Ｃに係る工程の一部を省略した。
　まず、基板１０２として、ガラス基板を用意し、当該ガラス基板上に下地絶縁膜として、膜厚３０ｎｍの窒化シリコン膜と、膜厚２００ｎｍの酸化窒化シリコン膜を成膜した。窒化シリコン膜及び酸化窒化シリコン膜の成膜には、ＰＥＣＶＤ法を用いた。
　次に、下地絶縁膜上に導電層２１２ａ及び導電層２１２ｂを形成した。導電層２１２ａ及び導電層２１２ｂには、スパッタリング法で成膜した、膜厚１００ｎｍのＩＴＳＯ膜を用いた。
　次に、導電層２１２ａ及び導電層２１２ｂを覆って、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆを成膜した。絶縁膜１１０ａｆは、ＰＥＣＶＤ法で成膜した、膜厚３０ｎｍの窒化シリコン膜を用いた。絶縁膜１１０ａｆの成膜は、成膜ガスとして、ＳｉＨ４ガス２００ｓｃｃｍ、Ｎ２ガス２０００ｓｃｃｍ、ＮＨ３ガス１００ｓｃｃｍを用い、圧力を１００Ｐａ、電力を２０００Ｗ、基板温度を３５０℃とした。絶縁膜１１０ｂｆは、ＰＥＣＶＤ法で成膜した、膜厚５００ｎｍの酸化窒化シリコン膜を用いた。絶縁膜１１０ｂｆの成膜は、成膜ガスとして、ＳｉＨ４ガス２９０ｓｃｃｍ、Ｎ２Ｏガス８７００ｓｃｃｍを用い、圧力を２００Ｐａ、電力を１１６０Ｗ、基板温度を３５０℃とした。
　さらに絶縁膜１１０ｂｆの成膜後に大気に曝すことなく、プラズマ処理を行った。プラズマ処理は、Ｎ２Ｏガス３０００ｓｃｃｍを用い、圧力を１３３Ｐａ、電力を５００Ｗ、基板温度を３５０℃、処理時間を２４０秒とした。
　次に、絶縁膜１１０ｂｆ上に膜厚２０ｎｍの金属酸化物層１３７を成膜してから、加熱処理を行った。金属酸化物層１３７は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により形成した。加熱処理は、乾燥空気雰囲気で行い、処理温度を２５０度、処理時間を１時間として行った。加熱処理の後、ウェットエッチング法を用いて金属酸化物層１３７を除去した。
　次に、絶縁膜１１０ｂｆ上に絶縁膜１１０ｃｆを成膜した。絶縁膜１１０ｃｆは、ＰＥＣＶＤ法で成膜した、膜厚３０ｎｍの窒化シリコン膜を用いた。絶縁膜１１０ｃｆの成膜は、成膜ガスとして、ＳｉＨ４ガス２００ｓｃｃｍ、Ｎ２ガス２０００ｓｃｃｍ、ＮＨ３ガス１００ｓｃｃｍを用い、圧力を１００Ｐａ、電力を２０００Ｗ、基板温度を３５０℃とした。
　次に、絶縁膜１１０ａｆ乃至絶縁膜１１０ｃｆの一部を除去して、直径３μｍの開口１４５を有する絶縁層１１０ａ乃至絶縁層１１０ｃを形成した。開口１４５の形成には、ドライエッチング法を用いた。開口１４５は、導電層２１２ａと導電層２１２ｂの間の領域と重なるように形成した。
　次に、開口１４５を覆うように膜厚２０ｎｍの金属酸化物膜１０８ｆを成膜した。金属酸化物膜１０８ｆは、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により形成した。成膜条件は、圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を１０％とした。
　次に、金属酸化物膜１０８ｆ上に、ＰＥＣＶＤ法を用いて膜厚５００ｎｍの絶縁膜２０９ｆを成膜した。絶縁膜２０９ｆの成膜は、成膜ガスとして、ＳｉＨ４ガス２００ｓｃｃｍ、Ｎ２Ｏガス６０００ｓｃｃｍを用い、圧力を２００Ｐａ、電力を１２００Ｗ、基板温度を３５０℃とした。
　次に、絶縁膜２０９ｆに異方性エッチングを行って、開口１４５内に絶縁層２０９を形成した。絶縁層２０９の形成は、ドライエッチング法を用いた。ドライエッチング法では、エッチングガスとして、Ｃ４Ｆ８ガス１００ｓｃｃｍを用い、圧力を０．６７Ｐａとし、上部電極の電力を６０００Ｗとし、下部電極の電力を３０００Ｗとし、処理時間を７０秒とした。
　次に、絶縁層２０９をマスクとして金属酸化物膜１０８ｆを加工し、開口１４５内に半導体層２０８を形成した。半導体層２０８の形成は、ウェットエッチング法を用いた。ウェットエッチング法では、混酸アルミ液を用いて１０秒間処理を行った。混酸アルミ液は、硝酸５％未満、酢酸１０％未満、リン酸８０％未満を含む、水溶液である。
　次に、プラズマ処理を行った。プラズマ処理は、Ｎ２Ｏガス１８０００ｓｃｃｍを用い、圧力を２００Ｐａ、電力を１５０Ｗ、基板温度を３５０℃、処理時間を２０秒とした。
　続いて、前述のプラズマ処理の後、大気に曝すことなく連続して絶縁層１０６を成膜した。絶縁層１０６は、ＰＥＣＶＤ法で成膜された、膜厚約５０ｎｍの酸化窒化シリコン膜を用いた。絶縁層１０６の成膜は、成膜ガスとして、ＳｉＨ４ガス５０ｓｃｃｍ、Ｎ２Ｏガス１８０００ｓｃｃｍを用い、圧力を２００Ｐａ、電力を２５０Ｗ、基板温度を３５０℃とした。
　次に、絶縁層１０６の上に導電層２０４を形成した。導電層２０４は、膜厚５０ｎｍのチタン膜と、膜厚２００ｎｍのアルミニウム膜と、膜厚５０ｎｍのチタン膜の積層構造とした。チタン膜及びアルミニウム膜は、スパッタリング法で成膜した。
　次に、形成したトランジスタ２００を覆って、絶縁層１９５を成膜した。絶縁層１９５は、ＰＥＣＶＤ法で成膜された、膜厚３００ｎｍの酸化窒化シリコン膜を用いた。絶縁層１９５の成膜は、成膜ガスとして、ＳｉＨ４ガス１５０ｓｃｃｍ、Ｎ２ガス５０００ｓｃｃｍ、Ｎ２Ｏガス５００ｓｃｃｍ、ＮＨ３ガス１００ｓｃｃｍを用い、圧力を１００Ｐａ、電力を２５００Ｗ、基板温度を３５０℃とした。それから、乾燥空気雰囲気で、３００℃、１時間の加熱処理を行った。
　次に、絶縁層１９５を覆って、膜厚１．５μｍのポリイミド樹脂を成膜した。それから、窒素雰囲気で、２５０℃、１時間の加熱処理を行った。
　以上のようにして、１０個のトランジスタ２００を有する試料を作製した。
　上記試料において、断面ＳＴＥＭ像を撮影した結果について、図３９Ｂ及び図３９Ｃ、図４０Ａ及び図４０Ｂに示す。ここで、図３９Ａは、上記試料の光学顕微鏡写真であり、図３９Ｂは図３９Ａの破線Ａ−Ａ´に対応する断面ＳＴＥＭ像であり、図３９Ｃは図３９Ａの破線Ｂ−Ｂ´に対応する断面ＳＴＥＭ像である。また、図４０Ａは図３９Ｂの拡大写真であり、図４０Ｂは図３９Ｃの拡大写真である。なお、上記試料は、日立ハイテク社製走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）（型番：ＨＤ−２３００）を用いて、加速電圧２００ｋＶで撮影した。
　図４０Ａ及び図４０Ｂに示すように、開口１４５の側壁に接して半導体層２０８を形成し、半導体層２０８に接してサイドウォール状の絶縁層２０９を形成することができた。開口１４５の直径が約３μｍであるため、トランジスタ２００のチャネル長は約４．７μｍとなった。また、半導体層の高さが約０．２５μｍであるため、チャネル幅は約０．５μｍとなった。また、トランジスタ２００のゲート絶縁膜の膜厚は、絶縁層２０９と絶縁層１０６の膜厚の和をとって、約１５０ｎｍとなった。このように、本実施例では、チャネル長がチャネル幅より大きいトランジスタ２００を作製することができた。
　なお、本実施例の試料では、図８Ｂに示すトランジスタ２００と同様に、半導体層２０８及び絶縁層２０９の上端部が、絶縁層１１０ｃの上面より低くなった。また、図８Ｃに示すトランジスタ２００と同様に、半導体層２０８の上端部が絶縁層２０９の上端部より低くなったため、半導体層２０８の上端部の上に空洞が形成された。また、図８Ｃに示すトランジスタ２００と同様に、半導体層２０８の突出部の側面が絶縁層２０９の開口１４５中央側の側面より後退したため、半導体層２０８の突出部の先に空洞が形成された。
　また、上記試料のトランジスタ２００のＩＤ−ＶＧ特性を測定した結果について、図４１に示す。図４１は１０個のトランジスタ２００のＩＤ−ＶＧ特性である。
　トランジスタのＩＤ−ＶＧ特性の測定条件としては、ゲート電極に印加する電圧（以下、ゲート電圧（ＶＧ）ともいう）を、−１０Ｖから＋１０Ｖまで０．１Ｖごとに印加した。また、ソース電極に印加する電圧（以下、ソース電圧（ＶＳ）ともいう）を０Ｖとし、ドレイン電極に印加する電圧（以下、ドレイン電圧（ＶＤ）ともいう）を、０．１Ｖ及び５．１Ｖとした。図４１では、上記の条件において、ドレイン電極に流れる電流（以下、ドレイン電流（ＩＤ）ともいう）を測定した。
　図４１に示すように、上記試料の１０個のトランジスタ２００のいずれにおいても、ノーマリーオフ特性を示しており、比較的良好な電気特性が得られた。
　以上のように、本実施例において、開口の側壁に接して半導体層が形成され、チャネル長がチャネル幅より大きいトランジスタを作製することができた。当該トランジスタにおいて、比較的良好な電気特性を得ることができた。
　本実施例は、実施の形態と適宜組み合わせることができる。
１０：半導体装置、２０ａ：トランジスタ、２０Ｂ：トランジスタ、２０ｂ：トランジスタ、２０：トランジスタ、２１ａ：半導体層、２１ｂ：半導体層、２１：半導体層、２２：絶縁層、２３：ゲート電極、２４ａ：ソース電極、２４ｂ：ドレイン電極、２５ａ：絶縁層、２５ｂ：絶縁層、２５：絶縁層、２６ａ：延伸部、２６ｂ：延伸部、２６ｃ：延伸部、２８ａ：屈曲部、２８ｂ：屈曲部、２９Ａ：第１区域、２９Ｂ：第２区域、２９Ｃ：第３区域、３０：開口、３１：絶縁層、３２：絶縁層、３３：ゲートドライバ回路、３４：レベルシフタ、３５：増幅回路、３６：検査回路、３７：映像生成回路、３８：映像分配回路、３９：区画、４０：機能回路、４１：記憶装置、４２ａ：色ムラ補正、４２ｂ：アップコンバート、４２：ＧＰＵ、４３：ＥＬ補正回路、４４：タイミングコントローラ、４５：ＣＰＵ、４６：センサコントローラ、４７：電源回路、４８：温度センサ、４９：輝度補正回路、５０Ａ：表示装置、５０Ｂ：表示装置、５１Ａ：画素回路、５１Ｂ：画素回路、５１Ｃ：画素回路、５１Ｄ：画素回路、５１Ｅ：画素回路、５１Ｆ：画素回路、５１Ｇ：画素回路、５１Ｈ：画素回路、５１：画素回路、５２Ａ：トランジスタ、５２Ｂ：トランジスタ、５２Ｃ：トランジスタ、５２Ｄ：トランジスタ、５２：トランジスタ、５３Ａ：容量素子、５３：容量素子、５４：チャネル形成領域、５５：画素回路群、５９：区画、６１：発光デバイス、６２：層、６３：トランジスタ、６４：チャネル形成領域、６５：駆動回路、６６：ソースドライバ回路、６７：デジタルアナログ変換回路、７１：素子層、７３：素子層、７５：素子層、７７：配線層、８０：入出力回路、８１：層、８３：層、８４：視線検出部、８５：通信部、８６：装着部、８７：緩衝部材、８８：レンズ、８９：出力端子、９０＿Ｌ：表示装置、９０＿Ｒ：表示装置、９０Ａ：表示装置、９０Ｂ：表示装置、９０：表示装置、９１：基板、９２：基板、９３：表示部、９４：端子部、９５：副表示部、９７：センサ、９８：入力端子、９９Ａ：イヤフォン、９９Ｂ：イヤフォン、１００Ｃ：トランジスタ、１００：トランジスタ、１０１：動き検出部、１０２：基板、１０３：演算部、１０４：導電層、１０５：筐体、１０６：絶縁層、１０７：接着層、１０８ｆ：金属酸化物膜、１０８：半導体層、１０９：絶縁層、１１０ａ：絶縁層、１１０ａｆ：絶縁膜、１１０ｂ：絶縁層、１１０ｂ１：絶縁層、１１０ｂｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｃｆ：絶縁膜、１１０ｄ１：絶縁層、１１０：絶縁層、１１１：画素電極、１１２ａ：導電層、１１２ｂ：導電層、１１２ｂｆ：導電膜、１１３ａ：第１の層、１１３ｂ：第２の層、１１３ｃ：第３の層、１１４：共通層、１１５：共通電極、１１６：導電層、１１８ａ：マスク層、１１９：基板、１２１：絶縁層、１２３：絶縁層、１２５：絶縁層、１２６ａ：導電層、１２６ｂ：導電層、１２６ｃ：導電層、１２７：絶縁層、１２８：層、１２９ａ：導電層、１２９ｂ：導電層、１２９ｃ：導電層、１３０Ｂ：発光デバイス、１３０Ｇ：発光デバイス、１３０Ｒ：発光デバイス、１３０：発光デバイス、１３１：保護層、１３７：金属酸化物層、１３９：膜、１４０：接続部、１４１：開口、１４３：開口、１４５：開口、１４６ａ：延伸部、１４６ｂ：延伸部、１４６ｃ：延伸部、１４８ａ：屈曲部、１４８ｂ：屈曲部、１５０：電子装置、１５１：基板、１５２：基板、１５５：充填剤、１５９：レジストマスク、１６２：表示部、１６４：回路部、１６５：導電層、１７１：導電層、１７２：ＦＰＣ、１７３：ＩＣ、１７５ａ：ＥＬ層、１７５ｂ：ＥＬ層、１７５：ＥＬ層、１７７：導電層、１８２ａ：導電層、１８２ｂ：導電層、１８２ｃ：導電層、１９５：絶縁層、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００：トランジスタ、２０４：導電層、２０８：半導体層、２０９ｆ：絶縁膜、２０９：絶縁層、２１０：画素、２１２ａ：導電層、２１２ｂ：導電層、２１６：導電層、２１７：空洞、２１８：空洞、２３０Ｂ：画素、２３０Ｇ：画素、２３０Ｒ：画素、２３０Ｘ：画素、２３０：画素、２３１：第１駆動回路部、２３２：第２駆動回路部、２３３：絶縁層、２３４：導電層、２３５：絶縁層、２３６：配線、２３７：画素、２３８：配線、２４０ａ：画素、２４０ｂ：画素、２４０：画素、３００：トランジスタ、３１０：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３１７：絶縁層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、４４１：タイミングコントローラ、４４２：入出力回路、５００：表示モジュール、５０１：プリント配線板、５０２：端子部、５０３：ワイヤ、５０４：ＦＰＣ、５０５：接続部、５１２：絶縁層、５１４：導電層、５７４：絶縁層、５８１：絶縁層、５９２：絶縁層、５９４：絶縁層、５９６：導電層、５９８：絶縁層、５９９：絶縁層、４４１１：発光層、４４１２：発光層、４４１３：発光層、４４２０：層、４４３０：層、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (11)

  1. 　第１の絶縁層と、前記第１の絶縁層上の第２の絶縁層と、トランジスタと、を有し、
    　前記トランジスタは、半導体層、第３の絶縁層、第４の絶縁層、ゲート電極、ソース電極、及びドレイン電極を有し、
    　前記ソース電極及び前記ドレイン電極は、前記第１の絶縁層上に設けられ、
    　前記第２の絶縁層は、前記第１の絶縁層に達し、且つ前記ソース電極の一部、及び前記ドレイン電極の一部と重なる開口を有し、
    　前記半導体層及び前記第３の絶縁層は、前記開口の周に沿って設けられ、
    　前記半導体層は、前記第２の絶縁層の前記開口における側面、前記第１の絶縁層の前記開口における上面、前記ソース電極の上面、及び前記ドレイン電極の上面に接して設けられ、
    　前記第３の絶縁層は、前記半導体層上に位置し、
    　前記第４の絶縁層は、前記第３の絶縁層、及び前記半導体層を覆い、前記第１の絶縁層に接し、
    　前記ゲート電極は、前記開口と重畳し、且つ前記第４の絶縁層上に位置し、
    　前記半導体層の少なくとも一部は、前記第３の絶縁層及び前記第４の絶縁層を介して、前記ゲート電極と対向する、
    　半導体装置。
  2. 　請求項１において、
    　前記第３の絶縁層は、前記半導体層と、前記第４の絶縁層と、によって囲まれる、
    　半導体装置。
  3. 　請求項１において、
    　前記半導体層は、少なくともインジウムを含む酸化物半導体を有する、
    　半導体装置。
  4. 　請求項３において、
    　前記第３の絶縁層は、酸素とシリコンを含む、
    　半導体装置。
  5. 　請求項１において、
    　前記開口の輪郭形状が、円形、楕円形、角の丸い四角形、正多角形、正多角形以外の多角形、凹多角形、角の丸い多角形、または直線と曲線とを組み合わせた閉曲線のいずれかである、
    　半導体装置。
  6. 　第１の絶縁層と、前記第１の絶縁層上の第２の絶縁層と、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、第１の半導体層、第３の絶縁層、第４の絶縁層、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有し、
    　前記第１のソース電極及び前記第１のドレイン電極は、前記第１の絶縁層上に設けられ、
    　前記第２の絶縁層は、前記第１の絶縁層に達し、且つ前記第１のソース電極の一部、及び前記第１のドレイン電極の一部と重なる第１の開口を有し、
    　前記第１の半導体層及び前記第３の絶縁層は、前記第１の開口の周に沿って設けられ、
    　前記第１の半導体層は、前記第２の絶縁層の前記第１の開口における側面、前記第１の絶縁層の前記第１の開口における上面、前記第１のソース電極の上面、及び前記第１のドレイン電極の上面に接して設けられ、
    　前記第３の絶縁層は、前記第１の半導体層上に位置し、
    　前記第４の絶縁層は、前記第３の絶縁層、及び前記第１の半導体層を覆い、前記第１の絶縁層に接し、
    　前記第１のゲート電極は、前記第１の開口と重畳し、且つ前記第４の絶縁層上に位置し、
    　前記第１の半導体層の少なくとも一部は、前記第３の絶縁層及び前記第４の絶縁層を介して、前記第１のゲート電極と対向し、
    　前記第２のトランジスタは、第２の半導体層、前記第４の絶縁層、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有し、
    　前記第２のソース電極と、前記第２のドレイン電極と、は異なる高さに位置し、
    　前記第２の絶縁層は、前記第２のソース電極及び前記第２のドレイン電極の一方に達する第２の開口を有し、
    　前記第２のソース電極及び前記第２のドレイン電極の他方は、前記第２の絶縁層上に設けられ、
    　前記第２の半導体層は、前記第２の絶縁層の前記第２の開口における側面、前記第２のソース電極及び前記第２のドレイン電極の一方の上面、並びに前記第２のソース電極及び前記第２のドレイン電極の他方の側面に接して設けられ、
    　前記第４の絶縁層は、前記第２の半導体層、前記第２のソース電極、及び前記第２のドレイン電極上に位置し、
    　前記第２のゲート電極は、前記第２の開口と重畳し、且つ前記第４の絶縁層上に位置する、
    　半導体装置。
  7. 　請求項６において、
    　前記第３の絶縁層は、前記第１の半導体層と、前記第４の絶縁層と、によって囲まれる、
    　半導体装置。
  8. 　請求項６において、
    　前記第１の半導体層及び前記第２の半導体層は、少なくともインジウムを含む酸化物半導体を有する、
    　半導体装置。
  9. 　請求項８において、
    　前記第３の絶縁層は、酸素とシリコンを含む、
    　半導体装置。
  10. 　請求項６において、
    　前記第１の開口の輪郭形状が、円形、楕円形、角の丸い四角形、正多角形、正多角形以外の多角形、凹多角形、角の丸い多角形、または直線と曲線とを組み合わせた閉曲線のいずれかである、
    　半導体装置。
  11. 　第１の絶縁層上に、ソース電極及びドレイン電極を形成し、
    　前記ソース電極及び前記ドレイン電極を覆って、第２の絶縁層を形成し、
    　前記第２の絶縁層を加工して、前記第１の絶縁層に達し、且つ前記ソース電極の一部、及び前記ドレイン電極の一部と重なる開口を形成し、
    　前記開口を覆って、半導体層を成膜し、
    　前記半導体層上に、第３の絶縁層を成膜し、
    　ドライエッチング法を用いて前記第３の絶縁層を加工して、前記第２の絶縁層の前記開口における側面に沿ってサイドウォール状の前記第３の絶縁層を形成し、
    　ウェットエッチング法を用いて前記半導体層を加工して、前記第２の絶縁層の前記開口における側面に接するサイドウォール状の前記半導体層を形成し、
    　前記開口を覆って、第４の絶縁層を成膜し、
    　前記開口を覆って、前記第４の絶縁層上にゲート電極を形成する、
    　半導体装置の作製方法。
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