WO2024198515A1 - 具有隔离结构的半导体器件及隔离结构的制造方法 - Google Patents

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金华俊
宋亮
王亚南
张清清
邵红
张森
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    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Definitions

  • the present application relates to the field of semiconductor manufacturing, and in particular to a semiconductor device with an isolation structure, and a method for manufacturing the isolation structure.
  • the full isolation structure uses an N-type buried layer to isolate the substrate from the internal structure of the device (ie, isolation is performed using junction isolation) to meet diverse circuit applications.
  • the isolation structure formed by the N-type buried layer will form a parasitic BJT (bipolar junction transistor).
  • the parasitic BJT bipolar junction transistor
  • the parasitic BJT may even cause latch-up, or even burn the device.
  • a semiconductor device with an isolation structure comprises: a substrate having a second conductivity type; a junction isolation structure comprising a first buried region and a second buried region directly in contact with the first buried region, wherein the first buried region is located on the substrate and has the first conductivity type, the second buried region is located on the first buried region and has the first conductivity type, the doping concentration of the second buried region is less than the doping concentration of the first buried region; the first conductivity type and the second conductivity type are opposite conductivity types; a second conductivity type region is located on the second buried region; and a device main body region is located in the second conductivity type region; wherein the junction isolation structure is used to achieve insulation isolation between the substrate and the second conductivity type region.
  • the above-mentioned semiconductor device with an isolation structure includes a first buried region and a second buried region. Due to the difference in carrier concentration between the first buried region and the second buried region, a The built-in electric field forms a carrier blocking layer at the interface due to the existence of the electric field.
  • the carrier blocking layer is a hole blocking layer, which can prevent holes in the second conductivity type region from passing through the hole blocking layer and crossing to the substrate to form substrate leakage, thereby improving the latch effect of the device.
  • the carrier blocking layer is an electron blocking layer, which can prevent electrons in the second conductivity type region from passing through the electron blocking layer and crossing to the substrate to form substrate leakage, thereby also improving the latch effect of the device.
  • the bottom of the second buried region is in direct contact with the top of the first buried region.
  • the doping concentration of the first buried region is not less than 1E19 cm ⁇ 3
  • the doping concentration of the second buried region is not more than 1E17 cm ⁇ 3 .
  • the thickness of the second buried region is smaller than the thickness of the first buried region.
  • the device body region includes a drift region, and the drift region is separated from the second buried region by the second conductivity type region.
  • the second conductivity type region is an epitaxial layer.
  • the drift region has a first conductivity type.
  • the semiconductor device comprises a lateral device.
  • the semiconductor device includes a lateral double diffused metal oxide semiconductor field effect transistor.
  • the first conductivity type is N-type
  • the second conductivity type is P-type
  • a method for manufacturing an isolation structure comprising: forming a first buried region in a substrate, the substrate having a second conductivity type, the first buried region having a first conductivity type, the first conductivity type and the second conductivity type being opposite conductivity types; forming a second buried region on the first buried region and directly contacting the first buried region, the second buried region having the first conductivity type and a doping concentration less than that of the first buried region; and forming a second conductivity type region on the second buried region.
  • the isolation structure there is a carrier concentration difference between the first buried region and the second buried region, so a built-in electric field is formed at the junction of the first buried region and the second buried region. Due to the existence of the electric field, a hole blocking layer is formed at the interface, which can prevent the holes in the second conductive type region from passing through the hole blocking layer and crossing to the substrate to form substrate leakage, thereby improving the latching effect of the device.
  • the step of forming the first buried region in the substrate includes: injecting first conductive type ions into the substrate and then performing trap pushing, the temperature of the trap pushing is above 1000 degrees Celsius and the time is above 100 minutes.
  • the doping concentration of the first buried region is at least 100 times higher than that of the second buried region.
  • the method further comprises forming a device body region in the second conductive type region.
  • the device body region includes a drift region.
  • the drift region has a first conductivity type.
  • the step of forming the second conductivity type region on the second buried region is growing an epitaxial layer.
  • the semiconductor device is a lateral device.
  • the semiconductor device is a lateral double diffused metal oxide semiconductor field effect transistor.
  • the first conductivity type is N-type
  • the second conductivity type is P-type
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device having an isolation structure in one embodiment of the present application.
  • FIG. 2 is an equivalent circuit diagram of the structure shown in FIG. 1 .
  • FIG. 3 is a flow chart of a method for manufacturing an isolation structure in an embodiment of the present application.
  • FIG. 4 is a schematic cross-sectional view of a structure obtained after step S310 in FIG. 3 is completed according to an embodiment of the present application.
  • FIG. 5 is a schematic cross-sectional view of a structure obtained after step S320 in FIG. 3 is completed according to an embodiment of the present application.
  • FIG. 6 is a schematic diagram of the electric field direction of a junction isolation structure of a semiconductor device with an isolation structure in another embodiment of the present application.
  • first element, component, region, layer or part discussed below can be represented as a second element, component, region, layer or part.
  • Embodiments of the invention are described herein with reference to cross-sectional views that are schematic diagrams of ideal embodiments (and intermediate structures) of the present application.
  • variations from the shapes shown due to, for example, manufacturing techniques and/or tolerances can be expected. Therefore, embodiments of the present application should not be limited to the specific shapes of the zones shown herein, but include shape deviations due to, for example, manufacturing.
  • an implanted region shown as a rectangle typically has rounded or curved features and/or an implant concentration gradient at its edges, rather than a binary change from an implanted region to a non-implanted region.
  • a buried region formed by implantation may result in some implantation in the region between the buried region and the surface through which the implantation is performed. Therefore, the regions shown in the figures are schematic in nature, and their shapes are not intended to show the actual shape of the region of the device and are not intended to limit the scope of the present application.
  • P-type and N-type impurities in order to distinguish the doping concentration, P+ type represents P-type with heavy doping concentration, P-type represents P-type with medium doping concentration, P-type represents P-type with light doping concentration, N+ type represents N-type with heavy doping concentration, and N-type represents N-type with medium doping concentration. N-type and N-type represent N-type with light doping concentration.
  • FIG1 is a schematic cross-sectional structure diagram of a semiconductor device with an isolation structure in an embodiment of the present application, wherein the semiconductor device includes a substrate 110, a junction isolation structure (including a first buried region 122 and a second buried region 124), a second conductive type region 130, and a device main body region.
  • the substrate 110 is a semiconductor substrate, and its material can be undoped single crystal silicon, single crystal silicon doped with impurities, etc., and can also be at least one of the following materials: Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP or other III/V compound semiconductors.
  • the substrate 110 is a single crystal silicon substrate of the second conductive type.
  • the second buried region 124 is located on the first buried region 122 and is in direct contact with the first buried region 122.
  • the first buried region 122 and the second buried region 124 have a first conductivity type, and the doping concentration of the second buried region 124 is less than the doping concentration of the first buried region 122.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • the first conductivity type may also be P-type and the second conductivity type may be N-type.
  • the embodiment in which the first conductivity type is N-type and the second conductivity type is P-type is particularly suitable for the BCD process commonly used in medium and low voltage devices.
  • the junction isolation structure is used to achieve insulation isolation between the substrate 110 and the second conductivity type region 130.
  • the second conductive type region 130 is located on the second buried region 124 , and the device body region is located in the second conductive type region 130 .
  • the isolation structure includes a first buried region 122 and a second buried region 124. Since there is a difference in carrier concentration between the first buried region 122 and the second buried region 124, a built-in electric field is formed at the junction of the first buried region 122 and the second buried region 124. Due to the existence of the electric field, a carrier blocking layer is formed at the interface. Specifically, for an embodiment in which the first conductivity type is N-type and the second conductivity type is P-type, the carrier blocking layer is a hole blocking layer, which can prevent holes in the second conductivity type region 130 from passing through the hole blocking layer and crossing to the substrate 110 to form substrate leakage, thereby improving the latch effect of the device.
  • the carrier blocking layer is an electron blocking layer, which can prevent electrons in the second conductivity type region 130 from passing through the electron blocking layer and crossing to the substrate 110 to form substrate leakage, thereby also improving the latch effect of the device.
  • the hole blocking layer should be distributed widely enough, so that in the entire region where isolation is required, the bottom surface of the second buried region 124 should be in direct contact with the top surface of the first buried region 122.
  • the entire bottom surface of the second buried region 124 is in direct contact with the first buried region 122, and/or the entire top surface of the first buried region 122 is in direct contact with the second buried region 124.
  • the back side of the substrate 110 i.e., the bottom of the substrate 110 in FIG. 1
  • the device cannot be a vertical device with an electrode arranged on the back side of the substrate 110, such as a vertical double diffused metal oxide semiconductor field effect transistor (VDMOSFET).
  • VDMOSFET vertical double diffused metal oxide semiconductor field effect transistor
  • the semiconductor device with an isolation structure of the present application can be a lateral device, such as a lateral double diffused metal oxide semiconductor Conductor field effect transistor (LDMOSFET).
  • the semiconductor device with an isolation structure of the present application is a fully isolated semiconductor device.
  • the first buried region 122 is a high-concentration N-type buried layer BN+
  • the second buried region 124 is a low-concentration N-type buried layer BN-.
  • the concentration difference of carriers will cause the diffusion movement of ions, thereby forming a built-in electric field with an electric field strength of
  • NE + is the electron concentration of BN+
  • NE- is the electron concentration of BN-
  • the direction of the electric field is from BN+ to BN-, as shown in FIG1.
  • a hole blocking layer is formed at the interface, which can prevent the holes in the second conductive type region 130 from passing through the hole blocking layer and crossing to the substrate 110 to form substrate leakage.
  • the direction of the electric field is as shown in FIG6.
  • the field strength of the aforementioned built-in electric field should be large enough.
  • the doping concentration of the first buried region 122 is at least 100 times higher than that of the second buried region 124. Furthermore, for BN+, a higher doping concentration can provide better recombination ability of minority carriers, thereby further reducing hole crossing. In one embodiment of the present application, the doping concentration of the first buried region 122 is not less than 1E19cm -3 , and the doping concentration of the second buried region is not higher than 1E17cm -3 .
  • a high doping concentration of BN+ will affect the breakdown voltage (withstand voltage) of the device, that is, the higher the doping concentration of BN+, the lower the breakdown voltage of the device, so the doping concentration of BN+ must also meet the breakdown voltage requirements of the device.
  • the thickness of the second buried region 124 is less than the thickness of the first buried region 122, so that the minority carrier recombination effect of the junction isolation structure can be strengthened.
  • the first buried region 122 plays the main isolation role, and the second buried region 124 is used as a buffer layer (buffer layer) to further strengthen the isolation effect of the first buried region 122, and is used to establish its built-in electric field on the isolation ring through a concentration gradient, and use the built-in electric field to prevent electrons or holes from crossing to the substrate 110, thereby preventing the substrate 110 from leaking or even latching.
  • the device body region includes a drift region 140, and the drift region 140 is separated from the second buried region 124 by a second conductive type region 130.
  • the second conductive type region 130 is a P-type epitaxial layer
  • the drift region 140 is an N-type drift region.
  • FIG. 2 is an equivalent circuit diagram of the structure shown in FIG.
  • R P-epi is the equivalent resistance of the P-type epitaxial layer
  • R BN+ is the equivalent resistance of the first buried region 122 (i.e., BN+).
  • the emitter junction of the parasitic PNP transistor and the emitter junction of the parasitic NPN transistor in the equivalent circuit of FIG2 are forward biased, but due to the presence of the aforementioned hole blocking layer, only a very small current will enter the first buried region 122.
  • the resistance value of RBN + is very small, and the voltage drop of RBN + is also very small, so it is difficult for the parasitic PNP transistor and the parasitic NPN transistor to be turned on at the same time. This effectively avoids the latch-up effect.
  • FIG3 is a flow chart of a method for manufacturing an isolation structure in an embodiment of the present application, comprising the following steps:
  • Step S310 forming a first buried region 122 in a substrate.
  • the first buried region 122 has a first conductivity type.
  • the substrate 110 is a semiconductor substrate, and its material can be undoped single crystal silicon, single crystal silicon doped with impurities, etc., and can also be at least one of the following materials: Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP or other III/V compound semiconductors.
  • the substrate 110 is a single crystal silicon substrate of the second conductivity type.
  • the first conductivity type is N-type and the second conductivity type is P-type. In other embodiments, the first conductivity type may also be P-type and the second conductivity type may be N-type.
  • ions of the first conductive type are implanted on the substrate 110 by an ion implantation process to form a first buried region 122.
  • the first buried region 122 is a heavily doped N-type buried layer (BN+), and the concentration of the N-type impurities should be as heavily doped as possible under the premise of ensuring the breakdown voltage of the device, because the concentrated N-type impurities can provide a stronger minority carrier recombination ability and reduce hole crossing.
  • the well is pushed by a thermal process to make the junction depth of the first buried region 122 deeper and the width larger.
  • the temperature of the thermal process is above 1000 degrees Celsius and the time is above 100 minutes.
  • Step S320 forming a second buried region 124 on the first buried region 122 and directly contacting the first buried region.
  • the second buried region 124 has a first conductivity type, and the doping concentration is less than the doping concentration of the first buried region 122.
  • another ion implantation is performed to form the second buried region 124.
  • the second buried region 124 is formed by using N-type implantation with a lower impurity concentration, and the implantation depth is shallow (the implantation energy is low), so as to form a second buried region 124 (a lightly doped N-type buried layer BN-) whose bottom is directly in contact with the top of the first buried region 122.
  • the concentration difference at the junction of the first buried region 122 and the second buried region 124 will cause the diffusion movement of ions, thereby forming a built-in electric field, and the direction of the electric field is from BN+ to BN-. Due to the existence of the electric field, a hole blocking layer is formed at the junction of BN+ and BN-, which can prevent the holes in the body region of the semiconductor device from entering the buried layer and crossing to the substrate 110 to form substrate leakage. At the same time, due to the high concentration of BN+, the resistance is low, and the aforementioned push-well makes the buried layer deep enough (that is, the depth from the top to the bottom of the buried layer is large), thereby suppressing the damage to the device caused by the latch effect.
  • the doping concentration of the first buried region 122 is at least 100 times higher than that of the second buried region 124 .
  • epitaxy is grown on the structure formed in step S320 to form a second buried
  • the second conductive type region 130 is on the region 124.
  • the second conductive type region 130 is a P-type epitaxial layer.
  • the isolation structure by providing the first buried region 122 and the second buried region 124, a hole blocking layer is formed at the interface between the first buried region 122 and the second buried region 124 with a concentration difference, and the contact potential difference is used to prevent holes from passing through the buried layer into the substrate 110 to form substrate leakage.
  • the junction isolation effect of the semiconductor device is improved, and the latch-up problem of the fully isolated device is improved.
  • the device body region includes a drift region.
  • the drift region has a first conductivity type.
  • the semiconductor device may be a lateral device.
  • the semiconductor device may be an LDMOSFET.

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Abstract

本申请涉及一种具有隔离结构的半导体器件，及隔离结构的制造方法，所述半导体器件包括：衬底(110)，具有第二导电类型；结隔离结构，包括第一埋藏区(122)和与所述第一埋藏区直接接触的第二埋藏区(124)，所述第一埋藏区(122)位于所述衬底(110)上且具有第一导电类型，所述第二埋藏区(124)位于所述第一埋藏区(122)上且具有第一导电类型，所述第二埋藏区(124)的掺杂浓度小于所述第一埋藏区(122)的掺杂浓度；第二导电类型区(130)，位于所述第二埋藏区(124)上；器件主体区，位于所述第二导电类型区(130)中；其中，所述结隔离结构用于对所述衬底与所述第二导电类型区进行绝缘隔离。本申请在第一埋藏区和第二埋藏区的界面形成空穴阻挡层，能够阻止空穴穿过空穴阻挡层渡越到衬底形成衬底漏电，改善器件的闩锁效应。

Description

具有隔离结构的半导体器件及隔离结构的制造方法
相关申请
本申请要求2023年3月28日申请的，申请号为202310316163.X，名称为“具有隔离结构的半导体器件及隔离结构的制造方法”的中国专利申请的优先权，在此将其全文引入作为参考。
技术领域
本申请涉及半导体制造领域，尤其涉及一种具有隔离结构的半导体器件，以及一种隔离结构的制造方法。
背景技术
示例性地，全隔离结构采用一个N型埋层将衬底和器件内部结构隔离开(即利用结隔离的方式进行隔离)，以满足多样化的电路应用。
但是该N型埋层形成的隔离结构会形成寄生的BJT(双极结型晶体管)。在H桥电路中，死区时间内半导体器件的体二极管续流时，会导致该寄生BJT触发，产生衬底漏电。对于半桥电路的低侧(LowSide)器件，该寄生BJT甚至会导致闩锁(Latch-up)，乃至于烧毁器件。
发明内容
基于此，有必要提供一种能够改善闩锁效应的具有隔离结构的半导体器件。
一种具有隔离结构的半导体器件，包括：衬底，具有第二导电类型；结隔离结构，包括第一埋藏区和与所述第一埋藏区直接接触的第二埋藏区，所述第一埋藏区位于所述衬底上且具有第一导电类型，所述第二埋藏区位于所述第一埋藏区上且具有第一导电类型，所述第二埋藏区的掺杂浓度小于所述第一埋藏区的掺杂浓度；所述第一导电类型和第二导电类型为相反的导电类型；第二导电类型区，位于所述第二埋藏区上；器件主体区，位于所述第二导电类型区中；其中，所述结隔离结构用于实现所述衬底与所述第二导电类型区之间的绝缘隔离。
上述具有隔离结构的半导体器件，隔离结构包括第一埋藏区和第二埋藏区。由于第一埋藏区和第二埋藏区存在载流子浓度差，因此在第一埋藏区和第二埋藏区的交界处会形成 内建电场，由于该电场的存在，在该界面处就形成了一个载流子阻挡层。具体地，对于第一导电类型是N型，第二导电类型是P型的实施例，载流子阻挡层为空穴阻挡层，能够阻止第二导电类型区的空穴穿过空穴阻挡层并渡越到衬底形成衬底漏电，因此能够改善器件的闩锁效应。对于第一导电类型是P型，第二导电类型是N型的实施例，载流子阻挡层为电子阻挡层，能够阻止第二导电类型区的电子穿过电子阻挡层并渡越到衬底形成衬底漏电，同样能够改善器件的闩锁效应。
在其中一个实施例中，所述第二埋藏区的底部与所述第一埋藏区的顶部直接接触。
在其中一个实施例中，所述第一埋藏区的掺杂浓度不低于1E19cm-3，所述第二埋藏区的掺杂浓度不高于1E17cm-3。
在其中一个实施例中，所述第二埋藏区的厚度小于所述第一埋藏区的厚度。
在其中一个实施例中，所述器件主体区包括漂移区，所述漂移区与所述第二埋藏区之间被所述第二导电类型区隔开。
在其中一个实施例中，所述第二导电类型区是外延层。
在其中一个实施例中，所述漂移区具有第一导电类型。
在其中一个实施例中，所述半导体器件包括横向器件。
在其中一个实施例中，所述半导体器件包括横向双扩散金属氧化物半导体场效应管。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
还有必要提供一种隔离结构的制造方法。
一种隔离结构的制造方法，包括：在衬底中形成第一埋藏区，所述衬底具有第二导电类型，所述第一埋藏区具有第一导电类型，所述第一导电类型和第二导电类型为相反的导电类型；在所述第一埋藏区上形成与所述第一埋藏区直接接触的第二埋藏区，所述第二埋藏区具有第一导电类型且掺杂浓度小于所述第一埋藏区的掺杂浓度；在所述第二埋藏区上形成第二导电类型区。
上述隔离结构的制造方法，第一埋藏区和第二埋藏区存在载流子浓度差，因此在第一埋藏区和第二埋藏区的交界处会形成内建电场，由于该电场的存在，在该界面处就形成了一个空穴阻挡层，能够阻止第二导电类型区的空穴穿过空穴阻挡层并渡越到衬底形成衬底漏电，因此能够改善器件的闩锁效应。
在其中一个实施例中，所述在衬底中形成第一埋藏区的步骤包括：在所述衬底中注入第一导电类型离子，然后进行推阱，推阱的温度为1000摄氏度以上、时间为100分钟以上。
在其中一个实施例中，所述第一埋藏区的掺杂浓度比所述第二埋藏区高至少100倍。
在其中一个实施例中，所述在所述第二埋藏区上形成第二导电类型区的步骤之后，上述方法还包括在所述第二导电类型区中形成器件主体区。
在其中一个实施例中，所述器件主体区包括漂移区。
在其中一个实施例中，所述漂移区具有第一导电类型。
在其中一个实施例中，所述在所述第二埋藏区上形成第二导电类型区的步骤是生长外延层。
在其中一个实施例中，所述半导体器件为横向器件。
在其中一个实施例中，所述半导体器件为横向双扩散金属氧化物半导体场效应管。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
附图说明
为了更清楚地说明本申请实施例或示例性实施例中的技术方案，下面将对实施例或示例性实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例中具有隔离结构的半导体器件的剖面结构示意图。
图2是图1所示结构的等效电路图。
图3是本申请一实施例中隔离结构的制造方法的流程图。
图4是本申请一实施例在图3中的步骤S310完成后得到的结构的剖面结构示意图。
图5是本申请一实施例在图3中的步骤S320完成后得到的结构的剖面结构示意图。
图6是本申请另一实施例中具有隔离结构的半导体器件的结隔离结构的电场方向示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的 N型，N-型代表轻掺杂浓度的N型。
本申请提供一种隔离结构，可以应用于所有需要形成结隔离结构的半导体器件。图1是本申请一实施例中具有隔离结构的半导体器件的剖面结构示意图，该半导体器件包括衬底110、结隔离结构(包括第一埋藏区122和第二埋藏区124)、第二导电类型区130及器件主体区。衬底110为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等，还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体。在图1所示的实施例中，衬底110是第二导电类型的单晶硅衬底。
第二埋藏区124位于第一埋藏区122上且与第一埋藏区122直接接触。第一埋藏区122和第二埋藏区124具有第一导电类型，且第二埋藏区124的掺杂浓度小于第一埋藏区122的掺杂浓度。在图1所示的实施例中，第一导电类型是N型，第二导电类型是P型。在其他实施例中，也可以第一导电类型是P型，第二导电类型是N型。其中第一导电类型是N型，第二导电类型是P型的实施例尤其适用于中低压器件中常见的BCD工艺。结隔离结构用于实现衬底110与第二导电类型区130之间的绝缘隔离。
第二导电类型区130位于第二埋藏区124上，器件主体区位于第二导电类型区130中。
上述具有隔离结构的半导体器件，隔离结构包括第一埋藏区122和第二埋藏区124。由于第一埋藏区122和第二埋藏区124存在载流子浓度差，因此在第一埋藏区122和第二埋藏区124的交界处会形成内建电场，由于该电场的存在，在该界面处就形成了一个载流子阻挡层。具体地，对于第一导电类型是N型，第二导电类型是P型的实施例，载流子阻挡层为空穴阻挡层，能够阻止第二导电类型区130的空穴穿过空穴阻挡层并渡越到衬底110形成衬底漏电，因此能够改善器件的闩锁效应。对于第一导电类型是P型，第二导电类型是N型的实施例，载流子阻挡层为电子阻挡层，能够阻止第二导电类型区130的电子穿过电子阻挡层并渡越到衬底110形成衬底漏电，同样能够改善器件的闩锁效应。
可以理解地，为了达到所需的隔离效果，空穴阻挡层的分布应足够广，因此在需要形成隔离的全域，第二埋藏区124的底面都应与第一埋藏区122的顶面直接接触。在本申请的一个实施例中，第二埋藏区124的整个底面都与第一埋藏区122直接接触，和/或第一埋藏区122的整个顶面都与第二埋藏区124直接接触。
由于第一埋藏区122和第二埋藏区124作为结隔离结构，因此衬底110的背面(即图1中衬底110的底部)不能作为器件的一个电极，器件不能是在衬底110背面设置电极的垂直器件，例如垂直双扩散金属氧化物半导体场效应管(VDMOSFET)等。在一个实施例中，本申请的具有隔离结构的半导体器件可以是横向器件，例如横向双扩散金属氧化物半 导体场效应管(LDMOSFET)。在本申请的一个实施例中，本申请的具有隔离结构的半导体器件是全隔离型半导体器件。
以第一导电类型是N型，第二导电类型是P型为例，第一埋藏区122为高浓度的N型埋层BN+，第二埋藏区124为低浓度的N型埋层BN-。在第一埋藏区122与第二埋藏区124的交界处由于载流子的浓度差会导致离子的扩散运动，从而形成内建电场，电场强度其中NE +为BN+的电子浓度，NE -为BN-的电子浓度，电场方向为从BN+指向BN-，如图1所示。由于该内建电场的存在，在界面处就形成了一个空穴阻挡层，能够阻止第二导电类型区130的空穴穿过空穴阻挡层并渡越到衬底110形成衬底漏电。而在第一导电类型是P型，第二导电类型是N型的实施例中，电场方向如图6所示。
要获得对空穴较好的阻挡效果，则前述内建电场的场强应足够大。在本申请的一个实施例中，第一埋藏区122的掺杂浓度比第二埋藏区124高至少100倍。进一步地，对于BN+，更高的掺杂浓度能提供更好的少数载流子的复合能力，因此能进一步减少空穴渡越。在本申请的一个实施例中，第一埋藏区122的掺杂浓度不低于1E19cm-3，第二埋藏区的掺杂浓度不高于1E17cm-3。需要注意的是，高的BN+的掺杂浓度会影响器件的击穿电压(耐压)，即BN+的掺杂浓度越高、器件的击穿电压越低，因此BN+的掺杂浓度还要满足器件的击穿电压的需求。
在本申请的一个实施例中，第二埋藏区124的厚度小于第一埋藏区122的厚度，这样能够强化结隔离结构的少子复合作用。对于结隔离结构，第一埋藏区122承担主要的隔离作用，第二埋藏区124作为进一步加强第一埋藏区122的隔离作用的缓冲层(buffer层)，用来通过浓度梯度在隔离环上建立其内建电场，利用内建电场阻止电子或者空穴渡越到衬底110，阻止衬底110漏电甚至闩锁。
参见图1，在该实施例中，器件主体区包括漂移区140，漂移区140与第二埋藏区124之间被第二导电类型区130隔开。在图1所示的实施例中，第二导电类型区130是P型外延层，漂移区140是N型漂移区。图2是图1所示结构的等效电路图，包括一个寄生PNP三极管(即P型外延层-N型埋层-P型衬底)和一个寄生NPN三极管(即N型漂移区-P型外延层-N型埋层)，RP-epi为P型外延层的等效电阻，RBN+为第一埋藏区122(即BN+)的等效电阻。在具有结隔离结构的器件的体二极管续流时，图2中等效电路的寄生PNP三极管的发射结和寄生NPN三极管的发射结正偏，但由于前述空穴阻挡层的存在，只会有极小的电流进入第一埋藏区122。而又由于第一埋藏区122有较高的掺杂浓度，因此RBN+的电阻值很小，RBN+的压降也就很小，寄生PNP三极管和寄生NPN三极管很难同时开启， 从而有效地避免了闩锁效应。
本申请相应提供了一种隔离结构的制造方法。图3是本申请一实施例中隔离结构的制造方法的流程图，包括下列步骤：
步骤S310：在衬底中形成第一埋藏区122。
第一埋藏区122具有第一导电类型。衬底110为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等，还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体。在本申请的一个实施例中，衬底110是第二导电类型的单晶硅衬底。在本申请的一个实施例中，第一导电类型是N型，第二导电类型是P型。在其他实施例中，也可以第一导电类型是P型，第二导电类型是N型。
在本申请的一个实施例中，在衬底110上通过离子注入工艺注入第一导电类型的离子，形成第一埋藏区122。在本申请的一个实施例中，第一埋藏区122是重掺杂的N型埋层(BN+)，N型杂质的浓度应该在保证器件击穿电压的前提下尽可能重掺杂，因为较浓的N型杂质可以提供更强的少数载流子复合能力，减少空穴渡越。注入后利用热过程推阱，使第一埋藏区122的结深更深，宽度更大。在本申请的一个实施例中，该热过程的温度为1000摄氏度以上，时间为100分钟以上。
步骤S320：在第一埋藏区122上形成与第一埋藏区直接接触的第二埋藏区124。
具体地，第二埋藏区124具有第一导电类型，且掺杂浓度小于第一埋藏区122的掺杂浓度。在本申请的一个实施例中，可以是在形成第一埋藏区122后(即步骤S310的推阱后)再进行一道离子注入，形成第二埋藏区124。在本申请的一个实施例中，形成第二埋藏区124是采用杂质浓度较低的N型注入，且注入深度较浅(注入能量较低)，形成底部与第一埋藏区122的顶部直接接触的第二埋藏区124(轻掺杂的N型埋层BN-)。第一埋藏区122与第二埋藏区124的交界处由于浓度差会导致离子的扩散运动，从而形成内建电场，电场方向为从BN+指向BN-。由于该电场的存在，在BN+与BN-的交界处就形成了一个空穴阻挡层，能够阻止半导体器件体区的空穴进入埋层并渡越到衬底110形成衬底漏电。同时，由于BN+的浓度较高，因此阻值较低，且前述推阱使得埋层足够深(即埋层的顶部到底部的深度较大)，从而抑制了闩锁效应对器件的损毁。
在本申请的一个实施例中，第一埋藏区122的掺杂浓度比第二埋藏区124高至少100倍。
步骤S330：在第二埋藏区124上形成第二导电类型区130。
在本申请的一个实施例中，在步骤S320形成的结构上生长外延，形成位于第二埋藏 区124上的第二导电类型区130。在本申请的一个实施例中，第二导电类型区130为P型外延层。
在上述步骤之后可以在外延层上进行器件的内部制造工艺。
上述隔离结构的制造方法中，通过设置第一埋藏区122和第二埋藏区124，在具有浓度差的第一埋藏区122和第二埋藏区124的交界面形成一层空穴阻挡层，利用接触电势差阻止空穴穿过埋层进入衬底110形成衬底漏电。从而提高了半导体器件的结隔离效果，改善了全隔离器件的闩锁问题。
在本申请的一个实施例中，第一埋藏区122的掺杂浓度比第二埋藏区124高至少100倍。
在本申请的一个实施例中，第一埋藏区122的掺杂浓度不低于1E19cm-3，第二埋藏区124的掺杂浓度不高于1E17cm-3。
在本申请的一个实施例中，在步骤S330之后，上述方法还包括：在所述第二导电类型区130中形成器件主体区。
在一个实施例中，所述器件主体区包括漂移区。
在一个实施例中，所述漂移区具有第一导电类型。
在一个实施例中，所述半导体器件可以为横向器件。
在一个实施例中，所述半导体器件可以为LDMOSFET。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，本申请流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (19)

  1. 一种具有隔离结构的半导体器件，包括：
    衬底，具有第二导电类型；
    结隔离结构，包括第一埋藏区和与所述第一埋藏区直接接触的第二埋藏区，所述第一埋藏区位于所述衬底上且具有第一导电类型，所述第二埋藏区位于所述第一埋藏区上且具有第一导电类型，所述第二埋藏区的掺杂浓度小于所述第一埋藏区的掺杂浓度，所述第一导电类型和第二导电类型为相反的导电类型；
    第二导电类型区，位于所述第二埋藏区上；
    器件主体区，位于所述第二导电类型区中；
    其中，所述结隔离结构用于对所述衬底与所述第二导电类型区进行绝缘隔离。
  2. 根据权利要求1所述的具有隔离结构的半导体器件，其中所述第二埋藏区的整个底面都与所述第一埋藏区直接接触，和/或所述第一埋藏区的整个顶面都与所述第二埋藏区直接接触。
  3. 根据权利要求1所述的具有隔离结构的半导体器件，其中所述第一埋藏区的掺杂浓度不低于1E19cm-3，所述第二埋藏区的掺杂浓度不高于1E17cm-3。
  4. 根据权利要求1所述的具有隔离结构的半导体器件，其中所述器件主体区包括漂移区，所述漂移区与所述第二埋藏区之间被所述第二导电类型区隔开。
  5. 根据权利要求4所述的具有隔离结构的半导体器件，其中所述漂移区具有第一导电类型。
  6. 根据权利要求1所述的具有隔离结构的半导体器件，其中所述半导体器件为横向器件。
  7. 根据权利要求1所述的具有隔离结构的半导体器件，其中所述第二埋藏区的厚度小于所述第一埋藏区的厚度。
  8. 根据权利要求1-7中任一项所述的具有隔离结构的半导体器件，其中所述第一导电类型为N型，所述第二导电类型为P型。
  9. 一种隔离结构的制造方法，包括：
    在衬底中形成第一埋藏区，所述衬底具有第二导电类型，所述第一埋藏区具有第一导电类型，所述第一导电类型和第二导电类型为相反的导电类型；
    在所述第一埋藏区上形成与所述第一埋藏区直接接触的第二埋藏区，所述第二埋藏区 具有第一导电类型且掺杂浓度小于所述第一埋藏区的掺杂浓度；
    在所述第二埋藏区上形成第二导电类型区。
  10. 根据权利要求9所述的隔离结构的制造方法，其中所述在衬底中形成第一埋藏区的步骤包括：在所述衬底中注入第一导电类型离子，然后进行推阱，推阱的温度为1000摄氏度以上、时间为100分钟以上。
  11. 根据权利要求10所述的隔离结构的制造方法，其中在所述第一埋藏区上形成与所述第一埋藏区直接接触的所述第二埋藏区的步骤包括：在形成所述第一埋藏区后再注入第一导电类型的离子，以形成所述第二埋藏区。
  12. 根据权利要求9所述的隔离结构的制造方法，其中所述第一埋藏区的掺杂浓度比所述第二埋藏区高至少100倍。
  13. 根据权利要求9所述的隔离结构的制造方法，其中在所述第二埋藏区上形成第二导电类型区的步骤之后，还包括：在所述第二导电类型区中形成器件主体区。
  14. 根据权利要求13所述的隔离结构的制造方法，其中所述器件主体区包括漂移区。
  15. 根据权利要求14所述的隔离结构的制造方法，其中所述漂移区具有第一导电类型。
  16. 根据权利要求9所述的隔离结构的制造方法，其中所述在所述第二埋藏区上形成第二导电类型区的步骤是生长外延层。
  17. 根据权利要求9所述的隔离结构的制造方法，其中所述半导体器件为横向器件。
  18. 根据权利要求9所述的隔离结构的制造方法，其中所述半导体器件为横向双扩散金属氧化物半导体场效应管。
  19. 根据权利要求9所述的隔离结构的制造方法，其中所述第一导电类型为N型，所述第二导电类型为P型。
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